lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // Classes used for relation maps.
  19 //===----------------------------------------------------------------------===//
  20 // PredRel - Filter class used to relate non-predicated instructions with their
  21 // predicated forms.
  22 class PredRel;
  23 // PredNewRel - Filter class used to relate predicated instructions with their
  24 // predicate-new forms.
  25 class PredNewRel: PredRel;
  26 // ImmRegRel - Filter class used to relate instructions having reg-reg form
  27 // with their reg-imm counterparts.
  28 class ImmRegRel;
  29 // NewValueRel - Filter class used to relate regular store instructions with
  30 // their new-value store form.
  31 class NewValueRel: PredNewRel;
  32 // NewValueRel - Filter class used to relate load/store instructions having
  33 // different addressing modes with each other.
  34 class AddrModeRel: NewValueRel;
  35
  36 //===----------------------------------------------------------------------===//
  37 // Hexagon Instruction Predicate Definitions.
  38 //===----------------------------------------------------------------------===//
  39 def HasV2T                      : Predicate<"Subtarget.hasV2TOps()">;
  40 def HasV2TOnly                  : Predicate<"Subtarget.hasV2TOpsOnly()">;
  41 def NoV2T                       : Predicate<"!Subtarget.hasV2TOps()">;
  42 def HasV3T                      : Predicate<"Subtarget.hasV3TOps()">;
  43 def HasV3TOnly                  : Predicate<"Subtarget.hasV3TOpsOnly()">;
  44 def NoV3T                       : Predicate<"!Subtarget.hasV3TOps()">;
  45 def HasV4T                      : Predicate<"Subtarget.hasV4TOps()">;
  46 def NoV4T                       : Predicate<"!Subtarget.hasV4TOps()">;
  47 def HasV5T                      : Predicate<"Subtarget.hasV5TOps()">;
  48 def NoV5T                       : Predicate<"!Subtarget.hasV5TOps()">;
  49 def UseMEMOP                    : Predicate<"Subtarget.useMemOps()">;
  50 def IEEERndNearV5T              : Predicate<"Subtarget.modeIEEERndNear()">;
  51
  52 // Addressing modes.
  53 def ADDRrr : ComplexPattern<i32, 2, "SelectADDRrr", [], []>;
  54 def ADDRri : ComplexPattern<i32, 2, "SelectADDRri", [frameindex], []>;
  55 def ADDRriS11_0 : ComplexPattern<i32, 2, "SelectADDRriS11_0", [frameindex], []>;
  56 def ADDRriS11_1 : ComplexPattern<i32, 2, "SelectADDRriS11_1", [frameindex], []>;
  57 def ADDRriS11_2 : ComplexPattern<i32, 2, "SelectADDRriS11_2", [frameindex], []>;
  58 def ADDRriS11_3 : ComplexPattern<i32, 2, "SelectADDRriS11_3", [frameindex], []>;
  59 def ADDRriU6_0 : ComplexPattern<i32, 2, "SelectADDRriU6_0", [frameindex], []>;
  60 def ADDRriU6_1 : ComplexPattern<i32, 2, "SelectADDRriU6_1", [frameindex], []>;
  61 def ADDRriU6_2 : ComplexPattern<i32, 2, "SelectADDRriU6_2", [frameindex], []>;
  62
  63 // Address operands.
  64 def MEMrr : Operand<i32> {
  65   let PrintMethod = "printMEMrrOperand";
  66   let MIOperandInfo = (ops IntRegs, IntRegs);
  67 }
  68
  69 // Address operands
  70 def MEMri : Operand<i32> {
  71   let PrintMethod = "printMEMriOperand";
  72   let MIOperandInfo = (ops IntRegs, IntRegs);
  73 }
  74
  75 def MEMri_s11_2 : Operand<i32>,
  76   ComplexPattern<i32, 2, "SelectMEMriS11_2", []> {
  77   let PrintMethod = "printMEMriOperand";
  78   let MIOperandInfo = (ops IntRegs, s11Imm);
  79 }
  80
  81 def FrameIndex : Operand<i32> {
  82   let PrintMethod = "printFrameIndexOperand";
  83   let MIOperandInfo = (ops IntRegs, s11Imm);
  84 }
  85
  86 let PrintMethod = "printGlobalOperand" in
  87   def globaladdress : Operand<i32>;
  88
  89 let PrintMethod = "printJumpTable" in
  90  def jumptablebase : Operand<i32>;
  91
  92 def brtarget : Operand<OtherVT>;
  93 def calltarget : Operand<i32>;
  94
  95 def bblabel : Operand<i32>;
  96 def bbl   : SDNode<"ISD::BasicBlock", SDTPtrLeaf   , [], "BasicBlockSDNode">;
  97
  98 def symbolHi32 : Operand<i32> {
  99   let PrintMethod = "printSymbolHi";
 100 }
 101 def symbolLo32 : Operand<i32> {
 102   let PrintMethod = "printSymbolLo";
 103 }
 104
 105 // Multi-class for logical operators.
 106 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
 107   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 108                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 109                  [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$b),
 110                                                    (i32 IntRegs:$c)))]>;
 111   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
 112                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
 113                  [(set (i32 IntRegs:$dst), (OpNode s10Imm:$b,
 114                                                    (i32 IntRegs:$c)))]>;
 115 }
 116
 117 // Multi-class for compare ops.
 118 let isCompare = 1 in {
 119 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
 120   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
 121                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 122                  [(set (i1 PredRegs:$dst),
 123                        (OpNode (i64 DoubleRegs:$b), (i64 DoubleRegs:$c)))]>;
 124 }
 125 multiclass CMP32_rr<string OpcStr, PatFrag OpNode> {
 126   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 127                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 128                  [(set (i1 PredRegs:$dst),
 129                        (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
 130 }
 131
 132 multiclass CMP32_rr_ri_s10<string OpcStr, PatFrag OpNode> {
 133   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 134                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 135                  [(set (i1 PredRegs:$dst),
 136                        (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
 137   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s10Imm:$c),
 138                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 139                  [(set (i1 PredRegs:$dst),
 140                        (OpNode (i32 IntRegs:$b), s10ImmPred:$c))]>;
 141 }
 142
 143 multiclass CMP32_rr_ri_u9<string OpcStr, PatFrag OpNode> {
 144   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 145                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 146                  [(set (i1 PredRegs:$dst),
 147                        (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
 148   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u9Imm:$c),
 149                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 150                  [(set (i1 PredRegs:$dst),
 151                        (OpNode (i32 IntRegs:$b), u9ImmPred:$c))]>;
 152 }
 153
 154 multiclass CMP32_ri_u8<string OpcStr, PatFrag OpNode> {
 155   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u8Imm:$c),
 156                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 157                  [(set (i1 PredRegs:$dst), (OpNode (i32 IntRegs:$b),
 158                                                    u8ImmPred:$c))]>;
 159 }
 160
 161 multiclass CMP32_ri_s8<string OpcStr, PatFrag OpNode> {
 162   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s8Imm:$c),
 163                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 164                  [(set (i1 PredRegs:$dst), (OpNode (i32 IntRegs:$b),
 165                                                    s8ImmPred:$c))]>;
 166 }
 167 }
 168
 169 //===----------------------------------------------------------------------===//
 170 // ALU32/ALU (Instructions with register-register form)
 171 //===----------------------------------------------------------------------===//
 172 multiclass ALU32_Pbase<string mnemonic, bit isNot,
 173                        bit isPredNew> {
 174
 175   let PNewValue = #!if(isPredNew, "new", "") in
 176   def #NAME# : ALU32_rr<(outs IntRegs:$dst),
 177             (ins PredRegs:$src1, IntRegs:$src2, IntRegs: $src3),
 178             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 179             ") $dst = ")#mnemonic#"($src2, $src3)",
 180             []>;
 181 }
 182
 183 multiclass ALU32_Pred<string mnemonic, bit PredNot> {
 184   let PredSense = #!if(PredNot, "false", "true") in {
 185     defm _c#NAME# : ALU32_Pbase<mnemonic, PredNot, 0>;
 186     // Predicate new
 187     defm _cdn#NAME# : ALU32_Pbase<mnemonic, PredNot, 1>;
 188   }
 189 }
 190
 191 let InputType = "reg" in
 192 multiclass ALU32_base<string mnemonic, string CextOp, SDNode OpNode> {
 193   let CextOpcode = CextOp, BaseOpcode = CextOp#_rr in {
 194     let isPredicable = 1 in
 195     def #NAME# : ALU32_rr<(outs IntRegs:$dst),
 196             (ins IntRegs:$src1, IntRegs:$src2),
 197             "$dst = "#mnemonic#"($src1, $src2)",
 198             [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
 199                                               (i32 IntRegs:$src2)))]>;
 200
 201     let neverHasSideEffects = 1, isPredicated = 1 in {
 202       defm Pt : ALU32_Pred<mnemonic, 0>;
 203       defm NotPt : ALU32_Pred<mnemonic, 1>;
 204     }
 205   }
 206 }
 207
 208 let isCommutable = 1 in {
 209   defm ADD_rr : ALU32_base<"add", "ADD", add>, ImmRegRel, PredNewRel;
 210   defm AND_rr : ALU32_base<"and", "AND", and>, ImmRegRel, PredNewRel;
 211   defm XOR_rr : ALU32_base<"xor", "XOR", xor>, ImmRegRel, PredNewRel;
 212   defm OR_rr  : ALU32_base<"or", "OR", or>, ImmRegRel, PredNewRel;
 213 }
 214
 215 defm SUB_rr : ALU32_base<"sub", "SUB", sub>, ImmRegRel, PredNewRel;
 216
 217 //===----------------------------------------------------------------------===//
 218 // ALU32/ALU (ADD with register-immediate form)
 219 //===----------------------------------------------------------------------===//
 220 multiclass ALU32ri_Pbase<string mnemonic, bit isNot, bit isPredNew> {
 221   let PNewValue = #!if(isPredNew, "new", "") in
 222   def #NAME# : ALU32_ri<(outs IntRegs:$dst),
 223             (ins PredRegs:$src1, IntRegs:$src2, s8Imm: $src3),
 224             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 225             ") $dst = ")#mnemonic#"($src2, #$src3)",
 226             []>;
 227 }
 228
 229 multiclass ALU32ri_Pred<string mnemonic, bit PredNot> {
 230   let PredSense = #!if(PredNot, "false", "true") in {
 231     defm _c#NAME# : ALU32ri_Pbase<mnemonic, PredNot, 0>;
 232     // Predicate new
 233     defm _cdn#NAME# : ALU32ri_Pbase<mnemonic, PredNot, 1>;
 234   }
 235 }
 236
 237 let InputType = "imm" in
 238 multiclass ALU32ri_base<string mnemonic, string CextOp, SDNode OpNode> {
 239   let CextOpcode = CextOp, BaseOpcode = CextOp#_ri in {
 240     let isPredicable = 1 in
 241     def #NAME# : ALU32_ri<(outs IntRegs:$dst),
 242             (ins IntRegs:$src1, s16Imm:$src2),
 243             "$dst = "#mnemonic#"($src1, #$src2)",
 244             [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
 245                                               (s16ImmPred:$src2)))]>;
 246
 247     let neverHasSideEffects = 1, isPredicated = 1 in {
 248       defm Pt : ALU32ri_Pred<mnemonic, 0>;
 249       defm NotPt : ALU32ri_Pred<mnemonic, 1>;
 250     }
 251   }
 252 }
 253
 254 defm ADD_ri : ALU32ri_base<"add", "ADD", add>, ImmRegRel, PredNewRel;
 255
 256 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 257             (ins IntRegs:$src1, s10Imm:$src2),
 258             "$dst = or($src1, #$src2)",
 259             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
 260                                           s10ImmPred:$src2))]>;
 261
 262 def NOT_rr : ALU32_rr<(outs IntRegs:$dst),
 263             (ins IntRegs:$src1),
 264             "$dst = not($src1)",
 265             [(set (i32 IntRegs:$dst), (not (i32 IntRegs:$src1)))]>;
 266
 267 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 268             (ins IntRegs:$src1, s10Imm:$src2),
 269             "$dst = and($src1, #$src2)",
 270             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
 271                                            s10ImmPred:$src2))]>;
 272
 273 // Negate.
 274 def NEG : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 275           "$dst = neg($src1)",
 276           [(set (i32 IntRegs:$dst), (ineg (i32 IntRegs:$src1)))]>;
 277 // Nop.
 278 let neverHasSideEffects = 1 in
 279 def NOP : ALU32_rr<(outs), (ins),
 280           "nop",
 281           []>;
 282
 283 // Rd32=sub(#s10,Rs32)
 284 def SUB_ri : ALU32_ri<(outs IntRegs:$dst),
 285             (ins s10Imm:$src1, IntRegs:$src2),
 286             "$dst = sub(#$src1, $src2)",
 287             [(set IntRegs:$dst, (sub s10ImmPred:$src1, IntRegs:$src2))]>;
 288
 289
 290 multiclass TFR_Pred<bit PredNot> {
 291   let PredSense = #!if(PredNot, "false", "true") in {
 292     def _c#NAME# : ALU32_rr<(outs IntRegs:$dst),
 293                             (ins PredRegs:$src1, IntRegs:$src2),
 294             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = $src2",
 295             []>;
 296     // Predicate new
 297     let PNewValue = "new" in
 298     def _cdn#NAME# : ALU32_rr<(outs IntRegs:$dst),
 299                               (ins PredRegs:$src1, IntRegs:$src2),
 300             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = $src2",
 301             []>;
 302   }
 303 }
 304
 305 let InputType = "reg", neverHasSideEffects = 1 in
 306 multiclass TFR_base<string CextOp> {
 307   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 308     let isPredicable = 1 in
 309     def #NAME# : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 310             "$dst = $src1",
 311             []>;
 312
 313     let  isPredicated = 1 in {
 314       defm Pt : TFR_Pred<0>;
 315       defm NotPt : TFR_Pred<1>;
 316     }
 317   }
 318 }
 319
 320 multiclass TFR64_Pred<bit PredNot> {
 321   let PredSense = #!if(PredNot, "false", "true") in {
 322     def _c#NAME# : ALU32_rr<(outs DoubleRegs:$dst),
 323                             (ins PredRegs:$src1, DoubleRegs:$src2),
 324             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = $src2",
 325             []>;
 326     // Predicate new
 327     let PNewValue = "new" in
 328     def _cdn#NAME# : ALU32_rr<(outs DoubleRegs:$dst),
 329                               (ins PredRegs:$src1, DoubleRegs:$src2),
 330             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = $src2",
 331             []>;
 332   }
 333 }
 334
 335 let InputType = "reg", neverHasSideEffects = 1 in
 336 multiclass TFR64_base<string CextOp> {
 337   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 338     let isPredicable = 1 in
 339     def #NAME# : ALU32_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
 340             "$dst = $src1",
 341             []>;
 342
 343     let  isPredicated = 1 in {
 344       defm Pt : TFR64_Pred<0>;
 345       defm NotPt : TFR64_Pred<1>;
 346     }
 347   }
 348 }
 349
 350
 351 multiclass TFRI_Pred<bit PredNot> {
 352   let PredSense = #!if(PredNot, "false", "true") in {
 353     def _c#NAME# : ALU32_ri<(outs IntRegs:$dst),
 354                             (ins PredRegs:$src1, s12Ext:$src2),
 355             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = #$src2",
 356             []>;
 357
 358     // Predicate new
 359     let PNewValue = "new" in
 360     def _cdn#NAME# : ALU32_rr<(outs IntRegs:$dst),
 361                               (ins PredRegs:$src1, s12Ext:$src2),
 362             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = #$src2",
 363             []>;
 364   }
 365 }
 366
 367 let InputType = "imm", isExtendable = 1, isExtentSigned = 1 in
 368 multiclass TFRI_base<string CextOp> {
 369   let CextOpcode = CextOp, BaseOpcode = CextOp#I in {
 370     let opExtendable = 1, opExtentBits = 16, isMoveImm = 1, isPredicable = 1,
 371     isReMaterializable = 1 in
 372     def #NAME# : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
 373             "$dst = #$src1",
 374             [(set (i32 IntRegs:$dst), s16ExtPred:$src1)]>;
 375
 376     let opExtendable = 2,  opExtentBits = 12, neverHasSideEffects = 1,
 377     isPredicated = 1 in {
 378       defm Pt    : TFRI_Pred<0>;
 379       defm NotPt : TFRI_Pred<1>;
 380     }
 381   }
 382 }
 383
 384 defm TFRI : TFRI_base<"TFR">, ImmRegRel, PredNewRel;
 385 defm TFR : TFR_base<"TFR">, ImmRegRel, PredNewRel;
 386 defm TFR64 : TFR64_base<"TFR64">, ImmRegRel, PredNewRel;
 387
 388 // Transfer control register.
 389 let neverHasSideEffects = 1 in
 390 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 391            "$dst = $src1",
 392            []>;
 393 //===----------------------------------------------------------------------===//
 394 // ALU32/ALU -
 395 //===----------------------------------------------------------------------===//
 396
 397
 398 //===----------------------------------------------------------------------===//
 399 // ALU32/PERM +
 400 //===----------------------------------------------------------------------===//
 401
 402 // Combine.
 403 let isPredicable = 1, neverHasSideEffects = 1 in
 404 def COMBINE_rr : ALU32_rr<(outs DoubleRegs:$dst),
 405             (ins IntRegs:$src1, IntRegs:$src2),
 406             "$dst = combine($src1, $src2)",
 407             []>;
 408
 409 let neverHasSideEffects = 1 in
 410 def COMBINE_ii : ALU32_ii<(outs DoubleRegs:$dst),
 411             (ins s8Imm:$src1, s8Imm:$src2),
 412             "$dst = combine(#$src1, #$src2)",
 413             []>;
 414
 415 // Mux.
 416 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 417                                                    DoubleRegs:$src2,
 418                                                    DoubleRegs:$src3),
 419             "$dst = vmux($src1, $src2, $src3)",
 420             []>;
 421
 422 def MUX_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 423                                             IntRegs:$src2, IntRegs:$src3),
 424              "$dst = mux($src1, $src2, $src3)",
 425              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 426                                                     (i32 IntRegs:$src2),
 427                                                     (i32 IntRegs:$src3))))]>;
 428
 429 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Imm:$src2,
 430                                                 IntRegs:$src3),
 431              "$dst = mux($src1, #$src2, $src3)",
 432              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 433                                                     s8ImmPred:$src2,
 434                                                     (i32 IntRegs:$src3))))]>;
 435
 436 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 437                                                 s8Imm:$src3),
 438              "$dst = mux($src1, $src2, #$src3)",
 439              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 440                                                     (i32 IntRegs:$src2),
 441                                                     s8ImmPred:$src3)))]>;
 442
 443 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Imm:$src2,
 444                                                 s8Imm:$src3),
 445              "$dst = mux($src1, #$src2, #$src3)",
 446              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 447                                                     s8ImmPred:$src2,
 448                                                     s8ImmPred:$src3)))]>;
 449
 450 // Shift halfword.
 451 let isPredicable = 1 in
 452 def ASLH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 453            "$dst = aslh($src1)",
 454            [(set (i32 IntRegs:$dst), (shl 16, (i32 IntRegs:$src1)))]>;
 455
 456 let isPredicable = 1 in
 457 def ASRH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 458            "$dst = asrh($src1)",
 459            [(set (i32 IntRegs:$dst), (sra 16, (i32 IntRegs:$src1)))]>;
 460
 461 // Sign extend.
 462 let isPredicable = 1 in
 463 def SXTB : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 464            "$dst = sxtb($src1)",
 465            [(set (i32 IntRegs:$dst), (sext_inreg (i32 IntRegs:$src1), i8))]>;
 466
 467 let isPredicable = 1 in
 468 def SXTH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 469            "$dst = sxth($src1)",
 470            [(set (i32 IntRegs:$dst), (sext_inreg (i32 IntRegs:$src1), i16))]>;
 471
 472 // Zero extend.
 473 let isPredicable = 1, neverHasSideEffects = 1 in
 474 def ZXTB : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 475            "$dst = zxtb($src1)",
 476            []>;
 477
 478 let isPredicable = 1, neverHasSideEffects = 1 in
 479 def ZXTH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 480                     "$dst = zxth($src1)",
 481                     []>;
 482 //===----------------------------------------------------------------------===//
 483 // ALU32/PERM -
 484 //===----------------------------------------------------------------------===//
 485
 486
 487 //===----------------------------------------------------------------------===//
 488 // ALU32/PRED +
 489 //===----------------------------------------------------------------------===//
 490
 491 // Conditional combine.
 492
 493 let neverHasSideEffects = 1, isPredicated = 1 in
 494 def COMBINE_rr_cPt : ALU32_rr<(outs DoubleRegs:$dst),
 495             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 496             "if ($src1) $dst = combine($src2, $src3)",
 497             []>;
 498
 499 let neverHasSideEffects = 1, isPredicated = 1 in
 500 def COMBINE_rr_cNotPt : ALU32_rr<(outs DoubleRegs:$dst),
 501             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 502             "if (!$src1) $dst = combine($src2, $src3)",
 503             []>;
 504
 505 let neverHasSideEffects = 1, isPredicated = 1 in
 506 def COMBINE_rr_cdnPt : ALU32_rr<(outs DoubleRegs:$dst),
 507             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 508             "if ($src1.new) $dst = combine($src2, $src3)",
 509             []>;
 510
 511 let neverHasSideEffects = 1, isPredicated = 1 in
 512 def COMBINE_rr_cdnNotPt : ALU32_rr<(outs DoubleRegs:$dst),
 513             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 514             "if (!$src1.new) $dst = combine($src2, $src3)",
 515             []>;
 516
 517 // Compare.
 518 defm CMPGTU : CMP32_rr_ri_u9<"cmp.gtu", setugt>;
 519 defm CMPGT : CMP32_rr_ri_s10<"cmp.gt", setgt>;
 520 defm CMPLT : CMP32_rr<"cmp.lt", setlt>;
 521 defm CMPLTU : CMP32_rr<"cmp.ltu", setult>;
 522 defm CMPEQ : CMP32_rr_ri_s10<"cmp.eq", seteq>;
 523 defm CMPGE : CMP32_ri_s8<"cmp.ge", setge>;
 524 defm CMPGEU : CMP32_ri_u8<"cmp.geu", setuge>;
 525 //===----------------------------------------------------------------------===//
 526 // ALU32/PRED -
 527 //===----------------------------------------------------------------------===//
 528
 529
 530 //===----------------------------------------------------------------------===//
 531 // ALU64/ALU +
 532 //===----------------------------------------------------------------------===//
 533 // Add.
 534 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 535                                                      DoubleRegs:$src2),
 536                "$dst = add($src1, $src2)",
 537                [(set (i64 DoubleRegs:$dst), (add (i64 DoubleRegs:$src1),
 538                                                  (i64 DoubleRegs:$src2)))]>;
 539
 540 // Add halfword.
 541
 542 // Compare.
 543 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 544 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 545 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 546
 547 // Logical operations.
 548 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 549                                                      DoubleRegs:$src2),
 550                "$dst = and($src1, $src2)",
 551                [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
 552                                                  (i64 DoubleRegs:$src2)))]>;
 553
 554 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 555                                                     DoubleRegs:$src2),
 556               "$dst = or($src1, $src2)",
 557               [(set (i64 DoubleRegs:$dst), (or (i64 DoubleRegs:$src1),
 558                                                (i64 DoubleRegs:$src2)))]>;
 559
 560 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 561                                                      DoubleRegs:$src2),
 562                "$dst = xor($src1, $src2)",
 563                [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
 564                                                  (i64 DoubleRegs:$src2)))]>;
 565
 566 // Maximum.
 567 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 568               "$dst = max($src2, $src1)",
 569               [(set (i32 IntRegs:$dst),
 570                     (i32 (select (i1 (setlt (i32 IntRegs:$src2),
 571                                             (i32 IntRegs:$src1))),
 572                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 573
 574 def MAXUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 575               "$dst = maxu($src2, $src1)",
 576               [(set (i32 IntRegs:$dst),
 577                     (i32 (select (i1 (setult (i32 IntRegs:$src2),
 578                                              (i32 IntRegs:$src1))),
 579                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 580
 581 def MAXd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 582                                                     DoubleRegs:$src2),
 583               "$dst = max($src2, $src1)",
 584               [(set (i64 DoubleRegs:$dst),
 585                     (i64 (select (i1 (setlt (i64 DoubleRegs:$src2),
 586                                             (i64 DoubleRegs:$src1))),
 587                                  (i64 DoubleRegs:$src1),
 588                                  (i64 DoubleRegs:$src2))))]>;
 589
 590 def MAXUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 591                                                      DoubleRegs:$src2),
 592               "$dst = maxu($src2, $src1)",
 593               [(set (i64 DoubleRegs:$dst),
 594                     (i64 (select (i1 (setult (i64 DoubleRegs:$src2),
 595                                              (i64 DoubleRegs:$src1))),
 596                                  (i64 DoubleRegs:$src1),
 597                                  (i64 DoubleRegs:$src2))))]>;
 598
 599 // Minimum.
 600 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 601               "$dst = min($src2, $src1)",
 602               [(set (i32 IntRegs:$dst),
 603                     (i32 (select (i1 (setgt (i32 IntRegs:$src2),
 604                                             (i32 IntRegs:$src1))),
 605                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 606
 607 def MINUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 608               "$dst = minu($src2, $src1)",
 609               [(set (i32 IntRegs:$dst),
 610                     (i32 (select (i1 (setugt (i32 IntRegs:$src2),
 611                                              (i32 IntRegs:$src1))),
 612                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 613
 614 def MINd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 615                                                     DoubleRegs:$src2),
 616               "$dst = min($src2, $src1)",
 617               [(set (i64 DoubleRegs:$dst),
 618                     (i64 (select (i1 (setgt (i64 DoubleRegs:$src2),
 619                                             (i64 DoubleRegs:$src1))),
 620                                  (i64 DoubleRegs:$src1),
 621                                  (i64 DoubleRegs:$src2))))]>;
 622
 623 def MINUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 624                                                      DoubleRegs:$src2),
 625               "$dst = minu($src2, $src1)",
 626               [(set (i64 DoubleRegs:$dst),
 627                     (i64 (select (i1 (setugt (i64 DoubleRegs:$src2),
 628                                              (i64 DoubleRegs:$src1))),
 629                                  (i64 DoubleRegs:$src1),
 630                                  (i64 DoubleRegs:$src2))))]>;
 631
 632 // Subtract.
 633 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 634                                                      DoubleRegs:$src2),
 635                "$dst = sub($src1, $src2)",
 636                [(set (i64 DoubleRegs:$dst), (sub (i64 DoubleRegs:$src1),
 637                                                  (i64 DoubleRegs:$src2)))]>;
 638
 639 // Subtract halfword.
 640
 641 //===----------------------------------------------------------------------===//
 642 // ALU64/ALU -
 643 //===----------------------------------------------------------------------===//
 644
 645 //===----------------------------------------------------------------------===//
 646 // ALU64/BIT +
 647 //===----------------------------------------------------------------------===//
 648 //
 649 //===----------------------------------------------------------------------===//
 650 // ALU64/BIT -
 651 //===----------------------------------------------------------------------===//
 652
 653 //===----------------------------------------------------------------------===//
 654 // ALU64/PERM +
 655 //===----------------------------------------------------------------------===//
 656 //
 657 //===----------------------------------------------------------------------===//
 658 // ALU64/PERM -
 659 //===----------------------------------------------------------------------===//
 660
 661 //===----------------------------------------------------------------------===//
 662 // CR +
 663 //===----------------------------------------------------------------------===//
 664 // Logical reductions on predicates.
 665
 666 // Looping instructions.
 667
 668 // Pipelined looping instructions.
 669
 670 // Logical operations on predicates.
 671 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 672              "$dst = and($src1, $src2)",
 673              [(set (i1 PredRegs:$dst), (and (i1 PredRegs:$src1),
 674                                             (i1 PredRegs:$src2)))]>;
 675
 676 let neverHasSideEffects = 1 in
 677 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
 678                                                  PredRegs:$src2),
 679                 "$dst = and($src1, !$src2)",
 680                 []>;
 681
 682 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 683              "$dst = any8($src1)",
 684              []>;
 685
 686 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 687              "$dst = all8($src1)",
 688              []>;
 689
 690 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
 691                                                  PredRegs:$src2),
 692              "$dst = vitpack($src1, $src2)",
 693              []>;
 694
 695 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 696                                                     DoubleRegs:$src2,
 697                                                     PredRegs:$src3),
 698              "$dst = valignb($src1, $src2, $src3)",
 699              []>;
 700
 701 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 702                                                      DoubleRegs:$src2,
 703                                                      PredRegs:$src3),
 704              "$dst = vspliceb($src1, $src2, $src3)",
 705              []>;
 706
 707 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
 708              "$dst = mask($src1)",
 709              []>;
 710
 711 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 712              "$dst = not($src1)",
 713              [(set (i1 PredRegs:$dst), (not (i1 PredRegs:$src1)))]>;
 714
 715 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 716             "$dst = or($src1, $src2)",
 717             [(set (i1 PredRegs:$dst), (or (i1 PredRegs:$src1),
 718                                           (i1 PredRegs:$src2)))]>;
 719
 720 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 721              "$dst = xor($src1, $src2)",
 722              [(set (i1 PredRegs:$dst), (xor (i1 PredRegs:$src1),
 723                                             (i1 PredRegs:$src2)))]>;
 724
 725
 726 // User control register transfer.
 727 //===----------------------------------------------------------------------===//
 728 // CR -
 729 //===----------------------------------------------------------------------===//
 730
 731
 732 //===----------------------------------------------------------------------===//
 733 // J +
 734 //===----------------------------------------------------------------------===//
 735 // Jump to address.
 736 let isBranch = 1, isTerminator=1, isBarrier = 1, isPredicable = 1 in {
 737   def JMP : JInst< (outs),
 738             (ins brtarget:$offset),
 739             "jump $offset",
 740             [(br bb:$offset)]>;
 741 }
 742
 743 // if (p0) jump
 744 let isBranch = 1, isTerminator=1, Defs = [PC],
 745     isPredicated = 1 in {
 746   def JMP_c : JInst< (outs),
 747                  (ins PredRegs:$src, brtarget:$offset),
 748                  "if ($src) jump $offset",
 749                  [(brcond (i1 PredRegs:$src), bb:$offset)]>;
 750 }
 751
 752 // if (!p0) jump
 753 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 754     isPredicated = 1 in {
 755   def JMP_cNot : JInst< (outs),
 756                     (ins PredRegs:$src, brtarget:$offset),
 757                     "if (!$src) jump $offset",
 758                     []>;
 759 }
 760
 761 let isTerminator = 1, isBranch = 1, neverHasSideEffects = 1, Defs = [PC],
 762     isPredicated = 1 in {
 763   def BRCOND : JInst < (outs), (ins PredRegs:$pred, brtarget:$dst),
 764                "if ($pred) jump $dst",
 765                []>;
 766 }
 767
 768 // Jump to address conditioned on new predicate.
 769 // if (p0) jump:t
 770 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 771     isPredicated = 1 in {
 772   def JMP_cdnPt : JInst< (outs),
 773                    (ins PredRegs:$src, brtarget:$offset),
 774                    "if ($src.new) jump:t $offset",
 775                    []>;
 776 }
 777
 778 // if (!p0) jump:t
 779 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 780     isPredicated = 1 in {
 781   def JMP_cdnNotPt : JInst< (outs),
 782                       (ins PredRegs:$src, brtarget:$offset),
 783                       "if (!$src.new) jump:t $offset",
 784                       []>;
 785 }
 786
 787 // Not taken.
 788 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 789     isPredicated = 1 in {
 790   def JMP_cdnPnt : JInst< (outs),
 791                     (ins PredRegs:$src, brtarget:$offset),
 792                     "if ($src.new) jump:nt $offset",
 793                     []>;
 794 }
 795
 796 // Not taken.
 797 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 798     isPredicated = 1 in {
 799   def JMP_cdnNotPnt : JInst< (outs),
 800                        (ins PredRegs:$src, brtarget:$offset),
 801                        "if (!$src.new) jump:nt $offset",
 802                        []>;
 803 }
 804 //===----------------------------------------------------------------------===//
 805 // J -
 806 //===----------------------------------------------------------------------===//
 807
 808 //===----------------------------------------------------------------------===//
 809 // JR +
 810 //===----------------------------------------------------------------------===//
 811 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
 812                                [SDNPHasChain, SDNPOptInGlue]>;
 813
 814 // Jump to address from register.
 815 let isPredicable =1, isReturn = 1, isTerminator = 1, isBarrier = 1,
 816   Defs = [PC], Uses = [R31] in {
 817   def JMPR: JRInst<(outs), (ins),
 818                    "jumpr r31",
 819                    [(retflag)]>;
 820 }
 821
 822 // Jump to address from register.
 823 let isReturn = 1, isTerminator = 1, isBarrier = 1, isPredicated = 1,
 824   Defs = [PC], Uses = [R31] in {
 825   def JMPR_cPt: JRInst<(outs), (ins PredRegs:$src1),
 826                        "if ($src1) jumpr r31",
 827                        []>;
 828 }
 829
 830 // Jump to address from register.
 831 let isReturn = 1, isTerminator = 1, isBarrier = 1, isPredicated = 1,
 832   Defs = [PC], Uses = [R31] in {
 833   def JMPR_cNotPt: JRInst<(outs), (ins PredRegs:$src1),
 834                           "if (!$src1) jumpr r31",
 835                           []>;
 836 }
 837
 838 //===----------------------------------------------------------------------===//
 839 // JR -
 840 //===----------------------------------------------------------------------===//
 841
 842 //===----------------------------------------------------------------------===//
 843 // LD +
 844 //===----------------------------------------------------------------------===//
 845 ///
 846 // Load -- MEMri operand
 847 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
 848                           bit isNot, bit isPredNew> {
 849   let PNewValue = #!if(isPredNew, "new", "") in
 850   def #NAME# : LDInst2<(outs RC:$dst),
 851                        (ins PredRegs:$src1, MEMri:$addr),
 852             #!if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 853             ") ")#"$dst = "#mnemonic#"($addr)",
 854             []>;
 855 }
 856
 857 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 858   let PredSense = #!if(PredNot, "false", "true") in {
 859     defm _c#NAME# : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
 860     // Predicate new
 861     defm _cdn#NAME# : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
 862   }
 863 }
 864
 865 let isExtendable = 1, neverHasSideEffects = 1 in
 866 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
 867                     bits<5> ImmBits, bits<5> PredImmBits> {
 868
 869   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 870     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
 871         isPredicable = 1 in
 872       def #NAME# : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
 873                    "$dst = "#mnemonic#"($addr)",
 874                    []>;
 875
 876     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
 877         isPredicated = 1 in {
 878       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
 879       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
 880     }
 881   }
 882 }
 883
 884 let addrMode = BaseImmOffset, isMEMri = "true" in {
 885   defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
 886   defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
 887   defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
 888   defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
 889   defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
 890   defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
 891 }
 892
 893 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
 894             (LDrib ADDRriS11_0:$addr) >;
 895
 896 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
 897             (LDriub ADDRriS11_0:$addr) >;
 898
 899 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
 900             (LDrih ADDRriS11_1:$addr) >;
 901
 902 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
 903             (LDriuh ADDRriS11_1:$addr) >;
 904
 905 def : Pat < (i32 (load ADDRriS11_2:$addr)),
 906             (LDriw ADDRriS11_2:$addr) >;
 907
 908 def : Pat < (i64 (load ADDRriS11_3:$addr)),
 909             (LDrid ADDRriS11_3:$addr) >;
 910
 911
 912 // Load - Base with Immediate offset addressing mode
 913 multiclass LD_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
 914                         bit isNot, bit isPredNew> {
 915   let PNewValue = #!if(isPredNew, "new", "") in
 916   def #NAME# : LDInst2<(outs RC:$dst),
 917                        (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
 918             #!if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 919             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
 920             []>;
 921 }
 922
 923 multiclass LD_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
 924                         bit PredNot> {
 925   let PredSense = #!if(PredNot, "false", "true") in {
 926     defm _c#NAME# : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
 927     // Predicate new
 928     defm _cdn#NAME# : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
 929   }
 930 }
 931
 932 let isExtendable = 1, neverHasSideEffects = 1 in
 933 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
 934                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
 935                    bits<5> PredImmBits> {
 936
 937   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
 938     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
 939         isPredicable = 1, AddedComplexity = 20 in
 940       def #NAME# : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
 941                    "$dst = "#mnemonic#"($src1+#$offset)",
 942                    []>;
 943
 944     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
 945         isPredicated = 1 in {
 946       defm Pt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 0 >;
 947       defm NotPt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 1 >;
 948     }
 949   }
 950 }
 951
 952 let addrMode = BaseImmOffset in {
 953   defm LDrib_indexed: LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
 954                                11, 6>, AddrModeRel;
 955   defm LDriub_indexed: LD_Idxd <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
 956                                 11, 6>, AddrModeRel;
 957   defm LDrih_indexed: LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
 958                                12, 7>, AddrModeRel;
 959   defm LDriuh_indexed: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
 960                                 12, 7>, AddrModeRel;
 961   defm LDriw_indexed: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
 962                                13, 8>, AddrModeRel;
 963   defm LDrid_indexed: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
 964                                14, 9>, AddrModeRel;
 965 }
 966
 967 let AddedComplexity = 20 in {
 968 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
 969             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
 970
 971 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
 972             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
 973
 974 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
 975             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
 976
 977 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
 978             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
 979
 980 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
 981             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
 982
 983 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
 984             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
 985 }
 986
 987 let neverHasSideEffects = 1 in
 988 def LDrid_GP : LDInst2<(outs DoubleRegs:$dst),
 989             (ins globaladdress:$global, u16Imm:$offset),
 990             "$dst = memd(#$global+$offset)",
 991             []>,
 992             Requires<[NoV4T]>;
 993
 994 let neverHasSideEffects = 1 in
 995 def LDd_GP : LDInst2<(outs DoubleRegs:$dst),
 996             (ins globaladdress:$global),
 997             "$dst = memd(#$global)",
 998             []>,
 999             Requires<[NoV4T]>;
1000
1001 //===----------------------------------------------------------------------===//
1002 // Post increment load
1003 // Make sure that in post increment load, the first operand is always the post
1004 // increment operand.
1005 //===----------------------------------------------------------------------===//
1006
1007 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1008                             bit isNot, bit isPredNew> {
1009   let PNewValue = #!if(isPredNew, "new", "") in
1010   def #NAME# : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1011                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1012             #!if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1013             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1014             [],
1015             "$src2 = $dst2">;
1016 }
1017
1018 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1019                            Operand ImmOp, bit PredNot> {
1020   let PredSense = #!if(PredNot, "false", "true") in {
1021     defm _c#NAME# : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1022     // Predicate new
1023     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1024     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1025   }
1026 }
1027
1028 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1029                       Operand ImmOp> {
1030
1031   let BaseOpcode = "POST_"#BaseOp in {
1032     let isPredicable = 1 in
1033     def #NAME# : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1034                            (ins IntRegs:$src1, ImmOp:$offset),
1035                  "$dst = "#mnemonic#"($src1++#$offset)",
1036                  [],
1037                  "$src1 = $dst2">;
1038
1039     let isPredicated = 1 in {
1040       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1041       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1042     }
1043   }
1044 }
1045
1046 let hasCtrlDep = 1, neverHasSideEffects = 1 in {
1047   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1048                     PredNewRel;
1049   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1050                     PredNewRel;
1051   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1052                     PredNewRel;
1053   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1054                     PredNewRel;
1055   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1056                     PredNewRel;
1057   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1058                     PredNewRel;
1059 }
1060
1061 // Load byte any-extend.
1062 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1063             (i32 (LDrib ADDRriS11_0:$addr)) >;
1064
1065 // Indexed load byte any-extend.
1066 let AddedComplexity = 20 in
1067 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1068             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1069
1070 let neverHasSideEffects = 1 in
1071 def LDrib_GP : LDInst2<(outs IntRegs:$dst),
1072             (ins globaladdress:$global, u16Imm:$offset),
1073             "$dst = memb(#$global+$offset)",
1074             []>,
1075             Requires<[NoV4T]>;
1076
1077 let neverHasSideEffects = 1 in
1078 def LDb_GP : LDInst2<(outs IntRegs:$dst),
1079             (ins globaladdress:$global),
1080             "$dst = memb(#$global)",
1081             []>,
1082             Requires<[NoV4T]>;
1083
1084 let neverHasSideEffects = 1 in
1085 def LDub_GP : LDInst2<(outs IntRegs:$dst),
1086             (ins globaladdress:$global),
1087             "$dst = memub(#$global)",
1088             []>,
1089             Requires<[NoV4T]>;
1090
1091 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1092             (i32 (LDrih ADDRriS11_1:$addr))>;
1093
1094 let AddedComplexity = 20 in
1095 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1096             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1097
1098 let neverHasSideEffects = 1 in
1099 def LDrih_GP : LDInst2<(outs IntRegs:$dst),
1100             (ins globaladdress:$global, u16Imm:$offset),
1101             "$dst = memh(#$global+$offset)",
1102             []>,
1103             Requires<[NoV4T]>;
1104
1105 let neverHasSideEffects = 1 in
1106 def LDh_GP : LDInst2<(outs IntRegs:$dst),
1107             (ins globaladdress:$global),
1108             "$dst = memh(#$global)",
1109             []>,
1110             Requires<[NoV4T]>;
1111
1112 let neverHasSideEffects = 1 in
1113 def LDuh_GP : LDInst2<(outs IntRegs:$dst),
1114             (ins globaladdress:$global),
1115             "$dst = memuh(#$global)",
1116             []>,
1117             Requires<[NoV4T]>;
1118
1119 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1120             (i32 (LDriub ADDRriS11_0:$addr))>;
1121
1122 let AddedComplexity = 20 in
1123 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1124             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1125
1126 let neverHasSideEffects = 1 in
1127 def LDriub_GP : LDInst2<(outs IntRegs:$dst),
1128             (ins globaladdress:$global, u16Imm:$offset),
1129             "$dst = memub(#$global+$offset)",
1130             []>,
1131             Requires<[NoV4T]>;
1132
1133 // Load unsigned halfword.
1134 let neverHasSideEffects = 1 in
1135 def LDriuh_GP : LDInst2<(outs IntRegs:$dst),
1136             (ins globaladdress:$global, u16Imm:$offset),
1137             "$dst = memuh(#$global+$offset)",
1138             []>,
1139             Requires<[NoV4T]>;
1140
1141 // Load predicate.
1142 let Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1143 def LDriw_pred : LDInst<(outs PredRegs:$dst),
1144             (ins MEMri:$addr),
1145             "Error; should not emit",
1146             []>;
1147
1148 // Indexed load.
1149 let neverHasSideEffects = 1 in
1150 def LDriw_GP : LDInst2<(outs IntRegs:$dst),
1151             (ins globaladdress:$global, u16Imm:$offset),
1152             "$dst = memw(#$global+$offset)",
1153             []>,
1154             Requires<[NoV4T]>;
1155
1156 let neverHasSideEffects = 1 in
1157 def LDw_GP : LDInst2<(outs IntRegs:$dst),
1158             (ins globaladdress:$global),
1159             "$dst = memw(#$global)",
1160             []>,
1161             Requires<[NoV4T]>;
1162
1163 // Deallocate stack frame.
1164 let Defs = [R29, R30, R31], Uses = [R29], neverHasSideEffects = 1 in {
1165   def DEALLOCFRAME : LDInst2<(outs), (ins i32imm:$amt1),
1166                      "deallocframe",
1167                      []>;
1168 }
1169
1170 // Load and unpack bytes to halfwords.
1171 //===----------------------------------------------------------------------===//
1172 // LD -
1173 //===----------------------------------------------------------------------===//
1174
1175 //===----------------------------------------------------------------------===//
1176 // MTYPE/ALU +
1177 //===----------------------------------------------------------------------===//
1178 //===----------------------------------------------------------------------===//
1179 // MTYPE/ALU -
1180 //===----------------------------------------------------------------------===//
1181
1182 //===----------------------------------------------------------------------===//
1183 // MTYPE/COMPLEX +
1184 //===----------------------------------------------------------------------===//
1185 //===----------------------------------------------------------------------===//
1186 // MTYPE/COMPLEX -
1187 //===----------------------------------------------------------------------===//
1188
1189 //===----------------------------------------------------------------------===//
1190 // MTYPE/MPYH +
1191 //===----------------------------------------------------------------------===//
1192 // Multiply and use lower result.
1193 // Rd=+mpyi(Rs,#u8)
1194 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1195               "$dst =+ mpyi($src1, #$src2)",
1196               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1197                                              u8ImmPred:$src2))]>;
1198
1199 // Rd=-mpyi(Rs,#u8)
1200 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, n8Imm:$src2),
1201               "$dst =- mpyi($src1, #$src2)",
1202               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1203                                              n8ImmPred:$src2))]>;
1204
1205 // Rd=mpyi(Rs,#m9)
1206 // s9 is NOT the same as m9 - but it works.. so far.
1207 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1208 // depending on the value of m9. See Arch Spec.
1209 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Imm:$src2),
1210               "$dst = mpyi($src1, #$src2)",
1211               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1212                                              s9ImmPred:$src2))]>;
1213
1214 // Rd=mpyi(Rs,Rt)
1215 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1216            "$dst = mpyi($src1, $src2)",
1217            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1218                                           (i32 IntRegs:$src2)))]>;
1219
1220 // Rx+=mpyi(Rs,#u8)
1221 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1222             (ins IntRegs:$src1, IntRegs:$src2, u8Imm:$src3),
1223             "$dst += mpyi($src2, #$src3)",
1224             [(set (i32 IntRegs:$dst),
1225                   (add (mul (i32 IntRegs:$src2), u8ImmPred:$src3),
1226                        (i32 IntRegs:$src1)))],
1227             "$src1 = $dst">;
1228
1229 // Rx+=mpyi(Rs,Rt)
1230 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1231             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1232             "$dst += mpyi($src2, $src3)",
1233             [(set (i32 IntRegs:$dst),
1234                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1235                        (i32 IntRegs:$src1)))],
1236             "$src1 = $dst">;
1237
1238 // Rx-=mpyi(Rs,#u8)
1239 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1240             (ins IntRegs:$src1, IntRegs:$src2, u8Imm:$src3),
1241             "$dst -= mpyi($src2, #$src3)",
1242             [(set (i32 IntRegs:$dst),
1243                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1244                                                  u8ImmPred:$src3)))],
1245             "$src1 = $dst">;
1246
1247 // Multiply and use upper result.
1248 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1249 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1250 // Rd=mpy(Rs,Rt)
1251 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1252           "$dst = mpy($src1, $src2)",
1253           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1254                                            (i32 IntRegs:$src2)))]>;
1255
1256 // Rd=mpy(Rs,Rt):rnd
1257 // Rd=mpyu(Rs,Rt)
1258 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1259            "$dst = mpyu($src1, $src2)",
1260            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1261                                             (i32 IntRegs:$src2)))]>;
1262
1263 // Multiply and use full result.
1264 // Rdd=mpyu(Rs,Rt)
1265 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1266              "$dst = mpyu($src1, $src2)",
1267              [(set (i64 DoubleRegs:$dst),
1268                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1269                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1270
1271 // Rdd=mpy(Rs,Rt)
1272 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1273              "$dst = mpy($src1, $src2)",
1274              [(set (i64 DoubleRegs:$dst),
1275                    (mul (i64 (sext (i32 IntRegs:$src1))),
1276                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1277
1278 // Multiply and accumulate, use full result.
1279 // Rxx[+-]=mpy(Rs,Rt)
1280 // Rxx+=mpy(Rs,Rt)
1281 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1282             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1283             "$dst += mpy($src2, $src3)",
1284             [(set (i64 DoubleRegs:$dst),
1285             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1286                       (i64 (sext (i32 IntRegs:$src3)))),
1287                  (i64 DoubleRegs:$src1)))],
1288             "$src1 = $dst">;
1289
1290 // Rxx-=mpy(Rs,Rt)
1291 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1292             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1293             "$dst -= mpy($src2, $src3)",
1294             [(set (i64 DoubleRegs:$dst),
1295                   (sub (i64 DoubleRegs:$src1),
1296                        (mul (i64 (sext (i32 IntRegs:$src2))),
1297                             (i64 (sext (i32 IntRegs:$src3))))))],
1298             "$src1 = $dst">;
1299
1300 // Rxx[+-]=mpyu(Rs,Rt)
1301 // Rxx+=mpyu(Rs,Rt)
1302 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1303                             IntRegs:$src2, IntRegs:$src3),
1304              "$dst += mpyu($src2, $src3)",
1305              [(set (i64 DoubleRegs:$dst),
1306                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
1307                              (i64 (anyext (i32 IntRegs:$src3)))),
1308                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
1309
1310 // Rxx-=mpyu(Rs,Rt)
1311 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1312             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1313             "$dst += mpyu($src2, $src3)",
1314             [(set (i64 DoubleRegs:$dst),
1315                   (sub (i64 DoubleRegs:$src1),
1316                        (mul (i64 (anyext (i32 IntRegs:$src2))),
1317                             (i64 (anyext (i32 IntRegs:$src3))))))],
1318             "$src1 = $dst">;
1319
1320
1321 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1322                             IntRegs:$src2, IntRegs:$src3),
1323              "$dst += add($src2, $src3)",
1324              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1325                                                  (i32 IntRegs:$src3)),
1326                                             (i32 IntRegs:$src1)))],
1327              "$src1 = $dst">;
1328
1329 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1330                             IntRegs:$src2, s8Imm:$src3),
1331              "$dst += add($src2, #$src3)",
1332              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1333                                                  s8ImmPred:$src3),
1334                                             (i32 IntRegs:$src1)))],
1335              "$src1 = $dst">;
1336
1337 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1338                             IntRegs:$src2, IntRegs:$src3),
1339              "$dst -= add($src2, $src3)",
1340              [(set (i32 IntRegs:$dst),
1341                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1342                                                   (i32 IntRegs:$src3))))],
1343              "$src1 = $dst">;
1344
1345 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1346                             IntRegs:$src2, s8Imm:$src3),
1347              "$dst -= add($src2, #$src3)",
1348              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
1349                                             (add (i32 IntRegs:$src2),
1350                                                  s8ImmPred:$src3)))],
1351              "$src1 = $dst">;
1352
1353 //===----------------------------------------------------------------------===//
1354 // MTYPE/MPYH -
1355 //===----------------------------------------------------------------------===//
1356
1357 //===----------------------------------------------------------------------===//
1358 // MTYPE/MPYS +
1359 //===----------------------------------------------------------------------===//
1360 //===----------------------------------------------------------------------===//
1361 // MTYPE/MPYS -
1362 //===----------------------------------------------------------------------===//
1363
1364 //===----------------------------------------------------------------------===//
1365 // MTYPE/VB +
1366 //===----------------------------------------------------------------------===//
1367 //===----------------------------------------------------------------------===//
1368 // MTYPE/VB -
1369 //===----------------------------------------------------------------------===//
1370
1371 //===----------------------------------------------------------------------===//
1372 // MTYPE/VH  +
1373 //===----------------------------------------------------------------------===//
1374 //===----------------------------------------------------------------------===//
1375 // MTYPE/VH  -
1376 //===----------------------------------------------------------------------===//
1377
1378 //===----------------------------------------------------------------------===//
1379 // ST +
1380 //===----------------------------------------------------------------------===//
1381 ///
1382 /// Assumptions::: ****** DO NOT IGNORE ********
1383 /// 1. Make sure that in post increment store, the zero'th operand is always the
1384 ///    post increment operand.
1385 /// 2. Make sure that the store value operand(Rt/Rtt) in a store is always the
1386 ///    last operand.
1387 ///
1388 // Store doubleword.
1389 // Indexed store double word.
1390 let AddedComplexity = 10, isPredicable = 1 in
1391 def STrid_indexed : STInst<(outs),
1392             (ins IntRegs:$src1, s11_3Imm:$src2,  DoubleRegs:$src3),
1393             "memd($src1+#$src2) = $src3",
1394             [(store (i64 DoubleRegs:$src3),
1395                     (add (i32 IntRegs:$src1), s11_3ImmPred:$src2))]>;
1396
1397 let neverHasSideEffects = 1 in
1398 def STrid_GP : STInst2<(outs),
1399             (ins globaladdress:$global, u16Imm:$offset, DoubleRegs:$src),
1400             "memd(#$global+$offset) = $src",
1401             []>,
1402             Requires<[NoV4T]>;
1403
1404 let neverHasSideEffects = 1 in
1405 def STd_GP : STInst2<(outs),
1406             (ins globaladdress:$global, DoubleRegs:$src),
1407             "memd(#$global) = $src",
1408             []>,
1409             Requires<[NoV4T]>;
1410
1411 let hasCtrlDep = 1, isPredicable = 1 in
1412 def POST_STdri : STInstPI<(outs IntRegs:$dst),
1413             (ins DoubleRegs:$src1, IntRegs:$src2, s4Imm:$offset),
1414             "memd($src2++#$offset) = $src1",
1415             [(set IntRegs:$dst,
1416             (post_store (i64 DoubleRegs:$src1), (i32 IntRegs:$src2),
1417                         s4_3ImmPred:$offset))],
1418             "$src2 = $dst">;
1419
1420 // Store doubleword conditionally.
1421 // if ([!]Pv) memd(Rs+#u6:3)=Rtt
1422 // if (Pv) memd(Rs+#u6:3)=Rtt
1423 let AddedComplexity = 10, neverHasSideEffects = 1,
1424     isPredicated = 1 in
1425 def STrid_indexed_cPt : STInst2<(outs),
1426             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3,
1427                  DoubleRegs:$src4),
1428             "if ($src1) memd($src2+#$src3) = $src4",
1429             []>;
1430
1431 // if (!Pv) memd(Rs+#u6:3)=Rtt
1432 let AddedComplexity = 10, neverHasSideEffects = 1,
1433     isPredicated = 1 in
1434 def STrid_indexed_cNotPt : STInst2<(outs),
1435             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3,
1436                  DoubleRegs:$src4),
1437             "if (!$src1) memd($src2+#$src3) = $src4",
1438             []>;
1439
1440 // if ([!]Pv) memd(Rx++#s4:3)=Rtt
1441 // if (Pv) memd(Rx++#s4:3)=Rtt
1442 let AddedComplexity = 10, neverHasSideEffects = 1,
1443     isPredicated = 1 in
1444 def POST_STdri_cPt : STInst2PI<(outs IntRegs:$dst),
1445             (ins PredRegs:$src1, DoubleRegs:$src2, IntRegs:$src3,
1446                  s4_3Imm:$offset),
1447             "if ($src1) memd($src3++#$offset) = $src2",
1448             [],
1449             "$src3 = $dst">;
1450
1451 // if (!Pv) memd(Rx++#s4:3)=Rtt
1452 let AddedComplexity = 10, neverHasSideEffects = 1, isPredicated = 1,
1453     isPredicated = 1 in
1454 def POST_STdri_cNotPt : STInst2PI<(outs IntRegs:$dst),
1455             (ins PredRegs:$src1, DoubleRegs:$src2, IntRegs:$src3,
1456                  s4_3Imm:$offset),
1457             "if (!$src1) memd($src3++#$offset) = $src2",
1458             [],
1459             "$src3 = $dst">;
1460
1461 //===----------------------------------------------------------------------===//
1462 // multiclass for the store instructions with MEMri operand.
1463 //===----------------------------------------------------------------------===//
1464 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
1465                           bit isPredNew> {
1466   let PNewValue = #!if(isPredNew, "new", "") in
1467   def #NAME# : STInst2<(outs),
1468             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
1469             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1470             ") ")#mnemonic#"($addr) = $src2",
1471             []>;
1472 }
1473
1474 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1475   let PredSense = #!if(PredNot, "false", "true") in {
1476     defm _c#NAME# : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1477
1478     // Predicate new
1479     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1480     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1481   }
1482 }
1483
1484 let isExtendable = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1485 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1486                     bits<5> ImmBits, bits<5> PredImmBits> {
1487
1488   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1489     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1490          isPredicable = 1 in
1491     def #NAME# : STInst2<(outs),
1492             (ins MEMri:$addr, RC:$src),
1493             #mnemonic#"($addr) = $src",
1494             []>;
1495
1496     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1497         isPredicated = 1 in {
1498       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
1499       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
1500     }
1501   }
1502 }
1503
1504 let addrMode = BaseImmOffset, isMEMri = "true" in {
1505   defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
1506   defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
1507   defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
1508
1509   let isNVStorable = 0 in
1510   defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
1511 }
1512
1513 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
1514           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
1515
1516 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
1517           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
1518
1519 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
1520           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
1521
1522 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
1523           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
1524
1525
1526 // Store byte.
1527 // memb(Rs+#s11:0)=Rt
1528 let AddedComplexity = 10, isPredicable = 1 in
1529 def STrib_indexed : STInst<(outs),
1530             (ins IntRegs:$src1, s11_0Imm:$src2, IntRegs:$src3),
1531             "memb($src1+#$src2) = $src3",
1532             [(truncstorei8 (i32 IntRegs:$src3), (add (i32 IntRegs:$src1),
1533                                                      s11_0ImmPred:$src2))]>;
1534
1535 // memb(gp+#u16:0)=Rt
1536 let neverHasSideEffects = 1 in
1537 def STrib_GP : STInst2<(outs),
1538             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
1539             "memb(#$global+$offset) = $src",
1540             []>,
1541             Requires<[NoV4T]>;
1542
1543 // memb(#global)=Rt
1544 let neverHasSideEffects = 1 in
1545 def STb_GP : STInst2<(outs),
1546             (ins globaladdress:$global, IntRegs:$src),
1547             "memb(#$global) = $src",
1548             []>,
1549             Requires<[NoV4T]>;
1550
1551 // memb(Rx++#s4:0)=Rt
1552 let hasCtrlDep = 1, isPredicable = 1 in
1553 def POST_STbri : STInstPI<(outs IntRegs:$dst), (ins IntRegs:$src1,
1554                                                     IntRegs:$src2,
1555                                                     s4Imm:$offset),
1556             "memb($src2++#$offset) = $src1",
1557             [(set IntRegs:$dst,
1558             (post_truncsti8 (i32 IntRegs:$src1), (i32 IntRegs:$src2),
1559                             s4_0ImmPred:$offset))],
1560             "$src2 = $dst">;
1561
1562 // Store byte conditionally.
1563 // if ([!]Pv) memb(Rs+#u6:0)=Rt
1564 // if (Pv) memb(Rs+#u6:0)=Rt
1565 let neverHasSideEffects = 1, isPredicated = 1 in
1566 def STrib_indexed_cPt : STInst2<(outs),
1567             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3, IntRegs:$src4),
1568             "if ($src1) memb($src2+#$src3) = $src4",
1569             []>;
1570
1571 // if (!Pv) memb(Rs+#u6:0)=Rt
1572 let neverHasSideEffects = 1, isPredicated = 1 in
1573 def STrib_indexed_cNotPt : STInst2<(outs),
1574             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3, IntRegs:$src4),
1575             "if (!$src1) memb($src2+#$src3) = $src4",
1576             []>;
1577
1578 // if ([!]Pv) memb(Rx++#s4:0)=Rt
1579 // if (Pv) memb(Rx++#s4:0)=Rt
1580 let hasCtrlDep = 1, isPredicated = 1 in
1581 def POST_STbri_cPt : STInst2PI<(outs IntRegs:$dst),
1582             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_0Imm:$offset),
1583             "if ($src1) memb($src3++#$offset) = $src2",
1584             [],"$src3 = $dst">;
1585
1586 // if (!Pv) memb(Rx++#s4:0)=Rt
1587 let hasCtrlDep = 1, isPredicated = 1 in
1588 def POST_STbri_cNotPt : STInst2PI<(outs IntRegs:$dst),
1589             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_0Imm:$offset),
1590             "if (!$src1) memb($src3++#$offset) = $src2",
1591             [],"$src3 = $dst">;
1592
1593
1594 // Store halfword.
1595 // memh(Rs+#s11:1)=Rt
1596 let AddedComplexity = 10, isPredicable = 1 in
1597 def STrih_indexed : STInst<(outs),
1598             (ins IntRegs:$src1, s11_1Imm:$src2,  IntRegs:$src3),
1599             "memh($src1+#$src2) = $src3",
1600             [(truncstorei16 (i32 IntRegs:$src3), (add (i32 IntRegs:$src1),
1601                                                       s11_1ImmPred:$src2))]>;
1602
1603 let neverHasSideEffects = 1 in
1604 def STrih_GP : STInst2<(outs),
1605             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
1606             "memh(#$global+$offset) = $src",
1607             []>,
1608             Requires<[NoV4T]>;
1609
1610 let neverHasSideEffects = 1 in
1611 def STh_GP   : STInst2<(outs),
1612             (ins globaladdress:$global, IntRegs:$src),
1613             "memh(#$global) = $src",
1614             []>,
1615             Requires<[NoV4T]>;
1616
1617 // memh(Rx++#s4:1)=Rt.H
1618 // memh(Rx++#s4:1)=Rt
1619 let hasCtrlDep = 1, isPredicable = 1 in
1620 def POST_SThri : STInstPI<(outs IntRegs:$dst),
1621             (ins IntRegs:$src1, IntRegs:$src2, s4Imm:$offset),
1622             "memh($src2++#$offset) = $src1",
1623             [(set IntRegs:$dst,
1624             (post_truncsti16 (i32 IntRegs:$src1), (i32 IntRegs:$src2),
1625                              s4_1ImmPred:$offset))],
1626             "$src2 = $dst">;
1627
1628 // Store halfword conditionally.
1629 // if ([!]Pv) memh(Rs+#u6:1)=Rt
1630 // if (Pv) memh(Rs+#u6:1)=Rt
1631 let neverHasSideEffects = 1, isPredicated = 1 in
1632 def STrih_indexed_cPt : STInst2<(outs),
1633             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3, IntRegs:$src4),
1634             "if ($src1) memh($src2+#$src3) = $src4",
1635             []>;
1636
1637 // if (!Pv) memh(Rs+#u6:1)=Rt
1638 let neverHasSideEffects = 1, isPredicated = 1 in
1639 def STrih_indexed_cNotPt : STInst2<(outs),
1640             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3, IntRegs:$src4),
1641             "if (!$src1) memh($src2+#$src3) = $src4",
1642             []>;
1643
1644 // if ([!]Pv) memh(Rx++#s4:1)=Rt
1645 // if (Pv) memh(Rx++#s4:1)=Rt
1646 let hasCtrlDep = 1, isPredicated = 1 in
1647 def POST_SThri_cPt : STInst2PI<(outs IntRegs:$dst),
1648             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_1Imm:$offset),
1649             "if ($src1) memh($src3++#$offset) = $src2",
1650             [],"$src3 = $dst">;
1651
1652 // if (!Pv) memh(Rx++#s4:1)=Rt
1653 let hasCtrlDep = 1, isPredicated = 1 in
1654 def POST_SThri_cNotPt : STInst2PI<(outs IntRegs:$dst),
1655             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_1Imm:$offset),
1656             "if (!$src1) memh($src3++#$offset) = $src2",
1657             [],"$src3 = $dst">;
1658
1659
1660 // Store word.
1661 // Store predicate.
1662 let Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1663 def STriw_pred : STInst2<(outs),
1664             (ins MEMri:$addr, PredRegs:$src1),
1665             "Error; should not emit",
1666             []>;
1667
1668 // memw(Rs+#s11:2)=Rt
1669 let AddedComplexity = 10, isPredicable = 1 in
1670 def STriw_indexed : STInst<(outs),
1671             (ins IntRegs:$src1, s11_2Imm:$src2, IntRegs:$src3),
1672             "memw($src1+#$src2) = $src3",
1673             [(store (i32 IntRegs:$src3),
1674                     (add (i32 IntRegs:$src1), s11_2ImmPred:$src2))]>;
1675
1676 let neverHasSideEffects = 1 in
1677 def STriw_GP : STInst2<(outs),
1678             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
1679             "memw(#$global+$offset) = $src",
1680             []>,
1681             Requires<[NoV4T]>;
1682
1683 let neverHasSideEffects = 1 in
1684 def STw_GP : STInst2<(outs),
1685             (ins globaladdress:$global, IntRegs:$src),
1686             "memw(#$global) = $src",
1687             []>,
1688             Requires<[NoV4T]>;
1689
1690 let hasCtrlDep = 1, isPredicable = 1  in
1691 def POST_STwri : STInstPI<(outs IntRegs:$dst),
1692             (ins IntRegs:$src1, IntRegs:$src2, s4Imm:$offset),
1693             "memw($src2++#$offset) = $src1",
1694             [(set IntRegs:$dst,
1695             (post_store (i32 IntRegs:$src1), (i32 IntRegs:$src2),
1696                         s4_2ImmPred:$offset))],
1697             "$src2 = $dst">;
1698
1699 // Store word conditionally.
1700 // if ([!]Pv) memw(Rs+#u6:2)=Rt
1701 // if (Pv) memw(Rs+#u6:2)=Rt
1702 let neverHasSideEffects = 1, isPredicated = 1 in
1703 def STriw_indexed_cPt : STInst2<(outs),
1704             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3, IntRegs:$src4),
1705             "if ($src1) memw($src2+#$src3) = $src4",
1706             []>;
1707
1708 // if (!Pv) memw(Rs+#u6:2)=Rt
1709 let neverHasSideEffects = 1, isPredicated = 1 in
1710 def STriw_indexed_cNotPt : STInst2<(outs),
1711             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3, IntRegs:$src4),
1712             "if (!$src1) memw($src2+#$src3) = $src4",
1713             []>;
1714
1715 // if ([!]Pv) memw(Rx++#s4:2)=Rt
1716 // if (Pv) memw(Rx++#s4:2)=Rt
1717 let hasCtrlDep = 1, isPredicated = 1 in
1718 def POST_STwri_cPt : STInst2PI<(outs IntRegs:$dst),
1719             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_2Imm:$offset),
1720             "if ($src1) memw($src3++#$offset) = $src2",
1721             [],"$src3 = $dst">;
1722
1723 // if (!Pv) memw(Rx++#s4:2)=Rt
1724 let hasCtrlDep = 1, isPredicated = 1 in
1725 def POST_STwri_cNotPt : STInst2PI<(outs IntRegs:$dst),
1726             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_2Imm:$offset),
1727             "if (!$src1) memw($src3++#$offset) = $src2",
1728             [],"$src3 = $dst">;
1729
1730
1731
1732 // Allocate stack frame.
1733 let Defs = [R29, R30], Uses = [R31, R30], neverHasSideEffects = 1 in {
1734   def ALLOCFRAME : STInst2<(outs),
1735              (ins i32imm:$amt),
1736              "allocframe(#$amt)",
1737              []>;
1738 }
1739 //===----------------------------------------------------------------------===//
1740 // ST -
1741 //===----------------------------------------------------------------------===//
1742
1743 //===----------------------------------------------------------------------===//
1744 // STYPE/ALU +
1745 //===----------------------------------------------------------------------===//
1746 // Logical NOT.
1747 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
1748                "$dst = not($src1)",
1749                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
1750
1751
1752 // Sign extend word to doubleword.
1753 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
1754            "$dst = sxtw($src1)",
1755            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
1756 //===----------------------------------------------------------------------===//
1757 // STYPE/ALU -
1758 //===----------------------------------------------------------------------===//
1759
1760 //===----------------------------------------------------------------------===//
1761 // STYPE/BIT +
1762 //===----------------------------------------------------------------------===//
1763 // clrbit.
1764 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1765             "$dst = clrbit($src1, #$src2)",
1766             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
1767                                            (not
1768                                               (shl 1, u5ImmPred:$src2))))]>;
1769
1770 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1771             "$dst = clrbit($src1, #$src2)",
1772             []>;
1773
1774 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
1775 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
1776       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
1777
1778 // setbit.
1779 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1780             "$dst = setbit($src1, #$src2)",
1781             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
1782                                           (shl 1, u5ImmPred:$src2)))]>;
1783
1784 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
1785 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1786             "$dst = setbit($src1, #$src2)",
1787             []>;
1788
1789 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
1790       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
1791
1792 // togglebit.
1793 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1794             "$dst = setbit($src1, #$src2)",
1795             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
1796                                           (shl 1, u5ImmPred:$src2)))]>;
1797
1798 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
1799 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1800             "$dst = togglebit($src1, #$src2)",
1801             []>;
1802
1803 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
1804       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
1805
1806 // Predicate transfer.
1807 let neverHasSideEffects = 1 in
1808 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
1809                "$dst = $src1  /* Should almost never emit this. */",
1810                []>;
1811
1812 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
1813                "$dst = $src1  /* Should almost never emit this. */",
1814                [(set (i1 PredRegs:$dst), (trunc (i32 IntRegs:$src1)))]>;
1815 //===----------------------------------------------------------------------===//
1816 // STYPE/PRED -
1817 //===----------------------------------------------------------------------===//
1818
1819 //===----------------------------------------------------------------------===//
1820 // STYPE/SHIFT +
1821 //===----------------------------------------------------------------------===//
1822 // Shift by immediate.
1823 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1824              "$dst = asr($src1, #$src2)",
1825              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1826                                             u5ImmPred:$src2))]>;
1827
1828 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1829               "$dst = asr($src1, #$src2)",
1830               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1831                                                 u6ImmPred:$src2))]>;
1832
1833 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1834           "$dst = asl($src1, #$src2)",
1835           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1836                                          u5ImmPred:$src2))]>;
1837
1838 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1839               "$dst = asl($src1, #$src2)",
1840               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1841                                                 u6ImmPred:$src2))]>;
1842
1843 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1844              "$dst = lsr($src1, #$src2)",
1845              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1846                                             u5ImmPred:$src2))]>;
1847
1848 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1849               "$dst = lsr($src1, #$src2)",
1850               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1851                                                 u6ImmPred:$src2))]>;
1852
1853 // Shift by immediate and add.
1854 let AddedComplexity = 100 in
1855 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
1856                                              u3Imm:$src3),
1857              "$dst = addasl($src1, $src2, #$src3)",
1858              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
1859                                        (shl (i32 IntRegs:$src2),
1860                                             u3ImmPred:$src3)))]>;
1861
1862 // Shift by register.
1863 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1864              "$dst = asl($src1, $src2)",
1865              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1866                                             (i32 IntRegs:$src2)))]>;
1867
1868 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1869              "$dst = asr($src1, $src2)",
1870              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1871                                             (i32 IntRegs:$src2)))]>;
1872
1873 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1874              "$dst = lsl($src1, $src2)",
1875              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1876                                             (i32 IntRegs:$src2)))]>;
1877
1878 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1879              "$dst = lsr($src1, $src2)",
1880              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1881                                             (i32 IntRegs:$src2)))]>;
1882
1883 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1884            "$dst = asl($src1, $src2)",
1885            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1886                                              (i32 IntRegs:$src2)))]>;
1887
1888 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1889            "$dst = lsl($src1, $src2)",
1890            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1891                                              (i32 IntRegs:$src2)))]>;
1892
1893 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1894                                                  IntRegs:$src2),
1895               "$dst = asr($src1, $src2)",
1896               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1897                                                 (i32 IntRegs:$src2)))]>;
1898
1899 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1900                                                  IntRegs:$src2),
1901               "$dst = lsr($src1, $src2)",
1902               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1903                                                 (i32 IntRegs:$src2)))]>;
1904
1905 //===----------------------------------------------------------------------===//
1906 // STYPE/SHIFT -
1907 //===----------------------------------------------------------------------===//
1908
1909 //===----------------------------------------------------------------------===//
1910 // STYPE/VH +
1911 //===----------------------------------------------------------------------===//
1912 //===----------------------------------------------------------------------===//
1913 // STYPE/VH -
1914 //===----------------------------------------------------------------------===//
1915
1916 //===----------------------------------------------------------------------===//
1917 // STYPE/VW +
1918 //===----------------------------------------------------------------------===//
1919 //===----------------------------------------------------------------------===//
1920 // STYPE/VW -
1921 //===----------------------------------------------------------------------===//
1922
1923 //===----------------------------------------------------------------------===//
1924 // SYSTEM/SUPER +
1925 //===----------------------------------------------------------------------===//
1926
1927 //===----------------------------------------------------------------------===//
1928 // SYSTEM/USER +
1929 //===----------------------------------------------------------------------===//
1930 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
1931 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
1932                            [SDNPHasChain]>;
1933
1934 let hasSideEffects = 1, isHexagonSolo = 1 in
1935 def BARRIER : SYSInst<(outs), (ins),
1936                      "barrier",
1937                      [(HexagonBARRIER)]>;
1938
1939 //===----------------------------------------------------------------------===//
1940 // SYSTEM/SUPER -
1941 //===----------------------------------------------------------------------===//
1942
1943 // TFRI64 - assembly mapped.
1944 let isReMaterializable = 1 in
1945 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
1946              "$dst = #$src1",
1947              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
1948
1949 // Pseudo instruction to encode a set of conditional transfers.
1950 // This instruction is used instead of a mux and trades-off codesize
1951 // for performance. We conduct this transformation optimistically in
1952 // the hope that these instructions get promoted to dot-new transfers.
1953 let AddedComplexity = 100, isPredicated = 1 in
1954 def TFR_condset_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
1955                                                         IntRegs:$src2,
1956                                                         IntRegs:$src3),
1957                      "Error; should not emit",
1958                      [(set (i32 IntRegs:$dst),
1959                            (i32 (select (i1 PredRegs:$src1),
1960                                         (i32 IntRegs:$src2),
1961                                         (i32 IntRegs:$src3))))]>;
1962 let AddedComplexity = 100, isPredicated = 1 in
1963 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
1964             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
1965             "Error; should not emit",
1966             [(set (i32 IntRegs:$dst),
1967              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
1968                           s12ImmPred:$src3)))]>;
1969
1970 let AddedComplexity = 100, isPredicated = 1 in
1971 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
1972             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
1973             "Error; should not emit",
1974             [(set (i32 IntRegs:$dst),
1975              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
1976                           (i32 IntRegs:$src3))))]>;
1977
1978 let AddedComplexity = 100, isPredicated = 1 in
1979 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
1980                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
1981                      "Error; should not emit",
1982                      [(set (i32 IntRegs:$dst),
1983                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
1984                                         s12ImmPred:$src3)))]>;
1985
1986 // Generate frameindex addresses.
1987 let isReMaterializable = 1 in
1988 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
1989              "$dst = add($src1)",
1990              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
1991
1992 //
1993 // CR - Type.
1994 //
1995 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
1996 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
1997                       "loop0($offset, #$src2)",
1998                       []>;
1999 }
2000
2001 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2002 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2003                       "loop0($offset, $src2)",
2004                       []>;
2005 }
2006
2007 let isBranch = 1, isTerminator = 1, neverHasSideEffects = 1,
2008     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2009 def ENDLOOP0 : Marker<(outs), (ins brtarget:$offset),
2010                       ":endloop0",
2011                       []>;
2012 }
2013
2014 // Support for generating global address.
2015 // Taken from X86InstrInfo.td.
2016 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
2017                                             SDTCisVT<0, i32>,
2018                                             SDTCisVT<1, i32>,
2019                                             SDTCisPtrTy<0>]>;
2020 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2021 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2022
2023 // HI/LO Instructions
2024 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2025 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2026                   "$dst.l = #LO($global)",
2027                   []>;
2028
2029 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2030 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2031                   "$dst.h = #HI($global)",
2032                   []>;
2033
2034 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2035 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2036                   "$dst.l = #LO($imm_value)",
2037                   []>;
2038
2039
2040 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2041 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2042                   "$dst.h = #HI($imm_value)",
2043                   []>;
2044
2045 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2046 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2047                   "$dst.l = #LO($jt)",
2048                   []>;
2049
2050 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2051 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2052                   "$dst.h = #HI($jt)",
2053                   []>;
2054
2055
2056 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2057 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2058                   "$dst.l = #LO($label)",
2059                   []>;
2060
2061 let isReMaterializable = 1, isMoveImm = 1 , neverHasSideEffects = 1 in
2062 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2063                   "$dst.h = #HI($label)",
2064                   []>;
2065
2066 // This pattern is incorrect. When we add small data, we should change
2067 // this pattern to use memw(#foo).
2068 // This is for sdata.
2069 let isMoveImm = 1 in
2070 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2071               "$dst = CONST32(#$global)",
2072               [(set (i32 IntRegs:$dst),
2073                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2074
2075 // This is for non-sdata.
2076 let isReMaterializable = 1, isMoveImm = 1 in
2077 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2078                   "$dst = CONST32(#$global)",
2079                   [(set (i32 IntRegs:$dst),
2080                         (HexagonCONST32 tglobaladdr:$global))]>;
2081
2082 let isReMaterializable = 1, isMoveImm = 1 in
2083 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2084                      "$dst = CONST32(#$jt)",
2085                      [(set (i32 IntRegs:$dst),
2086                            (HexagonCONST32 tjumptable:$jt))]>;
2087
2088 let isReMaterializable = 1, isMoveImm = 1 in
2089 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2090                     "$dst = CONST32(#$global)",
2091                     [(set (i32 IntRegs:$dst),
2092                           (HexagonCONST32_GP tglobaladdr:$global))]>;
2093
2094 let isReMaterializable = 1, isMoveImm = 1 in
2095 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2096                        "$dst = CONST32(#$global)",
2097                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
2098
2099 let isReMaterializable = 1, isMoveImm = 1 in
2100 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2101                     "$dst = CONST32($label)",
2102                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
2103
2104 let isReMaterializable = 1, isMoveImm = 1 in
2105 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2106                        "$dst = CONST64(#$global)",
2107                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
2108
2109 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2110                   "$dst = xor($dst, $dst)",
2111                   [(set (i1 PredRegs:$dst), 0)]>;
2112
2113 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2114        "$dst = mpy($src1, $src2)",
2115        [(set (i32 IntRegs:$dst),
2116              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2117                                         (i64 (sext (i32 IntRegs:$src2))))),
2118                               (i32 32)))))]>;
2119
2120 // Pseudo instructions.
2121 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2122
2123 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2124                                         SDTCisVT<1, i32> ]>;
2125
2126 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2127                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2128
2129 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2130                     [SDNPHasChain, SDNPOutGlue]>;
2131
2132 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2133
2134 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2135            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2136
2137 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2138 // Optional Flag and Variable Arguments.
2139 // Its 1 Operand has pointer type.
2140 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2141                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2142
2143 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2144  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2145                         "Should never be emitted",
2146                         [(callseq_start timm:$amt)]>;
2147 }
2148
2149 let Defs = [R29, R30, R31], Uses = [R29] in {
2150  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2151                       "Should never be emitted",
2152                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2153 }
2154 // Call subroutine.
2155 let isCall = 1, neverHasSideEffects = 1,
2156   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2157           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2158   def CALL : JInst<(outs), (ins calltarget:$dst),
2159              "call $dst", []>;
2160 }
2161
2162 // Call subroutine from register.
2163 let isCall = 1, neverHasSideEffects = 1,
2164   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2165           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2166   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2167               "callr $dst",
2168               []>;
2169  }
2170
2171 // Tail Calls.
2172 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1 in {
2173   def TCRETURNtg : JInst<(outs), (ins calltarget:$dst),
2174              "jump $dst // TAILCALL", []>;
2175 }
2176 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1 in {
2177   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst),
2178              "jump $dst // TAILCALL", []>;
2179 }
2180
2181 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1 in {
2182   def TCRETURNR : JInst<(outs), (ins IntRegs:$dst),
2183              "jumpr $dst // TAILCALL", []>;
2184 }
2185 // Map call instruction.
2186 def : Pat<(call (i32 IntRegs:$dst)),
2187       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2188 def : Pat<(call tglobaladdr:$dst),
2189       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2190 def : Pat<(call texternalsym:$dst),
2191       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2192 //Tail calls.
2193 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2194       (TCRETURNtg tglobaladdr:$dst)>;
2195 def : Pat<(HexagonTCRet texternalsym:$dst),
2196       (TCRETURNtext texternalsym:$dst)>;
2197 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2198       (TCRETURNR (i32 IntRegs:$dst))>;
2199
2200 // Atomic load and store support
2201 // 8 bit atomic load
2202 def : Pat<(atomic_load_8 (HexagonCONST32_GP tglobaladdr:$global)),
2203           (i32 (LDub_GP tglobaladdr:$global))>,
2204             Requires<[NoV4T]>;
2205
2206 def : Pat<(atomic_load_8 (add (HexagonCONST32_GP tglobaladdr:$global),
2207                               u16ImmPred:$offset)),
2208           (i32 (LDriub_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2209             Requires<[NoV4T]>;
2210
2211 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2212           (i32 (LDriub ADDRriS11_0:$src1))>;
2213
2214 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2215           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2216
2217
2218
2219 // 16 bit atomic load
2220 def : Pat<(atomic_load_16 (HexagonCONST32_GP tglobaladdr:$global)),
2221           (i32 (LDuh_GP tglobaladdr:$global))>,
2222             Requires<[NoV4T]>;
2223
2224 def : Pat<(atomic_load_16 (add (HexagonCONST32_GP tglobaladdr:$global),
2225                                u16ImmPred:$offset)),
2226           (i32 (LDriuh_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2227             Requires<[NoV4T]>;
2228
2229 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2230           (i32 (LDriuh ADDRriS11_1:$src1))>;
2231
2232 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2233           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2234
2235
2236
2237 // 32 bit atomic load
2238 def : Pat<(atomic_load_32 (HexagonCONST32_GP tglobaladdr:$global)),
2239           (i32 (LDw_GP tglobaladdr:$global))>,
2240             Requires<[NoV4T]>;
2241
2242 def : Pat<(atomic_load_32 (add (HexagonCONST32_GP tglobaladdr:$global),
2243                                u16ImmPred:$offset)),
2244           (i32 (LDriw_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2245             Requires<[NoV4T]>;
2246
2247 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2248           (i32 (LDriw ADDRriS11_2:$src1))>;
2249
2250 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2251           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2252
2253
2254 // 64 bit atomic load
2255 def : Pat<(atomic_load_64 (HexagonCONST32_GP tglobaladdr:$global)),
2256           (i64 (LDd_GP tglobaladdr:$global))>,
2257             Requires<[NoV4T]>;
2258
2259 def : Pat<(atomic_load_64 (add (HexagonCONST32_GP tglobaladdr:$global),
2260                                u16ImmPred:$offset)),
2261           (i64 (LDrid_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2262           Requires<[NoV4T]>;
2263
2264 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2265           (i64 (LDrid ADDRriS11_3:$src1))>;
2266
2267 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2268           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2269
2270
2271 // 64 bit atomic store
2272 def : Pat<(atomic_store_64 (HexagonCONST32_GP tglobaladdr:$global),
2273                            (i64 DoubleRegs:$src1)),
2274           (STd_GP tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
2275           Requires<[NoV4T]>;
2276
2277 def : Pat<(atomic_store_64 (add (HexagonCONST32_GP tglobaladdr:$global),
2278                                 u16ImmPred:$offset),
2279                            (i64 DoubleRegs:$src1)),
2280           (STrid_GP tglobaladdr:$global, u16ImmPred:$offset,
2281                     (i64 DoubleRegs:$src1))>, Requires<[NoV4T]>;
2282
2283 // 8 bit atomic store
2284 def : Pat<(atomic_store_8 (HexagonCONST32_GP tglobaladdr:$global),
2285                           (i32 IntRegs:$src1)),
2286           (STb_GP tglobaladdr:$global, (i32 IntRegs:$src1))>,
2287           Requires<[NoV4T]>;
2288
2289 def : Pat<(atomic_store_8 (add (HexagonCONST32_GP tglobaladdr:$global),
2290                                u16ImmPred:$offset),
2291                           (i32 IntRegs:$src1)),
2292           (STrib_GP tglobaladdr:$global, u16ImmPred:$offset,
2293                     (i32 IntRegs:$src1))>, Requires<[NoV4T]>;
2294
2295 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2296           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2297
2298 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2299                           (i32 IntRegs:$src1)),
2300           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2301                          (i32 IntRegs:$src1))>;
2302
2303
2304 // 16 bit atomic store
2305 def : Pat<(atomic_store_16 (HexagonCONST32_GP tglobaladdr:$global),
2306                            (i32 IntRegs:$src1)),
2307           (STh_GP tglobaladdr:$global, (i32 IntRegs:$src1))>,
2308           Requires<[NoV4T]>;
2309
2310 def : Pat<(atomic_store_16 (add (HexagonCONST32_GP tglobaladdr:$global),
2311                                 u16ImmPred:$offset),
2312                            (i32 IntRegs:$src1)),
2313           (STrih_GP tglobaladdr:$global, u16ImmPred:$offset,
2314                     (i32 IntRegs:$src1))>, Requires<[NoV4T]>;
2315
2316 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2317           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2318
2319 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2320                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2321           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2322                          (i32 IntRegs:$src1))>;
2323
2324
2325 // 32 bit atomic store
2326 def : Pat<(atomic_store_32 (HexagonCONST32_GP tglobaladdr:$global),
2327                            (i32 IntRegs:$src1)),
2328           (STw_GP tglobaladdr:$global, (i32 IntRegs:$src1))>,
2329           Requires<[NoV4T]>;
2330
2331 def : Pat<(atomic_store_32 (add (HexagonCONST32_GP tglobaladdr:$global),
2332                                 u16ImmPred:$offset),
2333                            (i32 IntRegs:$src1)),
2334           (STriw_GP tglobaladdr:$global, u16ImmPred:$offset,
2335                                          (i32 IntRegs:$src1))>,
2336             Requires<[NoV4T]>;
2337
2338 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2339           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2340
2341 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2342                            (i32 IntRegs:$src1)),
2343           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2344                          (i32 IntRegs:$src1))>;
2345
2346
2347
2348
2349 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2350           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2351
2352 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2353                            (i64 DoubleRegs:$src1)),
2354           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2355                          (i64 DoubleRegs:$src1))>;
2356
2357 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2358 def : Pat <(and (i32 IntRegs:$src1), 65535),
2359       (ZXTH (i32 IntRegs:$src1))>;
2360
2361 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2362 def : Pat <(and (i32 IntRegs:$src1), 255),
2363       (ZXTB (i32 IntRegs:$src1))>;
2364
2365 // Map Add(p1, true) to p1 = not(p1).
2366 //     Add(p1, false) should never be produced,
2367 //     if it does, it got to be mapped to NOOP.
2368 def : Pat <(add (i1 PredRegs:$src1), -1),
2369       (NOT_p (i1 PredRegs:$src1))>;
2370
2371 // Map from p0 = setlt(r0, r1) r2 = mux(p0, r3, r4) =>
2372 //   p0 = cmp.lt(r0, r1), r0 = mux(p0, r2, r1).
2373 def : Pat <(select (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2374                    (i32 IntRegs:$src3),
2375                    (i32 IntRegs:$src4)),
2376       (i32 (TFR_condset_rr (CMPLTrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2377                            (i32 IntRegs:$src4), (i32 IntRegs:$src3)))>,
2378       Requires<[HasV2TOnly]>;
2379
2380 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2381 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2382       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2383                            s8ImmPred:$src2))>;
2384
2385 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2386 // => r0 = TFR_condset_ri(p0, r1, #i)
2387 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2388                    (i32 IntRegs:$src3)),
2389       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2390                            s12ImmPred:$src2))>;
2391
2392 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2393 // => r0 = TFR_condset_ir(p0, #i, r1)
2394 def : Pat <(select (not PredRegs:$src1), IntRegs:$src2, s12ImmPred:$src3),
2395       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2396                            (i32 IntRegs:$src2)))>;
2397
2398 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2399 def : Pat <(brcond (not PredRegs:$src1), bb:$offset),
2400       (JMP_cNot (i1 PredRegs:$src1), bb:$offset)>;
2401
2402 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2403 def : Pat <(and PredRegs:$src1, (not PredRegs:$src2)),
2404       (i1 (AND_pnotp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2405
2406 // Map from store(globaladdress + x) -> memd(#foo + x).
2407 let AddedComplexity = 100 in
2408 def : Pat <(store (i64 DoubleRegs:$src1),
2409                   (add (HexagonCONST32_GP tglobaladdr:$global),
2410                        u16ImmPred:$offset)),
2411       (STrid_GP tglobaladdr:$global, u16ImmPred:$offset,
2412                 (i64 DoubleRegs:$src1))>, Requires<[NoV4T]>;
2413
2414 // Map from store(globaladdress) -> memd(#foo).
2415 let AddedComplexity = 100 in
2416 def : Pat <(store (i64 DoubleRegs:$src1),
2417                   (HexagonCONST32_GP tglobaladdr:$global)),
2418       (STd_GP tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
2419       Requires<[NoV4T]>;
2420
2421 // Map from store(globaladdress + x) -> memw(#foo + x).
2422 let AddedComplexity = 100 in
2423 def : Pat <(store (i32 IntRegs:$src1),
2424               (add (HexagonCONST32_GP tglobaladdr:$global),
2425                                       u16ImmPred:$offset)),
2426       (STriw_GP tglobaladdr:$global, u16ImmPred:$offset, (i32 IntRegs:$src1))>,
2427       Requires<[NoV4T]>;
2428
2429 // Map from store(globaladdress) -> memw(#foo + 0).
2430 let AddedComplexity = 100 in
2431 def : Pat <(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
2432       (STriw_GP tglobaladdr:$global, 0, (i32 IntRegs:$src1))>;
2433
2434 // Map from store(globaladdress) -> memw(#foo).
2435 let AddedComplexity = 100 in
2436 def : Pat <(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
2437       (STriw_GP tglobaladdr:$global, 0, (i32 IntRegs:$src1))>,
2438       Requires<[NoV4T]>;
2439
2440 // Map from store(globaladdress + x) -> memh(#foo + x).
2441 let AddedComplexity = 100 in
2442 def : Pat <(truncstorei16 (i32 IntRegs:$src1),
2443                           (add (HexagonCONST32_GP tglobaladdr:$global),
2444                                u16ImmPred:$offset)),
2445       (STrih_GP tglobaladdr:$global, u16ImmPred:$offset, (i32 IntRegs:$src1))>,
2446       Requires<[NoV4T]>;
2447
2448 // Map from store(globaladdress) -> memh(#foo).
2449 let AddedComplexity = 100 in
2450 def : Pat <(truncstorei16 (i32 IntRegs:$src1),
2451                           (HexagonCONST32_GP tglobaladdr:$global)),
2452       (STh_GP tglobaladdr:$global, (i32 IntRegs:$src1))>,
2453       Requires<[NoV4T]>;
2454
2455 // Map from store(globaladdress + x) -> memb(#foo + x).
2456 let AddedComplexity = 100 in
2457 def : Pat <(truncstorei8 (i32 IntRegs:$src1),
2458                          (add (HexagonCONST32_GP tglobaladdr:$global),
2459                               u16ImmPred:$offset)),
2460       (STrib_GP tglobaladdr:$global, u16ImmPred:$offset, (i32 IntRegs:$src1))>,
2461       Requires<[NoV4T]>;
2462
2463 // Map from store(globaladdress) -> memb(#foo).
2464 let AddedComplexity = 100 in
2465 def : Pat <(truncstorei8 (i32 IntRegs:$src1),
2466                          (HexagonCONST32_GP tglobaladdr:$global)),
2467       (STb_GP tglobaladdr:$global, (i32 IntRegs:$src1))>,
2468       Requires<[NoV4T]>;
2469
2470 // Map from load(globaladdress + x) -> memw(#foo + x).
2471 let AddedComplexity = 100 in
2472 def : Pat <(i32 (load (add (HexagonCONST32_GP tglobaladdr:$global),
2473                       u16ImmPred:$offset))),
2474       (i32 (LDriw_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2475       Requires<[NoV4T]>;
2476
2477 // Map from load(globaladdress) -> memw(#foo).
2478 let AddedComplexity = 100 in
2479 def : Pat <(i32 (load (HexagonCONST32_GP tglobaladdr:$global))),
2480       (i32 (LDw_GP tglobaladdr:$global))>,
2481       Requires<[NoV4T]>;
2482
2483 // Map from load(globaladdress + x) -> memd(#foo + x).
2484 let AddedComplexity = 100 in
2485 def : Pat <(i64 (load (add (HexagonCONST32_GP tglobaladdr:$global),
2486                            u16ImmPred:$offset))),
2487       (i64 (LDrid_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2488       Requires<[NoV4T]>;
2489
2490 // Map from load(globaladdress) -> memw(#foo + 0).
2491 let AddedComplexity = 100 in
2492 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
2493       (i64 (LDd_GP tglobaladdr:$global))>,
2494       Requires<[NoV4T]>;
2495
2496 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress), Pd = Rd.
2497 let AddedComplexity = 100 in
2498 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
2499       (i1 (TFR_PdRs (i32 (LDb_GP tglobaladdr:$global))))>,
2500       Requires<[NoV4T]>;
2501
2502 // Map from load(globaladdress + x) -> memh(#foo + x).
2503 let AddedComplexity = 100 in
2504 def : Pat <(i32 (extloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2505                             u16ImmPred:$offset))),
2506       (i32 (LDrih_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2507       Requires<[NoV4T]>;
2508
2509 // Map from load(globaladdress + x) -> memh(#foo + x).
2510 let AddedComplexity = 100 in
2511 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
2512       (i32 (LDrih_GP tglobaladdr:$global, 0))>,
2513       Requires<[NoV4T]>;
2514
2515 // Map from load(globaladdress + x) -> memuh(#foo + x).
2516 let AddedComplexity = 100 in
2517 def : Pat <(i32 (zextloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2518                              u16ImmPred:$offset))),
2519       (i32 (LDriuh_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2520       Requires<[NoV4T]>;
2521
2522 // Map from load(globaladdress) -> memuh(#foo).
2523 let AddedComplexity = 100 in
2524 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
2525       (i32 (LDriuh_GP tglobaladdr:$global, 0))>,
2526       Requires<[NoV4T]>;
2527
2528 // Map from load(globaladdress) -> memh(#foo).
2529 let AddedComplexity = 100 in
2530 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
2531       (i32 (LDh_GP tglobaladdr:$global))>,
2532       Requires<[NoV4T]>;
2533
2534 // Map from load(globaladdress) -> memuh(#foo).
2535 let AddedComplexity = 100 in
2536 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
2537       (i32 (LDuh_GP tglobaladdr:$global))>,
2538       Requires<[NoV4T]>;
2539
2540 // Map from load(globaladdress + x) -> memb(#foo + x).
2541 let AddedComplexity = 100 in
2542 def : Pat <(i32 (extloadi8 (add (HexagonCONST32_GP tglobaladdr:$global),
2543                            u16ImmPred:$offset))),
2544       (i32 (LDrib_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2545       Requires<[NoV4T]>;
2546
2547 // Map from load(globaladdress + x) -> memb(#foo + x).
2548 let AddedComplexity = 100 in
2549 def : Pat <(i32 (sextloadi8 (add (HexagonCONST32_GP tglobaladdr:$global),
2550                             u16ImmPred:$offset))),
2551       (i32 (LDrib_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2552       Requires<[NoV4T]>;
2553
2554 // Map from load(globaladdress + x) -> memub(#foo + x).
2555 let AddedComplexity = 100 in
2556 def : Pat <(i32 (zextloadi8 (add (HexagonCONST32_GP tglobaladdr:$global),
2557                             u16ImmPred:$offset))),
2558       (i32 (LDriub_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2559       Requires<[NoV4T]>;
2560
2561 // Map from load(globaladdress) -> memb(#foo).
2562 let AddedComplexity = 100 in
2563 def : Pat <(i32 (extloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
2564       (i32 (LDb_GP tglobaladdr:$global))>,
2565       Requires<[NoV4T]>;
2566
2567 // Map from load(globaladdress) -> memb(#foo).
2568 let AddedComplexity = 100 in
2569 def : Pat <(i32 (sextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
2570       (i32 (LDb_GP tglobaladdr:$global))>,
2571       Requires<[NoV4T]>;
2572
2573 // Map from load(globaladdress) -> memub(#foo).
2574 let AddedComplexity = 100 in
2575 def : Pat <(i32 (zextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
2576       (i32 (LDub_GP tglobaladdr:$global))>,
2577       Requires<[NoV4T]>;
2578
2579 // When the Interprocedural Global Variable optimizer realizes that a
2580 // certain global variable takes only two constant values, it shrinks the
2581 // global to a boolean. Catch those loads here in the following 3 patterns.
2582 let AddedComplexity = 100 in
2583 def : Pat <(i32 (extloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
2584       (i32 (LDb_GP tglobaladdr:$global))>,
2585       Requires<[NoV4T]>;
2586
2587 let AddedComplexity = 100 in
2588 def : Pat <(i32 (sextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
2589       (i32 (LDb_GP tglobaladdr:$global))>,
2590       Requires<[NoV4T]>;
2591
2592 let AddedComplexity = 100 in
2593 def : Pat <(i32 (zextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
2594       (i32 (LDub_GP tglobaladdr:$global))>,
2595       Requires<[NoV4T]>;
2596
2597 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2598 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2599       (i32 (AND_rr (i32 (LDrib ADDRriS11_0:$addr)), (TFRI 0x1)))>;
2600
2601 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2602 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2603       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2604
2605 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2606 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2607       (i64 (SXTW (i32 (SXTH (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2608                                                  subreg_loreg))))))>;
2609
2610 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2611 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2612       (i64 (SXTW (i32 (SXTB (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2613                                                  subreg_loreg))))))>;
2614
2615 // We want to prevent emitting pnot's as much as possible.
2616 // Map brcond with an unsupported setcc to a JMP_cNot.
2617 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2618                         bb:$offset),
2619       (JMP_cNot (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2620                 bb:$offset)>;
2621
2622 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2623                         bb:$offset),
2624       (JMP_cNot (CMPEQri (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2625
2626 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2627       (JMP_cNot (i1 PredRegs:$src1), bb:$offset)>;
2628
2629 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2630       (JMP_c (i1 PredRegs:$src1), bb:$offset)>;
2631
2632 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2633                         bb:$offset),
2634       (JMP_cNot (CMPGEri (i32 IntRegs:$src1), s8ImmPred:$src2), bb:$offset)>;
2635
2636 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2637                         bb:$offset),
2638       (JMP_c (CMPLTrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)), bb:$offset)>;
2639
2640 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2641                    bb:$offset),
2642       (JMP_cNot (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2643                    bb:$offset)>;
2644
2645 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2646                         bb:$offset),
2647       (JMP_cNot (CMPGTUrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2648                 bb:$offset)>;
2649
2650 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2651                    bb:$offset),
2652       (JMP_cNot (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2653                 bb:$offset)>;
2654
2655 // Map from a 64-bit select to an emulated 64-bit mux.
2656 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2657 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2658                    (i64 DoubleRegs:$src3)),
2659       (i64 (COMBINE_rr (i32 (MUX_rr (i1 PredRegs:$src1),
2660                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2661                                                          subreg_hireg)),
2662                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2663                                                          subreg_hireg)))),
2664                        (i32 (MUX_rr (i1 PredRegs:$src1),
2665                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2666                                                          subreg_loreg)),
2667                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2668                                                          subreg_loreg))))))>;
2669
2670 // Map from a 1-bit select to logical ops.
2671 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2672 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2673                    (i1 PredRegs:$src3)),
2674       (OR_pp (AND_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2675              (AND_pp (NOT_p (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2676
2677 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2678 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2679       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2680
2681 // Map for truncating from 64 immediates to 32 bit immediates.
2682 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2683       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2684
2685 // Map for truncating from i64 immediates to i1 bit immediates.
2686 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2687        (i1 (TFR_PdRs (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2688                                           subreg_loreg))))>;
2689
2690 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2691 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2692       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2693                                                      subreg_loreg)))>;
2694
2695 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2696 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2697       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2698                                                      subreg_loreg)))>;
2699 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
2700 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
2701       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2702                                                      subreg_loreg)))>;
2703
2704 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2705 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2706       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2707                                                      subreg_loreg)))>;
2708
2709 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2710 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2711       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2712
2713 let AddedComplexity = 100 in
2714 // Map from i1 = constant<-1>; memw(CONST32(#foo)) = i1 -> r0 = 1;
2715 // memw(#foo) = r0
2716 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
2717       (STb_GP tglobaladdr:$global, (TFRI 1))>,
2718       Requires<[NoV4T]>;
2719
2720 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2721 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2722       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2723
2724 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2725 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
2726       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0)) )>;
2727
2728 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2729 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2730 // Better way to do this?
2731 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
2732       (i64 (SXTW (i32 IntRegs:$src1)))>;
2733
2734 // Map cmple -> cmpgt.
2735 // rs <= rt -> !(rs > rt).
2736 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ImmPred:$src2)),
2737       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), s10ImmPred:$src2)))>;
2738
2739 // rs <= rt -> !(rs > rt).
2740 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2741       (i1 (NOT_p (CMPGTrr (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2742
2743 // Rss <= Rtt -> !(Rss > Rtt).
2744 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2745       (i1 (NOT_p (CMPGT64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2746
2747 // Map cmpne -> cmpeq.
2748 // Hexagon_TODO: We should improve on this.
2749 // rs != rt -> !(rs == rt).
2750 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2751       (i1 (NOT_p(i1 (CMPEQri (i32 IntRegs:$src1), s10ImmPred:$src2))))>;
2752
2753 // Map cmpne(Rs) -> !cmpeqe(Rs).
2754 // rs != rt -> !(rs == rt).
2755 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2756       (i1 (NOT_p (i1 (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
2757
2758 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2759 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
2760       (i1 (XOR_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2761
2762 // Map cmpne(Rss) -> !cmpew(Rss).
2763 // rs != rt -> !(rs == rt).
2764 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2765       (i1 (NOT_p (i1 (CMPEHexagon4rr (i64 DoubleRegs:$src1),
2766                                      (i64 DoubleRegs:$src2)))))>;
2767
2768 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2769 // rs >= rt -> !(rt > rs).
2770 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2771       (i1 (NOT_p (i1 (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
2772
2773 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ImmPred:$src2)),
2774       (i1 (CMPGEri (i32 IntRegs:$src1), s8ImmPred:$src2))>;
2775
2776 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2777 // rss >= rtt -> !(rtt > rss).
2778 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2779       (i1 (NOT_p (i1 (CMPGT64rr (i64 DoubleRegs:$src2),
2780                                 (i64 DoubleRegs:$src1)))))>;
2781
2782 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2783 // rs < rt -> !(rs >= rt).
2784 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2785       (i1 (NOT_p (CMPGEri (i32 IntRegs:$src1), s8ImmPred:$src2)))>;
2786
2787 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
2788 // rs < rt -> rt > rs.
2789 // We can let assembler map it, or we can do in the compiler itself.
2790 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2791       (i1 (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2792
2793 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2794 // rss < rtt -> (rtt > rss).
2795 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2796       (i1 (CMPGT64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2797
2798 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
2799 // rs < rt -> rt > rs.
2800 // We can let assembler map it, or we can do in the compiler itself.
2801 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2802       (i1 (CMPGTUrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2803
2804 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
2805 // rs < rt -> rt > rs.
2806 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2807       (i1 (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2808
2809 // Generate cmpgeu(Rs, #u8)
2810 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ImmPred:$src2)),
2811       (i1 (CMPGEUri (i32 IntRegs:$src1), u8ImmPred:$src2))>;
2812
2813 // Generate cmpgtu(Rs, #u9)
2814 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ImmPred:$src2)),
2815       (i1 (CMPGTUri (i32 IntRegs:$src1), u9ImmPred:$src2))>;
2816
2817 // Map from Rs >= Rt -> !(Rt > Rs).
2818 // rs >= rt -> !(rt > rs).
2819 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2820       (i1 (NOT_p (CMPGTUrr (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
2821
2822 // Map from Rs >= Rt -> !(Rt > Rs).
2823 // rs >= rt -> !(rt > rs).
2824 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2825       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
2826
2827 // Map from cmpleu(Rs, Rs) -> !cmpgtu(Rs, Rs).
2828 // Map from (Rs <= Rt) -> !(Rs > Rt).
2829 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2830       (i1 (NOT_p (CMPGTUrr (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2831
2832 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2833 // Map from (Rs <= Rt) -> !(Rs > Rt).
2834 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2835       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2836
2837 // Sign extends.
2838 // i1 -> i32
2839 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
2840       (i32 (MUX_ii (i1 PredRegs:$src1), -1, 0))>;
2841
2842 // i1 -> i64
2843 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
2844       (i64 (COMBINE_rr (TFRI -1), (MUX_ii (i1 PredRegs:$src1), -1, 0)))>;
2845
2846 // Convert sign-extended load back to load and sign extend.
2847 // i8 -> i64
2848 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
2849       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2850
2851 // Convert any-extended load back to load and sign extend.
2852 // i8 -> i64
2853 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
2854       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2855
2856 // Convert sign-extended load back to load and sign extend.
2857 // i16 -> i64
2858 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
2859       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
2860
2861 // Convert sign-extended load back to load and sign extend.
2862 // i32 -> i64
2863 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
2864       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
2865
2866
2867 // Zero extends.
2868 // i1 -> i32
2869 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2870       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2871
2872 // i1 -> i64
2873 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
2874       (i64 (COMBINE_rr (TFRI 0), (MUX_ii (i1 PredRegs:$src1), 1, 0)))>;
2875
2876 // i32 -> i64
2877 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
2878       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>;
2879
2880 // i8 -> i64
2881 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
2882       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>;
2883
2884 // i16 -> i64
2885 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
2886       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>;
2887
2888 // i32 -> i64
2889 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
2890       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>;
2891
2892 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
2893       (i32 (LDriw ADDRriS11_0:$src1))>;
2894
2895 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2896 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2897       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2898
2899 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2900 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
2901       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2902
2903 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
2904 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
2905       (i64 (SXTW (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))))>;
2906
2907
2908 // Any extended 64-bit load.
2909 // anyext i32 -> i64
2910 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
2911       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>;
2912
2913 // anyext i16 -> i64.
2914 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
2915       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>;
2916
2917 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
2918 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
2919       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>;
2920
2921 // Multiply 64-bit unsigned and use upper result.
2922 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2923       (i64
2924        (MPYU64_acc
2925         (i64
2926          (COMBINE_rr
2927           (TFRI 0),
2928            (i32
2929             (EXTRACT_SUBREG
2930              (i64
2931               (LSRd_ri
2932                (i64
2933                 (MPYU64_acc
2934                  (i64
2935                   (MPYU64_acc
2936                    (i64
2937                     (COMBINE_rr (TFRI 0),
2938                      (i32
2939                       (EXTRACT_SUBREG
2940                        (i64
2941                         (LSRd_ri
2942                          (i64
2943                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2944                                                        subreg_loreg)),
2945                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2946                                                        subreg_loreg)))), 32)),
2947                        subreg_loreg)))),
2948                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2949                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2950                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2951                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2952                32)), subreg_loreg)))),
2953         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2954         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2955
2956 // Multiply 64-bit signed and use upper result.
2957 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2958       (i64
2959        (MPY64_acc
2960         (i64
2961          (COMBINE_rr (TFRI 0),
2962           (i32
2963            (EXTRACT_SUBREG
2964             (i64
2965              (LSRd_ri
2966               (i64
2967                (MPY64_acc
2968                 (i64
2969                  (MPY64_acc
2970                   (i64
2971                    (COMBINE_rr (TFRI 0),
2972                     (i32
2973                      (EXTRACT_SUBREG
2974                       (i64
2975                        (LSRd_ri
2976                         (i64
2977                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2978                                                       subreg_loreg)),
2979                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2980                                                       subreg_loreg)))), 32)),
2981                       subreg_loreg)))),
2982                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2983                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2984                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2985                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2986               32)), subreg_loreg)))),
2987         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2988         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2989
2990 // Hexagon specific ISD nodes.
2991 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
2992 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
2993                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
2994 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
2995                                   SDTHexagonADJDYNALLOC>;
2996 // Needed to tag these instructions for stack layout.
2997 let usesCustomInserter = 1 in
2998 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
2999                                                      s16Imm:$src2),
3000                   "$dst = add($src1, #$src2)",
3001                   [(set (i32 IntRegs:$dst),
3002                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
3003                                              s16ImmPred:$src2))]>;
3004
3005 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
3006 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
3007 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
3008                 "$dst = $src1",
3009                 [(set (i32 IntRegs:$dst),
3010                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
3011
3012 let AddedComplexity = 100 in
3013 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
3014       (COPY (i32 IntRegs:$src1))>;
3015
3016 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
3017 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
3018
3019 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
3020 def BR_JT : JRInst<(outs), (ins IntRegs:$src),
3021                    "jumpr $src",
3022                    [(HexagonBR_JT (i32 IntRegs:$src))]>;
3023
3024 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
3025
3026 def : Pat<(HexagonWrapperJT tjumptable:$dst),
3027           (i32 (CONST32_set_jt tjumptable:$dst))>;
3028
3029 // XTYPE/SHIFT
3030
3031 // Multi-class for logical operators :
3032 // Shift by immediate/register and accumulate/logical
3033 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3034   def _ri : SInst_acc<(outs IntRegs:$dst),
3035             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
3036             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3037             [(set (i32 IntRegs:$dst),
3038                   (OpNode2 (i32 IntRegs:$src1),
3039                            (OpNode1 (i32 IntRegs:$src2),
3040                                     u5ImmPred:$src3)))],
3041             "$src1 = $dst">;
3042
3043   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
3044             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
3045             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3046             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
3047                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
3048             "$src1 = $dst">;
3049 }
3050
3051 // Multi-class for logical operators :
3052 // Shift by register and accumulate/logical (32/64 bits)
3053 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3054   def _rr : SInst_acc<(outs IntRegs:$dst),
3055             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
3056             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3057             [(set (i32 IntRegs:$dst),
3058                   (OpNode2 (i32 IntRegs:$src1),
3059                            (OpNode1 (i32 IntRegs:$src2),
3060                                     (i32 IntRegs:$src3))))],
3061             "$src1 = $dst">;
3062
3063   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
3064             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
3065             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3066             [(set (i64 DoubleRegs:$dst),
3067                   (OpNode2 (i64 DoubleRegs:$src1),
3068                            (OpNode1 (i64 DoubleRegs:$src2),
3069                                     (i32 IntRegs:$src3))))],
3070             "$src1 = $dst">;
3071
3072 }
3073
3074 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
3075 let AddedComplexity = 100 in
3076   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
3077   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
3078   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
3079   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
3080 }
3081
3082 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
3083 let AddedComplexity = 100 in
3084   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
3085   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
3086   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
3087   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
3088 }
3089
3090 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
3091 let AddedComplexity = 100 in
3092   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
3093 }
3094
3095 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
3096            xtype_xor_imm<"asl", shl>;
3097
3098 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
3099            xtype_xor_imm<"lsr", srl>;
3100
3101 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
3102 defm LSL : basic_xtype_reg<"lsl", shl>;
3103
3104 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
3105 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
3106       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
3107
3108 //===----------------------------------------------------------------------===//
3109 // V3 Instructions +
3110 //===----------------------------------------------------------------------===//
3111
3112 include "HexagonInstrInfoV3.td"
3113
3114 //===----------------------------------------------------------------------===//
3115 // V3 Instructions -
3116 //===----------------------------------------------------------------------===//
3117
3118 //===----------------------------------------------------------------------===//
3119 // V4 Instructions +
3120 //===----------------------------------------------------------------------===//
3121
3122 include "HexagonInstrInfoV4.td"
3123
3124 //===----------------------------------------------------------------------===//
3125 // V4 Instructions -
3126 //===----------------------------------------------------------------------===//
3127
3128 //===----------------------------------------------------------------------===//
3129 // V5 Instructions +
3130 //===----------------------------------------------------------------------===//
3131
3132 include "HexagonInstrInfoV5.td"
3133
3134 //===----------------------------------------------------------------------===//
3135 // V5 Instructions -
3136 //===----------------------------------------------------------------------===//
3137
3138 //===----------------------------------------------------------------------===//
3139 // Generate mapping table to relate non-predicate instructions with their
3140 // predicated formats - true and false.
3141 //
3142
3143 def getPredOpcode : InstrMapping {
3144   let FilterClass = "PredRel";
3145   // Instructions with the same BaseOpcode and isNVStore values form a row.
3146   let RowFields = ["BaseOpcode", "isNVStore", "PNewValue"];
3147   // Instructions with the same predicate sense form a column.
3148   let ColFields = ["PredSense"];
3149   // The key column is the unpredicated instructions.
3150   let KeyCol = [""];
3151   // Value columns are PredSense=true and PredSense=false
3152   let ValueCols = [["true"], ["false"]];
3153 }
3154
3155 //===----------------------------------------------------------------------===//
3156 // Generate mapping table to relate predicated instructions with their .new
3157 // format.
3158 //
3159 def getPredNewOpcode : InstrMapping {
3160   let FilterClass = "PredNewRel";
3161   let RowFields = ["BaseOpcode", "PredSense", "isNVStore"];
3162   let ColFields = ["PNewValue"];
3163   let KeyCol = [""];
3164   let ValueCols = [["new"]];
3165 }