lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 // Pattern fragments to extract the low and high subregisters from a
  29 // 64-bit value.
  30 def LoReg: OutPatFrag<(ops node:$Rs),
  31                       (EXTRACT_SUBREG (i64 $Rs), subreg_loreg)>;
  32
  33 //===----------------------------------------------------------------------===//
  34
  35 //===----------------------------------------------------------------------===//
  36 // Compare
  37 //===----------------------------------------------------------------------===//
  38 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  39     opExtendable = 2 in
  40 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  41   : ALU32Inst <(outs PredRegs:$dst),
  42                (ins IntRegs:$src1, ImmOp:$src2),
  43   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  44   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  45     bits<2> dst;
  46     bits<5> src1;
  47     bits<10> src2;
  48     let CextOpcode = mnemonic;
  49     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  50     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  51
  52     let IClass = 0b0111;
  53
  54     let Inst{27-24} = 0b0101;
  55     let Inst{23-22} = MajOp;
  56     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  57     let Inst{20-16} = src1;
  58     let Inst{13-5}  = src2{8-0};
  59     let Inst{4}     = isNot;
  60     let Inst{3-2}   = 0b00;
  61     let Inst{1-0}   = dst;
  62   }
  63
  64 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  65 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  66 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  67
  68 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  69   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  70         (MI IntRegs:$src1, ImmPred:$src2)>;
  71
  72 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  73 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  74 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  75
  76 //===----------------------------------------------------------------------===//
  77 // ALU32/ALU +
  78 //===----------------------------------------------------------------------===//
  79 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  80   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  81
  82 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
  83
  84 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  85 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  86                   bit IsComm>
  87   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
  88              "$Rd = "#mnemonic#"($Rs, $Rt)",
  89              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
  90   let isCommutable = IsComm;
  91   let BaseOpcode = mnemonic#_rr;
  92   let CextOpcode = mnemonic;
  93
  94   bits<5> Rs;
  95   bits<5> Rt;
  96   bits<5> Rd;
  97
  98   let IClass = 0b1111;
  99   let Inst{27} = 0b0;
 100   let Inst{26-24} = MajOp;
 101   let Inst{23-21} = MinOp;
 102   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 103   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 104   let Inst{4-0} = Rd;
 105 }
 106
 107 let hasSideEffects = 0, hasNewValue = 1 in
 108 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 109                        bit OpsRev, bit PredNot, bit PredNew>
 110   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 111              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 112              "$Rd = "#mnemonic#"($Rs, $Rt)",
 113              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 114   let isPredicated = 1;
 115   let isPredicatedFalse = PredNot;
 116   let isPredicatedNew = PredNew;
 117   let BaseOpcode = mnemonic#_rr;
 118   let CextOpcode = mnemonic;
 119
 120   bits<2> Pu;
 121   bits<5> Rs;
 122   bits<5> Rt;
 123   bits<5> Rd;
 124
 125   let IClass = 0b1111;
 126   let Inst{27} = 0b1;
 127   let Inst{26-24} = MajOp;
 128   let Inst{23-21} = MinOp;
 129   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 130   let Inst{13} = PredNew;
 131   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 132   let Inst{7} = PredNot;
 133   let Inst{6-5} = Pu;
 134   let Inst{4-0} = Rd;
 135 }
 136
 137 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 138                       bit OpsRev>
 139   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 140   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 141 }
 142
 143 let isCodeGenOnly = 0 in {
 144 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 145 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 146 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 147 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 148 }
 149
 150 class T_ALU32_3op_sfx<string mnemonic, string suffix, bits<3> MajOp,
 151                       bits<3> MinOp, bit OpsRev, bit IsComm>
 152   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, IsComm> {
 153   let AsmString = "$Rd = "#mnemonic#"($Rs, $Rt)"#suffix;
 154 }
 155
 156 let Defs = [USR_OVF], Itinerary = ALU32_3op_tc_2_SLOT0123,
 157     isCodeGenOnly = 0 in {
 158   def A2_addsat   : T_ALU32_3op_sfx<"add",    ":sat", 0b110, 0b010, 0, 1>;
 159   def A2_subsat   : T_ALU32_3op_sfx<"sub",    ":sat", 0b110, 0b110, 1, 0>;
 160 }
 161
 162 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 163                          bit OpsRev> {
 164   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 165   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 166   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 167   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 168 }
 169
 170 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 171                           bit OpsRev, bit IsComm> {
 172   let isPredicable = 1 in
 173   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 174   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 175 }
 176
 177 let isCodeGenOnly = 0 in {
 178 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 179 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 180 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 181 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 182 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 183 }
 184
 185 // Pats for instruction selection.
 186 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 187   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 188         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 189
 190 def: BinOp32_pat<add, A2_add, i32>;
 191 def: BinOp32_pat<and, A2_and, i32>;
 192 def: BinOp32_pat<or,  A2_or,  i32>;
 193 def: BinOp32_pat<sub, A2_sub, i32>;
 194 def: BinOp32_pat<xor, A2_xor, i32>;
 195
 196 // A few special cases producing register pairs:
 197 let OutOperandList = (outs DoubleRegs:$Rd), hasNewValue = 0,
 198     isCodeGenOnly = 0 in {
 199   def S2_packhl    : T_ALU32_3op  <"packhl",  0b101, 0b100, 0, 0>;
 200
 201   let isPredicable = 1 in
 202     def A2_combinew  : T_ALU32_3op  <"combine", 0b101, 0b000, 0, 0>;
 203
 204   // Conditional combinew uses "newt/f" instead of "t/fnew".
 205   def C2_ccombinewt    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 0>;
 206   def C2_ccombinewf    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 0>;
 207   def C2_ccombinewnewt : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 1>;
 208   def C2_ccombinewnewf : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 1>;
 209 }
 210
 211 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 212 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 213   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 214              "$Pd = "#mnemonic#"($Rs, $Rt)",
 215              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 216   let CextOpcode = mnemonic;
 217   let isCommutable = IsComm;
 218   bits<5> Rs;
 219   bits<5> Rt;
 220   bits<2> Pd;
 221
 222   let IClass = 0b1111;
 223   let Inst{27-24} = 0b0010;
 224   let Inst{22-21} = MinOp;
 225   let Inst{20-16} = Rs;
 226   let Inst{12-8} = Rt;
 227   let Inst{4} = IsNeg;
 228   let Inst{3-2} = 0b00;
 229   let Inst{1-0} = Pd;
 230 }
 231
 232 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 233   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 234   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 235   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 236 }
 237
 238 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 239 // that reverse the order of the operands.
 240 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 241
 242 // Pats for compares. They use PatFrags as operands, not SDNodes,
 243 // since seteq/setgt/etc. are defined as ParFrags.
 244 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 245   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 246         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 247
 248 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 249 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 250 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 251
 252 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 253 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 254
 255 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1,
 256   isCodeGenOnly = 0 in
 257 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 258                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 259       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 260   bits<5> Rd;
 261   bits<2> Pu;
 262   bits<5> Rs;
 263   bits<5> Rt;
 264
 265   let CextOpcode = "mux";
 266   let InputType = "reg";
 267   let hasSideEffects = 0;
 268   let IClass = 0b1111;
 269
 270   let Inst{27-24} = 0b0100;
 271   let Inst{20-16} = Rs;
 272   let Inst{12-8} = Rt;
 273   let Inst{6-5} = Pu;
 274   let Inst{4-0} = Rd;
 275 }
 276
 277 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 278          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 279
 280 // Combines the two immediates into a double register.
 281 // Increase complexity to make it greater than any complexity of a combine
 282 // that involves a register.
 283
 284 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 285     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 286     AddedComplexity = 75, isCodeGenOnly = 0 in
 287 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 288   "$Rdd = combine(#$s8, #$S8)",
 289   [(set (i64 DoubleRegs:$Rdd),
 290         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 291     bits<5> Rdd;
 292     bits<8> s8;
 293     bits<8> S8;
 294
 295     let IClass = 0b0111;
 296     let Inst{27-23} = 0b11000;
 297     let Inst{22-16} = S8{7-1};
 298     let Inst{13}    = S8{0};
 299     let Inst{12-5}  = s8;
 300     let Inst{4-0}   = Rdd;
 301   }
 302
 303 //===----------------------------------------------------------------------===//
 304 // Template class for predicated ADD of a reg and an Immediate value.
 305 //===----------------------------------------------------------------------===//
 306 let hasNewValue = 1 in
 307 class T_Addri_Pred <bit PredNot, bit PredNew>
 308   : ALU32_ri <(outs IntRegs:$Rd),
 309               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 310   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 311   ") $Rd = ")#"add($Rs, #$s8)"> {
 312     bits<5> Rd;
 313     bits<2> Pu;
 314     bits<5> Rs;
 315     bits<8> s8;
 316
 317     let isPredicatedNew = PredNew;
 318     let IClass = 0b0111;
 319
 320     let Inst{27-24} = 0b0100;
 321     let Inst{23}    = PredNot;
 322     let Inst{22-21} = Pu;
 323     let Inst{20-16} = Rs;
 324     let Inst{13}    = PredNew;
 325     let Inst{12-5}  = s8;
 326     let Inst{4-0}   = Rd;
 327   }
 328
 329 //===----------------------------------------------------------------------===//
 330 // A2_addi: Add a signed immediate to a register.
 331 //===----------------------------------------------------------------------===//
 332 let hasNewValue = 1 in
 333 class T_Addri <Operand immOp, list<dag> pattern = [] >
 334   : ALU32_ri <(outs IntRegs:$Rd),
 335               (ins IntRegs:$Rs, immOp:$s16),
 336   "$Rd = add($Rs, #$s16)", pattern,
 337   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 338   "", ALU32_ADDI_tc_1_SLOT0123> {
 339     bits<5> Rd;
 340     bits<5> Rs;
 341     bits<16> s16;
 342
 343     let IClass = 0b1011;
 344
 345     let Inst{27-21} = s16{15-9};
 346     let Inst{20-16} = Rs;
 347     let Inst{13-5}  = s16{8-0};
 348     let Inst{4-0}   = Rd;
 349   }
 350
 351 //===----------------------------------------------------------------------===//
 352 // Multiclass for ADD of a register and an immediate value.
 353 //===----------------------------------------------------------------------===//
 354 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 355   let isPredicatedFalse = PredNot in {
 356     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 357     // Predicate new
 358     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 359   }
 360 }
 361
 362 let isExtendable = 1, InputType = "imm" in
 363 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 364   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 365     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 366     isPredicable = 1 in
 367     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 368                         [(set (i32 IntRegs:$Rd),
 369                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 370
 371     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 372     hasSideEffects = 0, isPredicated = 1 in {
 373       defm Pt : Addri_Pred<mnemonic, 0>;
 374       defm NotPt : Addri_Pred<mnemonic, 1>;
 375     }
 376   }
 377 }
 378
 379 let isCodeGenOnly = 0 in
 380 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 381
 382 //===----------------------------------------------------------------------===//
 383 // Template class used for the following ALU32 instructions.
 384 // Rd=and(Rs,#s10)
 385 // Rd=or(Rs,#s10)
 386 //===----------------------------------------------------------------------===//
 387 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 388 InputType = "imm", hasNewValue = 1 in
 389 class T_ALU32ri_logical <string mnemonic, SDNode OpNode, bits<2> MinOp>
 390   : ALU32_ri <(outs IntRegs:$Rd),
 391               (ins IntRegs:$Rs, s10Ext:$s10),
 392   "$Rd = "#mnemonic#"($Rs, #$s10)" ,
 393   [(set (i32 IntRegs:$Rd), (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10))]> {
 394     bits<5> Rd;
 395     bits<5> Rs;
 396     bits<10> s10;
 397     let CextOpcode = mnemonic;
 398
 399     let IClass = 0b0111;
 400
 401     let Inst{27-24} = 0b0110;
 402     let Inst{23-22} = MinOp;
 403     let Inst{21}    = s10{9};
 404     let Inst{20-16} = Rs;
 405     let Inst{13-5}  = s10{8-0};
 406     let Inst{4-0}   = Rd;
 407   }
 408
 409 let isCodeGenOnly = 0 in {
 410 def OR_ri  : T_ALU32ri_logical<"or", or, 0b10>, ImmRegRel;
 411 def AND_ri : T_ALU32ri_logical<"and", and, 0b00>, ImmRegRel;
 412 }
 413
 414 // Subtract register from immediate
 415 // Rd32=sub(#s10,Rs32)
 416 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 417 CextOpcode = "sub", InputType = "imm", hasNewValue = 1, isCodeGenOnly = 0 in
 418 def SUB_ri: ALU32_ri <(outs IntRegs:$Rd), (ins s10Ext:$s10, IntRegs:$Rs),
 419   "$Rd = sub(#$s10, $Rs)" ,
 420   [(set IntRegs:$Rd, (sub s10ExtPred:$s10, IntRegs:$Rs))] > ,
 421   ImmRegRel {
 422     bits<5> Rd;
 423     bits<10> s10;
 424     bits<5> Rs;
 425
 426     let IClass = 0b0111;
 427
 428     let Inst{27-22} = 0b011001;
 429     let Inst{21}    = s10{9};
 430     let Inst{20-16} = Rs;
 431     let Inst{13-5}  = s10{8-0};
 432     let Inst{4-0}   = Rd;
 433   }
 434
 435 // Nop.
 436 let hasSideEffects = 0, isCodeGenOnly = 0 in
 437 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 438   let IClass = 0b0111;
 439   let Inst{27-24} = 0b1111;
 440 }
 441 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 442 def : Pat<(not (i32 IntRegs:$src1)),
 443           (SUB_ri -1, (i32 IntRegs:$src1))>;
 444
 445 let hasSideEffects = 0, hasNewValue = 1 in
 446 class T_tfr16<bit isHi>
 447   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 448   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 449   [], "$src1 = $Rx" > {
 450     bits<5> Rx;
 451     bits<16> u16;
 452
 453     let IClass = 0b0111;
 454     let Inst{27-26} = 0b00;
 455     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 456     let Inst{23-22} = u16{15-14};
 457     let Inst{21}    = 0b1;
 458     let Inst{20-16} = Rx;
 459     let Inst{13-0}  = u16{13-0};
 460   }
 461
 462 let isCodeGenOnly = 0 in {
 463 def A2_tfril: T_tfr16<0>;
 464 def A2_tfrih: T_tfr16<1>;
 465 }
 466
 467 // Conditional transfer is an alias to conditional "Rd = add(Rs, #0)".
 468 let isPredicated = 1, hasNewValue = 1, opNewValue = 0 in
 469 class T_tfr_pred<bit isPredNot, bit isPredNew>
 470   : ALU32Inst<(outs IntRegs:$dst),
 471               (ins PredRegs:$src1, IntRegs:$src2),
 472               "if ("#!if(isPredNot, "!", "")#
 473               "$src1"#!if(isPredNew, ".new", "")#
 474               ") $dst = $src2"> {
 475     bits<5> dst;
 476     bits<2> src1;
 477     bits<5> src2;
 478
 479     let isPredicatedFalse = isPredNot;
 480     let isPredicatedNew = isPredNew;
 481     let IClass = 0b0111;
 482
 483     let Inst{27-24} = 0b0100;
 484     let Inst{23} = isPredNot;
 485     let Inst{13} = isPredNew;
 486     let Inst{12-5} = 0;
 487     let Inst{4-0} = dst;
 488     let Inst{22-21} = src1;
 489     let Inst{20-16} = src2;
 490   }
 491
 492 let isPredicable = 1 in
 493 class T_tfr : ALU32Inst<(outs IntRegs:$dst), (ins IntRegs:$src),
 494               "$dst = $src"> {
 495     bits<5> dst;
 496     bits<5> src;
 497
 498     let IClass = 0b0111;
 499
 500     let Inst{27-21} = 0b0000011;
 501     let Inst{20-16} = src;
 502     let Inst{13}    = 0b0;
 503     let Inst{4-0}   = dst;
 504   }
 505
 506 let InputType = "reg", hasNewValue = 1, hasSideEffects = 0 in
 507 multiclass tfr_base<string CextOp> {
 508   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 509     def NAME : T_tfr;
 510
 511     // Predicate
 512     def t : T_tfr_pred<0, 0>;
 513     def f : T_tfr_pred<1, 0>;
 514     // Predicate new
 515     def tnew : T_tfr_pred<0, 1>;
 516     def fnew : T_tfr_pred<1, 1>;
 517   }
 518 }
 519
 520 // Assembler mapped to C2_ccombinew[t|f|newt|newf].
 521 // Please don't add bits to this instruction as it'll be converted into
 522 // 'combine' before object code emission.
 523 let isPredicated = 1 in
 524 class T_tfrp_pred<bit PredNot, bit PredNew>
 525   : ALU32_rr <(outs DoubleRegs:$dst),
 526               (ins PredRegs:$src1, DoubleRegs:$src2),
 527   "if ("#!if(PredNot, "!", "")#"$src1"
 528         #!if(PredNew, ".new", "")#") $dst = $src2" > {
 529     let isPredicatedFalse = PredNot;
 530     let isPredicatedNew = PredNew;
 531   }
 532
 533 // Assembler mapped to A2_combinew.
 534 // Please don't add bits to this instruction as it'll be converted into
 535 // 'combine' before object code emission.
 536 class T_tfrp : ALU32Inst <(outs DoubleRegs:$dst),
 537                (ins DoubleRegs:$src),
 538     "$dst = $src">;
 539
 540 let hasSideEffects = 0 in
 541 multiclass TFR64_base<string BaseName> {
 542   let BaseOpcode = BaseName in {
 543     let isPredicable = 1 in
 544     def NAME : T_tfrp;
 545     // Predicate
 546     def t : T_tfrp_pred <0, 0>;
 547     def f : T_tfrp_pred <1, 0>;
 548     // Predicate new
 549     def tnew : T_tfrp_pred <0, 1>;
 550     def fnew : T_tfrp_pred <1, 1>;
 551   }
 552 }
 553
 554 let InputType = "imm", isExtendable = 1, isExtentSigned = 1, opExtentBits = 12,
 555     isMoveImm = 1, opExtendable = 2, BaseOpcode = "TFRI", CextOpcode = "TFR",
 556     hasSideEffects = 0, isPredicated = 1, hasNewValue = 1 in
 557 class T_TFRI_Pred<bit PredNot, bit PredNew>
 558   : ALU32_ri<(outs IntRegs:$Rd), (ins PredRegs:$Pu, s12Ext:$s12),
 559     "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") $Rd = #$s12",
 560     [], "", ALU32_2op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 561   let isPredicatedFalse = PredNot;
 562   let isPredicatedNew = PredNew;
 563
 564   bits<5> Rd;
 565   bits<2> Pu;
 566   bits<12> s12;
 567
 568   let IClass = 0b0111;
 569   let Inst{27-24} = 0b1110;
 570   let Inst{23} = PredNot;
 571   let Inst{22-21} = Pu;
 572   let Inst{20} = 0b0;
 573   let Inst{19-16,12-5} = s12;
 574   let Inst{13} = PredNew;
 575   let Inst{4-0} = Rd;
 576 }
 577
 578 let isCodeGenOnly = 0 in {
 579 def C2_cmoveit    : T_TFRI_Pred<0, 0>;
 580 def C2_cmoveif    : T_TFRI_Pred<1, 0>;
 581 def C2_cmovenewit : T_TFRI_Pred<0, 1>;
 582 def C2_cmovenewif : T_TFRI_Pred<1, 1>;
 583 }
 584
 585 let InputType = "imm", isExtendable = 1, isExtentSigned = 1,
 586     CextOpcode = "TFR", BaseOpcode = "TFRI", hasNewValue = 1, opNewValue = 0,
 587     isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16, isMoveImm = 1,
 588     isPredicated = 0, isPredicable = 1, isReMaterializable = 1,
 589     isCodeGenOnly = 0 in
 590 def A2_tfrsi : ALU32Inst<(outs IntRegs:$Rd), (ins s16Ext:$s16), "$Rd = #$s16",
 591     [(set (i32 IntRegs:$Rd), s16ExtPred:$s16)], "", ALU32_2op_tc_1_SLOT0123>,
 592     ImmRegRel, PredRel {
 593   bits<5> Rd;
 594   bits<16> s16;
 595
 596   let IClass = 0b0111;
 597   let Inst{27-24} = 0b1000;
 598   let Inst{23-22,20-16,13-5} = s16;
 599   let Inst{4-0} = Rd;
 600 }
 601
 602 let isCodeGenOnly = 0 in
 603 defm A2_tfr  : tfr_base<"TFR">, ImmRegRel, PredNewRel;
 604 defm A2_tfrp : TFR64_base<"TFR64">, PredNewRel;
 605
 606 // Assembler mapped
 607 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1 in
 608 def A2_tfrpi : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
 609                       "$dst = #$src1",
 610                       [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
 611
 612 // TODO: see if this instruction can be deleted..
 613 let isExtendable = 1, opExtendable = 1, opExtentBits = 6 in
 614 def TFRI64_V4 : ALU64_rr<(outs DoubleRegs:$dst), (ins u6Ext:$src1),
 615                          "$dst = #$src1">;
 616
 617 //===----------------------------------------------------------------------===//
 618 // ALU32/ALU -
 619 //===----------------------------------------------------------------------===//
 620
 621
 622 //===----------------------------------------------------------------------===//
 623 // ALU32/PERM +
 624 //===----------------------------------------------------------------------===//
 625 // Scalar mux register immediate.
 626 let hasSideEffects = 0, isExtentSigned = 1, CextOpcode = "MUX",
 627     InputType = "imm", hasNewValue = 1, isExtendable = 1, opExtentBits = 8 in
 628 class T_MUX1 <bit MajOp, dag ins, string AsmStr>
 629       : ALU32Inst <(outs IntRegs:$Rd), ins, AsmStr>, ImmRegRel {
 630   bits<5> Rd;
 631   bits<2> Pu;
 632   bits<8> s8;
 633   bits<5> Rs;
 634
 635   let IClass = 0b0111;
 636   let Inst{27-24} = 0b0011;
 637   let Inst{23} = MajOp;
 638   let Inst{22-21} = Pu;
 639   let Inst{20-16} = Rs;
 640   let Inst{13}    = 0b0;
 641   let Inst{12-5}  = s8;
 642   let Inst{4-0}   = Rd;
 643 }
 644
 645 let opExtendable = 2, isCodeGenOnly = 0 in
 646 def C2_muxri : T_MUX1<0b1, (ins PredRegs:$Pu, s8Ext:$s8, IntRegs:$Rs),
 647                            "$Rd = mux($Pu, #$s8, $Rs)">;
 648
 649 let opExtendable = 3, isCodeGenOnly = 0 in
 650 def C2_muxir : T_MUX1<0b0, (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 651                            "$Rd = mux($Pu, $Rs, #$s8)">;
 652
 653 def : Pat<(i32 (select I1:$Pu, s8ExtPred:$s8, I32:$Rs)),
 654           (C2_muxri I1:$Pu, s8ExtPred:$s8, I32:$Rs)>;
 655
 656 def : Pat<(i32 (select I1:$Pu, I32:$Rs, s8ExtPred:$s8)),
 657           (C2_muxir I1:$Pu, I32:$Rs, s8ExtPred:$s8)>;
 658
 659 // C2_muxii: Scalar mux immediates.
 660 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1,
 661     opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
 662 def C2_muxii: ALU32Inst <(outs IntRegs:$Rd),
 663                          (ins PredRegs:$Pu, s8Ext:$s8, s8Imm:$S8),
 664   "$Rd = mux($Pu, #$s8, #$S8)" ,
 665   [(set (i32 IntRegs:$Rd),
 666         (i32 (select I1:$Pu, s8ExtPred:$s8, s8ImmPred:$S8)))] > {
 667     bits<5> Rd;
 668     bits<2> Pu;
 669     bits<8> s8;
 670     bits<8> S8;
 671
 672     let IClass = 0b0111;
 673
 674     let Inst{27-25} = 0b101;
 675     let Inst{24-23} = Pu;
 676     let Inst{22-16} = S8{7-1};
 677     let Inst{13}    = S8{0};
 678     let Inst{12-5}  = s8;
 679     let Inst{4-0}   = Rd;
 680   }
 681
 682 //===----------------------------------------------------------------------===//
 683 // template class for non-predicated alu32_2op instructions
 684 // - aslh, asrh, sxtb, sxth, zxth
 685 //===----------------------------------------------------------------------===//
 686 let hasNewValue = 1, opNewValue = 0 in
 687 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 688     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 689     "$Rd = "#mnemonic#"($Rs)", [] > {
 690   bits<5> Rd;
 691   bits<5> Rs;
 692
 693   let IClass = 0b0111;
 694
 695   let Inst{27-24} = 0b0000;
 696   let Inst{23-21} = minOp;
 697   let Inst{13} = 0b0;
 698   let Inst{4-0} = Rd;
 699   let Inst{20-16} = Rs;
 700 }
 701
 702 //===----------------------------------------------------------------------===//
 703 // template class for predicated alu32_2op instructions
 704 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 705 //===----------------------------------------------------------------------===//
 706 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 707     hasNewValue = 1, opNewValue = 0 in
 708 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 709     bit isPredNew > :
 710     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 711     !if(isPredNot, "if (!$Pu", "if ($Pu")
 712     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 713   bits<5> Rd;
 714   bits<2> Pu;
 715   bits<5> Rs;
 716
 717   let IClass = 0b0111;
 718
 719   let Inst{27-24} = 0b0000;
 720   let Inst{23-21} = minOp;
 721   let Inst{13} = 0b1;
 722   let Inst{11} = isPredNot;
 723   let Inst{10} = isPredNew;
 724   let Inst{4-0} = Rd;
 725   let Inst{9-8} = Pu;
 726   let Inst{20-16} = Rs;
 727 }
 728
 729 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 730   let isPredicatedFalse = PredNot in {
 731     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 732
 733     // Predicate new
 734     let isPredicatedNew = 1 in
 735     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 736   }
 737 }
 738
 739 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 740   let BaseOpcode = mnemonic in {
 741     let isPredicable = 1, hasSideEffects = 0 in
 742     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 743
 744     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 745       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 746       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 747     }
 748   }
 749 }
 750
 751 let isCodeGenOnly = 0 in {
 752 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 753 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 754 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 755 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 756 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 757 }
 758
 759 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 760 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 761 // predicated forms while 'and' doesn't. Since integrated assembler can't
 762 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 763 // immediate operand is set to '255'.
 764
 765 let hasNewValue = 1, opNewValue = 0 in
 766 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 767   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 768     bits<5> Rd;
 769     bits<5> Rs;
 770     bits<10> s10 = 255;
 771
 772     let IClass = 0b0111;
 773
 774     let Inst{27-22} = 0b011000;
 775     let Inst{4-0} = Rd;
 776     let Inst{20-16} = Rs;
 777     let Inst{21} = s10{9};
 778     let Inst{13-5} = s10{8-0};
 779 }
 780
 781 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 782 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 783   let BaseOpcode = mnemonic in {
 784     let isPredicable = 1, hasSideEffects = 0 in
 785     def A2_#NAME : T_ZXTB;
 786
 787     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 788       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 789       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 790     }
 791   }
 792 }
 793
 794 let isCodeGenOnly=0 in
 795 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 796
 797 def: Pat<(shl I32:$src1, (i32 16)),   (A2_aslh I32:$src1)>;
 798 def: Pat<(sra I32:$src1, (i32 16)),   (A2_asrh I32:$src1)>;
 799 def: Pat<(sext_inreg I32:$src1, i8),  (A2_sxtb I32:$src1)>;
 800 def: Pat<(sext_inreg I32:$src1, i16), (A2_sxth I32:$src1)>;
 801
 802 // Mux.
 803 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 804                                                    DoubleRegs:$src2,
 805                                                    DoubleRegs:$src3),
 806             "$dst = vmux($src1, $src2, $src3)",
 807             []>;
 808
 809
 810 //===----------------------------------------------------------------------===//
 811 // ALU32/PERM -
 812 //===----------------------------------------------------------------------===//
 813
 814
 815 //===----------------------------------------------------------------------===//
 816 // ALU32/PRED +
 817 //===----------------------------------------------------------------------===//
 818
 819 // SDNode for converting immediate C to C-1.
 820 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 821    // Return the byte immediate const-1 as an SDNode.
 822    int32_t imm = N->getSExtValue();
 823    return XformSToSM1Imm(imm);
 824 }]>;
 825
 826 // SDNode for converting immediate C to C-1.
 827 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 828    // Return the byte immediate const-1 as an SDNode.
 829    uint32_t imm = N->getZExtValue();
 830    return XformUToUM1Imm(imm);
 831 }]>;
 832
 833 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 834     "$dst = cl0($src1)",
 835     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 836
 837 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 838     "$dst = ct0($src1)",
 839     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 840
 841 //===----------------------------------------------------------------------===//
 842 // ALU32/PRED -
 843 //===----------------------------------------------------------------------===//
 844
 845
 846 //===----------------------------------------------------------------------===//
 847 // ALU64/ALU +
 848 //===----------------------------------------------------------------------===//// Add.
 849 //===----------------------------------------------------------------------===//
 850 // Template Class
 851 // Add/Subtract halfword
 852 // Rd=add(Rt.L,Rs.[HL])[:sat]
 853 // Rd=sub(Rt.L,Rs.[HL])[:sat]
 854 // Rd=add(Rt.[LH],Rs.[HL])[:sat][:<16]
 855 // Rd=sub(Rt.[LH],Rs.[HL])[:sat][:<16]
 856 //===----------------------------------------------------------------------===//
 857
 858 let  hasNewValue = 1, opNewValue = 0 in
 859 class T_XTYPE_ADD_SUB <bits<2> LHbits, bit isSat, bit hasShift, bit isSub>
 860   : ALU64Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 861   "$Rd = "#!if(isSub,"sub","add")#"($Rt."
 862           #!if(hasShift, !if(LHbits{1},"h","l"),"l") #", $Rs."
 863           #!if(hasShift, !if(LHbits{0},"h)","l)"), !if(LHbits{1},"h)","l)"))
 864           #!if(isSat,":sat","")
 865           #!if(hasShift,":<<16",""), [], "", ALU64_tc_1_SLOT23> {
 866     bits<5> Rd;
 867     bits<5> Rt;
 868     bits<5> Rs;
 869     let IClass = 0b1101;
 870
 871     let Inst{27-23} = 0b01010;
 872     let Inst{22} = hasShift;
 873     let Inst{21} = isSub;
 874     let Inst{7} = isSat;
 875     let Inst{6-5} = LHbits;
 876     let Inst{4-0} = Rd;
 877     let Inst{12-8} = Rt;
 878     let Inst{20-16} = Rs;
 879   }
 880
 881 //Rd=sub(Rt.L,Rs.[LH])
 882 let isCodeGenOnly = 0 in {
 883 def A2_subh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 1>;
 884 def A2_subh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 1>;
 885 }
 886
 887 let isCodeGenOnly = 0 in {
 888 //Rd=add(Rt.L,Rs.[LH])
 889 def A2_addh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 0>;
 890 def A2_addh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 0>;
 891 }
 892
 893 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 894   //Rd=sub(Rt.L,Rs.[LH]):sat
 895   def A2_subh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 1>;
 896   def A2_subh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 1>;
 897
 898   //Rd=add(Rt.L,Rs.[LH]):sat
 899   def A2_addh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 0>;
 900   def A2_addh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 0>;
 901 }
 902
 903 //Rd=sub(Rt.[LH],Rs.[LH]):<<16
 904 let isCodeGenOnly = 0 in {
 905 def A2_subh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 1>;
 906 def A2_subh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 1>;
 907 def A2_subh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 1>;
 908 def A2_subh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 1>;
 909 }
 910
 911 //Rd=add(Rt.[LH],Rs.[LH]):<<16
 912 let isCodeGenOnly = 0 in {
 913 def A2_addh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 0>;
 914 def A2_addh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 0>;
 915 def A2_addh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 0>;
 916 def A2_addh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 0>;
 917 }
 918
 919 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 920   //Rd=sub(Rt.[LH],Rs.[LH]):sat:<<16
 921   def A2_subh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 1>;
 922   def A2_subh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 1>;
 923   def A2_subh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 1>;
 924   def A2_subh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 1>;
 925
 926   //Rd=add(Rt.[LH],Rs.[LH]):sat:<<16
 927   def A2_addh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 0>;
 928   def A2_addh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 0>;
 929   def A2_addh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 0>;
 930   def A2_addh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 0>;
 931 }
 932
 933 // Add halfword.
 934 def: Pat<(sext_inreg (add I32:$src1, I32:$src2), i16),
 935          (A2_addh_l16_ll I32:$src1, I32:$src2)>;
 936
 937 def: Pat<(sra (add (shl I32:$src1, (i32 16)), I32:$src2), (i32 16)),
 938          (A2_addh_l16_hl I32:$src1, I32:$src2)>;
 939
 940 def: Pat<(shl (add I32:$src1, I32:$src2), (i32 16)),
 941          (A2_addh_h16_ll I32:$src1, I32:$src2)>;
 942
 943 // Subtract halfword.
 944 def: Pat<(sext_inreg (sub I32:$src1, I32:$src2), i16),
 945          (A2_subh_l16_ll I32:$src1, I32:$src2)>;
 946
 947 def: Pat<(shl (sub I32:$src1, I32:$src2), (i32 16)),
 948          (A2_subh_h16_ll I32:$src1, I32:$src2)>;
 949
 950 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
 951 def S2_parityp: ALU64Inst<(outs IntRegs:$Rd),
 952       (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
 953       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
 954   bits<5> Rd;
 955   bits<5> Rs;
 956   bits<5> Rt;
 957
 958   let IClass = 0b1101;
 959   let Inst{27-24} = 0b0000;
 960   let Inst{20-16} = Rs;
 961   let Inst{12-8} = Rt;
 962   let Inst{4-0} = Rd;
 963 }
 964
 965 let hasNewValue = 1, opNewValue = 0, hasSideEffects = 0 in
 966 class T_XTYPE_MIN_MAX < bit isMax, bit isUnsigned >
 967   : ALU64Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 968   "$Rd = "#!if(isMax,"max","min")#!if(isUnsigned,"u","")
 969           #"($Rt, $Rs)", [], "", ALU64_tc_2_SLOT23> {
 970     bits<5> Rd;
 971     bits<5> Rt;
 972     bits<5> Rs;
 973
 974     let IClass = 0b1101;
 975
 976     let Inst{27-23} = 0b01011;
 977     let Inst{22-21} = !if(isMax, 0b10, 0b01);
 978     let Inst{7} = isUnsigned;
 979     let Inst{4-0} = Rd;
 980     let Inst{12-8} = !if(isMax, Rs, Rt);
 981     let Inst{20-16} = !if(isMax, Rt, Rs);
 982   }
 983
 984 let isCodeGenOnly = 0 in {
 985 def A2_min  : T_XTYPE_MIN_MAX < 0, 0 >;
 986 def A2_minu : T_XTYPE_MIN_MAX < 0, 1 >;
 987 def A2_max  : T_XTYPE_MIN_MAX < 1, 0 >;
 988 def A2_maxu : T_XTYPE_MIN_MAX < 1, 1 >;
 989 }
 990
 991 // Here, depending on  the operand being selected, we'll either generate a
 992 // min or max instruction.
 993 // Ex:
 994 // (a>b)?a:b --> max(a,b) => Here check performed is '>' and the value selected
 995 // is the larger of two. So, the corresponding HexagonInst is passed in 'Inst'.
 996 // (a>b)?b:a --> min(a,b) => Here check performed is '>' but the smaller value
 997 // is selected and the corresponding HexagonInst is passed in 'SwapInst'.
 998
 999 multiclass T_MinMax_pats <PatFrag Op, RegisterClass RC, ValueType VT,
1000                           InstHexagon Inst, InstHexagon SwapInst> {
1001   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1002                    (VT RC:$src1), (VT RC:$src2)),
1003            (Inst RC:$src1, RC:$src2)>;
1004   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1005                    (VT RC:$src2), (VT RC:$src1)),
1006            (SwapInst RC:$src1, RC:$src2)>;
1007 }
1008
1009
1010 multiclass MinMax_pats <PatFrag Op, InstHexagon Inst, InstHexagon SwapInst> {
1011   defm: T_MinMax_pats<Op, IntRegs, i32, Inst, SwapInst>;
1012
1013   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1014                                             (i32 PositiveHalfWord:$src2))),
1015                                     (i32 PositiveHalfWord:$src1),
1016                                     (i32 PositiveHalfWord:$src2))), i16),
1017            (Inst IntRegs:$src1, IntRegs:$src2)>;
1018
1019   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1020                                             (i32 PositiveHalfWord:$src2))),
1021                                     (i32 PositiveHalfWord:$src2),
1022                                     (i32 PositiveHalfWord:$src1))), i16),
1023            (SwapInst IntRegs:$src1, IntRegs:$src2)>;
1024 }
1025
1026 let AddedComplexity = 200 in {
1027   defm: MinMax_pats<setge,  A2_max,  A2_min>;
1028   defm: MinMax_pats<setgt,  A2_max,  A2_min>;
1029   defm: MinMax_pats<setle,  A2_min,  A2_max>;
1030   defm: MinMax_pats<setlt,  A2_min,  A2_max>;
1031   defm: MinMax_pats<setuge, A2_maxu, A2_minu>;
1032   defm: MinMax_pats<setugt, A2_maxu, A2_minu>;
1033   defm: MinMax_pats<setule, A2_minu, A2_maxu>;
1034   defm: MinMax_pats<setult, A2_minu, A2_maxu>;
1035 }
1036
1037 class T_cmp64_rr<string mnemonic, bits<3> MinOp, bit IsComm>
1038   : ALU64_rr<(outs PredRegs:$Pd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1039              "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", ALU64_tc_2early_SLOT23> {
1040   let isCompare = 1;
1041   let isCommutable = IsComm;
1042   let hasSideEffects = 0;
1043
1044   bits<2> Pd;
1045   bits<5> Rs;
1046   bits<5> Rt;
1047
1048   let IClass = 0b1101;
1049   let Inst{27-21} = 0b0010100;
1050   let Inst{20-16} = Rs;
1051   let Inst{12-8} = Rt;
1052   let Inst{7-5} = MinOp;
1053   let Inst{1-0} = Pd;
1054 }
1055
1056 let isCodeGenOnly = 0 in {
1057 def C2_cmpeqp  : T_cmp64_rr<"cmp.eq",  0b000, 1>;
1058 def C2_cmpgtp  : T_cmp64_rr<"cmp.gt",  0b010, 0>;
1059 def C2_cmpgtup : T_cmp64_rr<"cmp.gtu", 0b100, 0>;
1060 }
1061
1062 class T_cmp64_rr_pat<InstHexagon MI, PatFrag CmpOp>
1063   : Pat<(i1 (CmpOp (i64 DoubleRegs:$Rs), (i64 DoubleRegs:$Rt))),
1064         (i1 (MI DoubleRegs:$Rs, DoubleRegs:$Rt))>;
1065
1066 def: T_cmp64_rr_pat<C2_cmpeqp,  seteq>;
1067 def: T_cmp64_rr_pat<C2_cmpgtp,  setgt>;
1068 def: T_cmp64_rr_pat<C2_cmpgtup, setugt>;
1069 def: T_cmp64_rr_pat<C2_cmpgtp,  RevCmp<setlt>>;
1070 def: T_cmp64_rr_pat<C2_cmpgtup, RevCmp<setult>>;
1071
1072 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
1073                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
1074                  string Op2Pfx>
1075   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1076              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
1077              "", ALU64_tc_1_SLOT23> {
1078   let hasSideEffects = 0;
1079   let isCommutable = IsComm;
1080
1081   bits<5> Rs;
1082   bits<5> Rt;
1083   bits<5> Rd;
1084
1085   let IClass = 0b1101;
1086   let Inst{27-24} = RegType;
1087   let Inst{23-21} = MajOp;
1088   let Inst{20-16} = !if (OpsRev,Rt,Rs);
1089   let Inst{12-8} = !if (OpsRev,Rs,Rt);
1090   let Inst{7-5} = MinOp;
1091   let Inst{4-0} = Rd;
1092 }
1093
1094 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
1095                     bit OpsRev, bit IsComm>
1096   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
1097                IsComm, "">;
1098
1099 let isCodeGenOnly = 0 in {
1100 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
1101 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
1102 }
1103
1104 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
1105 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
1106
1107 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
1108                       bit IsNeg>
1109   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
1110                !if(IsNeg,"~","")>;
1111
1112 let isCodeGenOnly = 0 in {
1113 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
1114 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
1115 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
1116 }
1117
1118 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
1119 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
1120 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
1121
1122 //===----------------------------------------------------------------------===//
1123 // ALU64/ALU -
1124 //===----------------------------------------------------------------------===//
1125
1126 //===----------------------------------------------------------------------===//
1127 // ALU64/BIT +
1128 //===----------------------------------------------------------------------===//
1129 //
1130 //===----------------------------------------------------------------------===//
1131 // ALU64/BIT -
1132 //===----------------------------------------------------------------------===//
1133
1134 //===----------------------------------------------------------------------===//
1135 // ALU64/PERM +
1136 //===----------------------------------------------------------------------===//
1137 //
1138 //===----------------------------------------------------------------------===//
1139 // ALU64/PERM -
1140 //===----------------------------------------------------------------------===//
1141
1142 //===----------------------------------------------------------------------===//
1143 // CR +
1144 //===----------------------------------------------------------------------===//
1145 // Logical reductions on predicates.
1146
1147 // Looping instructions.
1148
1149 // Pipelined looping instructions.
1150
1151 // Logical operations on predicates.
1152 let hasSideEffects = 0 in
1153 class T_LOGICAL_1OP<string MnOp, bits<2> OpBits>
1154     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps),
1155              "$Pd = " # MnOp # "($Ps)", [], "", CR_tc_2early_SLOT23> {
1156   bits<2> Pd;
1157   bits<2> Ps;
1158
1159   let IClass = 0b0110;
1160   let Inst{27-23} = 0b10111;
1161   let Inst{22-21} = OpBits;
1162   let Inst{20} = 0b0;
1163   let Inst{17-16} = Ps;
1164   let Inst{13} = 0b0;
1165   let Inst{1-0} = Pd;
1166 }
1167
1168 let isCodeGenOnly = 0 in {
1169 def C2_any8 : T_LOGICAL_1OP<"any8", 0b00>;
1170 def C2_all8 : T_LOGICAL_1OP<"all8", 0b01>;
1171 def C2_not  : T_LOGICAL_1OP<"not",  0b10>;
1172 }
1173
1174 def: Pat<(i1 (not (i1 PredRegs:$Ps))),
1175          (C2_not PredRegs:$Ps)>;
1176
1177 let hasSideEffects = 0 in
1178 class T_LOGICAL_2OP<string MnOp, bits<3> OpBits, bit IsNeg, bit Rev>
1179     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps, PredRegs:$Pt),
1180              "$Pd = " # MnOp # "($Ps, " # !if (IsNeg,"!","") # "$Pt)",
1181              [], "", CR_tc_2early_SLOT23> {
1182   bits<2> Pd;
1183   bits<2> Ps;
1184   bits<2> Pt;
1185
1186   let IClass = 0b0110;
1187   let Inst{27-24} = 0b1011;
1188   let Inst{23-21} = OpBits;
1189   let Inst{20} = 0b0;
1190   let Inst{17-16} = !if(Rev,Pt,Ps);  // Rs and Rt are reversed for some
1191   let Inst{13} = 0b0;                // instructions.
1192   let Inst{9-8} = !if(Rev,Ps,Pt);
1193   let Inst{1-0} = Pd;
1194 }
1195
1196 let isCodeGenOnly = 0 in {
1197 def C2_and  : T_LOGICAL_2OP<"and", 0b000, 0, 1>;
1198 def C2_or   : T_LOGICAL_2OP<"or",  0b001, 0, 1>;
1199 def C2_xor  : T_LOGICAL_2OP<"xor", 0b010, 0, 0>;
1200 def C2_andn : T_LOGICAL_2OP<"and", 0b011, 1, 1>;
1201 def C2_orn  : T_LOGICAL_2OP<"or",  0b111, 1, 1>;
1202 }
1203
1204 def: Pat<(i1 (and I1:$Ps, I1:$Pt)),       (C2_and  I1:$Ps, I1:$Pt)>;
1205 def: Pat<(i1 (or  I1:$Ps, I1:$Pt)),       (C2_or   I1:$Ps, I1:$Pt)>;
1206 def: Pat<(i1 (xor I1:$Ps, I1:$Pt)),       (C2_xor  I1:$Ps, I1:$Pt)>;
1207 def: Pat<(i1 (and I1:$Ps, (not I1:$Pt))), (C2_andn I1:$Ps, I1:$Pt)>;
1208 def: Pat<(i1 (or  I1:$Ps, (not I1:$Pt))), (C2_orn  I1:$Ps, I1:$Pt)>;
1209
1210 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1211 def C2_vitpack : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps, PredRegs:$Pt),
1212       "$Rd = vitpack($Ps, $Pt)", [], "", S_2op_tc_1_SLOT23> {
1213   bits<5> Rd;
1214   bits<2> Ps;
1215   bits<2> Pt;
1216
1217   let IClass = 0b1000;
1218   let Inst{27-24} = 0b1001;
1219   let Inst{22-21} = 0b00;
1220   let Inst{17-16} = Ps;
1221   let Inst{9-8} = Pt;
1222   let Inst{4-0} = Rd;
1223 }
1224
1225 let hasSideEffects = 0, isCodeGenOnly = 0 in
1226 def C2_mask : SInst<(outs DoubleRegs:$Rd), (ins PredRegs:$Pt),
1227       "$Rd = mask($Pt)", [], "", S_2op_tc_1_SLOT23> {
1228   bits<5> Rd;
1229   bits<2> Pt;
1230
1231   let IClass = 0b1000;
1232   let Inst{27-24} = 0b0110;
1233   let Inst{9-8} = Pt;
1234   let Inst{4-0} = Rd;
1235 }
1236
1237 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1238                                                     DoubleRegs:$src2,
1239                                                     PredRegs:$src3),
1240              "$dst = valignb($src1, $src2, $src3)",
1241              []>;
1242
1243 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1244                                                      DoubleRegs:$src2,
1245                                                      PredRegs:$src3),
1246              "$dst = vspliceb($src1, $src2, $src3)",
1247              []>;
1248
1249 // User control register transfer.
1250 //===----------------------------------------------------------------------===//
1251 // CR -
1252 //===----------------------------------------------------------------------===//
1253
1254 //===----------------------------------------------------------------------===//
1255 // JR +
1256 //===----------------------------------------------------------------------===//
1257
1258 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1259                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1260 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone, [SDNPHasChain]>;
1261
1262 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1263 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1264
1265 class CondStr<string CReg, bit True, bit New> {
1266   string S = "if (" # !if(True,"","!") # CReg # !if(New,".new","") # ") ";
1267 }
1268 class JumpOpcStr<string Mnemonic, bit New, bit Taken> {
1269   string S = Mnemonic # !if(New, !if(Taken,":t",":nt"), "");
1270 }
1271
1272 let isBranch = 1, isBarrier = 1, Defs = [PC], hasSideEffects = 0,
1273     isPredicable = 1,
1274     isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1275     opExtentBits = 24, opExtentAlign = 2, InputType = "imm" in
1276 class T_JMP<string ExtStr>
1277   : JInst<(outs), (ins brtarget:$dst),
1278       "jump " # ExtStr # "$dst",
1279       [], "", J_tc_2early_SLOT23> {
1280     bits<24> dst;
1281     let IClass = 0b0101;
1282
1283     let Inst{27-25} = 0b100;
1284     let Inst{24-16} = dst{23-15};
1285     let Inst{13-1} = dst{14-2};
1286 }
1287
1288 let isBranch = 1, Defs = [PC], hasSideEffects = 0, isPredicated = 1,
1289     isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1290     opExtentBits = 17, opExtentAlign = 2, InputType = "imm" in
1291 class T_JMP_c<bit PredNot, bit isPredNew, bit isTak, string ExtStr>
1292   : JInst<(outs), (ins PredRegs:$src, brtarget:$dst),
1293       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1294         JumpOpcStr<"jump", isPredNew, isTak>.S # " " #
1295         ExtStr # "$dst",
1296       [], "", J_tc_2early_SLOT23>, ImmRegRel {
1297     let isTaken = isTak;
1298     let isPredicatedFalse = PredNot;
1299     let isPredicatedNew = isPredNew;
1300     bits<2> src;
1301     bits<17> dst;
1302
1303     let IClass = 0b0101;
1304
1305     let Inst{27-24} = 0b1100;
1306     let Inst{21} = PredNot;
1307     let Inst{12} = !if(isPredNew, isTak, zero);
1308     let Inst{11} = isPredNew;
1309     let Inst{9-8} = src;
1310     let Inst{23-22} = dst{16-15};
1311     let Inst{20-16} = dst{14-10};
1312     let Inst{13} = dst{9};
1313     let Inst{7-1} = dst{8-2};
1314   }
1315
1316 multiclass JMP_Pred<bit PredNot, string ExtStr> {
1317   def NAME : T_JMP_c<PredNot, 0, 0, ExtStr>;
1318   // Predicate new
1319   def NAME#newpt : T_JMP_c<PredNot, 1, 1, ExtStr>; // taken
1320   def NAME#new   : T_JMP_c<PredNot, 1, 0, ExtStr>; // not taken
1321 }
1322
1323 multiclass JMP_base<string BaseOp, string ExtStr> {
1324   let BaseOpcode = BaseOp in {
1325     def NAME : T_JMP<ExtStr>;
1326     defm t : JMP_Pred<0, ExtStr>;
1327     defm f : JMP_Pred<1, ExtStr>;
1328   }
1329 }
1330
1331 // Jumps to address stored in a register, JUMPR_MISC
1332 // if ([[!]P[.new]]) jumpr[:t/nt] Rs
1333 let isBranch = 1, isIndirectBranch = 1, isBarrier = 1, Defs = [PC],
1334     isPredicable = 1, hasSideEffects = 0, InputType = "reg" in
1335 class T_JMPr
1336   : JRInst<(outs), (ins IntRegs:$dst),
1337       "jumpr $dst", [], "", J_tc_2early_SLOT2> {
1338     bits<5> dst;
1339
1340     let IClass = 0b0101;
1341     let Inst{27-21} = 0b0010100;
1342     let Inst{20-16} = dst;
1343 }
1344
1345 let isBranch = 1, isIndirectBranch = 1, Defs = [PC], isPredicated = 1,
1346     hasSideEffects = 0, InputType = "reg" in
1347 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>
1348   : JRInst <(outs), (ins PredRegs:$src, IntRegs:$dst),
1349       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1350         JumpOpcStr<"jumpr", isPredNew, isTak>.S # " $dst", [],
1351       "", J_tc_2early_SLOT2> {
1352
1353     let isTaken = isTak;
1354     let isPredicatedFalse = PredNot;
1355     let isPredicatedNew = isPredNew;
1356     bits<2> src;
1357     bits<5> dst;
1358
1359     let IClass = 0b0101;
1360
1361     let Inst{27-22} = 0b001101;
1362     let Inst{21} = PredNot;
1363     let Inst{20-16} = dst;
1364     let Inst{12} = !if(isPredNew, isTak, zero);
1365     let Inst{11} = isPredNew;
1366     let Inst{9-8} = src;
1367 }
1368
1369 multiclass JMPR_Pred<bit PredNot> {
1370   def NAME: T_JMPr_c<PredNot, 0, 0>;
1371   // Predicate new
1372   def NAME#newpt  : T_JMPr_c<PredNot, 1, 1>; // taken
1373   def NAME#new    : T_JMPr_c<PredNot, 1, 0>; // not taken
1374 }
1375
1376 multiclass JMPR_base<string BaseOp> {
1377   let BaseOpcode = BaseOp in {
1378     def NAME : T_JMPr;
1379     defm t : JMPR_Pred<0>;
1380     defm f : JMPR_Pred<1>;
1381   }
1382 }
1383
1384 let isCall = 1, hasSideEffects = 1 in
1385 class JUMPR_MISC_CALLR<bit isPred, bit isPredNot,
1386                dag InputDag = (ins IntRegs:$Rs)>
1387   : JRInst<(outs), InputDag,
1388       !if(isPred, !if(isPredNot, "if (!$Pu) callr $Rs",
1389                                  "if ($Pu) callr $Rs"),
1390                                  "callr $Rs"),
1391       [], "", J_tc_2early_SLOT2> {
1392     bits<5> Rs;
1393     bits<2> Pu;
1394     let isPredicated = isPred;
1395     let isPredicatedFalse = isPredNot;
1396
1397     let IClass = 0b0101;
1398     let Inst{27-25} = 0b000;
1399     let Inst{24-23} = !if (isPred, 0b10, 0b01);
1400     let Inst{22} = 0;
1401     let Inst{21} = isPredNot;
1402     let Inst{9-8} = !if (isPred, Pu, 0b00);
1403     let Inst{20-16} = Rs;
1404
1405   }
1406
1407 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in {
1408   def J2_callrt : JUMPR_MISC_CALLR<1, 0, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1409   def J2_callrf : JUMPR_MISC_CALLR<1, 1, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1410 }
1411
1412 let isTerminator = 1, hasSideEffects = 0, isCodeGenOnly = 0 in {
1413   defm J2_jump : JMP_base<"JMP", "">, PredNewRel;
1414
1415   // Deal with explicit assembly
1416   //  - never extened a jump #,  always extend a jump ##
1417   let isAsmParserOnly = 1 in {
1418     defm J2_jump_ext   : JMP_base<"JMP", "##">;
1419     defm J2_jump_noext : JMP_base<"JMP", "#">;
1420   }
1421
1422   defm J2_jumpr : JMPR_base<"JMPr">, PredNewRel;
1423
1424   let isReturn = 1, isCodeGenOnly = 1 in
1425   defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1426 }
1427
1428 def: Pat<(br bb:$dst),
1429          (J2_jump brtarget:$dst)>;
1430 def: Pat<(retflag),
1431          (JMPret (i32 R31))>;
1432 def: Pat<(brcond (i1 PredRegs:$src1), bb:$offset),
1433          (J2_jumpt PredRegs:$src1, bb:$offset)>;
1434
1435 // A return through builtin_eh_return.
1436 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1437     isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1438 def EH_RETURN_JMPR : T_JMPr;
1439
1440 def: Pat<(eh_return),
1441          (EH_RETURN_JMPR (i32 R31))>;
1442 def: Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1443          (J2_jumpr IntRegs:$dst)>;
1444 def: Pat<(brind (i32 IntRegs:$dst)),
1445          (J2_jumpr IntRegs:$dst)>;
1446
1447 //===----------------------------------------------------------------------===//
1448 // JR -
1449 //===----------------------------------------------------------------------===//
1450
1451 //===----------------------------------------------------------------------===//
1452 // LD +
1453 //===----------------------------------------------------------------------===//
1454 ///
1455 // Load -- MEMri operand
1456 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1457                           bit isNot, bit isPredNew> {
1458   let isPredicatedNew = isPredNew in
1459   def NAME : LDInst2<(outs RC:$dst),
1460                        (ins PredRegs:$src1, MEMri:$addr),
1461             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1462             ") ")#"$dst = "#mnemonic#"($addr)",
1463             []>;
1464 }
1465
1466 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1467   let isPredicatedFalse = PredNot in {
1468     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1469     // Predicate new
1470     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1471   }
1472 }
1473
1474 let isExtendable = 1, hasSideEffects = 0 in
1475 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1476                     bits<5> ImmBits, bits<5> PredImmBits> {
1477
1478   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1479     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1480         isPredicable = 1 in
1481       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1482                    "$dst = "#mnemonic#"($addr)",
1483                    []>;
1484
1485     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1486         isPredicated = 1 in {
1487       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1488       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1489     }
1490   }
1491 }
1492
1493 let addrMode = BaseImmOffset, isMEMri = "true" in {
1494   let accessSize = ByteAccess in {
1495     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1496     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1497  }
1498
1499   let accessSize = HalfWordAccess in {
1500     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1501     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1502  }
1503
1504   let accessSize = WordAccess in
1505     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1506
1507   let accessSize = DoubleWordAccess in
1508     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1509 }
1510
1511 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1512             (LDrib ADDRriS11_0:$addr) >;
1513
1514 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1515             (LDriub ADDRriS11_0:$addr) >;
1516
1517 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1518             (LDrih ADDRriS11_1:$addr) >;
1519
1520 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1521             (LDriuh ADDRriS11_1:$addr) >;
1522
1523 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1524             (LDriw ADDRriS11_2:$addr) >;
1525
1526 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1527             (LDrid ADDRriS11_3:$addr) >;
1528
1529
1530 // Load - Base with Immediate offset addressing mode
1531 multiclass LD_Idxd_Pbase2<string mnemonic, RegisterClass RC, Operand predImmOp,
1532                         bit isNot, bit isPredNew> {
1533   let isPredicatedNew = isPredNew in
1534   def NAME : LDInst2<(outs RC:$dst),
1535                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1536             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1537             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1538             []>;
1539 }
1540
1541 multiclass LD_Idxd_Pred2<string mnemonic, RegisterClass RC, Operand predImmOp,
1542                         bit PredNot> {
1543   let isPredicatedFalse = PredNot in {
1544     defm _c#NAME : LD_Idxd_Pbase2<mnemonic, RC, predImmOp, PredNot, 0>;
1545     // Predicate new
1546     defm _cdn#NAME : LD_Idxd_Pbase2<mnemonic, RC, predImmOp, PredNot, 1>;
1547   }
1548 }
1549
1550 let isExtendable = 1, hasSideEffects = 0 in
1551 multiclass LD_Idxd2<string mnemonic, string CextOp, RegisterClass RC,
1552                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1553                    bits<5> PredImmBits> {
1554
1555   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1556     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1557         isPredicable = 1, AddedComplexity = 20 in
1558       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1559                    "$dst = "#mnemonic#"($src1+#$offset)",
1560                    []>;
1561
1562     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1563         isPredicated = 1 in {
1564       defm Pt : LD_Idxd_Pred2<mnemonic, RC, predImmOp, 0 >;
1565       defm NotPt : LD_Idxd_Pred2<mnemonic, RC, predImmOp, 1 >;
1566     }
1567   }
1568 }
1569
1570 let addrMode = BaseImmOffset in {
1571   let accessSize = ByteAccess in {
1572     defm LDrib_indexed: LD_Idxd2 <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1573                                   11, 6>, AddrModeRel;
1574     defm LDriub_indexed: LD_Idxd2 <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1575                                    11, 6>, AddrModeRel;
1576   }
1577   let accessSize = HalfWordAccess in {
1578     defm LDrih_indexed: LD_Idxd2 <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1579                                  12, 7>, AddrModeRel;
1580     defm LDriuh_indexed: LD_Idxd2 <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1581                                   12, 7>, AddrModeRel;
1582   }
1583   let accessSize = WordAccess in
1584     defm LDriw_indexed: LD_Idxd2 <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1585                                  13, 8>, AddrModeRel;
1586
1587   let accessSize = DoubleWordAccess in
1588     defm LDrid_indexed: LD_Idxd2 <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1589                                  14, 9>, AddrModeRel;
1590 }
1591
1592 let AddedComplexity = 20 in {
1593 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1594             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1595
1596 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1597             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1598
1599 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1600             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1601
1602 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1603             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1604
1605 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1606             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1607
1608 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1609             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1610 }
1611
1612 //===----------------------------------------------------------------------===//
1613 // Post increment load
1614 //===----------------------------------------------------------------------===//
1615
1616 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1617                             bit isNot, bit isPredNew> {
1618   let isPredicatedNew = isPredNew in
1619   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1620                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1621             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1622             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1623             [],
1624             "$src2 = $dst2">;
1625 }
1626
1627 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1628                            Operand ImmOp, bit PredNot> {
1629   let isPredicatedFalse = PredNot in {
1630     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1631     // Predicate new
1632     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1633     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1634   }
1635 }
1636
1637 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1638                       Operand ImmOp> {
1639
1640   let BaseOpcode = "POST_"#BaseOp in {
1641     let isPredicable = 1 in
1642     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1643                          (ins IntRegs:$src1, ImmOp:$offset),
1644                  "$dst = "#mnemonic#"($src1++#$offset)",
1645                  [],
1646                  "$src1 = $dst2">;
1647
1648     let isPredicated = 1 in {
1649       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1650       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1651     }
1652   }
1653 }
1654
1655 let hasCtrlDep = 1, hasSideEffects = 0, addrMode = PostInc in {
1656   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1657                     PredNewRel;
1658   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1659                     PredNewRel;
1660   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1661                     PredNewRel;
1662   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1663                     PredNewRel;
1664   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1665                     PredNewRel;
1666   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1667                     PredNewRel;
1668 }
1669
1670 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1671            (i32 (LDrib ADDRriS11_0:$addr)) >;
1672
1673 // Load byte any-extend.
1674 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1675             (i32 (LDrib ADDRriS11_0:$addr)) >;
1676
1677 // Indexed load byte any-extend.
1678 let AddedComplexity = 20 in
1679 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1680             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1681
1682 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1683             (i32 (LDrih ADDRriS11_1:$addr))>;
1684
1685 let AddedComplexity = 20 in
1686 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1687             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1688
1689 let AddedComplexity = 10 in
1690 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1691             (i32 (LDriub ADDRriS11_0:$addr))>;
1692
1693 let AddedComplexity = 20 in
1694 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1695             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1696
1697 // Load predicate.
1698 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1699 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1700 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1701             (ins MEMri:$addr),
1702             "Error; should not emit",
1703             []>;
1704
1705 // Deallocate stack frame.
1706 let Defs = [R29, R30, R31], Uses = [R29], hasSideEffects = 0 in {
1707   def DEALLOCFRAME : LDInst2<(outs), (ins),
1708                      "deallocframe",
1709                      []>;
1710 }
1711
1712 // Load and unpack bytes to halfwords.
1713 //===----------------------------------------------------------------------===//
1714 // LD -
1715 //===----------------------------------------------------------------------===//
1716
1717 //===----------------------------------------------------------------------===//
1718 // MTYPE/ALU +
1719 //===----------------------------------------------------------------------===//
1720 //===----------------------------------------------------------------------===//
1721 // MTYPE/ALU -
1722 //===----------------------------------------------------------------------===//
1723
1724 //===----------------------------------------------------------------------===//
1725 // MTYPE/COMPLEX +
1726 //===----------------------------------------------------------------------===//
1727 //===----------------------------------------------------------------------===//
1728 // MTYPE/COMPLEX -
1729 //===----------------------------------------------------------------------===//
1730
1731 //===----------------------------------------------------------------------===//
1732 // MTYPE/MPYH +
1733 //===----------------------------------------------------------------------===//
1734
1735 //===----------------------------------------------------------------------===//
1736 // Template Class
1737 // MPYS / Multipy signed/unsigned halfwords
1738 //Rd=mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
1739 //===----------------------------------------------------------------------===//
1740
1741 let hasNewValue = 1, opNewValue = 0 in
1742 class T_M2_mpy < bits<2> LHbits, bit isSat, bit isRnd,
1743                  bit hasShift, bit isUnsigned>
1744   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1745   "$Rd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
1746                                        #", $Rt."#!if(LHbits{0},"h)","l)")
1747                                        #!if(hasShift,":<<1","")
1748                                        #!if(isRnd,":rnd","")
1749                                        #!if(isSat,":sat",""),
1750   [], "", M_tc_3x_SLOT23 > {
1751     bits<5> Rd;
1752     bits<5> Rs;
1753     bits<5> Rt;
1754
1755     let IClass = 0b1110;
1756
1757     let Inst{27-24} = 0b1100;
1758     let Inst{23} = hasShift;
1759     let Inst{22} = isUnsigned;
1760     let Inst{21} = isRnd;
1761     let Inst{7} = isSat;
1762     let Inst{6-5} = LHbits;
1763     let Inst{4-0} = Rd;
1764     let Inst{20-16} = Rs;
1765     let Inst{12-8} = Rt;
1766   }
1767
1768 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1769 let isCodeGenOnly = 0 in {
1770 def M2_mpy_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 0>;
1771 def M2_mpy_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 0>;
1772 def M2_mpy_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 0>;
1773 def M2_mpy_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 0>;
1774 def M2_mpy_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 0>;
1775 def M2_mpy_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 0>;
1776 def M2_mpy_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 0>;
1777 def M2_mpy_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 0>;
1778 }
1779
1780 //Rd=mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1781 let isCodeGenOnly = 0 in {
1782 def M2_mpyu_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 1>;
1783 def M2_mpyu_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 1>;
1784 def M2_mpyu_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 1>;
1785 def M2_mpyu_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 1>;
1786 def M2_mpyu_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 1>;
1787 def M2_mpyu_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 1>;
1788 def M2_mpyu_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 1>;
1789 def M2_mpyu_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 1>;
1790 }
1791
1792 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]:rnd
1793 let isCodeGenOnly = 0 in {
1794 def M2_mpy_rnd_ll_s1: T_M2_mpy <0b00, 0, 1, 1, 0>;
1795 def M2_mpy_rnd_ll_s0: T_M2_mpy <0b00, 0, 1, 0, 0>;
1796 def M2_mpy_rnd_lh_s1: T_M2_mpy <0b01, 0, 1, 1, 0>;
1797 def M2_mpy_rnd_lh_s0: T_M2_mpy <0b01, 0, 1, 0, 0>;
1798 def M2_mpy_rnd_hl_s1: T_M2_mpy <0b10, 0, 1, 1, 0>;
1799 def M2_mpy_rnd_hl_s0: T_M2_mpy <0b10, 0, 1, 0, 0>;
1800 def M2_mpy_rnd_hh_s1: T_M2_mpy <0b11, 0, 1, 1, 0>;
1801 def M2_mpy_rnd_hh_s0: T_M2_mpy <0b11, 0, 1, 0, 0>;
1802 }
1803
1804 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1805 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
1806 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
1807   def M2_mpy_sat_ll_s1: T_M2_mpy <0b00, 1, 0, 1, 0>;
1808   def M2_mpy_sat_ll_s0: T_M2_mpy <0b00, 1, 0, 0, 0>;
1809   def M2_mpy_sat_lh_s1: T_M2_mpy <0b01, 1, 0, 1, 0>;
1810   def M2_mpy_sat_lh_s0: T_M2_mpy <0b01, 1, 0, 0, 0>;
1811   def M2_mpy_sat_hl_s1: T_M2_mpy <0b10, 1, 0, 1, 0>;
1812   def M2_mpy_sat_hl_s0: T_M2_mpy <0b10, 1, 0, 0, 0>;
1813   def M2_mpy_sat_hh_s1: T_M2_mpy <0b11, 1, 0, 1, 0>;
1814   def M2_mpy_sat_hh_s0: T_M2_mpy <0b11, 1, 0, 0, 0>;
1815
1816   def M2_mpy_sat_rnd_ll_s1: T_M2_mpy <0b00, 1, 1, 1, 0>;
1817   def M2_mpy_sat_rnd_ll_s0: T_M2_mpy <0b00, 1, 1, 0, 0>;
1818   def M2_mpy_sat_rnd_lh_s1: T_M2_mpy <0b01, 1, 1, 1, 0>;
1819   def M2_mpy_sat_rnd_lh_s0: T_M2_mpy <0b01, 1, 1, 0, 0>;
1820   def M2_mpy_sat_rnd_hl_s1: T_M2_mpy <0b10, 1, 1, 1, 0>;
1821   def M2_mpy_sat_rnd_hl_s0: T_M2_mpy <0b10, 1, 1, 0, 0>;
1822   def M2_mpy_sat_rnd_hh_s1: T_M2_mpy <0b11, 1, 1, 1, 0>;
1823   def M2_mpy_sat_rnd_hh_s0: T_M2_mpy <0b11, 1, 1, 0, 0>;
1824 }
1825
1826 //===----------------------------------------------------------------------===//
1827 // Template Class
1828 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
1829 // result from the accumulator.
1830 //Rx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1831 //===----------------------------------------------------------------------===//
1832
1833 let hasNewValue = 1, opNewValue = 0 in
1834 class T_M2_mpy_acc < bits<2> LHbits, bit isSat, bit isNac,
1835                  bit hasShift, bit isUnsigned >
1836   : MInst_acc<(outs IntRegs:$Rx), (ins IntRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
1837   "$Rx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
1838                               #"($Rs."#!if(LHbits{1},"h","l")
1839                               #", $Rt."#!if(LHbits{0},"h)","l)")
1840                               #!if(hasShift,":<<1","")
1841                               #!if(isSat,":sat",""),
1842   [], "$dst2 = $Rx", M_tc_3x_SLOT23 > {
1843     bits<5> Rx;
1844     bits<5> Rs;
1845     bits<5> Rt;
1846
1847     let IClass = 0b1110;
1848     let Inst{27-24} = 0b1110;
1849     let Inst{23} = hasShift;
1850     let Inst{22} = isUnsigned;
1851     let Inst{21} = isNac;
1852     let Inst{7} = isSat;
1853     let Inst{6-5} = LHbits;
1854     let Inst{4-0} = Rx;
1855     let Inst{20-16} = Rs;
1856     let Inst{12-8} = Rt;
1857   }
1858
1859 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1860 let isCodeGenOnly = 0 in {
1861 def M2_mpy_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 0>;
1862 def M2_mpy_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 0>;
1863 def M2_mpy_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 0>;
1864 def M2_mpy_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 0>;
1865 def M2_mpy_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 0>;
1866 def M2_mpy_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 0>;
1867 def M2_mpy_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 0>;
1868 def M2_mpy_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 0>;
1869 }
1870
1871 //Rx += mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1872 let isCodeGenOnly = 0 in {
1873 def M2_mpyu_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 1>;
1874 def M2_mpyu_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 1>;
1875 def M2_mpyu_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 1>;
1876 def M2_mpyu_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 1>;
1877 def M2_mpyu_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 1>;
1878 def M2_mpyu_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 1>;
1879 def M2_mpyu_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 1>;
1880 def M2_mpyu_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 1>;
1881 }
1882
1883 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1884 let isCodeGenOnly = 0 in {
1885 def M2_mpy_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 0>;
1886 def M2_mpy_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 0>;
1887 def M2_mpy_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 0>;
1888 def M2_mpy_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 0>;
1889 def M2_mpy_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 0>;
1890 def M2_mpy_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 0>;
1891 def M2_mpy_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 0>;
1892 def M2_mpy_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 0>;
1893 }
1894
1895 //Rx -= mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1896 let isCodeGenOnly = 0 in {
1897 def M2_mpyu_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 1>;
1898 def M2_mpyu_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 1>;
1899 def M2_mpyu_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 1>;
1900 def M2_mpyu_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 1>;
1901 def M2_mpyu_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 1>;
1902 def M2_mpyu_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 1>;
1903 def M2_mpyu_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 1>;
1904 def M2_mpyu_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 1>;
1905 }
1906
1907 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
1908 let isCodeGenOnly = 0 in {
1909 def M2_mpy_acc_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 0, 1, 0>;
1910 def M2_mpy_acc_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 0, 0, 0>;
1911 def M2_mpy_acc_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 0, 1, 0>;
1912 def M2_mpy_acc_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 0, 0, 0>;
1913 def M2_mpy_acc_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 0, 1, 0>;
1914 def M2_mpy_acc_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 0, 0, 0>;
1915 def M2_mpy_acc_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 0, 1, 0>;
1916 def M2_mpy_acc_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 0, 0, 0>;
1917 }
1918
1919 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
1920 let isCodeGenOnly = 0 in {
1921 def M2_mpy_nac_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 1, 1, 0>;
1922 def M2_mpy_nac_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 1, 0, 0>;
1923 def M2_mpy_nac_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 1, 1, 0>;
1924 def M2_mpy_nac_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 1, 0, 0>;
1925 def M2_mpy_nac_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 1, 1, 0>;
1926 def M2_mpy_nac_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 1, 0, 0>;
1927 def M2_mpy_nac_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 1, 1, 0>;
1928 def M2_mpy_nac_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 1, 0, 0>;
1929 }
1930
1931 //===----------------------------------------------------------------------===//
1932 // Template Class
1933 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
1934 // result from the 64-bit destination register.
1935 //Rxx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1936 //===----------------------------------------------------------------------===//
1937
1938 class T_M2_mpyd_acc < bits<2> LHbits, bit isNac, bit hasShift, bit isUnsigned>
1939   : MInst_acc<(outs DoubleRegs:$Rxx),
1940               (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
1941   "$Rxx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
1942                                 #"($Rs."#!if(LHbits{1},"h","l")
1943                                 #", $Rt."#!if(LHbits{0},"h)","l)")
1944                                 #!if(hasShift,":<<1",""),
1945   [], "$dst2 = $Rxx", M_tc_3x_SLOT23 > {
1946     bits<5> Rxx;
1947     bits<5> Rs;
1948     bits<5> Rt;
1949
1950     let IClass = 0b1110;
1951
1952     let Inst{27-24} = 0b0110;
1953     let Inst{23} = hasShift;
1954     let Inst{22} = isUnsigned;
1955     let Inst{21} = isNac;
1956     let Inst{7} = 0;
1957     let Inst{6-5} = LHbits;
1958     let Inst{4-0} = Rxx;
1959     let Inst{20-16} = Rs;
1960     let Inst{12-8} = Rt;
1961   }
1962
1963 let isCodeGenOnly = 0 in {
1964 def M2_mpyd_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 0>;
1965 def M2_mpyd_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 0>;
1966 def M2_mpyd_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 0>;
1967 def M2_mpyd_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 0>;
1968
1969 def M2_mpyd_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 0>;
1970 def M2_mpyd_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 0>;
1971 def M2_mpyd_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 0>;
1972 def M2_mpyd_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 0>;
1973
1974 def M2_mpyd_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 0>;
1975 def M2_mpyd_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 0>;
1976 def M2_mpyd_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 0>;
1977 def M2_mpyd_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 0>;
1978
1979 def M2_mpyd_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 0>;
1980 def M2_mpyd_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 0>;
1981 def M2_mpyd_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 0>;
1982 def M2_mpyd_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 0>;
1983
1984 def M2_mpyud_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 1>;
1985 def M2_mpyud_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 1>;
1986 def M2_mpyud_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 1>;
1987 def M2_mpyud_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 1>;
1988
1989 def M2_mpyud_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 1>;
1990 def M2_mpyud_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 1>;
1991 def M2_mpyud_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 1>;
1992 def M2_mpyud_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 1>;
1993
1994 def M2_mpyud_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 1>;
1995 def M2_mpyud_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 1>;
1996 def M2_mpyud_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 1>;
1997 def M2_mpyud_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 1>;
1998
1999 def M2_mpyud_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 1>;
2000 def M2_mpyud_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 1>;
2001 def M2_mpyud_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 1>;
2002 def M2_mpyud_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 1>;
2003 }
2004
2005 let hasNewValue = 1, opNewValue = 0 in
2006 class T_MType_mpy <string mnemonic, bits<4> RegTyBits, RegisterClass RC,
2007                    bits<3> MajOp, bits<3> MinOp, bit isSat = 0, bit isRnd = 0,
2008                    string op2Suffix = "", bit isRaw = 0, bit isHi = 0 >
2009   : MInst <(outs IntRegs:$dst), (ins RC:$src1, RC:$src2),
2010   "$dst = "#mnemonic
2011            #"($src1, $src2"#op2Suffix#")"
2012            #!if(MajOp{2}, ":<<1", "")
2013            #!if(isRnd, ":rnd", "")
2014            #!if(isSat, ":sat", "")
2015            #!if(isRaw, !if(isHi, ":raw:hi", ":raw:lo"), ""), [] > {
2016     bits<5> dst;
2017     bits<5> src1;
2018     bits<5> src2;
2019
2020     let IClass = 0b1110;
2021
2022     let Inst{27-24} = RegTyBits;
2023     let Inst{23-21} = MajOp;
2024     let Inst{20-16} = src1;
2025     let Inst{13}    = 0b0;
2026     let Inst{12-8}  = src2;
2027     let Inst{7-5}   = MinOp;
2028     let Inst{4-0}   = dst;
2029   }
2030
2031 class T_MType_dd  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2032                    bit isSat = 0, bit isRnd = 0 >
2033   : T_MType_mpy <mnemonic, 0b1001, DoubleRegs, MajOp, MinOp, isSat, isRnd>;
2034
2035 class T_MType_rr1  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2036                     bit isSat = 0, bit isRnd = 0 >
2037   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd>;
2038
2039 class T_MType_rr2 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2040                    bit isSat = 0, bit isRnd = 0, string op2str = "" >
2041   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd, op2str>;
2042
2043 let CextOpcode = "mpyi", InputType = "reg", isCodeGenOnly = 0 in
2044 def M2_mpyi    : T_MType_rr1 <"mpyi", 0b000, 0b000>, ImmRegRel;
2045
2046 let isCodeGenOnly = 0 in {
2047 def M2_mpy_up  : T_MType_rr1 <"mpy",  0b000, 0b001>;
2048 def M2_mpyu_up : T_MType_rr1 <"mpyu", 0b010, 0b001>;
2049 }
2050
2051 let isCodeGenOnly = 0 in
2052 def M2_dpmpyss_rnd_s0 : T_MType_rr1 <"mpy", 0b001, 0b001, 0, 1>;
2053
2054 let isCodeGenOnly = 0 in {
2055 def M2_hmmpyh_rs1 : T_MType_rr2 <"mpy", 0b101, 0b100, 1, 1, ".h">;
2056 def M2_hmmpyl_rs1 : T_MType_rr2 <"mpy", 0b111, 0b100, 1, 1, ".l">;
2057 }
2058
2059 // V4 Instructions
2060 let isCodeGenOnly = 0 in {
2061 def M2_mpysu_up : T_MType_rr1 <"mpysu", 0b011, 0b001, 0>;
2062 def M2_mpy_up_s1_sat : T_MType_rr1 <"mpy", 0b111, 0b000, 1>;
2063
2064 def M2_hmmpyh_s1 : T_MType_rr2 <"mpy", 0b101, 0b000, 1, 0, ".h">;
2065 def M2_hmmpyl_s1 : T_MType_rr2 <"mpy", 0b101, 0b001, 1, 0, ".l">;
2066 }
2067
2068 def: Pat<(i32 (mul   I32:$src1, I32:$src2)), (M2_mpyi    I32:$src1, I32:$src2)>;
2069 def: Pat<(i32 (mulhs I32:$src1, I32:$src2)), (M2_mpy_up  I32:$src1, I32:$src2)>;
2070 def: Pat<(i32 (mulhu I32:$src1, I32:$src2)), (M2_mpyu_up I32:$src1, I32:$src2)>;
2071
2072 let hasNewValue = 1, opNewValue = 0 in
2073 class T_MType_mpy_ri <bit isNeg, Operand ImmOp, list<dag> pattern>
2074   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, ImmOp:$u8),
2075   "$Rd ="#!if(isNeg, "- ", "+ ")#"mpyi($Rs, #$u8)" ,
2076    pattern, "", M_tc_3x_SLOT23> {
2077     bits<5> Rd;
2078     bits<5> Rs;
2079     bits<8> u8;
2080
2081     let IClass = 0b1110;
2082
2083     let Inst{27-24} = 0b0000;
2084     let Inst{23} = isNeg;
2085     let Inst{13} = 0b0;
2086     let Inst{4-0} = Rd;
2087     let Inst{20-16} = Rs;
2088     let Inst{12-5} = u8;
2089   }
2090
2091 let isExtendable = 1, opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
2092 def M2_mpysip : T_MType_mpy_ri <0, u8Ext,
2093                 [(set (i32 IntRegs:$Rd), (mul IntRegs:$Rs, u8ExtPred:$u8))]>;
2094
2095 let isCodeGenOnly = 0 in
2096 def M2_mpysin :  T_MType_mpy_ri <1, u8Imm,
2097                 [(set (i32 IntRegs:$Rd), (ineg (mul IntRegs:$Rs,
2098                                                     u8ImmPred:$u8)))]>;
2099
2100 // Assember mapped to M2_mpyi
2101 let isAsmParserOnly = 1 in
2102 def M2_mpyui : MInst<(outs IntRegs:$dst),
2103                      (ins IntRegs:$src1, IntRegs:$src2),
2104   "$dst = mpyui($src1, $src2)">;
2105
2106 // Rd=mpyi(Rs,#m9)
2107 // s9 is NOT the same as m9 - but it works.. so far.
2108 // Assembler maps to either Rd=+mpyi(Rs,#u8) or Rd=-mpyi(Rs,#u8)
2109 // depending on the value of m9. See Arch Spec.
2110 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
2111     CextOpcode = "mpyi", InputType = "imm", hasNewValue = 1 in
2112 def M2_mpysmi : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
2113     "$dst = mpyi($src1, #$src2)",
2114     [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
2115                                    s9ExtPred:$src2))]>, ImmRegRel;
2116
2117 let hasNewValue = 1, isExtendable = 1,  opExtentBits = 8, opExtendable = 3,
2118     InputType = "imm" in
2119 class T_MType_acc_ri <string mnemonic, bits<3> MajOp, Operand ImmOp,
2120                       list<dag> pattern = []>
2121  : MInst < (outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2, ImmOp:$src3),
2122   "$dst "#mnemonic#"($src2, #$src3)",
2123   pattern, "$src1 = $dst", M_tc_2_SLOT23> {
2124     bits<5> dst;
2125     bits<5> src2;
2126     bits<8> src3;
2127
2128     let IClass = 0b1110;
2129
2130     let Inst{27-26} = 0b00;
2131     let Inst{25-23} = MajOp;
2132     let Inst{20-16} = src2;
2133     let Inst{13} = 0b0;
2134     let Inst{12-5} = src3;
2135     let Inst{4-0} = dst;
2136   }
2137
2138 let InputType = "reg", hasNewValue = 1 in
2139 class T_MType_acc_rr <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2140                       bit isSwap = 0, list<dag> pattern = [], bit hasNot = 0,
2141                       bit isSat = 0, bit isShift = 0>
2142   : MInst < (outs IntRegs:$dst),
2143             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2144   "$dst "#mnemonic#"($src2, "#!if(hasNot, "~$src3)","$src3)")
2145                           #!if(isShift, ":<<1", "")
2146                           #!if(isSat, ":sat", ""),
2147   pattern, "$src1 = $dst", M_tc_2_SLOT23 > {
2148     bits<5> dst;
2149     bits<5> src2;
2150     bits<5> src3;
2151
2152     let IClass = 0b1110;
2153
2154     let Inst{27-24} = 0b1111;
2155     let Inst{23-21} = MajOp;
2156     let Inst{20-16} = !if(isSwap, src3, src2);
2157     let Inst{13} = 0b0;
2158     let Inst{12-8} = !if(isSwap, src2, src3);
2159     let Inst{7-5} = MinOp;
2160     let Inst{4-0} = dst;
2161   }
2162
2163 let CextOpcode = "MPYI_acc", Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in {
2164   def M2_macsip : T_MType_acc_ri <"+= mpyi", 0b010, u8Ext,
2165                   [(set (i32 IntRegs:$dst),
2166                         (add (mul IntRegs:$src2, u8ExtPred:$src3),
2167                              IntRegs:$src1))]>, ImmRegRel;
2168
2169   def M2_maci   : T_MType_acc_rr <"+= mpyi", 0b000, 0b000, 0,
2170                  [(set (i32 IntRegs:$dst),
2171                        (add (mul IntRegs:$src2, IntRegs:$src3),
2172                             IntRegs:$src1))]>, ImmRegRel;
2173 }
2174
2175 let CextOpcode = "ADD_acc", isCodeGenOnly = 0 in {
2176   let isExtentSigned = 1 in
2177   def M2_accii : T_MType_acc_ri <"+= add", 0b100, s8Ext,
2178                  [(set (i32 IntRegs:$dst),
2179                        (add (add (i32 IntRegs:$src2), s8_16ExtPred:$src3),
2180                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2181
2182   def M2_acci  : T_MType_acc_rr <"+= add",  0b000, 0b001, 0,
2183                  [(set (i32 IntRegs:$dst),
2184                        (add (add (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2185                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2186 }
2187
2188 let CextOpcode = "SUB_acc", isCodeGenOnly = 0 in {
2189   let isExtentSigned = 1 in
2190   def M2_naccii : T_MType_acc_ri <"-= add", 0b101, s8Ext>, ImmRegRel;
2191
2192   def M2_nacci  : T_MType_acc_rr <"-= add",  0b100, 0b001, 0>, ImmRegRel;
2193 }
2194
2195 let Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in
2196 def M2_macsin : T_MType_acc_ri <"-= mpyi", 0b011, u8Ext>;
2197
2198 let isCodeGenOnly = 0 in {
2199 def M2_xor_xacc : T_MType_acc_rr < "^= xor", 0b100, 0b011, 0>;
2200 def M2_subacc : T_MType_acc_rr <"+= sub",  0b000, 0b011, 1>;
2201 }
2202
2203 class T_MType_acc_pat1 <InstHexagon MI, SDNode firstOp, SDNode secOp,
2204                         PatLeaf ImmPred>
2205   : Pat <(secOp IntRegs:$src1, (firstOp IntRegs:$src2, ImmPred:$src3)),
2206          (MI IntRegs:$src1, IntRegs:$src2, ImmPred:$src3)>;
2207
2208 class T_MType_acc_pat2 <InstHexagon MI, SDNode firstOp, SDNode secOp>
2209   : Pat <(i32 (secOp IntRegs:$src1, (firstOp IntRegs:$src2, IntRegs:$src3))),
2210          (MI IntRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2211
2212 def : T_MType_acc_pat2 <M2_xor_xacc, xor, xor>;
2213 def : T_MType_acc_pat1 <M2_macsin, mul, sub, u8ExtPred>;
2214
2215 def : T_MType_acc_pat1 <M2_naccii, add, sub, s8_16ExtPred>;
2216 def : T_MType_acc_pat2 <M2_nacci, add, sub>;
2217 //===----------------------------------------------------------------------===//
2218 // Template Class -- Multiply signed/unsigned halfwords with and without
2219 // saturation and rounding
2220 //===----------------------------------------------------------------------===//
2221 class T_M2_mpyd < bits<2> LHbits, bit isRnd, bit hasShift, bit isUnsigned >
2222   : MInst < (outs DoubleRegs:$Rdd), (ins IntRegs:$Rs, IntRegs:$Rt),
2223   "$Rdd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
2224                                        #", $Rt."#!if(LHbits{0},"h)","l)")
2225                                        #!if(hasShift,":<<1","")
2226                                        #!if(isRnd,":rnd",""),
2227   [] > {
2228     bits<5> Rdd;
2229     bits<5> Rs;
2230     bits<5> Rt;
2231
2232     let IClass = 0b1110;
2233
2234     let Inst{27-24} = 0b0100;
2235     let Inst{23} = hasShift;
2236     let Inst{22} = isUnsigned;
2237     let Inst{21} = isRnd;
2238     let Inst{6-5} = LHbits;
2239     let Inst{4-0} = Rdd;
2240     let Inst{20-16} = Rs;
2241     let Inst{12-8} = Rt;
2242 }
2243
2244 let isCodeGenOnly = 0 in {
2245 def M2_mpyd_hh_s0: T_M2_mpyd<0b11, 0, 0, 0>;
2246 def M2_mpyd_hl_s0: T_M2_mpyd<0b10, 0, 0, 0>;
2247 def M2_mpyd_lh_s0: T_M2_mpyd<0b01, 0, 0, 0>;
2248 def M2_mpyd_ll_s0: T_M2_mpyd<0b00, 0, 0, 0>;
2249
2250 def M2_mpyd_hh_s1: T_M2_mpyd<0b11, 0, 1, 0>;
2251 def M2_mpyd_hl_s1: T_M2_mpyd<0b10, 0, 1, 0>;
2252 def M2_mpyd_lh_s1: T_M2_mpyd<0b01, 0, 1, 0>;
2253 def M2_mpyd_ll_s1: T_M2_mpyd<0b00, 0, 1, 0>;
2254
2255 def M2_mpyd_rnd_hh_s0: T_M2_mpyd<0b11, 1, 0, 0>;
2256 def M2_mpyd_rnd_hl_s0: T_M2_mpyd<0b10, 1, 0, 0>;
2257 def M2_mpyd_rnd_lh_s0: T_M2_mpyd<0b01, 1, 0, 0>;
2258 def M2_mpyd_rnd_ll_s0: T_M2_mpyd<0b00, 1, 0, 0>;
2259
2260 def M2_mpyd_rnd_hh_s1: T_M2_mpyd<0b11, 1, 1, 0>;
2261 def M2_mpyd_rnd_hl_s1: T_M2_mpyd<0b10, 1, 1, 0>;
2262 def M2_mpyd_rnd_lh_s1: T_M2_mpyd<0b01, 1, 1, 0>;
2263 def M2_mpyd_rnd_ll_s1: T_M2_mpyd<0b00, 1, 1, 0>;
2264
2265 //Rdd=mpyu(Rs.[HL],Rt.[HL])[:<<1]
2266 def M2_mpyud_hh_s0: T_M2_mpyd<0b11, 0, 0, 1>;
2267 def M2_mpyud_hl_s0: T_M2_mpyd<0b10, 0, 0, 1>;
2268 def M2_mpyud_lh_s0: T_M2_mpyd<0b01, 0, 0, 1>;
2269 def M2_mpyud_ll_s0: T_M2_mpyd<0b00, 0, 0, 1>;
2270
2271 def M2_mpyud_hh_s1: T_M2_mpyd<0b11, 0, 1, 1>;
2272 def M2_mpyud_hl_s1: T_M2_mpyd<0b10, 0, 1, 1>;
2273 def M2_mpyud_lh_s1: T_M2_mpyd<0b01, 0, 1, 1>;
2274 def M2_mpyud_ll_s1: T_M2_mpyd<0b00, 0, 1, 1>;
2275 }
2276 //===----------------------------------------------------------------------===//
2277 // Template Class for xtype mpy:
2278 // Vector multiply
2279 // Complex multiply
2280 // multiply 32X32 and use full result
2281 //===----------------------------------------------------------------------===//
2282 let hasSideEffects = 0 in
2283 class T_XTYPE_mpy64 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2284                      bit isSat, bit hasShift, bit isConj>
2285    : MInst <(outs DoubleRegs:$Rdd),
2286             (ins IntRegs:$Rs, IntRegs:$Rt),
2287   "$Rdd = "#mnemonic#"($Rs, $Rt"#!if(isConj,"*)",")")
2288                                 #!if(hasShift,":<<1","")
2289                                 #!if(isSat,":sat",""),
2290   [] > {
2291     bits<5> Rdd;
2292     bits<5> Rs;
2293     bits<5> Rt;
2294
2295     let IClass = 0b1110;
2296
2297     let Inst{27-24} = 0b0101;
2298     let Inst{23-21} = MajOp;
2299     let Inst{20-16} = Rs;
2300     let Inst{12-8} = Rt;
2301     let Inst{7-5} = MinOp;
2302     let Inst{4-0} = Rdd;
2303   }
2304
2305 //===----------------------------------------------------------------------===//
2306 // Template Class for xtype mpy with accumulation into 64-bit:
2307 // Vector multiply
2308 // Complex multiply
2309 // multiply 32X32 and use full result
2310 //===----------------------------------------------------------------------===//
2311 class T_XTYPE_mpy64_acc <string op1, string op2, bits<3> MajOp, bits<3> MinOp,
2312                          bit isSat, bit hasShift, bit isConj>
2313   : MInst <(outs DoubleRegs:$Rxx),
2314            (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2315   "$Rxx "#op2#"= "#op1#"($Rs, $Rt"#!if(isConj,"*)",")")
2316                                    #!if(hasShift,":<<1","")
2317                                    #!if(isSat,":sat",""),
2318
2319   [] , "$dst2 = $Rxx" > {
2320     bits<5> Rxx;
2321     bits<5> Rs;
2322     bits<5> Rt;
2323
2324     let IClass = 0b1110;
2325
2326     let Inst{27-24} = 0b0111;
2327     let Inst{23-21} = MajOp;
2328     let Inst{20-16} = Rs;
2329     let Inst{12-8} = Rt;
2330     let Inst{7-5} = MinOp;
2331     let Inst{4-0} = Rxx;
2332   }
2333
2334 // MPY - Multiply and use full result
2335 // Rdd = mpy[u](Rs,Rt)
2336 let isCodeGenOnly = 0 in {
2337 def M2_dpmpyss_s0 : T_XTYPE_mpy64 < "mpy", 0b000, 0b000, 0, 0, 0>;
2338 def M2_dpmpyuu_s0 : T_XTYPE_mpy64 < "mpyu", 0b010, 0b000, 0, 0, 0>;
2339
2340 // Rxx[+-]= mpy[u](Rs,Rt)
2341 def M2_dpmpyss_acc_s0 : T_XTYPE_mpy64_acc < "mpy",  "+", 0b000, 0b000, 0, 0, 0>;
2342 def M2_dpmpyss_nac_s0 : T_XTYPE_mpy64_acc < "mpy",  "-", 0b001, 0b000, 0, 0, 0>;
2343 def M2_dpmpyuu_acc_s0 : T_XTYPE_mpy64_acc < "mpyu", "+", 0b010, 0b000, 0, 0, 0>;
2344 def M2_dpmpyuu_nac_s0 : T_XTYPE_mpy64_acc < "mpyu", "-", 0b011, 0b000, 0, 0, 0>;
2345 }
2346
2347 def: Pat<(i64 (mul (i64 (anyext (i32 IntRegs:$src1))),
2348                    (i64 (anyext (i32 IntRegs:$src2))))),
2349          (M2_dpmpyuu_s0 IntRegs:$src1, IntRegs:$src2)>;
2350
2351 def: Pat<(i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2352                    (i64 (sext (i32 IntRegs:$src2))))),
2353          (M2_dpmpyss_s0 IntRegs:$src1, IntRegs:$src2)>;
2354
2355 def: Pat<(i64 (mul (is_sext_i32:$src1),
2356                    (is_sext_i32:$src2))),
2357          (M2_dpmpyss_s0 (LoReg DoubleRegs:$src1), (LoReg DoubleRegs:$src2))>;
2358
2359 // Multiply and accumulate, use full result.
2360 // Rxx[+-]=mpy(Rs,Rt)
2361
2362 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2363                    (mul (i64 (sext (i32 IntRegs:$src2))),
2364                         (i64 (sext (i32 IntRegs:$src3)))))),
2365          (M2_dpmpyss_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2366
2367 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2368                    (mul (i64 (sext (i32 IntRegs:$src2))),
2369                         (i64 (sext (i32 IntRegs:$src3)))))),
2370          (M2_dpmpyss_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2371
2372 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2373                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2374                         (i64 (anyext (i32 IntRegs:$src3)))))),
2375          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2376
2377 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2378                    (mul (i64 (zext (i32 IntRegs:$src2))),
2379                         (i64 (zext (i32 IntRegs:$src3)))))),
2380          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2381
2382 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2383                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2384                         (i64 (anyext (i32 IntRegs:$src3)))))),
2385          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2386
2387 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2388                    (mul (i64 (zext (i32 IntRegs:$src2))),
2389                         (i64 (zext (i32 IntRegs:$src3)))))),
2390          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2391
2392 //===----------------------------------------------------------------------===//
2393 // MTYPE/MPYH -
2394 //===----------------------------------------------------------------------===//
2395
2396 //===----------------------------------------------------------------------===//
2397 // MTYPE/MPYS +
2398 //===----------------------------------------------------------------------===//
2399 //===----------------------------------------------------------------------===//
2400 // MTYPE/MPYS -
2401 //===----------------------------------------------------------------------===//
2402
2403 //===----------------------------------------------------------------------===//
2404 // MTYPE/VB +
2405 //===----------------------------------------------------------------------===//
2406 //===----------------------------------------------------------------------===//
2407 // MTYPE/VB -
2408 //===----------------------------------------------------------------------===//
2409
2410 //===----------------------------------------------------------------------===//
2411 // MTYPE/VH  +
2412 //===----------------------------------------------------------------------===//
2413 //===----------------------------------------------------------------------===//
2414 // MTYPE/VH  -
2415 //===----------------------------------------------------------------------===//
2416
2417 //===----------------------------------------------------------------------===//
2418 // ST +
2419 //===----------------------------------------------------------------------===//
2420 ///
2421 // Store doubleword.
2422
2423 //===----------------------------------------------------------------------===//
2424 // Post increment store
2425 //===----------------------------------------------------------------------===//
2426
2427 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
2428                             bit isNot, bit isPredNew> {
2429   let isPredicatedNew = isPredNew in
2430   def NAME : STInst2PI<(outs IntRegs:$dst),
2431             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
2432             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2433             ") ")#mnemonic#"($src2++#$offset) = $src3",
2434             [],
2435             "$src2 = $dst">;
2436 }
2437
2438 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
2439                            Operand ImmOp, bit PredNot> {
2440   let isPredicatedFalse = PredNot in {
2441     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
2442     // Predicate new
2443     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
2444     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
2445   }
2446 }
2447
2448 let hasCtrlDep = 1, isNVStorable = 1, hasSideEffects = 0 in
2449 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
2450                       Operand ImmOp> {
2451
2452   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
2453     let isPredicable = 1 in
2454     def NAME : STInst2PI<(outs IntRegs:$dst),
2455                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
2456                 mnemonic#"($src1++#$offset) = $src2",
2457                 [],
2458                 "$src1 = $dst">;
2459
2460     let isPredicated = 1 in {
2461       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
2462       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
2463     }
2464   }
2465 }
2466
2467 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
2468 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
2469 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
2470
2471 let isNVStorable = 0 in
2472 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
2473
2474 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
2475                            s4_3ImmPred:$offset),
2476           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
2477
2478 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
2479                             s4_3ImmPred:$offset),
2480           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2481
2482 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
2483           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2484
2485 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
2486                        s4_3ImmPred:$offset),
2487           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
2488
2489 //===----------------------------------------------------------------------===//
2490 // multiclass for the store instructions with MEMri operand.
2491 //===----------------------------------------------------------------------===//
2492 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
2493                           bit isPredNew> {
2494   let isPredicatedNew = isPredNew in
2495   def NAME : STInst2<(outs),
2496             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
2497             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2498             ") ")#mnemonic#"($addr) = $src2",
2499             []>;
2500 }
2501
2502 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2503   let isPredicatedFalse = PredNot in {
2504     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
2505
2506     // Predicate new
2507     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2508     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
2509   }
2510 }
2511
2512 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2513 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
2514                     bits<5> ImmBits, bits<5> PredImmBits> {
2515
2516   let CextOpcode = CextOp, BaseOpcode = CextOp in {
2517     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2518          isPredicable = 1 in
2519     def NAME : STInst2<(outs),
2520             (ins MEMri:$addr, RC:$src),
2521             mnemonic#"($addr) = $src",
2522             []>;
2523
2524     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
2525         isPredicated = 1 in {
2526       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
2527       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
2528     }
2529   }
2530 }
2531
2532 let addrMode = BaseImmOffset, isMEMri = "true" in {
2533   let accessSize = ByteAccess in
2534     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
2535
2536   let accessSize = HalfWordAccess in
2537     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
2538
2539   let accessSize = WordAccess in
2540     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
2541
2542   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2543     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
2544 }
2545
2546 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
2547           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
2548
2549 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
2550           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
2551
2552 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
2553           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
2554
2555 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
2556           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
2557
2558
2559 //===----------------------------------------------------------------------===//
2560 // multiclass for the store instructions with base+immediate offset
2561 // addressing mode
2562 //===----------------------------------------------------------------------===//
2563 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
2564                         bit isNot, bit isPredNew> {
2565   let isPredicatedNew = isPredNew in
2566   def NAME : STInst2<(outs),
2567             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
2568             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2569             ") ")#mnemonic#"($src2+#$src3) = $src4",
2570             []>;
2571 }
2572
2573 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
2574                         bit PredNot> {
2575   let isPredicatedFalse = PredNot, isPredicated = 1 in {
2576     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
2577
2578     // Predicate new
2579     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2580     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
2581   }
2582 }
2583
2584 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2585 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
2586                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
2587                    bits<5> PredImmBits> {
2588
2589   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
2590     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2591          isPredicable = 1 in
2592     def NAME : STInst2<(outs),
2593             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
2594             mnemonic#"($src1+#$src2) = $src3",
2595             []>;
2596
2597     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
2598       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
2599       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
2600     }
2601   }
2602 }
2603
2604 let addrMode = BaseImmOffset, InputType = "reg" in {
2605   let accessSize = ByteAccess in
2606     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
2607                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
2608
2609   let accessSize = HalfWordAccess in
2610     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
2611                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
2612
2613   let accessSize = WordAccess in
2614     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
2615                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
2616
2617   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2618     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
2619                                   u6_3Ext, 14, 9>, AddrModeRel;
2620 }
2621
2622 let AddedComplexity = 10 in {
2623 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
2624                                                   s11_0ExtPred:$offset)),
2625           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
2626                          (i32 IntRegs:$src1))>;
2627
2628 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
2629                                                    s11_1ExtPred:$offset)),
2630           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
2631                          (i32 IntRegs:$src1))>;
2632
2633 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
2634                                            s11_2ExtPred:$offset)),
2635           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
2636                          (i32 IntRegs:$src1))>;
2637
2638 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
2639                                               s11_3ExtPred:$offset)),
2640           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
2641                          (i64 DoubleRegs:$src1))>;
2642 }
2643
2644 // memh(Rx++#s4:1)=Rt.H
2645
2646 // Store word.
2647 // Store predicate.
2648 let Defs = [R10,R11,D5], hasSideEffects = 0 in
2649 def STriw_pred : STInst2<(outs),
2650             (ins MEMri:$addr, PredRegs:$src1),
2651             "Error; should not emit",
2652             []>;
2653
2654 // Allocate stack frame.
2655 let Defs = [R29, R30], Uses = [R31, R30], hasSideEffects = 0 in {
2656   def ALLOCFRAME : STInst2<(outs),
2657              (ins i32imm:$amt),
2658              "allocframe(#$amt)",
2659              []>;
2660 }
2661 //===----------------------------------------------------------------------===//
2662 // ST -
2663 //===----------------------------------------------------------------------===//
2664
2665 //===----------------------------------------------------------------------===//
2666 // STYPE/ALU +
2667 //===----------------------------------------------------------------------===//
2668 // Logical NOT.
2669 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2670                "$dst = not($src1)",
2671                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
2672
2673
2674 //===----------------------------------------------------------------------===//
2675 // STYPE/ALU -
2676 //===----------------------------------------------------------------------===//
2677
2678 let hasSideEffects = 0 in
2679 class T_S2op_1 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
2680                 RegisterClass RCIn, bits<2> MajOp, bits<3> MinOp, bit isSat>
2681   : SInst <(outs RCOut:$dst), (ins RCIn:$src),
2682   "$dst = "#mnemonic#"($src)"#!if(isSat, ":sat", ""),
2683   [], "", S_2op_tc_1_SLOT23 > {
2684     bits<5> dst;
2685     bits<5> src;
2686
2687     let IClass = 0b1000;
2688
2689     let Inst{27-24} = RegTyBits;
2690     let Inst{23-22} = MajOp;
2691     let Inst{21} = 0b0;
2692     let Inst{20-16} = src;
2693     let Inst{7-5} = MinOp;
2694     let Inst{4-0} = dst;
2695   }
2696
2697 class T_S2op_1_di <string mnemonic, bits<2> MajOp, bits<3> MinOp>
2698   : T_S2op_1 <mnemonic, 0b0100, DoubleRegs, IntRegs, MajOp, MinOp, 0>;
2699
2700 let hasNewValue = 1 in
2701 class T_S2op_1_id <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
2702   : T_S2op_1 <mnemonic, 0b1000, IntRegs, DoubleRegs, MajOp, MinOp, isSat>;
2703
2704 let hasNewValue = 1 in
2705 class T_S2op_1_ii <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
2706   : T_S2op_1 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp, isSat>;
2707
2708 // Sign extend word to doubleword
2709 let isCodeGenOnly = 0 in
2710 def A2_sxtw   : T_S2op_1_di <"sxtw", 0b01, 0b000>;
2711
2712 def: Pat <(i64 (sext I32:$src)), (A2_sxtw I32:$src)>;
2713
2714 // Swizzle the bytes of a word
2715 let isCodeGenOnly = 0 in
2716 def A2_swiz : T_S2op_1_ii <"swiz", 0b10, 0b111>;
2717
2718 // Saturate
2719 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
2720   def A2_sat   : T_S2op_1_id <"sat", 0b11, 0b000>;
2721   def A2_satb  : T_S2op_1_ii <"satb", 0b11, 0b111>;
2722   def A2_satub : T_S2op_1_ii <"satub", 0b11, 0b110>;
2723   def A2_sath  : T_S2op_1_ii <"sath", 0b11, 0b100>;
2724   def A2_satuh : T_S2op_1_ii <"satuh", 0b11, 0b101>;
2725 }
2726
2727 let Itinerary = S_2op_tc_2_SLOT23, isCodeGenOnly = 0 in {
2728   // Absolute value word
2729   def A2_abs    : T_S2op_1_ii <"abs", 0b10, 0b100>;
2730
2731   let Defs = [USR_OVF] in
2732   def A2_abssat : T_S2op_1_ii <"abs", 0b10, 0b101, 1>;
2733
2734   // Negate with saturation
2735   let Defs = [USR_OVF] in
2736   def A2_negsat : T_S2op_1_ii <"neg", 0b10, 0b110, 1>;
2737 }
2738
2739 def: Pat<(i32 (select (i1 (setlt (i32 IntRegs:$src), 0)),
2740                       (i32 (sub 0, (i32 IntRegs:$src))),
2741                       (i32 IntRegs:$src))),
2742          (A2_abs IntRegs:$src)>;
2743
2744 let AddedComplexity = 50 in
2745 def: Pat<(i32 (xor (add (sra (i32 IntRegs:$src), (i32 31)),
2746                         (i32 IntRegs:$src)),
2747                    (sra (i32 IntRegs:$src), (i32 31)))),
2748          (A2_abs IntRegs:$src)>;
2749
2750 class T_S2op_2 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
2751                 RegisterClass RCIn, bits<3> MajOp, bits<3> MinOp,
2752                 bit isSat, bit isRnd, list<dag> pattern = []>
2753   : SInst <(outs RCOut:$dst),
2754   (ins RCIn:$src, u5Imm:$u5),
2755   "$dst = "#mnemonic#"($src, #$u5)"#!if(isSat, ":sat", "")
2756                                    #!if(isRnd, ":rnd", ""),
2757   pattern, "", S_2op_tc_2_SLOT23> {
2758     bits<5> dst;
2759     bits<5> src;
2760     bits<5> u5;
2761
2762     let IClass = 0b1000;
2763
2764     let Inst{27-24} = RegTyBits;
2765     let Inst{23-21} = MajOp;
2766     let Inst{20-16} = src;
2767     let Inst{13} = 0b0;
2768     let Inst{12-8} = u5;
2769     let Inst{7-5} = MinOp;
2770     let Inst{4-0} = dst;
2771   }
2772
2773 let hasNewValue = 1 in
2774 class T_S2op_2_ii <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2775                    bit isSat = 0, bit isRnd = 0, list<dag> pattern = []>
2776   : T_S2op_2 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp,
2777               isSat, isRnd, pattern>;
2778
2779 class T_S2op_shift <string mnemonic, bits<3> MajOp, bits<3> MinOp, SDNode OpNd>
2780   : T_S2op_2_ii <mnemonic, MajOp, MinOp, 0, 0,
2781     [(set (i32 IntRegs:$dst), (OpNd (i32 IntRegs:$src),
2782                                     (u5ImmPred:$u5)))]>;
2783
2784 // Arithmetic/logical shift right/left by immediate
2785 let Itinerary = S_2op_tc_1_SLOT23, isCodeGenOnly = 0 in {
2786   def S2_asr_i_r : T_S2op_shift <"asr", 0b000, 0b000, sra>;
2787   def S2_lsr_i_r : T_S2op_shift <"lsr", 0b000, 0b001, srl>;
2788   def S2_asl_i_r : T_S2op_shift <"asl", 0b000, 0b010, shl>;
2789 }
2790
2791 // Shift left by immediate with saturation
2792 let Defs = [USR_OVF], isCodeGenOnly = 0 in
2793 def S2_asl_i_r_sat : T_S2op_2_ii <"asl", 0b010, 0b010, 1>;
2794
2795 // Shift right with round
2796 let isCodeGenOnly = 0 in
2797 def S2_asr_i_r_rnd : T_S2op_2_ii <"asr", 0b010, 0b000, 0, 1>;
2798
2799 def: Pat<(i32 (sra (i32 (add (i32 (sra I32:$src1, u5ImmPred:$src2)),
2800                              (i32 1))),
2801                    (i32 1))),
2802          (S2_asr_i_r_rnd IntRegs:$src1, u5ImmPred:$src2)>;
2803
2804 class T_S2op_3<string opc, bits<2>MajOp, bits<3>minOp, bits<1> sat = 0>
2805   : SInst<(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss),
2806            "$Rdd = "#opc#"($Rss)"#!if(!eq(sat, 1),":sat","")> {
2807   bits<5> Rss;
2808   bits<5> Rdd;
2809   let IClass = 0b1000;
2810   let Inst{27-24} = 0;
2811   let Inst{23-22} = MajOp;
2812   let Inst{20-16} = Rss;
2813   let Inst{7-5} = minOp;
2814   let Inst{4-0} = Rdd;
2815 }
2816
2817 let isCodeGenOnly = 0 in {
2818 def A2_absp : T_S2op_3 <"abs", 0b10, 0b110>;
2819 def A2_negp : T_S2op_3 <"neg", 0b10, 0b101>;
2820 def A2_notp : T_S2op_3 <"not", 0b10, 0b100>;
2821 }
2822
2823 // Innterleave/deinterleave
2824 let isCodeGenOnly = 0 in {
2825 def S2_interleave   : T_S2op_3 <"interleave",   0b11, 0b101>;
2826 def S2_deinterleave : T_S2op_3 <"deinterleave", 0b11, 0b100>;
2827 }
2828
2829 //===----------------------------------------------------------------------===//
2830 // STYPE/BIT +
2831 //===----------------------------------------------------------------------===//
2832 // Bit count
2833
2834 let hasSideEffects = 0, hasNewValue = 1 in
2835 class T_COUNT_LEADING<string MnOp, bits<3> MajOp, bits<3> MinOp, bit Is32,
2836                 dag Out, dag Inp>
2837     : SInst<Out, Inp, "$Rd = "#MnOp#"($Rs)", [], "", S_2op_tc_1_SLOT23> {
2838   bits<5> Rs;
2839   bits<5> Rd;
2840   let IClass = 0b1000;
2841   let Inst{27} = 0b1;
2842   let Inst{26} = Is32;
2843   let Inst{25-24} = 0b00;
2844   let Inst{23-21} = MajOp;
2845   let Inst{20-16} = Rs;
2846   let Inst{7-5} = MinOp;
2847   let Inst{4-0} = Rd;
2848 }
2849
2850 class T_COUNT_LEADING_32<string MnOp, bits<3> MajOp, bits<3> MinOp>
2851     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b1,
2852                       (outs IntRegs:$Rd), (ins IntRegs:$Rs)>;
2853
2854 class T_COUNT_LEADING_64<string MnOp, bits<3> MajOp, bits<3> MinOp>
2855     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b0,
2856                       (outs IntRegs:$Rd), (ins DoubleRegs:$Rs)>;
2857
2858 let isCodeGenOnly = 0 in {
2859 def S2_cl0     : T_COUNT_LEADING_32<"cl0",     0b000, 0b101>;
2860 def S2_cl1     : T_COUNT_LEADING_32<"cl1",     0b000, 0b110>;
2861 def S2_ct0     : T_COUNT_LEADING_32<"ct0",     0b010, 0b100>;
2862 def S2_ct1     : T_COUNT_LEADING_32<"ct1",     0b010, 0b101>;
2863 def S2_cl0p    : T_COUNT_LEADING_64<"cl0",     0b010, 0b010>;
2864 def S2_cl1p    : T_COUNT_LEADING_64<"cl1",     0b010, 0b100>;
2865 def S2_clb     : T_COUNT_LEADING_32<"clb",     0b000, 0b100>;
2866 def S2_clbp    : T_COUNT_LEADING_64<"clb",     0b010, 0b000>;
2867 def S2_clbnorm : T_COUNT_LEADING_32<"normamt", 0b000, 0b111>;
2868 }
2869
2870 def: Pat<(i32 (ctlz I32:$Rs)),                (S2_cl0 I32:$Rs)>;
2871 def: Pat<(i32 (ctlz (not I32:$Rs))),          (S2_cl1 I32:$Rs)>;
2872 def: Pat<(i32 (cttz I32:$Rs)),                (S2_ct0 I32:$Rs)>;
2873 def: Pat<(i32 (cttz (not I32:$Rs))),          (S2_ct1 I32:$Rs)>;
2874 def: Pat<(i32 (trunc (ctlz I64:$Rss))),       (S2_cl0p I64:$Rss)>;
2875 def: Pat<(i32 (trunc (ctlz (not I64:$Rss)))), (S2_cl1p I64:$Rss)>;
2876
2877 // Bit set/clear/toggle
2878
2879 let hasSideEffects = 0, hasNewValue = 1 in
2880 class T_SCT_BIT_IMM<string MnOp, bits<3> MinOp>
2881     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, u5Imm:$u5),
2882             "$Rd = "#MnOp#"($Rs, #$u5)", [], "", S_2op_tc_1_SLOT23> {
2883   bits<5> Rd;
2884   bits<5> Rs;
2885   bits<5> u5;
2886   let IClass = 0b1000;
2887   let Inst{27-21} = 0b1100110;
2888   let Inst{20-16} = Rs;
2889   let Inst{13} = 0b0;
2890   let Inst{12-8} = u5;
2891   let Inst{7-5} = MinOp;
2892   let Inst{4-0} = Rd;
2893 }
2894
2895 let hasSideEffects = 0, hasNewValue = 1 in
2896 class T_SCT_BIT_REG<string MnOp, bits<2> MinOp>
2897     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
2898             "$Rd = "#MnOp#"($Rs, $Rt)", [], "", S_3op_tc_1_SLOT23> {
2899   bits<5> Rd;
2900   bits<5> Rs;
2901   bits<5> Rt;
2902   let IClass = 0b1100;
2903   let Inst{27-22} = 0b011010;
2904   let Inst{20-16} = Rs;
2905   let Inst{12-8} = Rt;
2906   let Inst{7-6} = MinOp;
2907   let Inst{4-0} = Rd;
2908 }
2909
2910 let isCodeGenOnly = 0 in {
2911 def S2_clrbit_i    : T_SCT_BIT_IMM<"clrbit",    0b001>;
2912 def S2_setbit_i    : T_SCT_BIT_IMM<"setbit",    0b000>;
2913 def S2_togglebit_i : T_SCT_BIT_IMM<"togglebit", 0b010>;
2914 def S2_clrbit_r    : T_SCT_BIT_REG<"clrbit",    0b01>;
2915 def S2_setbit_r    : T_SCT_BIT_REG<"setbit",    0b00>;
2916 def S2_togglebit_r : T_SCT_BIT_REG<"togglebit", 0b10>;
2917 }
2918
2919 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, u5ImmPred:$u5)))),
2920          (S2_clrbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
2921 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
2922          (S2_setbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
2923 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
2924          (S2_togglebit_i IntRegs:$Rs, u5ImmPred:$u5)>;
2925 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, (i32 IntRegs:$Rt))))),
2926          (S2_clrbit_r IntRegs:$Rs, IntRegs:$Rt)>;
2927 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
2928          (S2_setbit_r IntRegs:$Rs, IntRegs:$Rt)>;
2929 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
2930          (S2_togglebit_r IntRegs:$Rs, IntRegs:$Rt)>;
2931
2932 // Bit test
2933
2934 let hasSideEffects = 0 in
2935 class T_TEST_BIT_IMM<string MnOp, bits<3> MajOp>
2936     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u5Imm:$u5),
2937             "$Pd = "#MnOp#"($Rs, #$u5)",
2938             [], "", S_2op_tc_2early_SLOT23> {
2939   bits<2> Pd;
2940   bits<5> Rs;
2941   bits<5> u5;
2942   let IClass = 0b1000;
2943   let Inst{27-24} = 0b0101;
2944   let Inst{23-21} = MajOp;
2945   let Inst{20-16} = Rs;
2946   let Inst{13} = 0;
2947   let Inst{12-8} = u5;
2948   let Inst{1-0} = Pd;
2949 }
2950
2951 let hasSideEffects = 0 in
2952 class T_TEST_BIT_REG<string MnOp, bit IsNeg>
2953     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
2954             "$Pd = "#MnOp#"($Rs, $Rt)",
2955             [], "", S_3op_tc_2early_SLOT23> {
2956   bits<2> Pd;
2957   bits<5> Rs;
2958   bits<5> Rt;
2959   let IClass = 0b1100;
2960   let Inst{27-22} = 0b011100;
2961   let Inst{21} = IsNeg;
2962   let Inst{20-16} = Rs;
2963   let Inst{12-8} = Rt;
2964   let Inst{1-0} = Pd;
2965 }
2966
2967 let isCodeGenOnly = 0 in {
2968 def S2_tstbit_i : T_TEST_BIT_IMM<"tstbit", 0b000>;
2969 def S2_tstbit_r : T_TEST_BIT_REG<"tstbit", 0>;
2970 }
2971
2972 let AddedComplexity = 20 in { // Complexity greater than cmp reg-imm.
2973   def: Pat<(i1 (setne (and (shl 1, u5ImmPred:$u5), (i32 IntRegs:$Rs)), 0)),
2974            (S2_tstbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
2975   def: Pat<(i1 (setne (and (shl 1, (i32 IntRegs:$Rt)), (i32 IntRegs:$Rs)), 0)),
2976            (S2_tstbit_r IntRegs:$Rs, IntRegs:$Rt)>;
2977   def: Pat<(i1 (trunc (i32 IntRegs:$Rs))),
2978            (S2_tstbit_i IntRegs:$Rs, 0)>;
2979   def: Pat<(i1 (trunc (i64 DoubleRegs:$Rs))),
2980            (S2_tstbit_i (LoReg DoubleRegs:$Rs), 0)>;
2981 }
2982 let hasSideEffects = 0 in
2983 class T_TEST_BITS_IMM<string MnOp, bits<2> MajOp, bit IsNeg>
2984     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u6Imm:$u6),
2985             "$Pd = "#MnOp#"($Rs, #$u6)",
2986             [], "", S_2op_tc_2early_SLOT23> {
2987   bits<2> Pd;
2988   bits<5> Rs;
2989   bits<6> u6;
2990   let IClass = 0b1000;
2991   let Inst{27-24} = 0b0101;
2992   let Inst{23-22} = MajOp;
2993   let Inst{21} = IsNeg;
2994   let Inst{20-16} = Rs;
2995   let Inst{13-8} = u6;
2996   let Inst{1-0} = Pd;
2997 }
2998
2999 let hasSideEffects = 0 in
3000 class T_TEST_BITS_REG<string MnOp, bits<2> MajOp, bit IsNeg>
3001     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
3002             "$Pd = "#MnOp#"($Rs, $Rt)",
3003             [], "", S_3op_tc_2early_SLOT23> {
3004   bits<2> Pd;
3005   bits<5> Rs;
3006   bits<5> Rt;
3007   let IClass = 0b1100;
3008   let Inst{27-24} = 0b0111;
3009   let Inst{23-22} = MajOp;
3010   let Inst{21} = IsNeg;
3011   let Inst{20-16} = Rs;
3012   let Inst{12-8} = Rt;
3013   let Inst{1-0} = Pd;
3014 }
3015
3016 let isCodeGenOnly = 0 in {
3017 def C2_bitsclri : T_TEST_BITS_IMM<"bitsclr", 0b10, 0>;
3018 def C2_bitsclr  : T_TEST_BITS_REG<"bitsclr", 0b10, 0>;
3019 def C2_bitsset  : T_TEST_BITS_REG<"bitsset", 0b01, 0>;
3020 }
3021
3022 let AddedComplexity = 20 in { // Complexity greater than compare reg-imm.
3023   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), u6ImmPred:$u6), 0)),
3024            (C2_bitsclri IntRegs:$Rs, u6ImmPred:$u6)>;
3025   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), 0)),
3026            (C2_bitsclr IntRegs:$Rs, IntRegs:$Rt)>;
3027 }
3028
3029 let AddedComplexity = 10 in   // Complexity greater than compare reg-reg.
3030 def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), IntRegs:$Rt)),
3031          (C2_bitsset IntRegs:$Rs, IntRegs:$Rt)>;
3032
3033 //===----------------------------------------------------------------------===//
3034 // STYPE/BIT -
3035 //===----------------------------------------------------------------------===//
3036
3037 //===----------------------------------------------------------------------===//
3038 // STYPE/COMPLEX +
3039 //===----------------------------------------------------------------------===//
3040 //===----------------------------------------------------------------------===//
3041 // STYPE/COMPLEX -
3042 //===----------------------------------------------------------------------===//
3043
3044 //===----------------------------------------------------------------------===//
3045 // XTYPE/PERM +
3046 //===----------------------------------------------------------------------===//
3047
3048 //===----------------------------------------------------------------------===//
3049 // XTYPE/PERM -
3050 //===----------------------------------------------------------------------===//
3051
3052 //===----------------------------------------------------------------------===//
3053 // STYPE/PRED +
3054 //===----------------------------------------------------------------------===//
3055
3056 // Predicate transfer.
3057 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
3058 def C2_tfrpr : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps),
3059       "$Rd = $Ps", [], "", S_2op_tc_1_SLOT23> {
3060   bits<5> Rd;
3061   bits<2> Ps;
3062
3063   let IClass = 0b1000;
3064   let Inst{27-24} = 0b1001;
3065   let Inst{22} = 0b1;
3066   let Inst{17-16} = Ps;
3067   let Inst{4-0} = Rd;
3068 }
3069
3070 // Transfer general register to predicate.
3071 let hasSideEffects = 0, isCodeGenOnly = 0 in
3072 def C2_tfrrp: SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs),
3073       "$Pd = $Rs", [], "", S_2op_tc_2early_SLOT23> {
3074   bits<2> Pd;
3075   bits<5> Rs;
3076
3077   let IClass = 0b1000;
3078   let Inst{27-21} = 0b0101010;
3079   let Inst{20-16} = Rs;
3080   let Inst{1-0} = Pd;
3081 }
3082
3083
3084 //===----------------------------------------------------------------------===//
3085 // STYPE/PRED -
3086 //===----------------------------------------------------------------------===//
3087
3088 //===----------------------------------------------------------------------===//
3089 // STYPE/SHIFT +
3090 //===----------------------------------------------------------------------===//
3091 class S_2OpInstImm<string Mnemonic, bits<3>MajOp, bits<3>MinOp,
3092                    Operand Imm, list<dag> pattern = [], bit isRnd = 0>
3093   : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, Imm:$src2),
3094            "$dst = "#Mnemonic#"($src1, #$src2)"#!if(isRnd, ":rnd", ""),
3095            pattern> {
3096   bits<5> src1;
3097   bits<5> dst;
3098   let IClass = 0b1000;
3099   let Inst{27-24} = 0;
3100   let Inst{23-21} = MajOp;
3101   let Inst{20-16} = src1;
3102   let Inst{7-5} = MinOp;
3103   let Inst{4-0} = dst;
3104 }
3105
3106 class S_2OpInstImmI6<string Mnemonic, SDNode OpNode, bits<3>MinOp>
3107   : S_2OpInstImm<Mnemonic, 0b000, MinOp, u6Imm,
3108   [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
3109                                         u6ImmPred:$src2))]> {
3110   bits<6> src2;
3111   let Inst{13-8} = src2;
3112 }
3113
3114 // Shift by immediate.
3115 let isCodeGenOnly = 0 in {
3116 def S2_asr_i_p : S_2OpInstImmI6<"asr", sra, 0b000>;
3117 def S2_asl_i_p : S_2OpInstImmI6<"asl", shl, 0b010>;
3118 def S2_lsr_i_p : S_2OpInstImmI6<"lsr", srl, 0b001>;
3119 }
3120
3121 // Shift left by small amount and add.
3122 let AddedComplexity = 100, hasNewValue = 1, hasSideEffects = 0,
3123     isCodeGenOnly = 0 in
3124 def S2_addasl_rrri: SInst <(outs IntRegs:$Rd),
3125                            (ins IntRegs:$Rt, IntRegs:$Rs, u3Imm:$u3),
3126   "$Rd = addasl($Rt, $Rs, #$u3)" ,
3127   [(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rt),
3128                                 (shl (i32 IntRegs:$Rs), u3ImmPred:$u3)))],
3129   "", S_3op_tc_2_SLOT23> {
3130     bits<5> Rd;
3131     bits<5> Rt;
3132     bits<5> Rs;
3133     bits<3> u3;
3134
3135     let IClass = 0b1100;
3136
3137     let Inst{27-21} = 0b0100000;
3138     let Inst{20-16} = Rs;
3139     let Inst{13}    = 0b0;
3140     let Inst{12-8}  = Rt;
3141     let Inst{7-5}   = u3;
3142     let Inst{4-0}   = Rd;
3143   }
3144
3145 //===----------------------------------------------------------------------===//
3146 // STYPE/SHIFT -
3147 //===----------------------------------------------------------------------===//
3148
3149 //===----------------------------------------------------------------------===//
3150 // STYPE/VH +
3151 //===----------------------------------------------------------------------===//
3152 //===----------------------------------------------------------------------===//
3153 // STYPE/VH -
3154 //===----------------------------------------------------------------------===//
3155
3156 //===----------------------------------------------------------------------===//
3157 // STYPE/VW +
3158 //===----------------------------------------------------------------------===//
3159 //===----------------------------------------------------------------------===//
3160 // STYPE/VW -
3161 //===----------------------------------------------------------------------===//
3162
3163 //===----------------------------------------------------------------------===//
3164 // SYSTEM/SUPER +
3165 //===----------------------------------------------------------------------===//
3166
3167 //===----------------------------------------------------------------------===//
3168 // SYSTEM/USER +
3169 //===----------------------------------------------------------------------===//
3170 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDTNone, [SDNPHasChain]>;
3171
3172 let hasSideEffects = 1, isSoloAX = 1, isCodeGenOnly = 0 in
3173 def BARRIER : SYSInst<(outs), (ins),
3174                      "barrier",
3175                      [(HexagonBARRIER)],"",ST_tc_st_SLOT0> {
3176   let Inst{31-28} = 0b1010;
3177   let Inst{27-21} = 0b1000000;
3178 }
3179
3180 //===----------------------------------------------------------------------===//
3181 // SYSTEM/SUPER -
3182 //===----------------------------------------------------------------------===//
3183 //===----------------------------------------------------------------------===//
3184 // CRUSER - Type.
3185 //===----------------------------------------------------------------------===//
3186 // HW loop
3187 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3188     opExtendable = 0, hasSideEffects = 0 in
3189 class LOOP_iBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3190          : CRInst<(outs), (ins brOp:$offset, u10Imm:$src2),
3191            #mnemonic#"($offset, #$src2)",
3192            [], "" , CR_tc_3x_SLOT3> {
3193     bits<9> offset;
3194     bits<10> src2;
3195
3196     let IClass = 0b0110;
3197
3198     let Inst{27-22} = 0b100100;
3199     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3200     let Inst{20-16} = src2{9-5};
3201     let Inst{12-8} = offset{8-4};
3202     let Inst{7-5} = src2{4-2};
3203     let Inst{4-3} = offset{3-2};
3204     let Inst{1-0} = src2{1-0};
3205 }
3206
3207 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3208     opExtendable = 0, hasSideEffects = 0 in
3209 class LOOP_rBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3210          : CRInst<(outs), (ins brOp:$offset, IntRegs:$src2),
3211            #mnemonic#"($offset, $src2)",
3212            [], "" ,CR_tc_3x_SLOT3> {
3213     bits<9> offset;
3214     bits<5> src2;
3215
3216     let IClass = 0b0110;
3217
3218     let Inst{27-22} = 0b000000;
3219     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3220     let Inst{20-16} = src2;
3221     let Inst{12-8} = offset{8-4};
3222     let Inst{4-3} = offset{3-2};
3223   }
3224
3225 multiclass LOOP_ri<string mnemonic> {
3226   def i : LOOP_iBase<mnemonic, brtarget>;
3227   def r : LOOP_rBase<mnemonic, brtarget>;
3228 }
3229
3230
3231 let Defs = [SA0, LC0, USR], isCodeGenOnly = 0 in
3232 defm J2_loop0 : LOOP_ri<"loop0">;
3233
3234 // Interestingly only loop0's appear to set usr.lpcfg
3235 let Defs = [SA1, LC1], isCodeGenOnly = 0 in
3236 defm J2_loop1 : LOOP_ri<"loop1">;
3237
3238 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3239     Defs = [PC, LC0], Uses = [SA0, LC0] in {
3240 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
3241                        ":endloop0",
3242                        []>;
3243 }
3244
3245 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3246     Defs = [PC, LC1], Uses = [SA1, LC1] in {
3247 def ENDLOOP1 : Endloop<(outs), (ins brtarget:$offset),
3248                        ":endloop1",
3249                        []>;
3250 }
3251
3252 // Pipelined loop instructions, sp[123]loop0
3253 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3254     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3255     opExtendable = 0, isPredicateLate = 1 in
3256 class SPLOOP_iBase<string SP, bits<2> op>
3257   : CRInst <(outs), (ins brtarget:$r7_2, u10Imm:$U10),
3258   "p3 = sp"#SP#"loop0($r7_2, #$U10)" > {
3259     bits<9> r7_2;
3260     bits<10> U10;
3261
3262     let IClass = 0b0110;
3263
3264     let Inst{22-21} = op;
3265     let Inst{27-23} = 0b10011;
3266     let Inst{20-16} = U10{9-5};
3267     let Inst{12-8} = r7_2{8-4};
3268     let Inst{7-5} = U10{4-2};
3269     let Inst{4-3} = r7_2{3-2};
3270     let Inst{1-0} = U10{1-0};
3271   }
3272
3273 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3274     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3275     opExtendable = 0, isPredicateLate = 1 in
3276 class SPLOOP_rBase<string SP, bits<2> op>
3277   : CRInst <(outs), (ins brtarget:$r7_2, IntRegs:$Rs),
3278   "p3 = sp"#SP#"loop0($r7_2, $Rs)" > {
3279     bits<9> r7_2;
3280     bits<5> Rs;
3281
3282     let IClass = 0b0110;
3283
3284     let Inst{22-21} = op;
3285     let Inst{27-23} = 0b00001;
3286     let Inst{20-16} = Rs;
3287     let Inst{12-8} = r7_2{8-4};
3288     let Inst{4-3} = r7_2{3-2};
3289   }
3290
3291 multiclass SPLOOP_ri<string mnemonic, bits<2> op> {
3292   def i : SPLOOP_iBase<mnemonic, op>;
3293   def r : SPLOOP_rBase<mnemonic, op>;
3294 }
3295
3296 let isCodeGenOnly = 0 in {
3297 defm J2_ploop1s : SPLOOP_ri<"1", 0b01>;
3298 defm J2_ploop2s : SPLOOP_ri<"2", 0b10>;
3299 defm J2_ploop3s : SPLOOP_ri<"3", 0b11>;
3300 }
3301
3302 // Transfer to/from Control/GPR Guest/GPR
3303 let hasSideEffects = 0 in
3304 class TFR_CR_RS_base<RegisterClass CTRC, RegisterClass RC, bit isDouble>
3305   : CRInst <(outs CTRC:$dst), (ins RC:$src),
3306   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
3307     bits<5> dst;
3308     bits<5> src;
3309
3310     let IClass = 0b0110;
3311
3312     let Inst{27-25} = 0b001;
3313     let Inst{24} = isDouble;
3314     let Inst{23-21} = 0b001;
3315     let Inst{20-16} = src;
3316     let Inst{4-0} = dst;
3317   }
3318 let isCodeGenOnly = 0 in
3319 def A2_tfrrcr : TFR_CR_RS_base<CtrRegs, IntRegs, 0b0>;
3320 def : InstAlias<"m0 = $Rs", (A2_tfrrcr C6, IntRegs:$Rs)>;
3321 def : InstAlias<"m1 = $Rs", (A2_tfrrcr C7, IntRegs:$Rs)>;
3322
3323 let hasSideEffects = 0 in
3324 class TFR_RD_CR_base<RegisterClass RC, RegisterClass CTRC, bit isSingle>
3325   : CRInst <(outs RC:$dst), (ins CTRC:$src),
3326   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
3327     bits<5> dst;
3328     bits<5> src;
3329
3330     let IClass = 0b0110;
3331
3332     let Inst{27-26} = 0b10;
3333     let Inst{25} = isSingle;
3334     let Inst{24-21} = 0b0000;
3335     let Inst{20-16} = src;
3336     let Inst{4-0} = dst;
3337   }
3338
3339 let hasNewValue = 1, opNewValue = 0, isCodeGenOnly = 0 in
3340 def A2_tfrcrr : TFR_RD_CR_base<IntRegs, CtrRegs, 1>;
3341 def : InstAlias<"$Rd = m0", (A2_tfrcrr IntRegs:$Rd, C6)>;
3342 def : InstAlias<"$Rd = m1", (A2_tfrcrr IntRegs:$Rd, C7)>;
3343
3344 // Y4_trace: Send value to etm trace.
3345 let isSoloAX = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
3346 def Y4_trace: CRInst <(outs), (ins IntRegs:$Rs),
3347   "trace($Rs)"> {
3348     bits<5> Rs;
3349
3350     let IClass = 0b0110;
3351     let Inst{27-21} = 0b0010010;
3352     let Inst{20-16} = Rs;
3353   }
3354
3355 let AddedComplexity = 100, isPredicated = 1 in
3356 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
3357             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
3358             "Error; should not emit",
3359             [(set (i32 IntRegs:$dst),
3360              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
3361                           s12ImmPred:$src3)))]>;
3362
3363 let AddedComplexity = 100, isPredicated = 1 in
3364 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
3365             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
3366             "Error; should not emit",
3367             [(set (i32 IntRegs:$dst),
3368              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3369                           (i32 IntRegs:$src3))))]>;
3370
3371 let AddedComplexity = 100, isPredicated = 1 in
3372 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
3373                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
3374                      "Error; should not emit",
3375                      [(set (i32 IntRegs:$dst),
3376                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3377                                         s12ImmPred:$src3)))]>;
3378
3379 // Generate frameindex addresses.
3380 let isReMaterializable = 1 in
3381 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
3382              "$dst = add($src1)",
3383              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
3384
3385 // Support for generating global address.
3386 // Taken from X86InstrInfo.td.
3387 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
3388                                             SDTCisVT<0, i32>,
3389                                             SDTCisVT<1, i32>,
3390                                             SDTCisPtrTy<0>]>;
3391 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
3392 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
3393
3394 // HI/LO Instructions
3395 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3396 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3397                   "$dst.l = #LO($global)",
3398                   []>;
3399
3400 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3401 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3402                   "$dst.h = #HI($global)",
3403                   []>;
3404
3405 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3406 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3407                   "$dst.l = #LO($imm_value)",
3408                   []>;
3409
3410
3411 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3412 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3413                   "$dst.h = #HI($imm_value)",
3414                   []>;
3415
3416 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3417 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3418                   "$dst.l = #LO($jt)",
3419                   []>;
3420
3421 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3422 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3423                   "$dst.h = #HI($jt)",
3424                   []>;
3425
3426
3427 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3428 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3429                   "$dst.l = #LO($label)",
3430                   []>;
3431
3432 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
3433 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3434                   "$dst.h = #HI($label)",
3435                   []>;
3436
3437 // This pattern is incorrect. When we add small data, we should change
3438 // this pattern to use memw(#foo).
3439 // This is for sdata.
3440 let isMoveImm = 1 in
3441 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
3442               "$dst = CONST32(#$global)",
3443               [(set (i32 IntRegs:$dst),
3444                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
3445
3446 // This is for non-sdata.
3447 let isReMaterializable = 1, isMoveImm = 1 in
3448 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3449                   "$dst = CONST32(#$global)",
3450                   [(set (i32 IntRegs:$dst),
3451                         (HexagonCONST32 tglobaladdr:$global))]>;
3452
3453 let isReMaterializable = 1, isMoveImm = 1 in
3454 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3455                      "$dst = CONST32(#$jt)",
3456                      [(set (i32 IntRegs:$dst),
3457                            (HexagonCONST32 tjumptable:$jt))]>;
3458
3459 let isReMaterializable = 1, isMoveImm = 1 in
3460 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3461                     "$dst = CONST32(#$global)",
3462                     [(set (i32 IntRegs:$dst),
3463                           (HexagonCONST32_GP tglobaladdr:$global))]>;
3464
3465 let isReMaterializable = 1, isMoveImm = 1 in
3466 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
3467                        "$dst = CONST32(#$global)",
3468                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
3469
3470 // Map BlockAddress lowering to CONST32_Int_Real
3471 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
3472           (CONST32_Int_Real tblockaddress:$addr)>;
3473
3474 let isReMaterializable = 1, isMoveImm = 1 in
3475 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
3476                     "$dst = CONST32($label)",
3477                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
3478
3479 let isReMaterializable = 1, isMoveImm = 1 in
3480 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
3481                        "$dst = CONST64(#$global)",
3482                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
3483
3484 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
3485                   "$dst = xor($dst, $dst)",
3486                   [(set (i1 PredRegs:$dst), 0)]>;
3487
3488 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3489        "$dst = mpy($src1, $src2)",
3490        [(set (i32 IntRegs:$dst),
3491              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
3492                                         (i64 (sext (i32 IntRegs:$src2))))),
3493                               (i32 32)))))]>;
3494
3495 // Pseudo instructions.
3496 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
3497
3498 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
3499                                         SDTCisVT<1, i32> ]>;
3500
3501 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
3502                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
3503
3504 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
3505                     [SDNPHasChain, SDNPOutGlue]>;
3506
3507 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
3508
3509 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
3510            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
3511
3512 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
3513 // Optional Flag and Variable Arguments.
3514 // Its 1 Operand has pointer type.
3515 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
3516                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
3517
3518 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
3519  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
3520                         "Should never be emitted",
3521                         [(callseq_start timm:$amt)]>;
3522 }
3523
3524 let Defs = [R29, R30, R31], Uses = [R29] in {
3525  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
3526                       "Should never be emitted",
3527                       [(callseq_end timm:$amt1, timm:$amt2)]>;
3528 }
3529 // Call subroutine.
3530 let isCall = 1, hasSideEffects = 0,
3531   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
3532           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
3533   def CALL : JInst<(outs), (ins calltarget:$dst),
3534              "call $dst", []>;
3535 }
3536
3537 // Call subroutine indirectly.
3538 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in
3539 def J2_callr : JUMPR_MISC_CALLR<0, 1>;
3540
3541 // Indirect tail-call.
3542 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
3543 def TCRETURNR : T_JMPr;
3544
3545 // Direct tail-calls.
3546 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
3547 isTerminator = 1, isCodeGenOnly = 1 in {
3548   def TCRETURNtg   : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3549       [], "", J_tc_2early_SLOT23>;
3550   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3551       [], "", J_tc_2early_SLOT23>;
3552 }
3553
3554 // Map call instruction.
3555 def : Pat<(call (i32 IntRegs:$dst)),
3556       (J2_callr (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
3557 def : Pat<(call tglobaladdr:$dst),
3558       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
3559 def : Pat<(call texternalsym:$dst),
3560       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
3561 //Tail calls.
3562 def : Pat<(HexagonTCRet tglobaladdr:$dst),
3563       (TCRETURNtg tglobaladdr:$dst)>;
3564 def : Pat<(HexagonTCRet texternalsym:$dst),
3565       (TCRETURNtext texternalsym:$dst)>;
3566 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
3567       (TCRETURNR (i32 IntRegs:$dst))>;
3568
3569 // Atomic load and store support
3570 // 8 bit atomic load
3571 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
3572           (i32 (LDriub ADDRriS11_0:$src1))>;
3573
3574 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
3575           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
3576
3577 // 16 bit atomic load
3578 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
3579           (i32 (LDriuh ADDRriS11_1:$src1))>;
3580
3581 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
3582           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
3583
3584 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
3585           (i32 (LDriw ADDRriS11_2:$src1))>;
3586
3587 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
3588           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
3589
3590 // 64 bit atomic load
3591 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
3592           (i64 (LDrid ADDRriS11_3:$src1))>;
3593
3594 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
3595           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
3596
3597
3598 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
3599           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
3600
3601 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
3602                           (i32 IntRegs:$src1)),
3603           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
3604                          (i32 IntRegs:$src1))>;
3605
3606
3607 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
3608           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
3609
3610 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
3611                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
3612           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
3613                          (i32 IntRegs:$src1))>;
3614
3615 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
3616           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
3617
3618 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
3619                            (i32 IntRegs:$src1)),
3620           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
3621                          (i32 IntRegs:$src1))>;
3622
3623
3624
3625
3626 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
3627           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
3628
3629 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
3630                            (i64 DoubleRegs:$src1)),
3631           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
3632                          (i64 DoubleRegs:$src1))>;
3633
3634 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
3635 def : Pat <(and (i32 IntRegs:$src1), 65535),
3636       (A2_zxth (i32 IntRegs:$src1))>;
3637
3638 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
3639 def : Pat <(and (i32 IntRegs:$src1), 255),
3640       (A2_zxtb (i32 IntRegs:$src1))>;
3641
3642 // Map Add(p1, true) to p1 = not(p1).
3643 //     Add(p1, false) should never be produced,
3644 //     if it does, it got to be mapped to NOOP.
3645 def : Pat <(add (i1 PredRegs:$src1), -1),
3646       (C2_not (i1 PredRegs:$src1))>;
3647
3648 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
3649 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
3650       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
3651                            s8ImmPred:$src2))>;
3652
3653 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
3654 // => r0 = TFR_condset_ri(p0, r1, #i)
3655 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
3656                    (i32 IntRegs:$src3)),
3657       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
3658                            s12ImmPred:$src2))>;
3659
3660 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
3661 // => r0 = TFR_condset_ir(p0, #i, r1)
3662 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
3663       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
3664                            (i32 IntRegs:$src2)))>;
3665
3666 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
3667 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
3668       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
3669
3670 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
3671 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
3672       (i1 (C2_andn (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3673
3674
3675 let AddedComplexity = 100 in
3676 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
3677       (i64 (A2_combinew (A2_tfrsi 0),
3678                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
3679       Requires<[NoV4T]>;
3680
3681 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
3682 let AddedComplexity = 10 in
3683 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
3684       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (A2_tfrsi 0x1)))>;
3685
3686 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = A2_sxtw(Rss.lo).
3687 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
3688       (i64 (A2_sxtw (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
3689
3690 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = A2_sxtw(SXTH(Rss.lo)).
3691 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
3692       (i64 (A2_sxtw (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3693                                                  subreg_loreg))))))>;
3694
3695 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = A2_sxtw(SXTB(Rss.lo)).
3696 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
3697       (i64 (A2_sxtw (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3698                                                  subreg_loreg))))))>;
3699
3700 // We want to prevent emitting pnot's as much as possible.
3701 // Map brcond with an unsupported setcc to a J2_jumpf.
3702 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3703                         bb:$offset),
3704       (J2_jumpf (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
3705                 bb:$offset)>;
3706
3707 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
3708                         bb:$offset),
3709       (J2_jumpf (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
3710
3711 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
3712       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
3713
3714 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
3715       (J2_jumpt (i1 PredRegs:$src1), bb:$offset)>;
3716
3717 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
3718 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
3719                         bb:$offset),
3720       (J2_jumpf (C2_cmpgti (i32 IntRegs:$src1),
3721                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
3722
3723 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
3724 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3725                         bb:$offset),
3726       (J2_jumpt (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
3727
3728 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3729                    bb:$offset),
3730       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
3731                    bb:$offset)>;
3732
3733 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3734                         bb:$offset),
3735       (J2_jumpf (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
3736                 bb:$offset)>;
3737
3738 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3739                    bb:$offset),
3740       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3741                 bb:$offset)>;
3742
3743 // Map from a 64-bit select to an emulated 64-bit mux.
3744 // Hexagon does not support 64-bit MUXes; so emulate with combines.
3745 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
3746                    (i64 DoubleRegs:$src3)),
3747       (i64 (A2_combinew (i32 (C2_mux (i1 PredRegs:$src1),
3748                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3749                                                          subreg_hireg)),
3750                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
3751                                                          subreg_hireg)))),
3752                        (i32 (C2_mux (i1 PredRegs:$src1),
3753                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3754                                                          subreg_loreg)),
3755                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
3756                                                          subreg_loreg))))))>;
3757
3758 // Map from a 1-bit select to logical ops.
3759 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
3760 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
3761                    (i1 PredRegs:$src3)),
3762       (C2_or (C2_and (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
3763              (C2_and (C2_not (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
3764
3765 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
3766 def : Pat<(i1 (load ADDRriS11_2:$addr)),
3767       (i1 (C2_tfrrp (i32 (LDrib ADDRriS11_2:$addr))))>;
3768
3769 // Map for truncating from 64 immediates to 32 bit immediates.
3770 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
3771       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
3772
3773 // Map for truncating from i64 immediates to i1 bit immediates.
3774 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
3775        (i1 (C2_tfrrp (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3776                                           subreg_loreg))))>;
3777
3778 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
3779 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3780       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3781                                                      subreg_loreg)))>;
3782
3783 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
3784 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3785       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3786                                                      subreg_loreg)))>;
3787 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
3788 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
3789       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3790                                                      subreg_loreg)))>;
3791
3792 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
3793 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3794       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3795                                                      subreg_loreg)))>;
3796
3797 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
3798 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3799       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
3800
3801
3802 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
3803 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3804       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
3805
3806 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
3807 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
3808       (STrib ADDRriS11_2:$addr, (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0)) )>;
3809
3810 // Map Rdd = anyext(Rs) -> Rdd = A2_sxtw(Rs).
3811 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
3812 // Better way to do this?
3813 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
3814       (i64 (A2_sxtw (i32 IntRegs:$src1)))>;
3815
3816 // Map cmple -> cmpgt.
3817 // rs <= rt -> !(rs > rt).
3818 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
3819       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
3820
3821 // rs <= rt -> !(rs > rt).
3822 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3823       (i1 (C2_not (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3824
3825 // Rss <= Rtt -> !(Rss > Rtt).
3826 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3827       (i1 (C2_not (C2_cmpgtp (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3828
3829 // Map cmpne -> cmpeq.
3830 // Hexagon_TODO: We should improve on this.
3831 // rs != rt -> !(rs == rt).
3832 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
3833       (i1 (C2_not(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
3834
3835 // Map cmpne(Rs) -> !cmpeqe(Rs).
3836 // rs != rt -> !(rs == rt).
3837 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3838       (i1 (C2_not (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
3839
3840 // Convert setne back to xor for hexagon since we compute w/ pred registers.
3841 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
3842       (i1 (C2_xor (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3843
3844 // Map cmpne(Rss) -> !cmpew(Rss).
3845 // rs != rt -> !(rs == rt).
3846 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3847       (i1 (C2_not (i1 (C2_cmpeqp (i64 DoubleRegs:$src1),
3848                                      (i64 DoubleRegs:$src2)))))>;
3849
3850 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
3851 // rs >= rt -> !(rt > rs).
3852 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3853       (i1 (C2_not (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
3854
3855 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
3856 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
3857       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
3858
3859 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
3860 // rss >= rtt -> !(rtt > rss).
3861 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3862       (i1 (C2_not (i1 (C2_cmpgtp (i64 DoubleRegs:$src2),
3863                                 (i64 DoubleRegs:$src1)))))>;
3864
3865 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
3866 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
3867 // rs < rt -> !(rs >= rt).
3868 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
3869       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
3870
3871 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
3872 // rs < rt -> rt > rs.
3873 // We can let assembler map it, or we can do in the compiler itself.
3874 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3875       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3876
3877 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
3878 // rss < rtt -> (rtt > rss).
3879 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3880       (i1 (C2_cmpgtp (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3881
3882 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
3883 // rs < rt -> rt > rs.
3884 // We can let assembler map it, or we can do in the compiler itself.
3885 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3886       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3887
3888 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
3889 // rs < rt -> rt > rs.
3890 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3891       (i1 (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3892
3893 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
3894 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
3895       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
3896
3897 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
3898 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
3899       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
3900
3901 // Generate cmpgtu(Rs, #u9)
3902 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
3903       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
3904
3905 // Map from Rs >= Rt -> !(Rt > Rs).
3906 // rs >= rt -> !(rt > rs).
3907 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3908       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
3909
3910 // Map from Rs >= Rt -> !(Rt > Rs).
3911 // rs >= rt -> !(rt > rs).
3912 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3913       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
3914
3915 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
3916 // Map from (Rs <= Rt) -> !(Rs > Rt).
3917 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3918       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3919
3920 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
3921 // Map from (Rs <= Rt) -> !(Rs > Rt).
3922 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3923       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3924
3925 // Sign extends.
3926 // i1 -> i32
3927 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
3928       (i32 (C2_muxii (i1 PredRegs:$src1), -1, 0))>;
3929
3930 // i1 -> i64
3931 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
3932       (i64 (A2_combinew (A2_tfrsi -1), (C2_muxii (i1 PredRegs:$src1), -1, 0)))>;
3933
3934 // Convert sign-extended load back to load and sign extend.
3935 // i8 -> i64
3936 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
3937       (i64 (A2_sxtw (LDrib ADDRriS11_0:$src1)))>;
3938
3939 // Convert any-extended load back to load and sign extend.
3940 // i8 -> i64
3941 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
3942       (i64 (A2_sxtw (LDrib ADDRriS11_0:$src1)))>;
3943
3944 // Convert sign-extended load back to load and sign extend.
3945 // i16 -> i64
3946 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
3947       (i64 (A2_sxtw (LDrih ADDRriS11_1:$src1)))>;
3948
3949 // Convert sign-extended load back to load and sign extend.
3950 // i32 -> i64
3951 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
3952       (i64 (A2_sxtw (LDriw ADDRriS11_2:$src1)))>;
3953
3954
3955 // Zero extends.
3956 // i1 -> i32
3957 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
3958       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3959
3960 // i1 -> i64
3961 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
3962       (i64 (A2_combinew (A2_tfrsi 0), (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
3963       Requires<[NoV4T]>;
3964
3965 // i32 -> i64
3966 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
3967       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
3968       Requires<[NoV4T]>;
3969
3970 // i8 -> i64
3971 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
3972       (i64 (A2_combinew (A2_tfrsi 0), (LDriub ADDRriS11_0:$src1)))>,
3973       Requires<[NoV4T]>;
3974
3975 let AddedComplexity = 20 in
3976 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
3977                                 s11_0ExtPred:$offset))),
3978       (i64 (A2_combinew (A2_tfrsi 0), (LDriub_indexed IntRegs:$src1,
3979                                   s11_0ExtPred:$offset)))>,
3980       Requires<[NoV4T]>;
3981
3982 // i1 -> i64
3983 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
3984       (i64 (A2_combinew (A2_tfrsi 0), (LDriub ADDRriS11_0:$src1)))>,
3985       Requires<[NoV4T]>;
3986
3987 let AddedComplexity = 20 in
3988 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
3989                                 s11_0ExtPred:$offset))),
3990       (i64 (A2_combinew (A2_tfrsi 0), (LDriub_indexed IntRegs:$src1,
3991                                   s11_0ExtPred:$offset)))>,
3992       Requires<[NoV4T]>;
3993
3994 // i16 -> i64
3995 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
3996       (i64 (A2_combinew (A2_tfrsi 0), (LDriuh ADDRriS11_1:$src1)))>,
3997       Requires<[NoV4T]>;
3998
3999 let AddedComplexity = 20 in
4000 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
4001                                   s11_1ExtPred:$offset))),
4002       (i64 (A2_combinew (A2_tfrsi 0), (LDriuh_indexed IntRegs:$src1,
4003                                   s11_1ExtPred:$offset)))>,
4004       Requires<[NoV4T]>;
4005
4006 // i32 -> i64
4007 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
4008       (i64 (A2_combinew (A2_tfrsi 0), (LDriw ADDRriS11_2:$src1)))>,
4009       Requires<[NoV4T]>;
4010
4011 let AddedComplexity = 100 in
4012 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4013       (i64 (A2_combinew (A2_tfrsi 0), (LDriw_indexed IntRegs:$src1,
4014                                   s11_2ExtPred:$offset)))>,
4015       Requires<[NoV4T]>;
4016
4017 let AddedComplexity = 10 in
4018 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
4019       (i32 (LDriw ADDRriS11_0:$src1))>;
4020
4021 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4022 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
4023       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4024
4025 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4026 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
4027       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4028
4029 // Map from Rss = Pd to Rdd = A2_sxtw (mux(Pd, #1, #0))
4030 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
4031       (i64 (A2_sxtw (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))))>;
4032
4033
4034 let AddedComplexity = 100 in
4035 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4036                            (i32 32))),
4037                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4038                                          s11_2ExtPred:$offset2)))))),
4039         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4040                         (LDriw_indexed IntRegs:$src2,
4041                                        s11_2ExtPred:$offset2)))>;
4042
4043 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4044                            (i32 32))),
4045                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4046         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4047                         (LDriw ADDRriS11_2:$srcLow)))>;
4048
4049 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4050                            (i32 32))),
4051                (i64 (zext (i32 IntRegs:$srcLow))))),
4052         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4053                         IntRegs:$srcLow))>;
4054
4055 let AddedComplexity = 100 in
4056 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4057                            (i32 32))),
4058                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4059                                          s11_2ExtPred:$offset2)))))),
4060         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4061                         (LDriw_indexed IntRegs:$src2,
4062                                        s11_2ExtPred:$offset2)))>;
4063
4064 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4065                            (i32 32))),
4066                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4067         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4068                         (LDriw ADDRriS11_2:$srcLow)))>;
4069
4070 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4071                            (i32 32))),
4072                (i64 (zext (i32 IntRegs:$srcLow))))),
4073         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4074                         IntRegs:$srcLow))>;
4075
4076 // Any extended 64-bit load.
4077 // anyext i32 -> i64
4078 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
4079       (i64 (A2_combinew (A2_tfrsi 0), (LDriw ADDRriS11_2:$src1)))>,
4080       Requires<[NoV4T]>;
4081
4082 // When there is an offset we should prefer the pattern below over the pattern above.
4083 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
4084 // So this complexity below is comfortably higher to allow for choosing the below.
4085 // If this is not done then we generate addresses such as
4086 // ********************************************
4087 //        r1 = add (r0, #4)
4088 //        r1 = memw(r1 + #0)
4089 //  instead of
4090 //        r1 = memw(r0 + #4)
4091 // ********************************************
4092 let AddedComplexity = 100 in
4093 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4094       (i64 (A2_combinew (A2_tfrsi 0), (LDriw_indexed IntRegs:$src1,
4095                                   s11_2ExtPred:$offset)))>,
4096       Requires<[NoV4T]>;
4097
4098 // anyext i16 -> i64.
4099 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
4100       (i64 (A2_combinew (A2_tfrsi 0), (LDrih ADDRriS11_2:$src1)))>,
4101       Requires<[NoV4T]>;
4102
4103 let AddedComplexity = 20 in
4104 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
4105                                   s11_1ExtPred:$offset))),
4106       (i64 (A2_combinew (A2_tfrsi 0), (LDrih_indexed IntRegs:$src1,
4107                                   s11_1ExtPred:$offset)))>,
4108       Requires<[NoV4T]>;
4109
4110 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
4111 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
4112       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
4113       Requires<[NoV4T]>;
4114
4115 // Multiply 64-bit unsigned and use upper result.
4116 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4117       (i64
4118        (M2_dpmpyuu_acc_s0
4119         (i64
4120          (A2_combinew
4121           (A2_tfrsi 0),
4122            (i32
4123             (EXTRACT_SUBREG
4124              (i64
4125               (S2_lsr_i_p
4126                (i64
4127                 (M2_dpmpyuu_acc_s0
4128                  (i64
4129                   (M2_dpmpyuu_acc_s0
4130                    (i64
4131                     (A2_combinew (A2_tfrsi 0),
4132                      (i32
4133                       (EXTRACT_SUBREG
4134                        (i64
4135                         (S2_lsr_i_p
4136                          (i64
4137                           (M2_dpmpyuu_s0
4138                             (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4139                                                        subreg_loreg)),
4140                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4141                                                        subreg_loreg)))), 32)),
4142                        subreg_loreg)))),
4143                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4144                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4145                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4146                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4147                32)), subreg_loreg)))),
4148         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4149         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4150
4151 // Multiply 64-bit signed and use upper result.
4152 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4153       (i64
4154        (M2_dpmpyss_acc_s0
4155         (i64
4156          (A2_combinew (A2_tfrsi 0),
4157           (i32
4158            (EXTRACT_SUBREG
4159             (i64
4160              (S2_lsr_i_p
4161               (i64
4162                (M2_dpmpyss_acc_s0
4163                 (i64
4164                  (M2_dpmpyss_acc_s0
4165                   (i64
4166                    (A2_combinew (A2_tfrsi 0),
4167                     (i32
4168                      (EXTRACT_SUBREG
4169                       (i64
4170                        (S2_lsr_i_p
4171                         (i64
4172                          (M2_dpmpyuu_s0
4173                            (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4174                                                       subreg_loreg)),
4175                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4176                                                       subreg_loreg)))), 32)),
4177                       subreg_loreg)))),
4178                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4179                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4180                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4181                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4182               32)), subreg_loreg)))),
4183         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4184         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4185
4186 // Hexagon specific ISD nodes.
4187 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
4188 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
4189                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
4190 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
4191                                   SDTHexagonADJDYNALLOC>;
4192 // Needed to tag these instructions for stack layout.
4193 let usesCustomInserter = 1 in
4194 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
4195                                                      s16Imm:$src2),
4196                   "$dst = add($src1, #$src2)",
4197                   [(set (i32 IntRegs:$dst),
4198                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
4199                                              s16ImmPred:$src2))]>;
4200
4201 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
4202 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
4203 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
4204                 "$dst = $src1",
4205                 [(set (i32 IntRegs:$dst),
4206                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
4207
4208 let AddedComplexity = 100 in
4209 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
4210       (COPY (i32 IntRegs:$src1))>;
4211
4212 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
4213
4214 def : Pat<(HexagonWrapperJT tjumptable:$dst),
4215           (i32 (CONST32_set_jt tjumptable:$dst))>;
4216
4217 // XTYPE/SHIFT
4218 //
4219 //===----------------------------------------------------------------------===//
4220 // Template Class
4221 // Shift by immediate/register and accumulate/logical
4222 //===----------------------------------------------------------------------===//
4223
4224 // Rx[+-&|]=asr(Rs,#u5)
4225 // Rx[+-&|^]=lsr(Rs,#u5)
4226 // Rx[+-&|^]=asl(Rs,#u5)
4227
4228 let hasNewValue = 1, opNewValue = 0 in
4229 class T_shift_imm_acc_r <string opc1, string opc2, SDNode OpNode1,
4230                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4231   : SInst_acc<(outs IntRegs:$Rx),
4232               (ins IntRegs:$src1, IntRegs:$Rs, u5Imm:$u5),
4233   "$Rx "#opc2#opc1#"($Rs, #$u5)",
4234   [(set (i32 IntRegs:$Rx),
4235          (OpNode2 (i32 IntRegs:$src1),
4236                   (OpNode1 (i32 IntRegs:$Rs), u5ImmPred:$u5)))],
4237   "$src1 = $Rx", S_2op_tc_2_SLOT23> {
4238     bits<5> Rx;
4239     bits<5> Rs;
4240     bits<5> u5;
4241
4242     let IClass = 0b1000;
4243
4244     let Inst{27-24} = 0b1110;
4245     let Inst{23-22} = majOp{2-1};
4246     let Inst{13} = 0b0;
4247     let Inst{7} = majOp{0};
4248     let Inst{6-5} = minOp;
4249     let Inst{4-0} = Rx;
4250     let Inst{20-16} = Rs;
4251     let Inst{12-8} = u5;
4252   }
4253
4254 // Rx[+-&|]=asr(Rs,Rt)
4255 // Rx[+-&|^]=lsr(Rs,Rt)
4256 // Rx[+-&|^]=asl(Rs,Rt)
4257
4258 let hasNewValue = 1, opNewValue = 0 in
4259 class T_shift_reg_acc_r <string opc1, string opc2, SDNode OpNode1,
4260                          SDNode OpNode2, bits<2> majOp, bits<2> minOp>
4261   : SInst_acc<(outs IntRegs:$Rx),
4262               (ins IntRegs:$src1, IntRegs:$Rs, IntRegs:$Rt),
4263   "$Rx "#opc2#opc1#"($Rs, $Rt)",
4264   [(set (i32 IntRegs:$Rx),
4265          (OpNode2 (i32 IntRegs:$src1),
4266                   (OpNode1 (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))],
4267   "$src1 = $Rx", S_3op_tc_2_SLOT23 > {
4268     bits<5> Rx;
4269     bits<5> Rs;
4270     bits<5> Rt;
4271
4272     let IClass = 0b1100;
4273
4274     let Inst{27-24} = 0b1100;
4275     let Inst{23-22} = majOp;
4276     let Inst{7-6} = minOp;
4277     let Inst{4-0} = Rx;
4278     let Inst{20-16} = Rs;
4279     let Inst{12-8} = Rt;
4280   }
4281
4282 // Rxx[+-&|]=asr(Rss,#u6)
4283 // Rxx[+-&|^]=lsr(Rss,#u6)
4284 // Rxx[+-&|^]=asl(Rss,#u6)
4285
4286 class T_shift_imm_acc_p <string opc1, string opc2, SDNode OpNode1,
4287                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4288   : SInst_acc<(outs DoubleRegs:$Rxx),
4289               (ins DoubleRegs:$src1, DoubleRegs:$Rss, u6Imm:$u6),
4290   "$Rxx "#opc2#opc1#"($Rss, #$u6)",
4291   [(set (i64 DoubleRegs:$Rxx),
4292         (OpNode2 (i64 DoubleRegs:$src1),
4293                  (OpNode1 (i64 DoubleRegs:$Rss), u6ImmPred:$u6)))],
4294   "$src1 = $Rxx", S_2op_tc_2_SLOT23> {
4295     bits<5> Rxx;
4296     bits<5> Rss;
4297     bits<6> u6;
4298
4299     let IClass = 0b1000;
4300
4301     let Inst{27-24} = 0b0010;
4302     let Inst{23-22} = majOp{2-1};
4303     let Inst{7} = majOp{0};
4304     let Inst{6-5} = minOp;
4305     let Inst{4-0} = Rxx;
4306     let Inst{20-16} = Rss;
4307     let Inst{13-8} = u6;
4308   }
4309
4310
4311 // Rxx[+-&|]=asr(Rss,Rt)
4312 // Rxx[+-&|^]=lsr(Rss,Rt)
4313 // Rxx[+-&|^]=asl(Rss,Rt)
4314 // Rxx[+-&|^]=lsl(Rss,Rt)
4315
4316 class T_shift_reg_acc_p <string opc1, string opc2, SDNode OpNode1,
4317                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4318   : SInst_acc<(outs DoubleRegs:$Rxx),
4319               (ins DoubleRegs:$src1, DoubleRegs:$Rss, IntRegs:$Rt),
4320   "$Rxx "#opc2#opc1#"($Rss, $Rt)",
4321   [(set (i64 DoubleRegs:$Rxx),
4322         (OpNode2 (i64 DoubleRegs:$src1),
4323                  (OpNode1 (i64 DoubleRegs:$Rss), (i32 IntRegs:$Rt))))],
4324   "$src1 = $Rxx", S_3op_tc_2_SLOT23> {
4325     bits<5> Rxx;
4326     bits<5> Rss;
4327     bits<5> Rt;
4328
4329     let IClass = 0b1100;
4330
4331     let Inst{27-24} = 0b1011;
4332     let Inst{23-21} = majOp;
4333     let Inst{20-16} = Rss;
4334     let Inst{12-8} = Rt;
4335     let Inst{7-6} = minOp;
4336     let Inst{4-0} = Rxx;
4337   }
4338
4339 //===----------------------------------------------------------------------===//
4340 // Multi-class for the shift instructions with logical/arithmetic operators.
4341 //===----------------------------------------------------------------------===//
4342
4343 multiclass xtype_imm_base<string OpcStr1, string OpcStr2, SDNode OpNode1,
4344                          SDNode OpNode2, bits<3> majOp, bits<2> minOp > {
4345   def _i_r#NAME : T_shift_imm_acc_r< OpcStr1, OpcStr2, OpNode1,
4346                                      OpNode2, majOp, minOp >;
4347   def _i_p#NAME : T_shift_imm_acc_p< OpcStr1, OpcStr2, OpNode1,
4348                                      OpNode2, majOp, minOp >;
4349 }
4350
4351 multiclass xtype_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
4352   let AddedComplexity = 100 in
4353   defm _acc  : xtype_imm_base< opc1, "+= ", OpNode, add, 0b001, minOp>;
4354
4355   defm _nac  : xtype_imm_base< opc1, "-= ", OpNode, sub, 0b000, minOp>;
4356   defm _and  : xtype_imm_base< opc1, "&= ", OpNode, and, 0b010, minOp>;
4357   defm _or   : xtype_imm_base< opc1, "|= ", OpNode,  or, 0b011, minOp>;
4358 }
4359
4360 multiclass xtype_xor_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
4361 let AddedComplexity = 100 in
4362   defm _xacc  : xtype_imm_base< opc1, "^= ", OpNode, xor, 0b100, minOp>;
4363 }
4364
4365 let isCodeGenOnly = 0 in {
4366 defm S2_asr : xtype_imm_acc<"asr", sra, 0b00>;
4367
4368 defm S2_lsr : xtype_imm_acc<"lsr", srl, 0b01>,
4369               xtype_xor_imm_acc<"lsr", srl, 0b01>;
4370
4371 defm S2_asl : xtype_imm_acc<"asl", shl, 0b10>,
4372               xtype_xor_imm_acc<"asl", shl, 0b10>;
4373 }
4374
4375 multiclass xtype_reg_acc_r<string opc1, SDNode OpNode, bits<2>minOp> {
4376   let AddedComplexity = 100 in
4377   def _acc : T_shift_reg_acc_r <opc1, "+= ", OpNode, add, 0b11, minOp>;
4378
4379   def _nac : T_shift_reg_acc_r <opc1, "-= ", OpNode, sub, 0b10, minOp>;
4380   def _and : T_shift_reg_acc_r <opc1, "&= ", OpNode, and, 0b01, minOp>;
4381   def _or  : T_shift_reg_acc_r <opc1, "|= ", OpNode,  or, 0b00, minOp>;
4382 }
4383
4384 multiclass xtype_reg_acc_p<string opc1, SDNode OpNode, bits<2>minOp> {
4385   let AddedComplexity = 100 in
4386   def _acc : T_shift_reg_acc_p <opc1, "+= ", OpNode, add, 0b110, minOp>;
4387
4388   def _nac : T_shift_reg_acc_p <opc1, "-= ", OpNode, sub, 0b100, minOp>;
4389   def _and : T_shift_reg_acc_p <opc1, "&= ", OpNode, and, 0b010, minOp>;
4390   def _or  : T_shift_reg_acc_p <opc1, "|= ", OpNode,  or, 0b000, minOp>;
4391   def _xor : T_shift_reg_acc_p <opc1, "^= ", OpNode, xor, 0b011, minOp>;
4392 }
4393
4394 multiclass xtype_reg_acc<string OpcStr, SDNode OpNode, bits<2> minOp > {
4395   defm _r_r : xtype_reg_acc_r <OpcStr, OpNode, minOp>;
4396   defm _r_p : xtype_reg_acc_p <OpcStr, OpNode, minOp>;
4397 }
4398
4399 let isCodeGenOnly = 0 in {
4400 defm S2_asl : xtype_reg_acc<"asl", shl, 0b10>;
4401 defm S2_asr : xtype_reg_acc<"asr", sra, 0b00>;
4402 defm S2_lsr : xtype_reg_acc<"lsr", srl, 0b01>;
4403 defm S2_lsl : xtype_reg_acc<"lsl", shl, 0b11>;
4404 }
4405
4406 //===----------------------------------------------------------------------===//
4407 let hasSideEffects = 0 in
4408 class T_S3op_1 <string mnemonic, RegisterClass RC, bits<2> MajOp, bits<3> MinOp,
4409                 bit SwapOps, bit isSat = 0, bit isRnd = 0, bit hasShift = 0>
4410   : SInst <(outs RC:$dst),
4411            (ins DoubleRegs:$src1, DoubleRegs:$src2),
4412   "$dst = "#mnemonic#"($src1, $src2)"#!if(isRnd, ":rnd", "")
4413                                      #!if(hasShift,":>>1","")
4414                                      #!if(isSat, ":sat", ""),
4415   [], "", S_3op_tc_2_SLOT23 > {
4416     bits<5> dst;
4417     bits<5> src1;
4418     bits<5> src2;
4419
4420     let IClass = 0b1100;
4421
4422     let Inst{27-24} = 0b0001;
4423     let Inst{23-22} = MajOp;
4424     let Inst{20-16} = !if (SwapOps, src2, src1);
4425     let Inst{12-8}  = !if (SwapOps, src1, src2);
4426     let Inst{7-5}   = MinOp;
4427     let Inst{4-0}   = dst;
4428   }
4429
4430 class T_S3op_64 <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit SwapOps,
4431                  bit isSat = 0, bit isRnd = 0, bit hasShift = 0 >
4432   : T_S3op_1 <mnemonic, DoubleRegs, MajOp, MinOp, SwapOps,
4433               isSat, isRnd, hasShift>;
4434
4435 let isCodeGenOnly = 0 in
4436 def S2_lfsp : T_S3op_64 < "lfs", 0b10, 0b110, 0>;
4437
4438 //===----------------------------------------------------------------------===//
4439 // Template class used by vector shift, vector rotate, vector neg,
4440 // 32-bit shift, 64-bit shifts, etc.
4441 //===----------------------------------------------------------------------===//
4442
4443 let hasSideEffects = 0 in
4444 class T_S3op_3 <string mnemonic, RegisterClass RC, bits<2> MajOp,
4445                  bits<2> MinOp, bit isSat = 0, list<dag> pattern = [] >
4446   : SInst <(outs RC:$dst),
4447            (ins RC:$src1, IntRegs:$src2),
4448   "$dst = "#mnemonic#"($src1, $src2)"#!if(isSat, ":sat", ""),
4449   pattern, "", S_3op_tc_1_SLOT23> {
4450     bits<5> dst;
4451     bits<5> src1;
4452     bits<5> src2;
4453
4454     let IClass = 0b1100;
4455
4456     let Inst{27-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b0110, 0b0011);
4457     let Inst{23-22} = MajOp;
4458     let Inst{20-16} = src1;
4459     let Inst{12-8} = src2;
4460     let Inst{7-6} = MinOp;
4461     let Inst{4-0} = dst;
4462   }
4463
4464 let hasNewValue = 1 in
4465 class T_S3op_shift32 <string mnemonic, SDNode OpNode, bits<2> MinOp>
4466   : T_S3op_3 <mnemonic, IntRegs, 0b01, MinOp, 0,
4467     [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
4468                                       (i32 IntRegs:$src2)))]>;
4469
4470 let hasNewValue = 1, Itinerary = S_3op_tc_2_SLOT23 in
4471 class T_S3op_shift32_Sat <string mnemonic, bits<2> MinOp>
4472   : T_S3op_3 <mnemonic, IntRegs, 0b00, MinOp, 1, []>;
4473
4474
4475 class T_S3op_shift64 <string mnemonic, SDNode OpNode, bits<2> MinOp>
4476   : T_S3op_3 <mnemonic, DoubleRegs, 0b10, MinOp, 0,
4477     [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
4478                                          (i32 IntRegs:$src2)))]>;
4479
4480
4481 class T_S3op_shiftVect <string mnemonic, bits<2> MajOp, bits<2> MinOp>
4482   : T_S3op_3 <mnemonic, DoubleRegs, MajOp, MinOp, 0, []>;
4483
4484
4485 // Shift by register
4486 // Rdd=[asr|lsr|asl|lsl](Rss,Rt)
4487
4488 let isCodeGenOnly = 0 in {
4489 def S2_asr_r_p : T_S3op_shift64 < "asr", sra, 0b00>;
4490 def S2_lsr_r_p : T_S3op_shift64 < "lsr", srl, 0b01>;
4491 def S2_asl_r_p : T_S3op_shift64 < "asl", shl, 0b10>;
4492 def S2_lsl_r_p : T_S3op_shift64 < "lsl", shl, 0b11>;
4493 }
4494
4495 // Rd=[asr|lsr|asl|lsl](Rs,Rt)
4496
4497 let isCodeGenOnly = 0 in {
4498 def S2_asr_r_r : T_S3op_shift32<"asr", sra, 0b00>;
4499 def S2_lsr_r_r : T_S3op_shift32<"lsr", srl, 0b01>;
4500 def S2_asl_r_r : T_S3op_shift32<"asl", shl, 0b10>;
4501 def S2_lsl_r_r : T_S3op_shift32<"lsl", shl, 0b11>;
4502 }
4503
4504 // Shift by register with saturation
4505 // Rd=asr(Rs,Rt):sat
4506 // Rd=asl(Rs,Rt):sat
4507
4508 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
4509   def S2_asr_r_r_sat : T_S3op_shift32_Sat<"asr", 0b00>;
4510   def S2_asl_r_r_sat : T_S3op_shift32_Sat<"asl", 0b10>;
4511 }
4512
4513 //===----------------------------------------------------------------------===//
4514 // Template class for 'insert bitfield' instructions
4515 //===----------------------------------------------------------------------===//
4516 let hasSideEffects = 0 in
4517 class T_S3op_insert <string mnemonic, RegisterClass RC>
4518   : SInst <(outs RC:$dst),
4519            (ins RC:$src1, RC:$src2, DoubleRegs:$src3),
4520   "$dst = "#mnemonic#"($src2, $src3)" ,
4521   [], "$src1 = $dst", S_3op_tc_1_SLOT23 > {
4522     bits<5> dst;
4523     bits<5> src2;
4524     bits<5> src3;
4525
4526     let IClass = 0b1100;
4527
4528     let Inst{27-26} = 0b10;
4529     let Inst{25-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b00, 0b10);
4530     let Inst{23}    = 0b0;
4531     let Inst{20-16} = src2;
4532     let Inst{12-8}  = src3;
4533     let Inst{4-0}   = dst;
4534   }
4535
4536 let hasSideEffects = 0 in
4537 class T_S2op_insert <bits<4> RegTyBits, RegisterClass RC, Operand ImmOp>
4538   : SInst <(outs RC:$dst), (ins RC:$dst2, RC:$src1, ImmOp:$src2, ImmOp:$src3),
4539   "$dst = insert($src1, #$src2, #$src3)",
4540   [], "$dst2 = $dst", S_2op_tc_2_SLOT23> {
4541     bits<5> dst;
4542     bits<5> src1;
4543     bits<6> src2;
4544     bits<6> src3;
4545     bit bit23;
4546     bit bit13;
4547     string ImmOpStr = !cast<string>(ImmOp);
4548
4549     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5}, 0);
4550     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
4551
4552     let IClass = 0b1000;
4553
4554     let Inst{27-24} = RegTyBits;
4555     let Inst{23}    = bit23;
4556     let Inst{22-21} = src3{4-3};
4557     let Inst{20-16} = src1;
4558     let Inst{13}    = bit13;
4559     let Inst{12-8}  = src2{4-0};
4560     let Inst{7-5}   = src3{2-0};
4561     let Inst{4-0}   = dst;
4562   }
4563
4564 // Rx=insert(Rs,Rtt)
4565 // Rx=insert(Rs,#u5,#U5)
4566 let hasNewValue = 1, isCodeGenOnly = 0 in {
4567   def S2_insert_rp : T_S3op_insert <"insert", IntRegs>;
4568   def S2_insert    : T_S2op_insert <0b1111, IntRegs, u5Imm>;
4569 }
4570
4571 // Rxx=insert(Rss,Rtt)
4572 // Rxx=insert(Rss,#u6,#U6)
4573 let isCodeGenOnly = 0 in {
4574 def S2_insertp_rp : T_S3op_insert<"insert", DoubleRegs>;
4575 def S2_insertp    : T_S2op_insert <0b0011, DoubleRegs, u6Imm>;
4576 }
4577
4578 //===----------------------------------------------------------------------===//
4579 // Template class for 'extract bitfield' instructions
4580 //===----------------------------------------------------------------------===//
4581 let hasNewValue = 1, hasSideEffects = 0 in
4582 class T_S3op_extract <string mnemonic, bits<2> MinOp>
4583   : SInst <(outs IntRegs:$Rd), (ins IntRegs:$Rs, DoubleRegs:$Rtt),
4584   "$Rd = "#mnemonic#"($Rs, $Rtt)",
4585   [], "", S_3op_tc_2_SLOT23 > {
4586     bits<5> Rd;
4587     bits<5> Rs;
4588     bits<5> Rtt;
4589
4590     let IClass = 0b1100;
4591
4592     let Inst{27-22} = 0b100100;
4593     let Inst{20-16} = Rs;
4594     let Inst{12-8}  = Rtt;
4595     let Inst{7-6}   = MinOp;
4596     let Inst{4-0}   = Rd;
4597   }
4598
4599 let hasSideEffects = 0 in
4600 class T_S2op_extract <string mnemonic, bits<4> RegTyBits,
4601                       RegisterClass RC, Operand ImmOp>
4602   : SInst <(outs RC:$dst), (ins RC:$src1, ImmOp:$src2, ImmOp:$src3),
4603   "$dst = "#mnemonic#"($src1, #$src2, #$src3)",
4604   [], "", S_2op_tc_2_SLOT23> {
4605     bits<5> dst;
4606     bits<5> src1;
4607     bits<6> src2;
4608     bits<6> src3;
4609     bit bit23;
4610     bit bit13;
4611     string ImmOpStr = !cast<string>(ImmOp);
4612
4613     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5},
4614                 !if (!eq(mnemonic, "extractu"), 0, 1));
4615
4616     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
4617
4618     let IClass = 0b1000;
4619
4620     let Inst{27-24} = RegTyBits;
4621     let Inst{23}    = bit23;
4622     let Inst{22-21} = src3{4-3};
4623     let Inst{20-16} = src1;
4624     let Inst{13}    = bit13;
4625     let Inst{12-8}  = src2{4-0};
4626     let Inst{7-5}   = src3{2-0};
4627     let Inst{4-0}   = dst;
4628   }
4629
4630 // Extract bitfield
4631
4632 // Rdd=extractu(Rss,Rtt)
4633 // Rdd=extractu(Rss,#u6,#U6)
4634 let isCodeGenOnly = 0 in {
4635 def S2_extractup_rp : T_S3op_64 < "extractu", 0b00, 0b000, 0>;
4636 def S2_extractup    : T_S2op_extract <"extractu", 0b0001, DoubleRegs, u6Imm>;
4637 }
4638
4639 // Rd=extractu(Rs,Rtt)
4640 // Rd=extractu(Rs,#u5,#U5)
4641 let hasNewValue = 1, isCodeGenOnly = 0 in {
4642   def S2_extractu_rp : T_S3op_extract<"extractu", 0b00>;
4643   def S2_extractu    : T_S2op_extract <"extractu", 0b1101, IntRegs, u5Imm>;
4644 }
4645
4646 //===----------------------------------------------------------------------===//
4647 // :raw for of tableindx[bdhw] insns
4648 //===----------------------------------------------------------------------===//
4649
4650 let hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
4651 class tableidxRaw<string OpStr, bits<2>MinOp>
4652   : SInst <(outs IntRegs:$Rx),
4653            (ins IntRegs:$_dst_, IntRegs:$Rs, u4Imm:$u4, s6Imm:$S6),
4654            "$Rx = "#OpStr#"($Rs, #$u4, #$S6):raw",
4655     [], "$Rx = $_dst_" > {
4656     bits<5> Rx;
4657     bits<5> Rs;
4658     bits<4> u4;
4659     bits<6> S6;
4660
4661     let IClass = 0b1000;
4662
4663     let Inst{27-24} = 0b0111;
4664     let Inst{23-22} = MinOp;
4665     let Inst{21}    = u4{3};
4666     let Inst{20-16} = Rs;
4667     let Inst{13-8}  = S6;
4668     let Inst{7-5}   = u4{2-0};
4669     let Inst{4-0}   = Rx;
4670   }
4671
4672 let isCodeGenOnly = 0 in {
4673 def S2_tableidxb : tableidxRaw<"tableidxb", 0b00>;
4674 def S2_tableidxh : tableidxRaw<"tableidxh", 0b01>;
4675 def S2_tableidxw : tableidxRaw<"tableidxw", 0b10>;
4676 def S2_tableidxd : tableidxRaw<"tableidxd", 0b11>;
4677 }
4678
4679 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
4680 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
4681       (i32 (M2_mpysin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
4682
4683 //===----------------------------------------------------------------------===//
4684 // V3 Instructions +
4685 //===----------------------------------------------------------------------===//
4686
4687 include "HexagonInstrInfoV3.td"
4688
4689 //===----------------------------------------------------------------------===//
4690 // V3 Instructions -
4691 //===----------------------------------------------------------------------===//
4692
4693 //===----------------------------------------------------------------------===//
4694 // V4 Instructions +
4695 //===----------------------------------------------------------------------===//
4696
4697 include "HexagonInstrInfoV4.td"
4698
4699 //===----------------------------------------------------------------------===//
4700 // V4 Instructions -
4701 //===----------------------------------------------------------------------===//
4702
4703 //===----------------------------------------------------------------------===//
4704 // V5 Instructions +
4705 //===----------------------------------------------------------------------===//
4706
4707 include "HexagonInstrInfoV5.td"
4708
4709 //===----------------------------------------------------------------------===//
4710 // V5 Instructions -
4711 //===----------------------------------------------------------------------===//