lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 // Pattern fragments to extract the low and high subregisters from a
  29 // 64-bit value.
  30 def LoReg: OutPatFrag<(ops node:$Rs),
  31                       (EXTRACT_SUBREG (i64 $Rs), subreg_loreg)>;
  32
  33 //===----------------------------------------------------------------------===//
  34
  35 //===----------------------------------------------------------------------===//
  36 // Compare
  37 //===----------------------------------------------------------------------===//
  38 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  39     opExtendable = 2 in
  40 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  41   : ALU32Inst <(outs PredRegs:$dst),
  42                (ins IntRegs:$src1, ImmOp:$src2),
  43   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  44   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  45     bits<2> dst;
  46     bits<5> src1;
  47     bits<10> src2;
  48     let CextOpcode = mnemonic;
  49     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  50     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  51
  52     let IClass = 0b0111;
  53
  54     let Inst{27-24} = 0b0101;
  55     let Inst{23-22} = MajOp;
  56     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  57     let Inst{20-16} = src1;
  58     let Inst{13-5}  = src2{8-0};
  59     let Inst{4}     = isNot;
  60     let Inst{3-2}   = 0b00;
  61     let Inst{1-0}   = dst;
  62   }
  63
  64 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  65 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  66 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  67
  68 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  69   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  70         (MI IntRegs:$src1, ImmPred:$src2)>;
  71
  72 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  73 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  74 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  75
  76 //===----------------------------------------------------------------------===//
  77 // ALU32/ALU +
  78 //===----------------------------------------------------------------------===//
  79 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  80   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  81
  82 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
  83
  84 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  85 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  86                   bit IsComm>
  87   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
  88              "$Rd = "#mnemonic#"($Rs, $Rt)",
  89              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
  90   let isCommutable = IsComm;
  91   let BaseOpcode = mnemonic#_rr;
  92   let CextOpcode = mnemonic;
  93
  94   bits<5> Rs;
  95   bits<5> Rt;
  96   bits<5> Rd;
  97
  98   let IClass = 0b1111;
  99   let Inst{27} = 0b0;
 100   let Inst{26-24} = MajOp;
 101   let Inst{23-21} = MinOp;
 102   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 103   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 104   let Inst{4-0} = Rd;
 105 }
 106
 107 let hasSideEffects = 0, hasNewValue = 1 in
 108 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 109                        bit OpsRev, bit PredNot, bit PredNew>
 110   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 111              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 112              "$Rd = "#mnemonic#"($Rs, $Rt)",
 113              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 114   let isPredicated = 1;
 115   let isPredicatedFalse = PredNot;
 116   let isPredicatedNew = PredNew;
 117   let BaseOpcode = mnemonic#_rr;
 118   let CextOpcode = mnemonic;
 119
 120   bits<2> Pu;
 121   bits<5> Rs;
 122   bits<5> Rt;
 123   bits<5> Rd;
 124
 125   let IClass = 0b1111;
 126   let Inst{27} = 0b1;
 127   let Inst{26-24} = MajOp;
 128   let Inst{23-21} = MinOp;
 129   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 130   let Inst{13} = PredNew;
 131   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 132   let Inst{7} = PredNot;
 133   let Inst{6-5} = Pu;
 134   let Inst{4-0} = Rd;
 135 }
 136
 137 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 138                       bit OpsRev>
 139   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 140   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 141 }
 142
 143 let isCodeGenOnly = 0 in {
 144 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 145 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 146 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 147 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 148 }
 149
 150 class T_ALU32_3op_sfx<string mnemonic, string suffix, bits<3> MajOp,
 151                       bits<3> MinOp, bit OpsRev, bit IsComm>
 152   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, IsComm> {
 153   let AsmString = "$Rd = "#mnemonic#"($Rs, $Rt)"#suffix;
 154 }
 155
 156 let Defs = [USR_OVF], Itinerary = ALU32_3op_tc_2_SLOT0123,
 157     isCodeGenOnly = 0 in {
 158   def A2_addsat   : T_ALU32_3op_sfx<"add",    ":sat", 0b110, 0b010, 0, 1>;
 159   def A2_subsat   : T_ALU32_3op_sfx<"sub",    ":sat", 0b110, 0b110, 1, 0>;
 160 }
 161
 162 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 163                          bit OpsRev> {
 164   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 165   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 166   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 167   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 168 }
 169
 170 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 171                           bit OpsRev, bit IsComm> {
 172   let isPredicable = 1 in
 173   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 174   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 175 }
 176
 177 let isCodeGenOnly = 0 in {
 178 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 179 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 180 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 181 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 182 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 183 }
 184
 185 // Pats for instruction selection.
 186 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 187   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 188         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 189
 190 def: BinOp32_pat<add, A2_add, i32>;
 191 def: BinOp32_pat<and, A2_and, i32>;
 192 def: BinOp32_pat<or,  A2_or,  i32>;
 193 def: BinOp32_pat<sub, A2_sub, i32>;
 194 def: BinOp32_pat<xor, A2_xor, i32>;
 195
 196 // A few special cases producing register pairs:
 197 let OutOperandList = (outs DoubleRegs:$Rd), hasNewValue = 0,
 198     isCodeGenOnly = 0 in {
 199   def S2_packhl    : T_ALU32_3op  <"packhl",  0b101, 0b100, 0, 0>;
 200
 201   let isPredicable = 1 in
 202     def A2_combinew  : T_ALU32_3op  <"combine", 0b101, 0b000, 0, 0>;
 203
 204   // Conditional combinew uses "newt/f" instead of "t/fnew".
 205   def C2_ccombinewt    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 0>;
 206   def C2_ccombinewf    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 0>;
 207   def C2_ccombinewnewt : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 1>;
 208   def C2_ccombinewnewf : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 1>;
 209 }
 210
 211 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 212 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 213   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 214              "$Pd = "#mnemonic#"($Rs, $Rt)",
 215              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 216   let CextOpcode = mnemonic;
 217   let isCommutable = IsComm;
 218   bits<5> Rs;
 219   bits<5> Rt;
 220   bits<2> Pd;
 221
 222   let IClass = 0b1111;
 223   let Inst{27-24} = 0b0010;
 224   let Inst{22-21} = MinOp;
 225   let Inst{20-16} = Rs;
 226   let Inst{12-8} = Rt;
 227   let Inst{4} = IsNeg;
 228   let Inst{3-2} = 0b00;
 229   let Inst{1-0} = Pd;
 230 }
 231
 232 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 233   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 234   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 235   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 236 }
 237
 238 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 239 // that reverse the order of the operands.
 240 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 241
 242 // Pats for compares. They use PatFrags as operands, not SDNodes,
 243 // since seteq/setgt/etc. are defined as ParFrags.
 244 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 245   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 246         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 247
 248 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 249 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 250 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 251
 252 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 253 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 254
 255 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1,
 256   isCodeGenOnly = 0 in
 257 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 258                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 259       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 260   bits<5> Rd;
 261   bits<2> Pu;
 262   bits<5> Rs;
 263   bits<5> Rt;
 264
 265   let CextOpcode = "mux";
 266   let InputType = "reg";
 267   let hasSideEffects = 0;
 268   let IClass = 0b1111;
 269
 270   let Inst{27-24} = 0b0100;
 271   let Inst{20-16} = Rs;
 272   let Inst{12-8} = Rt;
 273   let Inst{6-5} = Pu;
 274   let Inst{4-0} = Rd;
 275 }
 276
 277 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 278          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 279
 280 // Combines the two immediates into a double register.
 281 // Increase complexity to make it greater than any complexity of a combine
 282 // that involves a register.
 283
 284 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 285     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 286     AddedComplexity = 75, isCodeGenOnly = 0 in
 287 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 288   "$Rdd = combine(#$s8, #$S8)",
 289   [(set (i64 DoubleRegs:$Rdd),
 290         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 291     bits<5> Rdd;
 292     bits<8> s8;
 293     bits<8> S8;
 294
 295     let IClass = 0b0111;
 296     let Inst{27-23} = 0b11000;
 297     let Inst{22-16} = S8{7-1};
 298     let Inst{13}    = S8{0};
 299     let Inst{12-5}  = s8;
 300     let Inst{4-0}   = Rdd;
 301   }
 302
 303 //===----------------------------------------------------------------------===//
 304 // Template class for predicated ADD of a reg and an Immediate value.
 305 //===----------------------------------------------------------------------===//
 306 let hasNewValue = 1 in
 307 class T_Addri_Pred <bit PredNot, bit PredNew>
 308   : ALU32_ri <(outs IntRegs:$Rd),
 309               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 310   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 311   ") $Rd = ")#"add($Rs, #$s8)"> {
 312     bits<5> Rd;
 313     bits<2> Pu;
 314     bits<5> Rs;
 315     bits<8> s8;
 316
 317     let isPredicatedNew = PredNew;
 318     let IClass = 0b0111;
 319
 320     let Inst{27-24} = 0b0100;
 321     let Inst{23}    = PredNot;
 322     let Inst{22-21} = Pu;
 323     let Inst{20-16} = Rs;
 324     let Inst{13}    = PredNew;
 325     let Inst{12-5}  = s8;
 326     let Inst{4-0}   = Rd;
 327   }
 328
 329 //===----------------------------------------------------------------------===//
 330 // A2_addi: Add a signed immediate to a register.
 331 //===----------------------------------------------------------------------===//
 332 let hasNewValue = 1 in
 333 class T_Addri <Operand immOp, list<dag> pattern = [] >
 334   : ALU32_ri <(outs IntRegs:$Rd),
 335               (ins IntRegs:$Rs, immOp:$s16),
 336   "$Rd = add($Rs, #$s16)", pattern,
 337   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 338   "", ALU32_ADDI_tc_1_SLOT0123> {
 339     bits<5> Rd;
 340     bits<5> Rs;
 341     bits<16> s16;
 342
 343     let IClass = 0b1011;
 344
 345     let Inst{27-21} = s16{15-9};
 346     let Inst{20-16} = Rs;
 347     let Inst{13-5}  = s16{8-0};
 348     let Inst{4-0}   = Rd;
 349   }
 350
 351 //===----------------------------------------------------------------------===//
 352 // Multiclass for ADD of a register and an immediate value.
 353 //===----------------------------------------------------------------------===//
 354 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 355   let isPredicatedFalse = PredNot in {
 356     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 357     // Predicate new
 358     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 359   }
 360 }
 361
 362 let isExtendable = 1, InputType = "imm" in
 363 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 364   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 365     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 366     isPredicable = 1 in
 367     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 368                         [(set (i32 IntRegs:$Rd),
 369                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 370
 371     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 372     hasSideEffects = 0, isPredicated = 1 in {
 373       defm Pt : Addri_Pred<mnemonic, 0>;
 374       defm NotPt : Addri_Pred<mnemonic, 1>;
 375     }
 376   }
 377 }
 378
 379 let isCodeGenOnly = 0 in
 380 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 381
 382 //===----------------------------------------------------------------------===//
 383 // Template class used for the following ALU32 instructions.
 384 // Rd=and(Rs,#s10)
 385 // Rd=or(Rs,#s10)
 386 //===----------------------------------------------------------------------===//
 387 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 388 InputType = "imm", hasNewValue = 1 in
 389 class T_ALU32ri_logical <string mnemonic, SDNode OpNode, bits<2> MinOp>
 390   : ALU32_ri <(outs IntRegs:$Rd),
 391               (ins IntRegs:$Rs, s10Ext:$s10),
 392   "$Rd = "#mnemonic#"($Rs, #$s10)" ,
 393   [(set (i32 IntRegs:$Rd), (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10))]> {
 394     bits<5> Rd;
 395     bits<5> Rs;
 396     bits<10> s10;
 397     let CextOpcode = mnemonic;
 398
 399     let IClass = 0b0111;
 400
 401     let Inst{27-24} = 0b0110;
 402     let Inst{23-22} = MinOp;
 403     let Inst{21}    = s10{9};
 404     let Inst{20-16} = Rs;
 405     let Inst{13-5}  = s10{8-0};
 406     let Inst{4-0}   = Rd;
 407   }
 408
 409 let isCodeGenOnly = 0 in {
 410 def OR_ri  : T_ALU32ri_logical<"or", or, 0b10>, ImmRegRel;
 411 def AND_ri : T_ALU32ri_logical<"and", and, 0b00>, ImmRegRel;
 412 }
 413
 414 // Subtract register from immediate
 415 // Rd32=sub(#s10,Rs32)
 416 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 417 CextOpcode = "sub", InputType = "imm", hasNewValue = 1, isCodeGenOnly = 0 in
 418 def SUB_ri: ALU32_ri <(outs IntRegs:$Rd), (ins s10Ext:$s10, IntRegs:$Rs),
 419   "$Rd = sub(#$s10, $Rs)" ,
 420   [(set IntRegs:$Rd, (sub s10ExtPred:$s10, IntRegs:$Rs))] > ,
 421   ImmRegRel {
 422     bits<5> Rd;
 423     bits<10> s10;
 424     bits<5> Rs;
 425
 426     let IClass = 0b0111;
 427
 428     let Inst{27-22} = 0b011001;
 429     let Inst{21}    = s10{9};
 430     let Inst{20-16} = Rs;
 431     let Inst{13-5}  = s10{8-0};
 432     let Inst{4-0}   = Rd;
 433   }
 434
 435 // Nop.
 436 let hasSideEffects = 0, isCodeGenOnly = 0 in
 437 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 438   let IClass = 0b0111;
 439   let Inst{27-24} = 0b1111;
 440 }
 441 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 442 def : Pat<(not (i32 IntRegs:$src1)),
 443           (SUB_ri -1, (i32 IntRegs:$src1))>;
 444
 445 let hasSideEffects = 0, hasNewValue = 1 in
 446 class T_tfr16<bit isHi>
 447   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 448   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 449   [], "$src1 = $Rx" > {
 450     bits<5> Rx;
 451     bits<16> u16;
 452
 453     let IClass = 0b0111;
 454     let Inst{27-26} = 0b00;
 455     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 456     let Inst{23-22} = u16{15-14};
 457     let Inst{21}    = 0b1;
 458     let Inst{20-16} = Rx;
 459     let Inst{13-0}  = u16{13-0};
 460   }
 461
 462 let isCodeGenOnly = 0 in {
 463 def A2_tfril: T_tfr16<0>;
 464 def A2_tfrih: T_tfr16<1>;
 465 }
 466
 467 // Conditional transfer is an alias to conditional "Rd = add(Rs, #0)".
 468 let isPredicated = 1, hasNewValue = 1, opNewValue = 0 in
 469 class T_tfr_pred<bit isPredNot, bit isPredNew>
 470   : ALU32Inst<(outs IntRegs:$dst),
 471               (ins PredRegs:$src1, IntRegs:$src2),
 472               "if ("#!if(isPredNot, "!", "")#
 473               "$src1"#!if(isPredNew, ".new", "")#
 474               ") $dst = $src2"> {
 475     bits<5> dst;
 476     bits<2> src1;
 477     bits<5> src2;
 478
 479     let isPredicatedFalse = isPredNot;
 480     let isPredicatedNew = isPredNew;
 481     let IClass = 0b0111;
 482
 483     let Inst{27-24} = 0b0100;
 484     let Inst{23} = isPredNot;
 485     let Inst{13} = isPredNew;
 486     let Inst{12-5} = 0;
 487     let Inst{4-0} = dst;
 488     let Inst{22-21} = src1;
 489     let Inst{20-16} = src2;
 490   }
 491
 492 let isPredicable = 1 in
 493 class T_tfr : ALU32Inst<(outs IntRegs:$dst), (ins IntRegs:$src),
 494               "$dst = $src"> {
 495     bits<5> dst;
 496     bits<5> src;
 497
 498     let IClass = 0b0111;
 499
 500     let Inst{27-21} = 0b0000011;
 501     let Inst{20-16} = src;
 502     let Inst{13}    = 0b0;
 503     let Inst{4-0}   = dst;
 504   }
 505
 506 let InputType = "reg", hasNewValue = 1, hasSideEffects = 0 in
 507 multiclass tfr_base<string CextOp> {
 508   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 509     def NAME : T_tfr;
 510
 511     // Predicate
 512     def t : T_tfr_pred<0, 0>;
 513     def f : T_tfr_pred<1, 0>;
 514     // Predicate new
 515     def tnew : T_tfr_pred<0, 1>;
 516     def fnew : T_tfr_pred<1, 1>;
 517   }
 518 }
 519
 520 // Assembler mapped to C2_ccombinew[t|f|newt|newf].
 521 // Please don't add bits to this instruction as it'll be converted into
 522 // 'combine' before object code emission.
 523 let isPredicated = 1 in
 524 class T_tfrp_pred<bit PredNot, bit PredNew>
 525   : ALU32_rr <(outs DoubleRegs:$dst),
 526               (ins PredRegs:$src1, DoubleRegs:$src2),
 527   "if ("#!if(PredNot, "!", "")#"$src1"
 528         #!if(PredNew, ".new", "")#") $dst = $src2" > {
 529     let isPredicatedFalse = PredNot;
 530     let isPredicatedNew = PredNew;
 531   }
 532
 533 // Assembler mapped to A2_combinew.
 534 // Please don't add bits to this instruction as it'll be converted into
 535 // 'combine' before object code emission.
 536 class T_tfrp : ALU32Inst <(outs DoubleRegs:$dst),
 537                (ins DoubleRegs:$src),
 538     "$dst = $src">;
 539
 540 let hasSideEffects = 0 in
 541 multiclass TFR64_base<string BaseName> {
 542   let BaseOpcode = BaseName in {
 543     let isPredicable = 1 in
 544     def NAME : T_tfrp;
 545     // Predicate
 546     def t : T_tfrp_pred <0, 0>;
 547     def f : T_tfrp_pred <1, 0>;
 548     // Predicate new
 549     def tnew : T_tfrp_pred <0, 1>;
 550     def fnew : T_tfrp_pred <1, 1>;
 551   }
 552 }
 553
 554 let InputType = "imm", isExtendable = 1, isExtentSigned = 1, opExtentBits = 12,
 555     isMoveImm = 1, opExtendable = 2, BaseOpcode = "TFRI", CextOpcode = "TFR",
 556     hasSideEffects = 0, isPredicated = 1, hasNewValue = 1 in
 557 class T_TFRI_Pred<bit PredNot, bit PredNew>
 558   : ALU32_ri<(outs IntRegs:$Rd), (ins PredRegs:$Pu, s12Ext:$s12),
 559     "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") $Rd = #$s12",
 560     [], "", ALU32_2op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 561   let isPredicatedFalse = PredNot;
 562   let isPredicatedNew = PredNew;
 563
 564   bits<5> Rd;
 565   bits<2> Pu;
 566   bits<12> s12;
 567
 568   let IClass = 0b0111;
 569   let Inst{27-24} = 0b1110;
 570   let Inst{23} = PredNot;
 571   let Inst{22-21} = Pu;
 572   let Inst{20} = 0b0;
 573   let Inst{19-16,12-5} = s12;
 574   let Inst{13} = PredNew;
 575   let Inst{4-0} = Rd;
 576 }
 577
 578 let isCodeGenOnly = 0 in {
 579 def C2_cmoveit    : T_TFRI_Pred<0, 0>;
 580 def C2_cmoveif    : T_TFRI_Pred<1, 0>;
 581 def C2_cmovenewit : T_TFRI_Pred<0, 1>;
 582 def C2_cmovenewif : T_TFRI_Pred<1, 1>;
 583 }
 584
 585 let InputType = "imm", isExtendable = 1, isExtentSigned = 1,
 586     CextOpcode = "TFR", BaseOpcode = "TFRI", hasNewValue = 1, opNewValue = 0,
 587     isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16, isMoveImm = 1,
 588     isPredicated = 0, isPredicable = 1, isReMaterializable = 1,
 589     isCodeGenOnly = 0 in
 590 def A2_tfrsi : ALU32Inst<(outs IntRegs:$Rd), (ins s16Ext:$s16), "$Rd = #$s16",
 591     [(set (i32 IntRegs:$Rd), s16ExtPred:$s16)], "", ALU32_2op_tc_1_SLOT0123>,
 592     ImmRegRel, PredRel {
 593   bits<5> Rd;
 594   bits<16> s16;
 595
 596   let IClass = 0b0111;
 597   let Inst{27-24} = 0b1000;
 598   let Inst{23-22,20-16,13-5} = s16;
 599   let Inst{4-0} = Rd;
 600 }
 601
 602 let isCodeGenOnly = 0 in
 603 defm A2_tfr  : tfr_base<"TFR">, ImmRegRel, PredNewRel;
 604 defm A2_tfrp : TFR64_base<"TFR64">, PredNewRel;
 605
 606 // Assembler mapped
 607 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1 in
 608 def A2_tfrpi : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
 609                       "$dst = #$src1",
 610                       [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
 611
 612 // TODO: see if this instruction can be deleted..
 613 let isExtendable = 1, opExtendable = 1, opExtentBits = 6 in
 614 def TFRI64_V4 : ALU64_rr<(outs DoubleRegs:$dst), (ins u6Ext:$src1),
 615                          "$dst = #$src1">;
 616
 617 //===----------------------------------------------------------------------===//
 618 // ALU32/ALU -
 619 //===----------------------------------------------------------------------===//
 620
 621
 622 //===----------------------------------------------------------------------===//
 623 // ALU32/PERM +
 624 //===----------------------------------------------------------------------===//
 625 // Scalar mux register immediate.
 626 let hasSideEffects = 0, isExtentSigned = 1, CextOpcode = "MUX",
 627     InputType = "imm", hasNewValue = 1, isExtendable = 1, opExtentBits = 8 in
 628 class T_MUX1 <bit MajOp, dag ins, string AsmStr>
 629       : ALU32Inst <(outs IntRegs:$Rd), ins, AsmStr>, ImmRegRel {
 630   bits<5> Rd;
 631   bits<2> Pu;
 632   bits<8> s8;
 633   bits<5> Rs;
 634
 635   let IClass = 0b0111;
 636   let Inst{27-24} = 0b0011;
 637   let Inst{23} = MajOp;
 638   let Inst{22-21} = Pu;
 639   let Inst{20-16} = Rs;
 640   let Inst{13}    = 0b0;
 641   let Inst{12-5}  = s8;
 642   let Inst{4-0}   = Rd;
 643 }
 644
 645 let opExtendable = 2, isCodeGenOnly = 0 in
 646 def C2_muxri : T_MUX1<0b1, (ins PredRegs:$Pu, s8Ext:$s8, IntRegs:$Rs),
 647                            "$Rd = mux($Pu, #$s8, $Rs)">;
 648
 649 let opExtendable = 3, isCodeGenOnly = 0 in
 650 def C2_muxir : T_MUX1<0b0, (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 651                            "$Rd = mux($Pu, $Rs, #$s8)">;
 652
 653 def : Pat<(i32 (select I1:$Pu, s8ExtPred:$s8, I32:$Rs)),
 654           (C2_muxri I1:$Pu, s8ExtPred:$s8, I32:$Rs)>;
 655
 656 def : Pat<(i32 (select I1:$Pu, I32:$Rs, s8ExtPred:$s8)),
 657           (C2_muxir I1:$Pu, I32:$Rs, s8ExtPred:$s8)>;
 658
 659 // C2_muxii: Scalar mux immediates.
 660 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1,
 661     opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
 662 def C2_muxii: ALU32Inst <(outs IntRegs:$Rd),
 663                          (ins PredRegs:$Pu, s8Ext:$s8, s8Imm:$S8),
 664   "$Rd = mux($Pu, #$s8, #$S8)" ,
 665   [(set (i32 IntRegs:$Rd),
 666         (i32 (select I1:$Pu, s8ExtPred:$s8, s8ImmPred:$S8)))] > {
 667     bits<5> Rd;
 668     bits<2> Pu;
 669     bits<8> s8;
 670     bits<8> S8;
 671
 672     let IClass = 0b0111;
 673
 674     let Inst{27-25} = 0b101;
 675     let Inst{24-23} = Pu;
 676     let Inst{22-16} = S8{7-1};
 677     let Inst{13}    = S8{0};
 678     let Inst{12-5}  = s8;
 679     let Inst{4-0}   = Rd;
 680   }
 681
 682 //===----------------------------------------------------------------------===//
 683 // template class for non-predicated alu32_2op instructions
 684 // - aslh, asrh, sxtb, sxth, zxth
 685 //===----------------------------------------------------------------------===//
 686 let hasNewValue = 1, opNewValue = 0 in
 687 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 688     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 689     "$Rd = "#mnemonic#"($Rs)", [] > {
 690   bits<5> Rd;
 691   bits<5> Rs;
 692
 693   let IClass = 0b0111;
 694
 695   let Inst{27-24} = 0b0000;
 696   let Inst{23-21} = minOp;
 697   let Inst{13} = 0b0;
 698   let Inst{4-0} = Rd;
 699   let Inst{20-16} = Rs;
 700 }
 701
 702 //===----------------------------------------------------------------------===//
 703 // template class for predicated alu32_2op instructions
 704 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 705 //===----------------------------------------------------------------------===//
 706 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 707     hasNewValue = 1, opNewValue = 0 in
 708 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 709     bit isPredNew > :
 710     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 711     !if(isPredNot, "if (!$Pu", "if ($Pu")
 712     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 713   bits<5> Rd;
 714   bits<2> Pu;
 715   bits<5> Rs;
 716
 717   let IClass = 0b0111;
 718
 719   let Inst{27-24} = 0b0000;
 720   let Inst{23-21} = minOp;
 721   let Inst{13} = 0b1;
 722   let Inst{11} = isPredNot;
 723   let Inst{10} = isPredNew;
 724   let Inst{4-0} = Rd;
 725   let Inst{9-8} = Pu;
 726   let Inst{20-16} = Rs;
 727 }
 728
 729 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 730   let isPredicatedFalse = PredNot in {
 731     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 732
 733     // Predicate new
 734     let isPredicatedNew = 1 in
 735     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 736   }
 737 }
 738
 739 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 740   let BaseOpcode = mnemonic in {
 741     let isPredicable = 1, hasSideEffects = 0 in
 742     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 743
 744     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 745       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 746       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 747     }
 748   }
 749 }
 750
 751 let isCodeGenOnly = 0 in {
 752 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 753 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 754 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 755 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 756 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 757 }
 758
 759 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 760 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 761 // predicated forms while 'and' doesn't. Since integrated assembler can't
 762 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 763 // immediate operand is set to '255'.
 764
 765 let hasNewValue = 1, opNewValue = 0 in
 766 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 767   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 768     bits<5> Rd;
 769     bits<5> Rs;
 770     bits<10> s10 = 255;
 771
 772     let IClass = 0b0111;
 773
 774     let Inst{27-22} = 0b011000;
 775     let Inst{4-0} = Rd;
 776     let Inst{20-16} = Rs;
 777     let Inst{21} = s10{9};
 778     let Inst{13-5} = s10{8-0};
 779 }
 780
 781 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 782 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 783   let BaseOpcode = mnemonic in {
 784     let isPredicable = 1, hasSideEffects = 0 in
 785     def A2_#NAME : T_ZXTB;
 786
 787     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 788       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 789       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 790     }
 791   }
 792 }
 793
 794 let isCodeGenOnly=0 in
 795 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 796
 797 def: Pat<(shl I32:$src1, (i32 16)),   (A2_aslh I32:$src1)>;
 798 def: Pat<(sra I32:$src1, (i32 16)),   (A2_asrh I32:$src1)>;
 799 def: Pat<(sext_inreg I32:$src1, i8),  (A2_sxtb I32:$src1)>;
 800 def: Pat<(sext_inreg I32:$src1, i16), (A2_sxth I32:$src1)>;
 801
 802 // Mux.
 803 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 804                                                    DoubleRegs:$src2,
 805                                                    DoubleRegs:$src3),
 806             "$dst = vmux($src1, $src2, $src3)",
 807             []>;
 808
 809
 810 //===----------------------------------------------------------------------===//
 811 // ALU32/PERM -
 812 //===----------------------------------------------------------------------===//
 813
 814
 815 //===----------------------------------------------------------------------===//
 816 // ALU32/PRED +
 817 //===----------------------------------------------------------------------===//
 818
 819 // SDNode for converting immediate C to C-1.
 820 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 821    // Return the byte immediate const-1 as an SDNode.
 822    int32_t imm = N->getSExtValue();
 823    return XformSToSM1Imm(imm);
 824 }]>;
 825
 826 // SDNode for converting immediate C to C-1.
 827 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 828    // Return the byte immediate const-1 as an SDNode.
 829    uint32_t imm = N->getZExtValue();
 830    return XformUToUM1Imm(imm);
 831 }]>;
 832
 833 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 834     "$dst = cl0($src1)",
 835     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 836
 837 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 838     "$dst = ct0($src1)",
 839     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 840
 841 //===----------------------------------------------------------------------===//
 842 // ALU32/PRED -
 843 //===----------------------------------------------------------------------===//
 844
 845
 846 //===----------------------------------------------------------------------===//
 847 // ALU64/ALU +
 848 //===----------------------------------------------------------------------===//// Add.
 849 //===----------------------------------------------------------------------===//
 850 // Template Class
 851 // Add/Subtract halfword
 852 // Rd=add(Rt.L,Rs.[HL])[:sat]
 853 // Rd=sub(Rt.L,Rs.[HL])[:sat]
 854 // Rd=add(Rt.[LH],Rs.[HL])[:sat][:<16]
 855 // Rd=sub(Rt.[LH],Rs.[HL])[:sat][:<16]
 856 //===----------------------------------------------------------------------===//
 857
 858 let  hasNewValue = 1, opNewValue = 0 in
 859 class T_XTYPE_ADD_SUB <bits<2> LHbits, bit isSat, bit hasShift, bit isSub>
 860   : ALU64Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 861   "$Rd = "#!if(isSub,"sub","add")#"($Rt."
 862           #!if(hasShift, !if(LHbits{1},"h","l"),"l") #", $Rs."
 863           #!if(hasShift, !if(LHbits{0},"h)","l)"), !if(LHbits{1},"h)","l)"))
 864           #!if(isSat,":sat","")
 865           #!if(hasShift,":<<16",""), [], "", ALU64_tc_1_SLOT23> {
 866     bits<5> Rd;
 867     bits<5> Rt;
 868     bits<5> Rs;
 869     let IClass = 0b1101;
 870
 871     let Inst{27-23} = 0b01010;
 872     let Inst{22} = hasShift;
 873     let Inst{21} = isSub;
 874     let Inst{7} = isSat;
 875     let Inst{6-5} = LHbits;
 876     let Inst{4-0} = Rd;
 877     let Inst{12-8} = Rt;
 878     let Inst{20-16} = Rs;
 879   }
 880
 881 //Rd=sub(Rt.L,Rs.[LH])
 882 let isCodeGenOnly = 0 in {
 883 def A2_subh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 1>;
 884 def A2_subh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 1>;
 885 }
 886
 887 let isCodeGenOnly = 0 in {
 888 //Rd=add(Rt.L,Rs.[LH])
 889 def A2_addh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 0>;
 890 def A2_addh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 0>;
 891 }
 892
 893 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 894   //Rd=sub(Rt.L,Rs.[LH]):sat
 895   def A2_subh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 1>;
 896   def A2_subh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 1>;
 897
 898   //Rd=add(Rt.L,Rs.[LH]):sat
 899   def A2_addh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 0>;
 900   def A2_addh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 0>;
 901 }
 902
 903 //Rd=sub(Rt.[LH],Rs.[LH]):<<16
 904 let isCodeGenOnly = 0 in {
 905 def A2_subh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 1>;
 906 def A2_subh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 1>;
 907 def A2_subh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 1>;
 908 def A2_subh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 1>;
 909 }
 910
 911 //Rd=add(Rt.[LH],Rs.[LH]):<<16
 912 let isCodeGenOnly = 0 in {
 913 def A2_addh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 0>;
 914 def A2_addh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 0>;
 915 def A2_addh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 0>;
 916 def A2_addh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 0>;
 917 }
 918
 919 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 920   //Rd=sub(Rt.[LH],Rs.[LH]):sat:<<16
 921   def A2_subh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 1>;
 922   def A2_subh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 1>;
 923   def A2_subh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 1>;
 924   def A2_subh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 1>;
 925
 926   //Rd=add(Rt.[LH],Rs.[LH]):sat:<<16
 927   def A2_addh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 0>;
 928   def A2_addh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 0>;
 929   def A2_addh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 0>;
 930   def A2_addh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 0>;
 931 }
 932
 933 // Add halfword.
 934 def: Pat<(sext_inreg (add I32:$src1, I32:$src2), i16),
 935          (A2_addh_l16_ll I32:$src1, I32:$src2)>;
 936
 937 def: Pat<(sra (add (shl I32:$src1, (i32 16)), I32:$src2), (i32 16)),
 938          (A2_addh_l16_hl I32:$src1, I32:$src2)>;
 939
 940 def: Pat<(shl (add I32:$src1, I32:$src2), (i32 16)),
 941          (A2_addh_h16_ll I32:$src1, I32:$src2)>;
 942
 943 // Subtract halfword.
 944 def: Pat<(sext_inreg (sub I32:$src1, I32:$src2), i16),
 945          (A2_subh_l16_ll I32:$src1, I32:$src2)>;
 946
 947 def: Pat<(shl (sub I32:$src1, I32:$src2), (i32 16)),
 948          (A2_subh_h16_ll I32:$src1, I32:$src2)>;
 949
 950 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
 951 def S2_parityp: ALU64Inst<(outs IntRegs:$Rd),
 952       (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
 953       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
 954   bits<5> Rd;
 955   bits<5> Rs;
 956   bits<5> Rt;
 957
 958   let IClass = 0b1101;
 959   let Inst{27-24} = 0b0000;
 960   let Inst{20-16} = Rs;
 961   let Inst{12-8} = Rt;
 962   let Inst{4-0} = Rd;
 963 }
 964
 965 let hasNewValue = 1, opNewValue = 0, hasSideEffects = 0 in
 966 class T_XTYPE_MIN_MAX < bit isMax, bit isUnsigned >
 967   : ALU64Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 968   "$Rd = "#!if(isMax,"max","min")#!if(isUnsigned,"u","")
 969           #"($Rt, $Rs)", [], "", ALU64_tc_2_SLOT23> {
 970     bits<5> Rd;
 971     bits<5> Rt;
 972     bits<5> Rs;
 973
 974     let IClass = 0b1101;
 975
 976     let Inst{27-23} = 0b01011;
 977     let Inst{22-21} = !if(isMax, 0b10, 0b01);
 978     let Inst{7} = isUnsigned;
 979     let Inst{4-0} = Rd;
 980     let Inst{12-8} = !if(isMax, Rs, Rt);
 981     let Inst{20-16} = !if(isMax, Rt, Rs);
 982   }
 983
 984 let isCodeGenOnly = 0 in {
 985 def A2_min  : T_XTYPE_MIN_MAX < 0, 0 >;
 986 def A2_minu : T_XTYPE_MIN_MAX < 0, 1 >;
 987 def A2_max  : T_XTYPE_MIN_MAX < 1, 0 >;
 988 def A2_maxu : T_XTYPE_MIN_MAX < 1, 1 >;
 989 }
 990
 991 // Here, depending on  the operand being selected, we'll either generate a
 992 // min or max instruction.
 993 // Ex:
 994 // (a>b)?a:b --> max(a,b) => Here check performed is '>' and the value selected
 995 // is the larger of two. So, the corresponding HexagonInst is passed in 'Inst'.
 996 // (a>b)?b:a --> min(a,b) => Here check performed is '>' but the smaller value
 997 // is selected and the corresponding HexagonInst is passed in 'SwapInst'.
 998
 999 multiclass T_MinMax_pats <PatFrag Op, RegisterClass RC, ValueType VT,
1000                           InstHexagon Inst, InstHexagon SwapInst> {
1001   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1002                    (VT RC:$src1), (VT RC:$src2)),
1003            (Inst RC:$src1, RC:$src2)>;
1004   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1005                    (VT RC:$src2), (VT RC:$src1)),
1006            (SwapInst RC:$src1, RC:$src2)>;
1007 }
1008
1009
1010 multiclass MinMax_pats <PatFrag Op, InstHexagon Inst, InstHexagon SwapInst> {
1011   defm: T_MinMax_pats<Op, IntRegs, i32, Inst, SwapInst>;
1012
1013   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1014                                             (i32 PositiveHalfWord:$src2))),
1015                                     (i32 PositiveHalfWord:$src1),
1016                                     (i32 PositiveHalfWord:$src2))), i16),
1017            (Inst IntRegs:$src1, IntRegs:$src2)>;
1018
1019   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1020                                             (i32 PositiveHalfWord:$src2))),
1021                                     (i32 PositiveHalfWord:$src2),
1022                                     (i32 PositiveHalfWord:$src1))), i16),
1023            (SwapInst IntRegs:$src1, IntRegs:$src2)>;
1024 }
1025
1026 let AddedComplexity = 200 in {
1027   defm: MinMax_pats<setge,  A2_max,  A2_min>;
1028   defm: MinMax_pats<setgt,  A2_max,  A2_min>;
1029   defm: MinMax_pats<setle,  A2_min,  A2_max>;
1030   defm: MinMax_pats<setlt,  A2_min,  A2_max>;
1031   defm: MinMax_pats<setuge, A2_maxu, A2_minu>;
1032   defm: MinMax_pats<setugt, A2_maxu, A2_minu>;
1033   defm: MinMax_pats<setule, A2_minu, A2_maxu>;
1034   defm: MinMax_pats<setult, A2_minu, A2_maxu>;
1035 }
1036
1037 class T_cmp64_rr<string mnemonic, bits<3> MinOp, bit IsComm>
1038   : ALU64_rr<(outs PredRegs:$Pd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1039              "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", ALU64_tc_2early_SLOT23> {
1040   let isCompare = 1;
1041   let isCommutable = IsComm;
1042   let hasSideEffects = 0;
1043
1044   bits<2> Pd;
1045   bits<5> Rs;
1046   bits<5> Rt;
1047
1048   let IClass = 0b1101;
1049   let Inst{27-21} = 0b0010100;
1050   let Inst{20-16} = Rs;
1051   let Inst{12-8} = Rt;
1052   let Inst{7-5} = MinOp;
1053   let Inst{1-0} = Pd;
1054 }
1055
1056 let isCodeGenOnly = 0 in {
1057 def C2_cmpeqp  : T_cmp64_rr<"cmp.eq",  0b000, 1>;
1058 def C2_cmpgtp  : T_cmp64_rr<"cmp.gt",  0b010, 0>;
1059 def C2_cmpgtup : T_cmp64_rr<"cmp.gtu", 0b100, 0>;
1060 }
1061
1062 class T_cmp64_rr_pat<InstHexagon MI, PatFrag CmpOp>
1063   : Pat<(i1 (CmpOp (i64 DoubleRegs:$Rs), (i64 DoubleRegs:$Rt))),
1064         (i1 (MI DoubleRegs:$Rs, DoubleRegs:$Rt))>;
1065
1066 def: T_cmp64_rr_pat<C2_cmpeqp,  seteq>;
1067 def: T_cmp64_rr_pat<C2_cmpgtp,  setgt>;
1068 def: T_cmp64_rr_pat<C2_cmpgtup, setugt>;
1069 def: T_cmp64_rr_pat<C2_cmpgtp,  RevCmp<setlt>>;
1070 def: T_cmp64_rr_pat<C2_cmpgtup, RevCmp<setult>>;
1071
1072 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
1073                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
1074                  string Op2Pfx>
1075   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1076              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
1077              "", ALU64_tc_1_SLOT23> {
1078   let hasSideEffects = 0;
1079   let isCommutable = IsComm;
1080
1081   bits<5> Rs;
1082   bits<5> Rt;
1083   bits<5> Rd;
1084
1085   let IClass = 0b1101;
1086   let Inst{27-24} = RegType;
1087   let Inst{23-21} = MajOp;
1088   let Inst{20-16} = !if (OpsRev,Rt,Rs);
1089   let Inst{12-8} = !if (OpsRev,Rs,Rt);
1090   let Inst{7-5} = MinOp;
1091   let Inst{4-0} = Rd;
1092 }
1093
1094 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
1095                     bit OpsRev, bit IsComm>
1096   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
1097                IsComm, "">;
1098
1099 let isCodeGenOnly = 0 in {
1100 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
1101 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
1102 }
1103
1104 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
1105 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
1106
1107 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
1108                       bit IsNeg>
1109   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
1110                !if(IsNeg,"~","")>;
1111
1112 let isCodeGenOnly = 0 in {
1113 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
1114 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
1115 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
1116 }
1117
1118 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
1119 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
1120 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
1121
1122 //===----------------------------------------------------------------------===//
1123 // ALU64/ALU -
1124 //===----------------------------------------------------------------------===//
1125
1126 //===----------------------------------------------------------------------===//
1127 // ALU64/BIT +
1128 //===----------------------------------------------------------------------===//
1129 //
1130 //===----------------------------------------------------------------------===//
1131 // ALU64/BIT -
1132 //===----------------------------------------------------------------------===//
1133
1134 //===----------------------------------------------------------------------===//
1135 // ALU64/PERM +
1136 //===----------------------------------------------------------------------===//
1137 //
1138 //===----------------------------------------------------------------------===//
1139 // ALU64/PERM -
1140 //===----------------------------------------------------------------------===//
1141
1142 //===----------------------------------------------------------------------===//
1143 // CR +
1144 //===----------------------------------------------------------------------===//
1145 // Logical reductions on predicates.
1146
1147 // Looping instructions.
1148
1149 // Pipelined looping instructions.
1150
1151 // Logical operations on predicates.
1152 let hasSideEffects = 0 in
1153 class T_LOGICAL_1OP<string MnOp, bits<2> OpBits>
1154     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps),
1155              "$Pd = " # MnOp # "($Ps)", [], "", CR_tc_2early_SLOT23> {
1156   bits<2> Pd;
1157   bits<2> Ps;
1158
1159   let IClass = 0b0110;
1160   let Inst{27-23} = 0b10111;
1161   let Inst{22-21} = OpBits;
1162   let Inst{20} = 0b0;
1163   let Inst{17-16} = Ps;
1164   let Inst{13} = 0b0;
1165   let Inst{1-0} = Pd;
1166 }
1167
1168 let isCodeGenOnly = 0 in {
1169 def C2_any8 : T_LOGICAL_1OP<"any8", 0b00>;
1170 def C2_all8 : T_LOGICAL_1OP<"all8", 0b01>;
1171 def C2_not  : T_LOGICAL_1OP<"not",  0b10>;
1172 }
1173
1174 def: Pat<(i1 (not (i1 PredRegs:$Ps))),
1175          (C2_not PredRegs:$Ps)>;
1176
1177 let hasSideEffects = 0 in
1178 class T_LOGICAL_2OP<string MnOp, bits<3> OpBits, bit IsNeg, bit Rev>
1179     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps, PredRegs:$Pt),
1180              "$Pd = " # MnOp # "($Ps, " # !if (IsNeg,"!","") # "$Pt)",
1181              [], "", CR_tc_2early_SLOT23> {
1182   bits<2> Pd;
1183   bits<2> Ps;
1184   bits<2> Pt;
1185
1186   let IClass = 0b0110;
1187   let Inst{27-24} = 0b1011;
1188   let Inst{23-21} = OpBits;
1189   let Inst{20} = 0b0;
1190   let Inst{17-16} = !if(Rev,Pt,Ps);  // Rs and Rt are reversed for some
1191   let Inst{13} = 0b0;                // instructions.
1192   let Inst{9-8} = !if(Rev,Ps,Pt);
1193   let Inst{1-0} = Pd;
1194 }
1195
1196 let isCodeGenOnly = 0 in {
1197 def C2_and  : T_LOGICAL_2OP<"and", 0b000, 0, 1>;
1198 def C2_or   : T_LOGICAL_2OP<"or",  0b001, 0, 1>;
1199 def C2_xor  : T_LOGICAL_2OP<"xor", 0b010, 0, 0>;
1200 def C2_andn : T_LOGICAL_2OP<"and", 0b011, 1, 1>;
1201 def C2_orn  : T_LOGICAL_2OP<"or",  0b111, 1, 1>;
1202 }
1203
1204 def: Pat<(i1 (and I1:$Ps, I1:$Pt)),       (C2_and  I1:$Ps, I1:$Pt)>;
1205 def: Pat<(i1 (or  I1:$Ps, I1:$Pt)),       (C2_or   I1:$Ps, I1:$Pt)>;
1206 def: Pat<(i1 (xor I1:$Ps, I1:$Pt)),       (C2_xor  I1:$Ps, I1:$Pt)>;
1207 def: Pat<(i1 (and I1:$Ps, (not I1:$Pt))), (C2_andn I1:$Ps, I1:$Pt)>;
1208 def: Pat<(i1 (or  I1:$Ps, (not I1:$Pt))), (C2_orn  I1:$Ps, I1:$Pt)>;
1209
1210 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1211 def C2_vitpack : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps, PredRegs:$Pt),
1212       "$Rd = vitpack($Ps, $Pt)", [], "", S_2op_tc_1_SLOT23> {
1213   bits<5> Rd;
1214   bits<2> Ps;
1215   bits<2> Pt;
1216
1217   let IClass = 0b1000;
1218   let Inst{27-24} = 0b1001;
1219   let Inst{22-21} = 0b00;
1220   let Inst{17-16} = Ps;
1221   let Inst{9-8} = Pt;
1222   let Inst{4-0} = Rd;
1223 }
1224
1225 let hasSideEffects = 0, isCodeGenOnly = 0 in
1226 def C2_mask : SInst<(outs DoubleRegs:$Rd), (ins PredRegs:$Pt),
1227       "$Rd = mask($Pt)", [], "", S_2op_tc_1_SLOT23> {
1228   bits<5> Rd;
1229   bits<2> Pt;
1230
1231   let IClass = 0b1000;
1232   let Inst{27-24} = 0b0110;
1233   let Inst{9-8} = Pt;
1234   let Inst{4-0} = Rd;
1235 }
1236
1237 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1238                                                     DoubleRegs:$src2,
1239                                                     PredRegs:$src3),
1240              "$dst = valignb($src1, $src2, $src3)",
1241              []>;
1242
1243 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1244                                                      DoubleRegs:$src2,
1245                                                      PredRegs:$src3),
1246              "$dst = vspliceb($src1, $src2, $src3)",
1247              []>;
1248
1249 // User control register transfer.
1250 //===----------------------------------------------------------------------===//
1251 // CR -
1252 //===----------------------------------------------------------------------===//
1253
1254 //===----------------------------------------------------------------------===//
1255 // JR +
1256 //===----------------------------------------------------------------------===//
1257
1258 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1259                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1260 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone, [SDNPHasChain]>;
1261
1262 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1263 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1264
1265 class CondStr<string CReg, bit True, bit New> {
1266   string S = "if (" # !if(True,"","!") # CReg # !if(New,".new","") # ") ";
1267 }
1268 class JumpOpcStr<string Mnemonic, bit New, bit Taken> {
1269   string S = Mnemonic # !if(New, !if(Taken,":t",":nt"), "");
1270 }
1271
1272 let isBranch = 1, isBarrier = 1, Defs = [PC], hasSideEffects = 0,
1273     isPredicable = 1,
1274     isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1275     opExtentBits = 24, opExtentAlign = 2, InputType = "imm" in
1276 class T_JMP<string ExtStr>
1277   : JInst<(outs), (ins brtarget:$dst),
1278       "jump " # ExtStr # "$dst",
1279       [], "", J_tc_2early_SLOT23> {
1280     bits<24> dst;
1281     let IClass = 0b0101;
1282
1283     let Inst{27-25} = 0b100;
1284     let Inst{24-16} = dst{23-15};
1285     let Inst{13-1} = dst{14-2};
1286 }
1287
1288 let isBranch = 1, Defs = [PC], hasSideEffects = 0, isPredicated = 1,
1289     isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1290     opExtentBits = 17, opExtentAlign = 2, InputType = "imm" in
1291 class T_JMP_c<bit PredNot, bit isPredNew, bit isTak, string ExtStr>
1292   : JInst<(outs), (ins PredRegs:$src, brtarget:$dst),
1293       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1294         JumpOpcStr<"jump", isPredNew, isTak>.S # " " #
1295         ExtStr # "$dst",
1296       [], "", J_tc_2early_SLOT23>, ImmRegRel {
1297     let isTaken = isTak;
1298     let isPredicatedFalse = PredNot;
1299     let isPredicatedNew = isPredNew;
1300     bits<2> src;
1301     bits<17> dst;
1302
1303     let IClass = 0b0101;
1304
1305     let Inst{27-24} = 0b1100;
1306     let Inst{21} = PredNot;
1307     let Inst{12} = !if(isPredNew, isTak, zero);
1308     let Inst{11} = isPredNew;
1309     let Inst{9-8} = src;
1310     let Inst{23-22} = dst{16-15};
1311     let Inst{20-16} = dst{14-10};
1312     let Inst{13} = dst{9};
1313     let Inst{7-1} = dst{8-2};
1314   }
1315
1316 multiclass JMP_Pred<bit PredNot, string ExtStr> {
1317   def NAME : T_JMP_c<PredNot, 0, 0, ExtStr>;
1318   // Predicate new
1319   def NAME#newpt : T_JMP_c<PredNot, 1, 1, ExtStr>; // taken
1320   def NAME#new   : T_JMP_c<PredNot, 1, 0, ExtStr>; // not taken
1321 }
1322
1323 multiclass JMP_base<string BaseOp, string ExtStr> {
1324   let BaseOpcode = BaseOp in {
1325     def NAME : T_JMP<ExtStr>;
1326     defm t : JMP_Pred<0, ExtStr>;
1327     defm f : JMP_Pred<1, ExtStr>;
1328   }
1329 }
1330
1331 // Jumps to address stored in a register, JUMPR_MISC
1332 // if ([[!]P[.new]]) jumpr[:t/nt] Rs
1333 let isBranch = 1, isIndirectBranch = 1, isBarrier = 1, Defs = [PC],
1334     isPredicable = 1, hasSideEffects = 0, InputType = "reg" in
1335 class T_JMPr
1336   : JRInst<(outs), (ins IntRegs:$dst),
1337       "jumpr $dst", [], "", J_tc_2early_SLOT2> {
1338     bits<5> dst;
1339
1340     let IClass = 0b0101;
1341     let Inst{27-21} = 0b0010100;
1342     let Inst{20-16} = dst;
1343 }
1344
1345 let isBranch = 1, isIndirectBranch = 1, Defs = [PC], isPredicated = 1,
1346     hasSideEffects = 0, InputType = "reg" in
1347 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>
1348   : JRInst <(outs), (ins PredRegs:$src, IntRegs:$dst),
1349       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1350         JumpOpcStr<"jumpr", isPredNew, isTak>.S # " $dst", [],
1351       "", J_tc_2early_SLOT2> {
1352
1353     let isTaken = isTak;
1354     let isPredicatedFalse = PredNot;
1355     let isPredicatedNew = isPredNew;
1356     bits<2> src;
1357     bits<5> dst;
1358
1359     let IClass = 0b0101;
1360
1361     let Inst{27-22} = 0b001101;
1362     let Inst{21} = PredNot;
1363     let Inst{20-16} = dst;
1364     let Inst{12} = !if(isPredNew, isTak, zero);
1365     let Inst{11} = isPredNew;
1366     let Inst{9-8} = src;
1367 }
1368
1369 multiclass JMPR_Pred<bit PredNot> {
1370   def NAME: T_JMPr_c<PredNot, 0, 0>;
1371   // Predicate new
1372   def NAME#newpt  : T_JMPr_c<PredNot, 1, 1>; // taken
1373   def NAME#new    : T_JMPr_c<PredNot, 1, 0>; // not taken
1374 }
1375
1376 multiclass JMPR_base<string BaseOp> {
1377   let BaseOpcode = BaseOp in {
1378     def NAME : T_JMPr;
1379     defm t : JMPR_Pred<0>;
1380     defm f : JMPR_Pred<1>;
1381   }
1382 }
1383
1384 let isCall = 1, hasSideEffects = 1 in
1385 class JUMPR_MISC_CALLR<bit isPred, bit isPredNot,
1386                dag InputDag = (ins IntRegs:$Rs)>
1387   : JRInst<(outs), InputDag,
1388       !if(isPred, !if(isPredNot, "if (!$Pu) callr $Rs",
1389                                  "if ($Pu) callr $Rs"),
1390                                  "callr $Rs"),
1391       [], "", J_tc_2early_SLOT2> {
1392     bits<5> Rs;
1393     bits<2> Pu;
1394     let isPredicated = isPred;
1395     let isPredicatedFalse = isPredNot;
1396
1397     let IClass = 0b0101;
1398     let Inst{27-25} = 0b000;
1399     let Inst{24-23} = !if (isPred, 0b10, 0b01);
1400     let Inst{22} = 0;
1401     let Inst{21} = isPredNot;
1402     let Inst{9-8} = !if (isPred, Pu, 0b00);
1403     let Inst{20-16} = Rs;
1404
1405   }
1406
1407 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in {
1408   def J2_callrt : JUMPR_MISC_CALLR<1, 0, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1409   def J2_callrf : JUMPR_MISC_CALLR<1, 1, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1410 }
1411
1412 let isTerminator = 1, hasSideEffects = 0, isCodeGenOnly = 0 in {
1413   defm J2_jump : JMP_base<"JMP", "">, PredNewRel;
1414
1415   // Deal with explicit assembly
1416   //  - never extened a jump #,  always extend a jump ##
1417   let isAsmParserOnly = 1 in {
1418     defm J2_jump_ext   : JMP_base<"JMP", "##">;
1419     defm J2_jump_noext : JMP_base<"JMP", "#">;
1420   }
1421
1422   defm J2_jumpr : JMPR_base<"JMPr">, PredNewRel;
1423
1424   let isReturn = 1, isCodeGenOnly = 1 in
1425   defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1426 }
1427
1428 def: Pat<(br bb:$dst),
1429          (J2_jump brtarget:$dst)>;
1430 def: Pat<(retflag),
1431          (JMPret (i32 R31))>;
1432 def: Pat<(brcond (i1 PredRegs:$src1), bb:$offset),
1433          (J2_jumpt PredRegs:$src1, bb:$offset)>;
1434
1435 // A return through builtin_eh_return.
1436 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1437     isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1438 def EH_RETURN_JMPR : T_JMPr;
1439
1440 def: Pat<(eh_return),
1441          (EH_RETURN_JMPR (i32 R31))>;
1442 def: Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1443          (J2_jumpr IntRegs:$dst)>;
1444 def: Pat<(brind (i32 IntRegs:$dst)),
1445          (J2_jumpr IntRegs:$dst)>;
1446
1447 //===----------------------------------------------------------------------===//
1448 // JR -
1449 //===----------------------------------------------------------------------===//
1450
1451 //===----------------------------------------------------------------------===//
1452 // LD +
1453 //===----------------------------------------------------------------------===//
1454 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, AddedComplexity = 20 in
1455 class T_load_io <string mnemonic, RegisterClass RC, bits<4> MajOp,
1456                  Operand ImmOp>
1457   : LDInst<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1458   "$dst = "#mnemonic#"($src1 + #$offset)", []>, AddrModeRel {
1459     bits<4> name;
1460     bits<5> dst;
1461     bits<5> src1;
1462     bits<14> offset;
1463     bits<11> offsetBits;
1464
1465     string ImmOpStr = !cast<string>(ImmOp);
1466     let offsetBits = !if (!eq(ImmOpStr, "s11_3Ext"), offset{13-3},
1467                      !if (!eq(ImmOpStr, "s11_2Ext"), offset{12-2},
1468                      !if (!eq(ImmOpStr, "s11_1Ext"), offset{11-1},
1469                                       /* s11_0Ext */ offset{10-0})));
1470     let opExtentBits = !if (!eq(ImmOpStr, "s11_3Ext"), 14,
1471                        !if (!eq(ImmOpStr, "s11_2Ext"), 13,
1472                        !if (!eq(ImmOpStr, "s11_1Ext"), 12,
1473                                         /* s11_0Ext */ 11)));
1474     let hasNewValue = !if (!eq(ImmOpStr, "s11_3Ext"), 0, 1);
1475
1476     let IClass = 0b1001;
1477
1478     let Inst{27}    = 0b0;
1479     let Inst{26-25} = offsetBits{10-9};
1480     let Inst{24-21} = MajOp;
1481     let Inst{20-16} = src1;
1482     let Inst{13-5}  = offsetBits{8-0};
1483     let Inst{4-0}   = dst;
1484   }
1485
1486 let opExtendable = 3, isExtentSigned = 0, isPredicated = 1 in
1487 class T_pload_io <string mnemonic, RegisterClass RC, bits<4>MajOp,
1488                   Operand ImmOp, bit isNot, bit isPredNew>
1489   : LDInst<(outs RC:$dst),
1490            (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1491   "if ("#!if(isNot, "!$src1", "$src1")
1492        #!if(isPredNew, ".new", "")
1493        #") $dst = "#mnemonic#"($src2 + #$offset)",
1494   [],"", V2LDST_tc_ld_SLOT01> , AddrModeRel {
1495     bits<5> dst;
1496     bits<2> src1;
1497     bits<5> src2;
1498     bits<9> offset;
1499     bits<6> offsetBits;
1500     string ImmOpStr = !cast<string>(ImmOp);
1501
1502     let offsetBits = !if (!eq(ImmOpStr, "u6_3Ext"), offset{8-3},
1503                      !if (!eq(ImmOpStr, "u6_2Ext"), offset{7-2},
1504                      !if (!eq(ImmOpStr, "u6_1Ext"), offset{6-1},
1505                                       /* u6_0Ext */ offset{5-0})));
1506     let opExtentBits = !if (!eq(ImmOpStr, "u6_3Ext"), 9,
1507                        !if (!eq(ImmOpStr, "u6_2Ext"), 8,
1508                        !if (!eq(ImmOpStr, "u6_1Ext"), 7,
1509                                         /* u6_0Ext */ 6)));
1510     let hasNewValue = !if (!eq(ImmOpStr, "u6_3Ext"), 0, 1);
1511     let isPredicatedNew = isPredNew;
1512     let isPredicatedFalse = isNot;
1513
1514     let IClass = 0b0100;
1515
1516     let Inst{27}    = 0b0;
1517     let Inst{27}    = 0b0;
1518     let Inst{26}    = isNot;
1519     let Inst{25}    = isPredNew;
1520     let Inst{24-21} = MajOp;
1521     let Inst{20-16} = src2;
1522     let Inst{13}    = 0b0;
1523     let Inst{12-11} = src1;
1524     let Inst{10-5}  = offsetBits;
1525     let Inst{4-0}   = dst;
1526   }
1527
1528 let isExtendable = 1, hasSideEffects = 0, addrMode = BaseImmOffset in
1529 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1530                    Operand ImmOp, Operand predImmOp, bits<4>MajOp> {
1531   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1532     let isPredicable = 1 in
1533     def L2_#NAME#_io : T_load_io <mnemonic, RC, MajOp, ImmOp>;
1534
1535     // Predicated
1536     def L2_p#NAME#t_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 0>;
1537     def L2_p#NAME#f_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 0>;
1538
1539     // Predicated new
1540     def L2_p#NAME#tnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 1>;
1541     def L2_p#NAME#fnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 1>;
1542   }
1543 }
1544
1545 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
1546   defm loadrb:  LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext, 0b1000>;
1547   defm loadrub: LD_Idxd <"memub", "LDriub", IntRegs, s11_0Ext, u6_0Ext, 0b1001>;
1548 }
1549
1550 let accessSize = HalfWordAccess, opExtentAlign = 1, isCodeGenOnly = 0 in {
1551   defm loadrh:  LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext, 0b1010>;
1552   defm loadruh: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext, 0b1011>;
1553 }
1554
1555 let accessSize = WordAccess, opExtentAlign = 2, isCodeGenOnly = 0 in
1556 defm loadri: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext, 0b1100>;
1557
1558 let accessSize = DoubleWordAccess, opExtentAlign = 3, isCodeGenOnly = 0 in
1559 defm loadrd: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext, 0b1110>;
1560
1561 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1562             (L2_loadrb_io AddrFI:$addr, 0) >;
1563
1564 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1565             (L2_loadrub_io AddrFI:$addr, 0) >;
1566
1567 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1568             (L2_loadrh_io AddrFI:$addr, 0) >;
1569
1570 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1571             (L2_loadruh_io AddrFI:$addr, 0) >;
1572
1573 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1574             (L2_loadri_io AddrFI:$addr, 0) >;
1575
1576 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1577             (L2_loadrd_io AddrFI:$addr, 0) >;
1578
1579 let AddedComplexity = 20 in {
1580 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1581             (L2_loadrb_io IntRegs:$src1, s11_0ExtPred:$offset) >;
1582
1583 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1584             (L2_loadrub_io IntRegs:$src1, s11_0ExtPred:$offset) >;
1585
1586 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1587             (L2_loadrh_io IntRegs:$src1, s11_1ExtPred:$offset) >;
1588
1589 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1590             (L2_loadruh_io IntRegs:$src1, s11_1ExtPred:$offset) >;
1591
1592 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1593             (L2_loadri_io IntRegs:$src1, s11_2ExtPred:$offset) >;
1594
1595 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1596             (L2_loadrd_io IntRegs:$src1, s11_3ExtPred:$offset) >;
1597 }
1598
1599 //===----------------------------------------------------------------------===//
1600 // Post increment load
1601 //===----------------------------------------------------------------------===//
1602 //===----------------------------------------------------------------------===//
1603 // Template class for non-predicated post increment loads with immediate offset.
1604 //===----------------------------------------------------------------------===//
1605 let hasSideEffects = 0, addrMode = PostInc in
1606 class T_load_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
1607                      bits<4> MajOp >
1608   : LDInstPI <(outs RC:$dst, IntRegs:$dst2),
1609   (ins IntRegs:$src1, ImmOp:$offset),
1610   "$dst = "#mnemonic#"($src1++#$offset)" ,
1611   [],
1612   "$src1 = $dst2" > ,
1613   PredNewRel {
1614     bits<5> dst;
1615     bits<5> src1;
1616     bits<7> offset;
1617     bits<4> offsetBits;
1618
1619     string ImmOpStr = !cast<string>(ImmOp);
1620     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
1621                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1622                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1623                                       /* s4_0Imm */ offset{3-0})));
1624     let hasNewValue = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
1625
1626     let IClass = 0b1001;
1627
1628     let Inst{27-25} = 0b101;
1629     let Inst{24-21} = MajOp;
1630     let Inst{20-16} = src1;
1631     let Inst{13-12} = 0b00;
1632     let Inst{8-5} = offsetBits;
1633     let Inst{4-0}   = dst;
1634   }
1635
1636 //===----------------------------------------------------------------------===//
1637 // Template class for predicated post increment loads with immediate offset.
1638 //===----------------------------------------------------------------------===//
1639 let isPredicated = 1, hasSideEffects = 0, addrMode = PostInc in
1640 class T_pload_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
1641                           bits<4> MajOp, bit isPredNot, bit isPredNew >
1642   : LDInst <(outs RC:$dst, IntRegs:$dst2),
1643             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1644   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1645   ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1646   [] ,
1647   "$src2 = $dst2" > ,
1648   PredNewRel {
1649     bits<5> dst;
1650     bits<2> src1;
1651     bits<5> src2;
1652     bits<7> offset;
1653     bits<4> offsetBits;
1654
1655     let isPredicatedNew = isPredNew;
1656     let isPredicatedFalse = isPredNot;
1657
1658     string ImmOpStr = !cast<string>(ImmOp);
1659     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
1660                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1661                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1662                                       /* s4_0Imm */ offset{3-0})));
1663     let hasNewValue = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
1664
1665     let IClass = 0b1001;
1666
1667     let Inst{27-25} = 0b101;
1668     let Inst{24-21} = MajOp;
1669     let Inst{20-16} = src2;
1670     let Inst{13} = 0b1;
1671     let Inst{12} = isPredNew;
1672     let Inst{11} = isPredNot;
1673     let Inst{10-9} = src1;
1674     let Inst{8-5}  = offsetBits;
1675     let Inst{4-0}  = dst;
1676   }
1677
1678 //===----------------------------------------------------------------------===//
1679 // Multiclass for post increment loads with immediate offset.
1680 //===----------------------------------------------------------------------===//
1681
1682 multiclass LD_PostInc <string mnemonic, string BaseOp, RegisterClass RC,
1683                        Operand ImmOp, bits<4> MajOp> {
1684   let BaseOpcode = "POST_"#BaseOp in {
1685     let isPredicable = 1 in
1686     def L2_#NAME#_pi : T_load_pi < mnemonic, RC, ImmOp, MajOp>;
1687
1688     // Predicated
1689     def L2_p#NAME#t_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 0, 0>;
1690     def L2_p#NAME#f_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 1, 0>;
1691
1692     // Predicated new
1693     def L2_p#NAME#tnew_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 0, 1>;
1694     def L2_p#NAME#fnew_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 1, 1>;
1695   }
1696 }
1697
1698 // post increment byte loads with immediate offset
1699 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
1700   defm loadrb  : LD_PostInc <"memb",  "LDrib", IntRegs, s4_0Imm, 0b1000>;
1701   defm loadrub : LD_PostInc <"memub", "LDriub", IntRegs, s4_0Imm, 0b1001>;
1702 }
1703
1704 // post increment halfword loads with immediate offset
1705 let accessSize = HalfWordAccess, opExtentAlign = 1, isCodeGenOnly = 0 in {
1706   defm loadrh  : LD_PostInc <"memh",  "LDrih", IntRegs, s4_1Imm, 0b1010>;
1707   defm loadruh : LD_PostInc <"memuh", "LDriuh", IntRegs, s4_1Imm, 0b1011>;
1708 }
1709
1710 // post increment word loads with immediate offset
1711 let accessSize = WordAccess, opExtentAlign = 2, isCodeGenOnly = 0 in
1712 defm loadri : LD_PostInc <"memw", "LDriw", IntRegs, s4_2Imm, 0b1100>;
1713
1714 // post increment doubleword loads with immediate offset
1715 let accessSize = DoubleWordAccess, opExtentAlign = 3, isCodeGenOnly = 0 in
1716 defm loadrd : LD_PostInc <"memd", "LDrid", DoubleRegs, s4_3Imm, 0b1110>;
1717
1718 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1719            (i32 (L2_loadrb_io AddrFI:$addr, 0)) >;
1720
1721 // Load byte any-extend.
1722 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1723             (i32 (L2_loadrb_io AddrFI:$addr, 0)) >;
1724
1725 // Indexed load byte any-extend.
1726 let AddedComplexity = 20 in
1727 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1728             (i32 (L2_loadrb_io IntRegs:$src1, s11_0ImmPred:$offset)) >;
1729
1730 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1731             (i32 (L2_loadrh_io AddrFI:$addr, 0))>;
1732
1733 let AddedComplexity = 20 in
1734 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1735             (i32 (L2_loadrh_io IntRegs:$src1, s11_1ImmPred:$offset)) >;
1736
1737 let AddedComplexity = 10 in
1738 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1739             (i32 (L2_loadrub_io AddrFI:$addr, 0))>;
1740
1741 let AddedComplexity = 20 in
1742 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1743             (i32 (L2_loadrub_io IntRegs:$src1, s11_0ImmPred:$offset))>;
1744
1745 // Load predicate.
1746 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1747 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1748 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1749             (ins MEMri:$addr),
1750             "Error; should not emit",
1751             []>;
1752
1753 // Deallocate stack frame.
1754 let Defs = [R29, R30, R31], Uses = [R29], hasSideEffects = 0 in {
1755   def DEALLOCFRAME : LDInst2<(outs), (ins),
1756                      "deallocframe",
1757                      []>;
1758 }
1759
1760 // Load and unpack bytes to halfwords.
1761 //===----------------------------------------------------------------------===//
1762 // LD -
1763 //===----------------------------------------------------------------------===//
1764
1765 //===----------------------------------------------------------------------===//
1766 // MTYPE/ALU +
1767 //===----------------------------------------------------------------------===//
1768 //===----------------------------------------------------------------------===//
1769 // MTYPE/ALU -
1770 //===----------------------------------------------------------------------===//
1771
1772 //===----------------------------------------------------------------------===//
1773 // MTYPE/COMPLEX +
1774 //===----------------------------------------------------------------------===//
1775 //===----------------------------------------------------------------------===//
1776 // MTYPE/COMPLEX -
1777 //===----------------------------------------------------------------------===//
1778
1779 //===----------------------------------------------------------------------===//
1780 // MTYPE/MPYH +
1781 //===----------------------------------------------------------------------===//
1782
1783 //===----------------------------------------------------------------------===//
1784 // Template Class
1785 // MPYS / Multipy signed/unsigned halfwords
1786 //Rd=mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
1787 //===----------------------------------------------------------------------===//
1788
1789 let hasNewValue = 1, opNewValue = 0 in
1790 class T_M2_mpy < bits<2> LHbits, bit isSat, bit isRnd,
1791                  bit hasShift, bit isUnsigned>
1792   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1793   "$Rd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
1794                                        #", $Rt."#!if(LHbits{0},"h)","l)")
1795                                        #!if(hasShift,":<<1","")
1796                                        #!if(isRnd,":rnd","")
1797                                        #!if(isSat,":sat",""),
1798   [], "", M_tc_3x_SLOT23 > {
1799     bits<5> Rd;
1800     bits<5> Rs;
1801     bits<5> Rt;
1802
1803     let IClass = 0b1110;
1804
1805     let Inst{27-24} = 0b1100;
1806     let Inst{23} = hasShift;
1807     let Inst{22} = isUnsigned;
1808     let Inst{21} = isRnd;
1809     let Inst{7} = isSat;
1810     let Inst{6-5} = LHbits;
1811     let Inst{4-0} = Rd;
1812     let Inst{20-16} = Rs;
1813     let Inst{12-8} = Rt;
1814   }
1815
1816 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1817 let isCodeGenOnly = 0 in {
1818 def M2_mpy_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 0>;
1819 def M2_mpy_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 0>;
1820 def M2_mpy_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 0>;
1821 def M2_mpy_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 0>;
1822 def M2_mpy_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 0>;
1823 def M2_mpy_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 0>;
1824 def M2_mpy_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 0>;
1825 def M2_mpy_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 0>;
1826 }
1827
1828 //Rd=mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1829 let isCodeGenOnly = 0 in {
1830 def M2_mpyu_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 1>;
1831 def M2_mpyu_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 1>;
1832 def M2_mpyu_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 1>;
1833 def M2_mpyu_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 1>;
1834 def M2_mpyu_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 1>;
1835 def M2_mpyu_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 1>;
1836 def M2_mpyu_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 1>;
1837 def M2_mpyu_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 1>;
1838 }
1839
1840 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]:rnd
1841 let isCodeGenOnly = 0 in {
1842 def M2_mpy_rnd_ll_s1: T_M2_mpy <0b00, 0, 1, 1, 0>;
1843 def M2_mpy_rnd_ll_s0: T_M2_mpy <0b00, 0, 1, 0, 0>;
1844 def M2_mpy_rnd_lh_s1: T_M2_mpy <0b01, 0, 1, 1, 0>;
1845 def M2_mpy_rnd_lh_s0: T_M2_mpy <0b01, 0, 1, 0, 0>;
1846 def M2_mpy_rnd_hl_s1: T_M2_mpy <0b10, 0, 1, 1, 0>;
1847 def M2_mpy_rnd_hl_s0: T_M2_mpy <0b10, 0, 1, 0, 0>;
1848 def M2_mpy_rnd_hh_s1: T_M2_mpy <0b11, 0, 1, 1, 0>;
1849 def M2_mpy_rnd_hh_s0: T_M2_mpy <0b11, 0, 1, 0, 0>;
1850 }
1851
1852 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1853 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
1854 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
1855   def M2_mpy_sat_ll_s1: T_M2_mpy <0b00, 1, 0, 1, 0>;
1856   def M2_mpy_sat_ll_s0: T_M2_mpy <0b00, 1, 0, 0, 0>;
1857   def M2_mpy_sat_lh_s1: T_M2_mpy <0b01, 1, 0, 1, 0>;
1858   def M2_mpy_sat_lh_s0: T_M2_mpy <0b01, 1, 0, 0, 0>;
1859   def M2_mpy_sat_hl_s1: T_M2_mpy <0b10, 1, 0, 1, 0>;
1860   def M2_mpy_sat_hl_s0: T_M2_mpy <0b10, 1, 0, 0, 0>;
1861   def M2_mpy_sat_hh_s1: T_M2_mpy <0b11, 1, 0, 1, 0>;
1862   def M2_mpy_sat_hh_s0: T_M2_mpy <0b11, 1, 0, 0, 0>;
1863
1864   def M2_mpy_sat_rnd_ll_s1: T_M2_mpy <0b00, 1, 1, 1, 0>;
1865   def M2_mpy_sat_rnd_ll_s0: T_M2_mpy <0b00, 1, 1, 0, 0>;
1866   def M2_mpy_sat_rnd_lh_s1: T_M2_mpy <0b01, 1, 1, 1, 0>;
1867   def M2_mpy_sat_rnd_lh_s0: T_M2_mpy <0b01, 1, 1, 0, 0>;
1868   def M2_mpy_sat_rnd_hl_s1: T_M2_mpy <0b10, 1, 1, 1, 0>;
1869   def M2_mpy_sat_rnd_hl_s0: T_M2_mpy <0b10, 1, 1, 0, 0>;
1870   def M2_mpy_sat_rnd_hh_s1: T_M2_mpy <0b11, 1, 1, 1, 0>;
1871   def M2_mpy_sat_rnd_hh_s0: T_M2_mpy <0b11, 1, 1, 0, 0>;
1872 }
1873
1874 //===----------------------------------------------------------------------===//
1875 // Template Class
1876 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
1877 // result from the accumulator.
1878 //Rx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1879 //===----------------------------------------------------------------------===//
1880
1881 let hasNewValue = 1, opNewValue = 0 in
1882 class T_M2_mpy_acc < bits<2> LHbits, bit isSat, bit isNac,
1883                  bit hasShift, bit isUnsigned >
1884   : MInst_acc<(outs IntRegs:$Rx), (ins IntRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
1885   "$Rx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
1886                               #"($Rs."#!if(LHbits{1},"h","l")
1887                               #", $Rt."#!if(LHbits{0},"h)","l)")
1888                               #!if(hasShift,":<<1","")
1889                               #!if(isSat,":sat",""),
1890   [], "$dst2 = $Rx", M_tc_3x_SLOT23 > {
1891     bits<5> Rx;
1892     bits<5> Rs;
1893     bits<5> Rt;
1894
1895     let IClass = 0b1110;
1896     let Inst{27-24} = 0b1110;
1897     let Inst{23} = hasShift;
1898     let Inst{22} = isUnsigned;
1899     let Inst{21} = isNac;
1900     let Inst{7} = isSat;
1901     let Inst{6-5} = LHbits;
1902     let Inst{4-0} = Rx;
1903     let Inst{20-16} = Rs;
1904     let Inst{12-8} = Rt;
1905   }
1906
1907 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1908 let isCodeGenOnly = 0 in {
1909 def M2_mpy_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 0>;
1910 def M2_mpy_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 0>;
1911 def M2_mpy_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 0>;
1912 def M2_mpy_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 0>;
1913 def M2_mpy_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 0>;
1914 def M2_mpy_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 0>;
1915 def M2_mpy_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 0>;
1916 def M2_mpy_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 0>;
1917 }
1918
1919 //Rx += mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1920 let isCodeGenOnly = 0 in {
1921 def M2_mpyu_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 1>;
1922 def M2_mpyu_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 1>;
1923 def M2_mpyu_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 1>;
1924 def M2_mpyu_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 1>;
1925 def M2_mpyu_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 1>;
1926 def M2_mpyu_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 1>;
1927 def M2_mpyu_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 1>;
1928 def M2_mpyu_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 1>;
1929 }
1930
1931 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1932 let isCodeGenOnly = 0 in {
1933 def M2_mpy_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 0>;
1934 def M2_mpy_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 0>;
1935 def M2_mpy_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 0>;
1936 def M2_mpy_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 0>;
1937 def M2_mpy_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 0>;
1938 def M2_mpy_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 0>;
1939 def M2_mpy_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 0>;
1940 def M2_mpy_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 0>;
1941 }
1942
1943 //Rx -= mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1944 let isCodeGenOnly = 0 in {
1945 def M2_mpyu_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 1>;
1946 def M2_mpyu_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 1>;
1947 def M2_mpyu_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 1>;
1948 def M2_mpyu_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 1>;
1949 def M2_mpyu_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 1>;
1950 def M2_mpyu_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 1>;
1951 def M2_mpyu_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 1>;
1952 def M2_mpyu_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 1>;
1953 }
1954
1955 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
1956 let isCodeGenOnly = 0 in {
1957 def M2_mpy_acc_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 0, 1, 0>;
1958 def M2_mpy_acc_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 0, 0, 0>;
1959 def M2_mpy_acc_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 0, 1, 0>;
1960 def M2_mpy_acc_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 0, 0, 0>;
1961 def M2_mpy_acc_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 0, 1, 0>;
1962 def M2_mpy_acc_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 0, 0, 0>;
1963 def M2_mpy_acc_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 0, 1, 0>;
1964 def M2_mpy_acc_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 0, 0, 0>;
1965 }
1966
1967 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
1968 let isCodeGenOnly = 0 in {
1969 def M2_mpy_nac_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 1, 1, 0>;
1970 def M2_mpy_nac_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 1, 0, 0>;
1971 def M2_mpy_nac_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 1, 1, 0>;
1972 def M2_mpy_nac_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 1, 0, 0>;
1973 def M2_mpy_nac_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 1, 1, 0>;
1974 def M2_mpy_nac_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 1, 0, 0>;
1975 def M2_mpy_nac_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 1, 1, 0>;
1976 def M2_mpy_nac_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 1, 0, 0>;
1977 }
1978
1979 //===----------------------------------------------------------------------===//
1980 // Template Class
1981 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
1982 // result from the 64-bit destination register.
1983 //Rxx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1984 //===----------------------------------------------------------------------===//
1985
1986 class T_M2_mpyd_acc < bits<2> LHbits, bit isNac, bit hasShift, bit isUnsigned>
1987   : MInst_acc<(outs DoubleRegs:$Rxx),
1988               (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
1989   "$Rxx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
1990                                 #"($Rs."#!if(LHbits{1},"h","l")
1991                                 #", $Rt."#!if(LHbits{0},"h)","l)")
1992                                 #!if(hasShift,":<<1",""),
1993   [], "$dst2 = $Rxx", M_tc_3x_SLOT23 > {
1994     bits<5> Rxx;
1995     bits<5> Rs;
1996     bits<5> Rt;
1997
1998     let IClass = 0b1110;
1999
2000     let Inst{27-24} = 0b0110;
2001     let Inst{23} = hasShift;
2002     let Inst{22} = isUnsigned;
2003     let Inst{21} = isNac;
2004     let Inst{7} = 0;
2005     let Inst{6-5} = LHbits;
2006     let Inst{4-0} = Rxx;
2007     let Inst{20-16} = Rs;
2008     let Inst{12-8} = Rt;
2009   }
2010
2011 let isCodeGenOnly = 0 in {
2012 def M2_mpyd_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 0>;
2013 def M2_mpyd_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 0>;
2014 def M2_mpyd_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 0>;
2015 def M2_mpyd_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 0>;
2016
2017 def M2_mpyd_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 0>;
2018 def M2_mpyd_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 0>;
2019 def M2_mpyd_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 0>;
2020 def M2_mpyd_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 0>;
2021
2022 def M2_mpyd_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 0>;
2023 def M2_mpyd_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 0>;
2024 def M2_mpyd_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 0>;
2025 def M2_mpyd_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 0>;
2026
2027 def M2_mpyd_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 0>;
2028 def M2_mpyd_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 0>;
2029 def M2_mpyd_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 0>;
2030 def M2_mpyd_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 0>;
2031
2032 def M2_mpyud_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 1>;
2033 def M2_mpyud_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 1>;
2034 def M2_mpyud_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 1>;
2035 def M2_mpyud_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 1>;
2036
2037 def M2_mpyud_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 1>;
2038 def M2_mpyud_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 1>;
2039 def M2_mpyud_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 1>;
2040 def M2_mpyud_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 1>;
2041
2042 def M2_mpyud_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 1>;
2043 def M2_mpyud_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 1>;
2044 def M2_mpyud_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 1>;
2045 def M2_mpyud_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 1>;
2046
2047 def M2_mpyud_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 1>;
2048 def M2_mpyud_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 1>;
2049 def M2_mpyud_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 1>;
2050 def M2_mpyud_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 1>;
2051 }
2052
2053 let hasNewValue = 1, opNewValue = 0 in
2054 class T_MType_mpy <string mnemonic, bits<4> RegTyBits, RegisterClass RC,
2055                    bits<3> MajOp, bits<3> MinOp, bit isSat = 0, bit isRnd = 0,
2056                    string op2Suffix = "", bit isRaw = 0, bit isHi = 0 >
2057   : MInst <(outs IntRegs:$dst), (ins RC:$src1, RC:$src2),
2058   "$dst = "#mnemonic
2059            #"($src1, $src2"#op2Suffix#")"
2060            #!if(MajOp{2}, ":<<1", "")
2061            #!if(isRnd, ":rnd", "")
2062            #!if(isSat, ":sat", "")
2063            #!if(isRaw, !if(isHi, ":raw:hi", ":raw:lo"), ""), [] > {
2064     bits<5> dst;
2065     bits<5> src1;
2066     bits<5> src2;
2067
2068     let IClass = 0b1110;
2069
2070     let Inst{27-24} = RegTyBits;
2071     let Inst{23-21} = MajOp;
2072     let Inst{20-16} = src1;
2073     let Inst{13}    = 0b0;
2074     let Inst{12-8}  = src2;
2075     let Inst{7-5}   = MinOp;
2076     let Inst{4-0}   = dst;
2077   }
2078
2079 class T_MType_dd  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2080                    bit isSat = 0, bit isRnd = 0 >
2081   : T_MType_mpy <mnemonic, 0b1001, DoubleRegs, MajOp, MinOp, isSat, isRnd>;
2082
2083 class T_MType_rr1  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2084                     bit isSat = 0, bit isRnd = 0 >
2085   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd>;
2086
2087 class T_MType_rr2 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2088                    bit isSat = 0, bit isRnd = 0, string op2str = "" >
2089   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd, op2str>;
2090
2091 let CextOpcode = "mpyi", InputType = "reg", isCodeGenOnly = 0 in
2092 def M2_mpyi    : T_MType_rr1 <"mpyi", 0b000, 0b000>, ImmRegRel;
2093
2094 let isCodeGenOnly = 0 in {
2095 def M2_mpy_up  : T_MType_rr1 <"mpy",  0b000, 0b001>;
2096 def M2_mpyu_up : T_MType_rr1 <"mpyu", 0b010, 0b001>;
2097 }
2098
2099 let isCodeGenOnly = 0 in
2100 def M2_dpmpyss_rnd_s0 : T_MType_rr1 <"mpy", 0b001, 0b001, 0, 1>;
2101
2102 let isCodeGenOnly = 0 in {
2103 def M2_hmmpyh_rs1 : T_MType_rr2 <"mpy", 0b101, 0b100, 1, 1, ".h">;
2104 def M2_hmmpyl_rs1 : T_MType_rr2 <"mpy", 0b111, 0b100, 1, 1, ".l">;
2105 }
2106
2107 // V4 Instructions
2108 let isCodeGenOnly = 0 in {
2109 def M2_mpysu_up : T_MType_rr1 <"mpysu", 0b011, 0b001, 0>;
2110 def M2_mpy_up_s1_sat : T_MType_rr1 <"mpy", 0b111, 0b000, 1>;
2111
2112 def M2_hmmpyh_s1 : T_MType_rr2 <"mpy", 0b101, 0b000, 1, 0, ".h">;
2113 def M2_hmmpyl_s1 : T_MType_rr2 <"mpy", 0b101, 0b001, 1, 0, ".l">;
2114 }
2115
2116 def: Pat<(i32 (mul   I32:$src1, I32:$src2)), (M2_mpyi    I32:$src1, I32:$src2)>;
2117 def: Pat<(i32 (mulhs I32:$src1, I32:$src2)), (M2_mpy_up  I32:$src1, I32:$src2)>;
2118 def: Pat<(i32 (mulhu I32:$src1, I32:$src2)), (M2_mpyu_up I32:$src1, I32:$src2)>;
2119
2120 let hasNewValue = 1, opNewValue = 0 in
2121 class T_MType_mpy_ri <bit isNeg, Operand ImmOp, list<dag> pattern>
2122   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, ImmOp:$u8),
2123   "$Rd ="#!if(isNeg, "- ", "+ ")#"mpyi($Rs, #$u8)" ,
2124    pattern, "", M_tc_3x_SLOT23> {
2125     bits<5> Rd;
2126     bits<5> Rs;
2127     bits<8> u8;
2128
2129     let IClass = 0b1110;
2130
2131     let Inst{27-24} = 0b0000;
2132     let Inst{23} = isNeg;
2133     let Inst{13} = 0b0;
2134     let Inst{4-0} = Rd;
2135     let Inst{20-16} = Rs;
2136     let Inst{12-5} = u8;
2137   }
2138
2139 let isExtendable = 1, opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
2140 def M2_mpysip : T_MType_mpy_ri <0, u8Ext,
2141                 [(set (i32 IntRegs:$Rd), (mul IntRegs:$Rs, u8ExtPred:$u8))]>;
2142
2143 let isCodeGenOnly = 0 in
2144 def M2_mpysin :  T_MType_mpy_ri <1, u8Imm,
2145                 [(set (i32 IntRegs:$Rd), (ineg (mul IntRegs:$Rs,
2146                                                     u8ImmPred:$u8)))]>;
2147
2148 // Assember mapped to M2_mpyi
2149 let isAsmParserOnly = 1 in
2150 def M2_mpyui : MInst<(outs IntRegs:$dst),
2151                      (ins IntRegs:$src1, IntRegs:$src2),
2152   "$dst = mpyui($src1, $src2)">;
2153
2154 // Rd=mpyi(Rs,#m9)
2155 // s9 is NOT the same as m9 - but it works.. so far.
2156 // Assembler maps to either Rd=+mpyi(Rs,#u8) or Rd=-mpyi(Rs,#u8)
2157 // depending on the value of m9. See Arch Spec.
2158 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
2159     CextOpcode = "mpyi", InputType = "imm", hasNewValue = 1 in
2160 def M2_mpysmi : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
2161     "$dst = mpyi($src1, #$src2)",
2162     [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
2163                                    s9ExtPred:$src2))]>, ImmRegRel;
2164
2165 let hasNewValue = 1, isExtendable = 1,  opExtentBits = 8, opExtendable = 3,
2166     InputType = "imm" in
2167 class T_MType_acc_ri <string mnemonic, bits<3> MajOp, Operand ImmOp,
2168                       list<dag> pattern = []>
2169  : MInst < (outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2, ImmOp:$src3),
2170   "$dst "#mnemonic#"($src2, #$src3)",
2171   pattern, "$src1 = $dst", M_tc_2_SLOT23> {
2172     bits<5> dst;
2173     bits<5> src2;
2174     bits<8> src3;
2175
2176     let IClass = 0b1110;
2177
2178     let Inst{27-26} = 0b00;
2179     let Inst{25-23} = MajOp;
2180     let Inst{20-16} = src2;
2181     let Inst{13} = 0b0;
2182     let Inst{12-5} = src3;
2183     let Inst{4-0} = dst;
2184   }
2185
2186 let InputType = "reg", hasNewValue = 1 in
2187 class T_MType_acc_rr <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2188                       bit isSwap = 0, list<dag> pattern = [], bit hasNot = 0,
2189                       bit isSat = 0, bit isShift = 0>
2190   : MInst < (outs IntRegs:$dst),
2191             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2192   "$dst "#mnemonic#"($src2, "#!if(hasNot, "~$src3)","$src3)")
2193                           #!if(isShift, ":<<1", "")
2194                           #!if(isSat, ":sat", ""),
2195   pattern, "$src1 = $dst", M_tc_2_SLOT23 > {
2196     bits<5> dst;
2197     bits<5> src2;
2198     bits<5> src3;
2199
2200     let IClass = 0b1110;
2201
2202     let Inst{27-24} = 0b1111;
2203     let Inst{23-21} = MajOp;
2204     let Inst{20-16} = !if(isSwap, src3, src2);
2205     let Inst{13} = 0b0;
2206     let Inst{12-8} = !if(isSwap, src2, src3);
2207     let Inst{7-5} = MinOp;
2208     let Inst{4-0} = dst;
2209   }
2210
2211 let CextOpcode = "MPYI_acc", Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in {
2212   def M2_macsip : T_MType_acc_ri <"+= mpyi", 0b010, u8Ext,
2213                   [(set (i32 IntRegs:$dst),
2214                         (add (mul IntRegs:$src2, u8ExtPred:$src3),
2215                              IntRegs:$src1))]>, ImmRegRel;
2216
2217   def M2_maci   : T_MType_acc_rr <"+= mpyi", 0b000, 0b000, 0,
2218                  [(set (i32 IntRegs:$dst),
2219                        (add (mul IntRegs:$src2, IntRegs:$src3),
2220                             IntRegs:$src1))]>, ImmRegRel;
2221 }
2222
2223 let CextOpcode = "ADD_acc", isCodeGenOnly = 0 in {
2224   let isExtentSigned = 1 in
2225   def M2_accii : T_MType_acc_ri <"+= add", 0b100, s8Ext,
2226                  [(set (i32 IntRegs:$dst),
2227                        (add (add (i32 IntRegs:$src2), s8_16ExtPred:$src3),
2228                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2229
2230   def M2_acci  : T_MType_acc_rr <"+= add",  0b000, 0b001, 0,
2231                  [(set (i32 IntRegs:$dst),
2232                        (add (add (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2233                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2234 }
2235
2236 let CextOpcode = "SUB_acc", isCodeGenOnly = 0 in {
2237   let isExtentSigned = 1 in
2238   def M2_naccii : T_MType_acc_ri <"-= add", 0b101, s8Ext>, ImmRegRel;
2239
2240   def M2_nacci  : T_MType_acc_rr <"-= add",  0b100, 0b001, 0>, ImmRegRel;
2241 }
2242
2243 let Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in
2244 def M2_macsin : T_MType_acc_ri <"-= mpyi", 0b011, u8Ext>;
2245
2246 let isCodeGenOnly = 0 in {
2247 def M2_xor_xacc : T_MType_acc_rr < "^= xor", 0b100, 0b011, 0>;
2248 def M2_subacc : T_MType_acc_rr <"+= sub",  0b000, 0b011, 1>;
2249 }
2250
2251 class T_MType_acc_pat1 <InstHexagon MI, SDNode firstOp, SDNode secOp,
2252                         PatLeaf ImmPred>
2253   : Pat <(secOp IntRegs:$src1, (firstOp IntRegs:$src2, ImmPred:$src3)),
2254          (MI IntRegs:$src1, IntRegs:$src2, ImmPred:$src3)>;
2255
2256 class T_MType_acc_pat2 <InstHexagon MI, SDNode firstOp, SDNode secOp>
2257   : Pat <(i32 (secOp IntRegs:$src1, (firstOp IntRegs:$src2, IntRegs:$src3))),
2258          (MI IntRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2259
2260 def : T_MType_acc_pat2 <M2_xor_xacc, xor, xor>;
2261 def : T_MType_acc_pat1 <M2_macsin, mul, sub, u8ExtPred>;
2262
2263 def : T_MType_acc_pat1 <M2_naccii, add, sub, s8_16ExtPred>;
2264 def : T_MType_acc_pat2 <M2_nacci, add, sub>;
2265 //===----------------------------------------------------------------------===//
2266 // Template Class -- Multiply signed/unsigned halfwords with and without
2267 // saturation and rounding
2268 //===----------------------------------------------------------------------===//
2269 class T_M2_mpyd < bits<2> LHbits, bit isRnd, bit hasShift, bit isUnsigned >
2270   : MInst < (outs DoubleRegs:$Rdd), (ins IntRegs:$Rs, IntRegs:$Rt),
2271   "$Rdd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
2272                                        #", $Rt."#!if(LHbits{0},"h)","l)")
2273                                        #!if(hasShift,":<<1","")
2274                                        #!if(isRnd,":rnd",""),
2275   [] > {
2276     bits<5> Rdd;
2277     bits<5> Rs;
2278     bits<5> Rt;
2279
2280     let IClass = 0b1110;
2281
2282     let Inst{27-24} = 0b0100;
2283     let Inst{23} = hasShift;
2284     let Inst{22} = isUnsigned;
2285     let Inst{21} = isRnd;
2286     let Inst{6-5} = LHbits;
2287     let Inst{4-0} = Rdd;
2288     let Inst{20-16} = Rs;
2289     let Inst{12-8} = Rt;
2290 }
2291
2292 let isCodeGenOnly = 0 in {
2293 def M2_mpyd_hh_s0: T_M2_mpyd<0b11, 0, 0, 0>;
2294 def M2_mpyd_hl_s0: T_M2_mpyd<0b10, 0, 0, 0>;
2295 def M2_mpyd_lh_s0: T_M2_mpyd<0b01, 0, 0, 0>;
2296 def M2_mpyd_ll_s0: T_M2_mpyd<0b00, 0, 0, 0>;
2297
2298 def M2_mpyd_hh_s1: T_M2_mpyd<0b11, 0, 1, 0>;
2299 def M2_mpyd_hl_s1: T_M2_mpyd<0b10, 0, 1, 0>;
2300 def M2_mpyd_lh_s1: T_M2_mpyd<0b01, 0, 1, 0>;
2301 def M2_mpyd_ll_s1: T_M2_mpyd<0b00, 0, 1, 0>;
2302
2303 def M2_mpyd_rnd_hh_s0: T_M2_mpyd<0b11, 1, 0, 0>;
2304 def M2_mpyd_rnd_hl_s0: T_M2_mpyd<0b10, 1, 0, 0>;
2305 def M2_mpyd_rnd_lh_s0: T_M2_mpyd<0b01, 1, 0, 0>;
2306 def M2_mpyd_rnd_ll_s0: T_M2_mpyd<0b00, 1, 0, 0>;
2307
2308 def M2_mpyd_rnd_hh_s1: T_M2_mpyd<0b11, 1, 1, 0>;
2309 def M2_mpyd_rnd_hl_s1: T_M2_mpyd<0b10, 1, 1, 0>;
2310 def M2_mpyd_rnd_lh_s1: T_M2_mpyd<0b01, 1, 1, 0>;
2311 def M2_mpyd_rnd_ll_s1: T_M2_mpyd<0b00, 1, 1, 0>;
2312
2313 //Rdd=mpyu(Rs.[HL],Rt.[HL])[:<<1]
2314 def M2_mpyud_hh_s0: T_M2_mpyd<0b11, 0, 0, 1>;
2315 def M2_mpyud_hl_s0: T_M2_mpyd<0b10, 0, 0, 1>;
2316 def M2_mpyud_lh_s0: T_M2_mpyd<0b01, 0, 0, 1>;
2317 def M2_mpyud_ll_s0: T_M2_mpyd<0b00, 0, 0, 1>;
2318
2319 def M2_mpyud_hh_s1: T_M2_mpyd<0b11, 0, 1, 1>;
2320 def M2_mpyud_hl_s1: T_M2_mpyd<0b10, 0, 1, 1>;
2321 def M2_mpyud_lh_s1: T_M2_mpyd<0b01, 0, 1, 1>;
2322 def M2_mpyud_ll_s1: T_M2_mpyd<0b00, 0, 1, 1>;
2323 }
2324 //===----------------------------------------------------------------------===//
2325 // Template Class for xtype mpy:
2326 // Vector multiply
2327 // Complex multiply
2328 // multiply 32X32 and use full result
2329 //===----------------------------------------------------------------------===//
2330 let hasSideEffects = 0 in
2331 class T_XTYPE_mpy64 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2332                      bit isSat, bit hasShift, bit isConj>
2333    : MInst <(outs DoubleRegs:$Rdd),
2334             (ins IntRegs:$Rs, IntRegs:$Rt),
2335   "$Rdd = "#mnemonic#"($Rs, $Rt"#!if(isConj,"*)",")")
2336                                 #!if(hasShift,":<<1","")
2337                                 #!if(isSat,":sat",""),
2338   [] > {
2339     bits<5> Rdd;
2340     bits<5> Rs;
2341     bits<5> Rt;
2342
2343     let IClass = 0b1110;
2344
2345     let Inst{27-24} = 0b0101;
2346     let Inst{23-21} = MajOp;
2347     let Inst{20-16} = Rs;
2348     let Inst{12-8} = Rt;
2349     let Inst{7-5} = MinOp;
2350     let Inst{4-0} = Rdd;
2351   }
2352
2353 //===----------------------------------------------------------------------===//
2354 // Template Class for xtype mpy with accumulation into 64-bit:
2355 // Vector multiply
2356 // Complex multiply
2357 // multiply 32X32 and use full result
2358 //===----------------------------------------------------------------------===//
2359 class T_XTYPE_mpy64_acc <string op1, string op2, bits<3> MajOp, bits<3> MinOp,
2360                          bit isSat, bit hasShift, bit isConj>
2361   : MInst <(outs DoubleRegs:$Rxx),
2362            (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2363   "$Rxx "#op2#"= "#op1#"($Rs, $Rt"#!if(isConj,"*)",")")
2364                                    #!if(hasShift,":<<1","")
2365                                    #!if(isSat,":sat",""),
2366
2367   [] , "$dst2 = $Rxx" > {
2368     bits<5> Rxx;
2369     bits<5> Rs;
2370     bits<5> Rt;
2371
2372     let IClass = 0b1110;
2373
2374     let Inst{27-24} = 0b0111;
2375     let Inst{23-21} = MajOp;
2376     let Inst{20-16} = Rs;
2377     let Inst{12-8} = Rt;
2378     let Inst{7-5} = MinOp;
2379     let Inst{4-0} = Rxx;
2380   }
2381
2382 // MPY - Multiply and use full result
2383 // Rdd = mpy[u](Rs,Rt)
2384 let isCodeGenOnly = 0 in {
2385 def M2_dpmpyss_s0 : T_XTYPE_mpy64 < "mpy", 0b000, 0b000, 0, 0, 0>;
2386 def M2_dpmpyuu_s0 : T_XTYPE_mpy64 < "mpyu", 0b010, 0b000, 0, 0, 0>;
2387
2388 // Rxx[+-]= mpy[u](Rs,Rt)
2389 def M2_dpmpyss_acc_s0 : T_XTYPE_mpy64_acc < "mpy",  "+", 0b000, 0b000, 0, 0, 0>;
2390 def M2_dpmpyss_nac_s0 : T_XTYPE_mpy64_acc < "mpy",  "-", 0b001, 0b000, 0, 0, 0>;
2391 def M2_dpmpyuu_acc_s0 : T_XTYPE_mpy64_acc < "mpyu", "+", 0b010, 0b000, 0, 0, 0>;
2392 def M2_dpmpyuu_nac_s0 : T_XTYPE_mpy64_acc < "mpyu", "-", 0b011, 0b000, 0, 0, 0>;
2393 }
2394
2395 def: Pat<(i64 (mul (i64 (anyext (i32 IntRegs:$src1))),
2396                    (i64 (anyext (i32 IntRegs:$src2))))),
2397          (M2_dpmpyuu_s0 IntRegs:$src1, IntRegs:$src2)>;
2398
2399 def: Pat<(i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2400                    (i64 (sext (i32 IntRegs:$src2))))),
2401          (M2_dpmpyss_s0 IntRegs:$src1, IntRegs:$src2)>;
2402
2403 def: Pat<(i64 (mul (is_sext_i32:$src1),
2404                    (is_sext_i32:$src2))),
2405          (M2_dpmpyss_s0 (LoReg DoubleRegs:$src1), (LoReg DoubleRegs:$src2))>;
2406
2407 // Multiply and accumulate, use full result.
2408 // Rxx[+-]=mpy(Rs,Rt)
2409
2410 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2411                    (mul (i64 (sext (i32 IntRegs:$src2))),
2412                         (i64 (sext (i32 IntRegs:$src3)))))),
2413          (M2_dpmpyss_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2414
2415 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2416                    (mul (i64 (sext (i32 IntRegs:$src2))),
2417                         (i64 (sext (i32 IntRegs:$src3)))))),
2418          (M2_dpmpyss_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2419
2420 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2421                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2422                         (i64 (anyext (i32 IntRegs:$src3)))))),
2423          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2424
2425 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2426                    (mul (i64 (zext (i32 IntRegs:$src2))),
2427                         (i64 (zext (i32 IntRegs:$src3)))))),
2428          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2429
2430 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2431                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2432                         (i64 (anyext (i32 IntRegs:$src3)))))),
2433          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2434
2435 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2436                    (mul (i64 (zext (i32 IntRegs:$src2))),
2437                         (i64 (zext (i32 IntRegs:$src3)))))),
2438          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2439
2440 //===----------------------------------------------------------------------===//
2441 // MTYPE/MPYH -
2442 //===----------------------------------------------------------------------===//
2443
2444 //===----------------------------------------------------------------------===//
2445 // MTYPE/MPYS +
2446 //===----------------------------------------------------------------------===//
2447 //===----------------------------------------------------------------------===//
2448 // MTYPE/MPYS -
2449 //===----------------------------------------------------------------------===//
2450
2451 //===----------------------------------------------------------------------===//
2452 // MTYPE/VB +
2453 //===----------------------------------------------------------------------===//
2454 //===----------------------------------------------------------------------===//
2455 // MTYPE/VB -
2456 //===----------------------------------------------------------------------===//
2457
2458 //===----------------------------------------------------------------------===//
2459 // MTYPE/VH  +
2460 //===----------------------------------------------------------------------===//
2461 //===----------------------------------------------------------------------===//
2462 // MTYPE/VH  -
2463 //===----------------------------------------------------------------------===//
2464
2465 //===----------------------------------------------------------------------===//
2466 // ST +
2467 //===----------------------------------------------------------------------===//
2468 ///
2469 // Store doubleword.
2470
2471 //===----------------------------------------------------------------------===//
2472 // Post increment store
2473 //===----------------------------------------------------------------------===//
2474
2475 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
2476                             bit isNot, bit isPredNew> {
2477   let isPredicatedNew = isPredNew in
2478   def NAME : STInst2PI<(outs IntRegs:$dst),
2479             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
2480             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2481             ") ")#mnemonic#"($src2++#$offset) = $src3",
2482             [],
2483             "$src2 = $dst">;
2484 }
2485
2486 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
2487                            Operand ImmOp, bit PredNot> {
2488   let isPredicatedFalse = PredNot in {
2489     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
2490     // Predicate new
2491     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
2492     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
2493   }
2494 }
2495
2496 let hasCtrlDep = 1, isNVStorable = 1, hasSideEffects = 0 in
2497 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
2498                       Operand ImmOp> {
2499
2500   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
2501     let isPredicable = 1 in
2502     def NAME : STInst2PI<(outs IntRegs:$dst),
2503                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
2504                 mnemonic#"($src1++#$offset) = $src2",
2505                 [],
2506                 "$src1 = $dst">;
2507
2508     let isPredicated = 1 in {
2509       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
2510       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
2511     }
2512   }
2513 }
2514
2515 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
2516 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
2517 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
2518
2519 let isNVStorable = 0 in
2520 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
2521
2522 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
2523                            s4_3ImmPred:$offset),
2524           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
2525
2526 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
2527                             s4_3ImmPred:$offset),
2528           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2529
2530 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
2531           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2532
2533 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
2534                        s4_3ImmPred:$offset),
2535           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
2536
2537 //===----------------------------------------------------------------------===//
2538 // multiclass for the store instructions with MEMri operand.
2539 //===----------------------------------------------------------------------===//
2540 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
2541                           bit isPredNew> {
2542   let isPredicatedNew = isPredNew in
2543   def NAME : STInst2<(outs),
2544             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
2545             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2546             ") ")#mnemonic#"($addr) = $src2",
2547             []>;
2548 }
2549
2550 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2551   let isPredicatedFalse = PredNot in {
2552     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
2553
2554     // Predicate new
2555     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2556     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
2557   }
2558 }
2559
2560 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2561 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
2562                     bits<5> ImmBits, bits<5> PredImmBits> {
2563
2564   let CextOpcode = CextOp, BaseOpcode = CextOp in {
2565     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2566          isPredicable = 1 in
2567     def NAME : STInst2<(outs),
2568             (ins MEMri:$addr, RC:$src),
2569             mnemonic#"($addr) = $src",
2570             []>;
2571
2572     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
2573         isPredicated = 1 in {
2574       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
2575       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
2576     }
2577   }
2578 }
2579
2580 let addrMode = BaseImmOffset, isMEMri = "true" in {
2581   let accessSize = ByteAccess in
2582     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
2583
2584   let accessSize = HalfWordAccess in
2585     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
2586
2587   let accessSize = WordAccess in
2588     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
2589
2590   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2591     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
2592 }
2593
2594 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
2595           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
2596
2597 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
2598           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
2599
2600 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
2601           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
2602
2603 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
2604           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
2605
2606
2607 //===----------------------------------------------------------------------===//
2608 // multiclass for the store instructions with base+immediate offset
2609 // addressing mode
2610 //===----------------------------------------------------------------------===//
2611 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
2612                         bit isNot, bit isPredNew> {
2613   let isPredicatedNew = isPredNew in
2614   def NAME : STInst2<(outs),
2615             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
2616             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2617             ") ")#mnemonic#"($src2+#$src3) = $src4",
2618             []>;
2619 }
2620
2621 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
2622                         bit PredNot> {
2623   let isPredicatedFalse = PredNot, isPredicated = 1 in {
2624     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
2625
2626     // Predicate new
2627     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2628     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
2629   }
2630 }
2631
2632 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2633 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
2634                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
2635                    bits<5> PredImmBits> {
2636
2637   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
2638     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2639          isPredicable = 1 in
2640     def NAME : STInst2<(outs),
2641             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
2642             mnemonic#"($src1+#$src2) = $src3",
2643             []>;
2644
2645     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
2646       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
2647       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
2648     }
2649   }
2650 }
2651
2652 let addrMode = BaseImmOffset, InputType = "reg" in {
2653   let accessSize = ByteAccess in
2654     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
2655                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
2656
2657   let accessSize = HalfWordAccess in
2658     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
2659                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
2660
2661   let accessSize = WordAccess in
2662     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
2663                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
2664
2665   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2666     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
2667                                   u6_3Ext, 14, 9>, AddrModeRel;
2668 }
2669
2670 let AddedComplexity = 10 in {
2671 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
2672                                                   s11_0ExtPred:$offset)),
2673           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
2674                          (i32 IntRegs:$src1))>;
2675
2676 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
2677                                                    s11_1ExtPred:$offset)),
2678           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
2679                          (i32 IntRegs:$src1))>;
2680
2681 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
2682                                            s11_2ExtPred:$offset)),
2683           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
2684                          (i32 IntRegs:$src1))>;
2685
2686 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
2687                                               s11_3ExtPred:$offset)),
2688           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
2689                          (i64 DoubleRegs:$src1))>;
2690 }
2691
2692 // memh(Rx++#s4:1)=Rt.H
2693
2694 // Store word.
2695 // Store predicate.
2696 let Defs = [R10,R11,D5], hasSideEffects = 0 in
2697 def STriw_pred : STInst2<(outs),
2698             (ins MEMri:$addr, PredRegs:$src1),
2699             "Error; should not emit",
2700             []>;
2701
2702 // Allocate stack frame.
2703 let Defs = [R29, R30], Uses = [R31, R30], hasSideEffects = 0 in {
2704   def ALLOCFRAME : STInst2<(outs),
2705              (ins i32imm:$amt),
2706              "allocframe(#$amt)",
2707              []>;
2708 }
2709 //===----------------------------------------------------------------------===//
2710 // ST -
2711 //===----------------------------------------------------------------------===//
2712
2713 //===----------------------------------------------------------------------===//
2714 // STYPE/ALU +
2715 //===----------------------------------------------------------------------===//
2716 // Logical NOT.
2717 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2718                "$dst = not($src1)",
2719                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
2720
2721
2722 //===----------------------------------------------------------------------===//
2723 // STYPE/ALU -
2724 //===----------------------------------------------------------------------===//
2725
2726 let hasSideEffects = 0 in
2727 class T_S2op_1 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
2728                 RegisterClass RCIn, bits<2> MajOp, bits<3> MinOp, bit isSat>
2729   : SInst <(outs RCOut:$dst), (ins RCIn:$src),
2730   "$dst = "#mnemonic#"($src)"#!if(isSat, ":sat", ""),
2731   [], "", S_2op_tc_1_SLOT23 > {
2732     bits<5> dst;
2733     bits<5> src;
2734
2735     let IClass = 0b1000;
2736
2737     let Inst{27-24} = RegTyBits;
2738     let Inst{23-22} = MajOp;
2739     let Inst{21} = 0b0;
2740     let Inst{20-16} = src;
2741     let Inst{7-5} = MinOp;
2742     let Inst{4-0} = dst;
2743   }
2744
2745 class T_S2op_1_di <string mnemonic, bits<2> MajOp, bits<3> MinOp>
2746   : T_S2op_1 <mnemonic, 0b0100, DoubleRegs, IntRegs, MajOp, MinOp, 0>;
2747
2748 let hasNewValue = 1 in
2749 class T_S2op_1_id <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
2750   : T_S2op_1 <mnemonic, 0b1000, IntRegs, DoubleRegs, MajOp, MinOp, isSat>;
2751
2752 let hasNewValue = 1 in
2753 class T_S2op_1_ii <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
2754   : T_S2op_1 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp, isSat>;
2755
2756 // Sign extend word to doubleword
2757 let isCodeGenOnly = 0 in
2758 def A2_sxtw   : T_S2op_1_di <"sxtw", 0b01, 0b000>;
2759
2760 def: Pat <(i64 (sext I32:$src)), (A2_sxtw I32:$src)>;
2761
2762 // Swizzle the bytes of a word
2763 let isCodeGenOnly = 0 in
2764 def A2_swiz : T_S2op_1_ii <"swiz", 0b10, 0b111>;
2765
2766 // Saturate
2767 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
2768   def A2_sat   : T_S2op_1_id <"sat", 0b11, 0b000>;
2769   def A2_satb  : T_S2op_1_ii <"satb", 0b11, 0b111>;
2770   def A2_satub : T_S2op_1_ii <"satub", 0b11, 0b110>;
2771   def A2_sath  : T_S2op_1_ii <"sath", 0b11, 0b100>;
2772   def A2_satuh : T_S2op_1_ii <"satuh", 0b11, 0b101>;
2773 }
2774
2775 let Itinerary = S_2op_tc_2_SLOT23, isCodeGenOnly = 0 in {
2776   // Absolute value word
2777   def A2_abs    : T_S2op_1_ii <"abs", 0b10, 0b100>;
2778
2779   let Defs = [USR_OVF] in
2780   def A2_abssat : T_S2op_1_ii <"abs", 0b10, 0b101, 1>;
2781
2782   // Negate with saturation
2783   let Defs = [USR_OVF] in
2784   def A2_negsat : T_S2op_1_ii <"neg", 0b10, 0b110, 1>;
2785 }
2786
2787 def: Pat<(i32 (select (i1 (setlt (i32 IntRegs:$src), 0)),
2788                       (i32 (sub 0, (i32 IntRegs:$src))),
2789                       (i32 IntRegs:$src))),
2790          (A2_abs IntRegs:$src)>;
2791
2792 let AddedComplexity = 50 in
2793 def: Pat<(i32 (xor (add (sra (i32 IntRegs:$src), (i32 31)),
2794                         (i32 IntRegs:$src)),
2795                    (sra (i32 IntRegs:$src), (i32 31)))),
2796          (A2_abs IntRegs:$src)>;
2797
2798 class T_S2op_2 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
2799                 RegisterClass RCIn, bits<3> MajOp, bits<3> MinOp,
2800                 bit isSat, bit isRnd, list<dag> pattern = []>
2801   : SInst <(outs RCOut:$dst),
2802   (ins RCIn:$src, u5Imm:$u5),
2803   "$dst = "#mnemonic#"($src, #$u5)"#!if(isSat, ":sat", "")
2804                                    #!if(isRnd, ":rnd", ""),
2805   pattern, "", S_2op_tc_2_SLOT23> {
2806     bits<5> dst;
2807     bits<5> src;
2808     bits<5> u5;
2809
2810     let IClass = 0b1000;
2811
2812     let Inst{27-24} = RegTyBits;
2813     let Inst{23-21} = MajOp;
2814     let Inst{20-16} = src;
2815     let Inst{13} = 0b0;
2816     let Inst{12-8} = u5;
2817     let Inst{7-5} = MinOp;
2818     let Inst{4-0} = dst;
2819   }
2820
2821 let hasNewValue = 1 in
2822 class T_S2op_2_ii <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2823                    bit isSat = 0, bit isRnd = 0, list<dag> pattern = []>
2824   : T_S2op_2 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp,
2825               isSat, isRnd, pattern>;
2826
2827 class T_S2op_shift <string mnemonic, bits<3> MajOp, bits<3> MinOp, SDNode OpNd>
2828   : T_S2op_2_ii <mnemonic, MajOp, MinOp, 0, 0,
2829     [(set (i32 IntRegs:$dst), (OpNd (i32 IntRegs:$src),
2830                                     (u5ImmPred:$u5)))]>;
2831
2832 // Arithmetic/logical shift right/left by immediate
2833 let Itinerary = S_2op_tc_1_SLOT23, isCodeGenOnly = 0 in {
2834   def S2_asr_i_r : T_S2op_shift <"asr", 0b000, 0b000, sra>;
2835   def S2_lsr_i_r : T_S2op_shift <"lsr", 0b000, 0b001, srl>;
2836   def S2_asl_i_r : T_S2op_shift <"asl", 0b000, 0b010, shl>;
2837 }
2838
2839 // Shift left by immediate with saturation
2840 let Defs = [USR_OVF], isCodeGenOnly = 0 in
2841 def S2_asl_i_r_sat : T_S2op_2_ii <"asl", 0b010, 0b010, 1>;
2842
2843 // Shift right with round
2844 let isCodeGenOnly = 0 in
2845 def S2_asr_i_r_rnd : T_S2op_2_ii <"asr", 0b010, 0b000, 0, 1>;
2846
2847 def: Pat<(i32 (sra (i32 (add (i32 (sra I32:$src1, u5ImmPred:$src2)),
2848                              (i32 1))),
2849                    (i32 1))),
2850          (S2_asr_i_r_rnd IntRegs:$src1, u5ImmPred:$src2)>;
2851
2852 class T_S2op_3<string opc, bits<2>MajOp, bits<3>minOp, bits<1> sat = 0>
2853   : SInst<(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss),
2854            "$Rdd = "#opc#"($Rss)"#!if(!eq(sat, 1),":sat","")> {
2855   bits<5> Rss;
2856   bits<5> Rdd;
2857   let IClass = 0b1000;
2858   let Inst{27-24} = 0;
2859   let Inst{23-22} = MajOp;
2860   let Inst{20-16} = Rss;
2861   let Inst{7-5} = minOp;
2862   let Inst{4-0} = Rdd;
2863 }
2864
2865 let isCodeGenOnly = 0 in {
2866 def A2_absp : T_S2op_3 <"abs", 0b10, 0b110>;
2867 def A2_negp : T_S2op_3 <"neg", 0b10, 0b101>;
2868 def A2_notp : T_S2op_3 <"not", 0b10, 0b100>;
2869 }
2870
2871 // Innterleave/deinterleave
2872 let isCodeGenOnly = 0 in {
2873 def S2_interleave   : T_S2op_3 <"interleave",   0b11, 0b101>;
2874 def S2_deinterleave : T_S2op_3 <"deinterleave", 0b11, 0b100>;
2875 }
2876
2877 //===----------------------------------------------------------------------===//
2878 // STYPE/BIT +
2879 //===----------------------------------------------------------------------===//
2880 // Bit count
2881
2882 let hasSideEffects = 0, hasNewValue = 1 in
2883 class T_COUNT_LEADING<string MnOp, bits<3> MajOp, bits<3> MinOp, bit Is32,
2884                 dag Out, dag Inp>
2885     : SInst<Out, Inp, "$Rd = "#MnOp#"($Rs)", [], "", S_2op_tc_1_SLOT23> {
2886   bits<5> Rs;
2887   bits<5> Rd;
2888   let IClass = 0b1000;
2889   let Inst{27} = 0b1;
2890   let Inst{26} = Is32;
2891   let Inst{25-24} = 0b00;
2892   let Inst{23-21} = MajOp;
2893   let Inst{20-16} = Rs;
2894   let Inst{7-5} = MinOp;
2895   let Inst{4-0} = Rd;
2896 }
2897
2898 class T_COUNT_LEADING_32<string MnOp, bits<3> MajOp, bits<3> MinOp>
2899     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b1,
2900                       (outs IntRegs:$Rd), (ins IntRegs:$Rs)>;
2901
2902 class T_COUNT_LEADING_64<string MnOp, bits<3> MajOp, bits<3> MinOp>
2903     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b0,
2904                       (outs IntRegs:$Rd), (ins DoubleRegs:$Rs)>;
2905
2906 let isCodeGenOnly = 0 in {
2907 def S2_cl0     : T_COUNT_LEADING_32<"cl0",     0b000, 0b101>;
2908 def S2_cl1     : T_COUNT_LEADING_32<"cl1",     0b000, 0b110>;
2909 def S2_ct0     : T_COUNT_LEADING_32<"ct0",     0b010, 0b100>;
2910 def S2_ct1     : T_COUNT_LEADING_32<"ct1",     0b010, 0b101>;
2911 def S2_cl0p    : T_COUNT_LEADING_64<"cl0",     0b010, 0b010>;
2912 def S2_cl1p    : T_COUNT_LEADING_64<"cl1",     0b010, 0b100>;
2913 def S2_clb     : T_COUNT_LEADING_32<"clb",     0b000, 0b100>;
2914 def S2_clbp    : T_COUNT_LEADING_64<"clb",     0b010, 0b000>;
2915 def S2_clbnorm : T_COUNT_LEADING_32<"normamt", 0b000, 0b111>;
2916 }
2917
2918 def: Pat<(i32 (ctlz I32:$Rs)),                (S2_cl0 I32:$Rs)>;
2919 def: Pat<(i32 (ctlz (not I32:$Rs))),          (S2_cl1 I32:$Rs)>;
2920 def: Pat<(i32 (cttz I32:$Rs)),                (S2_ct0 I32:$Rs)>;
2921 def: Pat<(i32 (cttz (not I32:$Rs))),          (S2_ct1 I32:$Rs)>;
2922 def: Pat<(i32 (trunc (ctlz I64:$Rss))),       (S2_cl0p I64:$Rss)>;
2923 def: Pat<(i32 (trunc (ctlz (not I64:$Rss)))), (S2_cl1p I64:$Rss)>;
2924
2925 // Bit set/clear/toggle
2926
2927 let hasSideEffects = 0, hasNewValue = 1 in
2928 class T_SCT_BIT_IMM<string MnOp, bits<3> MinOp>
2929     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, u5Imm:$u5),
2930             "$Rd = "#MnOp#"($Rs, #$u5)", [], "", S_2op_tc_1_SLOT23> {
2931   bits<5> Rd;
2932   bits<5> Rs;
2933   bits<5> u5;
2934   let IClass = 0b1000;
2935   let Inst{27-21} = 0b1100110;
2936   let Inst{20-16} = Rs;
2937   let Inst{13} = 0b0;
2938   let Inst{12-8} = u5;
2939   let Inst{7-5} = MinOp;
2940   let Inst{4-0} = Rd;
2941 }
2942
2943 let hasSideEffects = 0, hasNewValue = 1 in
2944 class T_SCT_BIT_REG<string MnOp, bits<2> MinOp>
2945     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
2946             "$Rd = "#MnOp#"($Rs, $Rt)", [], "", S_3op_tc_1_SLOT23> {
2947   bits<5> Rd;
2948   bits<5> Rs;
2949   bits<5> Rt;
2950   let IClass = 0b1100;
2951   let Inst{27-22} = 0b011010;
2952   let Inst{20-16} = Rs;
2953   let Inst{12-8} = Rt;
2954   let Inst{7-6} = MinOp;
2955   let Inst{4-0} = Rd;
2956 }
2957
2958 let isCodeGenOnly = 0 in {
2959 def S2_clrbit_i    : T_SCT_BIT_IMM<"clrbit",    0b001>;
2960 def S2_setbit_i    : T_SCT_BIT_IMM<"setbit",    0b000>;
2961 def S2_togglebit_i : T_SCT_BIT_IMM<"togglebit", 0b010>;
2962 def S2_clrbit_r    : T_SCT_BIT_REG<"clrbit",    0b01>;
2963 def S2_setbit_r    : T_SCT_BIT_REG<"setbit",    0b00>;
2964 def S2_togglebit_r : T_SCT_BIT_REG<"togglebit", 0b10>;
2965 }
2966
2967 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, u5ImmPred:$u5)))),
2968          (S2_clrbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
2969 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
2970          (S2_setbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
2971 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
2972          (S2_togglebit_i IntRegs:$Rs, u5ImmPred:$u5)>;
2973 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, (i32 IntRegs:$Rt))))),
2974          (S2_clrbit_r IntRegs:$Rs, IntRegs:$Rt)>;
2975 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
2976          (S2_setbit_r IntRegs:$Rs, IntRegs:$Rt)>;
2977 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
2978          (S2_togglebit_r IntRegs:$Rs, IntRegs:$Rt)>;
2979
2980 // Bit test
2981
2982 let hasSideEffects = 0 in
2983 class T_TEST_BIT_IMM<string MnOp, bits<3> MajOp>
2984     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u5Imm:$u5),
2985             "$Pd = "#MnOp#"($Rs, #$u5)",
2986             [], "", S_2op_tc_2early_SLOT23> {
2987   bits<2> Pd;
2988   bits<5> Rs;
2989   bits<5> u5;
2990   let IClass = 0b1000;
2991   let Inst{27-24} = 0b0101;
2992   let Inst{23-21} = MajOp;
2993   let Inst{20-16} = Rs;
2994   let Inst{13} = 0;
2995   let Inst{12-8} = u5;
2996   let Inst{1-0} = Pd;
2997 }
2998
2999 let hasSideEffects = 0 in
3000 class T_TEST_BIT_REG<string MnOp, bit IsNeg>
3001     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
3002             "$Pd = "#MnOp#"($Rs, $Rt)",
3003             [], "", S_3op_tc_2early_SLOT23> {
3004   bits<2> Pd;
3005   bits<5> Rs;
3006   bits<5> Rt;
3007   let IClass = 0b1100;
3008   let Inst{27-22} = 0b011100;
3009   let Inst{21} = IsNeg;
3010   let Inst{20-16} = Rs;
3011   let Inst{12-8} = Rt;
3012   let Inst{1-0} = Pd;
3013 }
3014
3015 let isCodeGenOnly = 0 in {
3016 def S2_tstbit_i : T_TEST_BIT_IMM<"tstbit", 0b000>;
3017 def S2_tstbit_r : T_TEST_BIT_REG<"tstbit", 0>;
3018 }
3019
3020 let AddedComplexity = 20 in { // Complexity greater than cmp reg-imm.
3021   def: Pat<(i1 (setne (and (shl 1, u5ImmPred:$u5), (i32 IntRegs:$Rs)), 0)),
3022            (S2_tstbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3023   def: Pat<(i1 (setne (and (shl 1, (i32 IntRegs:$Rt)), (i32 IntRegs:$Rs)), 0)),
3024            (S2_tstbit_r IntRegs:$Rs, IntRegs:$Rt)>;
3025   def: Pat<(i1 (trunc (i32 IntRegs:$Rs))),
3026            (S2_tstbit_i IntRegs:$Rs, 0)>;
3027   def: Pat<(i1 (trunc (i64 DoubleRegs:$Rs))),
3028            (S2_tstbit_i (LoReg DoubleRegs:$Rs), 0)>;
3029 }
3030 let hasSideEffects = 0 in
3031 class T_TEST_BITS_IMM<string MnOp, bits<2> MajOp, bit IsNeg>
3032     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u6Imm:$u6),
3033             "$Pd = "#MnOp#"($Rs, #$u6)",
3034             [], "", S_2op_tc_2early_SLOT23> {
3035   bits<2> Pd;
3036   bits<5> Rs;
3037   bits<6> u6;
3038   let IClass = 0b1000;
3039   let Inst{27-24} = 0b0101;
3040   let Inst{23-22} = MajOp;
3041   let Inst{21} = IsNeg;
3042   let Inst{20-16} = Rs;
3043   let Inst{13-8} = u6;
3044   let Inst{1-0} = Pd;
3045 }
3046
3047 let hasSideEffects = 0 in
3048 class T_TEST_BITS_REG<string MnOp, bits<2> MajOp, bit IsNeg>
3049     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
3050             "$Pd = "#MnOp#"($Rs, $Rt)",
3051             [], "", S_3op_tc_2early_SLOT23> {
3052   bits<2> Pd;
3053   bits<5> Rs;
3054   bits<5> Rt;
3055   let IClass = 0b1100;
3056   let Inst{27-24} = 0b0111;
3057   let Inst{23-22} = MajOp;
3058   let Inst{21} = IsNeg;
3059   let Inst{20-16} = Rs;
3060   let Inst{12-8} = Rt;
3061   let Inst{1-0} = Pd;
3062 }
3063
3064 let isCodeGenOnly = 0 in {
3065 def C2_bitsclri : T_TEST_BITS_IMM<"bitsclr", 0b10, 0>;
3066 def C2_bitsclr  : T_TEST_BITS_REG<"bitsclr", 0b10, 0>;
3067 def C2_bitsset  : T_TEST_BITS_REG<"bitsset", 0b01, 0>;
3068 }
3069
3070 let AddedComplexity = 20 in { // Complexity greater than compare reg-imm.
3071   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), u6ImmPred:$u6), 0)),
3072            (C2_bitsclri IntRegs:$Rs, u6ImmPred:$u6)>;
3073   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), 0)),
3074            (C2_bitsclr IntRegs:$Rs, IntRegs:$Rt)>;
3075 }
3076
3077 let AddedComplexity = 10 in   // Complexity greater than compare reg-reg.
3078 def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), IntRegs:$Rt)),
3079          (C2_bitsset IntRegs:$Rs, IntRegs:$Rt)>;
3080
3081 //===----------------------------------------------------------------------===//
3082 // STYPE/BIT -
3083 //===----------------------------------------------------------------------===//
3084
3085 //===----------------------------------------------------------------------===//
3086 // STYPE/COMPLEX +
3087 //===----------------------------------------------------------------------===//
3088 //===----------------------------------------------------------------------===//
3089 // STYPE/COMPLEX -
3090 //===----------------------------------------------------------------------===//
3091
3092 //===----------------------------------------------------------------------===//
3093 // XTYPE/PERM +
3094 //===----------------------------------------------------------------------===//
3095
3096 //===----------------------------------------------------------------------===//
3097 // XTYPE/PERM -
3098 //===----------------------------------------------------------------------===//
3099
3100 //===----------------------------------------------------------------------===//
3101 // STYPE/PRED +
3102 //===----------------------------------------------------------------------===//
3103
3104 // Predicate transfer.
3105 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
3106 def C2_tfrpr : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps),
3107       "$Rd = $Ps", [], "", S_2op_tc_1_SLOT23> {
3108   bits<5> Rd;
3109   bits<2> Ps;
3110
3111   let IClass = 0b1000;
3112   let Inst{27-24} = 0b1001;
3113   let Inst{22} = 0b1;
3114   let Inst{17-16} = Ps;
3115   let Inst{4-0} = Rd;
3116 }
3117
3118 // Transfer general register to predicate.
3119 let hasSideEffects = 0, isCodeGenOnly = 0 in
3120 def C2_tfrrp: SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs),
3121       "$Pd = $Rs", [], "", S_2op_tc_2early_SLOT23> {
3122   bits<2> Pd;
3123   bits<5> Rs;
3124
3125   let IClass = 0b1000;
3126   let Inst{27-21} = 0b0101010;
3127   let Inst{20-16} = Rs;
3128   let Inst{1-0} = Pd;
3129 }
3130
3131
3132 //===----------------------------------------------------------------------===//
3133 // STYPE/PRED -
3134 //===----------------------------------------------------------------------===//
3135
3136 //===----------------------------------------------------------------------===//
3137 // STYPE/SHIFT +
3138 //===----------------------------------------------------------------------===//
3139 class S_2OpInstImm<string Mnemonic, bits<3>MajOp, bits<3>MinOp,
3140                    Operand Imm, list<dag> pattern = [], bit isRnd = 0>
3141   : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, Imm:$src2),
3142            "$dst = "#Mnemonic#"($src1, #$src2)"#!if(isRnd, ":rnd", ""),
3143            pattern> {
3144   bits<5> src1;
3145   bits<5> dst;
3146   let IClass = 0b1000;
3147   let Inst{27-24} = 0;
3148   let Inst{23-21} = MajOp;
3149   let Inst{20-16} = src1;
3150   let Inst{7-5} = MinOp;
3151   let Inst{4-0} = dst;
3152 }
3153
3154 class S_2OpInstImmI6<string Mnemonic, SDNode OpNode, bits<3>MinOp>
3155   : S_2OpInstImm<Mnemonic, 0b000, MinOp, u6Imm,
3156   [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
3157                                         u6ImmPred:$src2))]> {
3158   bits<6> src2;
3159   let Inst{13-8} = src2;
3160 }
3161
3162 // Shift by immediate.
3163 let isCodeGenOnly = 0 in {
3164 def S2_asr_i_p : S_2OpInstImmI6<"asr", sra, 0b000>;
3165 def S2_asl_i_p : S_2OpInstImmI6<"asl", shl, 0b010>;
3166 def S2_lsr_i_p : S_2OpInstImmI6<"lsr", srl, 0b001>;
3167 }
3168
3169 // Shift left by small amount and add.
3170 let AddedComplexity = 100, hasNewValue = 1, hasSideEffects = 0,
3171     isCodeGenOnly = 0 in
3172 def S2_addasl_rrri: SInst <(outs IntRegs:$Rd),
3173                            (ins IntRegs:$Rt, IntRegs:$Rs, u3Imm:$u3),
3174   "$Rd = addasl($Rt, $Rs, #$u3)" ,
3175   [(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rt),
3176                                 (shl (i32 IntRegs:$Rs), u3ImmPred:$u3)))],
3177   "", S_3op_tc_2_SLOT23> {
3178     bits<5> Rd;
3179     bits<5> Rt;
3180     bits<5> Rs;
3181     bits<3> u3;
3182
3183     let IClass = 0b1100;
3184
3185     let Inst{27-21} = 0b0100000;
3186     let Inst{20-16} = Rs;
3187     let Inst{13}    = 0b0;
3188     let Inst{12-8}  = Rt;
3189     let Inst{7-5}   = u3;
3190     let Inst{4-0}   = Rd;
3191   }
3192
3193 //===----------------------------------------------------------------------===//
3194 // STYPE/SHIFT -
3195 //===----------------------------------------------------------------------===//
3196
3197 //===----------------------------------------------------------------------===//
3198 // STYPE/VH +
3199 //===----------------------------------------------------------------------===//
3200 //===----------------------------------------------------------------------===//
3201 // STYPE/VH -
3202 //===----------------------------------------------------------------------===//
3203
3204 //===----------------------------------------------------------------------===//
3205 // STYPE/VW +
3206 //===----------------------------------------------------------------------===//
3207 //===----------------------------------------------------------------------===//
3208 // STYPE/VW -
3209 //===----------------------------------------------------------------------===//
3210
3211 //===----------------------------------------------------------------------===//
3212 // SYSTEM/SUPER +
3213 //===----------------------------------------------------------------------===//
3214
3215 //===----------------------------------------------------------------------===//
3216 // SYSTEM/USER +
3217 //===----------------------------------------------------------------------===//
3218 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDTNone, [SDNPHasChain]>;
3219
3220 let hasSideEffects = 1, isSoloAX = 1, isCodeGenOnly = 0 in
3221 def BARRIER : SYSInst<(outs), (ins),
3222                      "barrier",
3223                      [(HexagonBARRIER)],"",ST_tc_st_SLOT0> {
3224   let Inst{31-28} = 0b1010;
3225   let Inst{27-21} = 0b1000000;
3226 }
3227
3228 //===----------------------------------------------------------------------===//
3229 // SYSTEM/SUPER -
3230 //===----------------------------------------------------------------------===//
3231 //===----------------------------------------------------------------------===//
3232 // CRUSER - Type.
3233 //===----------------------------------------------------------------------===//
3234 // HW loop
3235 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3236     opExtendable = 0, hasSideEffects = 0 in
3237 class LOOP_iBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3238          : CRInst<(outs), (ins brOp:$offset, u10Imm:$src2),
3239            #mnemonic#"($offset, #$src2)",
3240            [], "" , CR_tc_3x_SLOT3> {
3241     bits<9> offset;
3242     bits<10> src2;
3243
3244     let IClass = 0b0110;
3245
3246     let Inst{27-22} = 0b100100;
3247     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3248     let Inst{20-16} = src2{9-5};
3249     let Inst{12-8} = offset{8-4};
3250     let Inst{7-5} = src2{4-2};
3251     let Inst{4-3} = offset{3-2};
3252     let Inst{1-0} = src2{1-0};
3253 }
3254
3255 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3256     opExtendable = 0, hasSideEffects = 0 in
3257 class LOOP_rBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3258          : CRInst<(outs), (ins brOp:$offset, IntRegs:$src2),
3259            #mnemonic#"($offset, $src2)",
3260            [], "" ,CR_tc_3x_SLOT3> {
3261     bits<9> offset;
3262     bits<5> src2;
3263
3264     let IClass = 0b0110;
3265
3266     let Inst{27-22} = 0b000000;
3267     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3268     let Inst{20-16} = src2;
3269     let Inst{12-8} = offset{8-4};
3270     let Inst{4-3} = offset{3-2};
3271   }
3272
3273 multiclass LOOP_ri<string mnemonic> {
3274   def i : LOOP_iBase<mnemonic, brtarget>;
3275   def r : LOOP_rBase<mnemonic, brtarget>;
3276 }
3277
3278
3279 let Defs = [SA0, LC0, USR], isCodeGenOnly = 0 in
3280 defm J2_loop0 : LOOP_ri<"loop0">;
3281
3282 // Interestingly only loop0's appear to set usr.lpcfg
3283 let Defs = [SA1, LC1], isCodeGenOnly = 0 in
3284 defm J2_loop1 : LOOP_ri<"loop1">;
3285
3286 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3287     Defs = [PC, LC0], Uses = [SA0, LC0] in {
3288 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
3289                        ":endloop0",
3290                        []>;
3291 }
3292
3293 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3294     Defs = [PC, LC1], Uses = [SA1, LC1] in {
3295 def ENDLOOP1 : Endloop<(outs), (ins brtarget:$offset),
3296                        ":endloop1",
3297                        []>;
3298 }
3299
3300 // Pipelined loop instructions, sp[123]loop0
3301 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3302     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3303     opExtendable = 0, isPredicateLate = 1 in
3304 class SPLOOP_iBase<string SP, bits<2> op>
3305   : CRInst <(outs), (ins brtarget:$r7_2, u10Imm:$U10),
3306   "p3 = sp"#SP#"loop0($r7_2, #$U10)" > {
3307     bits<9> r7_2;
3308     bits<10> U10;
3309
3310     let IClass = 0b0110;
3311
3312     let Inst{22-21} = op;
3313     let Inst{27-23} = 0b10011;
3314     let Inst{20-16} = U10{9-5};
3315     let Inst{12-8} = r7_2{8-4};
3316     let Inst{7-5} = U10{4-2};
3317     let Inst{4-3} = r7_2{3-2};
3318     let Inst{1-0} = U10{1-0};
3319   }
3320
3321 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3322     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3323     opExtendable = 0, isPredicateLate = 1 in
3324 class SPLOOP_rBase<string SP, bits<2> op>
3325   : CRInst <(outs), (ins brtarget:$r7_2, IntRegs:$Rs),
3326   "p3 = sp"#SP#"loop0($r7_2, $Rs)" > {
3327     bits<9> r7_2;
3328     bits<5> Rs;
3329
3330     let IClass = 0b0110;
3331
3332     let Inst{22-21} = op;
3333     let Inst{27-23} = 0b00001;
3334     let Inst{20-16} = Rs;
3335     let Inst{12-8} = r7_2{8-4};
3336     let Inst{4-3} = r7_2{3-2};
3337   }
3338
3339 multiclass SPLOOP_ri<string mnemonic, bits<2> op> {
3340   def i : SPLOOP_iBase<mnemonic, op>;
3341   def r : SPLOOP_rBase<mnemonic, op>;
3342 }
3343
3344 let isCodeGenOnly = 0 in {
3345 defm J2_ploop1s : SPLOOP_ri<"1", 0b01>;
3346 defm J2_ploop2s : SPLOOP_ri<"2", 0b10>;
3347 defm J2_ploop3s : SPLOOP_ri<"3", 0b11>;
3348 }
3349
3350 // Transfer to/from Control/GPR Guest/GPR
3351 let hasSideEffects = 0 in
3352 class TFR_CR_RS_base<RegisterClass CTRC, RegisterClass RC, bit isDouble>
3353   : CRInst <(outs CTRC:$dst), (ins RC:$src),
3354   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
3355     bits<5> dst;
3356     bits<5> src;
3357
3358     let IClass = 0b0110;
3359
3360     let Inst{27-25} = 0b001;
3361     let Inst{24} = isDouble;
3362     let Inst{23-21} = 0b001;
3363     let Inst{20-16} = src;
3364     let Inst{4-0} = dst;
3365   }
3366 let isCodeGenOnly = 0 in
3367 def A2_tfrrcr : TFR_CR_RS_base<CtrRegs, IntRegs, 0b0>;
3368 def : InstAlias<"m0 = $Rs", (A2_tfrrcr C6, IntRegs:$Rs)>;
3369 def : InstAlias<"m1 = $Rs", (A2_tfrrcr C7, IntRegs:$Rs)>;
3370
3371 let hasSideEffects = 0 in
3372 class TFR_RD_CR_base<RegisterClass RC, RegisterClass CTRC, bit isSingle>
3373   : CRInst <(outs RC:$dst), (ins CTRC:$src),
3374   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
3375     bits<5> dst;
3376     bits<5> src;
3377
3378     let IClass = 0b0110;
3379
3380     let Inst{27-26} = 0b10;
3381     let Inst{25} = isSingle;
3382     let Inst{24-21} = 0b0000;
3383     let Inst{20-16} = src;
3384     let Inst{4-0} = dst;
3385   }
3386
3387 let hasNewValue = 1, opNewValue = 0, isCodeGenOnly = 0 in
3388 def A2_tfrcrr : TFR_RD_CR_base<IntRegs, CtrRegs, 1>;
3389 def : InstAlias<"$Rd = m0", (A2_tfrcrr IntRegs:$Rd, C6)>;
3390 def : InstAlias<"$Rd = m1", (A2_tfrcrr IntRegs:$Rd, C7)>;
3391
3392 // Y4_trace: Send value to etm trace.
3393 let isSoloAX = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
3394 def Y4_trace: CRInst <(outs), (ins IntRegs:$Rs),
3395   "trace($Rs)"> {
3396     bits<5> Rs;
3397
3398     let IClass = 0b0110;
3399     let Inst{27-21} = 0b0010010;
3400     let Inst{20-16} = Rs;
3401   }
3402
3403 let AddedComplexity = 100, isPredicated = 1 in
3404 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
3405             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
3406             "Error; should not emit",
3407             [(set (i32 IntRegs:$dst),
3408              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
3409                           s12ImmPred:$src3)))]>;
3410
3411 let AddedComplexity = 100, isPredicated = 1 in
3412 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
3413             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
3414             "Error; should not emit",
3415             [(set (i32 IntRegs:$dst),
3416              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3417                           (i32 IntRegs:$src3))))]>;
3418
3419 let AddedComplexity = 100, isPredicated = 1 in
3420 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
3421                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
3422                      "Error; should not emit",
3423                      [(set (i32 IntRegs:$dst),
3424                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3425                                         s12ImmPred:$src3)))]>;
3426
3427 // Generate frameindex addresses.
3428 let isReMaterializable = 1 in
3429 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
3430              "$dst = add($src1)",
3431              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
3432
3433 // Support for generating global address.
3434 // Taken from X86InstrInfo.td.
3435 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
3436                                             SDTCisVT<0, i32>,
3437                                             SDTCisVT<1, i32>,
3438                                             SDTCisPtrTy<0>]>;
3439 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
3440 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
3441
3442 // HI/LO Instructions
3443 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3444 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3445                   "$dst.l = #LO($global)",
3446                   []>;
3447
3448 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3449 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3450                   "$dst.h = #HI($global)",
3451                   []>;
3452
3453 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3454 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3455                   "$dst.l = #LO($imm_value)",
3456                   []>;
3457
3458
3459 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3460 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3461                   "$dst.h = #HI($imm_value)",
3462                   []>;
3463
3464 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3465 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3466                   "$dst.l = #LO($jt)",
3467                   []>;
3468
3469 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3470 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3471                   "$dst.h = #HI($jt)",
3472                   []>;
3473
3474
3475 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3476 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3477                   "$dst.l = #LO($label)",
3478                   []>;
3479
3480 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
3481 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3482                   "$dst.h = #HI($label)",
3483                   []>;
3484
3485 // This pattern is incorrect. When we add small data, we should change
3486 // this pattern to use memw(#foo).
3487 // This is for sdata.
3488 let isMoveImm = 1 in
3489 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
3490               "$dst = CONST32(#$global)",
3491               [(set (i32 IntRegs:$dst),
3492                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
3493
3494 // This is for non-sdata.
3495 let isReMaterializable = 1, isMoveImm = 1 in
3496 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3497                   "$dst = CONST32(#$global)",
3498                   [(set (i32 IntRegs:$dst),
3499                         (HexagonCONST32 tglobaladdr:$global))]>;
3500
3501 let isReMaterializable = 1, isMoveImm = 1 in
3502 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3503                      "$dst = CONST32(#$jt)",
3504                      [(set (i32 IntRegs:$dst),
3505                            (HexagonCONST32 tjumptable:$jt))]>;
3506
3507 let isReMaterializable = 1, isMoveImm = 1 in
3508 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3509                     "$dst = CONST32(#$global)",
3510                     [(set (i32 IntRegs:$dst),
3511                           (HexagonCONST32_GP tglobaladdr:$global))]>;
3512
3513 let isReMaterializable = 1, isMoveImm = 1 in
3514 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
3515                        "$dst = CONST32(#$global)",
3516                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
3517
3518 // Map BlockAddress lowering to CONST32_Int_Real
3519 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
3520           (CONST32_Int_Real tblockaddress:$addr)>;
3521
3522 let isReMaterializable = 1, isMoveImm = 1 in
3523 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
3524                     "$dst = CONST32($label)",
3525                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
3526
3527 let isReMaterializable = 1, isMoveImm = 1 in
3528 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
3529                        "$dst = CONST64(#$global)",
3530                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
3531
3532 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
3533                   "$dst = xor($dst, $dst)",
3534                   [(set (i1 PredRegs:$dst), 0)]>;
3535
3536 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3537        "$dst = mpy($src1, $src2)",
3538        [(set (i32 IntRegs:$dst),
3539              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
3540                                         (i64 (sext (i32 IntRegs:$src2))))),
3541                               (i32 32)))))]>;
3542
3543 // Pseudo instructions.
3544 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
3545
3546 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
3547                                         SDTCisVT<1, i32> ]>;
3548
3549 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
3550                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
3551
3552 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
3553                     [SDNPHasChain, SDNPOutGlue]>;
3554
3555 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
3556
3557 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
3558            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
3559
3560 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
3561 // Optional Flag and Variable Arguments.
3562 // Its 1 Operand has pointer type.
3563 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
3564                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
3565
3566 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
3567  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
3568                         "Should never be emitted",
3569                         [(callseq_start timm:$amt)]>;
3570 }
3571
3572 let Defs = [R29, R30, R31], Uses = [R29] in {
3573  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
3574                       "Should never be emitted",
3575                       [(callseq_end timm:$amt1, timm:$amt2)]>;
3576 }
3577 // Call subroutine.
3578 let isCall = 1, hasSideEffects = 0,
3579   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
3580           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
3581   def CALL : JInst<(outs), (ins calltarget:$dst),
3582              "call $dst", []>;
3583 }
3584
3585 // Call subroutine indirectly.
3586 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in
3587 def J2_callr : JUMPR_MISC_CALLR<0, 1>;
3588
3589 // Indirect tail-call.
3590 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
3591 def TCRETURNR : T_JMPr;
3592
3593 // Direct tail-calls.
3594 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
3595 isTerminator = 1, isCodeGenOnly = 1 in {
3596   def TCRETURNtg   : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3597       [], "", J_tc_2early_SLOT23>;
3598   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3599       [], "", J_tc_2early_SLOT23>;
3600 }
3601
3602 // Map call instruction.
3603 def : Pat<(call (i32 IntRegs:$dst)),
3604       (J2_callr (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
3605 def : Pat<(call tglobaladdr:$dst),
3606       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
3607 def : Pat<(call texternalsym:$dst),
3608       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
3609 //Tail calls.
3610 def : Pat<(HexagonTCRet tglobaladdr:$dst),
3611       (TCRETURNtg tglobaladdr:$dst)>;
3612 def : Pat<(HexagonTCRet texternalsym:$dst),
3613       (TCRETURNtext texternalsym:$dst)>;
3614 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
3615       (TCRETURNR (i32 IntRegs:$dst))>;
3616
3617 // Atomic load and store support
3618 // 8 bit atomic load
3619 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
3620           (i32 (L2_loadrub_io AddrFI:$src1, 0))>;
3621
3622 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
3623           (i32 (L2_loadrub_io (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
3624
3625 // 16 bit atomic load
3626 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
3627           (i32 (L2_loadruh_io AddrFI:$src1, 0))>;
3628
3629 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
3630           (i32 (L2_loadruh_io (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
3631
3632 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
3633           (i32 (L2_loadri_io AddrFI:$src1, 0))>;
3634
3635 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
3636           (i32 (L2_loadri_io (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
3637
3638 // 64 bit atomic load
3639 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
3640           (i64 (L2_loadrd_io AddrFI:$src1, 0))>;
3641
3642 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
3643           (i64 (L2_loadrd_io (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
3644
3645
3646 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
3647           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
3648
3649 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
3650                           (i32 IntRegs:$src1)),
3651           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
3652                          (i32 IntRegs:$src1))>;
3653
3654
3655 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
3656           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
3657
3658 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
3659                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
3660           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
3661                          (i32 IntRegs:$src1))>;
3662
3663 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
3664           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
3665
3666 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
3667                            (i32 IntRegs:$src1)),
3668           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
3669                          (i32 IntRegs:$src1))>;
3670
3671
3672
3673
3674 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
3675           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
3676
3677 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
3678                            (i64 DoubleRegs:$src1)),
3679           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
3680                          (i64 DoubleRegs:$src1))>;
3681
3682 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
3683 def : Pat <(and (i32 IntRegs:$src1), 65535),
3684       (A2_zxth (i32 IntRegs:$src1))>;
3685
3686 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
3687 def : Pat <(and (i32 IntRegs:$src1), 255),
3688       (A2_zxtb (i32 IntRegs:$src1))>;
3689
3690 // Map Add(p1, true) to p1 = not(p1).
3691 //     Add(p1, false) should never be produced,
3692 //     if it does, it got to be mapped to NOOP.
3693 def : Pat <(add (i1 PredRegs:$src1), -1),
3694       (C2_not (i1 PredRegs:$src1))>;
3695
3696 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
3697 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
3698       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
3699                            s8ImmPred:$src2))>;
3700
3701 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
3702 // => r0 = TFR_condset_ri(p0, r1, #i)
3703 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
3704                    (i32 IntRegs:$src3)),
3705       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
3706                            s12ImmPred:$src2))>;
3707
3708 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
3709 // => r0 = TFR_condset_ir(p0, #i, r1)
3710 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
3711       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
3712                            (i32 IntRegs:$src2)))>;
3713
3714 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
3715 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
3716       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
3717
3718 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
3719 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
3720       (i1 (C2_andn (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3721
3722
3723 let AddedComplexity = 100 in
3724 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
3725       (i64 (A2_combinew (A2_tfrsi 0),
3726                        (L2_loadrub_io (CONST32_set tglobaladdr:$global), 0)))>,
3727       Requires<[NoV4T]>;
3728
3729 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
3730 let AddedComplexity = 10 in
3731 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
3732       (i32 (A2_and (i32 (L2_loadrb_io AddrFI:$addr, 0)), (A2_tfrsi 0x1)))>;
3733
3734 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = A2_sxtw(Rss.lo).
3735 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
3736       (i64 (A2_sxtw (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
3737
3738 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = A2_sxtw(SXTH(Rss.lo)).
3739 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
3740       (i64 (A2_sxtw (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3741                                                  subreg_loreg))))))>;
3742
3743 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = A2_sxtw(SXTB(Rss.lo)).
3744 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
3745       (i64 (A2_sxtw (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3746                                                  subreg_loreg))))))>;
3747
3748 // We want to prevent emitting pnot's as much as possible.
3749 // Map brcond with an unsupported setcc to a J2_jumpf.
3750 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3751                         bb:$offset),
3752       (J2_jumpf (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
3753                 bb:$offset)>;
3754
3755 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
3756                         bb:$offset),
3757       (J2_jumpf (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
3758
3759 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
3760       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
3761
3762 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
3763       (J2_jumpt (i1 PredRegs:$src1), bb:$offset)>;
3764
3765 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
3766 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
3767                         bb:$offset),
3768       (J2_jumpf (C2_cmpgti (i32 IntRegs:$src1),
3769                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
3770
3771 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
3772 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3773                         bb:$offset),
3774       (J2_jumpt (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
3775
3776 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3777                    bb:$offset),
3778       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
3779                    bb:$offset)>;
3780
3781 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3782                         bb:$offset),
3783       (J2_jumpf (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
3784                 bb:$offset)>;
3785
3786 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3787                    bb:$offset),
3788       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3789                 bb:$offset)>;
3790
3791 // Map from a 64-bit select to an emulated 64-bit mux.
3792 // Hexagon does not support 64-bit MUXes; so emulate with combines.
3793 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
3794                    (i64 DoubleRegs:$src3)),
3795       (i64 (A2_combinew (i32 (C2_mux (i1 PredRegs:$src1),
3796                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3797                                                          subreg_hireg)),
3798                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
3799                                                          subreg_hireg)))),
3800                        (i32 (C2_mux (i1 PredRegs:$src1),
3801                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3802                                                          subreg_loreg)),
3803                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
3804                                                          subreg_loreg))))))>;
3805
3806 // Map from a 1-bit select to logical ops.
3807 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
3808 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
3809                    (i1 PredRegs:$src3)),
3810       (C2_or (C2_and (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
3811              (C2_and (C2_not (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
3812
3813 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
3814 def : Pat<(i1 (load ADDRriS11_2:$addr)),
3815       (i1 (C2_tfrrp (i32 (L2_loadrb_io AddrFI:$addr, 0))))>;
3816
3817 // Map for truncating from 64 immediates to 32 bit immediates.
3818 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
3819       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
3820
3821 // Map for truncating from i64 immediates to i1 bit immediates.
3822 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
3823        (i1 (C2_tfrrp (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3824                                           subreg_loreg))))>;
3825
3826 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
3827 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3828       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3829                                                      subreg_loreg)))>;
3830
3831 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
3832 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3833       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3834                                                      subreg_loreg)))>;
3835 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
3836 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
3837       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3838                                                      subreg_loreg)))>;
3839
3840 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
3841 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3842       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3843                                                      subreg_loreg)))>;
3844
3845 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
3846 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3847       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
3848
3849
3850 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
3851 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3852       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
3853
3854 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
3855 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
3856       (STrib ADDRriS11_2:$addr, (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0)) )>;
3857
3858 // Map Rdd = anyext(Rs) -> Rdd = A2_sxtw(Rs).
3859 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
3860 // Better way to do this?
3861 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
3862       (i64 (A2_sxtw (i32 IntRegs:$src1)))>;
3863
3864 // Map cmple -> cmpgt.
3865 // rs <= rt -> !(rs > rt).
3866 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
3867       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
3868
3869 // rs <= rt -> !(rs > rt).
3870 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3871       (i1 (C2_not (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3872
3873 // Rss <= Rtt -> !(Rss > Rtt).
3874 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3875       (i1 (C2_not (C2_cmpgtp (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3876
3877 // Map cmpne -> cmpeq.
3878 // Hexagon_TODO: We should improve on this.
3879 // rs != rt -> !(rs == rt).
3880 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
3881       (i1 (C2_not(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
3882
3883 // Map cmpne(Rs) -> !cmpeqe(Rs).
3884 // rs != rt -> !(rs == rt).
3885 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3886       (i1 (C2_not (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
3887
3888 // Convert setne back to xor for hexagon since we compute w/ pred registers.
3889 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
3890       (i1 (C2_xor (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3891
3892 // Map cmpne(Rss) -> !cmpew(Rss).
3893 // rs != rt -> !(rs == rt).
3894 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3895       (i1 (C2_not (i1 (C2_cmpeqp (i64 DoubleRegs:$src1),
3896                                      (i64 DoubleRegs:$src2)))))>;
3897
3898 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
3899 // rs >= rt -> !(rt > rs).
3900 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3901       (i1 (C2_not (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
3902
3903 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
3904 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
3905       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
3906
3907 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
3908 // rss >= rtt -> !(rtt > rss).
3909 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3910       (i1 (C2_not (i1 (C2_cmpgtp (i64 DoubleRegs:$src2),
3911                                 (i64 DoubleRegs:$src1)))))>;
3912
3913 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
3914 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
3915 // rs < rt -> !(rs >= rt).
3916 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
3917       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
3918
3919 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
3920 // rs < rt -> rt > rs.
3921 // We can let assembler map it, or we can do in the compiler itself.
3922 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3923       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3924
3925 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
3926 // rss < rtt -> (rtt > rss).
3927 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3928       (i1 (C2_cmpgtp (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3929
3930 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
3931 // rs < rt -> rt > rs.
3932 // We can let assembler map it, or we can do in the compiler itself.
3933 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3934       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3935
3936 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
3937 // rs < rt -> rt > rs.
3938 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3939       (i1 (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3940
3941 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
3942 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
3943       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
3944
3945 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
3946 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
3947       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
3948
3949 // Generate cmpgtu(Rs, #u9)
3950 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
3951       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
3952
3953 // Map from Rs >= Rt -> !(Rt > Rs).
3954 // rs >= rt -> !(rt > rs).
3955 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3956       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
3957
3958 // Map from Rs >= Rt -> !(Rt > Rs).
3959 // rs >= rt -> !(rt > rs).
3960 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3961       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
3962
3963 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
3964 // Map from (Rs <= Rt) -> !(Rs > Rt).
3965 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3966       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3967
3968 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
3969 // Map from (Rs <= Rt) -> !(Rs > Rt).
3970 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3971       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3972
3973 // Sign extends.
3974 // i1 -> i32
3975 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
3976       (i32 (C2_muxii (i1 PredRegs:$src1), -1, 0))>;
3977
3978 // i1 -> i64
3979 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
3980       (i64 (A2_combinew (A2_tfrsi -1), (C2_muxii (i1 PredRegs:$src1), -1, 0)))>;
3981
3982 // Convert sign-extended load back to load and sign extend.
3983 // i8 -> i64
3984 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
3985       (i64 (A2_sxtw (L2_loadrb_io AddrFI:$src1, 0)))>;
3986
3987 // Convert any-extended load back to load and sign extend.
3988 // i8 -> i64
3989 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
3990       (i64 (A2_sxtw (L2_loadrb_io AddrFI:$src1, 0)))>;
3991
3992 // Convert sign-extended load back to load and sign extend.
3993 // i16 -> i64
3994 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
3995       (i64 (A2_sxtw (L2_loadrh_io AddrFI:$src1, 0)))>;
3996
3997 // Convert sign-extended load back to load and sign extend.
3998 // i32 -> i64
3999 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
4000       (i64 (A2_sxtw (L2_loadri_io AddrFI:$src1, 0)))>;
4001
4002
4003 // Zero extends.
4004 // i1 -> i32
4005 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
4006       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4007
4008 // i1 -> i64
4009 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
4010       (i64 (A2_combinew (A2_tfrsi 0), (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
4011       Requires<[NoV4T]>;
4012
4013 // i32 -> i64
4014 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
4015       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
4016       Requires<[NoV4T]>;
4017
4018 // i8 -> i64
4019 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
4020       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io AddrFI:$src1, 0)))>,
4021       Requires<[NoV4T]>;
4022
4023 let AddedComplexity = 20 in
4024 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
4025                                 s11_0ExtPred:$offset))),
4026       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io IntRegs:$src1,
4027                                   s11_0ExtPred:$offset)))>,
4028       Requires<[NoV4T]>;
4029
4030 // i1 -> i64
4031 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
4032       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io AddrFI:$src1, 0)))>,
4033       Requires<[NoV4T]>;
4034
4035 let AddedComplexity = 20 in
4036 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
4037                                 s11_0ExtPred:$offset))),
4038       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io IntRegs:$src1,
4039                                   s11_0ExtPred:$offset)))>,
4040       Requires<[NoV4T]>;
4041
4042 // i16 -> i64
4043 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
4044       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadruh_io AddrFI:$src1, 0)))>,
4045       Requires<[NoV4T]>;
4046
4047 let AddedComplexity = 20 in
4048 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
4049                                   s11_1ExtPred:$offset))),
4050       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadruh_io IntRegs:$src1,
4051                                   s11_1ExtPred:$offset)))>,
4052       Requires<[NoV4T]>;
4053
4054 // i32 -> i64
4055 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
4056       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io AddrFI:$src1, 0)))>,
4057       Requires<[NoV4T]>;
4058
4059 let AddedComplexity = 100 in
4060 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4061       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io IntRegs:$src1,
4062                                   s11_2ExtPred:$offset)))>,
4063       Requires<[NoV4T]>;
4064
4065 let AddedComplexity = 10 in
4066 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
4067       (i32 (L2_loadri_io AddrFI:$src1, 0))>;
4068
4069 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4070 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
4071       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4072
4073 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4074 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
4075       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4076
4077 // Map from Rss = Pd to Rdd = A2_sxtw (mux(Pd, #1, #0))
4078 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
4079       (i64 (A2_sxtw (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))))>;
4080
4081
4082 let AddedComplexity = 100 in
4083 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4084                            (i32 32))),
4085                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4086                                          s11_2ExtPred:$offset2)))))),
4087         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4088                         (L2_loadri_io IntRegs:$src2,
4089                                        s11_2ExtPred:$offset2)))>;
4090
4091 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4092                            (i32 32))),
4093                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4094         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4095                         (L2_loadri_io AddrFI:$srcLow, 0)))>;
4096
4097 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4098                            (i32 32))),
4099                (i64 (zext (i32 IntRegs:$srcLow))))),
4100         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4101                         IntRegs:$srcLow))>;
4102
4103 let AddedComplexity = 100 in
4104 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4105                            (i32 32))),
4106                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4107                                          s11_2ExtPred:$offset2)))))),
4108         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4109                         (L2_loadri_io IntRegs:$src2,
4110                                        s11_2ExtPred:$offset2)))>;
4111
4112 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4113                            (i32 32))),
4114                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4115         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4116                         (L2_loadri_io AddrFI:$srcLow, 0)))>;
4117
4118 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4119                            (i32 32))),
4120                (i64 (zext (i32 IntRegs:$srcLow))))),
4121         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4122                         IntRegs:$srcLow))>;
4123
4124 // Any extended 64-bit load.
4125 // anyext i32 -> i64
4126 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
4127       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io AddrFI:$src1, 0)))>,
4128       Requires<[NoV4T]>;
4129
4130 // When there is an offset we should prefer the pattern below over the pattern above.
4131 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
4132 // So this complexity below is comfortably higher to allow for choosing the below.
4133 // If this is not done then we generate addresses such as
4134 // ********************************************
4135 //        r1 = add (r0, #4)
4136 //        r1 = memw(r1 + #0)
4137 //  instead of
4138 //        r1 = memw(r0 + #4)
4139 // ********************************************
4140 let AddedComplexity = 100 in
4141 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4142       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io IntRegs:$src1,
4143                                   s11_2ExtPred:$offset)))>,
4144       Requires<[NoV4T]>;
4145
4146 // anyext i16 -> i64.
4147 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
4148       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrh_io AddrFI:$src1, 0)))>,
4149       Requires<[NoV4T]>;
4150
4151 let AddedComplexity = 20 in
4152 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
4153                                   s11_1ExtPred:$offset))),
4154       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrh_io IntRegs:$src1,
4155                                   s11_1ExtPred:$offset)))>,
4156       Requires<[NoV4T]>;
4157
4158 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
4159 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
4160       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
4161       Requires<[NoV4T]>;
4162
4163 // Multiply 64-bit unsigned and use upper result.
4164 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4165       (i64
4166        (M2_dpmpyuu_acc_s0
4167         (i64
4168          (A2_combinew
4169           (A2_tfrsi 0),
4170            (i32
4171             (EXTRACT_SUBREG
4172              (i64
4173               (S2_lsr_i_p
4174                (i64
4175                 (M2_dpmpyuu_acc_s0
4176                  (i64
4177                   (M2_dpmpyuu_acc_s0
4178                    (i64
4179                     (A2_combinew (A2_tfrsi 0),
4180                      (i32
4181                       (EXTRACT_SUBREG
4182                        (i64
4183                         (S2_lsr_i_p
4184                          (i64
4185                           (M2_dpmpyuu_s0
4186                             (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4187                                                        subreg_loreg)),
4188                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4189                                                        subreg_loreg)))), 32)),
4190                        subreg_loreg)))),
4191                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4192                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4193                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4194                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4195                32)), subreg_loreg)))),
4196         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4197         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4198
4199 // Multiply 64-bit signed and use upper result.
4200 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4201       (i64
4202        (M2_dpmpyss_acc_s0
4203         (i64
4204          (A2_combinew (A2_tfrsi 0),
4205           (i32
4206            (EXTRACT_SUBREG
4207             (i64
4208              (S2_lsr_i_p
4209               (i64
4210                (M2_dpmpyss_acc_s0
4211                 (i64
4212                  (M2_dpmpyss_acc_s0
4213                   (i64
4214                    (A2_combinew (A2_tfrsi 0),
4215                     (i32
4216                      (EXTRACT_SUBREG
4217                       (i64
4218                        (S2_lsr_i_p
4219                         (i64
4220                          (M2_dpmpyuu_s0
4221                            (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4222                                                       subreg_loreg)),
4223                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4224                                                       subreg_loreg)))), 32)),
4225                       subreg_loreg)))),
4226                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4227                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4228                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4229                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4230               32)), subreg_loreg)))),
4231         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4232         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4233
4234 // Hexagon specific ISD nodes.
4235 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
4236 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
4237                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
4238 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
4239                                   SDTHexagonADJDYNALLOC>;
4240 // Needed to tag these instructions for stack layout.
4241 let usesCustomInserter = 1 in
4242 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
4243                                                      s16Imm:$src2),
4244                   "$dst = add($src1, #$src2)",
4245                   [(set (i32 IntRegs:$dst),
4246                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
4247                                              s16ImmPred:$src2))]>;
4248
4249 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
4250 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
4251 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
4252                 "$dst = $src1",
4253                 [(set (i32 IntRegs:$dst),
4254                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
4255
4256 let AddedComplexity = 100 in
4257 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
4258       (COPY (i32 IntRegs:$src1))>;
4259
4260 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
4261
4262 def : Pat<(HexagonWrapperJT tjumptable:$dst),
4263           (i32 (CONST32_set_jt tjumptable:$dst))>;
4264
4265 // XTYPE/SHIFT
4266 //
4267 //===----------------------------------------------------------------------===//
4268 // Template Class
4269 // Shift by immediate/register and accumulate/logical
4270 //===----------------------------------------------------------------------===//
4271
4272 // Rx[+-&|]=asr(Rs,#u5)
4273 // Rx[+-&|^]=lsr(Rs,#u5)
4274 // Rx[+-&|^]=asl(Rs,#u5)
4275
4276 let hasNewValue = 1, opNewValue = 0 in
4277 class T_shift_imm_acc_r <string opc1, string opc2, SDNode OpNode1,
4278                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4279   : SInst_acc<(outs IntRegs:$Rx),
4280               (ins IntRegs:$src1, IntRegs:$Rs, u5Imm:$u5),
4281   "$Rx "#opc2#opc1#"($Rs, #$u5)",
4282   [(set (i32 IntRegs:$Rx),
4283          (OpNode2 (i32 IntRegs:$src1),
4284                   (OpNode1 (i32 IntRegs:$Rs), u5ImmPred:$u5)))],
4285   "$src1 = $Rx", S_2op_tc_2_SLOT23> {
4286     bits<5> Rx;
4287     bits<5> Rs;
4288     bits<5> u5;
4289
4290     let IClass = 0b1000;
4291
4292     let Inst{27-24} = 0b1110;
4293     let Inst{23-22} = majOp{2-1};
4294     let Inst{13} = 0b0;
4295     let Inst{7} = majOp{0};
4296     let Inst{6-5} = minOp;
4297     let Inst{4-0} = Rx;
4298     let Inst{20-16} = Rs;
4299     let Inst{12-8} = u5;
4300   }
4301
4302 // Rx[+-&|]=asr(Rs,Rt)
4303 // Rx[+-&|^]=lsr(Rs,Rt)
4304 // Rx[+-&|^]=asl(Rs,Rt)
4305
4306 let hasNewValue = 1, opNewValue = 0 in
4307 class T_shift_reg_acc_r <string opc1, string opc2, SDNode OpNode1,
4308                          SDNode OpNode2, bits<2> majOp, bits<2> minOp>
4309   : SInst_acc<(outs IntRegs:$Rx),
4310               (ins IntRegs:$src1, IntRegs:$Rs, IntRegs:$Rt),
4311   "$Rx "#opc2#opc1#"($Rs, $Rt)",
4312   [(set (i32 IntRegs:$Rx),
4313          (OpNode2 (i32 IntRegs:$src1),
4314                   (OpNode1 (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))],
4315   "$src1 = $Rx", S_3op_tc_2_SLOT23 > {
4316     bits<5> Rx;
4317     bits<5> Rs;
4318     bits<5> Rt;
4319
4320     let IClass = 0b1100;
4321
4322     let Inst{27-24} = 0b1100;
4323     let Inst{23-22} = majOp;
4324     let Inst{7-6} = minOp;
4325     let Inst{4-0} = Rx;
4326     let Inst{20-16} = Rs;
4327     let Inst{12-8} = Rt;
4328   }
4329
4330 // Rxx[+-&|]=asr(Rss,#u6)
4331 // Rxx[+-&|^]=lsr(Rss,#u6)
4332 // Rxx[+-&|^]=asl(Rss,#u6)
4333
4334 class T_shift_imm_acc_p <string opc1, string opc2, SDNode OpNode1,
4335                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4336   : SInst_acc<(outs DoubleRegs:$Rxx),
4337               (ins DoubleRegs:$src1, DoubleRegs:$Rss, u6Imm:$u6),
4338   "$Rxx "#opc2#opc1#"($Rss, #$u6)",
4339   [(set (i64 DoubleRegs:$Rxx),
4340         (OpNode2 (i64 DoubleRegs:$src1),
4341                  (OpNode1 (i64 DoubleRegs:$Rss), u6ImmPred:$u6)))],
4342   "$src1 = $Rxx", S_2op_tc_2_SLOT23> {
4343     bits<5> Rxx;
4344     bits<5> Rss;
4345     bits<6> u6;
4346
4347     let IClass = 0b1000;
4348
4349     let Inst{27-24} = 0b0010;
4350     let Inst{23-22} = majOp{2-1};
4351     let Inst{7} = majOp{0};
4352     let Inst{6-5} = minOp;
4353     let Inst{4-0} = Rxx;
4354     let Inst{20-16} = Rss;
4355     let Inst{13-8} = u6;
4356   }
4357
4358
4359 // Rxx[+-&|]=asr(Rss,Rt)
4360 // Rxx[+-&|^]=lsr(Rss,Rt)
4361 // Rxx[+-&|^]=asl(Rss,Rt)
4362 // Rxx[+-&|^]=lsl(Rss,Rt)
4363
4364 class T_shift_reg_acc_p <string opc1, string opc2, SDNode OpNode1,
4365                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4366   : SInst_acc<(outs DoubleRegs:$Rxx),
4367               (ins DoubleRegs:$src1, DoubleRegs:$Rss, IntRegs:$Rt),
4368   "$Rxx "#opc2#opc1#"($Rss, $Rt)",
4369   [(set (i64 DoubleRegs:$Rxx),
4370         (OpNode2 (i64 DoubleRegs:$src1),
4371                  (OpNode1 (i64 DoubleRegs:$Rss), (i32 IntRegs:$Rt))))],
4372   "$src1 = $Rxx", S_3op_tc_2_SLOT23> {
4373     bits<5> Rxx;
4374     bits<5> Rss;
4375     bits<5> Rt;
4376
4377     let IClass = 0b1100;
4378
4379     let Inst{27-24} = 0b1011;
4380     let Inst{23-21} = majOp;
4381     let Inst{20-16} = Rss;
4382     let Inst{12-8} = Rt;
4383     let Inst{7-6} = minOp;
4384     let Inst{4-0} = Rxx;
4385   }
4386
4387 //===----------------------------------------------------------------------===//
4388 // Multi-class for the shift instructions with logical/arithmetic operators.
4389 //===----------------------------------------------------------------------===//
4390
4391 multiclass xtype_imm_base<string OpcStr1, string OpcStr2, SDNode OpNode1,
4392                          SDNode OpNode2, bits<3> majOp, bits<2> minOp > {
4393   def _i_r#NAME : T_shift_imm_acc_r< OpcStr1, OpcStr2, OpNode1,
4394                                      OpNode2, majOp, minOp >;
4395   def _i_p#NAME : T_shift_imm_acc_p< OpcStr1, OpcStr2, OpNode1,
4396                                      OpNode2, majOp, minOp >;
4397 }
4398
4399 multiclass xtype_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
4400   let AddedComplexity = 100 in
4401   defm _acc  : xtype_imm_base< opc1, "+= ", OpNode, add, 0b001, minOp>;
4402
4403   defm _nac  : xtype_imm_base< opc1, "-= ", OpNode, sub, 0b000, minOp>;
4404   defm _and  : xtype_imm_base< opc1, "&= ", OpNode, and, 0b010, minOp>;
4405   defm _or   : xtype_imm_base< opc1, "|= ", OpNode,  or, 0b011, minOp>;
4406 }
4407
4408 multiclass xtype_xor_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
4409 let AddedComplexity = 100 in
4410   defm _xacc  : xtype_imm_base< opc1, "^= ", OpNode, xor, 0b100, minOp>;
4411 }
4412
4413 let isCodeGenOnly = 0 in {
4414 defm S2_asr : xtype_imm_acc<"asr", sra, 0b00>;
4415
4416 defm S2_lsr : xtype_imm_acc<"lsr", srl, 0b01>,
4417               xtype_xor_imm_acc<"lsr", srl, 0b01>;
4418
4419 defm S2_asl : xtype_imm_acc<"asl", shl, 0b10>,
4420               xtype_xor_imm_acc<"asl", shl, 0b10>;
4421 }
4422
4423 multiclass xtype_reg_acc_r<string opc1, SDNode OpNode, bits<2>minOp> {
4424   let AddedComplexity = 100 in
4425   def _acc : T_shift_reg_acc_r <opc1, "+= ", OpNode, add, 0b11, minOp>;
4426
4427   def _nac : T_shift_reg_acc_r <opc1, "-= ", OpNode, sub, 0b10, minOp>;
4428   def _and : T_shift_reg_acc_r <opc1, "&= ", OpNode, and, 0b01, minOp>;
4429   def _or  : T_shift_reg_acc_r <opc1, "|= ", OpNode,  or, 0b00, minOp>;
4430 }
4431
4432 multiclass xtype_reg_acc_p<string opc1, SDNode OpNode, bits<2>minOp> {
4433   let AddedComplexity = 100 in
4434   def _acc : T_shift_reg_acc_p <opc1, "+= ", OpNode, add, 0b110, minOp>;
4435
4436   def _nac : T_shift_reg_acc_p <opc1, "-= ", OpNode, sub, 0b100, minOp>;
4437   def _and : T_shift_reg_acc_p <opc1, "&= ", OpNode, and, 0b010, minOp>;
4438   def _or  : T_shift_reg_acc_p <opc1, "|= ", OpNode,  or, 0b000, minOp>;
4439   def _xor : T_shift_reg_acc_p <opc1, "^= ", OpNode, xor, 0b011, minOp>;
4440 }
4441
4442 multiclass xtype_reg_acc<string OpcStr, SDNode OpNode, bits<2> minOp > {
4443   defm _r_r : xtype_reg_acc_r <OpcStr, OpNode, minOp>;
4444   defm _r_p : xtype_reg_acc_p <OpcStr, OpNode, minOp>;
4445 }
4446
4447 let isCodeGenOnly = 0 in {
4448 defm S2_asl : xtype_reg_acc<"asl", shl, 0b10>;
4449 defm S2_asr : xtype_reg_acc<"asr", sra, 0b00>;
4450 defm S2_lsr : xtype_reg_acc<"lsr", srl, 0b01>;
4451 defm S2_lsl : xtype_reg_acc<"lsl", shl, 0b11>;
4452 }
4453
4454 //===----------------------------------------------------------------------===//
4455 let hasSideEffects = 0 in
4456 class T_S3op_1 <string mnemonic, RegisterClass RC, bits<2> MajOp, bits<3> MinOp,
4457                 bit SwapOps, bit isSat = 0, bit isRnd = 0, bit hasShift = 0>
4458   : SInst <(outs RC:$dst),
4459            (ins DoubleRegs:$src1, DoubleRegs:$src2),
4460   "$dst = "#mnemonic#"($src1, $src2)"#!if(isRnd, ":rnd", "")
4461                                      #!if(hasShift,":>>1","")
4462                                      #!if(isSat, ":sat", ""),
4463   [], "", S_3op_tc_2_SLOT23 > {
4464     bits<5> dst;
4465     bits<5> src1;
4466     bits<5> src2;
4467
4468     let IClass = 0b1100;
4469
4470     let Inst{27-24} = 0b0001;
4471     let Inst{23-22} = MajOp;
4472     let Inst{20-16} = !if (SwapOps, src2, src1);
4473     let Inst{12-8}  = !if (SwapOps, src1, src2);
4474     let Inst{7-5}   = MinOp;
4475     let Inst{4-0}   = dst;
4476   }
4477
4478 class T_S3op_64 <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit SwapOps,
4479                  bit isSat = 0, bit isRnd = 0, bit hasShift = 0 >
4480   : T_S3op_1 <mnemonic, DoubleRegs, MajOp, MinOp, SwapOps,
4481               isSat, isRnd, hasShift>;
4482
4483 let isCodeGenOnly = 0 in
4484 def S2_lfsp : T_S3op_64 < "lfs", 0b10, 0b110, 0>;
4485
4486 //===----------------------------------------------------------------------===//
4487 // Template class used by vector shift, vector rotate, vector neg,
4488 // 32-bit shift, 64-bit shifts, etc.
4489 //===----------------------------------------------------------------------===//
4490
4491 let hasSideEffects = 0 in
4492 class T_S3op_3 <string mnemonic, RegisterClass RC, bits<2> MajOp,
4493                  bits<2> MinOp, bit isSat = 0, list<dag> pattern = [] >
4494   : SInst <(outs RC:$dst),
4495            (ins RC:$src1, IntRegs:$src2),
4496   "$dst = "#mnemonic#"($src1, $src2)"#!if(isSat, ":sat", ""),
4497   pattern, "", S_3op_tc_1_SLOT23> {
4498     bits<5> dst;
4499     bits<5> src1;
4500     bits<5> src2;
4501
4502     let IClass = 0b1100;
4503
4504     let Inst{27-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b0110, 0b0011);
4505     let Inst{23-22} = MajOp;
4506     let Inst{20-16} = src1;
4507     let Inst{12-8} = src2;
4508     let Inst{7-6} = MinOp;
4509     let Inst{4-0} = dst;
4510   }
4511
4512 let hasNewValue = 1 in
4513 class T_S3op_shift32 <string mnemonic, SDNode OpNode, bits<2> MinOp>
4514   : T_S3op_3 <mnemonic, IntRegs, 0b01, MinOp, 0,
4515     [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
4516                                       (i32 IntRegs:$src2)))]>;
4517
4518 let hasNewValue = 1, Itinerary = S_3op_tc_2_SLOT23 in
4519 class T_S3op_shift32_Sat <string mnemonic, bits<2> MinOp>
4520   : T_S3op_3 <mnemonic, IntRegs, 0b00, MinOp, 1, []>;
4521
4522
4523 class T_S3op_shift64 <string mnemonic, SDNode OpNode, bits<2> MinOp>
4524   : T_S3op_3 <mnemonic, DoubleRegs, 0b10, MinOp, 0,
4525     [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
4526                                          (i32 IntRegs:$src2)))]>;
4527
4528
4529 class T_S3op_shiftVect <string mnemonic, bits<2> MajOp, bits<2> MinOp>
4530   : T_S3op_3 <mnemonic, DoubleRegs, MajOp, MinOp, 0, []>;
4531
4532
4533 // Shift by register
4534 // Rdd=[asr|lsr|asl|lsl](Rss,Rt)
4535
4536 let isCodeGenOnly = 0 in {
4537 def S2_asr_r_p : T_S3op_shift64 < "asr", sra, 0b00>;
4538 def S2_lsr_r_p : T_S3op_shift64 < "lsr", srl, 0b01>;
4539 def S2_asl_r_p : T_S3op_shift64 < "asl", shl, 0b10>;
4540 def S2_lsl_r_p : T_S3op_shift64 < "lsl", shl, 0b11>;
4541 }
4542
4543 // Rd=[asr|lsr|asl|lsl](Rs,Rt)
4544
4545 let isCodeGenOnly = 0 in {
4546 def S2_asr_r_r : T_S3op_shift32<"asr", sra, 0b00>;
4547 def S2_lsr_r_r : T_S3op_shift32<"lsr", srl, 0b01>;
4548 def S2_asl_r_r : T_S3op_shift32<"asl", shl, 0b10>;
4549 def S2_lsl_r_r : T_S3op_shift32<"lsl", shl, 0b11>;
4550 }
4551
4552 // Shift by register with saturation
4553 // Rd=asr(Rs,Rt):sat
4554 // Rd=asl(Rs,Rt):sat
4555
4556 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
4557   def S2_asr_r_r_sat : T_S3op_shift32_Sat<"asr", 0b00>;
4558   def S2_asl_r_r_sat : T_S3op_shift32_Sat<"asl", 0b10>;
4559 }
4560
4561 //===----------------------------------------------------------------------===//
4562 // Template class for 'insert bitfield' instructions
4563 //===----------------------------------------------------------------------===//
4564 let hasSideEffects = 0 in
4565 class T_S3op_insert <string mnemonic, RegisterClass RC>
4566   : SInst <(outs RC:$dst),
4567            (ins RC:$src1, RC:$src2, DoubleRegs:$src3),
4568   "$dst = "#mnemonic#"($src2, $src3)" ,
4569   [], "$src1 = $dst", S_3op_tc_1_SLOT23 > {
4570     bits<5> dst;
4571     bits<5> src2;
4572     bits<5> src3;
4573
4574     let IClass = 0b1100;
4575
4576     let Inst{27-26} = 0b10;
4577     let Inst{25-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b00, 0b10);
4578     let Inst{23}    = 0b0;
4579     let Inst{20-16} = src2;
4580     let Inst{12-8}  = src3;
4581     let Inst{4-0}   = dst;
4582   }
4583
4584 let hasSideEffects = 0 in
4585 class T_S2op_insert <bits<4> RegTyBits, RegisterClass RC, Operand ImmOp>
4586   : SInst <(outs RC:$dst), (ins RC:$dst2, RC:$src1, ImmOp:$src2, ImmOp:$src3),
4587   "$dst = insert($src1, #$src2, #$src3)",
4588   [], "$dst2 = $dst", S_2op_tc_2_SLOT23> {
4589     bits<5> dst;
4590     bits<5> src1;
4591     bits<6> src2;
4592     bits<6> src3;
4593     bit bit23;
4594     bit bit13;
4595     string ImmOpStr = !cast<string>(ImmOp);
4596
4597     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5}, 0);
4598     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
4599
4600     let IClass = 0b1000;
4601
4602     let Inst{27-24} = RegTyBits;
4603     let Inst{23}    = bit23;
4604     let Inst{22-21} = src3{4-3};
4605     let Inst{20-16} = src1;
4606     let Inst{13}    = bit13;
4607     let Inst{12-8}  = src2{4-0};
4608     let Inst{7-5}   = src3{2-0};
4609     let Inst{4-0}   = dst;
4610   }
4611
4612 // Rx=insert(Rs,Rtt)
4613 // Rx=insert(Rs,#u5,#U5)
4614 let hasNewValue = 1, isCodeGenOnly = 0 in {
4615   def S2_insert_rp : T_S3op_insert <"insert", IntRegs>;
4616   def S2_insert    : T_S2op_insert <0b1111, IntRegs, u5Imm>;
4617 }
4618
4619 // Rxx=insert(Rss,Rtt)
4620 // Rxx=insert(Rss,#u6,#U6)
4621 let isCodeGenOnly = 0 in {
4622 def S2_insertp_rp : T_S3op_insert<"insert", DoubleRegs>;
4623 def S2_insertp    : T_S2op_insert <0b0011, DoubleRegs, u6Imm>;
4624 }
4625
4626 //===----------------------------------------------------------------------===//
4627 // Template class for 'extract bitfield' instructions
4628 //===----------------------------------------------------------------------===//
4629 let hasNewValue = 1, hasSideEffects = 0 in
4630 class T_S3op_extract <string mnemonic, bits<2> MinOp>
4631   : SInst <(outs IntRegs:$Rd), (ins IntRegs:$Rs, DoubleRegs:$Rtt),
4632   "$Rd = "#mnemonic#"($Rs, $Rtt)",
4633   [], "", S_3op_tc_2_SLOT23 > {
4634     bits<5> Rd;
4635     bits<5> Rs;
4636     bits<5> Rtt;
4637
4638     let IClass = 0b1100;
4639
4640     let Inst{27-22} = 0b100100;
4641     let Inst{20-16} = Rs;
4642     let Inst{12-8}  = Rtt;
4643     let Inst{7-6}   = MinOp;
4644     let Inst{4-0}   = Rd;
4645   }
4646
4647 let hasSideEffects = 0 in
4648 class T_S2op_extract <string mnemonic, bits<4> RegTyBits,
4649                       RegisterClass RC, Operand ImmOp>
4650   : SInst <(outs RC:$dst), (ins RC:$src1, ImmOp:$src2, ImmOp:$src3),
4651   "$dst = "#mnemonic#"($src1, #$src2, #$src3)",
4652   [], "", S_2op_tc_2_SLOT23> {
4653     bits<5> dst;
4654     bits<5> src1;
4655     bits<6> src2;
4656     bits<6> src3;
4657     bit bit23;
4658     bit bit13;
4659     string ImmOpStr = !cast<string>(ImmOp);
4660
4661     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5},
4662                 !if (!eq(mnemonic, "extractu"), 0, 1));
4663
4664     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
4665
4666     let IClass = 0b1000;
4667
4668     let Inst{27-24} = RegTyBits;
4669     let Inst{23}    = bit23;
4670     let Inst{22-21} = src3{4-3};
4671     let Inst{20-16} = src1;
4672     let Inst{13}    = bit13;
4673     let Inst{12-8}  = src2{4-0};
4674     let Inst{7-5}   = src3{2-0};
4675     let Inst{4-0}   = dst;
4676   }
4677
4678 // Extract bitfield
4679
4680 // Rdd=extractu(Rss,Rtt)
4681 // Rdd=extractu(Rss,#u6,#U6)
4682 let isCodeGenOnly = 0 in {
4683 def S2_extractup_rp : T_S3op_64 < "extractu", 0b00, 0b000, 0>;
4684 def S2_extractup    : T_S2op_extract <"extractu", 0b0001, DoubleRegs, u6Imm>;
4685 }
4686
4687 // Rd=extractu(Rs,Rtt)
4688 // Rd=extractu(Rs,#u5,#U5)
4689 let hasNewValue = 1, isCodeGenOnly = 0 in {
4690   def S2_extractu_rp : T_S3op_extract<"extractu", 0b00>;
4691   def S2_extractu    : T_S2op_extract <"extractu", 0b1101, IntRegs, u5Imm>;
4692 }
4693
4694 //===----------------------------------------------------------------------===//
4695 // :raw for of tableindx[bdhw] insns
4696 //===----------------------------------------------------------------------===//
4697
4698 let hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
4699 class tableidxRaw<string OpStr, bits<2>MinOp>
4700   : SInst <(outs IntRegs:$Rx),
4701            (ins IntRegs:$_dst_, IntRegs:$Rs, u4Imm:$u4, s6Imm:$S6),
4702            "$Rx = "#OpStr#"($Rs, #$u4, #$S6):raw",
4703     [], "$Rx = $_dst_" > {
4704     bits<5> Rx;
4705     bits<5> Rs;
4706     bits<4> u4;
4707     bits<6> S6;
4708
4709     let IClass = 0b1000;
4710
4711     let Inst{27-24} = 0b0111;
4712     let Inst{23-22} = MinOp;
4713     let Inst{21}    = u4{3};
4714     let Inst{20-16} = Rs;
4715     let Inst{13-8}  = S6;
4716     let Inst{7-5}   = u4{2-0};
4717     let Inst{4-0}   = Rx;
4718   }
4719
4720 let isCodeGenOnly = 0 in {
4721 def S2_tableidxb : tableidxRaw<"tableidxb", 0b00>;
4722 def S2_tableidxh : tableidxRaw<"tableidxh", 0b01>;
4723 def S2_tableidxw : tableidxRaw<"tableidxw", 0b10>;
4724 def S2_tableidxd : tableidxRaw<"tableidxd", 0b11>;
4725 }
4726
4727 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
4728 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
4729       (i32 (M2_mpysin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
4730
4731 //===----------------------------------------------------------------------===//
4732 // V3 Instructions +
4733 //===----------------------------------------------------------------------===//
4734
4735 include "HexagonInstrInfoV3.td"
4736
4737 //===----------------------------------------------------------------------===//
4738 // V3 Instructions -
4739 //===----------------------------------------------------------------------===//
4740
4741 //===----------------------------------------------------------------------===//
4742 // V4 Instructions +
4743 //===----------------------------------------------------------------------===//
4744
4745 include "HexagonInstrInfoV4.td"
4746
4747 //===----------------------------------------------------------------------===//
4748 // V4 Instructions -
4749 //===----------------------------------------------------------------------===//
4750
4751 //===----------------------------------------------------------------------===//
4752 // V5 Instructions +
4753 //===----------------------------------------------------------------------===//
4754
4755 include "HexagonInstrInfoV5.td"
4756
4757 //===----------------------------------------------------------------------===//
4758 // V5 Instructions -
4759 //===----------------------------------------------------------------------===//