lib/Target/Hexagon/HexagonInstrInfoV4.td

   1 //=- HexagonInstrInfoV4.td - Target Desc. for Hexagon Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon V4 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 let neverHasSideEffects = 1 in
  15 class T_Immext<dag ins> :
  16   EXTENDERInst<(outs), ins, "immext(#$imm)", []>,
  17   Requires<[HasV4T]>;
  18
  19 def IMMEXT_b : T_Immext<(ins brtarget:$imm)>;
  20 def IMMEXT_c : T_Immext<(ins calltarget:$imm)>;
  21 def IMMEXT_g : T_Immext<(ins globaladdress:$imm)>;
  22 def IMMEXT_i : T_Immext<(ins u26_6Imm:$imm)>;
  23
  24 // Fold (add (CONST32 tglobaladdr:$addr) <offset>) into a global address.
  25 def FoldGlobalAddr : ComplexPattern<i32, 1, "foldGlobalAddress", [], []>;
  26
  27 // Fold (add (CONST32_GP tglobaladdr:$addr) <offset>) into a global address.
  28 def FoldGlobalAddrGP : ComplexPattern<i32, 1, "foldGlobalAddressGP", [], []>;
  29
  30 def NumUsesBelowThresCONST32 : PatFrag<(ops node:$addr),
  31                                        (HexagonCONST32 node:$addr), [{
  32   return hasNumUsesBelowThresGA(N->getOperand(0).getNode());
  33 }]>;
  34
  35 // Hexagon V4 Architecture spec defines 8 instruction classes:
  36 // LD ST ALU32 XTYPE J JR MEMOP NV CR SYSTEM(system is not implemented in the
  37 // compiler)
  38
  39 // LD Instructions:
  40 // ========================================
  41 // Loads (8/16/32/64 bit)
  42 // Deallocframe
  43
  44 // ST Instructions:
  45 // ========================================
  46 // Stores (8/16/32/64 bit)
  47 // Allocframe
  48
  49 // ALU32 Instructions:
  50 // ========================================
  51 // Arithmetic / Logical (32 bit)
  52 // Vector Halfword
  53
  54 // XTYPE Instructions (32/64 bit):
  55 // ========================================
  56 // Arithmetic, Logical, Bit Manipulation
  57 // Multiply (Integer, Fractional, Complex)
  58 // Permute / Vector Permute Operations
  59 // Predicate Operations
  60 // Shift / Shift with Add/Sub/Logical
  61 // Vector Byte ALU
  62 // Vector Halfword (ALU, Shift, Multiply)
  63 // Vector Word (ALU, Shift)
  64
  65 // J Instructions:
  66 // ========================================
  67 // Jump/Call PC-relative
  68
  69 // JR Instructions:
  70 // ========================================
  71 // Jump/Call Register
  72
  73 // MEMOP Instructions:
  74 // ========================================
  75 // Operation on memory (8/16/32 bit)
  76
  77 // NV Instructions:
  78 // ========================================
  79 // New-value Jumps
  80 // New-value Stores
  81
  82 // CR Instructions:
  83 // ========================================
  84 // Control-Register Transfers
  85 // Hardware Loop Setup
  86 // Predicate Logicals & Reductions
  87
  88 // SYSTEM Instructions (not implemented in the compiler):
  89 // ========================================
  90 // Prefetch
  91 // Cache Maintenance
  92 // Bus Operations
  93
  94
  95 //===----------------------------------------------------------------------===//
  96 // ALU32 +
  97 //===----------------------------------------------------------------------===//
  98 // Generate frame index addresses.
  99 let neverHasSideEffects = 1, isReMaterializable = 1,
 100 isExtended = 1, opExtendable = 2, validSubTargets = HasV4SubT in
 101 def TFR_FI_immext_V4 : ALU32_ri<(outs IntRegs:$dst),
 102             (ins IntRegs:$src1, s32Imm:$offset),
 103             "$dst = add($src1, ##$offset)",
 104             []>,
 105             Requires<[HasV4T]>;
 106
 107 // Rd=cmp.eq(Rs,#s8)
 108 let validSubTargets = HasV4SubT, isExtendable = 1, opExtendable = 2,
 109 isExtentSigned = 1, opExtentBits = 8 in
 110 def V4_A4_rcmpeqi : ALU32_ri<(outs IntRegs:$Rd),
 111                     (ins IntRegs:$Rs, s8Ext:$s8),
 112                     "$Rd = cmp.eq($Rs, #$s8)",
 113                     [(set (i32 IntRegs:$Rd),
 114                           (i32 (zext (i1 (seteq (i32 IntRegs:$Rs),
 115                                                 s8ExtPred:$s8)))))]>,
 116                     Requires<[HasV4T]>;
 117
 118 // Preserve the TSTBIT generation
 119 def : Pat <(i32 (zext (i1 (setne (i32 (and (i32 (shl 1, (i32 IntRegs:$src2))),
 120                                            (i32 IntRegs:$src1))), 0)))),
 121       (i32 (MUX_ii (i1 (TSTBIT_rr (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
 122                    1, 0))>;
 123
 124 // Interfered with tstbit generation, above pattern preserves, see : tstbit.ll
 125 // Rd=cmp.ne(Rs,#s8)
 126 let validSubTargets = HasV4SubT, isExtendable = 1, opExtendable = 2,
 127 isExtentSigned = 1, opExtentBits = 8 in
 128 def V4_A4_rcmpneqi : ALU32_ri<(outs IntRegs:$Rd),
 129                      (ins IntRegs:$Rs, s8Ext:$s8),
 130                      "$Rd = !cmp.eq($Rs, #$s8)",
 131                      [(set (i32 IntRegs:$Rd),
 132                            (i32 (zext (i1 (setne (i32 IntRegs:$Rs),
 133                                                  s8ExtPred:$s8)))))]>,
 134                      Requires<[HasV4T]>;
 135
 136 // Rd=cmp.eq(Rs,Rt)
 137 let validSubTargets = HasV4SubT in
 138 def V4_A4_rcmpeq : ALU32_ri<(outs IntRegs:$Rd),
 139                    (ins IntRegs:$Rs, IntRegs:$Rt),
 140                    "$Rd = cmp.eq($Rs, $Rt)",
 141                    [(set (i32 IntRegs:$Rd),
 142                          (i32 (zext (i1 (seteq (i32 IntRegs:$Rs),
 143                                                IntRegs:$Rt)))))]>,
 144                    Requires<[HasV4T]>;
 145
 146 // Rd=cmp.ne(Rs,Rt)
 147 let validSubTargets = HasV4SubT in
 148 def V4_A4_rcmpneq : ALU32_ri<(outs IntRegs:$Rd),
 149                     (ins IntRegs:$Rs, IntRegs:$Rt),
 150                     "$Rd = !cmp.eq($Rs, $Rt)",
 151                     [(set (i32 IntRegs:$Rd),
 152                           (i32 (zext (i1 (setne (i32 IntRegs:$Rs),
 153                                                IntRegs:$Rt)))))]>,
 154                     Requires<[HasV4T]>;
 155
 156 //===----------------------------------------------------------------------===//
 157 // ALU32 -
 158 //===----------------------------------------------------------------------===//
 159
 160
 161 //===----------------------------------------------------------------------===//
 162 // ALU32/PERM +
 163 //===----------------------------------------------------------------------===//
 164
 165 // Combine
 166 // Rdd=combine(Rs, #s8)
 167 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
 168     neverHasSideEffects = 1, validSubTargets = HasV4SubT in
 169 def COMBINE_rI_V4 : ALU32_ri<(outs DoubleRegs:$dst),
 170             (ins IntRegs:$src1, s8Ext:$src2),
 171             "$dst = combine($src1, #$src2)",
 172             []>,
 173             Requires<[HasV4T]>;
 174
 175 // Rdd=combine(#s8, Rs)
 176 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8,
 177     neverHasSideEffects = 1, validSubTargets = HasV4SubT in
 178 def COMBINE_Ir_V4 : ALU32_ir<(outs DoubleRegs:$dst),
 179             (ins s8Ext:$src1, IntRegs:$src2),
 180             "$dst = combine(#$src1, $src2)",
 181             []>,
 182             Requires<[HasV4T]>;
 183
 184 def HexagonWrapperCombineRI_V4 :
 185   SDNode<"HexagonISD::WrapperCombineRI_V4", SDTHexagonI64I32I32>;
 186 def HexagonWrapperCombineIR_V4 :
 187   SDNode<"HexagonISD::WrapperCombineIR_V4", SDTHexagonI64I32I32>;
 188
 189 def : Pat <(HexagonWrapperCombineRI_V4 IntRegs:$r, s8ExtPred:$i),
 190            (COMBINE_rI_V4 IntRegs:$r, s8ExtPred:$i)>,
 191           Requires<[HasV4T]>;
 192
 193 def : Pat <(HexagonWrapperCombineIR_V4 s8ExtPred:$i, IntRegs:$r),
 194            (COMBINE_Ir_V4 s8ExtPred:$i, IntRegs:$r)>,
 195           Requires<[HasV4T]>;
 196
 197 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 6,
 198     neverHasSideEffects = 1, validSubTargets = HasV4SubT in
 199 def COMBINE_iI_V4 : ALU32_ii<(outs DoubleRegs:$dst),
 200             (ins s8Imm:$src1, u6Ext:$src2),
 201             "$dst = combine(#$src1, #$src2)",
 202             []>,
 203             Requires<[HasV4T]>;
 204
 205 //===----------------------------------------------------------------------===//
 206 // ALU32/PERM +
 207 //===----------------------------------------------------------------------===//
 208
 209 //===----------------------------------------------------------------------===//
 210 // LD +
 211 //===----------------------------------------------------------------------===//
 212 //===----------------------------------------------------------------------===//
 213 // Template class for load instructions with Absolute set addressing mode.
 214 //===----------------------------------------------------------------------===//
 215 let isExtended = 1, opExtendable = 2, neverHasSideEffects = 1,
 216 validSubTargets = HasV4SubT in
 217 class T_LD_abs_set<string mnemonic, RegisterClass RC>:
 218             LDInst2<(outs RC:$dst1, IntRegs:$dst2),
 219             (ins u0AlwaysExt:$addr),
 220             "$dst1 = "#mnemonic#"($dst2=##$addr)",
 221             []>,
 222             Requires<[HasV4T]>;
 223
 224 def LDrid_abs_set_V4  : T_LD_abs_set <"memd", DoubleRegs>;
 225 def LDrib_abs_set_V4  : T_LD_abs_set <"memb", IntRegs>;
 226 def LDriub_abs_set_V4 : T_LD_abs_set <"memub", IntRegs>;
 227 def LDrih_abs_set_V4  : T_LD_abs_set <"memh", IntRegs>;
 228 def LDriw_abs_set_V4  : T_LD_abs_set <"memw", IntRegs>;
 229 def LDriuh_abs_set_V4 : T_LD_abs_set <"memuh", IntRegs>;
 230
 231
 232 // multiclass for load instructions with base + register offset
 233 // addressing mode
 234 multiclass ld_idxd_shl_pbase<string mnemonic, RegisterClass RC, bit isNot,
 235                              bit isPredNew> {
 236   let isPredicatedNew = isPredNew in
 237   def NAME : LDInst2<(outs RC:$dst),
 238             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$offset),
 239             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 240             ") ")#"$dst = "#mnemonic#"($src2+$src3<<#$offset)",
 241             []>, Requires<[HasV4T]>;
 242 }
 243
 244 multiclass ld_idxd_shl_pred<string mnemonic, RegisterClass RC, bit PredNot> {
 245   let isPredicatedFalse = PredNot in {
 246     defm _c#NAME : ld_idxd_shl_pbase<mnemonic, RC, PredNot, 0>;
 247     // Predicate new
 248     defm _cdn#NAME : ld_idxd_shl_pbase<mnemonic, RC, PredNot, 1>;
 249   }
 250 }
 251
 252 let neverHasSideEffects  = 1 in
 253 multiclass ld_idxd_shl<string mnemonic, string CextOp, RegisterClass RC> {
 254   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 255     let isPredicable = 1 in
 256     def NAME#_V4 : LDInst2<(outs RC:$dst),
 257             (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$offset),
 258             "$dst = "#mnemonic#"($src1+$src2<<#$offset)",
 259             []>, Requires<[HasV4T]>;
 260
 261     let isPredicated = 1 in {
 262       defm Pt_V4 : ld_idxd_shl_pred<mnemonic, RC, 0 >;
 263       defm NotPt_V4 : ld_idxd_shl_pred<mnemonic, RC, 1>;
 264     }
 265   }
 266 }
 267
 268 let addrMode = BaseRegOffset in {
 269   defm LDrib_indexed_shl: ld_idxd_shl<"memb", "LDrib", IntRegs>, AddrModeRel;
 270   defm LDriub_indexed_shl: ld_idxd_shl<"memub", "LDriub", IntRegs>, AddrModeRel;
 271   defm LDrih_indexed_shl: ld_idxd_shl<"memh", "LDrih", IntRegs>, AddrModeRel;
 272   defm LDriuh_indexed_shl: ld_idxd_shl<"memuh", "LDriuh", IntRegs>, AddrModeRel;
 273   defm LDriw_indexed_shl: ld_idxd_shl<"memw", "LDriw", IntRegs>, AddrModeRel;
 274   defm LDrid_indexed_shl: ld_idxd_shl<"memd", "LDrid", DoubleRegs>, AddrModeRel;
 275 }
 276
 277 // 'def pats' for load instructions with base + register offset and non-zero
 278 // immediate value. Immediate value is used to left-shift the second
 279 // register operand.
 280 let AddedComplexity = 40 in {
 281 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
 282                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 283            (LDrib_indexed_shl_V4 IntRegs:$src1,
 284             IntRegs:$src2, u2ImmPred:$offset)>,
 285             Requires<[HasV4T]>;
 286
 287 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
 288                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 289            (LDriub_indexed_shl_V4 IntRegs:$src1,
 290             IntRegs:$src2, u2ImmPred:$offset)>,
 291             Requires<[HasV4T]>;
 292
 293 def : Pat <(i32 (extloadi8 (add IntRegs:$src1,
 294                                 (shl IntRegs:$src2, u2ImmPred:$offset)))),
 295            (LDriub_indexed_shl_V4 IntRegs:$src1,
 296             IntRegs:$src2, u2ImmPred:$offset)>,
 297             Requires<[HasV4T]>;
 298
 299 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1,
 300                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 301            (LDrih_indexed_shl_V4 IntRegs:$src1,
 302             IntRegs:$src2, u2ImmPred:$offset)>,
 303             Requires<[HasV4T]>;
 304
 305 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1,
 306                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 307            (LDriuh_indexed_shl_V4 IntRegs:$src1,
 308             IntRegs:$src2, u2ImmPred:$offset)>,
 309             Requires<[HasV4T]>;
 310
 311 def : Pat <(i32 (extloadi16 (add IntRegs:$src1,
 312                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 313            (LDriuh_indexed_shl_V4 IntRegs:$src1,
 314             IntRegs:$src2, u2ImmPred:$offset)>,
 315             Requires<[HasV4T]>;
 316
 317 def : Pat <(i32 (load (add IntRegs:$src1,
 318                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 319            (LDriw_indexed_shl_V4 IntRegs:$src1,
 320             IntRegs:$src2, u2ImmPred:$offset)>,
 321             Requires<[HasV4T]>;
 322
 323 def : Pat <(i64 (load (add IntRegs:$src1,
 324                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 325            (LDrid_indexed_shl_V4 IntRegs:$src1,
 326             IntRegs:$src2, u2ImmPred:$offset)>,
 327             Requires<[HasV4T]>;
 328 }
 329
 330
 331 // 'def pats' for load instruction base + register offset and
 332 // zero immediate value.
 333 let AddedComplexity = 10 in {
 334 def : Pat <(i64 (load (add IntRegs:$src1, IntRegs:$src2))),
 335            (LDrid_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 336             Requires<[HasV4T]>;
 337
 338 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 339            (LDrib_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 340             Requires<[HasV4T]>;
 341
 342 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 343            (LDriub_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 344             Requires<[HasV4T]>;
 345
 346 def : Pat <(i32 (extloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 347            (LDriub_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 348             Requires<[HasV4T]>;
 349
 350 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 351            (LDrih_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 352             Requires<[HasV4T]>;
 353
 354 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 355            (LDriuh_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 356             Requires<[HasV4T]>;
 357
 358 def : Pat <(i32 (extloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 359            (LDriuh_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 360             Requires<[HasV4T]>;
 361
 362 def : Pat <(i32 (load (add IntRegs:$src1, IntRegs:$src2))),
 363            (LDriw_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 364             Requires<[HasV4T]>;
 365 }
 366
 367 // zext i1->i64
 368 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
 369       (i64 (COMBINE_Ir_V4 0, (MUX_ii (i1 PredRegs:$src1), 1, 0)))>,
 370       Requires<[HasV4T]>;
 371
 372 // zext i32->i64
 373 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
 374       (i64 (COMBINE_Ir_V4 0, (i32 IntRegs:$src1)))>,
 375       Requires<[HasV4T]>;
 376 // zext i8->i64
 377 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
 378       (i64 (COMBINE_Ir_V4 0, (LDriub ADDRriS11_0:$src1)))>,
 379       Requires<[HasV4T]>;
 380
 381 let AddedComplexity = 20 in
 382 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
 383                                 s11_0ExtPred:$offset))),
 384       (i64 (COMBINE_Ir_V4 0, (LDriub_indexed IntRegs:$src1,
 385                                   s11_0ExtPred:$offset)))>,
 386       Requires<[HasV4T]>;
 387
 388 // zext i1->i64
 389 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
 390       (i64 (COMBINE_Ir_V4 0, (LDriub ADDRriS11_0:$src1)))>,
 391       Requires<[HasV4T]>;
 392
 393 let AddedComplexity = 20 in
 394 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
 395                                 s11_0ExtPred:$offset))),
 396       (i64 (COMBINE_Ir_V4 0, (LDriub_indexed IntRegs:$src1,
 397                                   s11_0ExtPred:$offset)))>,
 398       Requires<[HasV4T]>;
 399
 400 // zext i16->i64
 401 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
 402       (i64 (COMBINE_Ir_V4 0, (LDriuh ADDRriS11_1:$src1)))>,
 403       Requires<[HasV4T]>;
 404
 405 let AddedComplexity = 20 in
 406 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
 407                                   s11_1ExtPred:$offset))),
 408       (i64 (COMBINE_Ir_V4 0, (LDriuh_indexed IntRegs:$src1,
 409                                   s11_1ExtPred:$offset)))>,
 410       Requires<[HasV4T]>;
 411
 412 // anyext i16->i64
 413 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
 414       (i64 (COMBINE_Ir_V4 0, (LDrih ADDRriS11_2:$src1)))>,
 415       Requires<[HasV4T]>;
 416
 417 let AddedComplexity = 20 in
 418 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
 419                                   s11_1ExtPred:$offset))),
 420       (i64 (COMBINE_Ir_V4 0, (LDrih_indexed IntRegs:$src1,
 421                                   s11_1ExtPred:$offset)))>,
 422       Requires<[HasV4T]>;
 423
 424 // zext i32->i64
 425 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
 426       (i64 (COMBINE_Ir_V4 0, (LDriw ADDRriS11_2:$src1)))>,
 427       Requires<[HasV4T]>;
 428
 429 let AddedComplexity = 100 in
 430 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 431       (i64 (COMBINE_Ir_V4 0, (LDriw_indexed IntRegs:$src1,
 432                                   s11_2ExtPred:$offset)))>,
 433       Requires<[HasV4T]>;
 434
 435 // anyext i32->i64
 436 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
 437       (i64 (COMBINE_Ir_V4 0, (LDriw ADDRriS11_2:$src1)))>,
 438       Requires<[HasV4T]>;
 439
 440 let AddedComplexity = 100 in
 441 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 442       (i64 (COMBINE_Ir_V4 0, (LDriw_indexed IntRegs:$src1,
 443                                   s11_2ExtPred:$offset)))>,
 444       Requires<[HasV4T]>;
 445
 446
 447
 448 //===----------------------------------------------------------------------===//
 449 // LD -
 450 //===----------------------------------------------------------------------===//
 451
 452 //===----------------------------------------------------------------------===//
 453 // ST +
 454 //===----------------------------------------------------------------------===//
 455 ///
 456 //===----------------------------------------------------------------------===//
 457 // Template class for store instructions with Absolute set addressing mode.
 458 //===----------------------------------------------------------------------===//
 459 let isExtended = 1, opExtendable = 2, validSubTargets = HasV4SubT in
 460 class T_ST_abs_set<string mnemonic, RegisterClass RC>:
 461             STInst2<(outs IntRegs:$dst1),
 462             (ins RC:$src1, u0AlwaysExt:$src2),
 463             mnemonic#"($dst1=##$src2) = $src1",
 464             []>,
 465             Requires<[HasV4T]>;
 466
 467 def STrid_abs_set_V4 : T_ST_abs_set <"memd", DoubleRegs>;
 468 def STrib_abs_set_V4 : T_ST_abs_set <"memb", IntRegs>;
 469 def STrih_abs_set_V4 : T_ST_abs_set <"memh", IntRegs>;
 470 def STriw_abs_set_V4 : T_ST_abs_set <"memw", IntRegs>;
 471
 472 //===----------------------------------------------------------------------===//
 473 // multiclass for store instructions with base + register offset addressing
 474 // mode
 475 //===----------------------------------------------------------------------===//
 476 multiclass ST_Idxd_shl_Pbase<string mnemonic, RegisterClass RC, bit isNot,
 477                              bit isPredNew> {
 478   let isPredicatedNew = isPredNew in
 479   def NAME : STInst2<(outs),
 480             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$src4,
 481                  RC:$src5),
 482             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 483             ") ")#mnemonic#"($src2+$src3<<#$src4) = $src5",
 484             []>,
 485             Requires<[HasV4T]>;
 486 }
 487
 488 multiclass ST_Idxd_shl_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 489   let isPredicatedFalse = PredNot in {
 490     defm _c#NAME : ST_Idxd_shl_Pbase<mnemonic, RC, PredNot, 0>;
 491     // Predicate new
 492     defm _cdn#NAME : ST_Idxd_shl_Pbase<mnemonic, RC, PredNot, 1>;
 493   }
 494 }
 495
 496 let isNVStorable = 1 in
 497 multiclass ST_Idxd_shl<string mnemonic, string CextOp, RegisterClass RC> {
 498   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 499     let isPredicable = 1 in
 500     def NAME#_V4 : STInst2<(outs),
 501             (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$src3, RC:$src4),
 502             mnemonic#"($src1+$src2<<#$src3) = $src4",
 503             []>,
 504             Requires<[HasV4T]>;
 505
 506     let isPredicated = 1 in {
 507       defm Pt_V4 : ST_Idxd_shl_Pred<mnemonic, RC, 0 >;
 508       defm NotPt_V4 : ST_Idxd_shl_Pred<mnemonic, RC, 1>;
 509     }
 510   }
 511 }
 512
 513 // multiclass for new-value store instructions with base + register offset
 514 // addressing mode.
 515 multiclass ST_Idxd_shl_Pbase_nv<string mnemonic, RegisterClass RC, bit isNot,
 516                              bit isPredNew> {
 517   let isPredicatedNew = isPredNew in
 518   def NAME#_nv_V4 : NVInst_V4<(outs),
 519             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$src4,
 520                  RC:$src5),
 521             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 522             ") ")#mnemonic#"($src2+$src3<<#$src4) = $src5.new",
 523             []>,
 524             Requires<[HasV4T]>;
 525 }
 526
 527 multiclass ST_Idxd_shl_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
 528   let isPredicatedFalse = PredNot in {
 529     defm _c#NAME : ST_Idxd_shl_Pbase_nv<mnemonic, RC, PredNot, 0>;
 530     // Predicate new
 531     defm _cdn#NAME : ST_Idxd_shl_Pbase_nv<mnemonic, RC, PredNot, 1>;
 532   }
 533 }
 534
 535 let mayStore = 1, isNVStore = 1 in
 536 multiclass ST_Idxd_shl_nv<string mnemonic, string CextOp, RegisterClass RC> {
 537   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 538     let isPredicable = 1 in
 539     def NAME#_nv_V4 : NVInst_V4<(outs),
 540             (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$src3, RC:$src4),
 541             mnemonic#"($src1+$src2<<#$src3) = $src4.new",
 542             []>,
 543             Requires<[HasV4T]>;
 544
 545     let isPredicated = 1 in {
 546       defm Pt : ST_Idxd_shl_Pred_nv<mnemonic, RC, 0 >;
 547       defm NotPt : ST_Idxd_shl_Pred_nv<mnemonic, RC, 1>;
 548     }
 549   }
 550 }
 551
 552 let addrMode = BaseRegOffset, neverHasSideEffects = 1,
 553 validSubTargets = HasV4SubT in {
 554   defm STrib_indexed_shl: ST_Idxd_shl<"memb", "STrib", IntRegs>,
 555                           ST_Idxd_shl_nv<"memb", "STrib", IntRegs>, AddrModeRel;
 556
 557   defm STrih_indexed_shl: ST_Idxd_shl<"memh", "STrih", IntRegs>,
 558                           ST_Idxd_shl_nv<"memh", "STrih", IntRegs>, AddrModeRel;
 559
 560   defm STriw_indexed_shl: ST_Idxd_shl<"memw", "STriw", IntRegs>,
 561                           ST_Idxd_shl_nv<"memw", "STriw", IntRegs>, AddrModeRel;
 562
 563   let isNVStorable = 0 in
 564   defm STrid_indexed_shl: ST_Idxd_shl<"memd", "STrid", DoubleRegs>, AddrModeRel;
 565 }
 566
 567 let Predicates = [HasV4T], AddedComplexity = 10 in {
 568 def : Pat<(truncstorei8 (i32 IntRegs:$src4),
 569                        (add IntRegs:$src1, (shl IntRegs:$src2,
 570                                                 u2ImmPred:$src3))),
 571           (STrib_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2,
 572                                 u2ImmPred:$src3, IntRegs:$src4)>;
 573
 574 def : Pat<(truncstorei16 (i32 IntRegs:$src4),
 575                         (add IntRegs:$src1, (shl IntRegs:$src2,
 576                                                  u2ImmPred:$src3))),
 577           (STrih_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2,
 578                                 u2ImmPred:$src3, IntRegs:$src4)>;
 579
 580 def : Pat<(store (i32 IntRegs:$src4),
 581                  (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 582           (STriw_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2,
 583                                 u2ImmPred:$src3, IntRegs:$src4)>;
 584
 585 def : Pat<(store (i64 DoubleRegs:$src4),
 586                 (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 587           (STrid_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2,
 588                                 u2ImmPred:$src3, DoubleRegs:$src4)>;
 589 }
 590
 591 // memd(Ru<<#u2+#U6)=Rtt
 592 let isExtended = 1, opExtendable = 2, AddedComplexity = 10,
 593 validSubTargets = HasV4SubT in
 594 def STrid_shl_V4 : STInst<(outs),
 595             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, DoubleRegs:$src4),
 596             "memd($src1<<#$src2+#$src3) = $src4",
 597             [(store (i64 DoubleRegs:$src4),
 598                     (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
 599                          u0AlwaysExtPred:$src3))]>,
 600             Requires<[HasV4T]>;
 601
 602 // memd(Rx++#s4:3)=Rtt
 603 // memd(Rx++#s4:3:circ(Mu))=Rtt
 604 // memd(Rx++I:circ(Mu))=Rtt
 605 // memd(Rx++Mu)=Rtt
 606 // memd(Rx++Mu:brev)=Rtt
 607 // memd(gp+#u16:3)=Rtt
 608
 609 // Store doubleword conditionally.
 610 // if ([!]Pv[.new]) memd(#u6)=Rtt
 611 // TODO: needs to be implemented.
 612
 613 //===----------------------------------------------------------------------===//
 614 // multiclass for store instructions with base + immediate offset
 615 // addressing mode and immediate stored value.
 616 // mem[bhw](Rx++#s4:3)=#s8
 617 // if ([!]Pv[.new]) mem[bhw](Rx++#s4:3)=#s6
 618 //===----------------------------------------------------------------------===//
 619 multiclass ST_Imm_Pbase<string mnemonic, Operand OffsetOp, bit isNot,
 620                         bit isPredNew> {
 621   let isPredicatedNew = isPredNew in
 622   def NAME : STInst2<(outs),
 623             (ins PredRegs:$src1, IntRegs:$src2, OffsetOp:$src3, s6Ext:$src4),
 624             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 625             ") ")#mnemonic#"($src2+#$src3) = #$src4",
 626             []>,
 627             Requires<[HasV4T]>;
 628 }
 629
 630 multiclass ST_Imm_Pred<string mnemonic, Operand OffsetOp, bit PredNot> {
 631   let isPredicatedFalse = PredNot in {
 632     defm _c#NAME : ST_Imm_Pbase<mnemonic, OffsetOp, PredNot, 0>;
 633     // Predicate new
 634     defm _cdn#NAME : ST_Imm_Pbase<mnemonic, OffsetOp, PredNot, 1>;
 635   }
 636 }
 637
 638 let isExtendable = 1, isExtentSigned = 1, neverHasSideEffects = 1 in
 639 multiclass ST_Imm<string mnemonic, string CextOp, Operand OffsetOp> {
 640   let CextOpcode = CextOp, BaseOpcode = CextOp#_imm in {
 641     let opExtendable = 2, opExtentBits = 8, isPredicable = 1 in
 642     def NAME#_V4 : STInst2<(outs),
 643             (ins IntRegs:$src1, OffsetOp:$src2, s8Ext:$src3),
 644             mnemonic#"($src1+#$src2) = #$src3",
 645             []>,
 646             Requires<[HasV4T]>;
 647
 648     let opExtendable = 3, opExtentBits = 6, isPredicated = 1 in {
 649       defm Pt_V4 : ST_Imm_Pred<mnemonic, OffsetOp, 0>;
 650       defm NotPt_V4 : ST_Imm_Pred<mnemonic, OffsetOp, 1 >;
 651     }
 652   }
 653 }
 654
 655 let addrMode = BaseImmOffset, InputType = "imm",
 656     validSubTargets = HasV4SubT in {
 657   defm STrib_imm : ST_Imm<"memb", "STrib", u6_0Imm>, ImmRegRel, PredNewRel;
 658   defm STrih_imm : ST_Imm<"memh", "STrih", u6_1Imm>, ImmRegRel, PredNewRel;
 659   defm STriw_imm : ST_Imm<"memw", "STriw", u6_2Imm>, ImmRegRel, PredNewRel;
 660 }
 661
 662 let Predicates = [HasV4T], AddedComplexity = 10 in {
 663 def: Pat<(truncstorei8 s8ExtPred:$src3, (add IntRegs:$src1, u6_0ImmPred:$src2)),
 664             (STrib_imm_V4 IntRegs:$src1, u6_0ImmPred:$src2, s8ExtPred:$src3)>;
 665
 666 def: Pat<(truncstorei16 s8ExtPred:$src3, (add IntRegs:$src1,
 667                                               u6_1ImmPred:$src2)),
 668             (STrih_imm_V4 IntRegs:$src1, u6_1ImmPred:$src2, s8ExtPred:$src3)>;
 669
 670 def: Pat<(store s8ExtPred:$src3, (add IntRegs:$src1, u6_2ImmPred:$src2)),
 671             (STriw_imm_V4 IntRegs:$src1, u6_2ImmPred:$src2, s8ExtPred:$src3)>;
 672 }
 673
 674 let AddedComplexity = 6 in
 675 def : Pat <(truncstorei8 s8ExtPred:$src2, (i32 IntRegs:$src1)),
 676            (STrib_imm_V4 IntRegs:$src1, 0, s8ExtPred:$src2)>,
 677            Requires<[HasV4T]>;
 678
 679 // memb(Ru<<#u2+#U6)=Rt
 680 let isExtended = 1, opExtendable = 2, AddedComplexity = 10, isNVStorable = 1,
 681 validSubTargets = HasV4SubT in
 682 def STrib_shl_V4 : STInst<(outs),
 683             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
 684             "memb($src1<<#$src2+#$src3) = $src4",
 685             [(truncstorei8 (i32 IntRegs:$src4),
 686                            (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
 687                                 u0AlwaysExtPred:$src3))]>,
 688             Requires<[HasV4T]>;
 689
 690 // memb(Rx++#s4:0:circ(Mu))=Rt
 691 // memb(Rx++I:circ(Mu))=Rt
 692 // memb(Rx++Mu)=Rt
 693 // memb(Rx++Mu:brev)=Rt
 694 // memb(gp+#u16:0)=Rt
 695
 696
 697 // Store halfword.
 698 // TODO: needs to be implemented
 699 // memh(Re=#U6)=Rt.H
 700 // memh(Rs+#s11:1)=Rt.H
 701 let AddedComplexity = 6 in
 702 def : Pat <(truncstorei16 s8ExtPred:$src2, (i32 IntRegs:$src1)),
 703            (STrih_imm_V4 IntRegs:$src1, 0, s8ExtPred:$src2)>,
 704            Requires<[HasV4T]>;
 705
 706 // memh(Rs+Ru<<#u2)=Rt.H
 707 // TODO: needs to be implemented.
 708
 709 // memh(Ru<<#u2+#U6)=Rt.H
 710 // memh(Ru<<#u2+#U6)=Rt
 711 let isExtended = 1, opExtendable = 2, AddedComplexity = 10, isNVStorable = 1,
 712 validSubTargets = HasV4SubT in
 713 def STrih_shl_V4 : STInst<(outs),
 714             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
 715             "memh($src1<<#$src2+#$src3) = $src4",
 716             [(truncstorei16 (i32 IntRegs:$src4),
 717                             (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
 718                                  u0AlwaysExtPred:$src3))]>,
 719             Requires<[HasV4T]>;
 720
 721 // memh(Rx++#s4:1:circ(Mu))=Rt.H
 722 // memh(Rx++#s4:1:circ(Mu))=Rt
 723 // memh(Rx++I:circ(Mu))=Rt.H
 724 // memh(Rx++I:circ(Mu))=Rt
 725 // memh(Rx++Mu)=Rt.H
 726 // memh(Rx++Mu)=Rt
 727 // memh(Rx++Mu:brev)=Rt.H
 728 // memh(Rx++Mu:brev)=Rt
 729 // memh(gp+#u16:1)=Rt
 730 // if ([!]Pv[.new]) memh(#u6)=Rt.H
 731 // if ([!]Pv[.new]) memh(#u6)=Rt
 732
 733
 734 // if ([!]Pv[.new]) memh(Rs+#u6:1)=Rt.H
 735 // TODO: needs to be implemented.
 736
 737 // if ([!]Pv[.new]) memh(Rx++#s4:1)=Rt.H
 738 // TODO: Needs to be implemented.
 739
 740 // Store word.
 741 // memw(Re=#U6)=Rt
 742 // TODO: Needs to be implemented.
 743
 744 // Store predicate:
 745 let neverHasSideEffects = 1 in
 746 def STriw_pred_V4 : STInst2<(outs),
 747             (ins MEMri:$addr, PredRegs:$src1),
 748             "Error; should not emit",
 749             []>,
 750             Requires<[HasV4T]>;
 751
 752 let AddedComplexity = 6 in
 753 def : Pat <(store s8ExtPred:$src2, (i32 IntRegs:$src1)),
 754            (STriw_imm_V4 IntRegs:$src1, 0, s8ExtPred:$src2)>,
 755            Requires<[HasV4T]>;
 756
 757 // memw(Ru<<#u2+#U6)=Rt
 758 let isExtended = 1, opExtendable = 2, AddedComplexity = 10, isNVStorable = 1,
 759 validSubTargets = HasV4SubT in
 760 def STriw_shl_V4 : STInst<(outs),
 761             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
 762             "memw($src1<<#$src2+#$src3) = $src4",
 763             [(store (i32 IntRegs:$src4),
 764                     (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
 765                               u0AlwaysExtPred:$src3))]>,
 766             Requires<[HasV4T]>;
 767
 768 // memw(Rx++#s4:2)=Rt
 769 // memw(Rx++#s4:2:circ(Mu))=Rt
 770 // memw(Rx++I:circ(Mu))=Rt
 771 // memw(Rx++Mu)=Rt
 772 // memw(Rx++Mu:brev)=Rt
 773
 774 //===----------------------------------------------------------------------===
 775 // ST -
 776 //===----------------------------------------------------------------------===
 777
 778
 779 //===----------------------------------------------------------------------===//
 780 // NV/ST +
 781 //===----------------------------------------------------------------------===//
 782
 783 // multiclass for new-value store instructions with base + immediate offset.
 784 //
 785 multiclass ST_Idxd_Pbase_nv<string mnemonic, RegisterClass RC,
 786                             Operand predImmOp, bit isNot, bit isPredNew> {
 787   let isPredicatedNew = isPredNew in
 788   def NAME#_nv_V4 : NVInst_V4<(outs),
 789             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
 790             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 791             ") ")#mnemonic#"($src2+#$src3) = $src4.new",
 792             []>,
 793             Requires<[HasV4T]>;
 794 }
 795
 796 multiclass ST_Idxd_Pred_nv<string mnemonic, RegisterClass RC, Operand predImmOp,
 797                            bit PredNot> {
 798   let isPredicatedFalse = PredNot in {
 799     defm _c#NAME : ST_Idxd_Pbase_nv<mnemonic, RC, predImmOp, PredNot, 0>;
 800     // Predicate new
 801     defm _cdn#NAME : ST_Idxd_Pbase_nv<mnemonic, RC, predImmOp, PredNot, 1>;
 802   }
 803 }
 804
 805 let mayStore = 1, isNVStore = 1, neverHasSideEffects = 1, isExtendable = 1 in
 806 multiclass ST_Idxd_nv<string mnemonic, string CextOp, RegisterClass RC,
 807                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
 808                    bits<5> PredImmBits> {
 809
 810   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
 811     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
 812     isPredicable = 1 in
 813     def NAME#_nv_V4 : NVInst_V4<(outs),
 814             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
 815             mnemonic#"($src1+#$src2) = $src3.new",
 816             []>,
 817             Requires<[HasV4T]>;
 818
 819     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
 820     isPredicated = 1 in {
 821       defm Pt : ST_Idxd_Pred_nv<mnemonic, RC, predImmOp, 0>;
 822       defm NotPt : ST_Idxd_Pred_nv<mnemonic, RC, predImmOp, 1>;
 823     }
 824   }
 825 }
 826
 827 let addrMode = BaseImmOffset, validSubTargets = HasV4SubT in {
 828   defm STrib_indexed: ST_Idxd_nv<"memb", "STrib", IntRegs, s11_0Ext,
 829                                  u6_0Ext, 11, 6>, AddrModeRel;
 830   defm STrih_indexed: ST_Idxd_nv<"memh", "STrih", IntRegs, s11_1Ext,
 831                                  u6_1Ext, 12, 7>, AddrModeRel;
 832   defm STriw_indexed: ST_Idxd_nv<"memw", "STriw", IntRegs, s11_2Ext,
 833                                  u6_2Ext, 13, 8>, AddrModeRel;
 834 }
 835
 836 // multiclass for new-value store instructions with base + immediate offset.
 837 // and MEMri operand.
 838 multiclass ST_MEMri_Pbase_nv<string mnemonic, RegisterClass RC, bit isNot,
 839                           bit isPredNew> {
 840   let isPredicatedNew = isPredNew in
 841   def NAME#_nv_V4 : NVInst_V4<(outs),
 842             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
 843             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 844             ") ")#mnemonic#"($addr) = $src2.new",
 845             []>,
 846             Requires<[HasV4T]>;
 847 }
 848
 849 multiclass ST_MEMri_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
 850   let isPredicatedFalse = PredNot in {
 851     defm _c#NAME : ST_MEMri_Pbase_nv<mnemonic, RC, PredNot, 0>;
 852
 853     // Predicate new
 854     defm _cdn#NAME : ST_MEMri_Pbase_nv<mnemonic, RC, PredNot, 1>;
 855   }
 856 }
 857
 858 let mayStore = 1, isNVStore = 1, isExtendable = 1, neverHasSideEffects = 1 in
 859 multiclass ST_MEMri_nv<string mnemonic, string CextOp, RegisterClass RC,
 860                     bits<5> ImmBits, bits<5> PredImmBits> {
 861
 862   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 863     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
 864          isPredicable = 1 in
 865     def NAME#_nv_V4 : NVInst_V4<(outs),
 866             (ins MEMri:$addr, RC:$src),
 867             mnemonic#"($addr) = $src.new",
 868             []>,
 869             Requires<[HasV4T]>;
 870
 871     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
 872         neverHasSideEffects = 1, isPredicated = 1 in {
 873       defm Pt : ST_MEMri_Pred_nv<mnemonic, RC, 0>;
 874       defm NotPt : ST_MEMri_Pred_nv<mnemonic, RC, 1>;
 875     }
 876   }
 877 }
 878
 879 let addrMode = BaseImmOffset, isMEMri = "true", validSubTargets = HasV4SubT,
 880 mayStore = 1 in {
 881   defm STrib: ST_MEMri_nv<"memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
 882   defm STrih: ST_MEMri_nv<"memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
 883   defm STriw: ST_MEMri_nv<"memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
 884 }
 885
 886 // memb(Ru<<#u2+#U6)=Nt.new
 887 let isExtended = 1, opExtendable = 2, mayStore = 1, AddedComplexity = 10,
 888 isNVStore = 1, validSubTargets = HasV4SubT in
 889 def STrib_shl_nv_V4 : NVInst_V4<(outs),
 890             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
 891             "memb($src1<<#$src2+#$src3) = $src4.new",
 892             []>,
 893             Requires<[HasV4T]>;
 894
 895 //===----------------------------------------------------------------------===//
 896 // Post increment store
 897 // mem[bhwd](Rx++#s4:[0123])=Nt.new
 898 //===----------------------------------------------------------------------===//
 899
 900 multiclass ST_PostInc_Pbase_nv<string mnemonic, RegisterClass RC, Operand ImmOp,
 901                             bit isNot, bit isPredNew> {
 902   let isPredicatedNew = isPredNew in
 903   def NAME#_nv_V4 : NVInstPI_V4<(outs IntRegs:$dst),
 904             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
 905             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 906             ") ")#mnemonic#"($src2++#$offset) = $src3.new",
 907             [],
 908             "$src2 = $dst">,
 909             Requires<[HasV4T]>;
 910 }
 911
 912 multiclass ST_PostInc_Pred_nv<string mnemonic, RegisterClass RC,
 913                            Operand ImmOp, bit PredNot> {
 914   let isPredicatedFalse = PredNot in {
 915     defm _c#NAME : ST_PostInc_Pbase_nv<mnemonic, RC, ImmOp, PredNot, 0>;
 916     // Predicate new
 917     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
 918     defm _cdn#NAME : ST_PostInc_Pbase_nv<mnemonic, RC, ImmOp, PredNot, 1>;
 919   }
 920 }
 921
 922 let hasCtrlDep = 1, isNVStore = 1, neverHasSideEffects = 1 in
 923 multiclass ST_PostInc_nv<string mnemonic, string BaseOp, RegisterClass RC,
 924                       Operand ImmOp> {
 925
 926   let BaseOpcode = "POST_"#BaseOp in {
 927     let isPredicable = 1 in
 928     def NAME#_nv_V4 : NVInstPI_V4<(outs IntRegs:$dst),
 929                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
 930                 mnemonic#"($src1++#$offset) = $src2.new",
 931                 [],
 932                 "$src1 = $dst">,
 933                 Requires<[HasV4T]>;
 934
 935     let isPredicated = 1 in {
 936       defm Pt : ST_PostInc_Pred_nv<mnemonic, RC, ImmOp, 0 >;
 937       defm NotPt : ST_PostInc_Pred_nv<mnemonic, RC, ImmOp, 1 >;
 938     }
 939   }
 940 }
 941
 942 let validSubTargets = HasV4SubT in {
 943 defm POST_STbri: ST_PostInc_nv <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
 944 defm POST_SThri: ST_PostInc_nv <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
 945 defm POST_STwri: ST_PostInc_nv <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
 946 }
 947
 948 // memb(Rx++#s4:0:circ(Mu))=Nt.new
 949 // memb(Rx++I:circ(Mu))=Nt.new
 950 // memb(Rx++Mu)=Nt.new
 951 // memb(Rx++Mu:brev)=Nt.new
 952 // memh(Ru<<#u2+#U6)=Nt.new
 953 let isExtended = 1, opExtendable = 2, mayStore = 1, AddedComplexity = 10,
 954 isNVStore = 1, validSubTargets = HasV4SubT in
 955 def STrih_shl_nv_V4 : NVInst_V4<(outs),
 956             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
 957             "memh($src1<<#$src2+#$src3) = $src4.new",
 958             []>,
 959             Requires<[HasV4T]>;
 960
 961 // memh(Rx++#s4:1:circ(Mu))=Nt.new
 962 // memh(Rx++I:circ(Mu))=Nt.new
 963 // memh(Rx++Mu)=Nt.new
 964 // memh(Rx++Mu:brev)=Nt.new
 965
 966 // memw(Ru<<#u2+#U6)=Nt.new
 967 let isExtended = 1, opExtendable = 2, mayStore = 1, AddedComplexity = 10,
 968 isNVStore = 1, validSubTargets = HasV4SubT in
 969 def STriw_shl_nv_V4 : NVInst_V4<(outs),
 970             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
 971             "memw($src1<<#$src2+#$src3) = $src4.new",
 972             []>,
 973             Requires<[HasV4T]>;
 974
 975 // memw(Rx++#s4:2:circ(Mu))=Nt.new
 976 // memw(Rx++I:circ(Mu))=Nt.new
 977 // memw(Rx++Mu)=Nt.new
 978 // memw(Rx++Mu:brev)=Nt.new
 979
 980 //===----------------------------------------------------------------------===//
 981 // NV/ST -
 982 //===----------------------------------------------------------------------===//
 983
 984 //===----------------------------------------------------------------------===//
 985 // NV/J +
 986 //===----------------------------------------------------------------------===//
 987
 988 multiclass NVJ_type_basic_reg<string NotStr, string OpcStr, string TakenStr> {
 989   def _ie_nv_V4 : NVInst_V4<(outs),
 990             (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
 991             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
 992             !strconcat("($src1.new, $src2)) jump:",
 993             !strconcat(TakenStr, " $offset"))))),
 994             []>,
 995             Requires<[HasV4T]>;
 996
 997   def _nv_V4 : NVInst_V4<(outs),
 998             (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
 999             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1000             !strconcat("($src1.new, $src2)) jump:",
1001             !strconcat(TakenStr, " $offset"))))),
1002             []>,
1003             Requires<[HasV4T]>;
1004 }
1005
1006 multiclass NVJ_type_basic_2ndDotNew<string NotStr, string OpcStr,
1007                                                    string TakenStr> {
1008   def _ie_nv_V4 : NVInst_V4<(outs),
1009             (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1010             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1011             !strconcat("($src1, $src2.new)) jump:",
1012             !strconcat(TakenStr, " $offset"))))),
1013             []>,
1014             Requires<[HasV4T]>;
1015
1016   def _nv_V4 : NVInst_V4<(outs),
1017             (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1018             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1019             !strconcat("($src1, $src2.new)) jump:",
1020             !strconcat(TakenStr, " $offset"))))),
1021             []>,
1022             Requires<[HasV4T]>;
1023 }
1024
1025 multiclass NVJ_type_basic_imm<string NotStr, string OpcStr, string TakenStr> {
1026   def _ie_nv_V4 : NVInst_V4<(outs),
1027             (ins IntRegs:$src1, u5Imm:$src2, brtarget:$offset),
1028             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1029             !strconcat("($src1.new, #$src2)) jump:",
1030             !strconcat(TakenStr, " $offset"))))),
1031             []>,
1032             Requires<[HasV4T]>;
1033
1034   def _nv_V4 : NVInst_V4<(outs),
1035             (ins IntRegs:$src1, u5Imm:$src2, brtarget:$offset),
1036             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1037             !strconcat("($src1.new, #$src2)) jump:",
1038             !strconcat(TakenStr, " $offset"))))),
1039             []>,
1040             Requires<[HasV4T]>;
1041 }
1042
1043 multiclass NVJ_type_basic_neg<string NotStr, string OpcStr, string TakenStr> {
1044   def _ie_nv_V4 : NVInst_V4<(outs),
1045             (ins IntRegs:$src1, nOneImm:$src2, brtarget:$offset),
1046             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1047             !strconcat("($src1.new, #$src2)) jump:",
1048             !strconcat(TakenStr, " $offset"))))),
1049             []>,
1050             Requires<[HasV4T]>;
1051
1052   def _nv_V4 : NVInst_V4<(outs),
1053             (ins IntRegs:$src1, nOneImm:$src2, brtarget:$offset),
1054             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1055             !strconcat("($src1.new, #$src2)) jump:",
1056             !strconcat(TakenStr, " $offset"))))),
1057             []>,
1058             Requires<[HasV4T]>;
1059 }
1060
1061 multiclass NVJ_type_basic_tstbit<string NotStr, string OpcStr,
1062                                                 string TakenStr> {
1063   def _ie_nv_V4 : NVInst_V4<(outs),
1064             (ins IntRegs:$src1, u1Imm:$src2, brtarget:$offset),
1065             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1066             !strconcat("($src1.new, #$src2)) jump:",
1067             !strconcat(TakenStr, " $offset"))))),
1068             []>,
1069             Requires<[HasV4T]>;
1070
1071   def _nv_V4 : NVInst_V4<(outs),
1072             (ins IntRegs:$src1, u1Imm:$src2, brtarget:$offset),
1073             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1074             !strconcat("($src1.new, #$src2)) jump:",
1075             !strconcat(TakenStr, " $offset"))))),
1076             []>,
1077             Requires<[HasV4T]>;
1078 }
1079
1080 // Multiclass for regular dot new of Ist operand register.
1081 multiclass NVJ_type_br_pred_reg<string NotStr, string OpcStr> {
1082   defm Pt  : NVJ_type_basic_reg<NotStr, OpcStr, "t">;
1083   defm Pnt : NVJ_type_basic_reg<NotStr, OpcStr, "nt">;
1084 }
1085
1086 // Multiclass for dot new of 2nd operand register.
1087 multiclass NVJ_type_br_pred_2ndDotNew<string NotStr, string OpcStr> {
1088   defm Pt  : NVJ_type_basic_2ndDotNew<NotStr, OpcStr, "t">;
1089   defm Pnt : NVJ_type_basic_2ndDotNew<NotStr, OpcStr, "nt">;
1090 }
1091
1092 // Multiclass for 2nd operand immediate, including -1.
1093 multiclass NVJ_type_br_pred_imm<string NotStr, string OpcStr> {
1094   defm Pt     : NVJ_type_basic_imm<NotStr, OpcStr, "t">;
1095   defm Pnt    : NVJ_type_basic_imm<NotStr, OpcStr, "nt">;
1096   defm Ptneg  : NVJ_type_basic_neg<NotStr, OpcStr, "t">;
1097   defm Pntneg : NVJ_type_basic_neg<NotStr, OpcStr, "nt">;
1098 }
1099
1100 // Multiclass for 2nd operand immediate, excluding -1.
1101 multiclass NVJ_type_br_pred_imm_only<string NotStr, string OpcStr> {
1102   defm Pt     : NVJ_type_basic_imm<NotStr, OpcStr, "t">;
1103   defm Pnt    : NVJ_type_basic_imm<NotStr, OpcStr, "nt">;
1104 }
1105
1106 // Multiclass for tstbit, where 2nd operand is always #0.
1107 multiclass NVJ_type_br_pred_tstbit<string NotStr, string OpcStr> {
1108   defm Pt     : NVJ_type_basic_tstbit<NotStr, OpcStr, "t">;
1109   defm Pnt    : NVJ_type_basic_tstbit<NotStr, OpcStr, "nt">;
1110 }
1111
1112 // Multiclass for GT.
1113 multiclass NVJ_type_rr_ri<string OpcStr> {
1114   defm rrNot   : NVJ_type_br_pred_reg<"!", OpcStr>;
1115   defm rr      : NVJ_type_br_pred_reg<"",  OpcStr>;
1116   defm rrdnNot : NVJ_type_br_pred_2ndDotNew<"!", OpcStr>;
1117   defm rrdn    : NVJ_type_br_pred_2ndDotNew<"",  OpcStr>;
1118   defm riNot   : NVJ_type_br_pred_imm<"!", OpcStr>;
1119   defm ri      : NVJ_type_br_pred_imm<"",  OpcStr>;
1120 }
1121
1122 // Multiclass for EQ.
1123 multiclass NVJ_type_rr_ri_no_2ndDotNew<string OpcStr> {
1124   defm rrNot   : NVJ_type_br_pred_reg<"!", OpcStr>;
1125   defm rr      : NVJ_type_br_pred_reg<"",  OpcStr>;
1126   defm riNot   : NVJ_type_br_pred_imm<"!", OpcStr>;
1127   defm ri      : NVJ_type_br_pred_imm<"",  OpcStr>;
1128 }
1129
1130 // Multiclass for GTU.
1131 multiclass NVJ_type_rr_ri_no_nOne<string OpcStr> {
1132   defm rrNot   : NVJ_type_br_pred_reg<"!", OpcStr>;
1133   defm rr      : NVJ_type_br_pred_reg<"",  OpcStr>;
1134   defm rrdnNot : NVJ_type_br_pred_2ndDotNew<"!", OpcStr>;
1135   defm rrdn    : NVJ_type_br_pred_2ndDotNew<"",  OpcStr>;
1136   defm riNot   : NVJ_type_br_pred_imm_only<"!", OpcStr>;
1137   defm ri      : NVJ_type_br_pred_imm_only<"",  OpcStr>;
1138 }
1139
1140 // Multiclass for tstbit.
1141 multiclass NVJ_type_r0<string OpcStr> {
1142   defm r0Not : NVJ_type_br_pred_tstbit<"!", OpcStr>;
1143   defm r0    : NVJ_type_br_pred_tstbit<"",  OpcStr>;
1144  }
1145
1146 // Base Multiclass for New Value Jump.
1147 multiclass NVJ_type {
1148   defm GT     : NVJ_type_rr_ri<"cmp.gt">;
1149   defm EQ     : NVJ_type_rr_ri_no_2ndDotNew<"cmp.eq">;
1150   defm GTU    : NVJ_type_rr_ri_no_nOne<"cmp.gtu">;
1151   defm TSTBIT : NVJ_type_r0<"tstbit">;
1152 }
1153
1154 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC] in {
1155   defm JMP_ : NVJ_type;
1156 }
1157
1158 //===----------------------------------------------------------------------===//
1159 // NV/J -
1160 //===----------------------------------------------------------------------===//
1161
1162 //===----------------------------------------------------------------------===//
1163 // XTYPE/ALU +
1164 //===----------------------------------------------------------------------===//
1165
1166 //  Add and accumulate.
1167 //  Rd=add(Rs,add(Ru,#s6))
1168 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 6,
1169 validSubTargets = HasV4SubT in
1170 def ADDr_ADDri_V4 : MInst<(outs IntRegs:$dst),
1171           (ins IntRegs:$src1, IntRegs:$src2, s6Ext:$src3),
1172           "$dst = add($src1, add($src2, #$src3))",
1173           [(set (i32 IntRegs:$dst),
1174            (add (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1175                                           s6_16ExtPred:$src3)))]>,
1176           Requires<[HasV4T]>;
1177
1178 //  Rd=add(Rs,sub(#s6,Ru))
1179 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1180 validSubTargets = HasV4SubT in
1181 def ADDr_SUBri_V4 : MInst<(outs IntRegs:$dst),
1182           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1183           "$dst = add($src1, sub(#$src2, $src3))",
1184           [(set (i32 IntRegs:$dst),
1185            (add (i32 IntRegs:$src1), (sub s6_10ExtPred:$src2,
1186                                           (i32 IntRegs:$src3))))]>,
1187           Requires<[HasV4T]>;
1188
1189 // Generates the same instruction as ADDr_SUBri_V4 but matches different
1190 // pattern.
1191 //  Rd=add(Rs,sub(#s6,Ru))
1192 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1193 validSubTargets = HasV4SubT in
1194 def ADDri_SUBr_V4 : MInst<(outs IntRegs:$dst),
1195           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1196           "$dst = add($src1, sub(#$src2, $src3))",
1197           [(set (i32 IntRegs:$dst),
1198                 (sub (add (i32 IntRegs:$src1), s6_10ExtPred:$src2),
1199                      (i32 IntRegs:$src3)))]>,
1200           Requires<[HasV4T]>;
1201
1202
1203 //  Add or subtract doublewords with carry.
1204 //TODO:
1205 //  Rdd=add(Rss,Rtt,Px):carry
1206 //TODO:
1207 //  Rdd=sub(Rss,Rtt,Px):carry
1208
1209
1210 //  Logical doublewords.
1211 //  Rdd=and(Rtt,~Rss)
1212 let validSubTargets = HasV4SubT in
1213 def ANDd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
1214           (ins DoubleRegs:$src1, DoubleRegs:$src2),
1215           "$dst = and($src1, ~$src2)",
1216           [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
1217                                       (not (i64 DoubleRegs:$src2))))]>,
1218           Requires<[HasV4T]>;
1219
1220 //  Rdd=or(Rtt,~Rss)
1221 let validSubTargets = HasV4SubT in
1222 def ORd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
1223           (ins DoubleRegs:$src1, DoubleRegs:$src2),
1224           "$dst = or($src1, ~$src2)",
1225           [(set (i64 DoubleRegs:$dst),
1226            (or (i64 DoubleRegs:$src1), (not (i64 DoubleRegs:$src2))))]>,
1227           Requires<[HasV4T]>;
1228
1229
1230 //  Logical-logical doublewords.
1231 //  Rxx^=xor(Rss,Rtt)
1232 let validSubTargets = HasV4SubT in
1233 def XORd_XORdd: MInst_acc<(outs DoubleRegs:$dst),
1234           (ins DoubleRegs:$src1, DoubleRegs:$src2, DoubleRegs:$src3),
1235           "$dst ^= xor($src2, $src3)",
1236           [(set (i64 DoubleRegs:$dst),
1237            (xor (i64 DoubleRegs:$src1), (xor (i64 DoubleRegs:$src2),
1238                                              (i64 DoubleRegs:$src3))))],
1239           "$src1 = $dst">,
1240           Requires<[HasV4T]>;
1241
1242
1243 // Logical-logical words.
1244 // Rx=or(Ru,and(Rx,#s10))
1245 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1246 validSubTargets = HasV4SubT in
1247 def ORr_ANDri_V4 : MInst_acc<(outs IntRegs:$dst),
1248             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1249             "$dst = or($src1, and($src2, #$src3))",
1250             [(set (i32 IntRegs:$dst),
1251                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1252                                                 s10ExtPred:$src3)))],
1253             "$src2 = $dst">,
1254             Requires<[HasV4T]>;
1255
1256 // Rx[&|^]=and(Rs,Rt)
1257 // Rx&=and(Rs,Rt)
1258 let validSubTargets = HasV4SubT in
1259 def ANDr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1260             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1261             "$dst &= and($src2, $src3)",
1262             [(set (i32 IntRegs:$dst),
1263                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1264                                                  (i32 IntRegs:$src3))))],
1265             "$src1 = $dst">,
1266             Requires<[HasV4T]>;
1267
1268 // Rx|=and(Rs,Rt)
1269 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "reg" in
1270 def ORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1271             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1272             "$dst |= and($src2, $src3)",
1273             [(set (i32 IntRegs:$dst),
1274                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1275                                                 (i32 IntRegs:$src3))))],
1276             "$src1 = $dst">,
1277             Requires<[HasV4T]>, ImmRegRel;
1278
1279 // Rx^=and(Rs,Rt)
1280 let validSubTargets = HasV4SubT in
1281 def XORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1282             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1283             "$dst ^= and($src2, $src3)",
1284             [(set (i32 IntRegs:$dst),
1285              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1286                                             (i32 IntRegs:$src3))))],
1287             "$src1 = $dst">,
1288             Requires<[HasV4T]>;
1289
1290 // Rx[&|^]=and(Rs,~Rt)
1291 // Rx&=and(Rs,~Rt)
1292 let validSubTargets = HasV4SubT in
1293 def ANDr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1294             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1295             "$dst &= and($src2, ~$src3)",
1296             [(set (i32 IntRegs:$dst),
1297                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1298                                                  (not (i32 IntRegs:$src3)))))],
1299             "$src1 = $dst">,
1300             Requires<[HasV4T]>;
1301
1302 // Rx|=and(Rs,~Rt)
1303 let validSubTargets = HasV4SubT in
1304 def ORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1305             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1306             "$dst |= and($src2, ~$src3)",
1307             [(set (i32 IntRegs:$dst),
1308              (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1309                                            (not (i32 IntRegs:$src3)))))],
1310             "$src1 = $dst">,
1311             Requires<[HasV4T]>;
1312
1313 // Rx^=and(Rs,~Rt)
1314 let validSubTargets = HasV4SubT in
1315 def XORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1316             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1317             "$dst ^= and($src2, ~$src3)",
1318             [(set (i32 IntRegs:$dst),
1319              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1320                                             (not (i32 IntRegs:$src3)))))],
1321             "$src1 = $dst">,
1322             Requires<[HasV4T]>;
1323
1324 // Rx[&|^]=or(Rs,Rt)
1325 // Rx&=or(Rs,Rt)
1326 let validSubTargets = HasV4SubT in
1327 def ANDr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1328             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1329             "$dst &= or($src2, $src3)",
1330             [(set (i32 IntRegs:$dst),
1331                   (and (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1332                                                 (i32 IntRegs:$src3))))],
1333             "$src1 = $dst">,
1334             Requires<[HasV4T]>;
1335
1336 // Rx|=or(Rs,Rt)
1337 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "reg" in
1338 def ORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1339             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1340             "$dst |= or($src2, $src3)",
1341             [(set (i32 IntRegs:$dst),
1342                   (or (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1343                                                (i32 IntRegs:$src3))))],
1344             "$src1 = $dst">,
1345             Requires<[HasV4T]>, ImmRegRel;
1346
1347 // Rx^=or(Rs,Rt)
1348 let validSubTargets = HasV4SubT in
1349 def XORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1350             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1351             "$dst ^= or($src2, $src3)",
1352             [(set (i32 IntRegs:$dst),
1353              (xor (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1354                                            (i32 IntRegs:$src3))))],
1355             "$src1 = $dst">,
1356             Requires<[HasV4T]>;
1357
1358 // Rx[&|^]=xor(Rs,Rt)
1359 // Rx&=xor(Rs,Rt)
1360 let validSubTargets = HasV4SubT in
1361 def ANDr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1362             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1363             "$dst &= xor($src2, $src3)",
1364             [(set (i32 IntRegs:$dst),
1365                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1366                                                  (i32 IntRegs:$src3))))],
1367             "$src1 = $dst">,
1368             Requires<[HasV4T]>;
1369
1370 // Rx|=xor(Rs,Rt)
1371 let validSubTargets = HasV4SubT in
1372 def ORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1373             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1374             "$dst |= xor($src2, $src3)",
1375             [(set (i32 IntRegs:$dst),
1376                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1377                                                  (i32 IntRegs:$src3))))],
1378             "$src1 = $dst">,
1379             Requires<[HasV4T]>;
1380
1381 // Rx^=xor(Rs,Rt)
1382 let validSubTargets = HasV4SubT in
1383 def XORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1384             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1385             "$dst ^= xor($src2, $src3)",
1386             [(set (i32 IntRegs:$dst),
1387              (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1388                                             (i32 IntRegs:$src3))))],
1389             "$src1 = $dst">,
1390             Requires<[HasV4T]>;
1391
1392 // Rx|=and(Rs,#s10)
1393 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1394 validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "imm" in
1395 def ORr_ANDri2_V4 : MInst_acc<(outs IntRegs:$dst),
1396             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1397             "$dst |= and($src2, #$src3)",
1398             [(set (i32 IntRegs:$dst),
1399                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1400                                                 s10ExtPred:$src3)))],
1401             "$src1 = $dst">,
1402             Requires<[HasV4T]>, ImmRegRel;
1403
1404 // Rx|=or(Rs,#s10)
1405 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1406 validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "imm" in
1407 def ORr_ORri_V4 : MInst_acc<(outs IntRegs:$dst),
1408             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1409             "$dst |= or($src2, #$src3)",
1410             [(set (i32 IntRegs:$dst),
1411                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1412                                                 s10ExtPred:$src3)))],
1413             "$src1 = $dst">,
1414             Requires<[HasV4T]>, ImmRegRel;
1415
1416
1417 //    Modulo wrap
1418 //        Rd=modwrap(Rs,Rt)
1419 //    Round
1420 //        Rd=cround(Rs,#u5)
1421 //        Rd=cround(Rs,Rt)
1422 //        Rd=round(Rs,#u5)[:sat]
1423 //        Rd=round(Rs,Rt)[:sat]
1424 //    Vector reduce add unsigned halfwords
1425 //        Rd=vraddh(Rss,Rtt)
1426 //    Vector add bytes
1427 //        Rdd=vaddb(Rss,Rtt)
1428 //    Vector conditional negate
1429 //        Rdd=vcnegh(Rss,Rt)
1430 //        Rxx+=vrcnegh(Rss,Rt)
1431 //    Vector maximum bytes
1432 //        Rdd=vmaxb(Rtt,Rss)
1433 //    Vector reduce maximum halfwords
1434 //        Rxx=vrmaxh(Rss,Ru)
1435 //        Rxx=vrmaxuh(Rss,Ru)
1436 //    Vector reduce maximum words
1437 //        Rxx=vrmaxuw(Rss,Ru)
1438 //        Rxx=vrmaxw(Rss,Ru)
1439 //    Vector minimum bytes
1440 //        Rdd=vminb(Rtt,Rss)
1441 //    Vector reduce minimum halfwords
1442 //        Rxx=vrminh(Rss,Ru)
1443 //        Rxx=vrminuh(Rss,Ru)
1444 //    Vector reduce minimum words
1445 //        Rxx=vrminuw(Rss,Ru)
1446 //        Rxx=vrminw(Rss,Ru)
1447 //    Vector subtract bytes
1448 //        Rdd=vsubb(Rss,Rtt)
1449
1450 //===----------------------------------------------------------------------===//
1451 // XTYPE/ALU -
1452 //===----------------------------------------------------------------------===//
1453
1454
1455 //===----------------------------------------------------------------------===//
1456 // XTYPE/MPY +
1457 //===----------------------------------------------------------------------===//
1458
1459 // Multiply and user lower result.
1460 // Rd=add(#u6,mpyi(Rs,#U6))
1461 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
1462 validSubTargets = HasV4SubT in
1463 def ADDi_MPYri_V4 : MInst<(outs IntRegs:$dst),
1464             (ins u6Ext:$src1, IntRegs:$src2, u6Imm:$src3),
1465             "$dst = add(#$src1, mpyi($src2, #$src3))",
1466             [(set (i32 IntRegs:$dst),
1467                   (add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
1468                        u6ExtPred:$src1))]>,
1469             Requires<[HasV4T]>;
1470
1471 // Rd=add(##,mpyi(Rs,#U6))
1472 def : Pat <(add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
1473                      (HexagonCONST32 tglobaladdr:$src1)),
1474            (i32 (ADDi_MPYri_V4 tglobaladdr:$src1, IntRegs:$src2,
1475                                u6ImmPred:$src3))>;
1476
1477 // Rd=add(#u6,mpyi(Rs,Rt))
1478 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
1479 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
1480 def ADDi_MPYrr_V4 : MInst<(outs IntRegs:$dst),
1481             (ins u6Ext:$src1, IntRegs:$src2, IntRegs:$src3),
1482             "$dst = add(#$src1, mpyi($src2, $src3))",
1483             [(set (i32 IntRegs:$dst),
1484                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1485                        u6ExtPred:$src1))]>,
1486             Requires<[HasV4T]>, ImmRegRel;
1487
1488 // Rd=add(##,mpyi(Rs,Rt))
1489 def : Pat <(add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1490                      (HexagonCONST32 tglobaladdr:$src1)),
1491            (i32 (ADDi_MPYrr_V4 tglobaladdr:$src1, IntRegs:$src2,
1492                                IntRegs:$src3))>;
1493
1494 // Rd=add(Ru,mpyi(#u6:2,Rs))
1495 let validSubTargets = HasV4SubT in
1496 def ADDr_MPYir_V4 : MInst<(outs IntRegs:$dst),
1497             (ins IntRegs:$src1, u6Imm:$src2, IntRegs:$src3),
1498             "$dst = add($src1, mpyi(#$src2, $src3))",
1499             [(set (i32 IntRegs:$dst),
1500              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src3),
1501                                             u6_2ImmPred:$src2)))]>,
1502             Requires<[HasV4T]>;
1503
1504 // Rd=add(Ru,mpyi(Rs,#u6))
1505 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 6,
1506 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
1507 def ADDr_MPYri_V4 : MInst<(outs IntRegs:$dst),
1508             (ins IntRegs:$src1, IntRegs:$src2, u6Ext:$src3),
1509             "$dst = add($src1, mpyi($src2, #$src3))",
1510             [(set (i32 IntRegs:$dst),
1511                   (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1512                                                  u6ExtPred:$src3)))]>,
1513             Requires<[HasV4T]>, ImmRegRel;
1514
1515 // Rx=add(Ru,mpyi(Rx,Rs))
1516 let validSubTargets = HasV4SubT, InputType = "reg", CextOpcode = "ADD_MPY" in
1517 def ADDr_MPYrr_V4 : MInst_acc<(outs IntRegs:$dst),
1518             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1519             "$dst = add($src1, mpyi($src2, $src3))",
1520             [(set (i32 IntRegs:$dst),
1521              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1522                                             (i32 IntRegs:$src3))))],
1523             "$src2 = $dst">,
1524             Requires<[HasV4T]>, ImmRegRel;
1525
1526
1527 // Polynomial multiply words
1528 // Rdd=pmpyw(Rs,Rt)
1529 // Rxx^=pmpyw(Rs,Rt)
1530
1531 // Vector reduce multiply word by signed half (32x16)
1532 // Rdd=vrmpyweh(Rss,Rtt)[:<<1]
1533 // Rdd=vrmpywoh(Rss,Rtt)[:<<1]
1534 // Rxx+=vrmpyweh(Rss,Rtt)[:<<1]
1535 // Rxx+=vrmpywoh(Rss,Rtt)[:<<1]
1536
1537 // Multiply and use upper result
1538 // Rd=mpy(Rs,Rt.H):<<1:sat
1539 // Rd=mpy(Rs,Rt.L):<<1:sat
1540 // Rd=mpy(Rs,Rt):<<1
1541 // Rd=mpy(Rs,Rt):<<1:sat
1542 // Rd=mpysu(Rs,Rt)
1543 // Rx+=mpy(Rs,Rt):<<1:sat
1544 // Rx-=mpy(Rs,Rt):<<1:sat
1545
1546 // Vector multiply bytes
1547 // Rdd=vmpybsu(Rs,Rt)
1548 // Rdd=vmpybu(Rs,Rt)
1549 // Rxx+=vmpybsu(Rs,Rt)
1550 // Rxx+=vmpybu(Rs,Rt)
1551
1552 // Vector polynomial multiply halfwords
1553 // Rdd=vpmpyh(Rs,Rt)
1554 // Rxx^=vpmpyh(Rs,Rt)
1555
1556 //===----------------------------------------------------------------------===//
1557 // XTYPE/MPY -
1558 //===----------------------------------------------------------------------===//
1559
1560
1561 //===----------------------------------------------------------------------===//
1562 // XTYPE/SHIFT +
1563 //===----------------------------------------------------------------------===//
1564
1565 // Shift by immediate and accumulate.
1566 // Rx=add(#u8,asl(Rx,#U5))
1567 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1568 validSubTargets = HasV4SubT in
1569 def ADDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1570             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1571             "$dst = add(#$src1, asl($src2, #$src3))",
1572             [(set (i32 IntRegs:$dst),
1573                   (add (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1574                        u8ExtPred:$src1))],
1575             "$src2 = $dst">,
1576             Requires<[HasV4T]>;
1577
1578 // Rx=add(#u8,lsr(Rx,#U5))
1579 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1580 validSubTargets = HasV4SubT in
1581 def ADDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1582             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1583             "$dst = add(#$src1, lsr($src2, #$src3))",
1584             [(set (i32 IntRegs:$dst),
1585                   (add (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1586                        u8ExtPred:$src1))],
1587             "$src2 = $dst">,
1588             Requires<[HasV4T]>;
1589
1590 // Rx=sub(#u8,asl(Rx,#U5))
1591 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1592 validSubTargets = HasV4SubT in
1593 def SUBi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1594             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1595             "$dst = sub(#$src1, asl($src2, #$src3))",
1596             [(set (i32 IntRegs:$dst),
1597                   (sub (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1598                        u8ExtPred:$src1))],
1599             "$src2 = $dst">,
1600             Requires<[HasV4T]>;
1601
1602 // Rx=sub(#u8,lsr(Rx,#U5))
1603 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1604 validSubTargets = HasV4SubT in
1605 def SUBi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1606             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1607             "$dst = sub(#$src1, lsr($src2, #$src3))",
1608             [(set (i32 IntRegs:$dst),
1609                   (sub (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1610                        u8ExtPred:$src1))],
1611             "$src2 = $dst">,
1612             Requires<[HasV4T]>;
1613
1614
1615 //Shift by immediate and logical.
1616 //Rx=and(#u8,asl(Rx,#U5))
1617 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1618 validSubTargets = HasV4SubT in
1619 def ANDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1620             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1621             "$dst = and(#$src1, asl($src2, #$src3))",
1622             [(set (i32 IntRegs:$dst),
1623                   (and (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1624                        u8ExtPred:$src1))],
1625             "$src2 = $dst">,
1626             Requires<[HasV4T]>;
1627
1628 //Rx=and(#u8,lsr(Rx,#U5))
1629 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1630 validSubTargets = HasV4SubT in
1631 def ANDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1632             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1633             "$dst = and(#$src1, lsr($src2, #$src3))",
1634             [(set (i32 IntRegs:$dst),
1635                   (and (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1636                        u8ExtPred:$src1))],
1637             "$src2 = $dst">,
1638             Requires<[HasV4T]>;
1639
1640 //Rx=or(#u8,asl(Rx,#U5))
1641 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1642 AddedComplexity = 30, validSubTargets = HasV4SubT in
1643 def ORi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1644             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1645             "$dst = or(#$src1, asl($src2, #$src3))",
1646             [(set (i32 IntRegs:$dst),
1647                   (or (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1648                       u8ExtPred:$src1))],
1649             "$src2 = $dst">,
1650             Requires<[HasV4T]>;
1651
1652 //Rx=or(#u8,lsr(Rx,#U5))
1653 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1654 AddedComplexity = 30, validSubTargets = HasV4SubT in
1655 def ORi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1656             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1657             "$dst = or(#$src1, lsr($src2, #$src3))",
1658             [(set (i32 IntRegs:$dst),
1659                   (or (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1660                       u8ExtPred:$src1))],
1661             "$src2 = $dst">,
1662             Requires<[HasV4T]>;
1663
1664
1665 //Shift by register.
1666 //Rd=lsl(#s6,Rt)
1667 let validSubTargets = HasV4SubT in {
1668 def LSLi_V4 : MInst<(outs IntRegs:$dst), (ins s6Imm:$src1, IntRegs:$src2),
1669             "$dst = lsl(#$src1, $src2)",
1670             [(set (i32 IntRegs:$dst), (shl s6ImmPred:$src1,
1671                                            (i32 IntRegs:$src2)))]>,
1672             Requires<[HasV4T]>;
1673
1674
1675 //Shift by register and logical.
1676 //Rxx^=asl(Rss,Rt)
1677 def ASLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
1678             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
1679             "$dst ^= asl($src2, $src3)",
1680             [(set (i64 DoubleRegs:$dst),
1681                   (xor (i64 DoubleRegs:$src1), (shl (i64 DoubleRegs:$src2),
1682                                                     (i32 IntRegs:$src3))))],
1683             "$src1 = $dst">,
1684             Requires<[HasV4T]>;
1685
1686 //Rxx^=asr(Rss,Rt)
1687 def ASRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
1688             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
1689             "$dst ^= asr($src2, $src3)",
1690             [(set (i64 DoubleRegs:$dst),
1691                   (xor (i64 DoubleRegs:$src1), (sra (i64 DoubleRegs:$src2),
1692                                                     (i32 IntRegs:$src3))))],
1693             "$src1 = $dst">,
1694             Requires<[HasV4T]>;
1695
1696 //Rxx^=lsl(Rss,Rt)
1697 def LSLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
1698             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
1699             "$dst ^= lsl($src2, $src3)",
1700             [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
1701                                               (shl (i64 DoubleRegs:$src2),
1702                                                    (i32 IntRegs:$src3))))],
1703             "$src1 = $dst">,
1704             Requires<[HasV4T]>;
1705
1706 //Rxx^=lsr(Rss,Rt)
1707 def LSRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
1708             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
1709             "$dst ^= lsr($src2, $src3)",
1710             [(set (i64 DoubleRegs:$dst),
1711                   (xor (i64 DoubleRegs:$src1), (srl (i64 DoubleRegs:$src2),
1712                                                     (i32 IntRegs:$src3))))],
1713             "$src1 = $dst">,
1714             Requires<[HasV4T]>;
1715 }
1716
1717 //===----------------------------------------------------------------------===//
1718 // XTYPE/SHIFT -
1719 //===----------------------------------------------------------------------===//
1720
1721 //===----------------------------------------------------------------------===//
1722 // MEMOP: Word, Half, Byte
1723 //===----------------------------------------------------------------------===//
1724
1725 def MEMOPIMM : SDNodeXForm<imm, [{
1726   // Call the transformation function XformM5ToU5Imm to get the negative
1727   // immediate's positive counterpart.
1728   int32_t imm = N->getSExtValue();
1729   return XformM5ToU5Imm(imm);
1730 }]>;
1731
1732 def MEMOPIMM_HALF : SDNodeXForm<imm, [{
1733   // -1 .. -31 represented as 65535..65515
1734   // assigning to a short restores our desired signed value.
1735   // Call the transformation function XformM5ToU5Imm to get the negative
1736   // immediate's positive counterpart.
1737   int16_t imm = N->getSExtValue();
1738   return XformM5ToU5Imm(imm);
1739 }]>;
1740
1741 def MEMOPIMM_BYTE : SDNodeXForm<imm, [{
1742   // -1 .. -31 represented as 255..235
1743   // assigning to a char restores our desired signed value.
1744   // Call the transformation function XformM5ToU5Imm to get the negative
1745   // immediate's positive counterpart.
1746   int8_t imm = N->getSExtValue();
1747   return XformM5ToU5Imm(imm);
1748 }]>;
1749
1750 def SETMEMIMM : SDNodeXForm<imm, [{
1751    // Return the bit position we will set [0-31].
1752    // As an SDNode.
1753    int32_t imm = N->getSExtValue();
1754    return XformMskToBitPosU5Imm(imm);
1755 }]>;
1756
1757 def CLRMEMIMM : SDNodeXForm<imm, [{
1758    // Return the bit position we will clear [0-31].
1759    // As an SDNode.
1760    // we bit negate the value first
1761    int32_t imm = ~(N->getSExtValue());
1762    return XformMskToBitPosU5Imm(imm);
1763 }]>;
1764
1765 def SETMEMIMM_SHORT : SDNodeXForm<imm, [{
1766    // Return the bit position we will set [0-15].
1767    // As an SDNode.
1768    int16_t imm = N->getSExtValue();
1769    return XformMskToBitPosU4Imm(imm);
1770 }]>;
1771
1772 def CLRMEMIMM_SHORT : SDNodeXForm<imm, [{
1773    // Return the bit position we will clear [0-15].
1774    // As an SDNode.
1775    // we bit negate the value first
1776    int16_t imm = ~(N->getSExtValue());
1777    return XformMskToBitPosU4Imm(imm);
1778 }]>;
1779
1780 def SETMEMIMM_BYTE : SDNodeXForm<imm, [{
1781    // Return the bit position we will set [0-7].
1782    // As an SDNode.
1783    int8_t imm =  N->getSExtValue();
1784    return XformMskToBitPosU3Imm(imm);
1785 }]>;
1786
1787 def CLRMEMIMM_BYTE : SDNodeXForm<imm, [{
1788    // Return the bit position we will clear [0-7].
1789    // As an SDNode.
1790    // we bit negate the value first
1791    int8_t imm = ~(N->getSExtValue());
1792    return XformMskToBitPosU3Imm(imm);
1793 }]>;
1794
1795 //===----------------------------------------------------------------------===//
1796 // Template class for MemOp instructions with the register value.
1797 //===----------------------------------------------------------------------===//
1798 class MemOp_rr_base <string opc, bits<2> opcBits, Operand ImmOp,
1799                      string memOp, bits<2> memOpBits> :
1800       MEMInst_V4<(outs),
1801                  (ins IntRegs:$base, ImmOp:$offset, IntRegs:$delta),
1802                  opc#"($base+#$offset)"#memOp#"$delta",
1803                  []>,
1804                  Requires<[HasV4T, UseMEMOP]> {
1805
1806     bits<5> base;
1807     bits<5> delta;
1808     bits<32> offset;
1809     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
1810
1811     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
1812                      !if (!eq(opcBits, 0b01), offset{6-1},
1813                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
1814
1815     let IClass = 0b0011;
1816     let Inst{27-24} = 0b1110;
1817     let Inst{22-21} = opcBits;
1818     let Inst{20-16} = base;
1819     let Inst{13} = 0b0;
1820     let Inst{12-7} = offsetBits;
1821     let Inst{6-5} = memOpBits;
1822     let Inst{4-0} = delta;
1823 }
1824
1825 //===----------------------------------------------------------------------===//
1826 // Template class for MemOp instructions with the immediate value.
1827 //===----------------------------------------------------------------------===//
1828 class MemOp_ri_base <string opc, bits<2> opcBits, Operand ImmOp,
1829                      string memOp, bits<2> memOpBits> :
1830       MEMInst_V4 <(outs),
1831                   (ins IntRegs:$base, ImmOp:$offset, u5Imm:$delta),
1832                   opc#"($base+#$offset)"#memOp#"#$delta"
1833                   #!if(memOpBits{1},")", ""), // clrbit, setbit - include ')'
1834                   []>,
1835                   Requires<[HasV4T, UseMEMOP]> {
1836
1837     bits<5> base;
1838     bits<5> delta;
1839     bits<32> offset;
1840     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
1841
1842     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
1843                      !if (!eq(opcBits, 0b01), offset{6-1},
1844                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
1845
1846     let IClass = 0b0011;
1847     let Inst{27-24} = 0b1111;
1848     let Inst{22-21} = opcBits;
1849     let Inst{20-16} = base;
1850     let Inst{13} = 0b0;
1851     let Inst{12-7} = offsetBits;
1852     let Inst{6-5} = memOpBits;
1853     let Inst{4-0} = delta;
1854 }
1855
1856 // multiclass to define MemOp instructions with register operand.
1857 multiclass MemOp_rr<string opc, bits<2> opcBits, Operand ImmOp> {
1858   def _ADD#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " += ", 0b00>; // add
1859   def _SUB#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " -= ", 0b01>; // sub
1860   def _AND#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " &= ", 0b10>; // and
1861   def _OR#NAME#_V4  : MemOp_rr_base <opc, opcBits, ImmOp, " |= ", 0b11>; // or
1862 }
1863
1864 // multiclass to define MemOp instructions with immediate Operand.
1865 multiclass MemOp_ri<string opc, bits<2> opcBits, Operand ImmOp> {
1866   def _ADD#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " += ", 0b00 >;
1867   def _SUB#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " -= ", 0b01 >;
1868   def _CLRBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =clrbit(", 0b10>;
1869   def _SETBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =setbit(", 0b11>;
1870 }
1871
1872 multiclass MemOp_base <string opc, bits<2> opcBits, Operand ImmOp> {
1873   defm r : MemOp_rr <opc, opcBits, ImmOp>;
1874   defm i : MemOp_ri <opc, opcBits, ImmOp>;
1875 }
1876
1877 // Define MemOp instructions.
1878 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0,
1879 validSubTargets =HasV4SubT in {
1880   let opExtentBits = 6, accessSize = ByteAccess in
1881   defm MemOPb : MemOp_base <"memb", 0b00, u6_0Ext>;
1882
1883   let opExtentBits = 7, accessSize = HalfWordAccess in
1884   defm MemOPh : MemOp_base <"memh", 0b01, u6_1Ext>;
1885
1886   let opExtentBits = 8, accessSize = WordAccess in
1887   defm MemOPw : MemOp_base <"memw", 0b10, u6_2Ext>;
1888 }
1889
1890 //===----------------------------------------------------------------------===//
1891 // Multiclass to define 'Def Pats' for ALU operations on the memory
1892 // Here value used for the ALU operation is an immediate value.
1893 // mem[bh](Rs+#0) += #U5
1894 // mem[bh](Rs+#u6) += #U5
1895 //===----------------------------------------------------------------------===//
1896
1897 multiclass MemOpi_u5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
1898                           InstHexagon MI, SDNode OpNode> {
1899   let AddedComplexity = 180 in
1900   def : Pat < (stOp (OpNode (ldOp IntRegs:$addr), u5ImmPred:$addend),
1901                     IntRegs:$addr),
1902               (MI IntRegs:$addr, #0, u5ImmPred:$addend )>;
1903
1904   let AddedComplexity = 190 in
1905   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, ExtPred:$offset)),
1906                      u5ImmPred:$addend),
1907              (add IntRegs:$base, ExtPred:$offset)),
1908        (MI IntRegs:$base, ExtPred:$offset, u5ImmPred:$addend)>;
1909 }
1910
1911 multiclass MemOpi_u5ALUOp<PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
1912                           InstHexagon addMI, InstHexagon subMI> {
1913   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, addMI, add>;
1914   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, subMI, sub>;
1915 }
1916
1917 multiclass MemOpi_u5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
1918   // Half Word
1919   defm : MemOpi_u5ALUOp <ldOpHalf, truncstorei16, u6_1ExtPred,
1920                          MemOPh_ADDi_V4, MemOPh_SUBi_V4>;
1921   // Byte
1922   defm : MemOpi_u5ALUOp <ldOpByte, truncstorei8, u6ExtPred,
1923                          MemOPb_ADDi_V4, MemOPb_SUBi_V4>;
1924 }
1925
1926 let Predicates = [HasV4T, UseMEMOP] in {
1927   defm : MemOpi_u5ExtType<zextloadi8, zextloadi16>; // zero extend
1928   defm : MemOpi_u5ExtType<sextloadi8, sextloadi16>; // sign extend
1929   defm : MemOpi_u5ExtType<extloadi8,  extloadi16>;  // any extend
1930
1931   // Word
1932   defm : MemOpi_u5ALUOp <load, store, u6_2ExtPred, MemOPw_ADDi_V4,
1933                          MemOPw_SUBi_V4>;
1934 }
1935
1936 //===----------------------------------------------------------------------===//
1937 // multiclass to define 'Def Pats' for ALU operations on the memory.
1938 // Here value used for the ALU operation is a negative value.
1939 // mem[bh](Rs+#0) += #m5
1940 // mem[bh](Rs+#u6) += #m5
1941 //===----------------------------------------------------------------------===//
1942
1943 multiclass MemOpi_m5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf extPred,
1944                           PatLeaf immPred, ComplexPattern addrPred,
1945                           SDNodeXForm xformFunc, InstHexagon MI> {
1946   let AddedComplexity = 190 in
1947   def : Pat <(stOp (add (ldOp IntRegs:$addr), immPred:$subend),
1948                    IntRegs:$addr),
1949              (MI IntRegs:$addr, #0, (xformFunc immPred:$subend) )>;
1950
1951   let AddedComplexity = 195 in
1952   def : Pat<(stOp (add (ldOp (add IntRegs:$base, extPred:$offset)),
1953                        immPred:$subend),
1954                   (add IntRegs:$base, extPred:$offset)),
1955             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$subend))>;
1956 }
1957
1958 multiclass MemOpi_m5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
1959   // Half Word
1960   defm : MemOpi_m5Pats <ldOpHalf, truncstorei16, u6_1ExtPred, m5HImmPred,
1961                         ADDRriU6_1, MEMOPIMM_HALF, MemOPh_SUBi_V4>;
1962   // Byte
1963   defm : MemOpi_m5Pats <ldOpByte, truncstorei8, u6ExtPred, m5BImmPred,
1964                         ADDRriU6_0, MEMOPIMM_BYTE, MemOPb_SUBi_V4>;
1965 }
1966
1967 let Predicates = [HasV4T, UseMEMOP] in {
1968   defm : MemOpi_m5ExtType<zextloadi8, zextloadi16>; // zero extend
1969   defm : MemOpi_m5ExtType<sextloadi8, sextloadi16>; // sign extend
1970   defm : MemOpi_m5ExtType<extloadi8,  extloadi16>;  // any extend
1971
1972   // Word
1973   defm : MemOpi_m5Pats <load, store, u6_2ExtPred, m5ImmPred,
1974                           ADDRriU6_2, MEMOPIMM, MemOPw_SUBi_V4>;
1975 }
1976
1977 //===----------------------------------------------------------------------===//
1978 // Multiclass to define 'def Pats' for bit operations on the memory.
1979 // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
1980 // mem[bhw](Rs+#u6) = [clrbit|setbit](#U5)
1981 //===----------------------------------------------------------------------===//
1982
1983 multiclass MemOpi_bitPats <PatFrag ldOp, PatFrag stOp, PatLeaf immPred,
1984                      PatLeaf extPred, ComplexPattern addrPred,
1985                      SDNodeXForm xformFunc, InstHexagon MI, SDNode OpNode> {
1986
1987   // mem[bhw](Rs+#u6:[012]) = [clrbit|setbit](#U5)
1988   let AddedComplexity = 250 in
1989   def : Pat<(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
1990                           immPred:$bitend),
1991                   (add IntRegs:$base, extPred:$offset)),
1992             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$bitend))>;
1993
1994   // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
1995   let AddedComplexity = 225 in
1996   def : Pat <(stOp (OpNode (ldOp addrPred:$addr), immPred:$bitend),
1997                    addrPred:$addr),
1998              (MI IntRegs:$addr, #0, (xformFunc immPred:$bitend))>;
1999 }
2000
2001 multiclass MemOpi_bitExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2002   // Byte - clrbit
2003   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Clr3ImmPred, u6ExtPred,
2004                        ADDRriU6_0, CLRMEMIMM_BYTE, MemOPb_CLRBITi_V4, and>;
2005   // Byte - setbit
2006   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Set3ImmPred,  u6ExtPred,
2007                        ADDRriU6_0, SETMEMIMM_BYTE, MemOPb_SETBITi_V4, or>;
2008   // Half Word - clrbit
2009   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Clr4ImmPred, u6_1ExtPred,
2010                        ADDRriU6_1, CLRMEMIMM_SHORT, MemOPh_CLRBITi_V4, and>;
2011   // Half Word - setbit
2012   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Set4ImmPred, u6_1ExtPred,
2013                        ADDRriU6_1, SETMEMIMM_SHORT, MemOPh_SETBITi_V4, or>;
2014 }
2015
2016 let Predicates = [HasV4T, UseMEMOP] in {
2017   // mem[bh](Rs+#0) = [clrbit|setbit](#U5)
2018   // mem[bh](Rs+#u6:[01]) = [clrbit|setbit](#U5)
2019   defm : MemOpi_bitExtType<zextloadi8, zextloadi16>; // zero extend
2020   defm : MemOpi_bitExtType<sextloadi8, sextloadi16>; // sign extend
2021   defm : MemOpi_bitExtType<extloadi8,  extloadi16>;  // any extend
2022
2023   // memw(Rs+#0) = [clrbit|setbit](#U5)
2024   // memw(Rs+#u6:2) = [clrbit|setbit](#U5)
2025   defm : MemOpi_bitPats<load, store, Clr5ImmPred, u6_2ExtPred, ADDRriU6_2,
2026                        CLRMEMIMM, MemOPw_CLRBITi_V4, and>;
2027   defm : MemOpi_bitPats<load, store, Set5ImmPred, u6_2ExtPred, ADDRriU6_2,
2028                        SETMEMIMM, MemOPw_SETBITi_V4, or>;
2029 }
2030
2031 //===----------------------------------------------------------------------===//
2032 // Multiclass to define 'def Pats' for ALU operations on the memory
2033 // where addend is a register.
2034 // mem[bhw](Rs+#0) [+-&|]= Rt
2035 // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2036 //===----------------------------------------------------------------------===//
2037
2038 multiclass MemOpr_Pats <PatFrag ldOp, PatFrag stOp, ComplexPattern addrPred,
2039                      PatLeaf extPred, InstHexagon MI, SDNode OpNode> {
2040   let AddedComplexity = 141 in
2041   // mem[bhw](Rs+#0) [+-&|]= Rt
2042   def : Pat <(stOp (OpNode (ldOp addrPred:$addr), (i32 IntRegs:$addend)),
2043                    addrPred:$addr),
2044              (MI IntRegs:$addr, #0, (i32 IntRegs:$addend) )>;
2045
2046   // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2047   let AddedComplexity = 150 in
2048   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2049                            (i32 IntRegs:$orend)),
2050                    (add IntRegs:$base, extPred:$offset)),
2051              (MI IntRegs:$base, extPred:$offset, (i32 IntRegs:$orend) )>;
2052 }
2053
2054 multiclass MemOPr_ALUOp<PatFrag ldOp, PatFrag stOp,
2055                         ComplexPattern addrPred, PatLeaf extPred,
2056                         InstHexagon addMI, InstHexagon subMI,
2057                         InstHexagon andMI, InstHexagon orMI > {
2058
2059   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, addMI, add>;
2060   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, subMI, sub>;
2061   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, andMI, and>;
2062   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, orMI,  or>;
2063 }
2064
2065 multiclass MemOPr_ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2066   // Half Word
2067   defm : MemOPr_ALUOp <ldOpHalf, truncstorei16, ADDRriU6_1, u6_1ExtPred,
2068                        MemOPh_ADDr_V4, MemOPh_SUBr_V4,
2069                        MemOPh_ANDr_V4, MemOPh_ORr_V4>;
2070   // Byte
2071   defm : MemOPr_ALUOp <ldOpByte, truncstorei8, ADDRriU6_0, u6ExtPred,
2072                        MemOPb_ADDr_V4, MemOPb_SUBr_V4,
2073                        MemOPb_ANDr_V4, MemOPb_ORr_V4>;
2074 }
2075
2076 // Define 'def Pats' for MemOps with register addend.
2077 let Predicates = [HasV4T, UseMEMOP] in {
2078   // Byte, Half Word
2079   defm : MemOPr_ExtType<zextloadi8, zextloadi16>; // zero extend
2080   defm : MemOPr_ExtType<sextloadi8, sextloadi16>; // sign extend
2081   defm : MemOPr_ExtType<extloadi8,  extloadi16>;  // any extend
2082   // Word
2083   defm : MemOPr_ALUOp <load, store, ADDRriU6_2, u6_2ExtPred, MemOPw_ADDr_V4,
2084                        MemOPw_SUBr_V4, MemOPw_ANDr_V4, MemOPw_ORr_V4 >;
2085 }
2086
2087 //===----------------------------------------------------------------------===//
2088 // XTYPE/PRED +
2089 //===----------------------------------------------------------------------===//
2090
2091 // Hexagon V4 only supports these flavors of byte/half compare instructions:
2092 // EQ/GT/GTU. Other flavors like GE/GEU/LT/LTU/LE/LEU are not supported by
2093 // hardware. However, compiler can still implement these patterns through
2094 // appropriate patterns combinations based on current implemented patterns.
2095 // The implemented patterns are: EQ/GT/GTU.
2096 // Missing patterns are: GE/GEU/LT/LTU/LE/LEU.
2097
2098 // Following instruction is not being extended as it results into the
2099 // incorrect code for negative numbers.
2100 // Pd=cmpb.eq(Rs,#u8)
2101
2102 // p=!cmp.eq(r1,r2)
2103 let isCompare = 1, validSubTargets = HasV4SubT in
2104 def CMPnotEQ_rr : ALU32_rr<(outs PredRegs:$dst),
2105                            (ins IntRegs:$src1, IntRegs:$src2),
2106       "$dst = !cmp.eq($src1, $src2)",
2107       [(set (i1 PredRegs:$dst),
2108             (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2)))]>,
2109       Requires<[HasV4T]>;
2110
2111 // p=!cmp.eq(r1,#s10)
2112 let isCompare = 1, validSubTargets = HasV4SubT in
2113 def CMPnotEQ_ri : ALU32_ri<(outs PredRegs:$dst),
2114                            (ins IntRegs:$src1, s10Ext:$src2),
2115       "$dst = !cmp.eq($src1, #$src2)",
2116       [(set (i1 PredRegs:$dst),
2117             (setne (i32 IntRegs:$src1), s10ImmPred:$src2))]>,
2118       Requires<[HasV4T]>;
2119
2120 // p=!cmp.gt(r1,r2)
2121 let isCompare = 1, validSubTargets = HasV4SubT in
2122 def CMPnotGT_rr : ALU32_rr<(outs PredRegs:$dst),
2123                            (ins IntRegs:$src1, IntRegs:$src2),
2124       "$dst = !cmp.gt($src1, $src2)",
2125       [(set (i1 PredRegs:$dst),
2126             (not (setgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2127       Requires<[HasV4T]>;
2128
2129 // p=!cmp.gt(r1,#s10)
2130 let isCompare = 1, validSubTargets = HasV4SubT in
2131 def CMPnotGT_ri : ALU32_ri<(outs PredRegs:$dst),
2132                            (ins IntRegs:$src1, s10Ext:$src2),
2133       "$dst = !cmp.gt($src1, #$src2)",
2134       [(set (i1 PredRegs:$dst),
2135             (not (setgt (i32 IntRegs:$src1), s10ImmPred:$src2)))]>,
2136       Requires<[HasV4T]>;
2137
2138 // p=!cmp.gtu(r1,r2)
2139 let isCompare = 1, validSubTargets = HasV4SubT in
2140 def CMPnotGTU_rr : ALU32_rr<(outs PredRegs:$dst),
2141                             (ins IntRegs:$src1, IntRegs:$src2),
2142       "$dst = !cmp.gtu($src1, $src2)",
2143       [(set (i1 PredRegs:$dst),
2144             (not (setugt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2145       Requires<[HasV4T]>;
2146
2147 // p=!cmp.gtu(r1,#u9)
2148 let isCompare = 1, validSubTargets = HasV4SubT in
2149 def CMPnotGTU_ri : ALU32_ri<(outs PredRegs:$dst),
2150                             (ins IntRegs:$src1, u9Ext:$src2),
2151       "$dst = !cmp.gtu($src1, #$src2)",
2152       [(set (i1 PredRegs:$dst),
2153             (not (setugt (i32 IntRegs:$src1), u9ImmPred:$src2)))]>,
2154       Requires<[HasV4T]>;
2155
2156 let isCompare = 1, validSubTargets = HasV4SubT in
2157 def CMPbEQri_V4 : MInst<(outs PredRegs:$dst),
2158             (ins IntRegs:$src1, u8Imm:$src2),
2159             "$dst = cmpb.eq($src1, #$src2)",
2160             [(set (i1 PredRegs:$dst),
2161                   (seteq (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2))]>,
2162             Requires<[HasV4T]>;
2163
2164 def : Pat <(brcond (i1 (setne (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2)),
2165                        bb:$offset),
2166       (JMP_cNot (CMPbEQri_V4 (i32 IntRegs:$src1), u8ImmPred:$src2),
2167                 bb:$offset)>,
2168       Requires<[HasV4T]>;
2169
2170 // Pd=cmpb.eq(Rs,Rt)
2171 let isCompare = 1, validSubTargets = HasV4SubT in
2172 def CMPbEQrr_ubub_V4 : MInst<(outs PredRegs:$dst),
2173             (ins IntRegs:$src1, IntRegs:$src2),
2174             "$dst = cmpb.eq($src1, $src2)",
2175             [(set (i1 PredRegs:$dst),
2176                   (seteq (and (xor (i32 IntRegs:$src1),
2177                                    (i32 IntRegs:$src2)), 255), 0))]>,
2178             Requires<[HasV4T]>;
2179
2180 // Pd=cmpb.eq(Rs,Rt)
2181 let isCompare = 1, validSubTargets = HasV4SubT in
2182 def CMPbEQrr_sbsb_V4 : MInst<(outs PredRegs:$dst),
2183             (ins IntRegs:$src1, IntRegs:$src2),
2184             "$dst = cmpb.eq($src1, $src2)",
2185             [(set (i1 PredRegs:$dst),
2186                   (seteq (shl (i32 IntRegs:$src1), (i32 24)),
2187                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2188             Requires<[HasV4T]>;
2189
2190 // Pd=cmpb.gt(Rs,Rt)
2191 let isCompare = 1, validSubTargets = HasV4SubT in
2192 def CMPbGTrr_V4 : MInst<(outs PredRegs:$dst),
2193             (ins IntRegs:$src1, IntRegs:$src2),
2194             "$dst = cmpb.gt($src1, $src2)",
2195             [(set (i1 PredRegs:$dst),
2196                   (setgt (shl (i32 IntRegs:$src1), (i32 24)),
2197                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2198             Requires<[HasV4T]>;
2199
2200 // Pd=cmpb.gtu(Rs,#u7)
2201 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
2202 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU", InputType = "imm" in
2203 def CMPbGTUri_V4 : MInst<(outs PredRegs:$dst),
2204             (ins IntRegs:$src1, u7Ext:$src2),
2205             "$dst = cmpb.gtu($src1, #$src2)",
2206             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2207                                               u7ExtPred:$src2))]>,
2208             Requires<[HasV4T]>, ImmRegRel;
2209
2210 // SDNode for converting immediate C to C-1.
2211 def DEC_CONST_BYTE : SDNodeXForm<imm, [{
2212    // Return the byte immediate const-1 as an SDNode.
2213    int32_t imm = N->getSExtValue();
2214    return XformU7ToU7M1Imm(imm);
2215 }]>;
2216
2217 // For the sequence
2218 //   zext( seteq ( and(Rs, 255), u8))
2219 // Generate
2220 //   Pd=cmpb.eq(Rs, #u8)
2221 //   if (Pd.new) Rd=#1
2222 //   if (!Pd.new) Rd=#0
2223 def : Pat <(i32 (zext (i1 (seteq (i32 (and (i32 IntRegs:$Rs), 255)),
2224                                            u8ExtPred:$u8)))),
2225            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2226                                                  (u8ExtPred:$u8))),
2227                                 1, 0))>,
2228            Requires<[HasV4T]>;
2229
2230 // For the sequence
2231 //   zext( setne ( and(Rs, 255), u8))
2232 // Generate
2233 //   Pd=cmpb.eq(Rs, #u8)
2234 //   if (Pd.new) Rd=#0
2235 //   if (!Pd.new) Rd=#1
2236 def : Pat <(i32 (zext (i1 (setne (i32 (and (i32 IntRegs:$Rs), 255)),
2237                                            u8ExtPred:$u8)))),
2238            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2239                                                  (u8ExtPred:$u8))),
2240                                 0, 1))>,
2241            Requires<[HasV4T]>;
2242
2243 // For the sequence
2244 //   zext( seteq (Rs, and(Rt, 255)))
2245 // Generate
2246 //   Pd=cmpb.eq(Rs, Rt)
2247 //   if (Pd.new) Rd=#1
2248 //   if (!Pd.new) Rd=#0
2249 def : Pat <(i32 (zext (i1 (seteq (i32 IntRegs:$Rt),
2250                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2251            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2252                                                       (i32 IntRegs:$Rt))),
2253                                 1, 0))>,
2254            Requires<[HasV4T]>;
2255
2256 // For the sequence
2257 //   zext( setne (Rs, and(Rt, 255)))
2258 // Generate
2259 //   Pd=cmpb.eq(Rs, Rt)
2260 //   if (Pd.new) Rd=#0
2261 //   if (!Pd.new) Rd=#1
2262 def : Pat <(i32 (zext (i1 (setne (i32 IntRegs:$Rt),
2263                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2264            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2265                                                       (i32 IntRegs:$Rt))),
2266                                 0, 1))>,
2267            Requires<[HasV4T]>;
2268
2269 // For the sequence
2270 //   zext( setugt ( and(Rs, 255), u8))
2271 // Generate
2272 //   Pd=cmpb.gtu(Rs, #u8)
2273 //   if (Pd.new) Rd=#1
2274 //   if (!Pd.new) Rd=#0
2275 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 255)),
2276                                             u8ExtPred:$u8)))),
2277            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
2278                                                   (u8ExtPred:$u8))),
2279                                 1, 0))>,
2280            Requires<[HasV4T]>;
2281
2282 // For the sequence
2283 //   zext( setugt ( and(Rs, 254), u8))
2284 // Generate
2285 //   Pd=cmpb.gtu(Rs, #u8)
2286 //   if (Pd.new) Rd=#1
2287 //   if (!Pd.new) Rd=#0
2288 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 254)),
2289                                             u8ExtPred:$u8)))),
2290            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
2291                                                   (u8ExtPred:$u8))),
2292                                 1, 0))>,
2293            Requires<[HasV4T]>;
2294
2295 // For the sequence
2296 //   zext( setult ( Rs, Rt))
2297 // Generate
2298 //   Pd=cmp.ltu(Rs, Rt)
2299 //   if (Pd.new) Rd=#1
2300 //   if (!Pd.new) Rd=#0
2301 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2302 def : Pat <(i32 (zext (i1 (setult (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2303            (i32 (TFR_condset_ii (i1 (CMPGTUrr (i32 IntRegs:$Rt),
2304                                               (i32 IntRegs:$Rs))),
2305                                 1, 0))>,
2306            Requires<[HasV4T]>;
2307
2308 // For the sequence
2309 //   zext( setlt ( Rs, Rt))
2310 // Generate
2311 //   Pd=cmp.lt(Rs, Rt)
2312 //   if (Pd.new) Rd=#1
2313 //   if (!Pd.new) Rd=#0
2314 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2315 def : Pat <(i32 (zext (i1 (setlt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2316            (i32 (TFR_condset_ii (i1 (CMPGTrr (i32 IntRegs:$Rt),
2317                                              (i32 IntRegs:$Rs))),
2318                                 1, 0))>,
2319            Requires<[HasV4T]>;
2320
2321 // For the sequence
2322 //   zext( setugt ( Rs, Rt))
2323 // Generate
2324 //   Pd=cmp.gtu(Rs, Rt)
2325 //   if (Pd.new) Rd=#1
2326 //   if (!Pd.new) Rd=#0
2327 def : Pat <(i32 (zext (i1 (setugt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2328            (i32 (TFR_condset_ii (i1 (CMPGTUrr (i32 IntRegs:$Rs),
2329                                               (i32 IntRegs:$Rt))),
2330                                 1, 0))>,
2331            Requires<[HasV4T]>;
2332
2333 // This pattern interefers with coremark performance, not implementing at this
2334 // time.
2335 // For the sequence
2336 //   zext( setgt ( Rs, Rt))
2337 // Generate
2338 //   Pd=cmp.gt(Rs, Rt)
2339 //   if (Pd.new) Rd=#1
2340 //   if (!Pd.new) Rd=#0
2341
2342 // For the sequence
2343 //   zext( setuge ( Rs, Rt))
2344 // Generate
2345 //   Pd=cmp.ltu(Rs, Rt)
2346 //   if (Pd.new) Rd=#0
2347 //   if (!Pd.new) Rd=#1
2348 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2349 def : Pat <(i32 (zext (i1 (setuge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2350            (i32 (TFR_condset_ii (i1 (CMPGTUrr (i32 IntRegs:$Rt),
2351                                               (i32 IntRegs:$Rs))),
2352                                 0, 1))>,
2353            Requires<[HasV4T]>;
2354
2355 // For the sequence
2356 //   zext( setge ( Rs, Rt))
2357 // Generate
2358 //   Pd=cmp.lt(Rs, Rt)
2359 //   if (Pd.new) Rd=#0
2360 //   if (!Pd.new) Rd=#1
2361 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2362 def : Pat <(i32 (zext (i1 (setge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2363            (i32 (TFR_condset_ii (i1 (CMPGTrr (i32 IntRegs:$Rt),
2364                                              (i32 IntRegs:$Rs))),
2365                                 0, 1))>,
2366            Requires<[HasV4T]>;
2367
2368 // For the sequence
2369 //   zext( setule ( Rs, Rt))
2370 // Generate
2371 //   Pd=cmp.gtu(Rs, Rt)
2372 //   if (Pd.new) Rd=#0
2373 //   if (!Pd.new) Rd=#1
2374 def : Pat <(i32 (zext (i1 (setule (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2375            (i32 (TFR_condset_ii (i1 (CMPGTUrr (i32 IntRegs:$Rs),
2376                                               (i32 IntRegs:$Rt))),
2377                                 0, 1))>,
2378            Requires<[HasV4T]>;
2379
2380 // For the sequence
2381 //   zext( setle ( Rs, Rt))
2382 // Generate
2383 //   Pd=cmp.gt(Rs, Rt)
2384 //   if (Pd.new) Rd=#0
2385 //   if (!Pd.new) Rd=#1
2386 def : Pat <(i32 (zext (i1 (setle (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2387            (i32 (TFR_condset_ii (i1 (CMPGTrr (i32 IntRegs:$Rs),
2388                                              (i32 IntRegs:$Rt))),
2389                                 0, 1))>,
2390            Requires<[HasV4T]>;
2391
2392 // For the sequence
2393 //   zext( setult ( and(Rs, 255), u8))
2394 // Use the isdigit transformation below
2395
2396 // Generate code of the form 'mux_ii(cmpbgtu(Rdd, C-1),0,1)'
2397 // for C code of the form r = ((c>='0') & (c<='9')) ? 1 : 0;.
2398 // The isdigit transformation relies on two 'clever' aspects:
2399 // 1) The data type is unsigned which allows us to eliminate a zero test after
2400 //    biasing the expression by 48. We are depending on the representation of
2401 //    the unsigned types, and semantics.
2402 // 2) The front end has converted <= 9 into < 10 on entry to LLVM
2403 //
2404 // For the C code:
2405 //   retval = ((c>='0') & (c<='9')) ? 1 : 0;
2406 // The code is transformed upstream of llvm into
2407 //   retval = (c-48) < 10 ? 1 : 0;
2408 let AddedComplexity = 139 in
2409 def : Pat <(i32 (zext (i1 (setult (i32 (and (i32 IntRegs:$src1), 255)),
2410                                   u7StrictPosImmPred:$src2)))),
2411   (i32 (MUX_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$src1),
2412                                  (DEC_CONST_BYTE u7StrictPosImmPred:$src2))),
2413                    0, 1))>,
2414                    Requires<[HasV4T]>;
2415
2416 // Pd=cmpb.gtu(Rs,Rt)
2417 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU",
2418 InputType = "reg" in
2419 def CMPbGTUrr_V4 : MInst<(outs PredRegs:$dst),
2420             (ins IntRegs:$src1, IntRegs:$src2),
2421             "$dst = cmpb.gtu($src1, $src2)",
2422             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2423                                              (and (i32 IntRegs:$src2), 255)))]>,
2424             Requires<[HasV4T]>, ImmRegRel;
2425
2426 // Following instruction is not being extended as it results into the incorrect
2427 // code for negative numbers.
2428
2429 // Signed half compare(.eq) ri.
2430 // Pd=cmph.eq(Rs,#s8)
2431 let isCompare = 1, validSubTargets = HasV4SubT in
2432 def CMPhEQri_V4 : MInst<(outs PredRegs:$dst),
2433             (ins IntRegs:$src1, s8Imm:$src2),
2434             "$dst = cmph.eq($src1, #$src2)",
2435             [(set (i1 PredRegs:$dst), (seteq (and (i32 IntRegs:$src1), 65535),
2436                                              s8ImmPred:$src2))]>,
2437             Requires<[HasV4T]>;
2438
2439 // Signed half compare(.eq) rr.
2440 // Case 1: xor + and, then compare:
2441 //   r0=xor(r0,r1)
2442 //   r0=and(r0,#0xffff)
2443 //   p0=cmp.eq(r0,#0)
2444 // Pd=cmph.eq(Rs,Rt)
2445 let isCompare = 1, validSubTargets = HasV4SubT in
2446 def CMPhEQrr_xor_V4 : MInst<(outs PredRegs:$dst),
2447             (ins IntRegs:$src1, IntRegs:$src2),
2448             "$dst = cmph.eq($src1, $src2)",
2449             [(set (i1 PredRegs:$dst), (seteq (and (xor (i32 IntRegs:$src1),
2450                                                        (i32 IntRegs:$src2)),
2451                                                   65535), 0))]>,
2452             Requires<[HasV4T]>;
2453
2454 // Signed half compare(.eq) rr.
2455 // Case 2: shift left 16 bits then compare:
2456 //   r0=asl(r0,16)
2457 //   r1=asl(r1,16)
2458 //   p0=cmp.eq(r0,r1)
2459 // Pd=cmph.eq(Rs,Rt)
2460 let isCompare = 1, validSubTargets = HasV4SubT in
2461 def CMPhEQrr_shl_V4 : MInst<(outs PredRegs:$dst),
2462             (ins IntRegs:$src1, IntRegs:$src2),
2463             "$dst = cmph.eq($src1, $src2)",
2464             [(set (i1 PredRegs:$dst),
2465                   (seteq (shl (i32 IntRegs:$src1), (i32 16)),
2466                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
2467             Requires<[HasV4T]>;
2468
2469 /* Incorrect Pattern -- immediate should be right shifted before being
2470 used in the cmph.gt instruction.
2471 // Signed half compare(.gt) ri.
2472 // Pd=cmph.gt(Rs,#s8)
2473
2474 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
2475 isCompare = 1, validSubTargets = HasV4SubT in
2476 def CMPhGTri_V4 : MInst<(outs PredRegs:$dst),
2477             (ins IntRegs:$src1, s8Ext:$src2),
2478             "$dst = cmph.gt($src1, #$src2)",
2479             [(set (i1 PredRegs:$dst),
2480                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
2481                          s8ExtPred:$src2))]>,
2482             Requires<[HasV4T]>;
2483 */
2484
2485 // Signed half compare(.gt) rr.
2486 // Pd=cmph.gt(Rs,Rt)
2487 let isCompare = 1, validSubTargets = HasV4SubT in
2488 def CMPhGTrr_shl_V4 : MInst<(outs PredRegs:$dst),
2489             (ins IntRegs:$src1, IntRegs:$src2),
2490             "$dst = cmph.gt($src1, $src2)",
2491             [(set (i1 PredRegs:$dst),
2492                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
2493                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
2494             Requires<[HasV4T]>;
2495
2496 // Unsigned half compare rr (.gtu).
2497 // Pd=cmph.gtu(Rs,Rt)
2498 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
2499 InputType = "reg" in
2500 def CMPhGTUrr_V4 : MInst<(outs PredRegs:$dst),
2501             (ins IntRegs:$src1, IntRegs:$src2),
2502             "$dst = cmph.gtu($src1, $src2)",
2503             [(set (i1 PredRegs:$dst),
2504                   (setugt (and (i32 IntRegs:$src1), 65535),
2505                           (and (i32 IntRegs:$src2), 65535)))]>,
2506             Requires<[HasV4T]>, ImmRegRel;
2507
2508 // Unsigned half compare ri (.gtu).
2509 // Pd=cmph.gtu(Rs,#u7)
2510 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
2511 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
2512 InputType = "imm" in
2513 def CMPhGTUri_V4 : MInst<(outs PredRegs:$dst),
2514             (ins IntRegs:$src1, u7Ext:$src2),
2515             "$dst = cmph.gtu($src1, #$src2)",
2516             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 65535),
2517                                               u7ExtPred:$src2))]>,
2518             Requires<[HasV4T]>, ImmRegRel;
2519
2520 let validSubTargets = HasV4SubT in
2521 def NTSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2522     "$dst = !tstbit($src1, $src2)",
2523     [(set (i1 PredRegs:$dst),
2524           (seteq (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>,
2525     Requires<[HasV4T]>;
2526
2527 let validSubTargets = HasV4SubT in
2528 def NTSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2529     "$dst = !tstbit($src1, $src2)",
2530     [(set (i1 PredRegs:$dst),
2531           (seteq (and (shl 1, u5ImmPred:$src2), (i32 IntRegs:$src1)), 0))]>,
2532     Requires<[HasV4T]>;
2533
2534 //===----------------------------------------------------------------------===//
2535 // XTYPE/PRED -
2536 //===----------------------------------------------------------------------===//
2537
2538 //Deallocate frame and return.
2539 //    dealloc_return
2540 let isReturn = 1, isTerminator = 1, isBarrier = 1, isPredicable = 1,
2541   Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1 in {
2542   def DEALLOC_RET_V4 : NVInst_V4<(outs), (ins i32imm:$amt1),
2543             "dealloc_return",
2544             []>,
2545             Requires<[HasV4T]>;
2546 }
2547
2548 // Restore registers and dealloc return function call.
2549 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2550   Defs = [R29, R30, R31, PC] in {
2551   def RESTORE_DEALLOC_RET_JMP_V4 : JInst<(outs),
2552                                    (ins calltarget:$dst),
2553              "jump $dst // Restore_and_dealloc_return",
2554              []>,
2555              Requires<[HasV4T]>;
2556 }
2557
2558 // Restore registers and dealloc frame before a tail call.
2559 let isCall = 1, isBarrier = 1,
2560   Defs = [R29, R30, R31, PC] in {
2561   def RESTORE_DEALLOC_BEFORE_TAILCALL_V4 : JInst<(outs),
2562                                            (ins calltarget:$dst),
2563              "call $dst // Restore_and_dealloc_before_tailcall",
2564              []>,
2565              Requires<[HasV4T]>;
2566 }
2567
2568 // Save registers function call.
2569 let isCall = 1, isBarrier = 1,
2570   Uses = [R29, R31] in {
2571   def SAVE_REGISTERS_CALL_V4 : JInst<(outs),
2572                                (ins calltarget:$dst),
2573              "call $dst // Save_calle_saved_registers",
2574              []>,
2575              Requires<[HasV4T]>;
2576 }
2577
2578 //    if (Ps) dealloc_return
2579 let isReturn = 1, isTerminator = 1,
2580     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
2581     isPredicated = 1 in {
2582   def DEALLOC_RET_cPt_V4 : NVInst_V4<(outs),
2583                            (ins PredRegs:$src1, i32imm:$amt1),
2584             "if ($src1) dealloc_return",
2585             []>,
2586             Requires<[HasV4T]>;
2587 }
2588
2589 //    if (!Ps) dealloc_return
2590 let isReturn = 1, isTerminator = 1,
2591     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
2592     isPredicated = 1 in {
2593   def DEALLOC_RET_cNotPt_V4 : NVInst_V4<(outs), (ins PredRegs:$src1,
2594                                                      i32imm:$amt1),
2595             "if (!$src1) dealloc_return",
2596             []>,
2597             Requires<[HasV4T]>;
2598 }
2599
2600 //    if (Ps.new) dealloc_return:nt
2601 let isReturn = 1, isTerminator = 1,
2602     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
2603     isPredicated = 1 in {
2604   def DEALLOC_RET_cdnPnt_V4 : NVInst_V4<(outs), (ins PredRegs:$src1,
2605                                                      i32imm:$amt1),
2606             "if ($src1.new) dealloc_return:nt",
2607             []>,
2608             Requires<[HasV4T]>;
2609 }
2610
2611 //    if (!Ps.new) dealloc_return:nt
2612 let isReturn = 1, isTerminator = 1,
2613     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
2614     isPredicated = 1 in {
2615   def DEALLOC_RET_cNotdnPnt_V4 : NVInst_V4<(outs), (ins PredRegs:$src1,
2616                                                         i32imm:$amt1),
2617             "if (!$src1.new) dealloc_return:nt",
2618             []>,
2619             Requires<[HasV4T]>;
2620 }
2621
2622 //    if (Ps.new) dealloc_return:t
2623 let isReturn = 1, isTerminator = 1,
2624     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
2625     isPredicated = 1 in {
2626   def DEALLOC_RET_cdnPt_V4 : NVInst_V4<(outs), (ins PredRegs:$src1,
2627                                                     i32imm:$amt1),
2628             "if ($src1.new) dealloc_return:t",
2629             []>,
2630             Requires<[HasV4T]>;
2631 }
2632
2633 //    if (!Ps.new) dealloc_return:nt
2634 let isReturn = 1, isTerminator = 1,
2635     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
2636     isPredicated = 1 in {
2637   def DEALLOC_RET_cNotdnPt_V4 : NVInst_V4<(outs), (ins PredRegs:$src1,
2638                                                        i32imm:$amt1),
2639             "if (!$src1.new) dealloc_return:t",
2640             []>,
2641             Requires<[HasV4T]>;
2642 }
2643
2644 // Load/Store with absolute addressing mode
2645 // memw(#u6)=Rt
2646
2647 multiclass ST_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
2648                            bit isPredNew> {
2649   let isPredicatedNew = isPredNew in
2650   def NAME#_V4 : STInst2<(outs),
2651             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
2652             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2653             ") ")#mnemonic#"(##$absaddr) = $src2",
2654             []>,
2655             Requires<[HasV4T]>;
2656 }
2657
2658 multiclass ST_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2659   let isPredicatedFalse = PredNot in {
2660     defm _c#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 0>;
2661     // Predicate new
2662     defm _cdn#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 1>;
2663   }
2664 }
2665
2666 let isNVStorable = 1, isExtended = 1, neverHasSideEffects = 1 in
2667 multiclass ST_Abs<string mnemonic, string CextOp, RegisterClass RC> {
2668   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
2669     let opExtendable = 0, isPredicable = 1 in
2670     def NAME#_V4 : STInst2<(outs),
2671             (ins u0AlwaysExt:$absaddr, RC:$src),
2672             mnemonic#"(##$absaddr) = $src",
2673             []>,
2674             Requires<[HasV4T]>;
2675
2676     let opExtendable = 1, isPredicated = 1 in {
2677       defm Pt : ST_Abs_Pred<mnemonic, RC, 0>;
2678       defm NotPt : ST_Abs_Pred<mnemonic, RC, 1>;
2679     }
2680   }
2681 }
2682
2683 multiclass ST_Abs_Predbase_nv<string mnemonic, RegisterClass RC, bit isNot,
2684                            bit isPredNew> {
2685   let isPredicatedNew = isPredNew in
2686   def NAME#_nv_V4 : NVInst_V4<(outs),
2687             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
2688             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2689             ") ")#mnemonic#"(##$absaddr) = $src2.new",
2690             []>,
2691             Requires<[HasV4T]>;
2692 }
2693
2694 multiclass ST_Abs_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
2695   let isPredicatedFalse = PredNot in {
2696     defm _c#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 0>;
2697     // Predicate new
2698     defm _cdn#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 1>;
2699   }
2700 }
2701
2702 let mayStore = 1, isNVStore = 1, isExtended = 1, neverHasSideEffects = 1 in
2703 multiclass ST_Abs_nv<string mnemonic, string CextOp, RegisterClass RC> {
2704   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
2705     let opExtendable = 0, isPredicable = 1 in
2706     def NAME#_nv_V4 : NVInst_V4<(outs),
2707             (ins u0AlwaysExt:$absaddr, RC:$src),
2708             mnemonic#"(##$absaddr) = $src.new",
2709             []>,
2710             Requires<[HasV4T]>;
2711
2712     let opExtendable = 1, isPredicated = 1 in {
2713       defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
2714       defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
2715     }
2716   }
2717 }
2718
2719 let addrMode = Absolute in {
2720   let accessSize = ByteAccess in
2721     defm STrib_abs : ST_Abs<"memb", "STrib", IntRegs>,
2722                      ST_Abs_nv<"memb", "STrib", IntRegs>, AddrModeRel;
2723
2724   let accessSize = HalfWordAccess in
2725     defm STrih_abs : ST_Abs<"memh", "STrih", IntRegs>,
2726                      ST_Abs_nv<"memh", "STrih", IntRegs>, AddrModeRel;
2727
2728   let accessSize = WordAccess in
2729     defm STriw_abs : ST_Abs<"memw", "STriw", IntRegs>,
2730                      ST_Abs_nv<"memw", "STriw", IntRegs>, AddrModeRel;
2731
2732   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2733     defm STrid_abs : ST_Abs<"memd", "STrid", DoubleRegs>, AddrModeRel;
2734 }
2735
2736 let Predicates = [HasV4T], AddedComplexity = 30 in {
2737 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
2738                         (HexagonCONST32 tglobaladdr:$absaddr)),
2739           (STrib_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
2740
2741 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
2742                           (HexagonCONST32 tglobaladdr:$absaddr)),
2743           (STrih_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
2744
2745 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32 tglobaladdr:$absaddr)),
2746           (STriw_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
2747
2748 def : Pat<(store (i64 DoubleRegs:$src1),
2749                  (HexagonCONST32 tglobaladdr:$absaddr)),
2750           (STrid_abs_V4 tglobaladdr: $absaddr, DoubleRegs: $src1)>;
2751 }
2752
2753 //===----------------------------------------------------------------------===//
2754 // multiclass for store instructions with GP-relative addressing mode.
2755 // mem[bhwd](#global)=Rt
2756 // if ([!]Pv[.new]) mem[bhwd](##global) = Rt
2757 //===----------------------------------------------------------------------===//
2758 multiclass ST_GP<string mnemonic, string BaseOp, RegisterClass RC> {
2759   let BaseOpcode = BaseOp, isPredicable = 1 in
2760   def NAME#_V4 : STInst2<(outs),
2761           (ins globaladdress:$global, RC:$src),
2762           mnemonic#"(#$global) = $src",
2763           []>;
2764
2765   // When GP-relative instructions are predicated, their addressing mode is
2766   // changed to absolute and they are always constant extended.
2767   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
2768   isPredicated = 1 in {
2769     defm Pt : ST_Abs_Pred <mnemonic, RC, 0>;
2770     defm NotPt : ST_Abs_Pred <mnemonic, RC, 1>;
2771   }
2772 }
2773
2774 let mayStore = 1, isNVStore = 1 in
2775 multiclass ST_GP_nv<string mnemonic, string BaseOp, RegisterClass RC> {
2776   let BaseOpcode = BaseOp, isPredicable = 1 in
2777   def NAME#_nv_V4 : NVInst_V4<(outs),
2778           (ins u0AlwaysExt:$global, RC:$src),
2779           mnemonic#"(#$global) = $src.new",
2780           []>,
2781           Requires<[HasV4T]>;
2782
2783   // When GP-relative instructions are predicated, their addressing mode is
2784   // changed to absolute and they are always constant extended.
2785   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
2786   isPredicated = 1 in {
2787     defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
2788     defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
2789   }
2790 }
2791
2792 let validSubTargets = HasV4SubT,  validSubTargets = HasV4SubT in {
2793 defm STd_GP : ST_GP <"memd", "STd_GP", DoubleRegs>,
2794               ST_GP_nv<"memd", "STd_GP", DoubleRegs>, NewValueRel ;
2795 defm STb_GP : ST_GP<"memb",  "STb_GP", IntRegs>,
2796               ST_GP_nv<"memb", "STb_GP", IntRegs>, NewValueRel ;
2797 defm STh_GP : ST_GP<"memh",  "STh_GP", IntRegs>,
2798               ST_GP_nv<"memh", "STh_GP", IntRegs>, NewValueRel ;
2799 defm STw_GP : ST_GP<"memw",  "STw_GP", IntRegs>,
2800               ST_GP_nv<"memw", "STw_GP", IntRegs>, NewValueRel ;
2801 }
2802
2803 // 64 bit atomic store
2804 def : Pat <(atomic_store_64 (HexagonCONST32_GP tglobaladdr:$global),
2805                             (i64 DoubleRegs:$src1)),
2806            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
2807            Requires<[HasV4T]>;
2808
2809 // Map from store(globaladdress) -> memd(#foo)
2810 let AddedComplexity = 100 in
2811 def : Pat <(store (i64 DoubleRegs:$src1),
2812                   (HexagonCONST32_GP tglobaladdr:$global)),
2813            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>;
2814
2815 // 8 bit atomic store
2816 def : Pat < (atomic_store_8 (HexagonCONST32_GP tglobaladdr:$global),
2817                             (i32 IntRegs:$src1)),
2818             (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
2819
2820 // Map from store(globaladdress) -> memb(#foo)
2821 let AddedComplexity = 100 in
2822 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
2823           (HexagonCONST32_GP tglobaladdr:$global)),
2824           (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
2825
2826 // Map from "i1 = constant<-1>; memw(CONST32(#foo)) = i1"
2827 //       to "r0 = 1; memw(#foo) = r0"
2828 let AddedComplexity = 100 in
2829 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
2830           (STb_GP_V4 tglobaladdr:$global, (TFRI 1))>;
2831
2832 def : Pat<(atomic_store_16 (HexagonCONST32_GP tglobaladdr:$global),
2833                            (i32 IntRegs:$src1)),
2834           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
2835
2836 // Map from store(globaladdress) -> memh(#foo)
2837 let AddedComplexity = 100 in
2838 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
2839                          (HexagonCONST32_GP tglobaladdr:$global)),
2840           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
2841
2842 // 32 bit atomic store
2843 def : Pat<(atomic_store_32 (HexagonCONST32_GP tglobaladdr:$global),
2844                            (i32 IntRegs:$src1)),
2845           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
2846
2847 // Map from store(globaladdress) -> memw(#foo)
2848 let AddedComplexity = 100 in
2849 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
2850           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
2851
2852 //===----------------------------------------------------------------------===//
2853 // Multiclass for the load instructions with absolute addressing mode.
2854 //===----------------------------------------------------------------------===//
2855 multiclass LD_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
2856                            bit isPredNew> {
2857   let isPredicatedNew = isPredNew in
2858   def NAME : LDInst2<(outs RC:$dst),
2859             (ins PredRegs:$src1, u0AlwaysExt:$absaddr),
2860             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2861             ") ")#"$dst = "#mnemonic#"(##$absaddr)",
2862             []>,
2863             Requires<[HasV4T]>;
2864 }
2865
2866 multiclass LD_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2867   let isPredicatedFalse = PredNot in {
2868     defm _c#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 0>;
2869     // Predicate new
2870     defm _cdn#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 1>;
2871   }
2872 }
2873
2874 let isExtended = 1, neverHasSideEffects = 1 in
2875 multiclass LD_Abs<string mnemonic, string CextOp, RegisterClass RC> {
2876   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
2877     let  opExtendable = 1, isPredicable = 1 in
2878     def NAME#_V4 : LDInst2<(outs RC:$dst),
2879             (ins u0AlwaysExt:$absaddr),
2880             "$dst = "#mnemonic#"(##$absaddr)",
2881             []>,
2882             Requires<[HasV4T]>;
2883
2884     let opExtendable = 2, isPredicated = 1 in {
2885       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
2886       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
2887     }
2888   }
2889 }
2890
2891 let addrMode = Absolute in {
2892   let accessSize = ByteAccess in {
2893     defm LDrib_abs  : LD_Abs<"memb", "LDrib", IntRegs>, AddrModeRel;
2894     defm LDriub_abs : LD_Abs<"memub", "LDriub", IntRegs>, AddrModeRel;
2895   }
2896   let accessSize = HalfWordAccess in {
2897     defm LDrih_abs  : LD_Abs<"memh", "LDrih", IntRegs>, AddrModeRel;
2898     defm LDriuh_abs : LD_Abs<"memuh", "LDriuh", IntRegs>, AddrModeRel;
2899   }
2900   let accessSize = WordAccess in
2901     defm LDriw_abs  : LD_Abs<"memw", "LDriw", IntRegs>, AddrModeRel;
2902
2903   let accessSize = DoubleWordAccess in
2904     defm LDrid_abs : LD_Abs<"memd",  "LDrid", DoubleRegs>, AddrModeRel;
2905 }
2906
2907 let Predicates = [HasV4T], AddedComplexity  = 30 in {
2908 def : Pat<(i32 (load (HexagonCONST32 tglobaladdr:$absaddr))),
2909           (LDriw_abs_V4 tglobaladdr: $absaddr)>;
2910
2911 def : Pat<(i32 (sextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
2912           (LDrib_abs_V4 tglobaladdr:$absaddr)>;
2913
2914 def : Pat<(i32 (zextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
2915           (LDriub_abs_V4 tglobaladdr:$absaddr)>;
2916
2917 def : Pat<(i32 (sextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
2918           (LDrih_abs_V4 tglobaladdr:$absaddr)>;
2919
2920 def : Pat<(i32 (zextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
2921           (LDriuh_abs_V4 tglobaladdr:$absaddr)>;
2922 }
2923
2924 //===----------------------------------------------------------------------===//
2925 // multiclass for load instructions with GP-relative addressing mode.
2926 // Rx=mem[bhwd](##global)
2927 // if ([!]Pv[.new]) Rx=mem[bhwd](##global)
2928 //===----------------------------------------------------------------------===//
2929 let neverHasSideEffects = 1, validSubTargets = HasV4SubT in
2930 multiclass LD_GP<string mnemonic, string BaseOp, RegisterClass RC> {
2931   let BaseOpcode = BaseOp in {
2932     let isPredicable = 1 in
2933     def NAME#_V4 : LDInst2<(outs RC:$dst),
2934             (ins globaladdress:$global),
2935             "$dst = "#mnemonic#"(#$global)",
2936             []>;
2937
2938     let isExtended = 1, opExtendable = 2, isPredicated = 1 in {
2939       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
2940       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
2941     }
2942   }
2943 }
2944
2945 defm LDd_GP  : LD_GP<"memd",  "LDd_GP",  DoubleRegs>;
2946 defm LDb_GP  : LD_GP<"memb",  "LDb_GP",  IntRegs>;
2947 defm LDub_GP : LD_GP<"memub", "LDub_GP", IntRegs>;
2948 defm LDh_GP  : LD_GP<"memh",  "LDh_GP",  IntRegs>;
2949 defm LDuh_GP : LD_GP<"memuh", "LDuh_GP", IntRegs>;
2950 defm LDw_GP  : LD_GP<"memw",  "LDw_GP",  IntRegs>;
2951
2952 def : Pat <(atomic_load_64 (HexagonCONST32_GP tglobaladdr:$global)),
2953            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
2954
2955 def : Pat <(atomic_load_32 (HexagonCONST32_GP tglobaladdr:$global)),
2956            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
2957
2958 def : Pat <(atomic_load_16 (HexagonCONST32_GP tglobaladdr:$global)),
2959            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
2960
2961 def : Pat <(atomic_load_8 (HexagonCONST32_GP tglobaladdr:$global)),
2962            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
2963
2964 // Map from load(globaladdress) -> memw(#foo + 0)
2965 let AddedComplexity = 100 in
2966 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
2967            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
2968
2969 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress), Pd = Rd
2970 let AddedComplexity = 100 in
2971 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
2972            (i1 (TFR_PdRs (i32 (LDb_GP_V4 tglobaladdr:$global))))>;
2973
2974 // When the Interprocedural Global Variable optimizer realizes that a certain
2975 // global variable takes only two constant values, it shrinks the global to
2976 // a boolean. Catch those loads here in the following 3 patterns.
2977 let AddedComplexity = 100 in
2978 def : Pat <(i32 (extloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
2979            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
2980
2981 let AddedComplexity = 100 in
2982 def : Pat <(i32 (sextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
2983            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
2984
2985 // Map from load(globaladdress) -> memb(#foo)
2986 let AddedComplexity = 100 in
2987 def : Pat <(i32 (extloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
2988            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
2989
2990 // Map from load(globaladdress) -> memb(#foo)
2991 let AddedComplexity = 100 in
2992 def : Pat <(i32 (sextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
2993            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
2994
2995 let AddedComplexity = 100 in
2996 def : Pat <(i32 (zextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
2997            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
2998
2999 // Map from load(globaladdress) -> memub(#foo)
3000 let AddedComplexity = 100 in
3001 def : Pat <(i32 (zextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3002            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3003
3004 // Map from load(globaladdress) -> memh(#foo)
3005 let AddedComplexity = 100 in
3006 def : Pat <(i32 (extloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3007            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
3008
3009 // Map from load(globaladdress) -> memh(#foo)
3010 let AddedComplexity = 100 in
3011 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3012            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
3013
3014 // Map from load(globaladdress) -> memuh(#foo)
3015 let AddedComplexity = 100 in
3016 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3017            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
3018
3019 // Map from load(globaladdress) -> memw(#foo)
3020 let AddedComplexity = 100 in
3021 def : Pat <(i32 (load (HexagonCONST32_GP tglobaladdr:$global))),
3022            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
3023
3024
3025 // Transfer global address into a register
3026 let AddedComplexity=50, isMoveImm = 1, isReMaterializable = 1 in
3027 def TFRI_V4 : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$src1),
3028            "$dst = ##$src1",
3029            [(set IntRegs:$dst, (HexagonCONST32 tglobaladdr:$src1))]>,
3030            Requires<[HasV4T]>;
3031
3032 // Transfer a block address into a register
3033 def : Pat<(HexagonCONST32_GP tblockaddress:$src1),
3034           (TFRI_V4 tblockaddress:$src1)>,
3035           Requires<[HasV4T]>;
3036
3037 let AddedComplexity=50, neverHasSideEffects = 1, isPredicated = 1 in
3038 def TFRI_cPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3039                            (ins PredRegs:$src1, globaladdress:$src2),
3040            "if($src1) $dst = ##$src2",
3041            []>,
3042            Requires<[HasV4T]>;
3043
3044 let AddedComplexity=50, neverHasSideEffects = 1, isPredicated = 1 in
3045 def TFRI_cNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3046                               (ins PredRegs:$src1, globaladdress:$src2),
3047            "if(!$src1) $dst = ##$src2",
3048            []>,
3049            Requires<[HasV4T]>;
3050
3051 let AddedComplexity=50, neverHasSideEffects = 1, isPredicated = 1 in
3052 def TFRI_cdnPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3053                              (ins PredRegs:$src1, globaladdress:$src2),
3054            "if($src1.new) $dst = ##$src2",
3055            []>,
3056            Requires<[HasV4T]>;
3057
3058 let AddedComplexity=50, neverHasSideEffects = 1, isPredicated = 1 in
3059 def TFRI_cdnNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3060                                 (ins PredRegs:$src1, globaladdress:$src2),
3061            "if(!$src1.new) $dst = ##$src2",
3062            []>,
3063            Requires<[HasV4T]>;
3064
3065 let AddedComplexity = 50, Predicates = [HasV4T] in
3066 def : Pat<(HexagonCONST32_GP tglobaladdr:$src1),
3067            (TFRI_V4 tglobaladdr:$src1)>;
3068
3069
3070 // Load - Indirect with long offset: These instructions take global address
3071 // as an operand
3072 let AddedComplexity = 10 in
3073 def LDrid_ind_lo_V4 : LDInst<(outs DoubleRegs:$dst),
3074             (ins IntRegs:$src1, u2Imm:$src2, globaladdress:$offset),
3075             "$dst=memd($src1<<#$src2+##$offset)",
3076             [(set (i64 DoubleRegs:$dst),
3077                   (load (add (shl IntRegs:$src1, u2ImmPred:$src2),
3078                         (HexagonCONST32 tglobaladdr:$offset))))]>,
3079             Requires<[HasV4T]>;
3080
3081 let AddedComplexity = 10 in
3082 multiclass LD_indirect_lo<string OpcStr, PatFrag OpNode> {
3083   def _lo_V4 : LDInst<(outs IntRegs:$dst),
3084             (ins IntRegs:$src1, u2Imm:$src2, globaladdress:$offset),
3085             !strconcat("$dst = ",
3086             !strconcat(OpcStr, "($src1<<#$src2+##$offset)")),
3087             [(set IntRegs:$dst,
3088                   (i32 (OpNode (add (shl IntRegs:$src1, u2ImmPred:$src2),
3089                           (HexagonCONST32 tglobaladdr:$offset)))))]>,
3090             Requires<[HasV4T]>;
3091 }
3092
3093 defm LDrib_ind : LD_indirect_lo<"memb", sextloadi8>;
3094 defm LDriub_ind : LD_indirect_lo<"memub", zextloadi8>;
3095 defm LDrih_ind : LD_indirect_lo<"memh", sextloadi16>;
3096 defm LDriuh_ind : LD_indirect_lo<"memuh", zextloadi16>;
3097 defm LDriw_ind : LD_indirect_lo<"memw", load>;
3098
3099 // Store - Indirect with long offset: These instructions take global address
3100 // as an operand
3101 let AddedComplexity = 10 in
3102 def STrid_ind_lo_V4 : STInst<(outs),
3103             (ins IntRegs:$src1, u2Imm:$src2, globaladdress:$src3,
3104                  DoubleRegs:$src4),
3105             "memd($src1<<#$src2+#$src3) = $src4",
3106             [(store (i64 DoubleRegs:$src4),
3107                  (add (shl IntRegs:$src1, u2ImmPred:$src2),
3108                       (HexagonCONST32 tglobaladdr:$src3)))]>,
3109              Requires<[HasV4T]>;
3110
3111 let AddedComplexity = 10 in
3112 multiclass ST_indirect_lo<string OpcStr, PatFrag OpNode> {
3113   def _lo_V4 : STInst<(outs),
3114             (ins IntRegs:$src1, u2Imm:$src2, globaladdress:$src3,
3115                  IntRegs:$src4),
3116             !strconcat(OpcStr, "($src1<<#$src2+##$src3) = $src4"),
3117             [(OpNode (i32 IntRegs:$src4),
3118                  (add (shl IntRegs:$src1, u2ImmPred:$src2),
3119                       (HexagonCONST32 tglobaladdr:$src3)))]>,
3120              Requires<[HasV4T]>;
3121 }
3122
3123 defm STrib_ind : ST_indirect_lo<"memb", truncstorei8>;
3124 defm STrih_ind : ST_indirect_lo<"memh", truncstorei16>;
3125 defm STriw_ind : ST_indirect_lo<"memw", store>;
3126
3127 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3128 def : Pat<(truncstorei8 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3129           (STrib_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3130
3131 def : Pat<(truncstorei16 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3132           (STrih_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3133
3134 def : Pat<(store (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3135           (STriw_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3136 }
3137
3138 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3139 def : Pat<(i32 (load u0AlwaysExtPred:$src)),
3140           (LDriw_abs_V4 u0AlwaysExtPred:$src)>;
3141
3142 def : Pat<(i32 (sextloadi8 u0AlwaysExtPred:$src)),
3143           (LDrib_abs_V4 u0AlwaysExtPred:$src)>;
3144
3145 def : Pat<(i32 (zextloadi8 u0AlwaysExtPred:$src)),
3146           (LDriub_abs_V4 u0AlwaysExtPred:$src)>;
3147
3148 def : Pat<(i32 (sextloadi16 u0AlwaysExtPred:$src)),
3149           (LDrih_abs_V4 u0AlwaysExtPred:$src)>;
3150
3151 def : Pat<(i32 (zextloadi16 u0AlwaysExtPred:$src)),
3152           (LDriuh_abs_V4 u0AlwaysExtPred:$src)>;
3153 }
3154
3155 // Indexed store word - global address.
3156 // memw(Rs+#u6:2)=#S8
3157 let AddedComplexity = 10 in
3158 def STriw_offset_ext_V4 : STInst<(outs),
3159             (ins IntRegs:$src1, u6_2Imm:$src2, globaladdress:$src3),
3160             "memw($src1+#$src2) = ##$src3",
3161             [(store (HexagonCONST32 tglobaladdr:$src3),
3162                     (add IntRegs:$src1, u6_2ImmPred:$src2))]>,
3163             Requires<[HasV4T]>;
3164
3165
3166 // Indexed store double word - global address.
3167 // memw(Rs+#u6:2)=#S8
3168 let AddedComplexity = 10 in
3169 def STrih_offset_ext_V4 : STInst<(outs),
3170             (ins IntRegs:$src1, u6_1Imm:$src2, globaladdress:$src3),
3171             "memh($src1+#$src2) = ##$src3",
3172             [(truncstorei16 (HexagonCONST32 tglobaladdr:$src3),
3173                     (add IntRegs:$src1, u6_1ImmPred:$src2))]>,
3174             Requires<[HasV4T]>;
3175 // Map from store(globaladdress + x) -> memd(#foo + x)
3176 let AddedComplexity = 100 in
3177 def : Pat<(store (i64 DoubleRegs:$src1),
3178                  FoldGlobalAddrGP:$addr),
3179           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3180           Requires<[HasV4T]>;
3181
3182 def : Pat<(atomic_store_64 FoldGlobalAddrGP:$addr,
3183                            (i64 DoubleRegs:$src1)),
3184           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3185           Requires<[HasV4T]>;
3186
3187 // Map from store(globaladdress + x) -> memb(#foo + x)
3188 let AddedComplexity = 100 in
3189 def : Pat<(truncstorei8 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3190           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3191             Requires<[HasV4T]>;
3192
3193 def : Pat<(atomic_store_8 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3194           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3195             Requires<[HasV4T]>;
3196
3197 // Map from store(globaladdress + x) -> memh(#foo + x)
3198 let AddedComplexity = 100 in
3199 def : Pat<(truncstorei16 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3200           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3201             Requires<[HasV4T]>;
3202
3203 def : Pat<(atomic_store_16 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3204           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3205             Requires<[HasV4T]>;
3206
3207 // Map from store(globaladdress + x) -> memw(#foo + x)
3208 let AddedComplexity = 100 in
3209 def : Pat<(store (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3210           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3211            Requires<[HasV4T]>;
3212
3213 def : Pat<(atomic_store_32 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3214           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3215             Requires<[HasV4T]>;
3216
3217 // Map from load(globaladdress + x) -> memd(#foo + x)
3218 let AddedComplexity = 100 in
3219 def : Pat<(i64 (load FoldGlobalAddrGP:$addr)),
3220           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3221            Requires<[HasV4T]>;
3222
3223 def : Pat<(atomic_load_64 FoldGlobalAddrGP:$addr),
3224           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3225            Requires<[HasV4T]>;
3226
3227 // Map from load(globaladdress + x) -> memb(#foo + x)
3228 let AddedComplexity = 100 in
3229 def : Pat<(i32 (extloadi8 FoldGlobalAddrGP:$addr)),
3230           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3231            Requires<[HasV4T]>;
3232
3233 // Map from load(globaladdress + x) -> memb(#foo + x)
3234 let AddedComplexity = 100 in
3235 def : Pat<(i32 (sextloadi8 FoldGlobalAddrGP:$addr)),
3236           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3237            Requires<[HasV4T]>;
3238
3239 //let AddedComplexity = 100 in
3240 let AddedComplexity = 100 in
3241 def : Pat<(i32 (extloadi16 FoldGlobalAddrGP:$addr)),
3242           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3243            Requires<[HasV4T]>;
3244
3245 // Map from load(globaladdress + x) -> memh(#foo + x)
3246 let AddedComplexity = 100 in
3247 def : Pat<(i32 (sextloadi16 FoldGlobalAddrGP:$addr)),
3248           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3249            Requires<[HasV4T]>;
3250
3251 // Map from load(globaladdress + x) -> memuh(#foo + x)
3252 let AddedComplexity = 100 in
3253 def : Pat<(i32 (zextloadi16 FoldGlobalAddrGP:$addr)),
3254           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3255            Requires<[HasV4T]>;
3256
3257 def : Pat<(atomic_load_16 FoldGlobalAddrGP:$addr),
3258           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3259            Requires<[HasV4T]>;
3260
3261 // Map from load(globaladdress + x) -> memub(#foo + x)
3262 let AddedComplexity = 100 in
3263 def : Pat<(i32 (zextloadi8 FoldGlobalAddrGP:$addr)),
3264           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3265            Requires<[HasV4T]>;
3266
3267 def : Pat<(atomic_load_8 FoldGlobalAddrGP:$addr),
3268           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3269            Requires<[HasV4T]>;
3270
3271 // Map from load(globaladdress + x) -> memw(#foo + x)
3272 let AddedComplexity = 100 in
3273 def : Pat<(i32 (load FoldGlobalAddrGP:$addr)),
3274           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3275            Requires<[HasV4T]>;
3276
3277 def : Pat<(atomic_load_32 FoldGlobalAddrGP:$addr),
3278           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3279            Requires<[HasV4T]>;
3280