lib/Target/Hexagon/HexagonInstrInfoV4.td

   1 //=- HexagonInstrInfoV4.td - Target Desc. for Hexagon Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon V4 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 let hasSideEffects = 0 in
  15 class T_Immext<Operand ImmType>
  16   : EXTENDERInst<(outs), (ins ImmType:$imm),
  17                  "immext(#$imm)", []> {
  18     bits<32> imm;
  19     let IClass = 0b0000;
  20
  21     let Inst{27-16} = imm{31-20};
  22     let Inst{13-0} = imm{19-6};
  23   }
  24
  25 def A4_ext : T_Immext<u26_6Imm>;
  26 let isCodeGenOnly = 1 in {
  27   let isBranch = 1 in
  28     def A4_ext_b : T_Immext<brtarget>;
  29   let isCall = 1 in
  30     def A4_ext_c : T_Immext<calltarget>;
  31   def A4_ext_g : T_Immext<globaladdress>;
  32 }
  33
  34 // Fold (add (CONST32 tglobaladdr:$addr) <offset>) into a global address.
  35 def FoldGlobalAddr : ComplexPattern<i32, 1, "foldGlobalAddress", [], []>;
  36
  37 // Fold (add (CONST32_GP tglobaladdr:$addr) <offset>) into a global address.
  38 def FoldGlobalAddrGP : ComplexPattern<i32, 1, "foldGlobalAddressGP", [], []>;
  39
  40 def NumUsesBelowThresCONST32 : PatFrag<(ops node:$addr),
  41                                        (HexagonCONST32 node:$addr), [{
  42   return hasNumUsesBelowThresGA(N->getOperand(0).getNode());
  43 }]>;
  44
  45 // Hexagon V4 Architecture spec defines 8 instruction classes:
  46 // LD ST ALU32 XTYPE J JR MEMOP NV CR SYSTEM(system is not implemented in the
  47 // compiler)
  48
  49 // LD Instructions:
  50 // ========================================
  51 // Loads (8/16/32/64 bit)
  52 // Deallocframe
  53
  54 // ST Instructions:
  55 // ========================================
  56 // Stores (8/16/32/64 bit)
  57 // Allocframe
  58
  59 // ALU32 Instructions:
  60 // ========================================
  61 // Arithmetic / Logical (32 bit)
  62 // Vector Halfword
  63
  64 // XTYPE Instructions (32/64 bit):
  65 // ========================================
  66 // Arithmetic, Logical, Bit Manipulation
  67 // Multiply (Integer, Fractional, Complex)
  68 // Permute / Vector Permute Operations
  69 // Predicate Operations
  70 // Shift / Shift with Add/Sub/Logical
  71 // Vector Byte ALU
  72 // Vector Halfword (ALU, Shift, Multiply)
  73 // Vector Word (ALU, Shift)
  74
  75 // J Instructions:
  76 // ========================================
  77 // Jump/Call PC-relative
  78
  79 // JR Instructions:
  80 // ========================================
  81 // Jump/Call Register
  82
  83 // MEMOP Instructions:
  84 // ========================================
  85 // Operation on memory (8/16/32 bit)
  86
  87 // NV Instructions:
  88 // ========================================
  89 // New-value Jumps
  90 // New-value Stores
  91
  92 // CR Instructions:
  93 // ========================================
  94 // Control-Register Transfers
  95 // Hardware Loop Setup
  96 // Predicate Logicals & Reductions
  97
  98 // SYSTEM Instructions (not implemented in the compiler):
  99 // ========================================
 100 // Prefetch
 101 // Cache Maintenance
 102 // Bus Operations
 103
 104
 105 //===----------------------------------------------------------------------===//
 106 // ALU32 +
 107 //===----------------------------------------------------------------------===//
 108
 109 class T_ALU32_3op_not<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 110                       bit OpsRev>
 111   : T_ALU32_3op<mnemonic, MajOp, MinOp, OpsRev, 0> {
 112   let AsmString = "$Rd = "#mnemonic#"($Rs, ~$Rt)";
 113 }
 114
 115 let BaseOpcode = "andn_rr", CextOpcode = "andn", isCodeGenOnly = 0 in
 116 def A4_andn    : T_ALU32_3op_not<"and", 0b001, 0b100, 1>;
 117 let BaseOpcode = "orn_rr", CextOpcode = "orn", isCodeGenOnly = 0 in
 118 def A4_orn     : T_ALU32_3op_not<"or",  0b001, 0b101, 1>;
 119
 120 let CextOpcode = "rcmp.eq", isCodeGenOnly = 0 in
 121 def A4_rcmpeq  : T_ALU32_3op<"cmp.eq",  0b011, 0b010, 0, 1>;
 122 let CextOpcode = "!rcmp.eq", isCodeGenOnly = 0 in
 123 def A4_rcmpneq : T_ALU32_3op<"!cmp.eq", 0b011, 0b011, 0, 1>;
 124
 125 let isCodeGenOnly = 0 in {
 126 def C4_cmpneq  : T_ALU32_3op_cmp<"!cmp.eq",  0b00, 1, 1>;
 127 def C4_cmplte  : T_ALU32_3op_cmp<"!cmp.gt",  0b10, 1, 0>;
 128 def C4_cmplteu : T_ALU32_3op_cmp<"!cmp.gtu", 0b11, 1, 0>;
 129 }
 130
 131 // Pats for instruction selection.
 132
 133 // A class to embed the usual comparison patfrags within a zext to i32.
 134 // The seteq/setne frags use "lhs" and "rhs" as operands, so use the same
 135 // names, or else the frag's "body" won't match the operands.
 136 class CmpInReg<PatFrag Op>
 137   : PatFrag<(ops node:$lhs, node:$rhs),(i32 (zext (i1 Op.Fragment)))>;
 138
 139 def: T_cmp32_rr_pat<A4_rcmpeq,  CmpInReg<seteq>, i32>;
 140 def: T_cmp32_rr_pat<A4_rcmpneq, CmpInReg<setne>, i32>;
 141
 142 class T_CMP_rrbh<string mnemonic, bits<3> MinOp, bit IsComm>
 143   : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 144     "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", S_3op_tc_2early_SLOT23>,
 145     ImmRegRel {
 146   let validSubTargets = HasV4SubT;
 147   let InputType = "reg";
 148   let CextOpcode = mnemonic;
 149   let isCompare = 1;
 150   let isCommutable = IsComm;
 151   let hasSideEffects = 0;
 152
 153   bits<2> Pd;
 154   bits<5> Rs;
 155   bits<5> Rt;
 156
 157   let IClass = 0b1100;
 158   let Inst{27-21} = 0b0111110;
 159   let Inst{20-16} = Rs;
 160   let Inst{12-8} = Rt;
 161   let Inst{7-5} = MinOp;
 162   let Inst{1-0} = Pd;
 163 }
 164
 165 let isCodeGenOnly = 0 in {
 166 def A4_cmpbeq  : T_CMP_rrbh<"cmpb.eq",  0b110, 1>;
 167 def A4_cmpbgt  : T_CMP_rrbh<"cmpb.gt",  0b010, 0>;
 168 def A4_cmpbgtu : T_CMP_rrbh<"cmpb.gtu", 0b111, 0>;
 169 def A4_cmpheq  : T_CMP_rrbh<"cmph.eq",  0b011, 1>;
 170 def A4_cmphgt  : T_CMP_rrbh<"cmph.gt",  0b100, 0>;
 171 def A4_cmphgtu : T_CMP_rrbh<"cmph.gtu", 0b101, 0>;
 172 }
 173
 174 class T_CMP_ribh<string mnemonic, bits<2> MajOp, bit IsHalf, bit IsComm,
 175                  Operand ImmType, bit IsImmExt, bit IsImmSigned, int ImmBits>
 176   : ALU64Inst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, ImmType:$Imm),
 177     "$Pd = "#mnemonic#"($Rs, #$Imm)", [], "", ALU64_tc_2early_SLOT23>,
 178     ImmRegRel {
 179   let validSubTargets = HasV4SubT;
 180   let InputType = "imm";
 181   let CextOpcode = mnemonic;
 182   let isCompare = 1;
 183   let isCommutable = IsComm;
 184   let hasSideEffects = 0;
 185   let isExtendable = IsImmExt;
 186   let opExtendable = !if (IsImmExt, 2, 0);
 187   let isExtentSigned = IsImmSigned;
 188   let opExtentBits = ImmBits;
 189
 190   bits<2> Pd;
 191   bits<5> Rs;
 192   bits<8> Imm;
 193
 194   let IClass = 0b1101;
 195   let Inst{27-24} = 0b1101;
 196   let Inst{22-21} = MajOp;
 197   let Inst{20-16} = Rs;
 198   let Inst{12-5} = Imm;
 199   let Inst{4} = 0b0;
 200   let Inst{3} = IsHalf;
 201   let Inst{1-0} = Pd;
 202 }
 203
 204 let isCodeGenOnly = 0 in {
 205 def A4_cmpbeqi  : T_CMP_ribh<"cmpb.eq",  0b00, 0, 1, u8Imm, 0, 0, 8>;
 206 def A4_cmpbgti  : T_CMP_ribh<"cmpb.gt",  0b01, 0, 0, s8Imm, 0, 1, 8>;
 207 def A4_cmpbgtui : T_CMP_ribh<"cmpb.gtu", 0b10, 0, 0, u7Ext, 1, 0, 7>;
 208 def A4_cmpheqi  : T_CMP_ribh<"cmph.eq",  0b00, 1, 1, s8Ext, 1, 1, 8>;
 209 def A4_cmphgti  : T_CMP_ribh<"cmph.gt",  0b01, 1, 0, s8Ext, 1, 1, 8>;
 210 def A4_cmphgtui : T_CMP_ribh<"cmph.gtu", 0b10, 1, 0, u7Ext, 1, 0, 7>;
 211 }
 212 class T_RCMP_EQ_ri<string mnemonic, bit IsNeg>
 213   : ALU32_ri<(outs IntRegs:$Rd), (ins IntRegs:$Rs, s8Ext:$s8),
 214     "$Rd = "#mnemonic#"($Rs, #$s8)", [], "", ALU32_2op_tc_1_SLOT0123>,
 215     ImmRegRel {
 216   let validSubTargets = HasV4SubT;
 217   let InputType = "imm";
 218   let CextOpcode = !if (IsNeg, "!rcmp.eq", "rcmp.eq");
 219   let isExtendable = 1;
 220   let opExtendable = 2;
 221   let isExtentSigned = 1;
 222   let opExtentBits = 8;
 223   let hasNewValue = 1;
 224
 225   bits<5> Rd;
 226   bits<5> Rs;
 227   bits<8> s8;
 228
 229   let IClass = 0b0111;
 230   let Inst{27-24} = 0b0011;
 231   let Inst{22} = 0b1;
 232   let Inst{21} = IsNeg;
 233   let Inst{20-16} = Rs;
 234   let Inst{13} = 0b1;
 235   let Inst{12-5} = s8;
 236   let Inst{4-0} = Rd;
 237 }
 238
 239 let isCodeGenOnly = 0 in {
 240 def A4_rcmpeqi  : T_RCMP_EQ_ri<"cmp.eq",  0>;
 241 def A4_rcmpneqi : T_RCMP_EQ_ri<"!cmp.eq", 1>;
 242 }
 243
 244 def: Pat<(i32 (zext (i1 (seteq (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 245          (A4_rcmpeqi IntRegs:$Rs, s8ExtPred:$s8)>;
 246 def: Pat<(i32 (zext (i1 (setne (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 247          (A4_rcmpneqi IntRegs:$Rs, s8ExtPred:$s8)>;
 248
 249 // Preserve the S2_tstbit_r generation
 250 def: Pat<(i32 (zext (i1 (setne (i32 (and (i32 (shl 1, (i32 IntRegs:$src2))),
 251                                          (i32 IntRegs:$src1))), 0)))),
 252          (C2_muxii (S2_tstbit_r IntRegs:$src1, IntRegs:$src2), 1, 0)>;
 253
 254
 255 //===----------------------------------------------------------------------===//
 256 // ALU32 -
 257 //===----------------------------------------------------------------------===//
 258
 259
 260 //===----------------------------------------------------------------------===//
 261 // ALU32/PERM +
 262 //===----------------------------------------------------------------------===//
 263
 264 // Combine a word and an immediate into a register pair.
 265 let hasSideEffects = 0, isExtentSigned = 1, isExtendable = 1,
 266     opExtentBits = 8 in
 267 class T_Combine1 <bits<2> MajOp, dag ins, string AsmStr>
 268   : ALU32Inst <(outs DoubleRegs:$Rdd), ins, AsmStr> {
 269     bits<5> Rdd;
 270     bits<5> Rs;
 271     bits<8> s8;
 272
 273     let IClass      = 0b0111;
 274     let Inst{27-24} = 0b0011;
 275     let Inst{22-21} = MajOp;
 276     let Inst{20-16} = Rs;
 277     let Inst{13}    = 0b1;
 278     let Inst{12-5}  = s8;
 279     let Inst{4-0}   = Rdd;
 280   }
 281
 282 let opExtendable = 2, isCodeGenOnly = 0 in
 283 def A4_combineri : T_Combine1<0b00, (ins IntRegs:$Rs, s8Ext:$s8),
 284                                     "$Rdd = combine($Rs, #$s8)">;
 285
 286 let opExtendable = 1, isCodeGenOnly = 0 in
 287 def A4_combineir : T_Combine1<0b01, (ins s8Ext:$s8, IntRegs:$Rs),
 288                                     "$Rdd = combine(#$s8, $Rs)">;
 289
 290 def HexagonWrapperCombineRI_V4 :
 291   SDNode<"HexagonISD::WrapperCombineRI_V4", SDTHexagonI64I32I32>;
 292 def HexagonWrapperCombineIR_V4 :
 293   SDNode<"HexagonISD::WrapperCombineIR_V4", SDTHexagonI64I32I32>;
 294
 295 def : Pat <(HexagonWrapperCombineRI_V4 IntRegs:$r, s8ExtPred:$i),
 296            (A4_combineri IntRegs:$r, s8ExtPred:$i)>,
 297           Requires<[HasV4T]>;
 298
 299 def : Pat <(HexagonWrapperCombineIR_V4 s8ExtPred:$i, IntRegs:$r),
 300            (A4_combineir s8ExtPred:$i, IntRegs:$r)>,
 301           Requires<[HasV4T]>;
 302
 303 // A4_combineii: Set two small immediates.
 304 let hasSideEffects = 0, isExtendable = 1, opExtentBits = 6, opExtendable = 2 in
 305 def A4_combineii: ALU32Inst<(outs DoubleRegs:$Rdd), (ins s8Imm:$s8, u6Ext:$U6),
 306   "$Rdd = combine(#$s8, #$U6)"> {
 307     bits<5> Rdd;
 308     bits<8> s8;
 309     bits<6> U6;
 310
 311     let IClass = 0b0111;
 312     let Inst{27-23} = 0b11001;
 313     let Inst{20-16} = U6{5-1};
 314     let Inst{13}    = U6{0};
 315     let Inst{12-5}  = s8;
 316     let Inst{4-0}   = Rdd;
 317   }
 318
 319 //===----------------------------------------------------------------------===//
 320 // ALU32/PERM -
 321 //===----------------------------------------------------------------------===//
 322
 323 //===----------------------------------------------------------------------===//
 324 // LD +
 325 //===----------------------------------------------------------------------===//
 326 //===----------------------------------------------------------------------===//
 327 // Template class for load instructions with Absolute set addressing mode.
 328 //===----------------------------------------------------------------------===//
 329 let isExtended = 1, opExtendable = 2, hasSideEffects = 0,
 330 validSubTargets = HasV4SubT, addrMode = AbsoluteSet in
 331 class T_LD_abs_set<string mnemonic, RegisterClass RC>:
 332             LDInst2<(outs RC:$dst1, IntRegs:$dst2),
 333             (ins u0AlwaysExt:$addr),
 334             "$dst1 = "#mnemonic#"($dst2=##$addr)",
 335             []>,
 336             Requires<[HasV4T]>;
 337
 338 def LDrid_abs_set_V4  : T_LD_abs_set <"memd", DoubleRegs>;
 339 def LDrib_abs_set_V4  : T_LD_abs_set <"memb", IntRegs>;
 340 def LDriub_abs_set_V4 : T_LD_abs_set <"memub", IntRegs>;
 341 def LDrih_abs_set_V4  : T_LD_abs_set <"memh", IntRegs>;
 342 def LDriw_abs_set_V4  : T_LD_abs_set <"memw", IntRegs>;
 343 def LDriuh_abs_set_V4 : T_LD_abs_set <"memuh", IntRegs>;
 344
 345 //===----------------------------------------------------------------------===//
 346 // Template classes for the non-predicated load instructions with
 347 // base + register offset addressing mode
 348 //===----------------------------------------------------------------------===//
 349 class T_load_rr <string mnemonic, RegisterClass RC, bits<3> MajOp>:
 350    LDInst<(outs RC:$dst), (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$u2),
 351   "$dst = "#mnemonic#"($src1 + $src2<<#$u2)",
 352   [], "", V4LDST_tc_ld_SLOT01>, ImmRegShl, AddrModeRel {
 353     bits<5> dst;
 354     bits<5> src1;
 355     bits<5> src2;
 356     bits<2> u2;
 357
 358     let IClass = 0b0011;
 359
 360     let Inst{27-24} = 0b1010;
 361     let Inst{23-21} = MajOp;
 362     let Inst{20-16} = src1;
 363     let Inst{12-8}  = src2;
 364     let Inst{13}    = u2{1};
 365     let Inst{7}     = u2{0};
 366     let Inst{4-0}   = dst;
 367   }
 368
 369 //===----------------------------------------------------------------------===//
 370 // Template classes for the predicated load instructions with
 371 // base + register offset addressing mode
 372 //===----------------------------------------------------------------------===//
 373 let isPredicated =  1 in
 374 class T_pload_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 375                   bit isNot, bit isPredNew>:
 376    LDInst <(outs RC:$dst),
 377            (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$u2),
 378   !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 379   ") ")#"$dst = "#mnemonic#"($src2+$src3<<#$u2)",
 380   [], "", V4LDST_tc_ld_SLOT01>, AddrModeRel {
 381     bits<5> dst;
 382     bits<2> src1;
 383     bits<5> src2;
 384     bits<5> src3;
 385     bits<2> u2;
 386
 387     let isPredicatedFalse = isNot;
 388     let isPredicatedNew = isPredNew;
 389
 390     let IClass = 0b0011;
 391
 392     let Inst{27-26} = 0b00;
 393     let Inst{25}    = isPredNew;
 394     let Inst{24}    = isNot;
 395     let Inst{23-21} = MajOp;
 396     let Inst{20-16} = src2;
 397     let Inst{12-8}  = src3;
 398     let Inst{13}    = u2{1};
 399     let Inst{7}     = u2{0};
 400     let Inst{6-5}   = src1;
 401     let Inst{4-0}   = dst;
 402   }
 403
 404 //===----------------------------------------------------------------------===//
 405 // multiclass for load instructions with base + register offset
 406 // addressing mode
 407 //===----------------------------------------------------------------------===//
 408 let hasSideEffects = 0, addrMode = BaseRegOffset in
 409 multiclass ld_idxd_shl <string mnemonic, string CextOp, RegisterClass RC,
 410                         bits<3> MajOp > {
 411   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl,
 412       InputType = "reg" in {
 413     let isPredicable = 1 in
 414     def L4_#NAME#_rr : T_load_rr <mnemonic, RC, MajOp>;
 415
 416     // Predicated
 417     def L4_p#NAME#t_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 0>;
 418     def L4_p#NAME#f_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 0>;
 419
 420     // Predicated new
 421     def L4_p#NAME#tnew_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 1>;
 422     def L4_p#NAME#fnew_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 1>;
 423   }
 424 }
 425
 426 let hasNewValue = 1, accessSize = ByteAccess, isCodeGenOnly = 0 in {
 427   defm loadrb  : ld_idxd_shl<"memb", "LDrib", IntRegs, 0b000>;
 428   defm loadrub : ld_idxd_shl<"memub", "LDriub", IntRegs, 0b001>;
 429 }
 430
 431 let hasNewValue = 1, accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
 432   defm loadrh  : ld_idxd_shl<"memh", "LDrih", IntRegs, 0b010>;
 433   defm loadruh : ld_idxd_shl<"memuh", "LDriuh", IntRegs, 0b011>;
 434 }
 435
 436 let hasNewValue = 1, accessSize = WordAccess, isCodeGenOnly = 0 in
 437 defm loadri : ld_idxd_shl<"memw", "LDriw", IntRegs, 0b100>;
 438
 439 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
 440 defm loadrd  : ld_idxd_shl<"memd", "LDrid", DoubleRegs, 0b110>;
 441
 442 // 'def pats' for load instructions with base + register offset and non-zero
 443 // immediate value. Immediate value is used to left-shift the second
 444 // register operand.
 445 let AddedComplexity = 40 in {
 446 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
 447                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 448            (L4_loadrb_rr IntRegs:$src1,
 449             IntRegs:$src2, u2ImmPred:$offset)>,
 450             Requires<[HasV4T]>;
 451
 452 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
 453                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 454            (L4_loadrub_rr IntRegs:$src1,
 455             IntRegs:$src2, u2ImmPred:$offset)>,
 456             Requires<[HasV4T]>;
 457
 458 def : Pat <(i32 (extloadi8 (add IntRegs:$src1,
 459                                 (shl IntRegs:$src2, u2ImmPred:$offset)))),
 460            (L4_loadrub_rr IntRegs:$src1,
 461             IntRegs:$src2, u2ImmPred:$offset)>,
 462             Requires<[HasV4T]>;
 463
 464 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1,
 465                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 466            (L4_loadrh_rr IntRegs:$src1,
 467             IntRegs:$src2, u2ImmPred:$offset)>,
 468             Requires<[HasV4T]>;
 469
 470 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1,
 471                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 472            (L4_loadruh_rr IntRegs:$src1,
 473             IntRegs:$src2, u2ImmPred:$offset)>,
 474             Requires<[HasV4T]>;
 475
 476 def : Pat <(i32 (extloadi16 (add IntRegs:$src1,
 477                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 478            (L4_loadruh_rr IntRegs:$src1,
 479             IntRegs:$src2, u2ImmPred:$offset)>,
 480             Requires<[HasV4T]>;
 481
 482 def : Pat <(i32 (load (add IntRegs:$src1,
 483                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 484            (L4_loadri_rr IntRegs:$src1,
 485             IntRegs:$src2, u2ImmPred:$offset)>,
 486             Requires<[HasV4T]>;
 487
 488 def : Pat <(i64 (load (add IntRegs:$src1,
 489                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 490            (L4_loadrd_rr IntRegs:$src1,
 491             IntRegs:$src2, u2ImmPred:$offset)>,
 492             Requires<[HasV4T]>;
 493 }
 494
 495
 496 // 'def pats' for load instruction base + register offset and
 497 // zero immediate value.
 498 let AddedComplexity = 10 in {
 499 def : Pat <(i64 (load (add IntRegs:$src1, IntRegs:$src2))),
 500            (L4_loadrd_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 501             Requires<[HasV4T]>;
 502
 503 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 504            (L4_loadrb_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 505             Requires<[HasV4T]>;
 506
 507 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 508            (L4_loadrub_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 509             Requires<[HasV4T]>;
 510
 511 def : Pat <(i32 (extloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 512            (L4_loadrub_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 513             Requires<[HasV4T]>;
 514
 515 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 516            (L4_loadrh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 517             Requires<[HasV4T]>;
 518
 519 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 520            (L4_loadruh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 521             Requires<[HasV4T]>;
 522
 523 def : Pat <(i32 (extloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 524            (L4_loadruh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 525             Requires<[HasV4T]>;
 526
 527 def : Pat <(i32 (load (add IntRegs:$src1, IntRegs:$src2))),
 528            (L4_loadri_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 529             Requires<[HasV4T]>;
 530 }
 531
 532 // zext i1->i64
 533 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
 534       (i64 (A4_combineir 0, (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
 535       Requires<[HasV4T]>;
 536
 537 // zext i32->i64
 538 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
 539       (i64 (A4_combineir 0, (i32 IntRegs:$src1)))>,
 540       Requires<[HasV4T]>;
 541 // zext i8->i64
 542 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
 543       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 544       Requires<[HasV4T]>;
 545
 546 let AddedComplexity = 20 in
 547 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
 548                                 s11_0ExtPred:$offset))),
 549       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 550                                   s11_0ExtPred:$offset)))>,
 551       Requires<[HasV4T]>;
 552
 553 // zext i1->i64
 554 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
 555       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 556       Requires<[HasV4T]>;
 557
 558 let AddedComplexity = 20 in
 559 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
 560                                 s11_0ExtPred:$offset))),
 561       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 562                                   s11_0ExtPred:$offset)))>,
 563       Requires<[HasV4T]>;
 564
 565 // zext i16->i64
 566 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
 567       (i64 (A4_combineir 0, (L2_loadruh_io AddrFI:$src1, 0)))>,
 568       Requires<[HasV4T]>;
 569
 570 let AddedComplexity = 20 in
 571 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
 572                                   s11_1ExtPred:$offset))),
 573       (i64 (A4_combineir 0, (L2_loadruh_io IntRegs:$src1,
 574                                   s11_1ExtPred:$offset)))>,
 575       Requires<[HasV4T]>;
 576
 577 // anyext i16->i64
 578 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
 579       (i64 (A4_combineir 0, (L2_loadrh_io AddrFI:$src1, 0)))>,
 580       Requires<[HasV4T]>;
 581
 582 let AddedComplexity = 20 in
 583 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
 584                                   s11_1ExtPred:$offset))),
 585       (i64 (A4_combineir 0, (L2_loadrh_io IntRegs:$src1,
 586                                   s11_1ExtPred:$offset)))>,
 587       Requires<[HasV4T]>;
 588
 589 // zext i32->i64
 590 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
 591       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 592       Requires<[HasV4T]>;
 593
 594 let AddedComplexity = 100 in
 595 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 596       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 597                                   s11_2ExtPred:$offset)))>,
 598       Requires<[HasV4T]>;
 599
 600 // anyext i32->i64
 601 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
 602       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 603       Requires<[HasV4T]>;
 604
 605 let AddedComplexity = 100 in
 606 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 607       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 608                                   s11_2ExtPred:$offset)))>,
 609       Requires<[HasV4T]>;
 610
 611
 612
 613 //===----------------------------------------------------------------------===//
 614 // LD -
 615 //===----------------------------------------------------------------------===//
 616
 617 //===----------------------------------------------------------------------===//
 618 // ST +
 619 //===----------------------------------------------------------------------===//
 620 ///
 621 //===----------------------------------------------------------------------===//
 622 // Template class for store instructions with Absolute set addressing mode.
 623 //===----------------------------------------------------------------------===//
 624 let isExtended = 1, opExtendable = 2, validSubTargets = HasV4SubT,
 625 addrMode = AbsoluteSet in
 626 class T_ST_abs_set<string mnemonic, RegisterClass RC>:
 627             STInst2<(outs IntRegs:$dst1),
 628             (ins RC:$src1, u0AlwaysExt:$src2),
 629             mnemonic#"($dst1=##$src2) = $src1",
 630             []>,
 631             Requires<[HasV4T]>;
 632
 633 def STrid_abs_set_V4 : T_ST_abs_set <"memd", DoubleRegs>;
 634 def STrib_abs_set_V4 : T_ST_abs_set <"memb", IntRegs>;
 635 def STrih_abs_set_V4 : T_ST_abs_set <"memh", IntRegs>;
 636 def STriw_abs_set_V4 : T_ST_abs_set <"memw", IntRegs>;
 637
 638 //===----------------------------------------------------------------------===//
 639 // Template classes for the non-predicated store instructions with
 640 // base + register offset addressing mode
 641 //===----------------------------------------------------------------------===//
 642 let isPredicable = 1 in
 643 class T_store_rr <string mnemonic, RegisterClass RC, bits<3> MajOp, bit isH>
 644   : STInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 645   mnemonic#"($Rs + $Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 646   [],"",V4LDST_tc_st_SLOT01>, ImmRegShl, AddrModeRel {
 647
 648     bits<5> Rs;
 649     bits<5> Ru;
 650     bits<2> u2;
 651     bits<5> Rt;
 652
 653     let IClass = 0b0011;
 654
 655     let Inst{27-24} = 0b1011;
 656     let Inst{23-21} = MajOp;
 657     let Inst{20-16} = Rs;
 658     let Inst{12-8}  = Ru;
 659     let Inst{13}    = u2{1};
 660     let Inst{7}     = u2{0};
 661     let Inst{4-0}   = Rt;
 662   }
 663
 664 //===----------------------------------------------------------------------===//
 665 // Template classes for the predicated store instructions with
 666 // base + register offset addressing mode
 667 //===----------------------------------------------------------------------===//
 668 let isPredicated = 1 in
 669 class T_pstore_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 670                    bit isNot, bit isPredNew, bit isH>
 671   : STInst <(outs),
 672             (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 673
 674   !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 675   ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 676   [], "", V4LDST_tc_st_SLOT01> , AddrModeRel{
 677     bits<2> Pv;
 678     bits<5> Rs;
 679     bits<5> Ru;
 680     bits<2> u2;
 681     bits<5> Rt;
 682
 683     let isPredicatedFalse = isNot;
 684     let isPredicatedNew = isPredNew;
 685
 686     let IClass = 0b0011;
 687
 688     let Inst{27-26} = 0b01;
 689     let Inst{25}    = isPredNew;
 690     let Inst{24}    = isNot;
 691     let Inst{23-21} = MajOp;
 692     let Inst{20-16} = Rs;
 693     let Inst{12-8}  = Ru;
 694     let Inst{13}    = u2{1};
 695     let Inst{7}     = u2{0};
 696     let Inst{6-5}   = Pv;
 697     let Inst{4-0}   = Rt;
 698   }
 699
 700 //===----------------------------------------------------------------------===//
 701 // Template classes for the new-value store instructions with
 702 // base + register offset addressing mode
 703 //===----------------------------------------------------------------------===//
 704 let isPredicable = 1, isNewValue = 1, opNewValue = 3 in
 705 class T_store_new_rr <string mnemonic, bits<2> MajOp> :
 706   NVInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 707   mnemonic#"($Rs + $Ru<<#$u2) = $Nt.new",
 708   [],"",V4LDST_tc_st_SLOT0>, ImmRegShl, AddrModeRel {
 709
 710     bits<5> Rs;
 711     bits<5> Ru;
 712     bits<2> u2;
 713     bits<3> Nt;
 714
 715     let IClass = 0b0011;
 716
 717     let Inst{27-21} = 0b1011101;
 718     let Inst{20-16} = Rs;
 719     let Inst{12-8}  = Ru;
 720     let Inst{13}    = u2{1};
 721     let Inst{7}     = u2{0};
 722     let Inst{4-3}   = MajOp;
 723     let Inst{2-0}   = Nt;
 724   }
 725
 726 //===----------------------------------------------------------------------===//
 727 // Template classes for the predicated new-value store instructions with
 728 // base + register offset addressing mode
 729 //===----------------------------------------------------------------------===//
 730 let isPredicated = 1, isNewValue = 1, opNewValue = 4 in
 731 class T_pstore_new_rr <string mnemonic, bits<2> MajOp, bit isNot, bit isPredNew>
 732   : NVInst<(outs),
 733            (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 734    !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 735    ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Nt.new",
 736    [], "", V4LDST_tc_st_SLOT0>, AddrModeRel {
 737     bits<2> Pv;
 738     bits<5> Rs;
 739     bits<5> Ru;
 740     bits<2> u2;
 741     bits<3> Nt;
 742
 743     let isPredicatedFalse = isNot;
 744     let isPredicatedNew = isPredNew;
 745
 746     let IClass = 0b0011;
 747     let Inst{27-26} = 0b01;
 748     let Inst{25}    = isPredNew;
 749     let Inst{24}    = isNot;
 750     let Inst{23-21} = 0b101;
 751     let Inst{20-16} = Rs;
 752     let Inst{12-8}  = Ru;
 753     let Inst{13}    = u2{1};
 754     let Inst{7}     = u2{0};
 755     let Inst{6-5}   = Pv;
 756     let Inst{4-3}   = MajOp;
 757     let Inst{2-0}   = Nt;
 758   }
 759
 760 //===----------------------------------------------------------------------===//
 761 // multiclass for store instructions with base + register offset addressing
 762 // mode
 763 //===----------------------------------------------------------------------===//
 764 let isNVStorable = 1 in
 765 multiclass ST_Idxd_shl<string mnemonic, string CextOp, RegisterClass RC,
 766                        bits<3> MajOp, bit isH = 0> {
 767   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 768     def S4_#NAME#_rr : T_store_rr <mnemonic, RC, MajOp, isH>;
 769
 770     // Predicated
 771     def S4_p#NAME#t_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 0, isH>;
 772     def S4_p#NAME#f_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 0, isH>;
 773
 774     // Predicated new
 775     def S4_p#NAME#tnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 1, isH>;
 776     def S4_p#NAME#fnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 1, isH>;
 777   }
 778 }
 779
 780 //===----------------------------------------------------------------------===//
 781 // multiclass for new-value store instructions with base + register offset
 782 // addressing mode.
 783 //===----------------------------------------------------------------------===//
 784 let mayStore = 1, isNVStore = 1 in
 785 multiclass ST_Idxd_shl_nv <string mnemonic, string CextOp, RegisterClass RC,
 786                            bits<2> MajOp> {
 787   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 788     def S4_#NAME#new_rr : T_store_new_rr<mnemonic, MajOp>;
 789
 790     // Predicated
 791     def S4_p#NAME#newt_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 0>;
 792     def S4_p#NAME#newf_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 0>;
 793
 794     // Predicated new
 795     def S4_p#NAME#newtnew_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 1>;
 796     def S4_p#NAME#newfnew_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 1>;
 797   }
 798 }
 799
 800 let addrMode = BaseRegOffset, InputType = "reg", hasSideEffects = 0,
 801     isCodeGenOnly = 0 in {
 802   let accessSize = ByteAccess in
 803   defm storerb: ST_Idxd_shl<"memb", "STrib", IntRegs, 0b000>,
 804                 ST_Idxd_shl_nv<"memb", "STrib", IntRegs, 0b00>;
 805
 806   let accessSize = HalfWordAccess in
 807   defm storerh: ST_Idxd_shl<"memh", "STrih", IntRegs, 0b010>,
 808                 ST_Idxd_shl_nv<"memh", "STrih", IntRegs, 0b01>;
 809
 810   let accessSize = WordAccess in
 811   defm storeri: ST_Idxd_shl<"memw", "STriw", IntRegs, 0b100>,
 812                 ST_Idxd_shl_nv<"memw", "STriw", IntRegs, 0b10>;
 813
 814   let isNVStorable = 0, accessSize = DoubleWordAccess in
 815   defm storerd: ST_Idxd_shl<"memd", "STrid", DoubleRegs, 0b110>;
 816
 817   let isNVStorable = 0, accessSize = HalfWordAccess in
 818   defm storerf: ST_Idxd_shl<"memh", "STrif", IntRegs, 0b011, 1>;
 819 }
 820
 821 let Predicates = [HasV4T], AddedComplexity = 10 in {
 822 def : Pat<(truncstorei8 (i32 IntRegs:$src4),
 823                        (add IntRegs:$src1, (shl IntRegs:$src2,
 824                                                 u2ImmPred:$src3))),
 825           (S4_storerb_rr IntRegs:$src1, IntRegs:$src2,
 826                                 u2ImmPred:$src3, IntRegs:$src4)>;
 827
 828 def : Pat<(truncstorei16 (i32 IntRegs:$src4),
 829                         (add IntRegs:$src1, (shl IntRegs:$src2,
 830                                                  u2ImmPred:$src3))),
 831           (S4_storerh_rr IntRegs:$src1, IntRegs:$src2,
 832                                 u2ImmPred:$src3, IntRegs:$src4)>;
 833
 834 def : Pat<(store (i32 IntRegs:$src4),
 835                  (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 836           (S4_storeri_rr IntRegs:$src1, IntRegs:$src2,
 837                                 u2ImmPred:$src3, IntRegs:$src4)>;
 838
 839 def : Pat<(store (i64 DoubleRegs:$src4),
 840                 (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 841           (S4_storerd_rr IntRegs:$src1, IntRegs:$src2,
 842                                 u2ImmPred:$src3, DoubleRegs:$src4)>;
 843 }
 844
 845 let isExtended = 1, opExtendable = 2 in
 846 class T_ST_LongOff <string mnemonic, PatFrag stOp, RegisterClass RC, ValueType VT> :
 847             STInst<(outs),
 848             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, RC:$src4),
 849             mnemonic#"($src1<<#$src2+##$src3) = $src4",
 850             [(stOp (VT RC:$src4),
 851                     (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
 852                          u0AlwaysExtPred:$src3))]>,
 853             Requires<[HasV4T]>;
 854
 855 let isExtended = 1, opExtendable = 2, mayStore = 1, isNVStore = 1 in
 856 class T_ST_LongOff_nv <string mnemonic> :
 857             NVInst_V4<(outs),
 858             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
 859             mnemonic#"($src1<<#$src2+##$src3) = $src4.new",
 860             []>,
 861             Requires<[HasV4T]>;
 862
 863 multiclass ST_LongOff <string mnemonic, string BaseOp, PatFrag stOp> {
 864   let  BaseOpcode = BaseOp#"_shl" in {
 865     let isNVStorable = 1 in
 866     def NAME#_V4 : T_ST_LongOff<mnemonic, stOp, IntRegs, i32>;
 867
 868     def NAME#_nv_V4 : T_ST_LongOff_nv<mnemonic>;
 869   }
 870 }
 871
 872 let AddedComplexity = 10, validSubTargets = HasV4SubT in {
 873   def STrid_shl_V4 : T_ST_LongOff<"memd", store, DoubleRegs, i64>;
 874   defm STrib_shl   : ST_LongOff <"memb", "STrib", truncstorei8>, NewValueRel;
 875   defm STrih_shl   : ST_LongOff <"memh", "Strih", truncstorei16>, NewValueRel;
 876   defm STriw_shl   : ST_LongOff <"memw", "STriw", store>, NewValueRel;
 877 }
 878
 879 let AddedComplexity = 40 in
 880 multiclass T_ST_LOff_Pats <InstHexagon I, RegisterClass RC, ValueType VT,
 881                            PatFrag stOp> {
 882  def : Pat<(stOp (VT RC:$src4),
 883            (add (shl IntRegs:$src1, u2ImmPred:$src2),
 884                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 885            (I IntRegs:$src1, u2ImmPred:$src2, tglobaladdr:$src3, RC:$src4)>;
 886
 887  def : Pat<(stOp (VT RC:$src4),
 888            (add IntRegs:$src1,
 889                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 890            (I IntRegs:$src1, 0, tglobaladdr:$src3, RC:$src4)>;
 891 }
 892
 893 defm : T_ST_LOff_Pats<STrid_shl_V4, DoubleRegs, i64, store>;
 894 defm : T_ST_LOff_Pats<STriw_shl_V4, IntRegs, i32, store>;
 895 defm : T_ST_LOff_Pats<STrib_shl_V4, IntRegs, i32, truncstorei8>;
 896 defm : T_ST_LOff_Pats<STrih_shl_V4, IntRegs, i32, truncstorei16>;
 897
 898 // memd(Rx++#s4:3)=Rtt
 899 // memd(Rx++#s4:3:circ(Mu))=Rtt
 900 // memd(Rx++I:circ(Mu))=Rtt
 901 // memd(Rx++Mu)=Rtt
 902 // memd(Rx++Mu:brev)=Rtt
 903 // memd(gp+#u16:3)=Rtt
 904
 905 // Store doubleword conditionally.
 906 // if ([!]Pv[.new]) memd(#u6)=Rtt
 907 // TODO: needs to be implemented.
 908
 909 //===----------------------------------------------------------------------===//
 910 // Template class
 911 //===----------------------------------------------------------------------===//
 912 let isPredicable = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 8,
 913     opExtendable = 2 in
 914 class T_StoreImm <string mnemonic, Operand OffsetOp, bits<2> MajOp >
 915   : STInst <(outs ), (ins IntRegs:$Rs, OffsetOp:$offset, s8Ext:$S8),
 916   mnemonic#"($Rs+#$offset)=#$S8",
 917   [], "", V4LDST_tc_st_SLOT01>,
 918   ImmRegRel, PredNewRel {
 919     bits<5> Rs;
 920     bits<8> S8;
 921     bits<8> offset;
 922     bits<6> offsetBits;
 923
 924     string OffsetOpStr = !cast<string>(OffsetOp);
 925     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
 926                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
 927                                          /* u6_0Imm */ offset{5-0}));
 928
 929     let IClass = 0b0011;
 930
 931     let Inst{27-25} = 0b110;
 932     let Inst{22-21} = MajOp;
 933     let Inst{20-16} = Rs;
 934     let Inst{12-7}  = offsetBits;
 935     let Inst{13}    = S8{7};
 936     let Inst{6-0}   = S8{6-0};
 937   }
 938
 939 let isPredicated = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 6,
 940     opExtendable = 3 in
 941 class T_StoreImm_pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
 942                        bit isPredNot, bit isPredNew >
 943   : STInst <(outs ),
 944             (ins PredRegs:$Pv, IntRegs:$Rs, OffsetOp:$offset, s6Ext:$S6),
 945   !if(isPredNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 946   ") ")#mnemonic#"($Rs+#$offset)=#$S6",
 947   [], "", V4LDST_tc_st_SLOT01>,
 948   ImmRegRel, PredNewRel {
 949     bits<2> Pv;
 950     bits<5> Rs;
 951     bits<6> S6;
 952     bits<8> offset;
 953     bits<6> offsetBits;
 954
 955     string OffsetOpStr = !cast<string>(OffsetOp);
 956     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
 957                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
 958                                          /* u6_0Imm */ offset{5-0}));
 959     let isPredicatedNew = isPredNew;
 960     let isPredicatedFalse = isPredNot;
 961
 962     let IClass = 0b0011;
 963
 964     let Inst{27-25} = 0b100;
 965     let Inst{24}    = isPredNew;
 966     let Inst{23}    = isPredNot;
 967     let Inst{22-21} = MajOp;
 968     let Inst{20-16} = Rs;
 969     let Inst{13}    = S6{5};
 970     let Inst{12-7}  = offsetBits;
 971     let Inst{6-5}   = Pv;
 972     let Inst{4-0}   = S6{4-0};
 973   }
 974
 975
 976 //===----------------------------------------------------------------------===//
 977 // multiclass for store instructions with base + immediate offset
 978 // addressing mode and immediate stored value.
 979 // mem[bhw](Rx++#s4:3)=#s8
 980 // if ([!]Pv[.new]) mem[bhw](Rx++#s4:3)=#s6
 981 //===----------------------------------------------------------------------===//
 982
 983 multiclass ST_Imm_Pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
 984                         bit PredNot> {
 985   def _io    : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 0>;
 986   // Predicate new
 987   def new_io : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 1>;
 988 }
 989
 990 multiclass ST_Imm <string mnemonic, string CextOp, Operand OffsetOp,
 991                    bits<2> MajOp> {
 992   let CextOpcode = CextOp, BaseOpcode = CextOp#_imm in {
 993     def _io : T_StoreImm <mnemonic, OffsetOp, MajOp>;
 994
 995     defm t : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 0>;
 996     defm f : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 1>;
 997   }
 998 }
 999
1000 let hasSideEffects = 0, validSubTargets = HasV4SubT, addrMode = BaseImmOffset,
1001     InputType = "imm", isCodeGenOnly = 0 in {
1002   let accessSize = ByteAccess in
1003   defm S4_storeirb : ST_Imm<"memb", "STrib", u6_0Imm, 0b00>;
1004
1005   let accessSize = HalfWordAccess in
1006   defm S4_storeirh : ST_Imm<"memh", "STrih", u6_1Imm, 0b01>;
1007
1008   let accessSize = WordAccess in
1009   defm S4_storeiri : ST_Imm<"memw", "STriw", u6_2Imm, 0b10>;
1010 }
1011
1012 let Predicates = [HasV4T], AddedComplexity = 10 in {
1013 def: Pat<(truncstorei8 s8ExtPred:$src3, (add IntRegs:$src1, u6_0ImmPred:$src2)),
1014             (S4_storeirb_io IntRegs:$src1, u6_0ImmPred:$src2, s8ExtPred:$src3)>;
1015
1016 def: Pat<(truncstorei16 s8ExtPred:$src3, (add IntRegs:$src1,
1017                                               u6_1ImmPred:$src2)),
1018             (S4_storeirh_io IntRegs:$src1, u6_1ImmPred:$src2, s8ExtPred:$src3)>;
1019
1020 def: Pat<(store s8ExtPred:$src3, (add IntRegs:$src1, u6_2ImmPred:$src2)),
1021             (S4_storeiri_io IntRegs:$src1, u6_2ImmPred:$src2, s8ExtPred:$src3)>;
1022 }
1023
1024 let AddedComplexity = 6 in
1025 def : Pat <(truncstorei8 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1026            (S4_storeirb_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1027            Requires<[HasV4T]>;
1028
1029 // memb(Rx++#s4:0:circ(Mu))=Rt
1030 // memb(Rx++I:circ(Mu))=Rt
1031 // memb(Rx++Mu)=Rt
1032 // memb(Rx++Mu:brev)=Rt
1033 // memb(gp+#u16:0)=Rt
1034
1035
1036 // Store halfword.
1037 // TODO: needs to be implemented
1038 // memh(Re=#U6)=Rt.H
1039 // memh(Rs+#s11:1)=Rt.H
1040 let AddedComplexity = 6 in
1041 def : Pat <(truncstorei16 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1042            (S4_storeirh_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1043            Requires<[HasV4T]>;
1044
1045 // memh(Rs+Ru<<#u2)=Rt.H
1046 // TODO: needs to be implemented.
1047
1048 // memh(Ru<<#u2+#U6)=Rt.H
1049 // memh(Rx++#s4:1:circ(Mu))=Rt.H
1050 // memh(Rx++#s4:1:circ(Mu))=Rt
1051 // memh(Rx++I:circ(Mu))=Rt.H
1052 // memh(Rx++I:circ(Mu))=Rt
1053 // memh(Rx++Mu)=Rt.H
1054 // memh(Rx++Mu)=Rt
1055 // memh(Rx++Mu:brev)=Rt.H
1056 // memh(Rx++Mu:brev)=Rt
1057 // memh(gp+#u16:1)=Rt
1058 // if ([!]Pv[.new]) memh(#u6)=Rt.H
1059 // if ([!]Pv[.new]) memh(#u6)=Rt
1060
1061
1062 // if ([!]Pv[.new]) memh(Rs+#u6:1)=Rt.H
1063 // TODO: needs to be implemented.
1064
1065 // if ([!]Pv[.new]) memh(Rx++#s4:1)=Rt.H
1066 // TODO: Needs to be implemented.
1067
1068 // Store word.
1069 // memw(Re=#U6)=Rt
1070 // TODO: Needs to be implemented.
1071
1072 // Store predicate:
1073 let hasSideEffects = 0 in
1074 def STriw_pred_V4 : STInst2<(outs),
1075             (ins MEMri:$addr, PredRegs:$src1),
1076             "Error; should not emit",
1077             []>,
1078             Requires<[HasV4T]>;
1079
1080 let AddedComplexity = 6 in
1081 def : Pat <(store s8ExtPred:$src2, (i32 IntRegs:$src1)),
1082            (S4_storeiri_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1083            Requires<[HasV4T]>;
1084
1085 // memw(Rx++#s4:2)=Rt
1086 // memw(Rx++#s4:2:circ(Mu))=Rt
1087 // memw(Rx++I:circ(Mu))=Rt
1088 // memw(Rx++Mu)=Rt
1089 // memw(Rx++Mu:brev)=Rt
1090
1091 //===----------------------------------------------------------------------===
1092 // ST -
1093 //===----------------------------------------------------------------------===
1094
1095
1096 //===----------------------------------------------------------------------===//
1097 // NV/ST +
1098 //===----------------------------------------------------------------------===//
1099
1100 let opNewValue = 2, opExtendable = 1, isExtentSigned = 1, isPredicable = 1 in
1101 class T_store_io_nv <string mnemonic, RegisterClass RC,
1102                     Operand ImmOp, bits<2>MajOp>
1103   : NVInst_V4 <(outs),
1104                (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1105   mnemonic#"($src1+#$src2) = $src3.new",
1106   [],"",ST_tc_st_SLOT0> {
1107     bits<5> src1;
1108     bits<13> src2; // Actual address offset
1109     bits<3> src3;
1110     bits<11> offsetBits; // Represents offset encoding
1111
1112     let opExtentBits = !if (!eq(mnemonic, "memb"), 11,
1113                        !if (!eq(mnemonic, "memh"), 12,
1114                        !if (!eq(mnemonic, "memw"), 13, 0)));
1115
1116     let opExtentAlign = !if (!eq(mnemonic, "memb"), 0,
1117                         !if (!eq(mnemonic, "memh"), 1,
1118                         !if (!eq(mnemonic, "memw"), 2, 0)));
1119
1120     let offsetBits = !if (!eq(mnemonic, "memb"),  src2{10-0},
1121                      !if (!eq(mnemonic, "memh"),  src2{11-1},
1122                      !if (!eq(mnemonic, "memw"),  src2{12-2}, 0)));
1123
1124     let IClass = 0b1010;
1125
1126     let Inst{27} = 0b0;
1127     let Inst{26-25} = offsetBits{10-9};
1128     let Inst{24-21} = 0b1101;
1129     let Inst{20-16} = src1;
1130     let Inst{13} = offsetBits{8};
1131     let Inst{12-11} = MajOp;
1132     let Inst{10-8} = src3;
1133     let Inst{7-0} = offsetBits{7-0};
1134   }
1135
1136 let opExtendable = 2, opNewValue = 3, isPredicated = 1 in
1137 class T_pstore_io_nv <string mnemonic, RegisterClass RC, Operand predImmOp,
1138                          bits<2>MajOp, bit PredNot, bit isPredNew>
1139   : NVInst_V4 <(outs),
1140                (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC:$src4),
1141   !if(PredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1142   ") ")#mnemonic#"($src2+#$src3) = $src4.new",
1143   [],"",V2LDST_tc_st_SLOT0> {
1144     bits<2> src1;
1145     bits<5> src2;
1146     bits<9> src3;
1147     bits<3> src4;
1148     bits<6> offsetBits; // Represents offset encoding
1149
1150     let isPredicatedNew = isPredNew;
1151     let isPredicatedFalse = PredNot;
1152     let opExtentBits = !if (!eq(mnemonic, "memb"), 6,
1153                        !if (!eq(mnemonic, "memh"), 7,
1154                        !if (!eq(mnemonic, "memw"), 8, 0)));
1155
1156     let opExtentAlign = !if (!eq(mnemonic, "memb"), 0,
1157                         !if (!eq(mnemonic, "memh"), 1,
1158                         !if (!eq(mnemonic, "memw"), 2, 0)));
1159
1160     let offsetBits = !if (!eq(mnemonic, "memb"), src3{5-0},
1161                      !if (!eq(mnemonic, "memh"), src3{6-1},
1162                      !if (!eq(mnemonic, "memw"), src3{7-2}, 0)));
1163
1164     let IClass = 0b0100;
1165
1166     let Inst{27}    = 0b0;
1167     let Inst{26}    = PredNot;
1168     let Inst{25}    = isPredNew;
1169     let Inst{24-21} = 0b0101;
1170     let Inst{20-16} = src2;
1171     let Inst{13}    = offsetBits{5};
1172     let Inst{12-11} = MajOp;
1173     let Inst{10-8}  = src4;
1174     let Inst{7-3}   = offsetBits{4-0};
1175     let Inst{2}     = 0b0;
1176     let Inst{1-0}   = src1;
1177   }
1178
1179 // multiclass for new-value store instructions with base + immediate offset.
1180 //
1181 let mayStore = 1, isNVStore = 1, isNewValue = 1, hasSideEffects = 0,
1182     isExtendable = 1 in
1183 multiclass ST_Idxd_nv<string mnemonic, string CextOp, RegisterClass RC,
1184                    Operand ImmOp, Operand predImmOp, bits<2> MajOp> {
1185
1186   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1187     def S2_#NAME#new_io : T_store_io_nv <mnemonic, RC, ImmOp, MajOp>;
1188     // Predicated
1189     def S2_p#NAME#newt_io :T_pstore_io_nv <mnemonic, RC, predImmOp, MajOp, 0, 0>;
1190     def S2_p#NAME#newf_io :T_pstore_io_nv <mnemonic, RC, predImmOp, MajOp, 1, 0>;
1191     // Predicated new
1192     def S4_p#NAME#newtnew_io :T_pstore_io_nv <mnemonic, RC, predImmOp,
1193                                               MajOp, 0, 1>;
1194     def S4_p#NAME#newfnew_io :T_pstore_io_nv <mnemonic, RC, predImmOp,
1195                                               MajOp, 1, 1>;
1196   }
1197 }
1198
1199 let addrMode = BaseImmOffset, InputType = "imm", isCodeGenOnly = 0 in {
1200   let accessSize = ByteAccess in
1201   defm storerb: ST_Idxd_nv<"memb", "STrib", IntRegs, s11_0Ext,
1202                            u6_0Ext, 0b00>, AddrModeRel;
1203
1204   let accessSize = HalfWordAccess, opExtentAlign = 1 in
1205   defm storerh: ST_Idxd_nv<"memh", "STrih", IntRegs, s11_1Ext,
1206                            u6_1Ext, 0b01>, AddrModeRel;
1207
1208   let accessSize = WordAccess, opExtentAlign = 2 in
1209   defm storeri: ST_Idxd_nv<"memw", "STriw", IntRegs, s11_2Ext,
1210                            u6_2Ext, 0b10>, AddrModeRel;
1211 }
1212
1213 //===----------------------------------------------------------------------===//
1214 // Template class for non-predicated post increment .new stores
1215 // mem[bhwd](Rx++#s4:[0123])=Nt.new
1216 //===----------------------------------------------------------------------===//
1217 let isPredicable = 1, hasSideEffects = 0, validSubTargets = HasV4SubT,
1218     addrMode = PostInc, isNVStore = 1, isNewValue = 1, opNewValue = 3 in
1219 class T_StorePI_nv <string mnemonic, Operand ImmOp, bits<2> MajOp >
1220   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1221                  (ins IntRegs:$src1, ImmOp:$offset, IntRegs:$src2),
1222   mnemonic#"($src1++#$offset) = $src2.new",
1223   [], "$src1 = $_dst_">,
1224   AddrModeRel {
1225     bits<5> src1;
1226     bits<3> src2;
1227     bits<7> offset;
1228     bits<4> offsetBits;
1229
1230     string ImmOpStr = !cast<string>(ImmOp);
1231     let offsetBits = !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1232                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1233                                       /* s4_0Imm */ offset{3-0}));
1234     let IClass = 0b1010;
1235
1236     let Inst{27-21} = 0b1011101;
1237     let Inst{20-16} = src1;
1238     let Inst{13} = 0b0;
1239     let Inst{12-11} = MajOp;
1240     let Inst{10-8} = src2;
1241     let Inst{7} = 0b0;
1242     let Inst{6-3} = offsetBits;
1243     let Inst{1} = 0b0;
1244   }
1245
1246 //===----------------------------------------------------------------------===//
1247 // Template class for predicated post increment .new stores
1248 // if([!]Pv[.new]) mem[bhwd](Rx++#s4:[0123])=Nt.new
1249 //===----------------------------------------------------------------------===//
1250 let isPredicated = 1, hasSideEffects = 0, validSubTargets = HasV4SubT,
1251     addrMode = PostInc, isNVStore = 1, isNewValue = 1, opNewValue = 4 in
1252 class T_StorePI_nv_pred <string mnemonic, Operand ImmOp,
1253                          bits<2> MajOp, bit isPredNot, bit isPredNew >
1254   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1255                  (ins PredRegs:$src1, IntRegs:$src2,
1256                       ImmOp:$offset, IntRegs:$src3),
1257   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1258   ") ")#mnemonic#"($src2++#$offset) = $src3.new",
1259   [], "$src2 = $_dst_">,
1260   AddrModeRel {
1261     bits<2> src1;
1262     bits<5> src2;
1263     bits<3> src3;
1264     bits<7> offset;
1265     bits<4> offsetBits;
1266
1267     string ImmOpStr = !cast<string>(ImmOp);
1268     let offsetBits = !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1269                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1270                                       /* s4_0Imm */ offset{3-0}));
1271     let isPredicatedNew = isPredNew;
1272     let isPredicatedFalse = isPredNot;
1273
1274     let IClass = 0b1010;
1275
1276     let Inst{27-21} = 0b1011101;
1277     let Inst{20-16} = src2;
1278     let Inst{13} = 0b1;
1279     let Inst{12-11} = MajOp;
1280     let Inst{10-8} = src3;
1281     let Inst{7} = isPredNew;
1282     let Inst{6-3} = offsetBits;
1283     let Inst{2} = isPredNot;
1284     let Inst{1-0} = src1;
1285   }
1286
1287 multiclass ST_PostInc_Pred_nv<string mnemonic, Operand ImmOp,
1288                               bits<2> MajOp, bit PredNot> {
1289   def _pi : T_StorePI_nv_pred <mnemonic, ImmOp, MajOp, PredNot, 0>;
1290
1291   // Predicate new
1292   def new_pi : T_StorePI_nv_pred <mnemonic, ImmOp, MajOp, PredNot, 1>;
1293 }
1294
1295 multiclass ST_PostInc_nv<string mnemonic, string BaseOp, Operand ImmOp,
1296                          bits<2> MajOp> {
1297   let BaseOpcode = "POST_"#BaseOp in {
1298     def S2_#NAME#_pi : T_StorePI_nv <mnemonic, ImmOp, MajOp>;
1299
1300     // Predicated
1301     defm S2_p#NAME#t : ST_PostInc_Pred_nv <mnemonic, ImmOp, MajOp, 0>;
1302     defm S2_p#NAME#f : ST_PostInc_Pred_nv <mnemonic, ImmOp, MajOp, 1>;
1303   }
1304 }
1305
1306 let accessSize = ByteAccess, isCodeGenOnly = 0 in
1307 defm storerbnew: ST_PostInc_nv <"memb", "STrib", s4_0Imm, 0b00>;
1308
1309 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in
1310 defm storerhnew: ST_PostInc_nv <"memh", "STrih", s4_1Imm, 0b01>;
1311
1312 let accessSize = WordAccess, isCodeGenOnly = 0 in
1313 defm storerinew: ST_PostInc_nv <"memw", "STriw", s4_2Imm, 0b10>;
1314
1315 //===----------------------------------------------------------------------===//
1316 // Template class for post increment .new stores with register offset
1317 //===----------------------------------------------------------------------===//
1318 let isNewValue = 1, mayStore = 1, isNVStore = 1, opNewValue = 3 in
1319 class T_StorePI_RegNV <string mnemonic, bits<2> MajOp, MemAccessSize AccessSz>
1320   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1321                  (ins IntRegs:$src1, ModRegs:$src2, IntRegs:$src3),
1322   #mnemonic#"($src1++$src2) = $src3.new",
1323   [], "$src1 = $_dst_"> {
1324     bits<5> src1;
1325     bits<1> src2;
1326     bits<3> src3;
1327     let accessSize = AccessSz;
1328
1329     let IClass = 0b1010;
1330
1331     let Inst{27-21} = 0b1101101;
1332     let Inst{20-16} = src1;
1333     let Inst{13}    = src2;
1334     let Inst{12-11} = MajOp;
1335     let Inst{10-8}  = src3;
1336     let Inst{7}     = 0b0;
1337   }
1338
1339 let isCodeGenOnly = 0 in {
1340 def S2_storerbnew_pr : T_StorePI_RegNV<"memb", 0b00, ByteAccess>;
1341 def S2_storerhnew_pr : T_StorePI_RegNV<"memh", 0b01, HalfWordAccess>;
1342 def S2_storerinew_pr : T_StorePI_RegNV<"memw", 0b10, WordAccess>;
1343 }
1344
1345 // memb(Rx++#s4:0:circ(Mu))=Nt.new
1346 // memb(Rx++I:circ(Mu))=Nt.new
1347 // memb(Rx++Mu)=Nt.new
1348 // memb(Rx++Mu:brev)=Nt.new
1349 // memh(Rx++#s4:1:circ(Mu))=Nt.new
1350 // memh(Rx++I:circ(Mu))=Nt.new
1351 // memh(Rx++Mu)=Nt.new
1352 // memh(Rx++Mu:brev)=Nt.new
1353
1354 // memw(Rx++#s4:2:circ(Mu))=Nt.new
1355 // memw(Rx++I:circ(Mu))=Nt.new
1356 // memw(Rx++Mu)=Nt.new
1357 // memw(Rx++Mu:brev)=Nt.new
1358
1359 //===----------------------------------------------------------------------===//
1360 // NV/ST -
1361 //===----------------------------------------------------------------------===//
1362
1363 //===----------------------------------------------------------------------===//
1364 // NV/J +
1365 //===----------------------------------------------------------------------===//
1366
1367 //===----------------------------------------------------------------------===//
1368 // multiclass/template class for the new-value compare jumps with the register
1369 // operands.
1370 //===----------------------------------------------------------------------===//
1371
1372 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11,
1373     opExtentAlign = 2 in
1374 class NVJrr_template<string mnemonic, bits<3> majOp, bit NvOpNum,
1375                       bit isNegCond, bit isTak>
1376   : NVInst_V4<(outs),
1377     (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1378     "if ("#!if(isNegCond, "!","")#mnemonic#
1379     "($src1"#!if(!eq(NvOpNum, 0),".new, ",", ")#
1380     "$src2"#!if(!eq(NvOpNum, 1),".new))","))")#" jump:"
1381     #!if(isTak, "t","nt")#" $offset", []> {
1382
1383       bits<5> src1;
1384       bits<5> src2;
1385       bits<3> Ns;    // New-Value Operand
1386       bits<5> RegOp; // Non-New-Value Operand
1387       bits<11> offset;
1388
1389       let isTaken = isTak;
1390       let isPredicatedFalse = isNegCond;
1391       let opNewValue{0} = NvOpNum;
1392
1393       let Ns = !if(!eq(NvOpNum, 0), src1{2-0}, src2{2-0});
1394       let RegOp = !if(!eq(NvOpNum, 0), src2, src1);
1395
1396       let IClass = 0b0010;
1397       let Inst{26} = 0b0;
1398       let Inst{25-23} = majOp;
1399       let Inst{22} = isNegCond;
1400       let Inst{18-16} = Ns;
1401       let Inst{13} = isTak;
1402       let Inst{12-8} = RegOp;
1403       let Inst{21-20} = offset{10-9};
1404       let Inst{7-1} = offset{8-2};
1405 }
1406
1407
1408 multiclass NVJrr_cond<string mnemonic, bits<3> majOp, bit NvOpNum,
1409                        bit isNegCond> {
1410   // Branch not taken:
1411   def _nt_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 0>;
1412   // Branch taken:
1413   def _t_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 1>;
1414 }
1415
1416 // NvOpNum = 0 -> First Operand is a new-value Register
1417 // NvOpNum = 1 -> Second Operand is a new-value Register
1418
1419 multiclass NVJrr_base<string mnemonic, string BaseOp, bits<3> majOp,
1420                        bit NvOpNum> {
1421   let BaseOpcode = BaseOp#_NVJ in {
1422     defm _t_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 0>; // True cond
1423     defm _f_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 1>; // False cond
1424   }
1425 }
1426
1427 // if ([!]cmp.eq(Ns.new,Rt)) jump:[n]t #r9:2
1428 // if ([!]cmp.gt(Ns.new,Rt)) jump:[n]t #r9:2
1429 // if ([!]cmp.gtu(Ns.new,Rt)) jump:[n]t #r9:2
1430 // if ([!]cmp.gt(Rt,Ns.new)) jump:[n]t #r9:2
1431 // if ([!]cmp.gtu(Rt,Ns.new)) jump:[n]t #r9:2
1432
1433 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1434     Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT,
1435     isCodeGenOnly = 0 in {
1436   defm CMPEQrr  : NVJrr_base<"cmp.eq",  "CMPEQ",  0b000, 0>, PredRel;
1437   defm CMPGTrr  : NVJrr_base<"cmp.gt",  "CMPGT",  0b001, 0>, PredRel;
1438   defm CMPGTUrr : NVJrr_base<"cmp.gtu", "CMPGTU", 0b010, 0>, PredRel;
1439   defm CMPLTrr  : NVJrr_base<"cmp.gt",  "CMPLT",  0b011, 1>, PredRel;
1440   defm CMPLTUrr : NVJrr_base<"cmp.gtu", "CMPLTU", 0b100, 1>, PredRel;
1441 }
1442
1443 //===----------------------------------------------------------------------===//
1444 // multiclass/template class for the new-value compare jumps instruction
1445 // with a register and an unsigned immediate (U5) operand.
1446 //===----------------------------------------------------------------------===//
1447
1448 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11,
1449     opExtentAlign = 2 in
1450 class NVJri_template<string mnemonic, bits<3> majOp, bit isNegCond,
1451                          bit isTak>
1452   : NVInst_V4<(outs),
1453     (ins IntRegs:$src1, u5Imm:$src2, brtarget:$offset),
1454     "if ("#!if(isNegCond, "!","")#mnemonic#"($src1.new, #$src2)) jump:"
1455     #!if(isTak, "t","nt")#" $offset", []> {
1456
1457       let isTaken = isTak;
1458       let isPredicatedFalse = isNegCond;
1459       let isTaken = isTak;
1460
1461       bits<3> src1;
1462       bits<5> src2;
1463       bits<11> offset;
1464
1465       let IClass = 0b0010;
1466       let Inst{26} = 0b1;
1467       let Inst{25-23} = majOp;
1468       let Inst{22} = isNegCond;
1469       let Inst{18-16} = src1;
1470       let Inst{13} = isTak;
1471       let Inst{12-8} = src2;
1472       let Inst{21-20} = offset{10-9};
1473       let Inst{7-1} = offset{8-2};
1474 }
1475
1476 multiclass NVJri_cond<string mnemonic, bits<3> majOp, bit isNegCond> {
1477   // Branch not taken:
1478   def _nt_V4: NVJri_template<mnemonic, majOp, isNegCond, 0>;
1479   // Branch taken:
1480   def _t_V4: NVJri_template<mnemonic, majOp, isNegCond, 1>;
1481 }
1482
1483 multiclass NVJri_base<string mnemonic, string BaseOp, bits<3> majOp> {
1484   let BaseOpcode = BaseOp#_NVJri in {
1485     defm _t_Jumpnv : NVJri_cond<mnemonic, majOp, 0>; // True Cond
1486     defm _f_Jumpnv : NVJri_cond<mnemonic, majOp, 1>; // False cond
1487   }
1488 }
1489
1490 // if ([!]cmp.eq(Ns.new,#U5)) jump:[n]t #r9:2
1491 // if ([!]cmp.gt(Ns.new,#U5)) jump:[n]t #r9:2
1492 // if ([!]cmp.gtu(Ns.new,#U5)) jump:[n]t #r9:2
1493
1494 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1495     Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT,
1496     isCodeGenOnly = 0 in {
1497   defm CMPEQri  : NVJri_base<"cmp.eq", "CMPEQ", 0b000>, PredRel;
1498   defm CMPGTri  : NVJri_base<"cmp.gt", "CMPGT", 0b001>, PredRel;
1499   defm CMPGTUri : NVJri_base<"cmp.gtu", "CMPGTU", 0b010>, PredRel;
1500 }
1501
1502 //===----------------------------------------------------------------------===//
1503 // multiclass/template class for the new-value compare jumps instruction
1504 // with a register and an hardcoded 0/-1 immediate value.
1505 //===----------------------------------------------------------------------===//
1506
1507 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 11,
1508     opExtentAlign = 2 in
1509 class NVJ_ConstImm_template<string mnemonic, bits<3> majOp, string ImmVal,
1510                             bit isNegCond, bit isTak>
1511   : NVInst_V4<(outs),
1512     (ins IntRegs:$src1, brtarget:$offset),
1513     "if ("#!if(isNegCond, "!","")#mnemonic
1514     #"($src1.new, #"#ImmVal#")) jump:"
1515     #!if(isTak, "t","nt")#" $offset", []> {
1516
1517       let isTaken = isTak;
1518       let isPredicatedFalse = isNegCond;
1519       let isTaken = isTak;
1520
1521       bits<3> src1;
1522       bits<11> offset;
1523       let IClass = 0b0010;
1524       let Inst{26} = 0b1;
1525       let Inst{25-23} = majOp;
1526       let Inst{22} = isNegCond;
1527       let Inst{18-16} = src1;
1528       let Inst{13} = isTak;
1529       let Inst{21-20} = offset{10-9};
1530       let Inst{7-1} = offset{8-2};
1531 }
1532
1533 multiclass NVJ_ConstImm_cond<string mnemonic, bits<3> majOp, string ImmVal,
1534                              bit isNegCond> {
1535   // Branch not taken:
1536   def _nt_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 0>;
1537   // Branch taken:
1538   def _t_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 1>;
1539 }
1540
1541 multiclass NVJ_ConstImm_base<string mnemonic, string BaseOp, bits<3> majOp,
1542                              string ImmVal> {
1543   let BaseOpcode = BaseOp#_NVJ_ConstImm in {
1544     defm _t_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 0>; // True
1545     defm _f_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 1>; // False
1546   }
1547 }
1548
1549 // if ([!]tstbit(Ns.new,#0)) jump:[n]t #r9:2
1550 // if ([!]cmp.eq(Ns.new,#-1)) jump:[n]t #r9:2
1551 // if ([!]cmp.gt(Ns.new,#-1)) jump:[n]t #r9:2
1552
1553 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator=1,
1554     Defs = [PC], hasSideEffects = 0, isCodeGenOnly = 0 in {
1555   defm TSTBIT0  : NVJ_ConstImm_base<"tstbit", "TSTBIT", 0b011, "0">, PredRel;
1556   defm CMPEQn1  : NVJ_ConstImm_base<"cmp.eq", "CMPEQ",  0b100, "-1">, PredRel;
1557   defm CMPGTn1  : NVJ_ConstImm_base<"cmp.gt", "CMPGT",  0b101, "-1">, PredRel;
1558 }
1559
1560 // J4_hintjumpr: Hint indirect conditional jump.
1561 let isBranch = 1, isIndirectBranch = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1562 def J4_hintjumpr: JRInst <
1563   (outs),
1564   (ins IntRegs:$Rs),
1565   "hintjr($Rs)"> {
1566     bits<5> Rs;
1567     let IClass = 0b0101;
1568     let Inst{27-21} = 0b0010101;
1569     let Inst{20-16} = Rs;
1570   }
1571
1572 //===----------------------------------------------------------------------===//
1573 // NV/J -
1574 //===----------------------------------------------------------------------===//
1575
1576 //===----------------------------------------------------------------------===//
1577 // XTYPE/ALU +
1578 //===----------------------------------------------------------------------===//
1579
1580 //  Add and accumulate.
1581 //  Rd=add(Rs,add(Ru,#s6))
1582 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 6,
1583 validSubTargets = HasV4SubT in
1584 def ADDr_ADDri_V4 : MInst<(outs IntRegs:$dst),
1585           (ins IntRegs:$src1, IntRegs:$src2, s6Ext:$src3),
1586           "$dst = add($src1, add($src2, #$src3))",
1587           [(set (i32 IntRegs:$dst),
1588            (add (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1589                                           s6_16ExtPred:$src3)))]>,
1590           Requires<[HasV4T]>;
1591
1592 //  Rd=add(Rs,sub(#s6,Ru))
1593 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1594 validSubTargets = HasV4SubT in
1595 def ADDr_SUBri_V4 : MInst<(outs IntRegs:$dst),
1596           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1597           "$dst = add($src1, sub(#$src2, $src3))",
1598           [(set (i32 IntRegs:$dst),
1599            (add (i32 IntRegs:$src1), (sub s6_10ExtPred:$src2,
1600                                           (i32 IntRegs:$src3))))]>,
1601           Requires<[HasV4T]>;
1602
1603 // Generates the same instruction as ADDr_SUBri_V4 but matches different
1604 // pattern.
1605 //  Rd=add(Rs,sub(#s6,Ru))
1606 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1607 validSubTargets = HasV4SubT in
1608 def ADDri_SUBr_V4 : MInst<(outs IntRegs:$dst),
1609           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1610           "$dst = add($src1, sub(#$src2, $src3))",
1611           [(set (i32 IntRegs:$dst),
1612                 (sub (add (i32 IntRegs:$src1), s6_10ExtPred:$src2),
1613                      (i32 IntRegs:$src3)))]>,
1614           Requires<[HasV4T]>;
1615
1616
1617 //  Add or subtract doublewords with carry.
1618 //TODO:
1619 //  Rdd=add(Rss,Rtt,Px):carry
1620 //TODO:
1621 //  Rdd=sub(Rss,Rtt,Px):carry
1622
1623
1624 //  Logical doublewords.
1625 //  Rdd=and(Rtt,~Rss)
1626 let validSubTargets = HasV4SubT in
1627 def ANDd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
1628           (ins DoubleRegs:$src1, DoubleRegs:$src2),
1629           "$dst = and($src1, ~$src2)",
1630           [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
1631                                       (not (i64 DoubleRegs:$src2))))]>,
1632           Requires<[HasV4T]>;
1633
1634 //  Rdd=or(Rtt,~Rss)
1635 let validSubTargets = HasV4SubT in
1636 def ORd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
1637           (ins DoubleRegs:$src1, DoubleRegs:$src2),
1638           "$dst = or($src1, ~$src2)",
1639           [(set (i64 DoubleRegs:$dst),
1640            (or (i64 DoubleRegs:$src1), (not (i64 DoubleRegs:$src2))))]>,
1641           Requires<[HasV4T]>;
1642
1643
1644 //  Logical-logical doublewords.
1645 //  Rxx^=xor(Rss,Rtt)
1646 let validSubTargets = HasV4SubT in
1647 def XORd_XORdd: MInst_acc<(outs DoubleRegs:$dst),
1648           (ins DoubleRegs:$src1, DoubleRegs:$src2, DoubleRegs:$src3),
1649           "$dst ^= xor($src2, $src3)",
1650           [(set (i64 DoubleRegs:$dst),
1651            (xor (i64 DoubleRegs:$src1), (xor (i64 DoubleRegs:$src2),
1652                                              (i64 DoubleRegs:$src3))))],
1653           "$src1 = $dst">,
1654           Requires<[HasV4T]>;
1655
1656
1657 // Logical-logical words.
1658 // Rx=or(Ru,and(Rx,#s10))
1659 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1660 validSubTargets = HasV4SubT in
1661 def ORr_ANDri_V4 : MInst_acc<(outs IntRegs:$dst),
1662             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1663             "$dst = or($src1, and($src2, #$src3))",
1664             [(set (i32 IntRegs:$dst),
1665                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1666                                                 s10ExtPred:$src3)))],
1667             "$src2 = $dst">,
1668             Requires<[HasV4T]>;
1669
1670 // Rx[&|^]=and(Rs,Rt)
1671 // Rx&=and(Rs,Rt)
1672 let validSubTargets = HasV4SubT in
1673 def ANDr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1674             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1675             "$dst &= and($src2, $src3)",
1676             [(set (i32 IntRegs:$dst),
1677                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1678                                                  (i32 IntRegs:$src3))))],
1679             "$src1 = $dst">,
1680             Requires<[HasV4T]>;
1681
1682 // Rx|=and(Rs,Rt)
1683 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "reg" in
1684 def ORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1685             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1686             "$dst |= and($src2, $src3)",
1687             [(set (i32 IntRegs:$dst),
1688                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1689                                                 (i32 IntRegs:$src3))))],
1690             "$src1 = $dst">,
1691             Requires<[HasV4T]>, ImmRegRel;
1692
1693 // Rx^=and(Rs,Rt)
1694 let validSubTargets = HasV4SubT in
1695 def XORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1696             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1697             "$dst ^= and($src2, $src3)",
1698             [(set (i32 IntRegs:$dst),
1699              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1700                                             (i32 IntRegs:$src3))))],
1701             "$src1 = $dst">,
1702             Requires<[HasV4T]>;
1703
1704 // Rx[&|^]=and(Rs,~Rt)
1705 // Rx&=and(Rs,~Rt)
1706 let validSubTargets = HasV4SubT in
1707 def ANDr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1708             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1709             "$dst &= and($src2, ~$src3)",
1710             [(set (i32 IntRegs:$dst),
1711                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1712                                                  (not (i32 IntRegs:$src3)))))],
1713             "$src1 = $dst">,
1714             Requires<[HasV4T]>;
1715
1716 // Rx|=and(Rs,~Rt)
1717 let validSubTargets = HasV4SubT in
1718 def ORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1719             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1720             "$dst |= and($src2, ~$src3)",
1721             [(set (i32 IntRegs:$dst),
1722              (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1723                                            (not (i32 IntRegs:$src3)))))],
1724             "$src1 = $dst">,
1725             Requires<[HasV4T]>;
1726
1727 // Rx^=and(Rs,~Rt)
1728 let validSubTargets = HasV4SubT in
1729 def XORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1730             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1731             "$dst ^= and($src2, ~$src3)",
1732             [(set (i32 IntRegs:$dst),
1733              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1734                                             (not (i32 IntRegs:$src3)))))],
1735             "$src1 = $dst">,
1736             Requires<[HasV4T]>;
1737
1738 // Rx[&|^]=or(Rs,Rt)
1739 // Rx&=or(Rs,Rt)
1740 let validSubTargets = HasV4SubT in
1741 def ANDr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1742             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1743             "$dst &= or($src2, $src3)",
1744             [(set (i32 IntRegs:$dst),
1745                   (and (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1746                                                 (i32 IntRegs:$src3))))],
1747             "$src1 = $dst">,
1748             Requires<[HasV4T]>;
1749
1750 // Rx|=or(Rs,Rt)
1751 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "reg" in
1752 def ORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1753             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1754             "$dst |= or($src2, $src3)",
1755             [(set (i32 IntRegs:$dst),
1756                   (or (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1757                                                (i32 IntRegs:$src3))))],
1758             "$src1 = $dst">,
1759             Requires<[HasV4T]>, ImmRegRel;
1760
1761 // Rx^=or(Rs,Rt)
1762 let validSubTargets = HasV4SubT in
1763 def XORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1764             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1765             "$dst ^= or($src2, $src3)",
1766             [(set (i32 IntRegs:$dst),
1767              (xor (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1768                                            (i32 IntRegs:$src3))))],
1769             "$src1 = $dst">,
1770             Requires<[HasV4T]>;
1771
1772 // Rx[&|^]=xor(Rs,Rt)
1773 // Rx&=xor(Rs,Rt)
1774 let validSubTargets = HasV4SubT in
1775 def ANDr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1776             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1777             "$dst &= xor($src2, $src3)",
1778             [(set (i32 IntRegs:$dst),
1779                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1780                                                  (i32 IntRegs:$src3))))],
1781             "$src1 = $dst">,
1782             Requires<[HasV4T]>;
1783
1784 // Rx|=xor(Rs,Rt)
1785 let validSubTargets = HasV4SubT in
1786 def ORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1787             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1788             "$dst |= xor($src2, $src3)",
1789             [(set (i32 IntRegs:$dst),
1790                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1791                                                  (i32 IntRegs:$src3))))],
1792             "$src1 = $dst">,
1793             Requires<[HasV4T]>;
1794
1795 // Rx^=xor(Rs,Rt)
1796 let validSubTargets = HasV4SubT in
1797 def XORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1798             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1799             "$dst ^= xor($src2, $src3)",
1800             [(set (i32 IntRegs:$dst),
1801              (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1802                                             (i32 IntRegs:$src3))))],
1803             "$src1 = $dst">,
1804             Requires<[HasV4T]>;
1805
1806 // Rx|=and(Rs,#s10)
1807 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1808 validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "imm" in
1809 def ORr_ANDri2_V4 : MInst_acc<(outs IntRegs:$dst),
1810             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1811             "$dst |= and($src2, #$src3)",
1812             [(set (i32 IntRegs:$dst),
1813                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1814                                                 s10ExtPred:$src3)))],
1815             "$src1 = $dst">,
1816             Requires<[HasV4T]>, ImmRegRel;
1817
1818 // Rx|=or(Rs,#s10)
1819 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1820 validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "imm" in
1821 def ORr_ORri_V4 : MInst_acc<(outs IntRegs:$dst),
1822             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1823             "$dst |= or($src2, #$src3)",
1824             [(set (i32 IntRegs:$dst),
1825                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1826                                                 s10ExtPred:$src3)))],
1827             "$src1 = $dst">,
1828             Requires<[HasV4T]>, ImmRegRel;
1829
1830
1831 //    Modulo wrap
1832 //        Rd=modwrap(Rs,Rt)
1833 //    Round
1834 //        Rd=cround(Rs,#u5)
1835 //        Rd=cround(Rs,Rt)
1836 //        Rd=round(Rs,#u5)[:sat]
1837 //        Rd=round(Rs,Rt)[:sat]
1838 //    Vector reduce add unsigned halfwords
1839 //        Rd=vraddh(Rss,Rtt)
1840 //    Vector add bytes
1841 //        Rdd=vaddb(Rss,Rtt)
1842 //    Vector conditional negate
1843 //        Rdd=vcnegh(Rss,Rt)
1844 //        Rxx+=vrcnegh(Rss,Rt)
1845 //    Vector maximum bytes
1846 //        Rdd=vmaxb(Rtt,Rss)
1847 //    Vector reduce maximum halfwords
1848 //        Rxx=vrmaxh(Rss,Ru)
1849 //        Rxx=vrmaxuh(Rss,Ru)
1850 //    Vector reduce maximum words
1851 //        Rxx=vrmaxuw(Rss,Ru)
1852 //        Rxx=vrmaxw(Rss,Ru)
1853 //    Vector minimum bytes
1854 //        Rdd=vminb(Rtt,Rss)
1855 //    Vector reduce minimum halfwords
1856 //        Rxx=vrminh(Rss,Ru)
1857 //        Rxx=vrminuh(Rss,Ru)
1858 //    Vector reduce minimum words
1859 //        Rxx=vrminuw(Rss,Ru)
1860 //        Rxx=vrminw(Rss,Ru)
1861 //    Vector subtract bytes
1862 //        Rdd=vsubb(Rss,Rtt)
1863
1864 //===----------------------------------------------------------------------===//
1865 // XTYPE/ALU -
1866 //===----------------------------------------------------------------------===//
1867
1868
1869 //===----------------------------------------------------------------------===//
1870 // XTYPE/MPY +
1871 //===----------------------------------------------------------------------===//
1872
1873 // Multiply and user lower result.
1874 // Rd=add(#u6,mpyi(Rs,#U6))
1875 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
1876 validSubTargets = HasV4SubT in
1877 def ADDi_MPYri_V4 : MInst<(outs IntRegs:$dst),
1878             (ins u6Ext:$src1, IntRegs:$src2, u6Imm:$src3),
1879             "$dst = add(#$src1, mpyi($src2, #$src3))",
1880             [(set (i32 IntRegs:$dst),
1881                   (add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
1882                        u6ExtPred:$src1))]>,
1883             Requires<[HasV4T]>;
1884
1885 // Rd=add(##,mpyi(Rs,#U6))
1886 def : Pat <(add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
1887                      (HexagonCONST32 tglobaladdr:$src1)),
1888            (i32 (ADDi_MPYri_V4 tglobaladdr:$src1, IntRegs:$src2,
1889                                u6ImmPred:$src3))>;
1890
1891 // Rd=add(#u6,mpyi(Rs,Rt))
1892 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
1893 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
1894 def ADDi_MPYrr_V4 : MInst<(outs IntRegs:$dst),
1895             (ins u6Ext:$src1, IntRegs:$src2, IntRegs:$src3),
1896             "$dst = add(#$src1, mpyi($src2, $src3))",
1897             [(set (i32 IntRegs:$dst),
1898                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1899                        u6ExtPred:$src1))]>,
1900             Requires<[HasV4T]>, ImmRegRel;
1901
1902 // Rd=add(##,mpyi(Rs,Rt))
1903 def : Pat <(add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1904                      (HexagonCONST32 tglobaladdr:$src1)),
1905            (i32 (ADDi_MPYrr_V4 tglobaladdr:$src1, IntRegs:$src2,
1906                                IntRegs:$src3))>;
1907
1908 // Rd=add(Ru,mpyi(#u6:2,Rs))
1909 let validSubTargets = HasV4SubT in
1910 def ADDr_MPYir_V4 : MInst<(outs IntRegs:$dst),
1911             (ins IntRegs:$src1, u6Imm:$src2, IntRegs:$src3),
1912             "$dst = add($src1, mpyi(#$src2, $src3))",
1913             [(set (i32 IntRegs:$dst),
1914              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src3),
1915                                             u6_2ImmPred:$src2)))]>,
1916             Requires<[HasV4T]>;
1917
1918 // Rd=add(Ru,mpyi(Rs,#u6))
1919 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 6,
1920 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
1921 def ADDr_MPYri_V4 : MInst<(outs IntRegs:$dst),
1922             (ins IntRegs:$src1, IntRegs:$src2, u6Ext:$src3),
1923             "$dst = add($src1, mpyi($src2, #$src3))",
1924             [(set (i32 IntRegs:$dst),
1925                   (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1926                                                  u6ExtPred:$src3)))]>,
1927             Requires<[HasV4T]>, ImmRegRel;
1928
1929 // Rx=add(Ru,mpyi(Rx,Rs))
1930 let validSubTargets = HasV4SubT, InputType = "reg", CextOpcode = "ADD_MPY" in
1931 def ADDr_MPYrr_V4 : MInst_acc<(outs IntRegs:$dst),
1932             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1933             "$dst = add($src1, mpyi($src2, $src3))",
1934             [(set (i32 IntRegs:$dst),
1935              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1936                                             (i32 IntRegs:$src3))))],
1937             "$src2 = $dst">,
1938             Requires<[HasV4T]>, ImmRegRel;
1939
1940
1941 // Polynomial multiply words
1942 // Rdd=pmpyw(Rs,Rt)
1943 // Rxx^=pmpyw(Rs,Rt)
1944
1945 // Vector reduce multiply word by signed half (32x16)
1946 // Rdd=vrmpyweh(Rss,Rtt)[:<<1]
1947 // Rdd=vrmpywoh(Rss,Rtt)[:<<1]
1948 // Rxx+=vrmpyweh(Rss,Rtt)[:<<1]
1949 // Rxx+=vrmpywoh(Rss,Rtt)[:<<1]
1950
1951 // Multiply and use upper result
1952 // Rd=mpy(Rs,Rt.H):<<1:sat
1953 // Rd=mpy(Rs,Rt.L):<<1:sat
1954 // Rd=mpy(Rs,Rt):<<1
1955 // Rd=mpy(Rs,Rt):<<1:sat
1956 // Rd=mpysu(Rs,Rt)
1957 // Rx+=mpy(Rs,Rt):<<1:sat
1958 // Rx-=mpy(Rs,Rt):<<1:sat
1959
1960 // Vector multiply bytes
1961 // Rdd=vmpybsu(Rs,Rt)
1962 // Rdd=vmpybu(Rs,Rt)
1963 // Rxx+=vmpybsu(Rs,Rt)
1964 // Rxx+=vmpybu(Rs,Rt)
1965
1966 // Vector polynomial multiply halfwords
1967 // Rdd=vpmpyh(Rs,Rt)
1968 // Rxx^=vpmpyh(Rs,Rt)
1969
1970 //===----------------------------------------------------------------------===//
1971 // XTYPE/MPY -
1972 //===----------------------------------------------------------------------===//
1973
1974
1975 //===----------------------------------------------------------------------===//
1976 // XTYPE/SHIFT +
1977 //===----------------------------------------------------------------------===//
1978
1979 // Shift by immediate and accumulate.
1980 // Rx=add(#u8,asl(Rx,#U5))
1981 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1982 validSubTargets = HasV4SubT in
1983 def ADDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1984             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1985             "$dst = add(#$src1, asl($src2, #$src3))",
1986             [(set (i32 IntRegs:$dst),
1987                   (add (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1988                        u8ExtPred:$src1))],
1989             "$src2 = $dst">,
1990             Requires<[HasV4T]>;
1991
1992 // Rx=add(#u8,lsr(Rx,#U5))
1993 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1994 validSubTargets = HasV4SubT in
1995 def ADDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1996             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1997             "$dst = add(#$src1, lsr($src2, #$src3))",
1998             [(set (i32 IntRegs:$dst),
1999                   (add (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2000                        u8ExtPred:$src1))],
2001             "$src2 = $dst">,
2002             Requires<[HasV4T]>;
2003
2004 // Rx=sub(#u8,asl(Rx,#U5))
2005 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2006 validSubTargets = HasV4SubT in
2007 def SUBi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2008             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2009             "$dst = sub(#$src1, asl($src2, #$src3))",
2010             [(set (i32 IntRegs:$dst),
2011                   (sub (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2012                        u8ExtPred:$src1))],
2013             "$src2 = $dst">,
2014             Requires<[HasV4T]>;
2015
2016 // Rx=sub(#u8,lsr(Rx,#U5))
2017 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2018 validSubTargets = HasV4SubT in
2019 def SUBi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2020             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2021             "$dst = sub(#$src1, lsr($src2, #$src3))",
2022             [(set (i32 IntRegs:$dst),
2023                   (sub (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2024                        u8ExtPred:$src1))],
2025             "$src2 = $dst">,
2026             Requires<[HasV4T]>;
2027
2028
2029 //Shift by immediate and logical.
2030 //Rx=and(#u8,asl(Rx,#U5))
2031 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2032 validSubTargets = HasV4SubT in
2033 def ANDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2034             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2035             "$dst = and(#$src1, asl($src2, #$src3))",
2036             [(set (i32 IntRegs:$dst),
2037                   (and (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2038                        u8ExtPred:$src1))],
2039             "$src2 = $dst">,
2040             Requires<[HasV4T]>;
2041
2042 //Rx=and(#u8,lsr(Rx,#U5))
2043 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2044 validSubTargets = HasV4SubT in
2045 def ANDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2046             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2047             "$dst = and(#$src1, lsr($src2, #$src3))",
2048             [(set (i32 IntRegs:$dst),
2049                   (and (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2050                        u8ExtPred:$src1))],
2051             "$src2 = $dst">,
2052             Requires<[HasV4T]>;
2053
2054 //Rx=or(#u8,asl(Rx,#U5))
2055 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2056 AddedComplexity = 30, validSubTargets = HasV4SubT in
2057 def ORi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2058             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2059             "$dst = or(#$src1, asl($src2, #$src3))",
2060             [(set (i32 IntRegs:$dst),
2061                   (or (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2062                       u8ExtPred:$src1))],
2063             "$src2 = $dst">,
2064             Requires<[HasV4T]>;
2065
2066 //Rx=or(#u8,lsr(Rx,#U5))
2067 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2068 AddedComplexity = 30, validSubTargets = HasV4SubT in
2069 def ORi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2070             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2071             "$dst = or(#$src1, lsr($src2, #$src3))",
2072             [(set (i32 IntRegs:$dst),
2073                   (or (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2074                       u8ExtPred:$src1))],
2075             "$src2 = $dst">,
2076             Requires<[HasV4T]>;
2077
2078
2079 //Shift by register.
2080 //Rd=lsl(#s6,Rt)
2081 let validSubTargets = HasV4SubT in {
2082 def LSLi_V4 : MInst<(outs IntRegs:$dst), (ins s6Imm:$src1, IntRegs:$src2),
2083             "$dst = lsl(#$src1, $src2)",
2084             [(set (i32 IntRegs:$dst), (shl s6ImmPred:$src1,
2085                                            (i32 IntRegs:$src2)))]>,
2086             Requires<[HasV4T]>;
2087
2088
2089 //Shift by register and logical.
2090 //Rxx^=asl(Rss,Rt)
2091 def ASLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2092             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2093             "$dst ^= asl($src2, $src3)",
2094             [(set (i64 DoubleRegs:$dst),
2095                   (xor (i64 DoubleRegs:$src1), (shl (i64 DoubleRegs:$src2),
2096                                                     (i32 IntRegs:$src3))))],
2097             "$src1 = $dst">,
2098             Requires<[HasV4T]>;
2099
2100 //Rxx^=asr(Rss,Rt)
2101 def ASRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2102             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2103             "$dst ^= asr($src2, $src3)",
2104             [(set (i64 DoubleRegs:$dst),
2105                   (xor (i64 DoubleRegs:$src1), (sra (i64 DoubleRegs:$src2),
2106                                                     (i32 IntRegs:$src3))))],
2107             "$src1 = $dst">,
2108             Requires<[HasV4T]>;
2109
2110 //Rxx^=lsl(Rss,Rt)
2111 def LSLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2112             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2113             "$dst ^= lsl($src2, $src3)",
2114             [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
2115                                               (shl (i64 DoubleRegs:$src2),
2116                                                    (i32 IntRegs:$src3))))],
2117             "$src1 = $dst">,
2118             Requires<[HasV4T]>;
2119
2120 //Rxx^=lsr(Rss,Rt)
2121 def LSRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2122             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2123             "$dst ^= lsr($src2, $src3)",
2124             [(set (i64 DoubleRegs:$dst),
2125                   (xor (i64 DoubleRegs:$src1), (srl (i64 DoubleRegs:$src2),
2126                                                     (i32 IntRegs:$src3))))],
2127             "$src1 = $dst">,
2128             Requires<[HasV4T]>;
2129 }
2130
2131 //===----------------------------------------------------------------------===//
2132 // XTYPE/SHIFT -
2133 //===----------------------------------------------------------------------===//
2134
2135 //===----------------------------------------------------------------------===//
2136 // MEMOP: Word, Half, Byte
2137 //===----------------------------------------------------------------------===//
2138
2139 def MEMOPIMM : SDNodeXForm<imm, [{
2140   // Call the transformation function XformM5ToU5Imm to get the negative
2141   // immediate's positive counterpart.
2142   int32_t imm = N->getSExtValue();
2143   return XformM5ToU5Imm(imm);
2144 }]>;
2145
2146 def MEMOPIMM_HALF : SDNodeXForm<imm, [{
2147   // -1 .. -31 represented as 65535..65515
2148   // assigning to a short restores our desired signed value.
2149   // Call the transformation function XformM5ToU5Imm to get the negative
2150   // immediate's positive counterpart.
2151   int16_t imm = N->getSExtValue();
2152   return XformM5ToU5Imm(imm);
2153 }]>;
2154
2155 def MEMOPIMM_BYTE : SDNodeXForm<imm, [{
2156   // -1 .. -31 represented as 255..235
2157   // assigning to a char restores our desired signed value.
2158   // Call the transformation function XformM5ToU5Imm to get the negative
2159   // immediate's positive counterpart.
2160   int8_t imm = N->getSExtValue();
2161   return XformM5ToU5Imm(imm);
2162 }]>;
2163
2164 def SETMEMIMM : SDNodeXForm<imm, [{
2165    // Return the bit position we will set [0-31].
2166    // As an SDNode.
2167    int32_t imm = N->getSExtValue();
2168    return XformMskToBitPosU5Imm(imm);
2169 }]>;
2170
2171 def CLRMEMIMM : SDNodeXForm<imm, [{
2172    // Return the bit position we will clear [0-31].
2173    // As an SDNode.
2174    // we bit negate the value first
2175    int32_t imm = ~(N->getSExtValue());
2176    return XformMskToBitPosU5Imm(imm);
2177 }]>;
2178
2179 def SETMEMIMM_SHORT : SDNodeXForm<imm, [{
2180    // Return the bit position we will set [0-15].
2181    // As an SDNode.
2182    int16_t imm = N->getSExtValue();
2183    return XformMskToBitPosU4Imm(imm);
2184 }]>;
2185
2186 def CLRMEMIMM_SHORT : SDNodeXForm<imm, [{
2187    // Return the bit position we will clear [0-15].
2188    // As an SDNode.
2189    // we bit negate the value first
2190    int16_t imm = ~(N->getSExtValue());
2191    return XformMskToBitPosU4Imm(imm);
2192 }]>;
2193
2194 def SETMEMIMM_BYTE : SDNodeXForm<imm, [{
2195    // Return the bit position we will set [0-7].
2196    // As an SDNode.
2197    int8_t imm =  N->getSExtValue();
2198    return XformMskToBitPosU3Imm(imm);
2199 }]>;
2200
2201 def CLRMEMIMM_BYTE : SDNodeXForm<imm, [{
2202    // Return the bit position we will clear [0-7].
2203    // As an SDNode.
2204    // we bit negate the value first
2205    int8_t imm = ~(N->getSExtValue());
2206    return XformMskToBitPosU3Imm(imm);
2207 }]>;
2208
2209 //===----------------------------------------------------------------------===//
2210 // Template class for MemOp instructions with the register value.
2211 //===----------------------------------------------------------------------===//
2212 class MemOp_rr_base <string opc, bits<2> opcBits, Operand ImmOp,
2213                      string memOp, bits<2> memOpBits> :
2214       MEMInst_V4<(outs),
2215                  (ins IntRegs:$base, ImmOp:$offset, IntRegs:$delta),
2216                  opc#"($base+#$offset)"#memOp#"$delta",
2217                  []>,
2218                  Requires<[HasV4T, UseMEMOP]> {
2219
2220     bits<5> base;
2221     bits<5> delta;
2222     bits<32> offset;
2223     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2224
2225     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2226                      !if (!eq(opcBits, 0b01), offset{6-1},
2227                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2228
2229     let IClass = 0b0011;
2230     let Inst{27-24} = 0b1110;
2231     let Inst{22-21} = opcBits;
2232     let Inst{20-16} = base;
2233     let Inst{13} = 0b0;
2234     let Inst{12-7} = offsetBits;
2235     let Inst{6-5} = memOpBits;
2236     let Inst{4-0} = delta;
2237 }
2238
2239 //===----------------------------------------------------------------------===//
2240 // Template class for MemOp instructions with the immediate value.
2241 //===----------------------------------------------------------------------===//
2242 class MemOp_ri_base <string opc, bits<2> opcBits, Operand ImmOp,
2243                      string memOp, bits<2> memOpBits> :
2244       MEMInst_V4 <(outs),
2245                   (ins IntRegs:$base, ImmOp:$offset, u5Imm:$delta),
2246                   opc#"($base+#$offset)"#memOp#"#$delta"
2247                   #!if(memOpBits{1},")", ""), // clrbit, setbit - include ')'
2248                   []>,
2249                   Requires<[HasV4T, UseMEMOP]> {
2250
2251     bits<5> base;
2252     bits<5> delta;
2253     bits<32> offset;
2254     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2255
2256     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2257                      !if (!eq(opcBits, 0b01), offset{6-1},
2258                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2259
2260     let IClass = 0b0011;
2261     let Inst{27-24} = 0b1111;
2262     let Inst{22-21} = opcBits;
2263     let Inst{20-16} = base;
2264     let Inst{13} = 0b0;
2265     let Inst{12-7} = offsetBits;
2266     let Inst{6-5} = memOpBits;
2267     let Inst{4-0} = delta;
2268 }
2269
2270 // multiclass to define MemOp instructions with register operand.
2271 multiclass MemOp_rr<string opc, bits<2> opcBits, Operand ImmOp> {
2272   def _ADD#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " += ", 0b00>; // add
2273   def _SUB#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " -= ", 0b01>; // sub
2274   def _AND#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " &= ", 0b10>; // and
2275   def _OR#NAME#_V4  : MemOp_rr_base <opc, opcBits, ImmOp, " |= ", 0b11>; // or
2276 }
2277
2278 // multiclass to define MemOp instructions with immediate Operand.
2279 multiclass MemOp_ri<string opc, bits<2> opcBits, Operand ImmOp> {
2280   def _ADD#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " += ", 0b00 >;
2281   def _SUB#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " -= ", 0b01 >;
2282   def _CLRBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =clrbit(", 0b10>;
2283   def _SETBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =setbit(", 0b11>;
2284 }
2285
2286 multiclass MemOp_base <string opc, bits<2> opcBits, Operand ImmOp> {
2287   defm r : MemOp_rr <opc, opcBits, ImmOp>;
2288   defm i : MemOp_ri <opc, opcBits, ImmOp>;
2289 }
2290
2291 // Define MemOp instructions.
2292 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0,
2293 validSubTargets =HasV4SubT in {
2294   let opExtentBits = 6, accessSize = ByteAccess in
2295   defm MemOPb : MemOp_base <"memb", 0b00, u6_0Ext>;
2296
2297   let opExtentBits = 7, accessSize = HalfWordAccess in
2298   defm MemOPh : MemOp_base <"memh", 0b01, u6_1Ext>;
2299
2300   let opExtentBits = 8, accessSize = WordAccess in
2301   defm MemOPw : MemOp_base <"memw", 0b10, u6_2Ext>;
2302 }
2303
2304 //===----------------------------------------------------------------------===//
2305 // Multiclass to define 'Def Pats' for ALU operations on the memory
2306 // Here value used for the ALU operation is an immediate value.
2307 // mem[bh](Rs+#0) += #U5
2308 // mem[bh](Rs+#u6) += #U5
2309 //===----------------------------------------------------------------------===//
2310
2311 multiclass MemOpi_u5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2312                           InstHexagon MI, SDNode OpNode> {
2313   let AddedComplexity = 180 in
2314   def : Pat < (stOp (OpNode (ldOp IntRegs:$addr), u5ImmPred:$addend),
2315                     IntRegs:$addr),
2316               (MI IntRegs:$addr, #0, u5ImmPred:$addend )>;
2317
2318   let AddedComplexity = 190 in
2319   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, ExtPred:$offset)),
2320                      u5ImmPred:$addend),
2321              (add IntRegs:$base, ExtPred:$offset)),
2322        (MI IntRegs:$base, ExtPred:$offset, u5ImmPred:$addend)>;
2323 }
2324
2325 multiclass MemOpi_u5ALUOp<PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2326                           InstHexagon addMI, InstHexagon subMI> {
2327   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, addMI, add>;
2328   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, subMI, sub>;
2329 }
2330
2331 multiclass MemOpi_u5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2332   // Half Word
2333   defm : MemOpi_u5ALUOp <ldOpHalf, truncstorei16, u6_1ExtPred,
2334                          MemOPh_ADDi_V4, MemOPh_SUBi_V4>;
2335   // Byte
2336   defm : MemOpi_u5ALUOp <ldOpByte, truncstorei8, u6ExtPred,
2337                          MemOPb_ADDi_V4, MemOPb_SUBi_V4>;
2338 }
2339
2340 let Predicates = [HasV4T, UseMEMOP] in {
2341   defm : MemOpi_u5ExtType<zextloadi8, zextloadi16>; // zero extend
2342   defm : MemOpi_u5ExtType<sextloadi8, sextloadi16>; // sign extend
2343   defm : MemOpi_u5ExtType<extloadi8,  extloadi16>;  // any extend
2344
2345   // Word
2346   defm : MemOpi_u5ALUOp <load, store, u6_2ExtPred, MemOPw_ADDi_V4,
2347                          MemOPw_SUBi_V4>;
2348 }
2349
2350 //===----------------------------------------------------------------------===//
2351 // multiclass to define 'Def Pats' for ALU operations on the memory.
2352 // Here value used for the ALU operation is a negative value.
2353 // mem[bh](Rs+#0) += #m5
2354 // mem[bh](Rs+#u6) += #m5
2355 //===----------------------------------------------------------------------===//
2356
2357 multiclass MemOpi_m5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf extPred,
2358                           PatLeaf immPred, ComplexPattern addrPred,
2359                           SDNodeXForm xformFunc, InstHexagon MI> {
2360   let AddedComplexity = 190 in
2361   def : Pat <(stOp (add (ldOp IntRegs:$addr), immPred:$subend),
2362                    IntRegs:$addr),
2363              (MI IntRegs:$addr, #0, (xformFunc immPred:$subend) )>;
2364
2365   let AddedComplexity = 195 in
2366   def : Pat<(stOp (add (ldOp (add IntRegs:$base, extPred:$offset)),
2367                        immPred:$subend),
2368                   (add IntRegs:$base, extPred:$offset)),
2369             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$subend))>;
2370 }
2371
2372 multiclass MemOpi_m5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2373   // Half Word
2374   defm : MemOpi_m5Pats <ldOpHalf, truncstorei16, u6_1ExtPred, m5HImmPred,
2375                         ADDRriU6_1, MEMOPIMM_HALF, MemOPh_SUBi_V4>;
2376   // Byte
2377   defm : MemOpi_m5Pats <ldOpByte, truncstorei8, u6ExtPred, m5BImmPred,
2378                         ADDRriU6_0, MEMOPIMM_BYTE, MemOPb_SUBi_V4>;
2379 }
2380
2381 let Predicates = [HasV4T, UseMEMOP] in {
2382   defm : MemOpi_m5ExtType<zextloadi8, zextloadi16>; // zero extend
2383   defm : MemOpi_m5ExtType<sextloadi8, sextloadi16>; // sign extend
2384   defm : MemOpi_m5ExtType<extloadi8,  extloadi16>;  // any extend
2385
2386   // Word
2387   defm : MemOpi_m5Pats <load, store, u6_2ExtPred, m5ImmPred,
2388                           ADDRriU6_2, MEMOPIMM, MemOPw_SUBi_V4>;
2389 }
2390
2391 //===----------------------------------------------------------------------===//
2392 // Multiclass to define 'def Pats' for bit operations on the memory.
2393 // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2394 // mem[bhw](Rs+#u6) = [clrbit|setbit](#U5)
2395 //===----------------------------------------------------------------------===//
2396
2397 multiclass MemOpi_bitPats <PatFrag ldOp, PatFrag stOp, PatLeaf immPred,
2398                      PatLeaf extPred, ComplexPattern addrPred,
2399                      SDNodeXForm xformFunc, InstHexagon MI, SDNode OpNode> {
2400
2401   // mem[bhw](Rs+#u6:[012]) = [clrbit|setbit](#U5)
2402   let AddedComplexity = 250 in
2403   def : Pat<(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2404                           immPred:$bitend),
2405                   (add IntRegs:$base, extPred:$offset)),
2406             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$bitend))>;
2407
2408   // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2409   let AddedComplexity = 225 in
2410   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2411                            immPred:$bitend),
2412                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2413              (MI IntRegs:$addr, extPred:$offset, (xformFunc immPred:$bitend))>;
2414 }
2415
2416 multiclass MemOpi_bitExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2417   // Byte - clrbit
2418   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Clr3ImmPred, u6ExtPred,
2419                        ADDRriU6_0, CLRMEMIMM_BYTE, MemOPb_CLRBITi_V4, and>;
2420   // Byte - setbit
2421   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Set3ImmPred,  u6ExtPred,
2422                        ADDRriU6_0, SETMEMIMM_BYTE, MemOPb_SETBITi_V4, or>;
2423   // Half Word - clrbit
2424   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Clr4ImmPred, u6_1ExtPred,
2425                        ADDRriU6_1, CLRMEMIMM_SHORT, MemOPh_CLRBITi_V4, and>;
2426   // Half Word - setbit
2427   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Set4ImmPred, u6_1ExtPred,
2428                        ADDRriU6_1, SETMEMIMM_SHORT, MemOPh_SETBITi_V4, or>;
2429 }
2430
2431 let Predicates = [HasV4T, UseMEMOP] in {
2432   // mem[bh](Rs+#0) = [clrbit|setbit](#U5)
2433   // mem[bh](Rs+#u6:[01]) = [clrbit|setbit](#U5)
2434   defm : MemOpi_bitExtType<zextloadi8, zextloadi16>; // zero extend
2435   defm : MemOpi_bitExtType<sextloadi8, sextloadi16>; // sign extend
2436   defm : MemOpi_bitExtType<extloadi8,  extloadi16>;  // any extend
2437
2438   // memw(Rs+#0) = [clrbit|setbit](#U5)
2439   // memw(Rs+#u6:2) = [clrbit|setbit](#U5)
2440   defm : MemOpi_bitPats<load, store, Clr5ImmPred, u6_2ExtPred, ADDRriU6_2,
2441                        CLRMEMIMM, MemOPw_CLRBITi_V4, and>;
2442   defm : MemOpi_bitPats<load, store, Set5ImmPred, u6_2ExtPred, ADDRriU6_2,
2443                        SETMEMIMM, MemOPw_SETBITi_V4, or>;
2444 }
2445
2446 //===----------------------------------------------------------------------===//
2447 // Multiclass to define 'def Pats' for ALU operations on the memory
2448 // where addend is a register.
2449 // mem[bhw](Rs+#0) [+-&|]= Rt
2450 // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2451 //===----------------------------------------------------------------------===//
2452
2453 multiclass MemOpr_Pats <PatFrag ldOp, PatFrag stOp, ComplexPattern addrPred,
2454                      PatLeaf extPred, InstHexagon MI, SDNode OpNode> {
2455   let AddedComplexity = 141 in
2456   // mem[bhw](Rs+#0) [+-&|]= Rt
2457   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2458                            (i32 IntRegs:$addend)),
2459                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2460              (MI IntRegs:$addr, extPred:$offset, (i32 IntRegs:$addend) )>;
2461
2462   // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2463   let AddedComplexity = 150 in
2464   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2465                            (i32 IntRegs:$orend)),
2466                    (add IntRegs:$base, extPred:$offset)),
2467              (MI IntRegs:$base, extPred:$offset, (i32 IntRegs:$orend) )>;
2468 }
2469
2470 multiclass MemOPr_ALUOp<PatFrag ldOp, PatFrag stOp,
2471                         ComplexPattern addrPred, PatLeaf extPred,
2472                         InstHexagon addMI, InstHexagon subMI,
2473                         InstHexagon andMI, InstHexagon orMI > {
2474
2475   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, addMI, add>;
2476   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, subMI, sub>;
2477   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, andMI, and>;
2478   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, orMI,  or>;
2479 }
2480
2481 multiclass MemOPr_ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2482   // Half Word
2483   defm : MemOPr_ALUOp <ldOpHalf, truncstorei16, ADDRriU6_1, u6_1ExtPred,
2484                        MemOPh_ADDr_V4, MemOPh_SUBr_V4,
2485                        MemOPh_ANDr_V4, MemOPh_ORr_V4>;
2486   // Byte
2487   defm : MemOPr_ALUOp <ldOpByte, truncstorei8, ADDRriU6_0, u6ExtPred,
2488                        MemOPb_ADDr_V4, MemOPb_SUBr_V4,
2489                        MemOPb_ANDr_V4, MemOPb_ORr_V4>;
2490 }
2491
2492 // Define 'def Pats' for MemOps with register addend.
2493 let Predicates = [HasV4T, UseMEMOP] in {
2494   // Byte, Half Word
2495   defm : MemOPr_ExtType<zextloadi8, zextloadi16>; // zero extend
2496   defm : MemOPr_ExtType<sextloadi8, sextloadi16>; // sign extend
2497   defm : MemOPr_ExtType<extloadi8,  extloadi16>;  // any extend
2498   // Word
2499   defm : MemOPr_ALUOp <load, store, ADDRriU6_2, u6_2ExtPred, MemOPw_ADDr_V4,
2500                        MemOPw_SUBr_V4, MemOPw_ANDr_V4, MemOPw_ORr_V4 >;
2501 }
2502
2503 //===----------------------------------------------------------------------===//
2504 // XTYPE/PRED +
2505 //===----------------------------------------------------------------------===//
2506
2507 // Hexagon V4 only supports these flavors of byte/half compare instructions:
2508 // EQ/GT/GTU. Other flavors like GE/GEU/LT/LTU/LE/LEU are not supported by
2509 // hardware. However, compiler can still implement these patterns through
2510 // appropriate patterns combinations based on current implemented patterns.
2511 // The implemented patterns are: EQ/GT/GTU.
2512 // Missing patterns are: GE/GEU/LT/LTU/LE/LEU.
2513
2514 // Following instruction is not being extended as it results into the
2515 // incorrect code for negative numbers.
2516 // Pd=cmpb.eq(Rs,#u8)
2517
2518 let isCompare = 1, isExtendable = 1, opExtendable = 2, hasSideEffects = 0,
2519     validSubTargets = HasV4SubT in
2520 class CMP_NOT_REG_IMM<string OpName, bits<2> op, Operand ImmOp,
2521                       list<dag> Pattern>
2522   : ALU32Inst <(outs PredRegs:$dst), (ins IntRegs:$src1, ImmOp:$src2),
2523     "$dst = !cmp."#OpName#"($src1, #$src2)",
2524     Pattern,
2525     "", ALU32_2op_tc_2early_SLOT0123> {
2526     bits<2> dst;
2527     bits<5> src1;
2528     bits<10> src2;
2529
2530     let IClass = 0b0111;
2531     let Inst{27-24} = 0b0101;
2532     let Inst{23-22} = op;
2533     let Inst{20-16} = src1;
2534     let Inst{21} = !if (!eq(OpName, "gtu"), 0b0, src2{9});
2535     let Inst{13-5} = src2{8-0};
2536     let Inst{4-2} = 0b100;
2537     let Inst{1-0} = dst;
2538 }
2539
2540 let opExtentBits = 10, isExtentSigned = 1 in {
2541 def C4_cmpneqi : CMP_NOT_REG_IMM <"eq", 0b00, s10Ext, [(set (i1 PredRegs:$dst),
2542                  (setne (i32 IntRegs:$src1), s10ExtPred:$src2))]>;
2543
2544 def C4_cmpltei : CMP_NOT_REG_IMM <"gt", 0b01, s10Ext, [(set (i1 PredRegs:$dst),
2545                  (not (setgt (i32 IntRegs:$src1), s10ExtPred:$src2)))]>;
2546
2547 }
2548 let opExtentBits = 9 in
2549 def C4_cmplteui : CMP_NOT_REG_IMM <"gtu", 0b10, u9Ext, [(set (i1 PredRegs:$dst),
2550                   (not (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)))]>;
2551
2552
2553
2554 // p=!cmp.eq(r1,r2)
2555 let isCompare = 1, validSubTargets = HasV4SubT in
2556 def CMPnotEQ_rr : ALU32_rr<(outs PredRegs:$dst),
2557                            (ins IntRegs:$src1, IntRegs:$src2),
2558       "$dst = !cmp.eq($src1, $src2)",
2559       [(set (i1 PredRegs:$dst),
2560             (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2)))]>,
2561       Requires<[HasV4T]>;
2562
2563 // p=!cmp.gt(r1,r2)
2564 let isCompare = 1, validSubTargets = HasV4SubT in
2565 def CMPnotGT_rr : ALU32_rr<(outs PredRegs:$dst),
2566                            (ins IntRegs:$src1, IntRegs:$src2),
2567       "$dst = !cmp.gt($src1, $src2)",
2568       [(set (i1 PredRegs:$dst),
2569             (not (setgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2570       Requires<[HasV4T]>;
2571
2572
2573 // p=!cmp.gtu(r1,r2)
2574 let isCompare = 1, validSubTargets = HasV4SubT in
2575 def CMPnotGTU_rr : ALU32_rr<(outs PredRegs:$dst),
2576                             (ins IntRegs:$src1, IntRegs:$src2),
2577       "$dst = !cmp.gtu($src1, $src2)",
2578       [(set (i1 PredRegs:$dst),
2579             (not (setugt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2580       Requires<[HasV4T]>;
2581
2582 let isCompare = 1, validSubTargets = HasV4SubT in
2583 def CMPbEQri_V4 : MInst<(outs PredRegs:$dst),
2584             (ins IntRegs:$src1, u8Imm:$src2),
2585             "$dst = cmpb.eq($src1, #$src2)",
2586             [(set (i1 PredRegs:$dst),
2587                   (seteq (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2))]>,
2588             Requires<[HasV4T]>;
2589
2590 def : Pat <(brcond (i1 (setne (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2)),
2591                        bb:$offset),
2592       (J2_jumpf (CMPbEQri_V4 (i32 IntRegs:$src1), u8ImmPred:$src2),
2593                 bb:$offset)>,
2594       Requires<[HasV4T]>;
2595
2596 // Pd=cmpb.eq(Rs,Rt)
2597 let isCompare = 1, validSubTargets = HasV4SubT in
2598 def CMPbEQrr_ubub_V4 : MInst<(outs PredRegs:$dst),
2599             (ins IntRegs:$src1, IntRegs:$src2),
2600             "$dst = cmpb.eq($src1, $src2)",
2601             [(set (i1 PredRegs:$dst),
2602                   (seteq (and (xor (i32 IntRegs:$src1),
2603                                    (i32 IntRegs:$src2)), 255), 0))]>,
2604             Requires<[HasV4T]>;
2605
2606 // Pd=cmpb.eq(Rs,Rt)
2607 let isCompare = 1, validSubTargets = HasV4SubT in
2608 def CMPbEQrr_sbsb_V4 : MInst<(outs PredRegs:$dst),
2609             (ins IntRegs:$src1, IntRegs:$src2),
2610             "$dst = cmpb.eq($src1, $src2)",
2611             [(set (i1 PredRegs:$dst),
2612                   (seteq (shl (i32 IntRegs:$src1), (i32 24)),
2613                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2614             Requires<[HasV4T]>;
2615
2616 // Pd=cmpb.gt(Rs,Rt)
2617 let isCompare = 1, validSubTargets = HasV4SubT in
2618 def CMPbGTrr_V4 : MInst<(outs PredRegs:$dst),
2619             (ins IntRegs:$src1, IntRegs:$src2),
2620             "$dst = cmpb.gt($src1, $src2)",
2621             [(set (i1 PredRegs:$dst),
2622                   (setgt (shl (i32 IntRegs:$src1), (i32 24)),
2623                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2624             Requires<[HasV4T]>;
2625
2626 // Pd=cmpb.gtu(Rs,#u7)
2627 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
2628 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU", InputType = "imm" in
2629 def CMPbGTUri_V4 : MInst<(outs PredRegs:$dst),
2630             (ins IntRegs:$src1, u7Ext:$src2),
2631             "$dst = cmpb.gtu($src1, #$src2)",
2632             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2633                                               u7ExtPred:$src2))]>,
2634             Requires<[HasV4T]>, ImmRegRel;
2635
2636 // SDNode for converting immediate C to C-1.
2637 def DEC_CONST_BYTE : SDNodeXForm<imm, [{
2638    // Return the byte immediate const-1 as an SDNode.
2639    int32_t imm = N->getSExtValue();
2640    return XformU7ToU7M1Imm(imm);
2641 }]>;
2642
2643 // For the sequence
2644 //   zext( seteq ( and(Rs, 255), u8))
2645 // Generate
2646 //   Pd=cmpb.eq(Rs, #u8)
2647 //   if (Pd.new) Rd=#1
2648 //   if (!Pd.new) Rd=#0
2649 def : Pat <(i32 (zext (i1 (seteq (i32 (and (i32 IntRegs:$Rs), 255)),
2650                                            u8ExtPred:$u8)))),
2651            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2652                                                  (u8ExtPred:$u8))),
2653                                 1, 0))>,
2654            Requires<[HasV4T]>;
2655
2656 // For the sequence
2657 //   zext( setne ( and(Rs, 255), u8))
2658 // Generate
2659 //   Pd=cmpb.eq(Rs, #u8)
2660 //   if (Pd.new) Rd=#0
2661 //   if (!Pd.new) Rd=#1
2662 def : Pat <(i32 (zext (i1 (setne (i32 (and (i32 IntRegs:$Rs), 255)),
2663                                            u8ExtPred:$u8)))),
2664            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2665                                                  (u8ExtPred:$u8))),
2666                                 0, 1))>,
2667            Requires<[HasV4T]>;
2668
2669 // For the sequence
2670 //   zext( seteq (Rs, and(Rt, 255)))
2671 // Generate
2672 //   Pd=cmpb.eq(Rs, Rt)
2673 //   if (Pd.new) Rd=#1
2674 //   if (!Pd.new) Rd=#0
2675 def : Pat <(i32 (zext (i1 (seteq (i32 IntRegs:$Rt),
2676                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2677            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2678                                                       (i32 IntRegs:$Rt))),
2679                                 1, 0))>,
2680            Requires<[HasV4T]>;
2681
2682 // For the sequence
2683 //   zext( setne (Rs, and(Rt, 255)))
2684 // Generate
2685 //   Pd=cmpb.eq(Rs, Rt)
2686 //   if (Pd.new) Rd=#0
2687 //   if (!Pd.new) Rd=#1
2688 def : Pat <(i32 (zext (i1 (setne (i32 IntRegs:$Rt),
2689                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2690            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2691                                                       (i32 IntRegs:$Rt))),
2692                                 0, 1))>,
2693            Requires<[HasV4T]>;
2694
2695 // For the sequence
2696 //   zext( setugt ( and(Rs, 255), u8))
2697 // Generate
2698 //   Pd=cmpb.gtu(Rs, #u8)
2699 //   if (Pd.new) Rd=#1
2700 //   if (!Pd.new) Rd=#0
2701 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 255)),
2702                                             u8ExtPred:$u8)))),
2703            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
2704                                                   (u8ExtPred:$u8))),
2705                                 1, 0))>,
2706            Requires<[HasV4T]>;
2707
2708 // For the sequence
2709 //   zext( setugt ( and(Rs, 254), u8))
2710 // Generate
2711 //   Pd=cmpb.gtu(Rs, #u8)
2712 //   if (Pd.new) Rd=#1
2713 //   if (!Pd.new) Rd=#0
2714 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 254)),
2715                                             u8ExtPred:$u8)))),
2716            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
2717                                                   (u8ExtPred:$u8))),
2718                                 1, 0))>,
2719            Requires<[HasV4T]>;
2720
2721 // For the sequence
2722 //   zext( setult ( Rs, Rt))
2723 // Generate
2724 //   Pd=cmp.ltu(Rs, Rt)
2725 //   if (Pd.new) Rd=#1
2726 //   if (!Pd.new) Rd=#0
2727 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2728 def : Pat <(i32 (zext (i1 (setult (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2729            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
2730                                               (i32 IntRegs:$Rs))),
2731                                 1, 0))>,
2732            Requires<[HasV4T]>;
2733
2734 // For the sequence
2735 //   zext( setlt ( Rs, Rt))
2736 // Generate
2737 //   Pd=cmp.lt(Rs, Rt)
2738 //   if (Pd.new) Rd=#1
2739 //   if (!Pd.new) Rd=#0
2740 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2741 def : Pat <(i32 (zext (i1 (setlt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2742            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
2743                                              (i32 IntRegs:$Rs))),
2744                                 1, 0))>,
2745            Requires<[HasV4T]>;
2746
2747 // For the sequence
2748 //   zext( setugt ( Rs, Rt))
2749 // Generate
2750 //   Pd=cmp.gtu(Rs, Rt)
2751 //   if (Pd.new) Rd=#1
2752 //   if (!Pd.new) Rd=#0
2753 def : Pat <(i32 (zext (i1 (setugt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2754            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
2755                                               (i32 IntRegs:$Rt))),
2756                                 1, 0))>,
2757            Requires<[HasV4T]>;
2758
2759 // This pattern interefers with coremark performance, not implementing at this
2760 // time.
2761 // For the sequence
2762 //   zext( setgt ( Rs, Rt))
2763 // Generate
2764 //   Pd=cmp.gt(Rs, Rt)
2765 //   if (Pd.new) Rd=#1
2766 //   if (!Pd.new) Rd=#0
2767
2768 // For the sequence
2769 //   zext( setuge ( Rs, Rt))
2770 // Generate
2771 //   Pd=cmp.ltu(Rs, Rt)
2772 //   if (Pd.new) Rd=#0
2773 //   if (!Pd.new) Rd=#1
2774 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2775 def : Pat <(i32 (zext (i1 (setuge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2776            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
2777                                               (i32 IntRegs:$Rs))),
2778                                 0, 1))>,
2779            Requires<[HasV4T]>;
2780
2781 // For the sequence
2782 //   zext( setge ( Rs, Rt))
2783 // Generate
2784 //   Pd=cmp.lt(Rs, Rt)
2785 //   if (Pd.new) Rd=#0
2786 //   if (!Pd.new) Rd=#1
2787 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2788 def : Pat <(i32 (zext (i1 (setge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2789            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
2790                                              (i32 IntRegs:$Rs))),
2791                                 0, 1))>,
2792            Requires<[HasV4T]>;
2793
2794 // For the sequence
2795 //   zext( setule ( Rs, Rt))
2796 // Generate
2797 //   Pd=cmp.gtu(Rs, Rt)
2798 //   if (Pd.new) Rd=#0
2799 //   if (!Pd.new) Rd=#1
2800 def : Pat <(i32 (zext (i1 (setule (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2801            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
2802                                               (i32 IntRegs:$Rt))),
2803                                 0, 1))>,
2804            Requires<[HasV4T]>;
2805
2806 // For the sequence
2807 //   zext( setle ( Rs, Rt))
2808 // Generate
2809 //   Pd=cmp.gt(Rs, Rt)
2810 //   if (Pd.new) Rd=#0
2811 //   if (!Pd.new) Rd=#1
2812 def : Pat <(i32 (zext (i1 (setle (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2813            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rs),
2814                                              (i32 IntRegs:$Rt))),
2815                                 0, 1))>,
2816            Requires<[HasV4T]>;
2817
2818 // For the sequence
2819 //   zext( setult ( and(Rs, 255), u8))
2820 // Use the isdigit transformation below
2821
2822 // Generate code of the form 'mux_ii(cmpbgtu(Rdd, C-1),0,1)'
2823 // for C code of the form r = ((c>='0') & (c<='9')) ? 1 : 0;.
2824 // The isdigit transformation relies on two 'clever' aspects:
2825 // 1) The data type is unsigned which allows us to eliminate a zero test after
2826 //    biasing the expression by 48. We are depending on the representation of
2827 //    the unsigned types, and semantics.
2828 // 2) The front end has converted <= 9 into < 10 on entry to LLVM
2829 //
2830 // For the C code:
2831 //   retval = ((c>='0') & (c<='9')) ? 1 : 0;
2832 // The code is transformed upstream of llvm into
2833 //   retval = (c-48) < 10 ? 1 : 0;
2834 let AddedComplexity = 139 in
2835 def : Pat <(i32 (zext (i1 (setult (i32 (and (i32 IntRegs:$src1), 255)),
2836                                   u7StrictPosImmPred:$src2)))),
2837   (i32 (C2_muxii (i1 (CMPbGTUri_V4 (i32 IntRegs:$src1),
2838                                  (DEC_CONST_BYTE u7StrictPosImmPred:$src2))),
2839                    0, 1))>,
2840                    Requires<[HasV4T]>;
2841
2842 // Pd=cmpb.gtu(Rs,Rt)
2843 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU",
2844 InputType = "reg" in
2845 def CMPbGTUrr_V4 : MInst<(outs PredRegs:$dst),
2846             (ins IntRegs:$src1, IntRegs:$src2),
2847             "$dst = cmpb.gtu($src1, $src2)",
2848             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2849                                              (and (i32 IntRegs:$src2), 255)))]>,
2850             Requires<[HasV4T]>, ImmRegRel;
2851
2852 // Following instruction is not being extended as it results into the incorrect
2853 // code for negative numbers.
2854
2855 // Signed half compare(.eq) ri.
2856 // Pd=cmph.eq(Rs,#s8)
2857 let isCompare = 1, validSubTargets = HasV4SubT in
2858 def CMPhEQri_V4 : MInst<(outs PredRegs:$dst),
2859             (ins IntRegs:$src1, s8Imm:$src2),
2860             "$dst = cmph.eq($src1, #$src2)",
2861             [(set (i1 PredRegs:$dst), (seteq (and (i32 IntRegs:$src1), 65535),
2862                                              s8ImmPred:$src2))]>,
2863             Requires<[HasV4T]>;
2864
2865 // Signed half compare(.eq) rr.
2866 // Case 1: xor + and, then compare:
2867 //   r0=xor(r0,r1)
2868 //   r0=and(r0,#0xffff)
2869 //   p0=cmp.eq(r0,#0)
2870 // Pd=cmph.eq(Rs,Rt)
2871 let isCompare = 1, validSubTargets = HasV4SubT in
2872 def CMPhEQrr_xor_V4 : MInst<(outs PredRegs:$dst),
2873             (ins IntRegs:$src1, IntRegs:$src2),
2874             "$dst = cmph.eq($src1, $src2)",
2875             [(set (i1 PredRegs:$dst), (seteq (and (xor (i32 IntRegs:$src1),
2876                                                        (i32 IntRegs:$src2)),
2877                                                   65535), 0))]>,
2878             Requires<[HasV4T]>;
2879
2880 // Signed half compare(.eq) rr.
2881 // Case 2: shift left 16 bits then compare:
2882 //   r0=asl(r0,16)
2883 //   r1=asl(r1,16)
2884 //   p0=cmp.eq(r0,r1)
2885 // Pd=cmph.eq(Rs,Rt)
2886 let isCompare = 1, validSubTargets = HasV4SubT in
2887 def CMPhEQrr_shl_V4 : MInst<(outs PredRegs:$dst),
2888             (ins IntRegs:$src1, IntRegs:$src2),
2889             "$dst = cmph.eq($src1, $src2)",
2890             [(set (i1 PredRegs:$dst),
2891                   (seteq (shl (i32 IntRegs:$src1), (i32 16)),
2892                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
2893             Requires<[HasV4T]>;
2894
2895 /* Incorrect Pattern -- immediate should be right shifted before being
2896 used in the cmph.gt instruction.
2897 // Signed half compare(.gt) ri.
2898 // Pd=cmph.gt(Rs,#s8)
2899
2900 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
2901 isCompare = 1, validSubTargets = HasV4SubT in
2902 def CMPhGTri_V4 : MInst<(outs PredRegs:$dst),
2903             (ins IntRegs:$src1, s8Ext:$src2),
2904             "$dst = cmph.gt($src1, #$src2)",
2905             [(set (i1 PredRegs:$dst),
2906                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
2907                          s8ExtPred:$src2))]>,
2908             Requires<[HasV4T]>;
2909 */
2910
2911 // Signed half compare(.gt) rr.
2912 // Pd=cmph.gt(Rs,Rt)
2913 let isCompare = 1, validSubTargets = HasV4SubT in
2914 def CMPhGTrr_shl_V4 : MInst<(outs PredRegs:$dst),
2915             (ins IntRegs:$src1, IntRegs:$src2),
2916             "$dst = cmph.gt($src1, $src2)",
2917             [(set (i1 PredRegs:$dst),
2918                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
2919                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
2920             Requires<[HasV4T]>;
2921
2922 // Unsigned half compare rr (.gtu).
2923 // Pd=cmph.gtu(Rs,Rt)
2924 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
2925 InputType = "reg" in
2926 def CMPhGTUrr_V4 : MInst<(outs PredRegs:$dst),
2927             (ins IntRegs:$src1, IntRegs:$src2),
2928             "$dst = cmph.gtu($src1, $src2)",
2929             [(set (i1 PredRegs:$dst),
2930                   (setugt (and (i32 IntRegs:$src1), 65535),
2931                           (and (i32 IntRegs:$src2), 65535)))]>,
2932             Requires<[HasV4T]>, ImmRegRel;
2933
2934 // Unsigned half compare ri (.gtu).
2935 // Pd=cmph.gtu(Rs,#u7)
2936 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
2937 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
2938 InputType = "imm" in
2939 def CMPhGTUri_V4 : MInst<(outs PredRegs:$dst),
2940             (ins IntRegs:$src1, u7Ext:$src2),
2941             "$dst = cmph.gtu($src1, #$src2)",
2942             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 65535),
2943                                               u7ExtPred:$src2))]>,
2944             Requires<[HasV4T]>, ImmRegRel;
2945
2946 let validSubTargets = HasV4SubT in
2947 def NTSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2948     "$dst = !tstbit($src1, $src2)",
2949     [(set (i1 PredRegs:$dst),
2950           (seteq (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>,
2951     Requires<[HasV4T]>;
2952
2953 let validSubTargets = HasV4SubT in
2954 def NTSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2955     "$dst = !tstbit($src1, $src2)",
2956     [(set (i1 PredRegs:$dst),
2957           (seteq (and (shl 1, u5ImmPred:$src2), (i32 IntRegs:$src1)), 0))]>,
2958     Requires<[HasV4T]>;
2959
2960 //===----------------------------------------------------------------------===//
2961 // XTYPE/PRED -
2962 //===----------------------------------------------------------------------===//
2963
2964 //Deallocate frame and return.
2965 //    dealloc_return
2966 let isReturn = 1, isTerminator = 1, isBarrier = 1, isPredicable = 1,
2967   Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0 in {
2968 let validSubTargets = HasV4SubT in
2969   def DEALLOC_RET_V4 : LD0Inst<(outs), (ins),
2970             "dealloc_return",
2971             []>,
2972             Requires<[HasV4T]>;
2973 }
2974
2975 // Restore registers and dealloc return function call.
2976 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2977   Defs = [R29, R30, R31, PC] in {
2978 let validSubTargets = HasV4SubT in
2979   def RESTORE_DEALLOC_RET_JMP_V4 : JInst<(outs),
2980                                    (ins calltarget:$dst),
2981              "jump $dst",
2982              []>,
2983              Requires<[HasV4T]>;
2984 }
2985
2986 // Restore registers and dealloc frame before a tail call.
2987 let isCall = 1, isBarrier = 1,
2988   Defs = [R29, R30, R31, PC] in {
2989 let validSubTargets = HasV4SubT in
2990   def RESTORE_DEALLOC_BEFORE_TAILCALL_V4 : JInst<(outs),
2991                                            (ins calltarget:$dst),
2992              "call $dst",
2993              []>,
2994              Requires<[HasV4T]>;
2995 }
2996
2997 // Save registers function call.
2998 let isCall = 1, isBarrier = 1,
2999   Uses = [R29, R31] in {
3000   def SAVE_REGISTERS_CALL_V4 : JInst<(outs),
3001                                (ins calltarget:$dst),
3002              "call $dst // Save_calle_saved_registers",
3003              []>,
3004              Requires<[HasV4T]>;
3005 }
3006
3007 //    if (Ps) dealloc_return
3008 let isReturn = 1, isTerminator = 1,
3009     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3010     isPredicated = 1 in {
3011 let validSubTargets = HasV4SubT in
3012   def DEALLOC_RET_cPt_V4 : LD0Inst<(outs),
3013                            (ins PredRegs:$src1),
3014             "if ($src1) dealloc_return",
3015             []>,
3016             Requires<[HasV4T]>;
3017 }
3018
3019 //    if (!Ps) dealloc_return
3020 let isReturn = 1, isTerminator = 1,
3021     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3022     isPredicated = 1, isPredicatedFalse = 1 in {
3023 let validSubTargets = HasV4SubT in
3024   def DEALLOC_RET_cNotPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3025             "if (!$src1) dealloc_return",
3026             []>,
3027             Requires<[HasV4T]>;
3028 }
3029
3030 //    if (Ps.new) dealloc_return:nt
3031 let isReturn = 1, isTerminator = 1,
3032     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3033     isPredicated = 1 in {
3034 let validSubTargets = HasV4SubT in
3035   def DEALLOC_RET_cdnPnt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3036             "if ($src1.new) dealloc_return:nt",
3037             []>,
3038             Requires<[HasV4T]>;
3039 }
3040
3041 //    if (!Ps.new) dealloc_return:nt
3042 let isReturn = 1, isTerminator = 1,
3043     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3044     isPredicated = 1, isPredicatedFalse = 1 in {
3045 let validSubTargets = HasV4SubT in
3046   def DEALLOC_RET_cNotdnPnt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3047             "if (!$src1.new) dealloc_return:nt",
3048             []>,
3049             Requires<[HasV4T]>;
3050 }
3051
3052 //    if (Ps.new) dealloc_return:t
3053 let isReturn = 1, isTerminator = 1,
3054     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3055     isPredicated = 1 in {
3056 let validSubTargets = HasV4SubT in
3057   def DEALLOC_RET_cdnPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3058             "if ($src1.new) dealloc_return:t",
3059             []>,
3060             Requires<[HasV4T]>;
3061 }
3062
3063 // if (!Ps.new) dealloc_return:nt
3064 let isReturn = 1, isTerminator = 1,
3065     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3066     isPredicated = 1, isPredicatedFalse = 1 in {
3067 let validSubTargets = HasV4SubT in
3068   def DEALLOC_RET_cNotdnPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3069             "if (!$src1.new) dealloc_return:t",
3070             []>,
3071             Requires<[HasV4T]>;
3072 }
3073
3074 // Load/Store with absolute addressing mode
3075 // memw(#u6)=Rt
3076
3077 multiclass ST_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
3078                            bit isPredNew> {
3079   let isPredicatedNew = isPredNew in
3080   def NAME#_V4 : STInst2<(outs),
3081             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
3082             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3083             ") ")#mnemonic#"(##$absaddr) = $src2",
3084             []>,
3085             Requires<[HasV4T]>;
3086 }
3087
3088 multiclass ST_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
3089   let isPredicatedFalse = PredNot in {
3090     defm _c#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 0>;
3091     // Predicate new
3092     defm _cdn#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 1>;
3093   }
3094 }
3095
3096 let isNVStorable = 1, isExtended = 1, hasSideEffects = 0 in
3097 multiclass ST_Abs<string mnemonic, string CextOp, RegisterClass RC> {
3098   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3099     let opExtendable = 0, isPredicable = 1 in
3100     def NAME#_V4 : STInst2<(outs),
3101             (ins u0AlwaysExt:$absaddr, RC:$src),
3102             mnemonic#"(##$absaddr) = $src",
3103             []>,
3104             Requires<[HasV4T]>;
3105
3106     let opExtendable = 1, isPredicated = 1 in {
3107       defm Pt : ST_Abs_Pred<mnemonic, RC, 0>;
3108       defm NotPt : ST_Abs_Pred<mnemonic, RC, 1>;
3109     }
3110   }
3111 }
3112
3113 multiclass ST_Abs_Predbase_nv<string mnemonic, RegisterClass RC, bit isNot,
3114                            bit isPredNew> {
3115   let isPredicatedNew = isPredNew in
3116   def NAME#_nv_V4 : NVInst_V4<(outs),
3117             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
3118             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3119             ") ")#mnemonic#"(##$absaddr) = $src2.new",
3120             []>,
3121             Requires<[HasV4T]>;
3122 }
3123
3124 multiclass ST_Abs_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
3125   let isPredicatedFalse = PredNot in {
3126     defm _c#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 0>;
3127     // Predicate new
3128     defm _cdn#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 1>;
3129   }
3130 }
3131
3132 let mayStore = 1, isNVStore = 1, isExtended = 1, hasSideEffects = 0 in
3133 multiclass ST_Abs_nv<string mnemonic, string CextOp, RegisterClass RC> {
3134   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3135     let opExtendable = 0, isPredicable = 1 in
3136     def NAME#_nv_V4 : NVInst_V4<(outs),
3137             (ins u0AlwaysExt:$absaddr, RC:$src),
3138             mnemonic#"(##$absaddr) = $src.new",
3139             []>,
3140             Requires<[HasV4T]>;
3141
3142     let opExtendable = 1, isPredicated = 1 in {
3143       defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
3144       defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
3145     }
3146   }
3147 }
3148
3149 let addrMode = Absolute in {
3150   let accessSize = ByteAccess in
3151     defm STrib_abs : ST_Abs<"memb", "STrib", IntRegs>,
3152                      ST_Abs_nv<"memb", "STrib", IntRegs>, AddrModeRel;
3153
3154   let accessSize = HalfWordAccess in
3155     defm STrih_abs : ST_Abs<"memh", "STrih", IntRegs>,
3156                      ST_Abs_nv<"memh", "STrih", IntRegs>, AddrModeRel;
3157
3158   let accessSize = WordAccess in
3159     defm STriw_abs : ST_Abs<"memw", "STriw", IntRegs>,
3160                      ST_Abs_nv<"memw", "STriw", IntRegs>, AddrModeRel;
3161
3162   let accessSize = DoubleWordAccess, isNVStorable = 0 in
3163     defm STrid_abs : ST_Abs<"memd", "STrid", DoubleRegs>, AddrModeRel;
3164 }
3165
3166 let Predicates = [HasV4T], AddedComplexity = 30 in {
3167 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3168                         (HexagonCONST32 tglobaladdr:$absaddr)),
3169           (STrib_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3170
3171 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3172                           (HexagonCONST32 tglobaladdr:$absaddr)),
3173           (STrih_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3174
3175 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32 tglobaladdr:$absaddr)),
3176           (STriw_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3177
3178 def : Pat<(store (i64 DoubleRegs:$src1),
3179                  (HexagonCONST32 tglobaladdr:$absaddr)),
3180           (STrid_abs_V4 tglobaladdr: $absaddr, DoubleRegs: $src1)>;
3181 }
3182
3183 //===----------------------------------------------------------------------===//
3184 // multiclass for store instructions with GP-relative addressing mode.
3185 // mem[bhwd](#global)=Rt
3186 // if ([!]Pv[.new]) mem[bhwd](##global) = Rt
3187 //===----------------------------------------------------------------------===//
3188 let mayStore = 1, isNVStorable = 1 in
3189 multiclass ST_GP<string mnemonic, string BaseOp, RegisterClass RC> {
3190   let BaseOpcode = BaseOp, isPredicable = 1 in
3191   def NAME#_V4 : STInst2<(outs),
3192           (ins globaladdress:$global, RC:$src),
3193           mnemonic#"(#$global) = $src",
3194           []>;
3195
3196   // When GP-relative instructions are predicated, their addressing mode is
3197   // changed to absolute and they are always constant extended.
3198   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
3199   isPredicated = 1 in {
3200     defm Pt : ST_Abs_Pred <mnemonic, RC, 0>;
3201     defm NotPt : ST_Abs_Pred <mnemonic, RC, 1>;
3202   }
3203 }
3204
3205 let mayStore = 1, isNVStore = 1 in
3206 multiclass ST_GP_nv<string mnemonic, string BaseOp, RegisterClass RC> {
3207   let BaseOpcode = BaseOp, isPredicable = 1 in
3208   def NAME#_nv_V4 : NVInst_V4<(outs),
3209           (ins u0AlwaysExt:$global, RC:$src),
3210           mnemonic#"(#$global) = $src.new",
3211           []>,
3212           Requires<[HasV4T]>;
3213
3214   // When GP-relative instructions are predicated, their addressing mode is
3215   // changed to absolute and they are always constant extended.
3216   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
3217   isPredicated = 1 in {
3218     defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
3219     defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
3220   }
3221 }
3222
3223 let validSubTargets = HasV4SubT, hasSideEffects = 0 in {
3224   let isNVStorable = 0 in
3225   defm STd_GP : ST_GP <"memd", "STd_GP", DoubleRegs>, PredNewRel;
3226
3227   defm STb_GP : ST_GP<"memb",  "STb_GP", IntRegs>,
3228                 ST_GP_nv<"memb", "STb_GP", IntRegs>, NewValueRel;
3229   defm STh_GP : ST_GP<"memh",  "STh_GP", IntRegs>,
3230                 ST_GP_nv<"memh", "STh_GP", IntRegs>, NewValueRel;
3231   defm STw_GP : ST_GP<"memw",  "STw_GP", IntRegs>,
3232                 ST_GP_nv<"memw", "STw_GP", IntRegs>, NewValueRel;
3233 }
3234
3235 // 64 bit atomic store
3236 def : Pat <(atomic_store_64 (HexagonCONST32_GP tglobaladdr:$global),
3237                             (i64 DoubleRegs:$src1)),
3238            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
3239            Requires<[HasV4T]>;
3240
3241 // Map from store(globaladdress) -> memd(#foo)
3242 let AddedComplexity = 100 in
3243 def : Pat <(store (i64 DoubleRegs:$src1),
3244                   (HexagonCONST32_GP tglobaladdr:$global)),
3245            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>;
3246
3247 // 8 bit atomic store
3248 def : Pat < (atomic_store_8 (HexagonCONST32_GP tglobaladdr:$global),
3249                             (i32 IntRegs:$src1)),
3250             (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3251
3252 // Map from store(globaladdress) -> memb(#foo)
3253 let AddedComplexity = 100 in
3254 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3255           (HexagonCONST32_GP tglobaladdr:$global)),
3256           (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3257
3258 // Map from "i1 = constant<-1>; memw(CONST32(#foo)) = i1"
3259 //       to "r0 = 1; memw(#foo) = r0"
3260 let AddedComplexity = 100 in
3261 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
3262           (STb_GP_V4 tglobaladdr:$global, (A2_tfrsi 1))>;
3263
3264 def : Pat<(atomic_store_16 (HexagonCONST32_GP tglobaladdr:$global),
3265                            (i32 IntRegs:$src1)),
3266           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3267
3268 // Map from store(globaladdress) -> memh(#foo)
3269 let AddedComplexity = 100 in
3270 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3271                          (HexagonCONST32_GP tglobaladdr:$global)),
3272           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3273
3274 // 32 bit atomic store
3275 def : Pat<(atomic_store_32 (HexagonCONST32_GP tglobaladdr:$global),
3276                            (i32 IntRegs:$src1)),
3277           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3278
3279 // Map from store(globaladdress) -> memw(#foo)
3280 let AddedComplexity = 100 in
3281 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
3282           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3283
3284 //===----------------------------------------------------------------------===//
3285 // Multiclass for the load instructions with absolute addressing mode.
3286 //===----------------------------------------------------------------------===//
3287 multiclass LD_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
3288                            bit isPredNew> {
3289   let isPredicatedNew = isPredNew in
3290   def NAME : LDInst2<(outs RC:$dst),
3291             (ins PredRegs:$src1, u0AlwaysExt:$absaddr),
3292             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3293             ") ")#"$dst = "#mnemonic#"(##$absaddr)",
3294             []>,
3295             Requires<[HasV4T]>;
3296 }
3297
3298 multiclass LD_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
3299   let isPredicatedFalse = PredNot in {
3300     defm _c#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 0>;
3301     // Predicate new
3302     defm _cdn#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 1>;
3303   }
3304 }
3305
3306 let isExtended = 1, hasSideEffects = 0 in
3307 multiclass LD_Abs<string mnemonic, string CextOp, RegisterClass RC> {
3308   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3309     let  opExtendable = 1, isPredicable = 1 in
3310     def NAME#_V4 : LDInst2<(outs RC:$dst),
3311             (ins u0AlwaysExt:$absaddr),
3312             "$dst = "#mnemonic#"(##$absaddr)",
3313             []>,
3314             Requires<[HasV4T]>;
3315
3316     let opExtendable = 2, isPredicated = 1 in {
3317       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
3318       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
3319     }
3320   }
3321 }
3322
3323 let addrMode = Absolute in {
3324   let accessSize = ByteAccess in {
3325     defm LDrib_abs  : LD_Abs<"memb", "LDrib", IntRegs>, AddrModeRel;
3326     defm LDriub_abs : LD_Abs<"memub", "LDriub", IntRegs>, AddrModeRel;
3327   }
3328   let accessSize = HalfWordAccess in {
3329     defm LDrih_abs  : LD_Abs<"memh", "LDrih", IntRegs>, AddrModeRel;
3330     defm LDriuh_abs : LD_Abs<"memuh", "LDriuh", IntRegs>, AddrModeRel;
3331   }
3332   let accessSize = WordAccess in
3333     defm LDriw_abs  : LD_Abs<"memw", "LDriw", IntRegs>, AddrModeRel;
3334
3335   let accessSize = DoubleWordAccess in
3336     defm LDrid_abs : LD_Abs<"memd",  "LDrid", DoubleRegs>, AddrModeRel;
3337 }
3338
3339 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3340 def : Pat<(i32 (load (HexagonCONST32 tglobaladdr:$absaddr))),
3341           (LDriw_abs_V4 tglobaladdr: $absaddr)>;
3342
3343 def : Pat<(i32 (sextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3344           (LDrib_abs_V4 tglobaladdr:$absaddr)>;
3345
3346 def : Pat<(i32 (zextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3347           (LDriub_abs_V4 tglobaladdr:$absaddr)>;
3348
3349 def : Pat<(i32 (sextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3350           (LDrih_abs_V4 tglobaladdr:$absaddr)>;
3351
3352 def : Pat<(i32 (zextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3353           (LDriuh_abs_V4 tglobaladdr:$absaddr)>;
3354 }
3355
3356 //===----------------------------------------------------------------------===//
3357 // multiclass for load instructions with GP-relative addressing mode.
3358 // Rx=mem[bhwd](##global)
3359 // if ([!]Pv[.new]) Rx=mem[bhwd](##global)
3360 //===----------------------------------------------------------------------===//
3361 let hasSideEffects = 0, validSubTargets = HasV4SubT in
3362 multiclass LD_GP<string mnemonic, string BaseOp, RegisterClass RC> {
3363   let BaseOpcode = BaseOp in {
3364     let isPredicable = 1 in
3365     def NAME#_V4 : LDInst2<(outs RC:$dst),
3366             (ins globaladdress:$global),
3367             "$dst = "#mnemonic#"(#$global)",
3368             []>;
3369
3370     let isExtended = 1, opExtendable = 2, isPredicated = 1 in {
3371       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
3372       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
3373     }
3374   }
3375 }
3376
3377 defm LDd_GP  : LD_GP<"memd",  "LDd_GP",  DoubleRegs>, PredNewRel;
3378 defm LDb_GP  : LD_GP<"memb",  "LDb_GP",  IntRegs>, PredNewRel;
3379 defm LDub_GP : LD_GP<"memub", "LDub_GP", IntRegs>, PredNewRel;
3380 defm LDh_GP  : LD_GP<"memh",  "LDh_GP",  IntRegs>, PredNewRel;
3381 defm LDuh_GP : LD_GP<"memuh", "LDuh_GP", IntRegs>, PredNewRel;
3382 defm LDw_GP  : LD_GP<"memw",  "LDw_GP",  IntRegs>, PredNewRel;
3383
3384 def : Pat <(atomic_load_64 (HexagonCONST32_GP tglobaladdr:$global)),
3385            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
3386
3387 def : Pat <(atomic_load_32 (HexagonCONST32_GP tglobaladdr:$global)),
3388            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
3389
3390 def : Pat <(atomic_load_16 (HexagonCONST32_GP tglobaladdr:$global)),
3391            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
3392
3393 def : Pat <(atomic_load_8 (HexagonCONST32_GP tglobaladdr:$global)),
3394            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3395
3396 // Map from load(globaladdress) -> memw(#foo + 0)
3397 let AddedComplexity = 100 in
3398 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
3399            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
3400
3401 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress), Pd = Rd
3402 let AddedComplexity = 100 in
3403 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
3404            (i1 (C2_tfrrp (i32 (LDb_GP_V4 tglobaladdr:$global))))>;
3405
3406 // When the Interprocedural Global Variable optimizer realizes that a certain
3407 // global variable takes only two constant values, it shrinks the global to
3408 // a boolean. Catch those loads here in the following 3 patterns.
3409 let AddedComplexity = 100 in
3410 def : Pat <(i32 (extloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3411            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3412
3413 let AddedComplexity = 100 in
3414 def : Pat <(i32 (sextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3415            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3416
3417 // Map from load(globaladdress) -> memb(#foo)
3418 let AddedComplexity = 100 in
3419 def : Pat <(i32 (extloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3420            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3421
3422 // Map from load(globaladdress) -> memb(#foo)
3423 let AddedComplexity = 100 in
3424 def : Pat <(i32 (sextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3425            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3426
3427 let AddedComplexity = 100 in
3428 def : Pat <(i32 (zextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3429            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3430
3431 // Map from load(globaladdress) -> memub(#foo)
3432 let AddedComplexity = 100 in
3433 def : Pat <(i32 (zextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3434            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3435
3436 // Map from load(globaladdress) -> memh(#foo)
3437 let AddedComplexity = 100 in
3438 def : Pat <(i32 (extloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3439            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
3440
3441 // Map from load(globaladdress) -> memh(#foo)
3442 let AddedComplexity = 100 in
3443 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3444            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
3445
3446 // Map from load(globaladdress) -> memuh(#foo)
3447 let AddedComplexity = 100 in
3448 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3449            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
3450
3451 // Map from load(globaladdress) -> memw(#foo)
3452 let AddedComplexity = 100 in
3453 def : Pat <(i32 (load (HexagonCONST32_GP tglobaladdr:$global))),
3454            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
3455
3456
3457 // Transfer global address into a register
3458 let isExtended = 1, opExtendable = 1, AddedComplexity=50, isMoveImm = 1,
3459 isAsCheapAsAMove = 1, isReMaterializable = 1, validSubTargets = HasV4SubT in
3460 def TFRI_V4 : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
3461            "$dst = #$src1",
3462            [(set IntRegs:$dst, (HexagonCONST32 tglobaladdr:$src1))]>,
3463            Requires<[HasV4T]>;
3464
3465 // Transfer a block address into a register
3466 def : Pat<(HexagonCONST32_GP tblockaddress:$src1),
3467           (TFRI_V4 tblockaddress:$src1)>,
3468           Requires<[HasV4T]>;
3469
3470 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3471 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3472 def TFRI_cPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3473                            (ins PredRegs:$src1, s16Ext:$src2),
3474            "if($src1) $dst = #$src2",
3475            []>,
3476            Requires<[HasV4T]>;
3477
3478 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3479 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3480 def TFRI_cNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3481                               (ins PredRegs:$src1, s16Ext:$src2),
3482            "if(!$src1) $dst = #$src2",
3483            []>,
3484            Requires<[HasV4T]>;
3485
3486 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3487 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3488 def TFRI_cdnPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3489                              (ins PredRegs:$src1, s16Ext:$src2),
3490            "if($src1.new) $dst = #$src2",
3491            []>,
3492            Requires<[HasV4T]>;
3493
3494 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3495 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3496 def TFRI_cdnNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3497                                 (ins PredRegs:$src1, s16Ext:$src2),
3498            "if(!$src1.new) $dst = #$src2",
3499            []>,
3500            Requires<[HasV4T]>;
3501
3502 let AddedComplexity = 50, Predicates = [HasV4T] in
3503 def : Pat<(HexagonCONST32_GP tglobaladdr:$src1),
3504            (TFRI_V4 tglobaladdr:$src1)>,
3505            Requires<[HasV4T]>;
3506
3507
3508 // Load - Indirect with long offset: These instructions take global address
3509 // as an operand
3510 let isExtended = 1, opExtendable = 3, AddedComplexity = 40,
3511 validSubTargets = HasV4SubT in
3512 def LDrid_ind_lo_V4 : LDInst<(outs DoubleRegs:$dst),
3513             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3514             "$dst=memd($src1<<#$src2+##$offset)",
3515             [(set (i64 DoubleRegs:$dst),
3516                   (load (add (shl IntRegs:$src1, u2ImmPred:$src2),
3517                         (HexagonCONST32 tglobaladdr:$offset))))]>,
3518             Requires<[HasV4T]>;
3519
3520 let AddedComplexity = 40 in
3521 multiclass LD_indirect_lo<string OpcStr, PatFrag OpNode> {
3522 let isExtended = 1, opExtendable = 3, validSubTargets = HasV4SubT in
3523   def _lo_V4 : LDInst<(outs IntRegs:$dst),
3524             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3525             !strconcat("$dst = ",
3526             !strconcat(OpcStr, "($src1<<#$src2+##$offset)")),
3527             [(set IntRegs:$dst,
3528                   (i32 (OpNode (add (shl IntRegs:$src1, u2ImmPred:$src2),
3529                           (HexagonCONST32 tglobaladdr:$offset)))))]>,
3530             Requires<[HasV4T]>;
3531 }
3532
3533 defm LDrib_ind : LD_indirect_lo<"memb", sextloadi8>;
3534 defm LDriub_ind : LD_indirect_lo<"memub", zextloadi8>;
3535 defm LDriub_ind_anyext : LD_indirect_lo<"memub", extloadi8>;
3536 defm LDrih_ind : LD_indirect_lo<"memh", sextloadi16>;
3537 defm LDriuh_ind : LD_indirect_lo<"memuh", zextloadi16>;
3538 defm LDriuh_ind_anyext : LD_indirect_lo<"memuh", extloadi16>;
3539 defm LDriw_ind : LD_indirect_lo<"memw", load>;
3540
3541 let AddedComplexity = 40 in
3542 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
3543                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3544            (i32 (LDrib_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3545            Requires<[HasV4T]>;
3546
3547 let AddedComplexity = 40 in
3548 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
3549                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3550            (i32 (LDriub_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3551            Requires<[HasV4T]>;
3552
3553 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3554 def : Pat<(truncstorei8 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3555           (STrib_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3556
3557 def : Pat<(truncstorei16 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3558           (STrih_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3559
3560 def : Pat<(store (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3561           (STriw_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3562 }
3563
3564 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3565 def : Pat<(i32 (load u0AlwaysExtPred:$src)),
3566           (LDriw_abs_V4 u0AlwaysExtPred:$src)>;
3567
3568 def : Pat<(i32 (sextloadi8 u0AlwaysExtPred:$src)),
3569           (LDrib_abs_V4 u0AlwaysExtPred:$src)>;
3570
3571 def : Pat<(i32 (zextloadi8 u0AlwaysExtPred:$src)),
3572           (LDriub_abs_V4 u0AlwaysExtPred:$src)>;
3573
3574 def : Pat<(i32 (sextloadi16 u0AlwaysExtPred:$src)),
3575           (LDrih_abs_V4 u0AlwaysExtPred:$src)>;
3576
3577 def : Pat<(i32 (zextloadi16 u0AlwaysExtPred:$src)),
3578           (LDriuh_abs_V4 u0AlwaysExtPred:$src)>;
3579 }
3580
3581 // Indexed store word - global address.
3582 // memw(Rs+#u6:2)=#S8
3583 let AddedComplexity = 10 in
3584 def STriw_offset_ext_V4 : STInst<(outs),
3585             (ins IntRegs:$src1, u6_2Imm:$src2, globaladdress:$src3),
3586             "memw($src1+#$src2) = ##$src3",
3587             [(store (HexagonCONST32 tglobaladdr:$src3),
3588                     (add IntRegs:$src1, u6_2ImmPred:$src2))]>,
3589             Requires<[HasV4T]>;
3590
3591 def : Pat<(i64 (ctlz (i64 DoubleRegs:$src1))),
3592           (i64 (A4_combineir (i32 0), (i32 (CTLZ64_rr DoubleRegs:$src1))))>,
3593           Requires<[HasV4T]>;
3594
3595 def : Pat<(i64 (cttz (i64 DoubleRegs:$src1))),
3596           (i64 (A4_combineir (i32 0), (i32 (CTTZ64_rr DoubleRegs:$src1))))>,
3597           Requires<[HasV4T]>;
3598
3599
3600 // i8 -> i64 loads
3601 // We need a complexity of 120 here to override preceding handling of
3602 // zextloadi8.
3603 let Predicates = [HasV4T], AddedComplexity = 120 in {
3604 def:  Pat <(i64 (extloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3605       (i64 (A4_combineir 0, (LDrib_abs_V4 tglobaladdr:$addr)))>;
3606
3607 def:  Pat <(i64 (zextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3608       (i64 (A4_combineir 0, (LDriub_abs_V4 tglobaladdr:$addr)))>;
3609
3610 def:  Pat <(i64 (sextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3611       (i64 (A2_sxtw (LDrib_abs_V4 tglobaladdr:$addr)))>;
3612
3613 def:  Pat <(i64 (extloadi8 FoldGlobalAddr:$addr)),
3614       (i64 (A4_combineir 0, (LDrib_abs_V4 FoldGlobalAddr:$addr)))>;
3615
3616 def:  Pat <(i64 (zextloadi8 FoldGlobalAddr:$addr)),
3617       (i64 (A4_combineir 0, (LDriub_abs_V4 FoldGlobalAddr:$addr)))>;
3618
3619 def:  Pat <(i64 (sextloadi8 FoldGlobalAddr:$addr)),
3620       (i64 (A2_sxtw (LDrib_abs_V4 FoldGlobalAddr:$addr)))>;
3621 }
3622 // i16 -> i64 loads
3623 // We need a complexity of 120 here to override preceding handling of
3624 // zextloadi16.
3625 let AddedComplexity = 120 in {
3626 def:  Pat <(i64 (extloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3627       (i64 (A4_combineir 0, (LDrih_abs_V4 tglobaladdr:$addr)))>,
3628       Requires<[HasV4T]>;
3629
3630 def:  Pat <(i64 (zextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3631       (i64 (A4_combineir 0, (LDriuh_abs_V4 tglobaladdr:$addr)))>,
3632       Requires<[HasV4T]>;
3633
3634 def:  Pat <(i64 (sextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3635       (i64 (A2_sxtw (LDrih_abs_V4 tglobaladdr:$addr)))>,
3636       Requires<[HasV4T]>;
3637
3638 def:  Pat <(i64 (extloadi16 FoldGlobalAddr:$addr)),
3639       (i64 (A4_combineir 0, (LDrih_abs_V4 FoldGlobalAddr:$addr)))>,
3640       Requires<[HasV4T]>;
3641
3642 def:  Pat <(i64 (zextloadi16 FoldGlobalAddr:$addr)),
3643       (i64 (A4_combineir 0, (LDriuh_abs_V4 FoldGlobalAddr:$addr)))>,
3644       Requires<[HasV4T]>;
3645
3646 def:  Pat <(i64 (sextloadi16 FoldGlobalAddr:$addr)),
3647       (i64 (A2_sxtw (LDrih_abs_V4 FoldGlobalAddr:$addr)))>,
3648       Requires<[HasV4T]>;
3649 }
3650 // i32->i64 loads
3651 // We need a complexity of 120 here to override preceding handling of
3652 // zextloadi32.
3653 let AddedComplexity = 120 in {
3654 def:  Pat <(i64 (extloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3655       (i64 (A4_combineir 0, (LDriw_abs_V4 tglobaladdr:$addr)))>,
3656       Requires<[HasV4T]>;
3657
3658 def:  Pat <(i64 (zextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3659       (i64 (A4_combineir 0, (LDriw_abs_V4 tglobaladdr:$addr)))>,
3660       Requires<[HasV4T]>;
3661
3662 def:  Pat <(i64 (sextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3663       (i64 (A2_sxtw (LDriw_abs_V4 tglobaladdr:$addr)))>,
3664       Requires<[HasV4T]>;
3665
3666 def:  Pat <(i64 (extloadi32 FoldGlobalAddr:$addr)),
3667       (i64 (A4_combineir 0, (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3668       Requires<[HasV4T]>;
3669
3670 def:  Pat <(i64 (zextloadi32 FoldGlobalAddr:$addr)),
3671       (i64 (A4_combineir 0, (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3672       Requires<[HasV4T]>;
3673
3674 def:  Pat <(i64 (sextloadi32 FoldGlobalAddr:$addr)),
3675       (i64 (A2_sxtw (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3676       Requires<[HasV4T]>;
3677 }
3678
3679 // Indexed store double word - global address.
3680 // memw(Rs+#u6:2)=#S8
3681 let AddedComplexity = 10 in
3682 def STrih_offset_ext_V4 : STInst<(outs),
3683             (ins IntRegs:$src1, u6_1Imm:$src2, globaladdress:$src3),
3684             "memh($src1+#$src2) = ##$src3",
3685             [(truncstorei16 (HexagonCONST32 tglobaladdr:$src3),
3686                     (add IntRegs:$src1, u6_1ImmPred:$src2))]>,
3687             Requires<[HasV4T]>;
3688 // Map from store(globaladdress + x) -> memd(#foo + x)
3689 let AddedComplexity = 100 in
3690 def : Pat<(store (i64 DoubleRegs:$src1),
3691                  FoldGlobalAddrGP:$addr),
3692           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3693           Requires<[HasV4T]>;
3694
3695 def : Pat<(atomic_store_64 FoldGlobalAddrGP:$addr,
3696                            (i64 DoubleRegs:$src1)),
3697           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3698           Requires<[HasV4T]>;
3699
3700 // Map from store(globaladdress + x) -> memb(#foo + x)
3701 let AddedComplexity = 100 in
3702 def : Pat<(truncstorei8 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3703           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3704             Requires<[HasV4T]>;
3705
3706 def : Pat<(atomic_store_8 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3707           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3708             Requires<[HasV4T]>;
3709
3710 // Map from store(globaladdress + x) -> memh(#foo + x)
3711 let AddedComplexity = 100 in
3712 def : Pat<(truncstorei16 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3713           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3714             Requires<[HasV4T]>;
3715
3716 def : Pat<(atomic_store_16 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3717           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3718             Requires<[HasV4T]>;
3719
3720 // Map from store(globaladdress + x) -> memw(#foo + x)
3721 let AddedComplexity = 100 in
3722 def : Pat<(store (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3723           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3724            Requires<[HasV4T]>;
3725
3726 def : Pat<(atomic_store_32 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3727           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3728             Requires<[HasV4T]>;
3729
3730 // Map from load(globaladdress + x) -> memd(#foo + x)
3731 let AddedComplexity = 100 in
3732 def : Pat<(i64 (load FoldGlobalAddrGP:$addr)),
3733           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3734            Requires<[HasV4T]>;
3735
3736 def : Pat<(atomic_load_64 FoldGlobalAddrGP:$addr),
3737           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3738            Requires<[HasV4T]>;
3739
3740 // Map from load(globaladdress + x) -> memb(#foo + x)
3741 let AddedComplexity = 100 in
3742 def : Pat<(i32 (extloadi8 FoldGlobalAddrGP:$addr)),
3743           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3744            Requires<[HasV4T]>;
3745
3746 // Map from load(globaladdress + x) -> memb(#foo + x)
3747 let AddedComplexity = 100 in
3748 def : Pat<(i32 (sextloadi8 FoldGlobalAddrGP:$addr)),
3749           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3750            Requires<[HasV4T]>;
3751
3752 //let AddedComplexity = 100 in
3753 let AddedComplexity = 100 in
3754 def : Pat<(i32 (extloadi16 FoldGlobalAddrGP:$addr)),
3755           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3756            Requires<[HasV4T]>;
3757
3758 // Map from load(globaladdress + x) -> memh(#foo + x)
3759 let AddedComplexity = 100 in
3760 def : Pat<(i32 (sextloadi16 FoldGlobalAddrGP:$addr)),
3761           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3762            Requires<[HasV4T]>;
3763
3764 // Map from load(globaladdress + x) -> memuh(#foo + x)
3765 let AddedComplexity = 100 in
3766 def : Pat<(i32 (zextloadi16 FoldGlobalAddrGP:$addr)),
3767           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3768            Requires<[HasV4T]>;
3769
3770 def : Pat<(atomic_load_16 FoldGlobalAddrGP:$addr),
3771           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3772            Requires<[HasV4T]>;
3773
3774 // Map from load(globaladdress + x) -> memub(#foo + x)
3775 let AddedComplexity = 100 in
3776 def : Pat<(i32 (zextloadi8 FoldGlobalAddrGP:$addr)),
3777           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3778            Requires<[HasV4T]>;
3779
3780 def : Pat<(atomic_load_8 FoldGlobalAddrGP:$addr),
3781           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3782            Requires<[HasV4T]>;
3783
3784 // Map from load(globaladdress + x) -> memw(#foo + x)
3785 let AddedComplexity = 100 in
3786 def : Pat<(i32 (load FoldGlobalAddrGP:$addr)),
3787           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3788            Requires<[HasV4T]>;
3789
3790 def : Pat<(atomic_load_32 FoldGlobalAddrGP:$addr),
3791           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3792            Requires<[HasV4T]>;