lib/Target/Hexagon/HexagonInstrInfoV4.td

   1 //=- HexagonInstrInfoV4.td - Target Desc. for Hexagon Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon V4 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 let neverHasSideEffects = 1 in
  15 class T_Immext<dag ins> :
  16   EXTENDERInst<(outs), ins, "immext(#$imm)", []>,
  17   Requires<[HasV4T]>;
  18
  19 def IMMEXT_b : T_Immext<(ins brtarget:$imm)>;
  20 def IMMEXT_c : T_Immext<(ins calltarget:$imm)>;
  21 def IMMEXT_g : T_Immext<(ins globaladdress:$imm)>;
  22 def IMMEXT_i : T_Immext<(ins u26_6Imm:$imm)>;
  23
  24 // Fold (add (CONST32 tglobaladdr:$addr) <offset>) into a global address.
  25 def FoldGlobalAddr : ComplexPattern<i32, 1, "foldGlobalAddress", [], []>;
  26
  27 // Fold (add (CONST32_GP tglobaladdr:$addr) <offset>) into a global address.
  28 def FoldGlobalAddrGP : ComplexPattern<i32, 1, "foldGlobalAddressGP", [], []>;
  29
  30 def NumUsesBelowThresCONST32 : PatFrag<(ops node:$addr),
  31                                        (HexagonCONST32 node:$addr), [{
  32   return hasNumUsesBelowThresGA(N->getOperand(0).getNode());
  33 }]>;
  34
  35 // Hexagon V4 Architecture spec defines 8 instruction classes:
  36 // LD ST ALU32 XTYPE J JR MEMOP NV CR SYSTEM(system is not implemented in the
  37 // compiler)
  38
  39 // LD Instructions:
  40 // ========================================
  41 // Loads (8/16/32/64 bit)
  42 // Deallocframe
  43
  44 // ST Instructions:
  45 // ========================================
  46 // Stores (8/16/32/64 bit)
  47 // Allocframe
  48
  49 // ALU32 Instructions:
  50 // ========================================
  51 // Arithmetic / Logical (32 bit)
  52 // Vector Halfword
  53
  54 // XTYPE Instructions (32/64 bit):
  55 // ========================================
  56 // Arithmetic, Logical, Bit Manipulation
  57 // Multiply (Integer, Fractional, Complex)
  58 // Permute / Vector Permute Operations
  59 // Predicate Operations
  60 // Shift / Shift with Add/Sub/Logical
  61 // Vector Byte ALU
  62 // Vector Halfword (ALU, Shift, Multiply)
  63 // Vector Word (ALU, Shift)
  64
  65 // J Instructions:
  66 // ========================================
  67 // Jump/Call PC-relative
  68
  69 // JR Instructions:
  70 // ========================================
  71 // Jump/Call Register
  72
  73 // MEMOP Instructions:
  74 // ========================================
  75 // Operation on memory (8/16/32 bit)
  76
  77 // NV Instructions:
  78 // ========================================
  79 // New-value Jumps
  80 // New-value Stores
  81
  82 // CR Instructions:
  83 // ========================================
  84 // Control-Register Transfers
  85 // Hardware Loop Setup
  86 // Predicate Logicals & Reductions
  87
  88 // SYSTEM Instructions (not implemented in the compiler):
  89 // ========================================
  90 // Prefetch
  91 // Cache Maintenance
  92 // Bus Operations
  93
  94
  95 //===----------------------------------------------------------------------===//
  96 // ALU32 +
  97 //===----------------------------------------------------------------------===//
  98 // Generate frame index addresses.
  99 let neverHasSideEffects = 1, isReMaterializable = 1,
 100 isExtended = 1, opExtendable = 2, validSubTargets = HasV4SubT in
 101 def TFR_FI_immext_V4 : ALU32_ri<(outs IntRegs:$dst),
 102             (ins IntRegs:$src1, s32Imm:$offset),
 103             "$dst = add($src1, ##$offset)",
 104             []>,
 105             Requires<[HasV4T]>;
 106
 107 // Rd=cmp.eq(Rs,#s8)
 108 let validSubTargets = HasV4SubT, isExtendable = 1, opExtendable = 2,
 109 isExtentSigned = 1, opExtentBits = 8 in
 110 def V4_A4_rcmpeqi : ALU32_ri<(outs IntRegs:$Rd),
 111                     (ins IntRegs:$Rs, s8Ext:$s8),
 112                     "$Rd = cmp.eq($Rs, #$s8)",
 113                     [(set (i32 IntRegs:$Rd),
 114                           (i32 (zext (i1 (seteq (i32 IntRegs:$Rs),
 115                                                 s8ExtPred:$s8)))))]>,
 116                     Requires<[HasV4T]>;
 117
 118 // Preserve the TSTBIT generation
 119 def : Pat <(i32 (zext (i1 (setne (i32 (and (i32 (shl 1, (i32 IntRegs:$src2))),
 120                                            (i32 IntRegs:$src1))), 0)))),
 121       (i32 (MUX_ii (i1 (TSTBIT_rr (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
 122                    1, 0))>;
 123
 124 // Interfered with tstbit generation, above pattern preserves, see : tstbit.ll
 125 // Rd=cmp.ne(Rs,#s8)
 126 let validSubTargets = HasV4SubT, isExtendable = 1, opExtendable = 2,
 127 isExtentSigned = 1, opExtentBits = 8 in
 128 def V4_A4_rcmpneqi : ALU32_ri<(outs IntRegs:$Rd),
 129                      (ins IntRegs:$Rs, s8Ext:$s8),
 130                      "$Rd = !cmp.eq($Rs, #$s8)",
 131                      [(set (i32 IntRegs:$Rd),
 132                            (i32 (zext (i1 (setne (i32 IntRegs:$Rs),
 133                                                  s8ExtPred:$s8)))))]>,
 134                      Requires<[HasV4T]>;
 135
 136 // Rd=cmp.eq(Rs,Rt)
 137 let validSubTargets = HasV4SubT in
 138 def V4_A4_rcmpeq : ALU32_ri<(outs IntRegs:$Rd),
 139                    (ins IntRegs:$Rs, IntRegs:$Rt),
 140                    "$Rd = cmp.eq($Rs, $Rt)",
 141                    [(set (i32 IntRegs:$Rd),
 142                          (i32 (zext (i1 (seteq (i32 IntRegs:$Rs),
 143                                                IntRegs:$Rt)))))]>,
 144                    Requires<[HasV4T]>;
 145
 146 // Rd=cmp.ne(Rs,Rt)
 147 let validSubTargets = HasV4SubT in
 148 def V4_A4_rcmpneq : ALU32_ri<(outs IntRegs:$Rd),
 149                     (ins IntRegs:$Rs, IntRegs:$Rt),
 150                     "$Rd = !cmp.eq($Rs, $Rt)",
 151                     [(set (i32 IntRegs:$Rd),
 152                           (i32 (zext (i1 (setne (i32 IntRegs:$Rs),
 153                                                IntRegs:$Rt)))))]>,
 154                     Requires<[HasV4T]>;
 155
 156 //===----------------------------------------------------------------------===//
 157 // ALU32 -
 158 //===----------------------------------------------------------------------===//
 159
 160
 161 //===----------------------------------------------------------------------===//
 162 // ALU32/PERM +
 163 //===----------------------------------------------------------------------===//
 164
 165 // Combine
 166 // Rdd=combine(Rs, #s8)
 167 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
 168     neverHasSideEffects = 1, validSubTargets = HasV4SubT in
 169 def COMBINE_rI_V4 : ALU32_ri<(outs DoubleRegs:$dst),
 170             (ins IntRegs:$src1, s8Ext:$src2),
 171             "$dst = combine($src1, #$src2)",
 172             []>,
 173             Requires<[HasV4T]>;
 174
 175 // Rdd=combine(#s8, Rs)
 176 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8,
 177     neverHasSideEffects = 1, validSubTargets = HasV4SubT in
 178 def COMBINE_Ir_V4 : ALU32_ir<(outs DoubleRegs:$dst),
 179             (ins s8Ext:$src1, IntRegs:$src2),
 180             "$dst = combine(#$src1, $src2)",
 181             []>,
 182             Requires<[HasV4T]>;
 183
 184 def HexagonWrapperCombineRI_V4 :
 185   SDNode<"HexagonISD::WrapperCombineRI_V4", SDTHexagonI64I32I32>;
 186 def HexagonWrapperCombineIR_V4 :
 187   SDNode<"HexagonISD::WrapperCombineIR_V4", SDTHexagonI64I32I32>;
 188
 189 def : Pat <(HexagonWrapperCombineRI_V4 IntRegs:$r, s8ExtPred:$i),
 190            (COMBINE_rI_V4 IntRegs:$r, s8ExtPred:$i)>,
 191           Requires<[HasV4T]>;
 192
 193 def : Pat <(HexagonWrapperCombineIR_V4 s8ExtPred:$i, IntRegs:$r),
 194            (COMBINE_Ir_V4 s8ExtPred:$i, IntRegs:$r)>,
 195           Requires<[HasV4T]>;
 196
 197 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 6,
 198     neverHasSideEffects = 1, validSubTargets = HasV4SubT in
 199 def COMBINE_iI_V4 : ALU32_ii<(outs DoubleRegs:$dst),
 200             (ins s8Imm:$src1, u6Ext:$src2),
 201             "$dst = combine(#$src1, #$src2)",
 202             []>,
 203             Requires<[HasV4T]>;
 204
 205 //===----------------------------------------------------------------------===//
 206 // ALU32/PERM +
 207 //===----------------------------------------------------------------------===//
 208
 209 //===----------------------------------------------------------------------===//
 210 // LD +
 211 //===----------------------------------------------------------------------===//
 212 //
 213 // These absolute set addressing mode instructions accept immediate as
 214 // an operand. We have duplicated these patterns to take global address.
 215
 216 let isExtended = 1, opExtendable = 2, neverHasSideEffects = 1,
 217 validSubTargets = HasV4SubT in {
 218 def LDrid_abs_setimm_V4 : LDInst2<(outs DoubleRegs:$dst1, IntRegs:$dst2),
 219             (ins u0AlwaysExt:$addr),
 220             "$dst1 = memd($dst2=##$addr)",
 221             []>,
 222             Requires<[HasV4T]>;
 223
 224 // Rd=memb(Re=#U6)
 225 def LDrib_abs_setimm_V4 : LDInst2<(outs IntRegs:$dst1, IntRegs:$dst2),
 226             (ins u0AlwaysExt:$addr),
 227             "$dst1 = memb($dst2=##$addr)",
 228             []>,
 229             Requires<[HasV4T]>;
 230
 231 // Rd=memh(Re=#U6)
 232 def LDrih_abs_setimm_V4 : LDInst2<(outs IntRegs:$dst1, IntRegs:$dst2),
 233             (ins u0AlwaysExt:$addr),
 234             "$dst1 = memh($dst2=##$addr)",
 235             []>,
 236             Requires<[HasV4T]>;
 237
 238 // Rd=memub(Re=#U6)
 239 def LDriub_abs_setimm_V4 : LDInst2<(outs IntRegs:$dst1, IntRegs:$dst2),
 240             (ins u0AlwaysExt:$addr),
 241             "$dst1 = memub($dst2=##$addr)",
 242             []>,
 243             Requires<[HasV4T]>;
 244
 245 // Rd=memuh(Re=#U6)
 246 def LDriuh_abs_setimm_V4 : LDInst2<(outs IntRegs:$dst1, IntRegs:$dst2),
 247             (ins u0AlwaysExt:$addr),
 248             "$dst1 = memuh($dst2=##$addr)",
 249             []>,
 250             Requires<[HasV4T]>;
 251
 252 // Rd=memw(Re=#U6)
 253 def LDriw_abs_setimm_V4 : LDInst2<(outs IntRegs:$dst1, IntRegs:$dst2),
 254             (ins u0AlwaysExt:$addr),
 255             "$dst1 = memw($dst2=##$addr)",
 256             []>,
 257             Requires<[HasV4T]>;
 258 }
 259
 260 // Following patterns are defined for absolute set addressing mode
 261 // instruction which take global address as operand.
 262 let isExtended = 1, opExtendable = 2, neverHasSideEffects = 1,
 263 validSubTargets = HasV4SubT in {
 264 def LDrid_abs_set_V4 : LDInst2<(outs DoubleRegs:$dst1, IntRegs:$dst2),
 265             (ins globaladdressExt:$addr),
 266             "$dst1 = memd($dst2=##$addr)",
 267             []>,
 268             Requires<[HasV4T]>;
 269
 270 // Rd=memb(Re=#U6)
 271 def LDrib_abs_set_V4 : LDInst2<(outs IntRegs:$dst1, IntRegs:$dst2),
 272             (ins globaladdressExt:$addr),
 273             "$dst1 = memb($dst2=##$addr)",
 274             []>,
 275             Requires<[HasV4T]>;
 276
 277 // Rd=memh(Re=#U6)
 278 def LDrih_abs_set_V4 : LDInst2<(outs IntRegs:$dst1, IntRegs:$dst2),
 279             (ins globaladdressExt:$addr),
 280             "$dst1 = memh($dst2=##$addr)",
 281             []>,
 282             Requires<[HasV4T]>;
 283
 284 // Rd=memub(Re=#U6)
 285 def LDriub_abs_set_V4 : LDInst2<(outs IntRegs:$dst1, IntRegs:$dst2),
 286             (ins globaladdressExt:$addr),
 287             "$dst1 = memub($dst2=##$addr)",
 288             []>,
 289             Requires<[HasV4T]>;
 290
 291 // Rd=memuh(Re=#U6)
 292 def LDriuh_abs_set_V4 : LDInst2<(outs IntRegs:$dst1, IntRegs:$dst2),
 293             (ins globaladdressExt:$addr),
 294             "$dst1 = memuh($dst2=##$addr)",
 295             []>,
 296             Requires<[HasV4T]>;
 297
 298 // Rd=memw(Re=#U6)
 299 def LDriw_abs_set_V4 : LDInst2<(outs IntRegs:$dst1, IntRegs:$dst2),
 300             (ins globaladdressExt:$addr),
 301             "$dst1 = memw($dst2=##$addr)",
 302             []>,
 303             Requires<[HasV4T]>;
 304 }
 305
 306 // multiclass for load instructions with base + register offset
 307 // addressing mode
 308 multiclass ld_idxd_shl_pbase<string mnemonic, RegisterClass RC, bit isNot,
 309                              bit isPredNew> {
 310   let PNewValue = !if(isPredNew, "new", "") in
 311   def NAME : LDInst2<(outs RC:$dst),
 312             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$offset),
 313             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 314             ") ")#"$dst = "#mnemonic#"($src2+$src3<<#$offset)",
 315             []>, Requires<[HasV4T]>;
 316 }
 317
 318 multiclass ld_idxd_shl_pred<string mnemonic, RegisterClass RC, bit PredNot> {
 319   let PredSense = !if(PredNot, "false", "true") in {
 320     defm _c#NAME : ld_idxd_shl_pbase<mnemonic, RC, PredNot, 0>;
 321     // Predicate new
 322     defm _cdn#NAME : ld_idxd_shl_pbase<mnemonic, RC, PredNot, 1>;
 323   }
 324 }
 325
 326 let neverHasSideEffects  = 1 in
 327 multiclass ld_idxd_shl<string mnemonic, string CextOp, RegisterClass RC> {
 328   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 329     let isPredicable = 1 in
 330     def NAME#_V4 : LDInst2<(outs RC:$dst),
 331             (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$offset),
 332             "$dst = "#mnemonic#"($src1+$src2<<#$offset)",
 333             []>, Requires<[HasV4T]>;
 334
 335     let isPredicated = 1 in {
 336       defm Pt_V4 : ld_idxd_shl_pred<mnemonic, RC, 0 >;
 337       defm NotPt_V4 : ld_idxd_shl_pred<mnemonic, RC, 1>;
 338     }
 339   }
 340 }
 341
 342 let addrMode = BaseRegOffset in {
 343   defm LDrib_indexed_shl: ld_idxd_shl<"memb", "LDrib", IntRegs>, AddrModeRel;
 344   defm LDriub_indexed_shl: ld_idxd_shl<"memub", "LDriub", IntRegs>, AddrModeRel;
 345   defm LDrih_indexed_shl: ld_idxd_shl<"memh", "LDrih", IntRegs>, AddrModeRel;
 346   defm LDriuh_indexed_shl: ld_idxd_shl<"memuh", "LDriuh", IntRegs>, AddrModeRel;
 347   defm LDriw_indexed_shl: ld_idxd_shl<"memw", "LDriw", IntRegs>, AddrModeRel;
 348   defm LDrid_indexed_shl: ld_idxd_shl<"memd", "LDrid", DoubleRegs>, AddrModeRel;
 349 }
 350
 351 // 'def pats' for load instructions with base + register offset and non-zero
 352 // immediate value. Immediate value is used to left-shift the second
 353 // register operand.
 354 let AddedComplexity = 40 in {
 355 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
 356                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 357            (LDrib_indexed_shl_V4 IntRegs:$src1,
 358             IntRegs:$src2, u2ImmPred:$offset)>,
 359             Requires<[HasV4T]>;
 360
 361 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
 362                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 363            (LDriub_indexed_shl_V4 IntRegs:$src1,
 364             IntRegs:$src2, u2ImmPred:$offset)>,
 365             Requires<[HasV4T]>;
 366
 367 def : Pat <(i32 (extloadi8 (add IntRegs:$src1,
 368                                 (shl IntRegs:$src2, u2ImmPred:$offset)))),
 369            (LDriub_indexed_shl_V4 IntRegs:$src1,
 370             IntRegs:$src2, u2ImmPred:$offset)>,
 371             Requires<[HasV4T]>;
 372
 373 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1,
 374                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 375            (LDrih_indexed_shl_V4 IntRegs:$src1,
 376             IntRegs:$src2, u2ImmPred:$offset)>,
 377             Requires<[HasV4T]>;
 378
 379 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1,
 380                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 381            (LDriuh_indexed_shl_V4 IntRegs:$src1,
 382             IntRegs:$src2, u2ImmPred:$offset)>,
 383             Requires<[HasV4T]>;
 384
 385 def : Pat <(i32 (extloadi16 (add IntRegs:$src1,
 386                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 387            (LDriuh_indexed_shl_V4 IntRegs:$src1,
 388             IntRegs:$src2, u2ImmPred:$offset)>,
 389             Requires<[HasV4T]>;
 390
 391 def : Pat <(i32 (load (add IntRegs:$src1,
 392                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 393            (LDriw_indexed_shl_V4 IntRegs:$src1,
 394             IntRegs:$src2, u2ImmPred:$offset)>,
 395             Requires<[HasV4T]>;
 396
 397 def : Pat <(i64 (load (add IntRegs:$src1,
 398                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 399            (LDrid_indexed_shl_V4 IntRegs:$src1,
 400             IntRegs:$src2, u2ImmPred:$offset)>,
 401             Requires<[HasV4T]>;
 402 }
 403
 404
 405 // 'def pats' for load instruction base + register offset and
 406 // zero immediate value.
 407 let AddedComplexity = 10 in {
 408 def : Pat <(i64 (load (add IntRegs:$src1, IntRegs:$src2))),
 409            (LDrid_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 410             Requires<[HasV4T]>;
 411
 412 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 413            (LDrib_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 414             Requires<[HasV4T]>;
 415
 416 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 417            (LDriub_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 418             Requires<[HasV4T]>;
 419
 420 def : Pat <(i32 (extloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 421            (LDriub_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 422             Requires<[HasV4T]>;
 423
 424 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 425            (LDrih_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 426             Requires<[HasV4T]>;
 427
 428 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 429            (LDriuh_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 430             Requires<[HasV4T]>;
 431
 432 def : Pat <(i32 (extloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 433            (LDriuh_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 434             Requires<[HasV4T]>;
 435
 436 def : Pat <(i32 (load (add IntRegs:$src1, IntRegs:$src2))),
 437            (LDriw_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 438             Requires<[HasV4T]>;
 439 }
 440
 441 let isPredicable = 1, neverHasSideEffects = 1, validSubTargets = HasV4SubT in
 442 def LDd_GP_V4 : LDInst2<(outs DoubleRegs:$dst),
 443             (ins globaladdress:$global),
 444             "$dst=memd(#$global)",
 445             []>,
 446             Requires<[HasV4T]>;
 447
 448 // if (Pv) Rtt=memd(##global)
 449 let neverHasSideEffects = 1, isPredicated = 1, isExtended = 1, opExtendable = 2,
 450 validSubTargets = HasV4SubT in {
 451 def LDd_GP_cPt_V4 : LDInst2<(outs DoubleRegs:$dst),
 452             (ins PredRegs:$src1, globaladdress:$global),
 453             "if ($src1) $dst=memd(##$global)",
 454             []>,
 455             Requires<[HasV4T]>;
 456
 457
 458 // if (!Pv) Rtt=memd(##global)
 459 def LDd_GP_cNotPt_V4 : LDInst2<(outs DoubleRegs:$dst),
 460             (ins PredRegs:$src1, globaladdress:$global),
 461             "if (!$src1) $dst=memd(##$global)",
 462             []>,
 463             Requires<[HasV4T]>;
 464
 465 // if (Pv) Rtt=memd(##global)
 466 def LDd_GP_cdnPt_V4 : LDInst2<(outs DoubleRegs:$dst),
 467             (ins PredRegs:$src1, globaladdress:$global),
 468             "if ($src1.new) $dst=memd(##$global)",
 469             []>,
 470             Requires<[HasV4T]>;
 471
 472
 473 // if (!Pv) Rtt=memd(##global)
 474 def LDd_GP_cdnNotPt_V4 : LDInst2<(outs DoubleRegs:$dst),
 475             (ins PredRegs:$src1, globaladdress:$global),
 476             "if (!$src1.new) $dst=memd(##$global)",
 477             []>,
 478             Requires<[HasV4T]>;
 479 }
 480
 481 let isPredicable = 1, neverHasSideEffects = 1, validSubTargets = HasV4SubT in
 482 def LDb_GP_V4 : LDInst2<(outs IntRegs:$dst),
 483             (ins globaladdress:$global),
 484             "$dst=memb(#$global)",
 485             []>,
 486             Requires<[HasV4T]>;
 487
 488 // if (Pv) Rt=memb(##global)
 489 let neverHasSideEffects = 1, isPredicated = 1, isExtended = 1, opExtendable = 2,
 490 validSubTargets = HasV4SubT in {
 491 def LDb_GP_cPt_V4 : LDInst2<(outs IntRegs:$dst),
 492             (ins PredRegs:$src1, globaladdress:$global),
 493             "if ($src1) $dst=memb(##$global)",
 494             []>,
 495             Requires<[HasV4T]>;
 496
 497 // if (!Pv) Rt=memb(##global)
 498 def LDb_GP_cNotPt_V4 : LDInst2<(outs IntRegs:$dst),
 499             (ins PredRegs:$src1, globaladdress:$global),
 500             "if (!$src1) $dst=memb(##$global)",
 501             []>,
 502             Requires<[HasV4T]>;
 503
 504 // if (Pv) Rt=memb(##global)
 505 def LDb_GP_cdnPt_V4 : LDInst2<(outs IntRegs:$dst),
 506             (ins PredRegs:$src1, globaladdress:$global),
 507             "if ($src1.new) $dst=memb(##$global)",
 508             []>,
 509             Requires<[HasV4T]>;
 510
 511 // if (!Pv) Rt=memb(##global)
 512 def LDb_GP_cdnNotPt_V4 : LDInst2<(outs IntRegs:$dst),
 513             (ins PredRegs:$src1, globaladdress:$global),
 514             "if (!$src1.new) $dst=memb(##$global)",
 515             []>,
 516             Requires<[HasV4T]>;
 517 }
 518
 519 let isPredicable = 1, neverHasSideEffects = 1, validSubTargets = HasV4SubT in
 520 def LDub_GP_V4 : LDInst2<(outs IntRegs:$dst),
 521             (ins globaladdress:$global),
 522             "$dst=memub(#$global)",
 523             []>,
 524             Requires<[HasV4T]>;
 525
 526 // if (Pv) Rt=memub(##global)
 527 let neverHasSideEffects = 1, isPredicated = 1, isExtended = 1, opExtendable = 2,
 528 validSubTargets = HasV4SubT in {
 529 def LDub_GP_cPt_V4 : LDInst2<(outs IntRegs:$dst),
 530             (ins PredRegs:$src1, globaladdress:$global),
 531             "if ($src1) $dst=memub(##$global)",
 532             []>,
 533             Requires<[HasV4T]>;
 534
 535
 536 // if (!Pv) Rt=memub(##global)
 537 def LDub_GP_cNotPt_V4 : LDInst2<(outs IntRegs:$dst),
 538             (ins PredRegs:$src1, globaladdress:$global),
 539             "if (!$src1) $dst=memub(##$global)",
 540             []>,
 541             Requires<[HasV4T]>;
 542
 543 // if (Pv) Rt=memub(##global)
 544 def LDub_GP_cdnPt_V4 : LDInst2<(outs IntRegs:$dst),
 545             (ins PredRegs:$src1, globaladdress:$global),
 546             "if ($src1.new) $dst=memub(##$global)",
 547             []>,
 548             Requires<[HasV4T]>;
 549
 550
 551 // if (!Pv) Rt=memub(##global)
 552 def LDub_GP_cdnNotPt_V4 : LDInst2<(outs IntRegs:$dst),
 553             (ins PredRegs:$src1, globaladdress:$global),
 554             "if (!$src1.new) $dst=memub(##$global)",
 555             []>,
 556             Requires<[HasV4T]>;
 557 }
 558
 559 let isPredicable = 1, neverHasSideEffects = 1, validSubTargets = HasV4SubT in
 560 def LDh_GP_V4 : LDInst2<(outs IntRegs:$dst),
 561             (ins globaladdress:$global),
 562             "$dst=memh(#$global)",
 563             []>,
 564             Requires<[HasV4T]>;
 565
 566 // if (Pv) Rt=memh(##global)
 567 let neverHasSideEffects = 1, isPredicated = 1, isExtended = 1, opExtendable = 2,
 568 validSubTargets = HasV4SubT in {
 569 def LDh_GP_cPt_V4 : LDInst2<(outs IntRegs:$dst),
 570             (ins PredRegs:$src1, globaladdress:$global),
 571             "if ($src1) $dst=memh(##$global)",
 572             []>,
 573             Requires<[HasV4T]>;
 574
 575 // if (!Pv) Rt=memh(##global)
 576 def LDh_GP_cNotPt_V4 : LDInst2<(outs IntRegs:$dst),
 577             (ins PredRegs:$src1, globaladdress:$global),
 578             "if (!$src1) $dst=memh(##$global)",
 579             []>,
 580             Requires<[HasV4T]>;
 581
 582 // if (Pv) Rt=memh(##global)
 583 def LDh_GP_cdnPt_V4 : LDInst2<(outs IntRegs:$dst),
 584             (ins PredRegs:$src1, globaladdress:$global),
 585             "if ($src1.new) $dst=memh(##$global)",
 586             []>,
 587             Requires<[HasV4T]>;
 588
 589 // if (!Pv) Rt=memh(##global)
 590 def LDh_GP_cdnNotPt_V4 : LDInst2<(outs IntRegs:$dst),
 591             (ins PredRegs:$src1, globaladdress:$global),
 592             "if (!$src1.new) $dst=memh(##$global)",
 593             []>,
 594             Requires<[HasV4T]>;
 595 }
 596
 597 let isPredicable = 1, neverHasSideEffects = 1, validSubTargets = HasV4SubT in
 598 def LDuh_GP_V4 : LDInst2<(outs IntRegs:$dst),
 599             (ins globaladdress:$global),
 600             "$dst=memuh(#$global)",
 601             []>,
 602             Requires<[HasV4T]>;
 603
 604 // if (Pv) Rt=memuh(##global)
 605 let neverHasSideEffects = 1, isPredicated = 1, isExtended = 1, opExtendable = 2,
 606 validSubTargets = HasV4SubT in {
 607 def LDuh_GP_cPt_V4 : LDInst2<(outs IntRegs:$dst),
 608             (ins PredRegs:$src1, globaladdress:$global),
 609             "if ($src1) $dst=memuh(##$global)",
 610             []>,
 611             Requires<[HasV4T]>;
 612
 613 // if (!Pv) Rt=memuh(##global)
 614 def LDuh_GP_cNotPt_V4 : LDInst2<(outs IntRegs:$dst),
 615             (ins PredRegs:$src1, globaladdress:$global),
 616             "if (!$src1) $dst=memuh(##$global)",
 617             []>,
 618             Requires<[HasV4T]>;
 619
 620 // if (Pv) Rt=memuh(##global)
 621 def LDuh_GP_cdnPt_V4 : LDInst2<(outs IntRegs:$dst),
 622             (ins PredRegs:$src1, globaladdress:$global),
 623             "if ($src1.new) $dst=memuh(##$global)",
 624             []>,
 625             Requires<[HasV4T]>;
 626
 627 // if (!Pv) Rt=memuh(##global)
 628 def LDuh_GP_cdnNotPt_V4 : LDInst2<(outs IntRegs:$dst),
 629             (ins PredRegs:$src1, globaladdress:$global),
 630             "if (!$src1.new) $dst=memuh(##$global)",
 631             []>,
 632             Requires<[HasV4T]>;
 633 }
 634
 635 let isPredicable = 1, neverHasSideEffects = 1, validSubTargets = HasV4SubT in
 636 def LDw_GP_V4 : LDInst2<(outs IntRegs:$dst),
 637             (ins globaladdress:$global),
 638             "$dst=memw(#$global)",
 639             []>,
 640             Requires<[HasV4T]>;
 641
 642 // if (Pv) Rt=memw(##global)
 643 let neverHasSideEffects = 1, isPredicated = 1, isExtended = 1, opExtendable = 2,
 644 validSubTargets = HasV4SubT in {
 645 def LDw_GP_cPt_V4 : LDInst2<(outs IntRegs:$dst),
 646             (ins PredRegs:$src1, globaladdress:$global),
 647             "if ($src1) $dst=memw(##$global)",
 648             []>,
 649             Requires<[HasV4T]>;
 650
 651
 652 // if (!Pv) Rt=memw(##global)
 653 def LDw_GP_cNotPt_V4 : LDInst2<(outs IntRegs:$dst),
 654             (ins PredRegs:$src1, globaladdress:$global),
 655             "if (!$src1) $dst=memw(##$global)",
 656             []>,
 657             Requires<[HasV4T]>;
 658
 659 // if (Pv) Rt=memw(##global)
 660 def LDw_GP_cdnPt_V4 : LDInst2<(outs IntRegs:$dst),
 661             (ins PredRegs:$src1, globaladdress:$global),
 662             "if ($src1.new) $dst=memw(##$global)",
 663             []>,
 664             Requires<[HasV4T]>;
 665
 666
 667 // if (!Pv) Rt=memw(##global)
 668 def LDw_GP_cdnNotPt_V4 : LDInst2<(outs IntRegs:$dst),
 669             (ins PredRegs:$src1, globaladdress:$global),
 670             "if (!$src1.new) $dst=memw(##$global)",
 671             []>,
 672             Requires<[HasV4T]>;
 673 }
 674
 675
 676 def : Pat <(atomic_load_64 (HexagonCONST32_GP tglobaladdr:$global)),
 677            (i64 (LDd_GP_V4 tglobaladdr:$global))>,
 678             Requires<[HasV4T]>;
 679
 680 def : Pat <(atomic_load_32 (HexagonCONST32_GP tglobaladdr:$global)),
 681            (i32 (LDw_GP_V4 tglobaladdr:$global))>,
 682             Requires<[HasV4T]>;
 683
 684 def : Pat <(atomic_load_16 (HexagonCONST32_GP tglobaladdr:$global)),
 685            (i32 (LDuh_GP_V4 tglobaladdr:$global))>,
 686             Requires<[HasV4T]>;
 687
 688 def : Pat <(atomic_load_8 (HexagonCONST32_GP tglobaladdr:$global)),
 689            (i32 (LDub_GP_V4 tglobaladdr:$global))>,
 690             Requires<[HasV4T]>;
 691
 692 // Map from load(globaladdress) -> memw(#foo + 0)
 693 let AddedComplexity = 100 in
 694 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
 695            (i64 (LDd_GP_V4 tglobaladdr:$global))>,
 696             Requires<[HasV4T]>;
 697
 698 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress), Pd = Rd
 699 let AddedComplexity = 100 in
 700 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
 701            (i1 (TFR_PdRs (i32 (LDb_GP_V4 tglobaladdr:$global))))>,
 702            Requires<[HasV4T]>;
 703
 704 // When the Interprocedural Global Variable optimizer realizes that a certain
 705 // global variable takes only two constant values, it shrinks the global to
 706 // a boolean. Catch those loads here in the following 3 patterns.
 707 let AddedComplexity = 100 in
 708 def : Pat <(i32 (extloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
 709            (i32 (LDb_GP_V4 tglobaladdr:$global))>,
 710             Requires<[HasV4T]>;
 711
 712 let AddedComplexity = 100 in
 713 def : Pat <(i32 (sextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
 714            (i32 (LDb_GP_V4 tglobaladdr:$global))>,
 715             Requires<[HasV4T]>;
 716
 717 // Map from load(globaladdress) -> memb(#foo)
 718 let AddedComplexity = 100 in
 719 def : Pat <(i32 (extloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
 720            (i32 (LDb_GP_V4 tglobaladdr:$global))>,
 721             Requires<[HasV4T]>;
 722
 723 // Map from load(globaladdress) -> memb(#foo)
 724 let AddedComplexity = 100 in
 725 def : Pat <(i32 (sextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
 726            (i32 (LDb_GP_V4 tglobaladdr:$global))>,
 727             Requires<[HasV4T]>;
 728
 729 let AddedComplexity = 100 in
 730 def : Pat <(i32 (zextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
 731            (i32 (LDub_GP_V4 tglobaladdr:$global))>,
 732             Requires<[HasV4T]>;
 733
 734 // Map from load(globaladdress) -> memub(#foo)
 735 let AddedComplexity = 100 in
 736 def : Pat <(i32 (zextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
 737            (i32 (LDub_GP_V4 tglobaladdr:$global))>,
 738             Requires<[HasV4T]>;
 739
 740 // Map from load(globaladdress) -> memh(#foo)
 741 let AddedComplexity = 100 in
 742 def : Pat <(i32 (extloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
 743            (i32 (LDh_GP_V4 tglobaladdr:$global))>,
 744             Requires<[HasV4T]>;
 745
 746 // Map from load(globaladdress) -> memh(#foo)
 747 let AddedComplexity = 100 in
 748 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
 749            (i32 (LDh_GP_V4 tglobaladdr:$global))>,
 750             Requires<[HasV4T]>;
 751
 752 // Map from load(globaladdress) -> memuh(#foo)
 753 let AddedComplexity = 100 in
 754 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
 755            (i32 (LDuh_GP_V4 tglobaladdr:$global))>,
 756             Requires<[HasV4T]>;
 757
 758 // Map from load(globaladdress) -> memw(#foo)
 759 let AddedComplexity = 100 in
 760 def : Pat <(i32 (load (HexagonCONST32_GP tglobaladdr:$global))),
 761            (i32 (LDw_GP_V4 tglobaladdr:$global))>,
 762             Requires<[HasV4T]>;
 763
 764 // zext i1->i64
 765 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
 766       (i64 (COMBINE_Ir_V4 0, (MUX_ii (i1 PredRegs:$src1), 1, 0)))>,
 767       Requires<[HasV4T]>;
 768
 769 // zext i32->i64
 770 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
 771       (i64 (COMBINE_Ir_V4 0, (i32 IntRegs:$src1)))>,
 772       Requires<[HasV4T]>;
 773 // zext i8->i64
 774 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
 775       (i64 (COMBINE_Ir_V4 0, (LDriub ADDRriS11_0:$src1)))>,
 776       Requires<[HasV4T]>;
 777
 778 let AddedComplexity = 20 in
 779 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
 780                                 s11_0ExtPred:$offset))),
 781       (i64 (COMBINE_Ir_V4 0, (LDriub_indexed IntRegs:$src1,
 782                                   s11_0ExtPred:$offset)))>,
 783       Requires<[HasV4T]>;
 784
 785 // zext i1->i64
 786 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
 787       (i64 (COMBINE_Ir_V4 0, (LDriub ADDRriS11_0:$src1)))>,
 788       Requires<[HasV4T]>;
 789
 790 let AddedComplexity = 20 in
 791 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
 792                                 s11_0ExtPred:$offset))),
 793       (i64 (COMBINE_Ir_V4 0, (LDriub_indexed IntRegs:$src1,
 794                                   s11_0ExtPred:$offset)))>,
 795       Requires<[HasV4T]>;
 796
 797 // zext i16->i64
 798 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
 799       (i64 (COMBINE_Ir_V4 0, (LDriuh ADDRriS11_1:$src1)))>,
 800       Requires<[HasV4T]>;
 801
 802 let AddedComplexity = 20 in
 803 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
 804                                   s11_1ExtPred:$offset))),
 805       (i64 (COMBINE_Ir_V4 0, (LDriuh_indexed IntRegs:$src1,
 806                                   s11_1ExtPred:$offset)))>,
 807       Requires<[HasV4T]>;
 808
 809 // anyext i16->i64
 810 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
 811       (i64 (COMBINE_Ir_V4 0, (LDrih ADDRriS11_2:$src1)))>,
 812       Requires<[HasV4T]>;
 813
 814 let AddedComplexity = 20 in
 815 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
 816                                   s11_1ExtPred:$offset))),
 817       (i64 (COMBINE_Ir_V4 0, (LDrih_indexed IntRegs:$src1,
 818                                   s11_1ExtPred:$offset)))>,
 819       Requires<[HasV4T]>;
 820
 821 // zext i32->i64
 822 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
 823       (i64 (COMBINE_Ir_V4 0, (LDriw ADDRriS11_2:$src1)))>,
 824       Requires<[HasV4T]>;
 825
 826 let AddedComplexity = 100 in
 827 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 828       (i64 (COMBINE_Ir_V4 0, (LDriw_indexed IntRegs:$src1,
 829                                   s11_2ExtPred:$offset)))>,
 830       Requires<[HasV4T]>;
 831
 832 // anyext i32->i64
 833 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
 834       (i64 (COMBINE_Ir_V4 0, (LDriw ADDRriS11_2:$src1)))>,
 835       Requires<[HasV4T]>;
 836
 837 let AddedComplexity = 100 in
 838 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 839       (i64 (COMBINE_Ir_V4 0, (LDriw_indexed IntRegs:$src1,
 840                                   s11_2ExtPred:$offset)))>,
 841       Requires<[HasV4T]>;
 842
 843
 844
 845 //===----------------------------------------------------------------------===//
 846 // LD -
 847 //===----------------------------------------------------------------------===//
 848
 849 //===----------------------------------------------------------------------===//
 850 // ST +
 851 //===----------------------------------------------------------------------===//
 852 ///
 853 /// Assumptions::: ****** DO NOT IGNORE ********
 854 /// 1. Make sure that in post increment store, the zero'th operand is always the
 855 ///    post increment operand.
 856 /// 2. Make sure that the store value operand(Rt/Rtt) in a store is always the
 857 ///    last operand.
 858 ///
 859
 860 // memd(Re=#U)=Rtt
 861 let isExtended = 1, opExtendable = 2, validSubTargets = HasV4SubT in {
 862 def STrid_abs_setimm_V4 : STInst2<(outs IntRegs:$dst1),
 863             (ins DoubleRegs:$src1, u0AlwaysExt:$src2),
 864             "memd($dst1=##$src2) = $src1",
 865             []>,
 866             Requires<[HasV4T]>;
 867
 868 // memb(Re=#U)=Rs
 869 def STrib_abs_setimm_V4 : STInst2<(outs IntRegs:$dst1),
 870             (ins IntRegs:$src1, u0AlwaysExt:$src2),
 871             "memb($dst1=##$src2) = $src1",
 872             []>,
 873             Requires<[HasV4T]>;
 874
 875 // memh(Re=#U)=Rs
 876 def STrih_abs_setimm_V4 : STInst2<(outs IntRegs:$dst1),
 877             (ins IntRegs:$src1, u0AlwaysExt:$src2),
 878             "memh($dst1=##$src2) = $src1",
 879             []>,
 880             Requires<[HasV4T]>;
 881
 882 // memw(Re=#U)=Rs
 883 def STriw_abs_setimm_V4 : STInst2<(outs IntRegs:$dst1),
 884             (ins IntRegs:$src1, u0AlwaysExt:$src2),
 885             "memw($dst1=##$src2) = $src1",
 886             []>,
 887             Requires<[HasV4T]>;
 888 }
 889
 890 // memd(Re=#U)=Rtt
 891 let isExtended = 1, opExtendable = 2, validSubTargets = HasV4SubT in {
 892 def STrid_abs_set_V4 : STInst2<(outs IntRegs:$dst1),
 893             (ins DoubleRegs:$src1, globaladdressExt:$src2),
 894             "memd($dst1=##$src2) = $src1",
 895             []>,
 896             Requires<[HasV4T]>;
 897
 898 // memb(Re=#U)=Rs
 899 def STrib_abs_set_V4 : STInst2<(outs IntRegs:$dst1),
 900             (ins IntRegs:$src1, globaladdressExt:$src2),
 901             "memb($dst1=##$src2) = $src1",
 902             []>,
 903             Requires<[HasV4T]>;
 904
 905 // memh(Re=#U)=Rs
 906 def STrih_abs_set_V4 : STInst2<(outs IntRegs:$dst1),
 907             (ins IntRegs:$src1, globaladdressExt:$src2),
 908             "memh($dst1=##$src2) = $src1",
 909             []>,
 910             Requires<[HasV4T]>;
 911
 912 // memw(Re=#U)=Rs
 913 def STriw_abs_set_V4 : STInst2<(outs IntRegs:$dst1),
 914             (ins IntRegs:$src1, globaladdressExt:$src2),
 915             "memw($dst1=##$src2) = $src1",
 916             []>,
 917             Requires<[HasV4T]>;
 918 }
 919
 920 // multiclass for store instructions with base + register offset addressing
 921 // mode
 922 multiclass ST_Idxd_shl_Pbase<string mnemonic, RegisterClass RC, bit isNot,
 923                              bit isPredNew> {
 924   let PNewValue = !if(isPredNew, "new", "") in
 925   def NAME : STInst2<(outs),
 926             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$src4,
 927                  RC:$src5),
 928             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 929             ") ")#mnemonic#"($src2+$src3<<#$src4) = $src5",
 930             []>,
 931             Requires<[HasV4T]>;
 932 }
 933
 934 multiclass ST_Idxd_shl_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 935   let PredSense = !if(PredNot, "false", "true") in {
 936     defm _c#NAME : ST_Idxd_shl_Pbase<mnemonic, RC, PredNot, 0>;
 937     // Predicate new
 938     defm _cdn#NAME : ST_Idxd_shl_Pbase<mnemonic, RC, PredNot, 1>;
 939   }
 940 }
 941
 942 let isNVStorable = 1 in
 943 multiclass ST_Idxd_shl<string mnemonic, string CextOp, RegisterClass RC> {
 944   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 945     let isPredicable = 1 in
 946     def NAME#_V4 : STInst2<(outs),
 947             (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$src3, RC:$src4),
 948             mnemonic#"($src1+$src2<<#$src3) = $src4",
 949             []>,
 950             Requires<[HasV4T]>;
 951
 952     let isPredicated = 1 in {
 953       defm Pt_V4 : ST_Idxd_shl_Pred<mnemonic, RC, 0 >;
 954       defm NotPt_V4 : ST_Idxd_shl_Pred<mnemonic, RC, 1>;
 955     }
 956   }
 957 }
 958
 959 // multiclass for new-value store instructions with base + register offset
 960 // addressing mode.
 961 multiclass ST_Idxd_shl_Pbase_nv<string mnemonic, RegisterClass RC, bit isNot,
 962                              bit isPredNew> {
 963   let PNewValue = !if(isPredNew, "new", "") in
 964   def NAME#_nv_V4 : NVInst_V4<(outs),
 965             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$src4,
 966                  RC:$src5),
 967             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 968             ") ")#mnemonic#"($src2+$src3<<#$src4) = $src5.new",
 969             []>,
 970             Requires<[HasV4T]>;
 971 }
 972
 973 multiclass ST_Idxd_shl_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
 974   let PredSense = !if(PredNot, "false", "true") in {
 975     defm _c#NAME : ST_Idxd_shl_Pbase_nv<mnemonic, RC, PredNot, 0>;
 976     // Predicate new
 977     defm _cdn#NAME : ST_Idxd_shl_Pbase_nv<mnemonic, RC, PredNot, 1>;
 978   }
 979 }
 980
 981 let mayStore = 1, isNVStore = 1 in
 982 multiclass ST_Idxd_shl_nv<string mnemonic, string CextOp, RegisterClass RC> {
 983   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 984     let isPredicable = 1 in
 985     def NAME#_nv_V4 : NVInst_V4<(outs),
 986             (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$src3, RC:$src4),
 987             mnemonic#"($src1+$src2<<#$src3) = $src4.new",
 988             []>,
 989             Requires<[HasV4T]>;
 990
 991     let isPredicated = 1 in {
 992       defm Pt : ST_Idxd_shl_Pred_nv<mnemonic, RC, 0 >;
 993       defm NotPt : ST_Idxd_shl_Pred_nv<mnemonic, RC, 1>;
 994     }
 995   }
 996 }
 997
 998 let addrMode = BaseRegOffset, neverHasSideEffects = 1,
 999 validSubTargets = HasV4SubT in {
1000   defm STrib_indexed_shl: ST_Idxd_shl<"memb", "STrib", IntRegs>,
1001                           ST_Idxd_shl_nv<"memb", "STrib", IntRegs>, AddrModeRel;
1002
1003   defm STrih_indexed_shl: ST_Idxd_shl<"memh", "STrih", IntRegs>,
1004                           ST_Idxd_shl_nv<"memh", "STrih", IntRegs>, AddrModeRel;
1005
1006   defm STriw_indexed_shl: ST_Idxd_shl<"memw", "STriw", IntRegs>,
1007                           ST_Idxd_shl_nv<"memw", "STriw", IntRegs>, AddrModeRel;
1008
1009   let isNVStorable = 0 in
1010   defm STrid_indexed_shl: ST_Idxd_shl<"memd", "STrid", DoubleRegs>, AddrModeRel;
1011 }
1012
1013 let Predicates = [HasV4T], AddedComplexity = 10 in {
1014 def : Pat<(truncstorei8 (i32 IntRegs:$src4),
1015                        (add IntRegs:$src1, (shl IntRegs:$src2,
1016                                                 u2ImmPred:$src3))),
1017           (STrib_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2,
1018                                 u2ImmPred:$src3, IntRegs:$src4)>;
1019
1020 def : Pat<(truncstorei16 (i32 IntRegs:$src4),
1021                         (add IntRegs:$src1, (shl IntRegs:$src2,
1022                                                  u2ImmPred:$src3))),
1023           (STrih_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2,
1024                                 u2ImmPred:$src3, IntRegs:$src4)>;
1025
1026 def : Pat<(store (i32 IntRegs:$src4),
1027                  (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
1028           (STriw_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2,
1029                                 u2ImmPred:$src3, IntRegs:$src4)>;
1030
1031 def : Pat<(store (i64 DoubleRegs:$src4),
1032                 (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
1033           (STrid_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2,
1034                                 u2ImmPred:$src3, DoubleRegs:$src4)>;
1035 }
1036
1037 // memd(Ru<<#u2+#U6)=Rtt
1038 let isExtended = 1, opExtendable = 2, AddedComplexity = 10,
1039 validSubTargets = HasV4SubT in
1040 def STrid_shl_V4 : STInst<(outs),
1041             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, DoubleRegs:$src4),
1042             "memd($src1<<#$src2+#$src3) = $src4",
1043             [(store (i64 DoubleRegs:$src4),
1044                     (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
1045                          u0AlwaysExtPred:$src3))]>,
1046             Requires<[HasV4T]>;
1047
1048 // memd(Rx++#s4:3)=Rtt
1049 // memd(Rx++#s4:3:circ(Mu))=Rtt
1050 // memd(Rx++I:circ(Mu))=Rtt
1051 // memd(Rx++Mu)=Rtt
1052 // memd(Rx++Mu:brev)=Rtt
1053 // memd(gp+#u16:3)=Rtt
1054
1055 // Store doubleword conditionally.
1056 // if ([!]Pv[.new]) memd(#u6)=Rtt
1057 // TODO: needs to be implemented.
1058
1059 //===----------------------------------------------------------------------===//
1060 // multiclass for store instructions with base + immediate offset
1061 // addressing mode and immediate stored value.
1062 // mem[bhw](Rx++#s4:3)=#s8
1063 // if ([!]Pv[.new]) mem[bhw](Rx++#s4:3)=#s6
1064 //===----------------------------------------------------------------------===//
1065 multiclass ST_Imm_Pbase<string mnemonic, Operand OffsetOp, bit isNot,
1066                         bit isPredNew> {
1067   let PNewValue = !if(isPredNew, "new", "") in
1068   def NAME : STInst2<(outs),
1069             (ins PredRegs:$src1, IntRegs:$src2, OffsetOp:$src3, s6Ext:$src4),
1070             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1071             ") ")#mnemonic#"($src2+#$src3) = #$src4",
1072             []>,
1073             Requires<[HasV4T]>;
1074 }
1075
1076 multiclass ST_Imm_Pred<string mnemonic, Operand OffsetOp, bit PredNot> {
1077   let PredSense = !if(PredNot, "false", "true") in {
1078     defm _c#NAME : ST_Imm_Pbase<mnemonic, OffsetOp, PredNot, 0>;
1079     // Predicate new
1080     defm _cdn#NAME : ST_Imm_Pbase<mnemonic, OffsetOp, PredNot, 1>;
1081   }
1082 }
1083
1084 let isExtendable = 1, isExtentSigned = 1, neverHasSideEffects = 1 in
1085 multiclass ST_Imm<string mnemonic, string CextOp, Operand OffsetOp> {
1086   let CextOpcode = CextOp, BaseOpcode = CextOp#_imm in {
1087     let opExtendable = 2, opExtentBits = 8, isPredicable = 1 in
1088     def NAME#_V4 : STInst2<(outs),
1089             (ins IntRegs:$src1, OffsetOp:$src2, s8Ext:$src3),
1090             mnemonic#"($src1+#$src2) = #$src3",
1091             []>,
1092             Requires<[HasV4T]>;
1093
1094     let opExtendable = 3, opExtentBits = 6, isPredicated = 1 in {
1095       defm Pt_V4 : ST_Imm_Pred<mnemonic, OffsetOp, 0>;
1096       defm NotPt_V4 : ST_Imm_Pred<mnemonic, OffsetOp, 1 >;
1097     }
1098   }
1099 }
1100
1101 let addrMode = BaseImmOffset, InputType = "imm",
1102     validSubTargets = HasV4SubT in {
1103   defm STrib_imm : ST_Imm<"memb", "STrib", u6_0Imm>, ImmRegRel, PredNewRel;
1104   defm STrih_imm : ST_Imm<"memh", "STrih", u6_1Imm>, ImmRegRel, PredNewRel;
1105   defm STriw_imm : ST_Imm<"memw", "STriw", u6_2Imm>, ImmRegRel, PredNewRel;
1106 }
1107
1108 let Predicates = [HasV4T], AddedComplexity = 10 in {
1109 def: Pat<(truncstorei8 s8ExtPred:$src3, (add IntRegs:$src1, u6_0ImmPred:$src2)),
1110             (STrib_imm_V4 IntRegs:$src1, u6_0ImmPred:$src2, s8ExtPred:$src3)>;
1111
1112 def: Pat<(truncstorei16 s8ExtPred:$src3, (add IntRegs:$src1,
1113                                               u6_1ImmPred:$src2)),
1114             (STrih_imm_V4 IntRegs:$src1, u6_1ImmPred:$src2, s8ExtPred:$src3)>;
1115
1116 def: Pat<(store s8ExtPred:$src3, (add IntRegs:$src1, u6_2ImmPred:$src2)),
1117             (STriw_imm_V4 IntRegs:$src1, u6_2ImmPred:$src2, s8ExtPred:$src3)>;
1118 }
1119
1120 let AddedComplexity = 6 in
1121 def : Pat <(truncstorei8 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1122            (STrib_imm_V4 IntRegs:$src1, 0, s8ExtPred:$src2)>,
1123            Requires<[HasV4T]>;
1124
1125 // memb(Ru<<#u2+#U6)=Rt
1126 let isExtended = 1, opExtendable = 2, AddedComplexity = 10, isNVStorable = 1,
1127 validSubTargets = HasV4SubT in
1128 def STrib_shl_V4 : STInst<(outs),
1129             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
1130             "memb($src1<<#$src2+#$src3) = $src4",
1131             [(truncstorei8 (i32 IntRegs:$src4),
1132                            (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
1133                                 u0AlwaysExtPred:$src3))]>,
1134             Requires<[HasV4T]>;
1135
1136 // memb(Rx++#s4:0:circ(Mu))=Rt
1137 // memb(Rx++I:circ(Mu))=Rt
1138 // memb(Rx++Mu)=Rt
1139 // memb(Rx++Mu:brev)=Rt
1140 // memb(gp+#u16:0)=Rt
1141
1142
1143 // Store halfword.
1144 // TODO: needs to be implemented
1145 // memh(Re=#U6)=Rt.H
1146 // memh(Rs+#s11:1)=Rt.H
1147 let AddedComplexity = 6 in
1148 def : Pat <(truncstorei16 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1149            (STrih_imm_V4 IntRegs:$src1, 0, s8ExtPred:$src2)>,
1150            Requires<[HasV4T]>;
1151
1152 // memh(Rs+Ru<<#u2)=Rt.H
1153 // TODO: needs to be implemented.
1154
1155 // memh(Ru<<#u2+#U6)=Rt.H
1156 // memh(Ru<<#u2+#U6)=Rt
1157 let isExtended = 1, opExtendable = 2, AddedComplexity = 10, isNVStorable = 1,
1158 validSubTargets = HasV4SubT in
1159 def STrih_shl_V4 : STInst<(outs),
1160             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
1161             "memh($src1<<#$src2+#$src3) = $src4",
1162             [(truncstorei16 (i32 IntRegs:$src4),
1163                             (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
1164                                  u0AlwaysExtPred:$src3))]>,
1165             Requires<[HasV4T]>;
1166
1167 // memh(Rx++#s4:1:circ(Mu))=Rt.H
1168 // memh(Rx++#s4:1:circ(Mu))=Rt
1169 // memh(Rx++I:circ(Mu))=Rt.H
1170 // memh(Rx++I:circ(Mu))=Rt
1171 // memh(Rx++Mu)=Rt.H
1172 // memh(Rx++Mu)=Rt
1173 // memh(Rx++Mu:brev)=Rt.H
1174 // memh(Rx++Mu:brev)=Rt
1175 // memh(gp+#u16:1)=Rt
1176 // if ([!]Pv[.new]) memh(#u6)=Rt.H
1177 // if ([!]Pv[.new]) memh(#u6)=Rt
1178
1179
1180 // if ([!]Pv[.new]) memh(Rs+#u6:1)=Rt.H
1181 // TODO: needs to be implemented.
1182
1183 // if ([!]Pv[.new]) memh(Rx++#s4:1)=Rt.H
1184 // TODO: Needs to be implemented.
1185
1186 // Store word.
1187 // memw(Re=#U6)=Rt
1188 // TODO: Needs to be implemented.
1189
1190 // Store predicate:
1191 let neverHasSideEffects = 1 in
1192 def STriw_pred_V4 : STInst2<(outs),
1193             (ins MEMri:$addr, PredRegs:$src1),
1194             "Error; should not emit",
1195             []>,
1196             Requires<[HasV4T]>;
1197
1198 let AddedComplexity = 6 in
1199 def : Pat <(store s8ExtPred:$src2, (i32 IntRegs:$src1)),
1200            (STriw_imm_V4 IntRegs:$src1, 0, s8ExtPred:$src2)>,
1201            Requires<[HasV4T]>;
1202
1203 // memw(Ru<<#u2+#U6)=Rt
1204 let isExtended = 1, opExtendable = 2, AddedComplexity = 10, isNVStorable = 1,
1205 validSubTargets = HasV4SubT in
1206 def STriw_shl_V4 : STInst<(outs),
1207             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
1208             "memw($src1<<#$src2+#$src3) = $src4",
1209             [(store (i32 IntRegs:$src4),
1210                     (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
1211                               u0AlwaysExtPred:$src3))]>,
1212             Requires<[HasV4T]>;
1213
1214 // memw(Rx++#s4:2)=Rt
1215 // memw(Rx++#s4:2:circ(Mu))=Rt
1216 // memw(Rx++I:circ(Mu))=Rt
1217 // memw(Rx++Mu)=Rt
1218 // memw(Rx++Mu:brev)=Rt
1219 // memw(gp+#u16:2)=Rt
1220
1221
1222 // memd(#global)=Rtt
1223 let isPredicable = 1, mayStore = 1, neverHasSideEffects = 1,
1224 validSubTargets = HasV4SubT in
1225 def STd_GP_V4 : STInst2<(outs),
1226             (ins globaladdress:$global, DoubleRegs:$src),
1227             "memd(#$global) = $src",
1228             []>,
1229             Requires<[HasV4T]>;
1230
1231 // if (Pv) memd(##global) = Rtt
1232 let mayStore = 1, neverHasSideEffects = 1, isPredicated = 1,
1233 isExtended = 1, opExtendable = 1, validSubTargets = HasV4SubT in {
1234 def STd_GP_cPt_V4 : STInst2<(outs),
1235             (ins PredRegs:$src1, globaladdress:$global, DoubleRegs:$src2),
1236             "if ($src1) memd(##$global) = $src2",
1237             []>,
1238             Requires<[HasV4T]>;
1239
1240 // if (!Pv) memd(##global) = Rtt
1241 def STd_GP_cNotPt_V4 : STInst2<(outs),
1242             (ins PredRegs:$src1, globaladdress:$global, DoubleRegs:$src2),
1243             "if (!$src1) memd(##$global) = $src2",
1244             []>,
1245               Requires<[HasV4T]>;
1246
1247 // if (Pv) memd(##global) = Rtt
1248 def STd_GP_cdnPt_V4 : STInst2<(outs),
1249             (ins PredRegs:$src1, globaladdress:$global, DoubleRegs:$src2),
1250             "if ($src1.new) memd(##$global) = $src2",
1251             []>,
1252               Requires<[HasV4T]>;
1253
1254 // if (!Pv) memd(##global) = Rtt
1255 def STd_GP_cdnNotPt_V4 : STInst2<(outs),
1256             (ins PredRegs:$src1, globaladdress:$global, DoubleRegs:$src2),
1257             "if (!$src1.new) memd(##$global) = $src2",
1258             []>,
1259             Requires<[HasV4T]>;
1260 }
1261
1262 // memb(#global)=Rt
1263 let isPredicable = 1, neverHasSideEffects = 1, isNVStorable = 1,
1264 validSubTargets = HasV4SubT in
1265 def STb_GP_V4 : STInst2<(outs),
1266             (ins globaladdress:$global, IntRegs:$src),
1267             "memb(#$global) = $src",
1268             []>,
1269             Requires<[HasV4T]>;
1270
1271 // if (Pv) memb(##global) = Rt
1272 let neverHasSideEffects = 1, isPredicated = 1, isNVStorable = 1,
1273 isExtended = 1, opExtendable = 1, validSubTargets = HasV4SubT in {
1274 def STb_GP_cPt_V4 : STInst2<(outs),
1275             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1276             "if ($src1) memb(##$global) = $src2",
1277               []>,
1278               Requires<[HasV4T]>;
1279
1280 // if (!Pv) memb(##global) = Rt
1281 def STb_GP_cNotPt_V4 : STInst2<(outs),
1282             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1283             "if (!$src1) memb(##$global) = $src2",
1284               []>,
1285               Requires<[HasV4T]>;
1286
1287 // if (Pv) memb(##global) = Rt
1288 def STb_GP_cdnPt_V4 : STInst2<(outs),
1289             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1290             "if ($src1.new) memb(##$global) = $src2",
1291               []>,
1292               Requires<[HasV4T]>;
1293
1294 // if (!Pv) memb(##global) = Rt
1295 def STb_GP_cdnNotPt_V4 : STInst2<(outs),
1296             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1297             "if (!$src1.new) memb(##$global) = $src2",
1298               []>,
1299               Requires<[HasV4T]>;
1300 }
1301
1302 // memh(#global)=Rt
1303 let isPredicable = 1, neverHasSideEffects = 1, isNVStorable = 1,
1304 validSubTargets = HasV4SubT in
1305 def STh_GP_V4 : STInst2<(outs),
1306             (ins globaladdress:$global, IntRegs:$src),
1307             "memh(#$global) = $src",
1308             []>,
1309             Requires<[HasV4T]>;
1310
1311 // if (Pv) memh(##global) = Rt
1312 let neverHasSideEffects = 1, isPredicated = 1, isNVStorable = 1,
1313 isExtended = 1, opExtendable = 1, validSubTargets = HasV4SubT in {
1314 def STh_GP_cPt_V4 : STInst2<(outs),
1315             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1316             "if ($src1) memh(##$global) = $src2",
1317               []>,
1318               Requires<[HasV4T]>;
1319
1320 // if (!Pv) memh(##global) = Rt
1321 def STh_GP_cNotPt_V4 : STInst2<(outs),
1322             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1323             "if (!$src1) memh(##$global) = $src2",
1324               []>,
1325               Requires<[HasV4T]>;
1326
1327 // if (Pv) memh(##global) = Rt
1328 def STh_GP_cdnPt_V4 : STInst2<(outs),
1329             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1330             "if ($src1.new) memh(##$global) = $src2",
1331               []>,
1332               Requires<[HasV4T]>;
1333
1334 // if (!Pv) memh(##global) = Rt
1335 def STh_GP_cdnNotPt_V4 : STInst2<(outs),
1336             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1337             "if (!$src1.new) memh(##$global) = $src2",
1338               []>,
1339               Requires<[HasV4T]>;
1340 }
1341
1342 // memw(#global)=Rt
1343 let isPredicable = 1, neverHasSideEffects = 1, isNVStorable = 1,
1344 validSubTargets = HasV4SubT in
1345 def STw_GP_V4 : STInst2<(outs),
1346             (ins globaladdress:$global, IntRegs:$src),
1347             "memw(#$global) = $src",
1348               []>,
1349               Requires<[HasV4T]>;
1350
1351 // if (Pv) memw(##global) = Rt
1352 let neverHasSideEffects = 1, isPredicated = 1, isNVStorable = 1,
1353 isExtended = 1, opExtendable = 1, validSubTargets = HasV4SubT in {
1354 def STw_GP_cPt_V4 : STInst2<(outs),
1355             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1356             "if ($src1) memw(##$global) = $src2",
1357               []>,
1358               Requires<[HasV4T]>;
1359
1360 // if (!Pv) memw(##global) = Rt
1361 def STw_GP_cNotPt_V4 : STInst2<(outs),
1362             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1363             "if (!$src1) memw(##$global) = $src2",
1364               []>,
1365               Requires<[HasV4T]>;
1366
1367 // if (Pv) memw(##global) = Rt
1368 def STw_GP_cdnPt_V4 : STInst2<(outs),
1369             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1370             "if ($src1.new) memw(##$global) = $src2",
1371               []>,
1372               Requires<[HasV4T]>;
1373
1374 // if (!Pv) memw(##global) = Rt
1375 def STw_GP_cdnNotPt_V4 : STInst2<(outs),
1376             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1377             "if (!$src1.new) memw(##$global) = $src2",
1378             []>,
1379               Requires<[HasV4T]>;
1380 }
1381
1382 // 64 bit atomic store
1383 def : Pat <(atomic_store_64 (HexagonCONST32_GP tglobaladdr:$global),
1384                             (i64 DoubleRegs:$src1)),
1385            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
1386            Requires<[HasV4T]>;
1387
1388 // Map from store(globaladdress) -> memd(#foo)
1389 let AddedComplexity = 100 in
1390 def : Pat <(store (i64 DoubleRegs:$src1),
1391                   (HexagonCONST32_GP tglobaladdr:$global)),
1392            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
1393            Requires<[HasV4T]>;
1394
1395 // 8 bit atomic store
1396 def : Pat < (atomic_store_8 (HexagonCONST32_GP tglobaladdr:$global),
1397                             (i32 IntRegs:$src1)),
1398             (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>,
1399               Requires<[HasV4T]>;
1400
1401 // Map from store(globaladdress) -> memb(#foo)
1402 let AddedComplexity = 100 in
1403 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
1404           (HexagonCONST32_GP tglobaladdr:$global)),
1405           (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>,
1406           Requires<[HasV4T]>;
1407
1408 // Map from "i1 = constant<-1>; memw(CONST32(#foo)) = i1"
1409 //       to "r0 = 1; memw(#foo) = r0"
1410 let AddedComplexity = 100 in
1411 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
1412           (STb_GP_V4 tglobaladdr:$global, (TFRI 1))>,
1413           Requires<[HasV4T]>;
1414
1415 def : Pat<(atomic_store_16 (HexagonCONST32_GP tglobaladdr:$global),
1416                            (i32 IntRegs:$src1)),
1417           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>,
1418           Requires<[HasV4T]>;
1419
1420 // Map from store(globaladdress) -> memh(#foo)
1421 let AddedComplexity = 100 in
1422 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
1423                          (HexagonCONST32_GP tglobaladdr:$global)),
1424           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>,
1425           Requires<[HasV4T]>;
1426
1427 // 32 bit atomic store
1428 def : Pat<(atomic_store_32 (HexagonCONST32_GP tglobaladdr:$global),
1429                            (i32 IntRegs:$src1)),
1430           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>,
1431           Requires<[HasV4T]>;
1432
1433 // Map from store(globaladdress) -> memw(#foo)
1434 let AddedComplexity = 100 in
1435 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
1436           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>,
1437           Requires<[HasV4T]>;
1438
1439 //===----------------------------------------------------------------------===
1440 // ST -
1441 //===----------------------------------------------------------------------===
1442
1443
1444 //===----------------------------------------------------------------------===//
1445 // NV/ST +
1446 //===----------------------------------------------------------------------===//
1447
1448 // multiclass for new-value store instructions with base + immediate offset.
1449 //
1450 multiclass ST_Idxd_Pbase_nv<string mnemonic, RegisterClass RC,
1451                             Operand predImmOp, bit isNot, bit isPredNew> {
1452   let PNewValue = !if(isPredNew, "new", "") in
1453   def NAME#_nv_V4 : NVInst_V4<(outs),
1454             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
1455             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1456             ") ")#mnemonic#"($src2+#$src3) = $src4.new",
1457             []>,
1458             Requires<[HasV4T]>;
1459 }
1460
1461 multiclass ST_Idxd_Pred_nv<string mnemonic, RegisterClass RC, Operand predImmOp,
1462                            bit PredNot> {
1463   let PredSense = !if(PredNot, "false", "true") in {
1464     defm _c#NAME : ST_Idxd_Pbase_nv<mnemonic, RC, predImmOp, PredNot, 0>;
1465     // Predicate new
1466     defm _cdn#NAME : ST_Idxd_Pbase_nv<mnemonic, RC, predImmOp, PredNot, 1>;
1467   }
1468 }
1469
1470 let mayStore = 1, isNVStore = 1, neverHasSideEffects = 1, isExtendable = 1 in
1471 multiclass ST_Idxd_nv<string mnemonic, string CextOp, RegisterClass RC,
1472                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1473                    bits<5> PredImmBits> {
1474
1475   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1476     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1477     isPredicable = 1 in
1478     def NAME#_nv_V4 : NVInst_V4<(outs),
1479             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1480             mnemonic#"($src1+#$src2) = $src3.new",
1481             []>,
1482             Requires<[HasV4T]>;
1483
1484     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1485     isPredicated = 1 in {
1486       defm Pt : ST_Idxd_Pred_nv<mnemonic, RC, predImmOp, 0>;
1487       defm NotPt : ST_Idxd_Pred_nv<mnemonic, RC, predImmOp, 1>;
1488     }
1489   }
1490 }
1491
1492 let addrMode = BaseImmOffset, validSubTargets = HasV4SubT in {
1493   defm STrib_indexed: ST_Idxd_nv<"memb", "STrib", IntRegs, s11_0Ext,
1494                                  u6_0Ext, 11, 6>, AddrModeRel;
1495   defm STrih_indexed: ST_Idxd_nv<"memh", "STrih", IntRegs, s11_1Ext,
1496                                  u6_1Ext, 12, 7>, AddrModeRel;
1497   defm STriw_indexed: ST_Idxd_nv<"memw", "STriw", IntRegs, s11_2Ext,
1498                                  u6_2Ext, 13, 8>, AddrModeRel;
1499 }
1500
1501 // multiclass for new-value store instructions with base + immediate offset.
1502 // and MEMri operand.
1503 multiclass ST_MEMri_Pbase_nv<string mnemonic, RegisterClass RC, bit isNot,
1504                           bit isPredNew> {
1505   let PNewValue = !if(isPredNew, "new", "") in
1506   def NAME#_nv_V4 : NVInst_V4<(outs),
1507             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
1508             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1509             ") ")#mnemonic#"($addr) = $src2.new",
1510             []>,
1511             Requires<[HasV4T]>;
1512 }
1513
1514 multiclass ST_MEMri_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
1515   let PredSense = !if(PredNot, "false", "true") in {
1516     defm _c#NAME : ST_MEMri_Pbase_nv<mnemonic, RC, PredNot, 0>;
1517
1518     // Predicate new
1519     defm _cdn#NAME : ST_MEMri_Pbase_nv<mnemonic, RC, PredNot, 1>;
1520   }
1521 }
1522
1523 let mayStore = 1, isNVStore = 1, isExtendable = 1, neverHasSideEffects = 1 in
1524 multiclass ST_MEMri_nv<string mnemonic, string CextOp, RegisterClass RC,
1525                     bits<5> ImmBits, bits<5> PredImmBits> {
1526
1527   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1528     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1529          isPredicable = 1 in
1530     def NAME#_nv_V4 : NVInst_V4<(outs),
1531             (ins MEMri:$addr, RC:$src),
1532             mnemonic#"($addr) = $src.new",
1533             []>,
1534             Requires<[HasV4T]>;
1535
1536     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1537         neverHasSideEffects = 1, isPredicated = 1 in {
1538       defm Pt : ST_MEMri_Pred_nv<mnemonic, RC, 0>;
1539       defm NotPt : ST_MEMri_Pred_nv<mnemonic, RC, 1>;
1540     }
1541   }
1542 }
1543
1544 let addrMode = BaseImmOffset, isMEMri = "true", validSubTargets = HasV4SubT,
1545 mayStore = 1 in {
1546   defm STrib: ST_MEMri_nv<"memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
1547   defm STrih: ST_MEMri_nv<"memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
1548   defm STriw: ST_MEMri_nv<"memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
1549 }
1550
1551 // memb(Ru<<#u2+#U6)=Nt.new
1552 let isExtended = 1, opExtendable = 2, mayStore = 1, AddedComplexity = 10,
1553 isNVStore = 1, validSubTargets = HasV4SubT in
1554 def STrib_shl_nv_V4 : NVInst_V4<(outs),
1555             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
1556             "memb($src1<<#$src2+#$src3) = $src4.new",
1557             []>,
1558             Requires<[HasV4T]>;
1559
1560 //===----------------------------------------------------------------------===//
1561 // Post increment store
1562 // mem[bhwd](Rx++#s4:[0123])=Nt.new
1563 //===----------------------------------------------------------------------===//
1564
1565 multiclass ST_PostInc_Pbase_nv<string mnemonic, RegisterClass RC, Operand ImmOp,
1566                             bit isNot, bit isPredNew> {
1567   let PNewValue = !if(isPredNew, "new", "") in
1568   def NAME#_nv_V4 : NVInstPI_V4<(outs IntRegs:$dst),
1569             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
1570             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1571             ") ")#mnemonic#"($src2++#$offset) = $src3.new",
1572             [],
1573             "$src2 = $dst">,
1574             Requires<[HasV4T]>;
1575 }
1576
1577 multiclass ST_PostInc_Pred_nv<string mnemonic, RegisterClass RC,
1578                            Operand ImmOp, bit PredNot> {
1579   let PredSense = !if(PredNot, "false", "true") in {
1580     defm _c#NAME : ST_PostInc_Pbase_nv<mnemonic, RC, ImmOp, PredNot, 0>;
1581     // Predicate new
1582     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1583     defm _cdn#NAME : ST_PostInc_Pbase_nv<mnemonic, RC, ImmOp, PredNot, 1>;
1584   }
1585 }
1586
1587 let hasCtrlDep = 1, isNVStore = 1, neverHasSideEffects = 1 in
1588 multiclass ST_PostInc_nv<string mnemonic, string BaseOp, RegisterClass RC,
1589                       Operand ImmOp> {
1590
1591   let BaseOpcode = "POST_"#BaseOp in {
1592     let isPredicable = 1 in
1593     def NAME#_nv_V4 : NVInstPI_V4<(outs IntRegs:$dst),
1594                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
1595                 mnemonic#"($src1++#$offset) = $src2.new",
1596                 [],
1597                 "$src1 = $dst">,
1598                 Requires<[HasV4T]>;
1599
1600     let isPredicated = 1 in {
1601       defm Pt : ST_PostInc_Pred_nv<mnemonic, RC, ImmOp, 0 >;
1602       defm NotPt : ST_PostInc_Pred_nv<mnemonic, RC, ImmOp, 1 >;
1603     }
1604   }
1605 }
1606
1607 let validSubTargets = HasV4SubT in {
1608 defm POST_STbri: ST_PostInc_nv <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
1609 defm POST_SThri: ST_PostInc_nv <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
1610 defm POST_STwri: ST_PostInc_nv <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
1611 }
1612
1613 // memb(Rx++#s4:0:circ(Mu))=Nt.new
1614 // memb(Rx++I:circ(Mu))=Nt.new
1615 // memb(Rx++Mu)=Nt.new
1616 // memb(Rx++Mu:brev)=Nt.new
1617
1618 // memb(#global)=Nt.new
1619 let mayStore = 1, neverHasSideEffects = 1 in
1620 def STb_GP_nv_V4 : NVInst_V4<(outs),
1621             (ins globaladdress:$global, IntRegs:$src),
1622             "memb(#$global) = $src.new",
1623             []>,
1624             Requires<[HasV4T]>;
1625
1626 // memh(Ru<<#u2+#U6)=Nt.new
1627 let isExtended = 1, opExtendable = 2, mayStore = 1, AddedComplexity = 10,
1628 isNVStore = 1, validSubTargets = HasV4SubT in
1629 def STrih_shl_nv_V4 : NVInst_V4<(outs),
1630             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
1631             "memh($src1<<#$src2+#$src3) = $src4.new",
1632             []>,
1633             Requires<[HasV4T]>;
1634
1635 // memh(Rx++#s4:1:circ(Mu))=Nt.new
1636 // memh(Rx++I:circ(Mu))=Nt.new
1637 // memh(Rx++Mu)=Nt.new
1638 // memh(Rx++Mu:brev)=Nt.new
1639
1640 // memh(#global)=Nt.new
1641 let mayStore = 1, neverHasSideEffects = 1 in
1642 def STh_GP_nv_V4 : NVInst_V4<(outs),
1643             (ins globaladdress:$global, IntRegs:$src),
1644             "memh(#$global) = $src.new",
1645             []>,
1646             Requires<[HasV4T]>;
1647
1648 // memw(Ru<<#u2+#U6)=Nt.new
1649 let isExtended = 1, opExtendable = 2, mayStore = 1, AddedComplexity = 10,
1650 isNVStore = 1, validSubTargets = HasV4SubT in
1651 def STriw_shl_nv_V4 : NVInst_V4<(outs),
1652             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
1653             "memw($src1<<#$src2+#$src3) = $src4.new",
1654             []>,
1655             Requires<[HasV4T]>;
1656
1657 // memw(Rx++#s4:2:circ(Mu))=Nt.new
1658 // memw(Rx++I:circ(Mu))=Nt.new
1659 // memw(Rx++Mu)=Nt.new
1660 // memw(Rx++Mu:brev)=Nt.new
1661 // memw(gp+#u16:2)=Nt.new
1662
1663 let mayStore = 1, neverHasSideEffects = 1, isNVStore = 1,
1664 validSubTargets = HasV4SubT in
1665 def STw_GP_nv_V4 : NVInst_V4<(outs),
1666             (ins globaladdress:$global, IntRegs:$src),
1667             "memw(#$global) = $src.new",
1668             []>,
1669             Requires<[HasV4T]>;
1670
1671 // if (Pv) memb(##global) = Rt
1672 let mayStore = 1, neverHasSideEffects = 1, isNVStore = 1,
1673 isExtended = 1, opExtendable = 1, validSubTargets = HasV4SubT in {
1674 def STb_GP_cPt_nv_V4 : NVInst_V4<(outs),
1675             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1676             "if ($src1) memb(##$global) = $src2.new",
1677             []>,
1678             Requires<[HasV4T]>;
1679
1680 // if (!Pv) memb(##global) = Rt
1681 def STb_GP_cNotPt_nv_V4 : NVInst_V4<(outs),
1682             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1683             "if (!$src1) memb(##$global) = $src2.new",
1684             []>,
1685             Requires<[HasV4T]>;
1686
1687 // if (Pv) memb(##global) = Rt
1688 def STb_GP_cdnPt_nv_V4 : NVInst_V4<(outs),
1689             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1690             "if ($src1.new) memb(##$global) = $src2.new",
1691             []>,
1692             Requires<[HasV4T]>;
1693
1694 // if (!Pv) memb(##global) = Rt
1695 def STb_GP_cdnNotPt_nv_V4 : NVInst_V4<(outs),
1696             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1697             "if (!$src1.new) memb(##$global) = $src2.new",
1698             []>,
1699             Requires<[HasV4T]>;
1700
1701 // if (Pv) memh(##global) = Rt
1702 def STh_GP_cPt_nv_V4 : NVInst_V4<(outs),
1703             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1704             "if ($src1) memh(##$global) = $src2.new",
1705             []>,
1706             Requires<[HasV4T]>;
1707
1708 // if (!Pv) memh(##global) = Rt
1709 def STh_GP_cNotPt_nv_V4 : NVInst_V4<(outs),
1710             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1711             "if (!$src1) memh(##$global) = $src2.new",
1712             []>,
1713             Requires<[HasV4T]>;
1714
1715 // if (Pv) memh(##global) = Rt
1716 def STh_GP_cdnPt_nv_V4 : NVInst_V4<(outs),
1717             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1718             "if ($src1.new) memh(##$global) = $src2.new",
1719             []>,
1720             Requires<[HasV4T]>;
1721
1722 // if (!Pv) memh(##global) = Rt
1723 def STh_GP_cdnNotPt_nv_V4 : NVInst_V4<(outs),
1724             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1725             "if (!$src1.new) memh(##$global) = $src2.new",
1726             []>,
1727             Requires<[HasV4T]>;
1728
1729 // if (Pv) memw(##global) = Rt
1730 def STw_GP_cPt_nv_V4 : NVInst_V4<(outs),
1731             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1732             "if ($src1) memw(##$global) = $src2.new",
1733             []>,
1734             Requires<[HasV4T]>;
1735
1736 // if (!Pv) memw(##global) = Rt
1737 def STw_GP_cNotPt_nv_V4 : NVInst_V4<(outs),
1738             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1739             "if (!$src1) memw(##$global) = $src2.new",
1740             []>,
1741             Requires<[HasV4T]>;
1742
1743 // if (Pv) memw(##global) = Rt
1744 def STw_GP_cdnPt_nv_V4 : NVInst_V4<(outs),
1745             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1746             "if ($src1.new) memw(##$global) = $src2.new",
1747             []>,
1748             Requires<[HasV4T]>;
1749
1750 // if (!Pv) memw(##global) = Rt
1751 def STw_GP_cdnNotPt_nv_V4 : NVInst_V4<(outs),
1752             (ins PredRegs:$src1, globaladdress:$global, IntRegs:$src2),
1753             "if (!$src1.new) memw(##$global) = $src2.new",
1754             []>,
1755             Requires<[HasV4T]>;
1756 }
1757
1758 //===----------------------------------------------------------------------===//
1759 // NV/ST -
1760 //===----------------------------------------------------------------------===//
1761
1762 //===----------------------------------------------------------------------===//
1763 // NV/J +
1764 //===----------------------------------------------------------------------===//
1765
1766 multiclass NVJ_type_basic_reg<string NotStr, string OpcStr, string TakenStr> {
1767   def _ie_nv_V4 : NVInst_V4<(outs),
1768             (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1769             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1770             !strconcat("($src1.new, $src2)) jump:",
1771             !strconcat(TakenStr, " $offset"))))),
1772             []>,
1773             Requires<[HasV4T]>;
1774
1775   def _nv_V4 : NVInst_V4<(outs),
1776             (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1777             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1778             !strconcat("($src1.new, $src2)) jump:",
1779             !strconcat(TakenStr, " $offset"))))),
1780             []>,
1781             Requires<[HasV4T]>;
1782 }
1783
1784 multiclass NVJ_type_basic_2ndDotNew<string NotStr, string OpcStr,
1785                                                    string TakenStr> {
1786   def _ie_nv_V4 : NVInst_V4<(outs),
1787             (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1788             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1789             !strconcat("($src1, $src2.new)) jump:",
1790             !strconcat(TakenStr, " $offset"))))),
1791             []>,
1792             Requires<[HasV4T]>;
1793
1794   def _nv_V4 : NVInst_V4<(outs),
1795             (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1796             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1797             !strconcat("($src1, $src2.new)) jump:",
1798             !strconcat(TakenStr, " $offset"))))),
1799             []>,
1800             Requires<[HasV4T]>;
1801 }
1802
1803 multiclass NVJ_type_basic_imm<string NotStr, string OpcStr, string TakenStr> {
1804   def _ie_nv_V4 : NVInst_V4<(outs),
1805             (ins IntRegs:$src1, u5Imm:$src2, brtarget:$offset),
1806             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1807             !strconcat("($src1.new, #$src2)) jump:",
1808             !strconcat(TakenStr, " $offset"))))),
1809             []>,
1810             Requires<[HasV4T]>;
1811
1812   def _nv_V4 : NVInst_V4<(outs),
1813             (ins IntRegs:$src1, u5Imm:$src2, brtarget:$offset),
1814             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1815             !strconcat("($src1.new, #$src2)) jump:",
1816             !strconcat(TakenStr, " $offset"))))),
1817             []>,
1818             Requires<[HasV4T]>;
1819 }
1820
1821 multiclass NVJ_type_basic_neg<string NotStr, string OpcStr, string TakenStr> {
1822   def _ie_nv_V4 : NVInst_V4<(outs),
1823             (ins IntRegs:$src1, nOneImm:$src2, brtarget:$offset),
1824             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1825             !strconcat("($src1.new, #$src2)) jump:",
1826             !strconcat(TakenStr, " $offset"))))),
1827             []>,
1828             Requires<[HasV4T]>;
1829
1830   def _nv_V4 : NVInst_V4<(outs),
1831             (ins IntRegs:$src1, nOneImm:$src2, brtarget:$offset),
1832             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1833             !strconcat("($src1.new, #$src2)) jump:",
1834             !strconcat(TakenStr, " $offset"))))),
1835             []>,
1836             Requires<[HasV4T]>;
1837 }
1838
1839 multiclass NVJ_type_basic_tstbit<string NotStr, string OpcStr,
1840                                                 string TakenStr> {
1841   def _ie_nv_V4 : NVInst_V4<(outs),
1842             (ins IntRegs:$src1, u1Imm:$src2, brtarget:$offset),
1843             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1844             !strconcat("($src1.new, #$src2)) jump:",
1845             !strconcat(TakenStr, " $offset"))))),
1846             []>,
1847             Requires<[HasV4T]>;
1848
1849   def _nv_V4 : NVInst_V4<(outs),
1850             (ins IntRegs:$src1, u1Imm:$src2, brtarget:$offset),
1851             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1852             !strconcat("($src1.new, #$src2)) jump:",
1853             !strconcat(TakenStr, " $offset"))))),
1854             []>,
1855             Requires<[HasV4T]>;
1856 }
1857
1858 // Multiclass for regular dot new of Ist operand register.
1859 multiclass NVJ_type_br_pred_reg<string NotStr, string OpcStr> {
1860   defm Pt  : NVJ_type_basic_reg<NotStr, OpcStr, "t">;
1861   defm Pnt : NVJ_type_basic_reg<NotStr, OpcStr, "nt">;
1862 }
1863
1864 // Multiclass for dot new of 2nd operand register.
1865 multiclass NVJ_type_br_pred_2ndDotNew<string NotStr, string OpcStr> {
1866   defm Pt  : NVJ_type_basic_2ndDotNew<NotStr, OpcStr, "t">;
1867   defm Pnt : NVJ_type_basic_2ndDotNew<NotStr, OpcStr, "nt">;
1868 }
1869
1870 // Multiclass for 2nd operand immediate, including -1.
1871 multiclass NVJ_type_br_pred_imm<string NotStr, string OpcStr> {
1872   defm Pt     : NVJ_type_basic_imm<NotStr, OpcStr, "t">;
1873   defm Pnt    : NVJ_type_basic_imm<NotStr, OpcStr, "nt">;
1874   defm Ptneg  : NVJ_type_basic_neg<NotStr, OpcStr, "t">;
1875   defm Pntneg : NVJ_type_basic_neg<NotStr, OpcStr, "nt">;
1876 }
1877
1878 // Multiclass for 2nd operand immediate, excluding -1.
1879 multiclass NVJ_type_br_pred_imm_only<string NotStr, string OpcStr> {
1880   defm Pt     : NVJ_type_basic_imm<NotStr, OpcStr, "t">;
1881   defm Pnt    : NVJ_type_basic_imm<NotStr, OpcStr, "nt">;
1882 }
1883
1884 // Multiclass for tstbit, where 2nd operand is always #0.
1885 multiclass NVJ_type_br_pred_tstbit<string NotStr, string OpcStr> {
1886   defm Pt     : NVJ_type_basic_tstbit<NotStr, OpcStr, "t">;
1887   defm Pnt    : NVJ_type_basic_tstbit<NotStr, OpcStr, "nt">;
1888 }
1889
1890 // Multiclass for GT.
1891 multiclass NVJ_type_rr_ri<string OpcStr> {
1892   defm rrNot   : NVJ_type_br_pred_reg<"!", OpcStr>;
1893   defm rr      : NVJ_type_br_pred_reg<"",  OpcStr>;
1894   defm rrdnNot : NVJ_type_br_pred_2ndDotNew<"!", OpcStr>;
1895   defm rrdn    : NVJ_type_br_pred_2ndDotNew<"",  OpcStr>;
1896   defm riNot   : NVJ_type_br_pred_imm<"!", OpcStr>;
1897   defm ri      : NVJ_type_br_pred_imm<"",  OpcStr>;
1898 }
1899
1900 // Multiclass for EQ.
1901 multiclass NVJ_type_rr_ri_no_2ndDotNew<string OpcStr> {
1902   defm rrNot   : NVJ_type_br_pred_reg<"!", OpcStr>;
1903   defm rr      : NVJ_type_br_pred_reg<"",  OpcStr>;
1904   defm riNot   : NVJ_type_br_pred_imm<"!", OpcStr>;
1905   defm ri      : NVJ_type_br_pred_imm<"",  OpcStr>;
1906 }
1907
1908 // Multiclass for GTU.
1909 multiclass NVJ_type_rr_ri_no_nOne<string OpcStr> {
1910   defm rrNot   : NVJ_type_br_pred_reg<"!", OpcStr>;
1911   defm rr      : NVJ_type_br_pred_reg<"",  OpcStr>;
1912   defm rrdnNot : NVJ_type_br_pred_2ndDotNew<"!", OpcStr>;
1913   defm rrdn    : NVJ_type_br_pred_2ndDotNew<"",  OpcStr>;
1914   defm riNot   : NVJ_type_br_pred_imm_only<"!", OpcStr>;
1915   defm ri      : NVJ_type_br_pred_imm_only<"",  OpcStr>;
1916 }
1917
1918 // Multiclass for tstbit.
1919 multiclass NVJ_type_r0<string OpcStr> {
1920   defm r0Not : NVJ_type_br_pred_tstbit<"!", OpcStr>;
1921   defm r0    : NVJ_type_br_pred_tstbit<"",  OpcStr>;
1922  }
1923
1924 // Base Multiclass for New Value Jump.
1925 multiclass NVJ_type {
1926   defm GT     : NVJ_type_rr_ri<"cmp.gt">;
1927   defm EQ     : NVJ_type_rr_ri_no_2ndDotNew<"cmp.eq">;
1928   defm GTU    : NVJ_type_rr_ri_no_nOne<"cmp.gtu">;
1929   defm TSTBIT : NVJ_type_r0<"tstbit">;
1930 }
1931
1932 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC] in {
1933   defm JMP_ : NVJ_type;
1934 }
1935
1936 //===----------------------------------------------------------------------===//
1937 // NV/J -
1938 //===----------------------------------------------------------------------===//
1939
1940 //===----------------------------------------------------------------------===//
1941 // XTYPE/ALU +
1942 //===----------------------------------------------------------------------===//
1943
1944 //  Add and accumulate.
1945 //  Rd=add(Rs,add(Ru,#s6))
1946 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 6,
1947 validSubTargets = HasV4SubT in
1948 def ADDr_ADDri_V4 : MInst<(outs IntRegs:$dst),
1949           (ins IntRegs:$src1, IntRegs:$src2, s6Ext:$src3),
1950           "$dst = add($src1, add($src2, #$src3))",
1951           [(set (i32 IntRegs:$dst),
1952            (add (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1953                                           s6_16ExtPred:$src3)))]>,
1954           Requires<[HasV4T]>;
1955
1956 //  Rd=add(Rs,sub(#s6,Ru))
1957 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1958 validSubTargets = HasV4SubT in
1959 def ADDr_SUBri_V4 : MInst<(outs IntRegs:$dst),
1960           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1961           "$dst = add($src1, sub(#$src2, $src3))",
1962           [(set (i32 IntRegs:$dst),
1963            (add (i32 IntRegs:$src1), (sub s6_10ExtPred:$src2,
1964                                           (i32 IntRegs:$src3))))]>,
1965           Requires<[HasV4T]>;
1966
1967 // Generates the same instruction as ADDr_SUBri_V4 but matches different
1968 // pattern.
1969 //  Rd=add(Rs,sub(#s6,Ru))
1970 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1971 validSubTargets = HasV4SubT in
1972 def ADDri_SUBr_V4 : MInst<(outs IntRegs:$dst),
1973           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1974           "$dst = add($src1, sub(#$src2, $src3))",
1975           [(set (i32 IntRegs:$dst),
1976                 (sub (add (i32 IntRegs:$src1), s6_10ExtPred:$src2),
1977                      (i32 IntRegs:$src3)))]>,
1978           Requires<[HasV4T]>;
1979
1980
1981 //  Add or subtract doublewords with carry.
1982 //TODO:
1983 //  Rdd=add(Rss,Rtt,Px):carry
1984 //TODO:
1985 //  Rdd=sub(Rss,Rtt,Px):carry
1986
1987
1988 //  Logical doublewords.
1989 //  Rdd=and(Rtt,~Rss)
1990 let validSubTargets = HasV4SubT in
1991 def ANDd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
1992           (ins DoubleRegs:$src1, DoubleRegs:$src2),
1993           "$dst = and($src1, ~$src2)",
1994           [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
1995                                       (not (i64 DoubleRegs:$src2))))]>,
1996           Requires<[HasV4T]>;
1997
1998 //  Rdd=or(Rtt,~Rss)
1999 let validSubTargets = HasV4SubT in
2000 def ORd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
2001           (ins DoubleRegs:$src1, DoubleRegs:$src2),
2002           "$dst = or($src1, ~$src2)",
2003           [(set (i64 DoubleRegs:$dst),
2004            (or (i64 DoubleRegs:$src1), (not (i64 DoubleRegs:$src2))))]>,
2005           Requires<[HasV4T]>;
2006
2007
2008 //  Logical-logical doublewords.
2009 //  Rxx^=xor(Rss,Rtt)
2010 let validSubTargets = HasV4SubT in
2011 def XORd_XORdd: MInst_acc<(outs DoubleRegs:$dst),
2012           (ins DoubleRegs:$src1, DoubleRegs:$src2, DoubleRegs:$src3),
2013           "$dst ^= xor($src2, $src3)",
2014           [(set (i64 DoubleRegs:$dst),
2015            (xor (i64 DoubleRegs:$src1), (xor (i64 DoubleRegs:$src2),
2016                                              (i64 DoubleRegs:$src3))))],
2017           "$src1 = $dst">,
2018           Requires<[HasV4T]>;
2019
2020
2021 // Logical-logical words.
2022 // Rx=or(Ru,and(Rx,#s10))
2023 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
2024 validSubTargets = HasV4SubT in
2025 def ORr_ANDri_V4 : MInst_acc<(outs IntRegs:$dst),
2026             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
2027             "$dst = or($src1, and($src2, #$src3))",
2028             [(set (i32 IntRegs:$dst),
2029                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
2030                                                 s10ExtPred:$src3)))],
2031             "$src2 = $dst">,
2032             Requires<[HasV4T]>;
2033
2034 // Rx[&|^]=and(Rs,Rt)
2035 // Rx&=and(Rs,Rt)
2036 let validSubTargets = HasV4SubT in
2037 def ANDr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
2038             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2039             "$dst &= and($src2, $src3)",
2040             [(set (i32 IntRegs:$dst),
2041                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
2042                                                  (i32 IntRegs:$src3))))],
2043             "$src1 = $dst">,
2044             Requires<[HasV4T]>;
2045
2046 // Rx|=and(Rs,Rt)
2047 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "reg" in
2048 def ORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
2049             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2050             "$dst |= and($src2, $src3)",
2051             [(set (i32 IntRegs:$dst),
2052                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
2053                                                 (i32 IntRegs:$src3))))],
2054             "$src1 = $dst">,
2055             Requires<[HasV4T]>, ImmRegRel;
2056
2057 // Rx^=and(Rs,Rt)
2058 let validSubTargets = HasV4SubT in
2059 def XORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
2060             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2061             "$dst ^= and($src2, $src3)",
2062             [(set (i32 IntRegs:$dst),
2063              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
2064                                             (i32 IntRegs:$src3))))],
2065             "$src1 = $dst">,
2066             Requires<[HasV4T]>;
2067
2068 // Rx[&|^]=and(Rs,~Rt)
2069 // Rx&=and(Rs,~Rt)
2070 let validSubTargets = HasV4SubT in
2071 def ANDr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
2072             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2073             "$dst &= and($src2, ~$src3)",
2074             [(set (i32 IntRegs:$dst),
2075                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
2076                                                  (not (i32 IntRegs:$src3)))))],
2077             "$src1 = $dst">,
2078             Requires<[HasV4T]>;
2079
2080 // Rx|=and(Rs,~Rt)
2081 let validSubTargets = HasV4SubT in
2082 def ORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
2083             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2084             "$dst |= and($src2, ~$src3)",
2085             [(set (i32 IntRegs:$dst),
2086              (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
2087                                            (not (i32 IntRegs:$src3)))))],
2088             "$src1 = $dst">,
2089             Requires<[HasV4T]>;
2090
2091 // Rx^=and(Rs,~Rt)
2092 let validSubTargets = HasV4SubT in
2093 def XORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
2094             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2095             "$dst ^= and($src2, ~$src3)",
2096             [(set (i32 IntRegs:$dst),
2097              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
2098                                             (not (i32 IntRegs:$src3)))))],
2099             "$src1 = $dst">,
2100             Requires<[HasV4T]>;
2101
2102 // Rx[&|^]=or(Rs,Rt)
2103 // Rx&=or(Rs,Rt)
2104 let validSubTargets = HasV4SubT in
2105 def ANDr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
2106             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2107             "$dst &= or($src2, $src3)",
2108             [(set (i32 IntRegs:$dst),
2109                   (and (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
2110                                                 (i32 IntRegs:$src3))))],
2111             "$src1 = $dst">,
2112             Requires<[HasV4T]>;
2113
2114 // Rx|=or(Rs,Rt)
2115 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "reg" in
2116 def ORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
2117             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2118             "$dst |= or($src2, $src3)",
2119             [(set (i32 IntRegs:$dst),
2120                   (or (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
2121                                                (i32 IntRegs:$src3))))],
2122             "$src1 = $dst">,
2123             Requires<[HasV4T]>, ImmRegRel;
2124
2125 // Rx^=or(Rs,Rt)
2126 let validSubTargets = HasV4SubT in
2127 def XORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
2128             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2129             "$dst ^= or($src2, $src3)",
2130             [(set (i32 IntRegs:$dst),
2131              (xor (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
2132                                            (i32 IntRegs:$src3))))],
2133             "$src1 = $dst">,
2134             Requires<[HasV4T]>;
2135
2136 // Rx[&|^]=xor(Rs,Rt)
2137 // Rx&=xor(Rs,Rt)
2138 let validSubTargets = HasV4SubT in
2139 def ANDr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
2140             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2141             "$dst &= xor($src2, $src3)",
2142             [(set (i32 IntRegs:$dst),
2143                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
2144                                                  (i32 IntRegs:$src3))))],
2145             "$src1 = $dst">,
2146             Requires<[HasV4T]>;
2147
2148 // Rx|=xor(Rs,Rt)
2149 let validSubTargets = HasV4SubT in
2150 def ORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
2151             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2152             "$dst |= xor($src2, $src3)",
2153             [(set (i32 IntRegs:$dst),
2154                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
2155                                                  (i32 IntRegs:$src3))))],
2156             "$src1 = $dst">,
2157             Requires<[HasV4T]>;
2158
2159 // Rx^=xor(Rs,Rt)
2160 let validSubTargets = HasV4SubT in
2161 def XORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
2162             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2163             "$dst ^= xor($src2, $src3)",
2164             [(set (i32 IntRegs:$dst),
2165              (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
2166                                             (i32 IntRegs:$src3))))],
2167             "$src1 = $dst">,
2168             Requires<[HasV4T]>;
2169
2170 // Rx|=and(Rs,#s10)
2171 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
2172 validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "imm" in
2173 def ORr_ANDri2_V4 : MInst_acc<(outs IntRegs:$dst),
2174             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
2175             "$dst |= and($src2, #$src3)",
2176             [(set (i32 IntRegs:$dst),
2177                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
2178                                                 s10ExtPred:$src3)))],
2179             "$src1 = $dst">,
2180             Requires<[HasV4T]>, ImmRegRel;
2181
2182 // Rx|=or(Rs,#s10)
2183 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
2184 validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "imm" in
2185 def ORr_ORri_V4 : MInst_acc<(outs IntRegs:$dst),
2186             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
2187             "$dst |= or($src2, #$src3)",
2188             [(set (i32 IntRegs:$dst),
2189                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
2190                                                 s10ExtPred:$src3)))],
2191             "$src1 = $dst">,
2192             Requires<[HasV4T]>, ImmRegRel;
2193
2194
2195 //    Modulo wrap
2196 //        Rd=modwrap(Rs,Rt)
2197 //    Round
2198 //        Rd=cround(Rs,#u5)
2199 //        Rd=cround(Rs,Rt)
2200 //        Rd=round(Rs,#u5)[:sat]
2201 //        Rd=round(Rs,Rt)[:sat]
2202 //    Vector reduce add unsigned halfwords
2203 //        Rd=vraddh(Rss,Rtt)
2204 //    Vector add bytes
2205 //        Rdd=vaddb(Rss,Rtt)
2206 //    Vector conditional negate
2207 //        Rdd=vcnegh(Rss,Rt)
2208 //        Rxx+=vrcnegh(Rss,Rt)
2209 //    Vector maximum bytes
2210 //        Rdd=vmaxb(Rtt,Rss)
2211 //    Vector reduce maximum halfwords
2212 //        Rxx=vrmaxh(Rss,Ru)
2213 //        Rxx=vrmaxuh(Rss,Ru)
2214 //    Vector reduce maximum words
2215 //        Rxx=vrmaxuw(Rss,Ru)
2216 //        Rxx=vrmaxw(Rss,Ru)
2217 //    Vector minimum bytes
2218 //        Rdd=vminb(Rtt,Rss)
2219 //    Vector reduce minimum halfwords
2220 //        Rxx=vrminh(Rss,Ru)
2221 //        Rxx=vrminuh(Rss,Ru)
2222 //    Vector reduce minimum words
2223 //        Rxx=vrminuw(Rss,Ru)
2224 //        Rxx=vrminw(Rss,Ru)
2225 //    Vector subtract bytes
2226 //        Rdd=vsubb(Rss,Rtt)
2227
2228 //===----------------------------------------------------------------------===//
2229 // XTYPE/ALU -
2230 //===----------------------------------------------------------------------===//
2231
2232
2233 //===----------------------------------------------------------------------===//
2234 // XTYPE/MPY +
2235 //===----------------------------------------------------------------------===//
2236
2237 // Multiply and user lower result.
2238 // Rd=add(#u6,mpyi(Rs,#U6))
2239 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
2240 validSubTargets = HasV4SubT in
2241 def ADDi_MPYri_V4 : MInst<(outs IntRegs:$dst),
2242             (ins u6Ext:$src1, IntRegs:$src2, u6Imm:$src3),
2243             "$dst = add(#$src1, mpyi($src2, #$src3))",
2244             [(set (i32 IntRegs:$dst),
2245                   (add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
2246                        u6ExtPred:$src1))]>,
2247             Requires<[HasV4T]>;
2248
2249 // Rd=add(##,mpyi(Rs,#U6))
2250 def : Pat <(add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
2251                      (HexagonCONST32 tglobaladdr:$src1)),
2252            (i32 (ADDi_MPYri_V4 tglobaladdr:$src1, IntRegs:$src2,
2253                                u6ImmPred:$src3))>;
2254
2255 // Rd=add(#u6,mpyi(Rs,Rt))
2256 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
2257 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
2258 def ADDi_MPYrr_V4 : MInst<(outs IntRegs:$dst),
2259             (ins u6Ext:$src1, IntRegs:$src2, IntRegs:$src3),
2260             "$dst = add(#$src1, mpyi($src2, $src3))",
2261             [(set (i32 IntRegs:$dst),
2262                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2263                        u6ExtPred:$src1))]>,
2264             Requires<[HasV4T]>, ImmRegRel;
2265
2266 // Rd=add(##,mpyi(Rs,Rt))
2267 def : Pat <(add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2268                      (HexagonCONST32 tglobaladdr:$src1)),
2269            (i32 (ADDi_MPYrr_V4 tglobaladdr:$src1, IntRegs:$src2,
2270                                IntRegs:$src3))>;
2271
2272 // Rd=add(Ru,mpyi(#u6:2,Rs))
2273 let validSubTargets = HasV4SubT in
2274 def ADDr_MPYir_V4 : MInst<(outs IntRegs:$dst),
2275             (ins IntRegs:$src1, u6Imm:$src2, IntRegs:$src3),
2276             "$dst = add($src1, mpyi(#$src2, $src3))",
2277             [(set (i32 IntRegs:$dst),
2278              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src3),
2279                                             u6_2ImmPred:$src2)))]>,
2280             Requires<[HasV4T]>;
2281
2282 // Rd=add(Ru,mpyi(Rs,#u6))
2283 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 6,
2284 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
2285 def ADDr_MPYri_V4 : MInst<(outs IntRegs:$dst),
2286             (ins IntRegs:$src1, IntRegs:$src2, u6Ext:$src3),
2287             "$dst = add($src1, mpyi($src2, #$src3))",
2288             [(set (i32 IntRegs:$dst),
2289                   (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
2290                                                  u6ExtPred:$src3)))]>,
2291             Requires<[HasV4T]>, ImmRegRel;
2292
2293 // Rx=add(Ru,mpyi(Rx,Rs))
2294 let validSubTargets = HasV4SubT, InputType = "reg", CextOpcode = "ADD_MPY" in
2295 def ADDr_MPYrr_V4 : MInst_acc<(outs IntRegs:$dst),
2296             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2297             "$dst = add($src1, mpyi($src2, $src3))",
2298             [(set (i32 IntRegs:$dst),
2299              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
2300                                             (i32 IntRegs:$src3))))],
2301             "$src2 = $dst">,
2302             Requires<[HasV4T]>, ImmRegRel;
2303
2304
2305 // Polynomial multiply words
2306 // Rdd=pmpyw(Rs,Rt)
2307 // Rxx^=pmpyw(Rs,Rt)
2308
2309 // Vector reduce multiply word by signed half (32x16)
2310 // Rdd=vrmpyweh(Rss,Rtt)[:<<1]
2311 // Rdd=vrmpywoh(Rss,Rtt)[:<<1]
2312 // Rxx+=vrmpyweh(Rss,Rtt)[:<<1]
2313 // Rxx+=vrmpywoh(Rss,Rtt)[:<<1]
2314
2315 // Multiply and use upper result
2316 // Rd=mpy(Rs,Rt.H):<<1:sat
2317 // Rd=mpy(Rs,Rt.L):<<1:sat
2318 // Rd=mpy(Rs,Rt):<<1
2319 // Rd=mpy(Rs,Rt):<<1:sat
2320 // Rd=mpysu(Rs,Rt)
2321 // Rx+=mpy(Rs,Rt):<<1:sat
2322 // Rx-=mpy(Rs,Rt):<<1:sat
2323
2324 // Vector multiply bytes
2325 // Rdd=vmpybsu(Rs,Rt)
2326 // Rdd=vmpybu(Rs,Rt)
2327 // Rxx+=vmpybsu(Rs,Rt)
2328 // Rxx+=vmpybu(Rs,Rt)
2329
2330 // Vector polynomial multiply halfwords
2331 // Rdd=vpmpyh(Rs,Rt)
2332 // Rxx^=vpmpyh(Rs,Rt)
2333
2334 //===----------------------------------------------------------------------===//
2335 // XTYPE/MPY -
2336 //===----------------------------------------------------------------------===//
2337
2338
2339 //===----------------------------------------------------------------------===//
2340 // XTYPE/SHIFT +
2341 //===----------------------------------------------------------------------===//
2342
2343 // Shift by immediate and accumulate.
2344 // Rx=add(#u8,asl(Rx,#U5))
2345 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2346 validSubTargets = HasV4SubT in
2347 def ADDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2348             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2349             "$dst = add(#$src1, asl($src2, #$src3))",
2350             [(set (i32 IntRegs:$dst),
2351                   (add (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2352                        u8ExtPred:$src1))],
2353             "$src2 = $dst">,
2354             Requires<[HasV4T]>;
2355
2356 // Rx=add(#u8,lsr(Rx,#U5))
2357 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2358 validSubTargets = HasV4SubT in
2359 def ADDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2360             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2361             "$dst = add(#$src1, lsr($src2, #$src3))",
2362             [(set (i32 IntRegs:$dst),
2363                   (add (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2364                        u8ExtPred:$src1))],
2365             "$src2 = $dst">,
2366             Requires<[HasV4T]>;
2367
2368 // Rx=sub(#u8,asl(Rx,#U5))
2369 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2370 validSubTargets = HasV4SubT in
2371 def SUBi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2372             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2373             "$dst = sub(#$src1, asl($src2, #$src3))",
2374             [(set (i32 IntRegs:$dst),
2375                   (sub (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2376                        u8ExtPred:$src1))],
2377             "$src2 = $dst">,
2378             Requires<[HasV4T]>;
2379
2380 // Rx=sub(#u8,lsr(Rx,#U5))
2381 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2382 validSubTargets = HasV4SubT in
2383 def SUBi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2384             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2385             "$dst = sub(#$src1, lsr($src2, #$src3))",
2386             [(set (i32 IntRegs:$dst),
2387                   (sub (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2388                        u8ExtPred:$src1))],
2389             "$src2 = $dst">,
2390             Requires<[HasV4T]>;
2391
2392
2393 //Shift by immediate and logical.
2394 //Rx=and(#u8,asl(Rx,#U5))
2395 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2396 validSubTargets = HasV4SubT in
2397 def ANDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2398             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2399             "$dst = and(#$src1, asl($src2, #$src3))",
2400             [(set (i32 IntRegs:$dst),
2401                   (and (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2402                        u8ExtPred:$src1))],
2403             "$src2 = $dst">,
2404             Requires<[HasV4T]>;
2405
2406 //Rx=and(#u8,lsr(Rx,#U5))
2407 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2408 validSubTargets = HasV4SubT in
2409 def ANDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2410             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2411             "$dst = and(#$src1, lsr($src2, #$src3))",
2412             [(set (i32 IntRegs:$dst),
2413                   (and (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2414                        u8ExtPred:$src1))],
2415             "$src2 = $dst">,
2416             Requires<[HasV4T]>;
2417
2418 //Rx=or(#u8,asl(Rx,#U5))
2419 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2420 AddedComplexity = 30, validSubTargets = HasV4SubT in
2421 def ORi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2422             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2423             "$dst = or(#$src1, asl($src2, #$src3))",
2424             [(set (i32 IntRegs:$dst),
2425                   (or (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2426                       u8ExtPred:$src1))],
2427             "$src2 = $dst">,
2428             Requires<[HasV4T]>;
2429
2430 //Rx=or(#u8,lsr(Rx,#U5))
2431 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2432 AddedComplexity = 30, validSubTargets = HasV4SubT in
2433 def ORi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2434             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2435             "$dst = or(#$src1, lsr($src2, #$src3))",
2436             [(set (i32 IntRegs:$dst),
2437                   (or (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2438                       u8ExtPred:$src1))],
2439             "$src2 = $dst">,
2440             Requires<[HasV4T]>;
2441
2442
2443 //Shift by register.
2444 //Rd=lsl(#s6,Rt)
2445 let validSubTargets = HasV4SubT in {
2446 def LSLi_V4 : MInst<(outs IntRegs:$dst), (ins s6Imm:$src1, IntRegs:$src2),
2447             "$dst = lsl(#$src1, $src2)",
2448             [(set (i32 IntRegs:$dst), (shl s6ImmPred:$src1,
2449                                            (i32 IntRegs:$src2)))]>,
2450             Requires<[HasV4T]>;
2451
2452
2453 //Shift by register and logical.
2454 //Rxx^=asl(Rss,Rt)
2455 def ASLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2456             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2457             "$dst ^= asl($src2, $src3)",
2458             [(set (i64 DoubleRegs:$dst),
2459                   (xor (i64 DoubleRegs:$src1), (shl (i64 DoubleRegs:$src2),
2460                                                     (i32 IntRegs:$src3))))],
2461             "$src1 = $dst">,
2462             Requires<[HasV4T]>;
2463
2464 //Rxx^=asr(Rss,Rt)
2465 def ASRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2466             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2467             "$dst ^= asr($src2, $src3)",
2468             [(set (i64 DoubleRegs:$dst),
2469                   (xor (i64 DoubleRegs:$src1), (sra (i64 DoubleRegs:$src2),
2470                                                     (i32 IntRegs:$src3))))],
2471             "$src1 = $dst">,
2472             Requires<[HasV4T]>;
2473
2474 //Rxx^=lsl(Rss,Rt)
2475 def LSLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2476             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2477             "$dst ^= lsl($src2, $src3)",
2478             [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
2479                                               (shl (i64 DoubleRegs:$src2),
2480                                                    (i32 IntRegs:$src3))))],
2481             "$src1 = $dst">,
2482             Requires<[HasV4T]>;
2483
2484 //Rxx^=lsr(Rss,Rt)
2485 def LSRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2486             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2487             "$dst ^= lsr($src2, $src3)",
2488             [(set (i64 DoubleRegs:$dst),
2489                   (xor (i64 DoubleRegs:$src1), (srl (i64 DoubleRegs:$src2),
2490                                                     (i32 IntRegs:$src3))))],
2491             "$src1 = $dst">,
2492             Requires<[HasV4T]>;
2493 }
2494
2495 //===----------------------------------------------------------------------===//
2496 // XTYPE/SHIFT -
2497 //===----------------------------------------------------------------------===//
2498
2499 //===----------------------------------------------------------------------===//
2500 // MEMOP: Word, Half, Byte
2501 //===----------------------------------------------------------------------===//
2502
2503 def MEMOPIMM : SDNodeXForm<imm, [{
2504   // Call the transformation function XformM5ToU5Imm to get the negative
2505   // immediate's positive counterpart.
2506   int32_t imm = N->getSExtValue();
2507   return XformM5ToU5Imm(imm);
2508 }]>;
2509
2510 def MEMOPIMM_HALF : SDNodeXForm<imm, [{
2511   // -1 .. -31 represented as 65535..65515
2512   // assigning to a short restores our desired signed value.
2513   // Call the transformation function XformM5ToU5Imm to get the negative
2514   // immediate's positive counterpart.
2515   int16_t imm = N->getSExtValue();
2516   return XformM5ToU5Imm(imm);
2517 }]>;
2518
2519 def MEMOPIMM_BYTE : SDNodeXForm<imm, [{
2520   // -1 .. -31 represented as 255..235
2521   // assigning to a char restores our desired signed value.
2522   // Call the transformation function XformM5ToU5Imm to get the negative
2523   // immediate's positive counterpart.
2524   int8_t imm = N->getSExtValue();
2525   return XformM5ToU5Imm(imm);
2526 }]>;
2527
2528 def SETMEMIMM : SDNodeXForm<imm, [{
2529    // Return the bit position we will set [0-31].
2530    // As an SDNode.
2531    int32_t imm = N->getSExtValue();
2532    return XformMskToBitPosU5Imm(imm);
2533 }]>;
2534
2535 def CLRMEMIMM : SDNodeXForm<imm, [{
2536    // Return the bit position we will clear [0-31].
2537    // As an SDNode.
2538    // we bit negate the value first
2539    int32_t imm = ~(N->getSExtValue());
2540    return XformMskToBitPosU5Imm(imm);
2541 }]>;
2542
2543 def SETMEMIMM_SHORT : SDNodeXForm<imm, [{
2544    // Return the bit position we will set [0-15].
2545    // As an SDNode.
2546    int16_t imm = N->getSExtValue();
2547    return XformMskToBitPosU4Imm(imm);
2548 }]>;
2549
2550 def CLRMEMIMM_SHORT : SDNodeXForm<imm, [{
2551    // Return the bit position we will clear [0-15].
2552    // As an SDNode.
2553    // we bit negate the value first
2554    int16_t imm = ~(N->getSExtValue());
2555    return XformMskToBitPosU4Imm(imm);
2556 }]>;
2557
2558 def SETMEMIMM_BYTE : SDNodeXForm<imm, [{
2559    // Return the bit position we will set [0-7].
2560    // As an SDNode.
2561    int8_t imm =  N->getSExtValue();
2562    return XformMskToBitPosU3Imm(imm);
2563 }]>;
2564
2565 def CLRMEMIMM_BYTE : SDNodeXForm<imm, [{
2566    // Return the bit position we will clear [0-7].
2567    // As an SDNode.
2568    // we bit negate the value first
2569    int8_t imm = ~(N->getSExtValue());
2570    return XformMskToBitPosU3Imm(imm);
2571 }]>;
2572
2573 //===----------------------------------------------------------------------===//
2574 // Template class for MemOp instructions with the register value.
2575 //===----------------------------------------------------------------------===//
2576 class MemOp_rr_base <string opc, bits<2> opcBits, Operand ImmOp,
2577                      string memOp, bits<2> memOpBits> :
2578       MEMInst_V4<(outs),
2579                  (ins IntRegs:$base, ImmOp:$offset, IntRegs:$delta),
2580                  opc#"($base+#$offset)"#memOp#"$delta",
2581                  []>,
2582                  Requires<[HasV4T, UseMEMOP]> {
2583
2584     bits<5> base;
2585     bits<5> delta;
2586     bits<32> offset;
2587     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2588
2589     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2590                      !if (!eq(opcBits, 0b01), offset{6-1},
2591                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2592
2593     let IClass = 0b0011;
2594     let Inst{27-24} = 0b1110;
2595     let Inst{22-21} = opcBits;
2596     let Inst{20-16} = base;
2597     let Inst{13} = 0b0;
2598     let Inst{12-7} = offsetBits;
2599     let Inst{6-5} = memOpBits;
2600     let Inst{4-0} = delta;
2601 }
2602
2603 //===----------------------------------------------------------------------===//
2604 // Template class for MemOp instructions with the immediate value.
2605 //===----------------------------------------------------------------------===//
2606 class MemOp_ri_base <string opc, bits<2> opcBits, Operand ImmOp,
2607                      string memOp, bits<2> memOpBits> :
2608       MEMInst_V4 <(outs),
2609                   (ins IntRegs:$base, ImmOp:$offset, u5Imm:$delta),
2610                   opc#"($base+#$offset)"#memOp#"#$delta"
2611                   #!if(memOpBits{1},")", ""), // clrbit, setbit - include ')'
2612                   []>,
2613                   Requires<[HasV4T, UseMEMOP]> {
2614
2615     bits<5> base;
2616     bits<5> delta;
2617     bits<32> offset;
2618     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2619
2620     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2621                      !if (!eq(opcBits, 0b01), offset{6-1},
2622                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2623
2624     let IClass = 0b0011;
2625     let Inst{27-24} = 0b1111;
2626     let Inst{22-21} = opcBits;
2627     let Inst{20-16} = base;
2628     let Inst{13} = 0b0;
2629     let Inst{12-7} = offsetBits;
2630     let Inst{6-5} = memOpBits;
2631     let Inst{4-0} = delta;
2632 }
2633
2634 // multiclass to define MemOp instructions with register operand.
2635 multiclass MemOp_rr<string opc, bits<2> opcBits, Operand ImmOp> {
2636   def _ADD#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " += ", 0b00>; // add
2637   def _SUB#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " -= ", 0b01>; // sub
2638   def _AND#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " &= ", 0b10>; // and
2639   def _OR#NAME#_V4  : MemOp_rr_base <opc, opcBits, ImmOp, " |= ", 0b11>; // or
2640 }
2641
2642 // multiclass to define MemOp instructions with immediate Operand.
2643 multiclass MemOp_ri<string opc, bits<2> opcBits, Operand ImmOp> {
2644   def _ADD#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " += ", 0b00 >;
2645   def _SUB#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " -= ", 0b01 >;
2646   def _CLRBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =clrbit(", 0b10>;
2647   def _SETBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =setbit(", 0b11>;
2648 }
2649
2650 multiclass MemOp_base <string opc, bits<2> opcBits, Operand ImmOp> {
2651   defm r : MemOp_rr <opc, opcBits, ImmOp>;
2652   defm i : MemOp_ri <opc, opcBits, ImmOp>;
2653 }
2654
2655 // Define MemOp instructions.
2656 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0,
2657 validSubTargets =HasV4SubT in {
2658   let opExtentBits = 6, accessSize = ByteAccess in
2659   defm MemOPb : MemOp_base <"memb", 0b00, u6_0Ext>;
2660
2661   let opExtentBits = 7, accessSize = HalfWordAccess in
2662   defm MemOPh : MemOp_base <"memh", 0b01, u6_1Ext>;
2663
2664   let opExtentBits = 8, accessSize = WordAccess in
2665   defm MemOPw : MemOp_base <"memw", 0b10, u6_2Ext>;
2666 }
2667
2668 //===----------------------------------------------------------------------===//
2669 // Multiclass to define 'Def Pats' for ALU operations on the memory
2670 // Here value used for the ALU operation is an immediate value.
2671 // mem[bh](Rs+#0) += #U5
2672 // mem[bh](Rs+#u6) += #U5
2673 //===----------------------------------------------------------------------===//
2674
2675 multiclass MemOpi_u5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2676                           InstHexagon MI, SDNode OpNode> {
2677   let AddedComplexity = 180 in
2678   def : Pat < (stOp (OpNode (ldOp IntRegs:$addr), u5ImmPred:$addend),
2679                     IntRegs:$addr),
2680               (MI IntRegs:$addr, #0, u5ImmPred:$addend )>;
2681
2682   let AddedComplexity = 190 in
2683   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, ExtPred:$offset)),
2684                      u5ImmPred:$addend),
2685              (add IntRegs:$base, ExtPred:$offset)),
2686        (MI IntRegs:$base, ExtPred:$offset, u5ImmPred:$addend)>;
2687 }
2688
2689 multiclass MemOpi_u5ALUOp<PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2690                           InstHexagon addMI, InstHexagon subMI> {
2691   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, addMI, add>;
2692   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, subMI, sub>;
2693 }
2694
2695 multiclass MemOpi_u5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2696   // Half Word
2697   defm : MemOpi_u5ALUOp <ldOpHalf, truncstorei16, u6_1ExtPred,
2698                          MemOPh_ADDi_V4, MemOPh_SUBi_V4>;
2699   // Byte
2700   defm : MemOpi_u5ALUOp <ldOpByte, truncstorei8, u6ExtPred,
2701                          MemOPb_ADDi_V4, MemOPb_SUBi_V4>;
2702 }
2703
2704 let Predicates = [HasV4T, UseMEMOP] in {
2705   defm : MemOpi_u5ExtType<zextloadi8, zextloadi16>; // zero extend
2706   defm : MemOpi_u5ExtType<sextloadi8, sextloadi16>; // sign extend
2707   defm : MemOpi_u5ExtType<extloadi8,  extloadi16>;  // any extend
2708
2709   // Word
2710   defm : MemOpi_u5ALUOp <load, store, u6_2ExtPred, MemOPw_ADDi_V4,
2711                          MemOPw_SUBi_V4>;
2712 }
2713
2714 //===----------------------------------------------------------------------===//
2715 // multiclass to define 'Def Pats' for ALU operations on the memory.
2716 // Here value used for the ALU operation is a negative value.
2717 // mem[bh](Rs+#0) += #m5
2718 // mem[bh](Rs+#u6) += #m5
2719 //===----------------------------------------------------------------------===//
2720
2721 multiclass MemOpi_m5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf extPred,
2722                           PatLeaf immPred, ComplexPattern addrPred,
2723                           SDNodeXForm xformFunc, InstHexagon MI> {
2724   let AddedComplexity = 190 in
2725   def : Pat <(stOp (add (ldOp IntRegs:$addr), immPred:$subend),
2726                    IntRegs:$addr),
2727              (MI IntRegs:$addr, #0, (xformFunc immPred:$subend) )>;
2728
2729   let AddedComplexity = 195 in
2730   def : Pat<(stOp (add (ldOp (add IntRegs:$base, extPred:$offset)),
2731                        immPred:$subend),
2732                   (add IntRegs:$base, extPred:$offset)),
2733             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$subend))>;
2734 }
2735
2736 multiclass MemOpi_m5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2737   // Half Word
2738   defm : MemOpi_m5Pats <ldOpHalf, truncstorei16, u6_1ExtPred, m5HImmPred,
2739                         ADDRriU6_1, MEMOPIMM_HALF, MemOPh_SUBi_V4>;
2740   // Byte
2741   defm : MemOpi_m5Pats <ldOpByte, truncstorei8, u6ExtPred, m5BImmPred,
2742                         ADDRriU6_0, MEMOPIMM_BYTE, MemOPb_SUBi_V4>;
2743 }
2744
2745 let Predicates = [HasV4T, UseMEMOP] in {
2746   defm : MemOpi_m5ExtType<zextloadi8, zextloadi16>; // zero extend
2747   defm : MemOpi_m5ExtType<sextloadi8, sextloadi16>; // sign extend
2748   defm : MemOpi_m5ExtType<extloadi8,  extloadi16>;  // any extend
2749
2750   // Word
2751   defm : MemOpi_m5Pats <load, store, u6_2ExtPred, m5ImmPred,
2752                           ADDRriU6_2, MEMOPIMM, MemOPw_SUBi_V4>;
2753 }
2754
2755 //===----------------------------------------------------------------------===//
2756 // Multiclass to define 'def Pats' for bit operations on the memory.
2757 // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2758 // mem[bhw](Rs+#u6) = [clrbit|setbit](#U5)
2759 //===----------------------------------------------------------------------===//
2760
2761 multiclass MemOpi_bitPats <PatFrag ldOp, PatFrag stOp, PatLeaf immPred,
2762                      PatLeaf extPred, ComplexPattern addrPred,
2763                      SDNodeXForm xformFunc, InstHexagon MI, SDNode OpNode> {
2764
2765   // mem[bhw](Rs+#u6:[012]) = [clrbit|setbit](#U5)
2766   let AddedComplexity = 250 in
2767   def : Pat<(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2768                           immPred:$bitend),
2769                   (add IntRegs:$base, extPred:$offset)),
2770             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$bitend))>;
2771
2772   // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2773   let AddedComplexity = 225 in
2774   def : Pat <(stOp (OpNode (ldOp addrPred:$addr), immPred:$bitend),
2775                    addrPred:$addr),
2776              (MI IntRegs:$addr, #0, (xformFunc immPred:$bitend))>;
2777 }
2778
2779 multiclass MemOpi_bitExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2780   // Byte - clrbit
2781   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Clr3ImmPred, u6ExtPred,
2782                        ADDRriU6_0, CLRMEMIMM_BYTE, MemOPb_CLRBITi_V4, and>;
2783   // Byte - setbit
2784   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Set3ImmPred,  u6ExtPred,
2785                        ADDRriU6_0, SETMEMIMM_BYTE, MemOPb_SETBITi_V4, or>;
2786   // Half Word - clrbit
2787   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Clr4ImmPred, u6_1ExtPred,
2788                        ADDRriU6_1, CLRMEMIMM_SHORT, MemOPh_CLRBITi_V4, and>;
2789   // Half Word - setbit
2790   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Set4ImmPred, u6_1ExtPred,
2791                        ADDRriU6_1, SETMEMIMM_SHORT, MemOPh_SETBITi_V4, or>;
2792 }
2793
2794 let Predicates = [HasV4T, UseMEMOP] in {
2795   // mem[bh](Rs+#0) = [clrbit|setbit](#U5)
2796   // mem[bh](Rs+#u6:[01]) = [clrbit|setbit](#U5)
2797   defm : MemOpi_bitExtType<zextloadi8, zextloadi16>; // zero extend
2798   defm : MemOpi_bitExtType<sextloadi8, sextloadi16>; // sign extend
2799   defm : MemOpi_bitExtType<extloadi8,  extloadi16>;  // any extend
2800
2801   // memw(Rs+#0) = [clrbit|setbit](#U5)
2802   // memw(Rs+#u6:2) = [clrbit|setbit](#U5)
2803   defm : MemOpi_bitPats<load, store, Clr5ImmPred, u6_2ExtPred, ADDRriU6_2,
2804                        CLRMEMIMM, MemOPw_CLRBITi_V4, and>;
2805   defm : MemOpi_bitPats<load, store, Set5ImmPred, u6_2ExtPred, ADDRriU6_2,
2806                        SETMEMIMM, MemOPw_SETBITi_V4, or>;
2807 }
2808
2809 //===----------------------------------------------------------------------===//
2810 // Multiclass to define 'def Pats' for ALU operations on the memory
2811 // where addend is a register.
2812 // mem[bhw](Rs+#0) [+-&|]= Rt
2813 // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2814 //===----------------------------------------------------------------------===//
2815
2816 multiclass MemOpr_Pats <PatFrag ldOp, PatFrag stOp, ComplexPattern addrPred,
2817                      PatLeaf extPred, InstHexagon MI, SDNode OpNode> {
2818   let AddedComplexity = 141 in
2819   // mem[bhw](Rs+#0) [+-&|]= Rt
2820   def : Pat <(stOp (OpNode (ldOp addrPred:$addr), (i32 IntRegs:$addend)),
2821                    addrPred:$addr),
2822              (MI IntRegs:$addr, #0, (i32 IntRegs:$addend) )>;
2823
2824   // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2825   let AddedComplexity = 150 in
2826   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2827                            (i32 IntRegs:$orend)),
2828                    (add IntRegs:$base, extPred:$offset)),
2829              (MI IntRegs:$base, extPred:$offset, (i32 IntRegs:$orend) )>;
2830 }
2831
2832 multiclass MemOPr_ALUOp<PatFrag ldOp, PatFrag stOp,
2833                         ComplexPattern addrPred, PatLeaf extPred,
2834                         InstHexagon addMI, InstHexagon subMI,
2835                         InstHexagon andMI, InstHexagon orMI > {
2836
2837   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, addMI, add>;
2838   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, subMI, sub>;
2839   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, andMI, and>;
2840   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, orMI,  or>;
2841 }
2842
2843 multiclass MemOPr_ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2844   // Half Word
2845   defm : MemOPr_ALUOp <ldOpHalf, truncstorei16, ADDRriU6_1, u6_1ExtPred,
2846                        MemOPh_ADDr_V4, MemOPh_SUBr_V4,
2847                        MemOPh_ANDr_V4, MemOPh_ORr_V4>;
2848   // Byte
2849   defm : MemOPr_ALUOp <ldOpByte, truncstorei8, ADDRriU6_0, u6ExtPred,
2850                        MemOPb_ADDr_V4, MemOPb_SUBr_V4,
2851                        MemOPb_ANDr_V4, MemOPb_ORr_V4>;
2852 }
2853
2854 // Define 'def Pats' for MemOps with register addend.
2855 let Predicates = [HasV4T, UseMEMOP] in {
2856   // Byte, Half Word
2857   defm : MemOPr_ExtType<zextloadi8, zextloadi16>; // zero extend
2858   defm : MemOPr_ExtType<sextloadi8, sextloadi16>; // sign extend
2859   defm : MemOPr_ExtType<extloadi8,  extloadi16>;  // any extend
2860   // Word
2861   defm : MemOPr_ALUOp <load, store, ADDRriU6_2, u6_2ExtPred, MemOPw_ADDr_V4,
2862                        MemOPw_SUBr_V4, MemOPw_ANDr_V4, MemOPw_ORr_V4 >;
2863 }
2864
2865 //===----------------------------------------------------------------------===//
2866 // XTYPE/PRED +
2867 //===----------------------------------------------------------------------===//
2868
2869 // Hexagon V4 only supports these flavors of byte/half compare instructions:
2870 // EQ/GT/GTU. Other flavors like GE/GEU/LT/LTU/LE/LEU are not supported by
2871 // hardware. However, compiler can still implement these patterns through
2872 // appropriate patterns combinations based on current implemented patterns.
2873 // The implemented patterns are: EQ/GT/GTU.
2874 // Missing patterns are: GE/GEU/LT/LTU/LE/LEU.
2875
2876 // Following instruction is not being extended as it results into the
2877 // incorrect code for negative numbers.
2878 // Pd=cmpb.eq(Rs,#u8)
2879
2880 // p=!cmp.eq(r1,r2)
2881 let isCompare = 1, validSubTargets = HasV4SubT in
2882 def CMPnotEQ_rr : ALU32_rr<(outs PredRegs:$dst),
2883                            (ins IntRegs:$src1, IntRegs:$src2),
2884       "$dst = !cmp.eq($src1, $src2)",
2885       [(set (i1 PredRegs:$dst),
2886             (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2)))]>,
2887       Requires<[HasV4T]>;
2888
2889 // p=!cmp.eq(r1,#s10)
2890 let isCompare = 1, validSubTargets = HasV4SubT in
2891 def CMPnotEQ_ri : ALU32_ri<(outs PredRegs:$dst),
2892                            (ins IntRegs:$src1, s10Ext:$src2),
2893       "$dst = !cmp.eq($src1, #$src2)",
2894       [(set (i1 PredRegs:$dst),
2895             (setne (i32 IntRegs:$src1), s10ImmPred:$src2))]>,
2896       Requires<[HasV4T]>;
2897
2898 // p=!cmp.gt(r1,r2)
2899 let isCompare = 1, validSubTargets = HasV4SubT in
2900 def CMPnotGT_rr : ALU32_rr<(outs PredRegs:$dst),
2901                            (ins IntRegs:$src1, IntRegs:$src2),
2902       "$dst = !cmp.gt($src1, $src2)",
2903       [(set (i1 PredRegs:$dst),
2904             (not (setgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2905       Requires<[HasV4T]>;
2906
2907 // p=!cmp.gt(r1,#s10)
2908 let isCompare = 1, validSubTargets = HasV4SubT in
2909 def CMPnotGT_ri : ALU32_ri<(outs PredRegs:$dst),
2910                            (ins IntRegs:$src1, s10Ext:$src2),
2911       "$dst = !cmp.gt($src1, #$src2)",
2912       [(set (i1 PredRegs:$dst),
2913             (not (setgt (i32 IntRegs:$src1), s10ImmPred:$src2)))]>,
2914       Requires<[HasV4T]>;
2915
2916 // p=!cmp.gtu(r1,r2)
2917 let isCompare = 1, validSubTargets = HasV4SubT in
2918 def CMPnotGTU_rr : ALU32_rr<(outs PredRegs:$dst),
2919                             (ins IntRegs:$src1, IntRegs:$src2),
2920       "$dst = !cmp.gtu($src1, $src2)",
2921       [(set (i1 PredRegs:$dst),
2922             (not (setugt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2923       Requires<[HasV4T]>;
2924
2925 // p=!cmp.gtu(r1,#u9)
2926 let isCompare = 1, validSubTargets = HasV4SubT in
2927 def CMPnotGTU_ri : ALU32_ri<(outs PredRegs:$dst),
2928                             (ins IntRegs:$src1, u9Ext:$src2),
2929       "$dst = !cmp.gtu($src1, #$src2)",
2930       [(set (i1 PredRegs:$dst),
2931             (not (setugt (i32 IntRegs:$src1), u9ImmPred:$src2)))]>,
2932       Requires<[HasV4T]>;
2933
2934 let isCompare = 1, validSubTargets = HasV4SubT in
2935 def CMPbEQri_V4 : MInst<(outs PredRegs:$dst),
2936             (ins IntRegs:$src1, u8Imm:$src2),
2937             "$dst = cmpb.eq($src1, #$src2)",
2938             [(set (i1 PredRegs:$dst),
2939                   (seteq (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2))]>,
2940             Requires<[HasV4T]>;
2941
2942 def : Pat <(brcond (i1 (setne (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2)),
2943                        bb:$offset),
2944       (JMP_cNot (CMPbEQri_V4 (i32 IntRegs:$src1), u8ImmPred:$src2),
2945                 bb:$offset)>,
2946       Requires<[HasV4T]>;
2947
2948 // Pd=cmpb.eq(Rs,Rt)
2949 let isCompare = 1, validSubTargets = HasV4SubT in
2950 def CMPbEQrr_ubub_V4 : MInst<(outs PredRegs:$dst),
2951             (ins IntRegs:$src1, IntRegs:$src2),
2952             "$dst = cmpb.eq($src1, $src2)",
2953             [(set (i1 PredRegs:$dst),
2954                   (seteq (and (xor (i32 IntRegs:$src1),
2955                                    (i32 IntRegs:$src2)), 255), 0))]>,
2956             Requires<[HasV4T]>;
2957
2958 // Pd=cmpb.eq(Rs,Rt)
2959 let isCompare = 1, validSubTargets = HasV4SubT in
2960 def CMPbEQrr_sbsb_V4 : MInst<(outs PredRegs:$dst),
2961             (ins IntRegs:$src1, IntRegs:$src2),
2962             "$dst = cmpb.eq($src1, $src2)",
2963             [(set (i1 PredRegs:$dst),
2964                   (seteq (shl (i32 IntRegs:$src1), (i32 24)),
2965                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2966             Requires<[HasV4T]>;
2967
2968 // Pd=cmpb.gt(Rs,Rt)
2969 let isCompare = 1, validSubTargets = HasV4SubT in
2970 def CMPbGTrr_V4 : MInst<(outs PredRegs:$dst),
2971             (ins IntRegs:$src1, IntRegs:$src2),
2972             "$dst = cmpb.gt($src1, $src2)",
2973             [(set (i1 PredRegs:$dst),
2974                   (setgt (shl (i32 IntRegs:$src1), (i32 24)),
2975                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2976             Requires<[HasV4T]>;
2977
2978 // Pd=cmpb.gtu(Rs,#u7)
2979 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
2980 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU", InputType = "imm" in
2981 def CMPbGTUri_V4 : MInst<(outs PredRegs:$dst),
2982             (ins IntRegs:$src1, u7Ext:$src2),
2983             "$dst = cmpb.gtu($src1, #$src2)",
2984             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2985                                               u7ExtPred:$src2))]>,
2986             Requires<[HasV4T]>, ImmRegRel;
2987
2988 // SDNode for converting immediate C to C-1.
2989 def DEC_CONST_BYTE : SDNodeXForm<imm, [{
2990    // Return the byte immediate const-1 as an SDNode.
2991    int32_t imm = N->getSExtValue();
2992    return XformU7ToU7M1Imm(imm);
2993 }]>;
2994
2995 // For the sequence
2996 //   zext( seteq ( and(Rs, 255), u8))
2997 // Generate
2998 //   Pd=cmpb.eq(Rs, #u8)
2999 //   if (Pd.new) Rd=#1
3000 //   if (!Pd.new) Rd=#0
3001 def : Pat <(i32 (zext (i1 (seteq (i32 (and (i32 IntRegs:$Rs), 255)),
3002                                            u8ExtPred:$u8)))),
3003            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
3004                                                  (u8ExtPred:$u8))),
3005                                 1, 0))>,
3006            Requires<[HasV4T]>;
3007
3008 // For the sequence
3009 //   zext( setne ( and(Rs, 255), u8))
3010 // Generate
3011 //   Pd=cmpb.eq(Rs, #u8)
3012 //   if (Pd.new) Rd=#0
3013 //   if (!Pd.new) Rd=#1
3014 def : Pat <(i32 (zext (i1 (setne (i32 (and (i32 IntRegs:$Rs), 255)),
3015                                            u8ExtPred:$u8)))),
3016            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
3017                                                  (u8ExtPred:$u8))),
3018                                 0, 1))>,
3019            Requires<[HasV4T]>;
3020
3021 // For the sequence
3022 //   zext( seteq (Rs, and(Rt, 255)))
3023 // Generate
3024 //   Pd=cmpb.eq(Rs, Rt)
3025 //   if (Pd.new) Rd=#1
3026 //   if (!Pd.new) Rd=#0
3027 def : Pat <(i32 (zext (i1 (seteq (i32 IntRegs:$Rt),
3028                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
3029            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
3030                                                       (i32 IntRegs:$Rt))),
3031                                 1, 0))>,
3032            Requires<[HasV4T]>;
3033
3034 // For the sequence
3035 //   zext( setne (Rs, and(Rt, 255)))
3036 // Generate
3037 //   Pd=cmpb.eq(Rs, Rt)
3038 //   if (Pd.new) Rd=#0
3039 //   if (!Pd.new) Rd=#1
3040 def : Pat <(i32 (zext (i1 (setne (i32 IntRegs:$Rt),
3041                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
3042            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
3043                                                       (i32 IntRegs:$Rt))),
3044                                 0, 1))>,
3045            Requires<[HasV4T]>;
3046
3047 // For the sequence
3048 //   zext( setugt ( and(Rs, 255), u8))
3049 // Generate
3050 //   Pd=cmpb.gtu(Rs, #u8)
3051 //   if (Pd.new) Rd=#1
3052 //   if (!Pd.new) Rd=#0
3053 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 255)),
3054                                             u8ExtPred:$u8)))),
3055            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
3056                                                   (u8ExtPred:$u8))),
3057                                 1, 0))>,
3058            Requires<[HasV4T]>;
3059
3060 // For the sequence
3061 //   zext( setugt ( and(Rs, 254), u8))
3062 // Generate
3063 //   Pd=cmpb.gtu(Rs, #u8)
3064 //   if (Pd.new) Rd=#1
3065 //   if (!Pd.new) Rd=#0
3066 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 254)),
3067                                             u8ExtPred:$u8)))),
3068            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
3069                                                   (u8ExtPred:$u8))),
3070                                 1, 0))>,
3071            Requires<[HasV4T]>;
3072
3073 // For the sequence
3074 //   zext( setult ( Rs, Rt))
3075 // Generate
3076 //   Pd=cmp.ltu(Rs, Rt)
3077 //   if (Pd.new) Rd=#1
3078 //   if (!Pd.new) Rd=#0
3079 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
3080 def : Pat <(i32 (zext (i1 (setult (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3081            (i32 (TFR_condset_ii (i1 (CMPGTUrr (i32 IntRegs:$Rt),
3082                                               (i32 IntRegs:$Rs))),
3083                                 1, 0))>,
3084            Requires<[HasV4T]>;
3085
3086 // For the sequence
3087 //   zext( setlt ( Rs, Rt))
3088 // Generate
3089 //   Pd=cmp.lt(Rs, Rt)
3090 //   if (Pd.new) Rd=#1
3091 //   if (!Pd.new) Rd=#0
3092 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
3093 def : Pat <(i32 (zext (i1 (setlt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3094            (i32 (TFR_condset_ii (i1 (CMPGTrr (i32 IntRegs:$Rt),
3095                                              (i32 IntRegs:$Rs))),
3096                                 1, 0))>,
3097            Requires<[HasV4T]>;
3098
3099 // For the sequence
3100 //   zext( setugt ( Rs, Rt))
3101 // Generate
3102 //   Pd=cmp.gtu(Rs, Rt)
3103 //   if (Pd.new) Rd=#1
3104 //   if (!Pd.new) Rd=#0
3105 def : Pat <(i32 (zext (i1 (setugt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3106            (i32 (TFR_condset_ii (i1 (CMPGTUrr (i32 IntRegs:$Rs),
3107                                               (i32 IntRegs:$Rt))),
3108                                 1, 0))>,
3109            Requires<[HasV4T]>;
3110
3111 // This pattern interefers with coremark performance, not implementing at this
3112 // time.
3113 // For the sequence
3114 //   zext( setgt ( Rs, Rt))
3115 // Generate
3116 //   Pd=cmp.gt(Rs, Rt)
3117 //   if (Pd.new) Rd=#1
3118 //   if (!Pd.new) Rd=#0
3119
3120 // For the sequence
3121 //   zext( setuge ( Rs, Rt))
3122 // Generate
3123 //   Pd=cmp.ltu(Rs, Rt)
3124 //   if (Pd.new) Rd=#0
3125 //   if (!Pd.new) Rd=#1
3126 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
3127 def : Pat <(i32 (zext (i1 (setuge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3128            (i32 (TFR_condset_ii (i1 (CMPGTUrr (i32 IntRegs:$Rt),
3129                                               (i32 IntRegs:$Rs))),
3130                                 0, 1))>,
3131            Requires<[HasV4T]>;
3132
3133 // For the sequence
3134 //   zext( setge ( Rs, Rt))
3135 // Generate
3136 //   Pd=cmp.lt(Rs, Rt)
3137 //   if (Pd.new) Rd=#0
3138 //   if (!Pd.new) Rd=#1
3139 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
3140 def : Pat <(i32 (zext (i1 (setge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3141            (i32 (TFR_condset_ii (i1 (CMPGTrr (i32 IntRegs:$Rt),
3142                                              (i32 IntRegs:$Rs))),
3143                                 0, 1))>,
3144            Requires<[HasV4T]>;
3145
3146 // For the sequence
3147 //   zext( setule ( Rs, Rt))
3148 // Generate
3149 //   Pd=cmp.gtu(Rs, Rt)
3150 //   if (Pd.new) Rd=#0
3151 //   if (!Pd.new) Rd=#1
3152 def : Pat <(i32 (zext (i1 (setule (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3153            (i32 (TFR_condset_ii (i1 (CMPGTUrr (i32 IntRegs:$Rs),
3154                                               (i32 IntRegs:$Rt))),
3155                                 0, 1))>,
3156            Requires<[HasV4T]>;
3157
3158 // For the sequence
3159 //   zext( setle ( Rs, Rt))
3160 // Generate
3161 //   Pd=cmp.gt(Rs, Rt)
3162 //   if (Pd.new) Rd=#0
3163 //   if (!Pd.new) Rd=#1
3164 def : Pat <(i32 (zext (i1 (setle (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3165            (i32 (TFR_condset_ii (i1 (CMPGTrr (i32 IntRegs:$Rs),
3166                                              (i32 IntRegs:$Rt))),
3167                                 0, 1))>,
3168            Requires<[HasV4T]>;
3169
3170 // For the sequence
3171 //   zext( setult ( and(Rs, 255), u8))
3172 // Use the isdigit transformation below
3173
3174 // Generate code of the form 'mux_ii(cmpbgtu(Rdd, C-1),0,1)'
3175 // for C code of the form r = ((c>='0') & (c<='9')) ? 1 : 0;.
3176 // The isdigit transformation relies on two 'clever' aspects:
3177 // 1) The data type is unsigned which allows us to eliminate a zero test after
3178 //    biasing the expression by 48. We are depending on the representation of
3179 //    the unsigned types, and semantics.
3180 // 2) The front end has converted <= 9 into < 10 on entry to LLVM
3181 //
3182 // For the C code:
3183 //   retval = ((c>='0') & (c<='9')) ? 1 : 0;
3184 // The code is transformed upstream of llvm into
3185 //   retval = (c-48) < 10 ? 1 : 0;
3186 let AddedComplexity = 139 in
3187 def : Pat <(i32 (zext (i1 (setult (i32 (and (i32 IntRegs:$src1), 255)),
3188                                   u7StrictPosImmPred:$src2)))),
3189   (i32 (MUX_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$src1),
3190                                  (DEC_CONST_BYTE u7StrictPosImmPred:$src2))),
3191                    0, 1))>,
3192                    Requires<[HasV4T]>;
3193
3194 // Pd=cmpb.gtu(Rs,Rt)
3195 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU",
3196 InputType = "reg" in
3197 def CMPbGTUrr_V4 : MInst<(outs PredRegs:$dst),
3198             (ins IntRegs:$src1, IntRegs:$src2),
3199             "$dst = cmpb.gtu($src1, $src2)",
3200             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
3201                                              (and (i32 IntRegs:$src2), 255)))]>,
3202             Requires<[HasV4T]>, ImmRegRel;
3203
3204 // Following instruction is not being extended as it results into the incorrect
3205 // code for negative numbers.
3206
3207 // Signed half compare(.eq) ri.
3208 // Pd=cmph.eq(Rs,#s8)
3209 let isCompare = 1, validSubTargets = HasV4SubT in
3210 def CMPhEQri_V4 : MInst<(outs PredRegs:$dst),
3211             (ins IntRegs:$src1, s8Imm:$src2),
3212             "$dst = cmph.eq($src1, #$src2)",
3213             [(set (i1 PredRegs:$dst), (seteq (and (i32 IntRegs:$src1), 65535),
3214                                              s8ImmPred:$src2))]>,
3215             Requires<[HasV4T]>;
3216
3217 // Signed half compare(.eq) rr.
3218 // Case 1: xor + and, then compare:
3219 //   r0=xor(r0,r1)
3220 //   r0=and(r0,#0xffff)
3221 //   p0=cmp.eq(r0,#0)
3222 // Pd=cmph.eq(Rs,Rt)
3223 let isCompare = 1, validSubTargets = HasV4SubT in
3224 def CMPhEQrr_xor_V4 : MInst<(outs PredRegs:$dst),
3225             (ins IntRegs:$src1, IntRegs:$src2),
3226             "$dst = cmph.eq($src1, $src2)",
3227             [(set (i1 PredRegs:$dst), (seteq (and (xor (i32 IntRegs:$src1),
3228                                                        (i32 IntRegs:$src2)),
3229                                                   65535), 0))]>,
3230             Requires<[HasV4T]>;
3231
3232 // Signed half compare(.eq) rr.
3233 // Case 2: shift left 16 bits then compare:
3234 //   r0=asl(r0,16)
3235 //   r1=asl(r1,16)
3236 //   p0=cmp.eq(r0,r1)
3237 // Pd=cmph.eq(Rs,Rt)
3238 let isCompare = 1, validSubTargets = HasV4SubT in
3239 def CMPhEQrr_shl_V4 : MInst<(outs PredRegs:$dst),
3240             (ins IntRegs:$src1, IntRegs:$src2),
3241             "$dst = cmph.eq($src1, $src2)",
3242             [(set (i1 PredRegs:$dst),
3243                   (seteq (shl (i32 IntRegs:$src1), (i32 16)),
3244                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
3245             Requires<[HasV4T]>;
3246
3247 /* Incorrect Pattern -- immediate should be right shifted before being
3248 used in the cmph.gt instruction.
3249 // Signed half compare(.gt) ri.
3250 // Pd=cmph.gt(Rs,#s8)
3251
3252 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
3253 isCompare = 1, validSubTargets = HasV4SubT in
3254 def CMPhGTri_V4 : MInst<(outs PredRegs:$dst),
3255             (ins IntRegs:$src1, s8Ext:$src2),
3256             "$dst = cmph.gt($src1, #$src2)",
3257             [(set (i1 PredRegs:$dst),
3258                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
3259                          s8ExtPred:$src2))]>,
3260             Requires<[HasV4T]>;
3261 */
3262
3263 // Signed half compare(.gt) rr.
3264 // Pd=cmph.gt(Rs,Rt)
3265 let isCompare = 1, validSubTargets = HasV4SubT in
3266 def CMPhGTrr_shl_V4 : MInst<(outs PredRegs:$dst),
3267             (ins IntRegs:$src1, IntRegs:$src2),
3268             "$dst = cmph.gt($src1, $src2)",
3269             [(set (i1 PredRegs:$dst),
3270                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
3271                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
3272             Requires<[HasV4T]>;
3273
3274 // Unsigned half compare rr (.gtu).
3275 // Pd=cmph.gtu(Rs,Rt)
3276 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
3277 InputType = "reg" in
3278 def CMPhGTUrr_V4 : MInst<(outs PredRegs:$dst),
3279             (ins IntRegs:$src1, IntRegs:$src2),
3280             "$dst = cmph.gtu($src1, $src2)",
3281             [(set (i1 PredRegs:$dst),
3282                   (setugt (and (i32 IntRegs:$src1), 65535),
3283                           (and (i32 IntRegs:$src2), 65535)))]>,
3284             Requires<[HasV4T]>, ImmRegRel;
3285
3286 // Unsigned half compare ri (.gtu).
3287 // Pd=cmph.gtu(Rs,#u7)
3288 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
3289 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
3290 InputType = "imm" in
3291 def CMPhGTUri_V4 : MInst<(outs PredRegs:$dst),
3292             (ins IntRegs:$src1, u7Ext:$src2),
3293             "$dst = cmph.gtu($src1, #$src2)",
3294             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 65535),
3295                                               u7ExtPred:$src2))]>,
3296             Requires<[HasV4T]>, ImmRegRel;
3297
3298 let validSubTargets = HasV4SubT in
3299 def NTSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3300     "$dst = !tstbit($src1, $src2)",
3301     [(set (i1 PredRegs:$dst),
3302           (seteq (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>,
3303     Requires<[HasV4T]>;
3304
3305 let validSubTargets = HasV4SubT in
3306 def NTSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
3307     "$dst = !tstbit($src1, $src2)",
3308     [(set (i1 PredRegs:$dst),
3309           (seteq (and (shl 1, u5ImmPred:$src2), (i32 IntRegs:$src1)), 0))]>,
3310     Requires<[HasV4T]>;
3311
3312 //===----------------------------------------------------------------------===//
3313 // XTYPE/PRED -
3314 //===----------------------------------------------------------------------===//
3315
3316 //Deallocate frame and return.
3317 //    dealloc_return
3318 let isReturn = 1, isTerminator = 1, isBarrier = 1, isPredicable = 1,
3319   Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1 in {
3320   def DEALLOC_RET_V4 : NVInst_V4<(outs), (ins i32imm:$amt1),
3321             "dealloc_return",
3322             []>,
3323             Requires<[HasV4T]>;
3324 }
3325
3326 // Restore registers and dealloc return function call.
3327 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
3328   Defs = [R29, R30, R31, PC] in {
3329   def RESTORE_DEALLOC_RET_JMP_V4 : JInst<(outs),
3330                                    (ins calltarget:$dst),
3331              "jump $dst // Restore_and_dealloc_return",
3332              []>,
3333              Requires<[HasV4T]>;
3334 }
3335
3336 // Restore registers and dealloc frame before a tail call.
3337 let isCall = 1, isBarrier = 1,
3338   Defs = [R29, R30, R31, PC] in {
3339   def RESTORE_DEALLOC_BEFORE_TAILCALL_V4 : JInst<(outs),
3340                                            (ins calltarget:$dst),
3341              "call $dst // Restore_and_dealloc_before_tailcall",
3342              []>,
3343              Requires<[HasV4T]>;
3344 }
3345
3346 // Save registers function call.
3347 let isCall = 1, isBarrier = 1,
3348   Uses = [R29, R31] in {
3349   def SAVE_REGISTERS_CALL_V4 : JInst<(outs),
3350                                (ins calltarget:$dst),
3351              "call $dst // Save_calle_saved_registers",
3352              []>,
3353              Requires<[HasV4T]>;
3354 }
3355
3356 //    if (Ps) dealloc_return
3357 let isReturn = 1, isTerminator = 1,
3358     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
3359     isPredicated = 1 in {
3360   def DEALLOC_RET_cPt_V4 : NVInst_V4<(outs),
3361                            (ins PredRegs:$src1, i32imm:$amt1),
3362             "if ($src1) dealloc_return",
3363             []>,
3364             Requires<[HasV4T]>;
3365 }
3366
3367 //    if (!Ps) dealloc_return
3368 let isReturn = 1, isTerminator = 1,
3369     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
3370     isPredicated = 1 in {
3371   def DEALLOC_RET_cNotPt_V4 : NVInst_V4<(outs), (ins PredRegs:$src1,
3372                                                      i32imm:$amt1),
3373             "if (!$src1) dealloc_return",
3374             []>,
3375             Requires<[HasV4T]>;
3376 }
3377
3378 //    if (Ps.new) dealloc_return:nt
3379 let isReturn = 1, isTerminator = 1,
3380     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
3381     isPredicated = 1 in {
3382   def DEALLOC_RET_cdnPnt_V4 : NVInst_V4<(outs), (ins PredRegs:$src1,
3383                                                      i32imm:$amt1),
3384             "if ($src1.new) dealloc_return:nt",
3385             []>,
3386             Requires<[HasV4T]>;
3387 }
3388
3389 //    if (!Ps.new) dealloc_return:nt
3390 let isReturn = 1, isTerminator = 1,
3391     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
3392     isPredicated = 1 in {
3393   def DEALLOC_RET_cNotdnPnt_V4 : NVInst_V4<(outs), (ins PredRegs:$src1,
3394                                                         i32imm:$amt1),
3395             "if (!$src1.new) dealloc_return:nt",
3396             []>,
3397             Requires<[HasV4T]>;
3398 }
3399
3400 //    if (Ps.new) dealloc_return:t
3401 let isReturn = 1, isTerminator = 1,
3402     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
3403     isPredicated = 1 in {
3404   def DEALLOC_RET_cdnPt_V4 : NVInst_V4<(outs), (ins PredRegs:$src1,
3405                                                     i32imm:$amt1),
3406             "if ($src1.new) dealloc_return:t",
3407             []>,
3408             Requires<[HasV4T]>;
3409 }
3410
3411 //    if (!Ps.new) dealloc_return:nt
3412 let isReturn = 1, isTerminator = 1,
3413     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
3414     isPredicated = 1 in {
3415   def DEALLOC_RET_cNotdnPt_V4 : NVInst_V4<(outs), (ins PredRegs:$src1,
3416                                                        i32imm:$amt1),
3417             "if (!$src1.new) dealloc_return:t",
3418             []>,
3419             Requires<[HasV4T]>;
3420 }
3421
3422 // Load/Store with absolute addressing mode
3423 // memw(#u6)=Rt
3424
3425 multiclass ST_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
3426                            bit isPredNew> {
3427   let PNewValue = !if(isPredNew, "new", "") in
3428   def NAME#_V4 : STInst2<(outs),
3429             (ins PredRegs:$src1, globaladdressExt:$absaddr, RC: $src2),
3430             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3431             ") ")#mnemonic#"(##$absaddr) = $src2",
3432             []>,
3433             Requires<[HasV4T]>;
3434 }
3435
3436 multiclass ST_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
3437   let PredSense = !if(PredNot, "false", "true") in {
3438     defm _c#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 0>;
3439     // Predicate new
3440     defm _cdn#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 1>;
3441   }
3442 }
3443
3444 let isNVStorable = 1, isExtended = 1, neverHasSideEffects = 1 in
3445 multiclass ST_Abs<string mnemonic, string CextOp, RegisterClass RC> {
3446   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3447     let opExtendable = 0, isPredicable = 1 in
3448     def NAME#_V4 : STInst2<(outs),
3449             (ins globaladdressExt:$absaddr, RC:$src),
3450             mnemonic#"(##$absaddr) = $src",
3451             []>,
3452             Requires<[HasV4T]>;
3453
3454     let opExtendable = 1, isPredicated = 1 in {
3455       defm Pt : ST_Abs_Pred<mnemonic, RC, 0>;
3456       defm NotPt : ST_Abs_Pred<mnemonic, RC, 1>;
3457     }
3458   }
3459 }
3460
3461 multiclass ST_Abs_Predbase_nv<string mnemonic, RegisterClass RC, bit isNot,
3462                            bit isPredNew> {
3463   let PNewValue = !if(isPredNew, "new", "") in
3464   def NAME#_nv_V4 : NVInst_V4<(outs),
3465             (ins PredRegs:$src1, globaladdressExt:$absaddr, RC: $src2),
3466             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3467             ") ")#mnemonic#"(##$absaddr) = $src2.new",
3468             []>,
3469             Requires<[HasV4T]>;
3470 }
3471
3472 multiclass ST_Abs_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
3473   let PredSense = !if(PredNot, "false", "true") in {
3474     defm _c#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 0>;
3475     // Predicate new
3476     defm _cdn#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 1>;
3477   }
3478 }
3479
3480 let mayStore = 1, isNVStore = 1, isExtended = 1, neverHasSideEffects = 1 in
3481 multiclass ST_Abs_nv<string mnemonic, string CextOp, RegisterClass RC> {
3482   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3483     let opExtendable = 0, isPredicable = 1 in
3484     def NAME#_nv_V4 : NVInst_V4<(outs),
3485             (ins globaladdressExt:$absaddr, RC:$src),
3486             mnemonic#"(##$absaddr) = $src.new",
3487             []>,
3488             Requires<[HasV4T]>;
3489
3490     let opExtendable = 1, isPredicated = 1 in {
3491       defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
3492       defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
3493     }
3494   }
3495 }
3496
3497 let addrMode = Absolute in {
3498     defm STrib_abs : ST_Abs<"memb", "STrib", IntRegs>,
3499                      ST_Abs_nv<"memb", "STrib", IntRegs>, AddrModeRel;
3500
3501     defm STrih_abs : ST_Abs<"memh", "STrih", IntRegs>,
3502                      ST_Abs_nv<"memh", "STrih", IntRegs>, AddrModeRel;
3503
3504     defm STriw_abs : ST_Abs<"memw", "STriw", IntRegs>,
3505                      ST_Abs_nv<"memw", "STriw", IntRegs>, AddrModeRel;
3506
3507   let isNVStorable = 0 in
3508     defm STrid_abs : ST_Abs<"memd", "STrid", DoubleRegs>, AddrModeRel;
3509 }
3510
3511 let Predicates = [HasV4T], AddedComplexity = 30 in {
3512 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3513                         (HexagonCONST32 tglobaladdr:$absaddr)),
3514           (STrib_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3515
3516 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3517                           (HexagonCONST32 tglobaladdr:$absaddr)),
3518           (STrih_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3519
3520 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32 tglobaladdr:$absaddr)),
3521           (STriw_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3522
3523 def : Pat<(store (i64 DoubleRegs:$src1),
3524                  (HexagonCONST32 tglobaladdr:$absaddr)),
3525           (STrid_abs_V4 tglobaladdr: $absaddr, DoubleRegs: $src1)>;
3526 }
3527
3528 multiclass LD_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
3529                            bit isPredNew> {
3530   let PNewValue = !if(isPredNew, "new", "") in
3531   def NAME : LDInst2<(outs RC:$dst),
3532             (ins PredRegs:$src1, globaladdressExt:$absaddr),
3533             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3534             ") ")#"$dst = "#mnemonic#"(##$absaddr)",
3535             []>,
3536             Requires<[HasV4T]>;
3537 }
3538
3539 multiclass LD_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
3540   let PredSense = !if(PredNot, "false", "true") in {
3541     defm _c#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 0>;
3542     // Predicate new
3543     defm _cdn#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 1>;
3544   }
3545 }
3546
3547 let isExtended = 1, neverHasSideEffects = 1 in
3548 multiclass LD_Abs<string mnemonic, string CextOp, RegisterClass RC> {
3549   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3550     let  opExtendable = 1, isPredicable = 1 in
3551     def NAME#_V4 : LDInst2<(outs RC:$dst),
3552             (ins globaladdressExt:$absaddr),
3553             "$dst = "#mnemonic#"(##$absaddr)",
3554             []>,
3555             Requires<[HasV4T]>;
3556
3557     let opExtendable = 2, isPredicated = 1 in {
3558       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
3559       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
3560     }
3561   }
3562 }
3563
3564 let addrMode = Absolute in {
3565     defm LDrib_abs  : LD_Abs<"memb", "LDrib", IntRegs>, AddrModeRel;
3566     defm LDriub_abs : LD_Abs<"memub", "LDriub", IntRegs>, AddrModeRel;
3567     defm LDrih_abs  : LD_Abs<"memh", "LDrih", IntRegs>, AddrModeRel;
3568     defm LDriuh_abs : LD_Abs<"memuh", "LDriuh", IntRegs>, AddrModeRel;
3569     defm LDriw_abs  : LD_Abs<"memw", "LDriw", IntRegs>, AddrModeRel;
3570     defm LDrid_abs : LD_Abs<"memd",  "LDrid", DoubleRegs>, AddrModeRel;
3571 }
3572
3573 let Predicates = [HasV4T], AddedComplexity  = 30 in
3574 def : Pat<(i32 (load (HexagonCONST32 tglobaladdr:$absaddr))),
3575           (LDriw_abs_V4 tglobaladdr: $absaddr)>;
3576
3577 let Predicates = [HasV4T], AddedComplexity=30 in
3578 def : Pat<(i32 (sextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3579           (LDrib_abs_V4 tglobaladdr:$absaddr)>;
3580
3581 let Predicates = [HasV4T], AddedComplexity=30 in
3582 def : Pat<(i32 (zextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3583           (LDriub_abs_V4 tglobaladdr:$absaddr)>;
3584
3585 let Predicates = [HasV4T], AddedComplexity=30 in
3586 def : Pat<(i32 (sextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3587           (LDrih_abs_V4 tglobaladdr:$absaddr)>;
3588
3589 let Predicates = [HasV4T], AddedComplexity=30 in
3590 def : Pat<(i32 (zextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3591           (LDriuh_abs_V4 tglobaladdr:$absaddr)>;
3592
3593 // Transfer global address into a register
3594 let AddedComplexity=50, isMoveImm = 1, isReMaterializable = 1 in
3595 def TFRI_V4 : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$src1),
3596            "$dst = ##$src1",
3597            [(set IntRegs:$dst, (HexagonCONST32 tglobaladdr:$src1))]>,
3598            Requires<[HasV4T]>;
3599
3600 // Transfer a block address into a register
3601 def : Pat<(HexagonCONST32_GP tblockaddress:$src1),
3602           (TFRI_V4 tblockaddress:$src1)>,
3603           Requires<[HasV4T]>;
3604
3605 let AddedComplexity=50, neverHasSideEffects = 1, isPredicated = 1 in
3606 def TFRI_cPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3607                            (ins PredRegs:$src1, globaladdress:$src2),
3608            "if($src1) $dst = ##$src2",
3609            []>,
3610            Requires<[HasV4T]>;
3611
3612 let AddedComplexity=50, neverHasSideEffects = 1, isPredicated = 1 in
3613 def TFRI_cNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3614                               (ins PredRegs:$src1, globaladdress:$src2),
3615            "if(!$src1) $dst = ##$src2",
3616            []>,
3617            Requires<[HasV4T]>;
3618
3619 let AddedComplexity=50, neverHasSideEffects = 1, isPredicated = 1 in
3620 def TFRI_cdnPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3621                              (ins PredRegs:$src1, globaladdress:$src2),
3622            "if($src1.new) $dst = ##$src2",
3623            []>,
3624            Requires<[HasV4T]>;
3625
3626 let AddedComplexity=50, neverHasSideEffects = 1, isPredicated = 1 in
3627 def TFRI_cdnNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3628                                 (ins PredRegs:$src1, globaladdress:$src2),
3629            "if(!$src1.new) $dst = ##$src2",
3630            []>,
3631            Requires<[HasV4T]>;
3632
3633 let AddedComplexity = 50, Predicates = [HasV4T] in
3634 def : Pat<(HexagonCONST32_GP tglobaladdr:$src1),
3635            (TFRI_V4 tglobaladdr:$src1)>;
3636
3637
3638 // Load - Indirect with long offset: These instructions take global address
3639 // as an operand
3640 let AddedComplexity = 10 in
3641 def LDrid_ind_lo_V4 : LDInst<(outs DoubleRegs:$dst),
3642             (ins IntRegs:$src1, u2Imm:$src2, globaladdress:$offset),
3643             "$dst=memd($src1<<#$src2+##$offset)",
3644             [(set (i64 DoubleRegs:$dst),
3645                   (load (add (shl IntRegs:$src1, u2ImmPred:$src2),
3646                         (HexagonCONST32 tglobaladdr:$offset))))]>,
3647             Requires<[HasV4T]>;
3648
3649 let AddedComplexity = 10 in
3650 multiclass LD_indirect_lo<string OpcStr, PatFrag OpNode> {
3651   def _lo_V4 : LDInst<(outs IntRegs:$dst),
3652             (ins IntRegs:$src1, u2Imm:$src2, globaladdress:$offset),
3653             !strconcat("$dst = ",
3654             !strconcat(OpcStr, "($src1<<#$src2+##$offset)")),
3655             [(set IntRegs:$dst,
3656                   (i32 (OpNode (add (shl IntRegs:$src1, u2ImmPred:$src2),
3657                           (HexagonCONST32 tglobaladdr:$offset)))))]>,
3658             Requires<[HasV4T]>;
3659 }
3660
3661 defm LDrib_ind : LD_indirect_lo<"memb", sextloadi8>;
3662 defm LDriub_ind : LD_indirect_lo<"memub", zextloadi8>;
3663 defm LDrih_ind : LD_indirect_lo<"memh", sextloadi16>;
3664 defm LDriuh_ind : LD_indirect_lo<"memuh", zextloadi16>;
3665 defm LDriw_ind : LD_indirect_lo<"memw", load>;
3666
3667 // Store - Indirect with long offset: These instructions take global address
3668 // as an operand
3669 let AddedComplexity = 10 in
3670 def STrid_ind_lo_V4 : STInst<(outs),
3671             (ins IntRegs:$src1, u2Imm:$src2, globaladdress:$src3,
3672                  DoubleRegs:$src4),
3673             "memd($src1<<#$src2+#$src3) = $src4",
3674             [(store (i64 DoubleRegs:$src4),
3675                  (add (shl IntRegs:$src1, u2ImmPred:$src2),
3676                       (HexagonCONST32 tglobaladdr:$src3)))]>,
3677              Requires<[HasV4T]>;
3678
3679 let AddedComplexity = 10 in
3680 multiclass ST_indirect_lo<string OpcStr, PatFrag OpNode> {
3681   def _lo_V4 : STInst<(outs),
3682             (ins IntRegs:$src1, u2Imm:$src2, globaladdress:$src3,
3683                  IntRegs:$src4),
3684             !strconcat(OpcStr, "($src1<<#$src2+##$src3) = $src4"),
3685             [(OpNode (i32 IntRegs:$src4),
3686                  (add (shl IntRegs:$src1, u2ImmPred:$src2),
3687                       (HexagonCONST32 tglobaladdr:$src3)))]>,
3688              Requires<[HasV4T]>;
3689 }
3690
3691 defm STrib_ind : ST_indirect_lo<"memb", truncstorei8>;
3692 defm STrih_ind : ST_indirect_lo<"memh", truncstorei16>;
3693 defm STriw_ind : ST_indirect_lo<"memw", store>;
3694
3695 // Store - absolute addressing mode: These instruction take constant
3696 // value as the extended operand.
3697 multiclass ST_absimm<string OpcStr> {
3698 let isExtended = 1, opExtendable = 0, isPredicable = 1,
3699 validSubTargets = HasV4SubT in
3700   def _abs_V4 : STInst2<(outs),
3701             (ins u0AlwaysExt:$src1, IntRegs:$src2),
3702             !strconcat(OpcStr, "(##$src1) = $src2"),
3703             []>,
3704             Requires<[HasV4T]>;
3705
3706 let isExtended = 1, opExtendable = 1, isPredicated = 1,
3707 validSubTargets = HasV4SubT in {
3708   def _abs_cPt_V4 : STInst2<(outs),
3709             (ins PredRegs:$src1, u0AlwaysExt:$src2, IntRegs:$src3),
3710             !strconcat("if ($src1)", !strconcat(OpcStr, "(##$src2) = $src3")),
3711             []>,
3712             Requires<[HasV4T]>;
3713
3714   def _abs_cNotPt_V4 : STInst2<(outs),
3715             (ins PredRegs:$src1, u0AlwaysExt:$src2, IntRegs:$src3),
3716             !strconcat("if (!$src1)", !strconcat(OpcStr, "(##$src2) = $src3")),
3717             []>,
3718             Requires<[HasV4T]>;
3719
3720   def _abs_cdnPt_V4 : STInst2<(outs),
3721             (ins PredRegs:$src1, u0AlwaysExt:$src2, IntRegs:$src3),
3722             !strconcat("if ($src1.new)",
3723             !strconcat(OpcStr, "(##$src2) = $src3")),
3724             []>,
3725             Requires<[HasV4T]>;
3726
3727   def _abs_cdnNotPt_V4 : STInst2<(outs),
3728             (ins PredRegs:$src1, u0AlwaysExt:$src2, IntRegs:$src3),
3729             !strconcat("if (!$src1.new)",
3730             !strconcat(OpcStr, "(##$src2) = $src3")),
3731             []>,
3732             Requires<[HasV4T]>;
3733 }
3734
3735 let isExtended = 1, opExtendable = 0, mayStore = 1, isNVStore = 1,
3736 validSubTargets = HasV4SubT in
3737   def _abs_nv_V4 : NVInst_V4<(outs),
3738             (ins u0AlwaysExt:$src1, IntRegs:$src2),
3739             !strconcat(OpcStr, "(##$src1) = $src2.new"),
3740             []>,
3741             Requires<[HasV4T]>;
3742
3743 let isExtended = 1, opExtendable = 1, mayStore = 1, isPredicated = 1,
3744 isNVStore = 1, validSubTargets = HasV4SubT in {
3745   def _abs_cPt_nv_V4 : NVInst_V4<(outs),
3746             (ins PredRegs:$src1, u0AlwaysExt:$src2, IntRegs:$src3),
3747             !strconcat("if ($src1)",
3748             !strconcat(OpcStr, "(##$src2) = $src3.new")),
3749             []>,
3750             Requires<[HasV4T]>;
3751
3752   def _abs_cNotPt_nv_V4 : NVInst_V4<(outs),
3753             (ins PredRegs:$src1, u0AlwaysExt:$src2, IntRegs:$src3),
3754             !strconcat("if (!$src1)",
3755             !strconcat(OpcStr, "(##$src2) = $src3.new")),
3756             []>,
3757             Requires<[HasV4T]>;
3758
3759   def _abs_cdnPt_nv_V4 : NVInst_V4<(outs),
3760             (ins PredRegs:$src1, u0AlwaysExt:$src2, IntRegs:$src3),
3761             !strconcat("if ($src1.new)",
3762             !strconcat(OpcStr, "(##$src2) = $src3.new")),
3763             []>,
3764             Requires<[HasV4T]>;
3765
3766   def _abs_cdnNotPt_nv_V4 : NVInst_V4<(outs),
3767             (ins PredRegs:$src1, u0AlwaysExt:$src2, IntRegs:$src3),
3768             !strconcat("if (!$src1.new)",
3769             !strconcat(OpcStr, "(##$src2) = $src3.new")),
3770             []>,
3771             Requires<[HasV4T]>;
3772 }
3773 }
3774
3775 defm STrib_imm : ST_absimm<"memb">;
3776 defm STrih_imm : ST_absimm<"memh">;
3777 defm STriw_imm : ST_absimm<"memw">;
3778
3779 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3780 def : Pat<(truncstorei8 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3781           (STrib_imm_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3782
3783 def : Pat<(truncstorei16 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3784           (STrih_imm_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3785
3786 def : Pat<(store (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3787           (STriw_imm_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3788 }
3789
3790 // Load - absolute addressing mode: These instruction take constant
3791 // value as the extended operand
3792
3793 multiclass LD_absimm<string OpcStr> {
3794 let isExtended = 1, opExtendable = 1, isPredicable = 1,
3795 validSubTargets = HasV4SubT in
3796   def _abs_V4 : LDInst2<(outs IntRegs:$dst),
3797             (ins u0AlwaysExt:$src),
3798             !strconcat("$dst = ",
3799             !strconcat(OpcStr, "(##$src)")),
3800             []>,
3801             Requires<[HasV4T]>;
3802
3803 let isExtended = 1, opExtendable = 2, isPredicated = 1,
3804 validSubTargets = HasV4SubT in {
3805   def _abs_cPt_V4 : LDInst2<(outs IntRegs:$dst),
3806             (ins PredRegs:$src1, u0AlwaysExt:$src2),
3807             !strconcat("if ($src1) $dst = ",
3808             !strconcat(OpcStr, "(##$src2)")),
3809             []>,
3810             Requires<[HasV4T]>;
3811
3812   def _abs_cNotPt_V4 : LDInst2<(outs IntRegs:$dst),
3813             (ins PredRegs:$src1, u0AlwaysExt:$src2),
3814             !strconcat("if (!$src1) $dst = ",
3815             !strconcat(OpcStr, "(##$src2)")),
3816             []>,
3817             Requires<[HasV4T]>;
3818
3819   def _abs_cdnPt_V4 : LDInst2<(outs IntRegs:$dst),
3820             (ins PredRegs:$src1, u0AlwaysExt:$src2),
3821             !strconcat("if ($src1.new) $dst = ",
3822             !strconcat(OpcStr, "(##$src2)")),
3823             []>,
3824             Requires<[HasV4T]>;
3825
3826   def _abs_cdnNotPt_V4 : LDInst2<(outs IntRegs:$dst),
3827             (ins PredRegs:$src1, u0AlwaysExt:$src2),
3828             !strconcat("if (!$src1.new) $dst = ",
3829             !strconcat(OpcStr, "(##$src2)")),
3830             []>,
3831             Requires<[HasV4T]>;
3832 }
3833 }
3834
3835 defm LDrib_imm  : LD_absimm<"memb">;
3836 defm LDriub_imm : LD_absimm<"memub">;
3837 defm LDrih_imm  : LD_absimm<"memh">;
3838 defm LDriuh_imm : LD_absimm<"memuh">;
3839 defm LDriw_imm  : LD_absimm<"memw">;
3840
3841 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3842 def : Pat<(i32 (load u0AlwaysExtPred:$src)),
3843           (LDriw_imm_abs_V4 u0AlwaysExtPred:$src)>;
3844
3845 def : Pat<(i32 (sextloadi8 u0AlwaysExtPred:$src)),
3846           (LDrib_imm_abs_V4 u0AlwaysExtPred:$src)>;
3847
3848 def : Pat<(i32 (zextloadi8 u0AlwaysExtPred:$src)),
3849           (LDriub_imm_abs_V4 u0AlwaysExtPred:$src)>;
3850
3851 def : Pat<(i32 (sextloadi16 u0AlwaysExtPred:$src)),
3852           (LDrih_imm_abs_V4 u0AlwaysExtPred:$src)>;
3853
3854 def : Pat<(i32 (zextloadi16 u0AlwaysExtPred:$src)),
3855           (LDriuh_imm_abs_V4 u0AlwaysExtPred:$src)>;
3856 }
3857
3858 // Indexed store double word - global address.
3859 // memw(Rs+#u6:2)=#S8
3860 let AddedComplexity = 10 in
3861 def STriw_offset_ext_V4 : STInst<(outs),
3862             (ins IntRegs:$src1, u6_2Imm:$src2, globaladdress:$src3),
3863             "memw($src1+#$src2) = ##$src3",
3864             [(store (HexagonCONST32 tglobaladdr:$src3),
3865                     (add IntRegs:$src1, u6_2ImmPred:$src2))]>,
3866             Requires<[HasV4T]>;
3867
3868
3869 // Indexed store double word - global address.
3870 // memw(Rs+#u6:2)=#S8
3871 let AddedComplexity = 10 in
3872 def STrih_offset_ext_V4 : STInst<(outs),
3873             (ins IntRegs:$src1, u6_1Imm:$src2, globaladdress:$src3),
3874             "memh($src1+#$src2) = ##$src3",
3875             [(truncstorei16 (HexagonCONST32 tglobaladdr:$src3),
3876                     (add IntRegs:$src1, u6_1ImmPred:$src2))]>,
3877             Requires<[HasV4T]>;
3878 // Map from store(globaladdress + x) -> memd(#foo + x)
3879 let AddedComplexity = 100 in
3880 def : Pat<(store (i64 DoubleRegs:$src1),
3881                  FoldGlobalAddrGP:$addr),
3882           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3883           Requires<[HasV4T]>;
3884
3885 def : Pat<(atomic_store_64 FoldGlobalAddrGP:$addr,
3886                            (i64 DoubleRegs:$src1)),
3887           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3888           Requires<[HasV4T]>;
3889
3890 // Map from store(globaladdress + x) -> memb(#foo + x)
3891 let AddedComplexity = 100 in
3892 def : Pat<(truncstorei8 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3893           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3894             Requires<[HasV4T]>;
3895
3896 def : Pat<(atomic_store_8 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3897           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3898             Requires<[HasV4T]>;
3899
3900 // Map from store(globaladdress + x) -> memh(#foo + x)
3901 let AddedComplexity = 100 in
3902 def : Pat<(truncstorei16 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3903           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3904             Requires<[HasV4T]>;
3905
3906 def : Pat<(atomic_store_16 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3907           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3908             Requires<[HasV4T]>;
3909
3910 // Map from store(globaladdress + x) -> memw(#foo + x)
3911 let AddedComplexity = 100 in
3912 def : Pat<(store (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3913           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3914            Requires<[HasV4T]>;
3915
3916 def : Pat<(atomic_store_32 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3917           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3918             Requires<[HasV4T]>;
3919
3920 // Map from load(globaladdress + x) -> memd(#foo + x)
3921 let AddedComplexity = 100 in
3922 def : Pat<(i64 (load FoldGlobalAddrGP:$addr)),
3923           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3924            Requires<[HasV4T]>;
3925
3926 def : Pat<(atomic_load_64 FoldGlobalAddrGP:$addr),
3927           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3928            Requires<[HasV4T]>;
3929
3930 // Map from load(globaladdress + x) -> memb(#foo + x)
3931 let AddedComplexity = 100 in
3932 def : Pat<(i32 (extloadi8 FoldGlobalAddrGP:$addr)),
3933           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3934            Requires<[HasV4T]>;
3935
3936 // Map from load(globaladdress + x) -> memb(#foo + x)
3937 let AddedComplexity = 100 in
3938 def : Pat<(i32 (sextloadi8 FoldGlobalAddrGP:$addr)),
3939           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3940            Requires<[HasV4T]>;
3941
3942 //let AddedComplexity = 100 in
3943 let AddedComplexity = 100 in
3944 def : Pat<(i32 (extloadi16 FoldGlobalAddrGP:$addr)),
3945           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3946            Requires<[HasV4T]>;
3947
3948 // Map from load(globaladdress + x) -> memh(#foo + x)
3949 let AddedComplexity = 100 in
3950 def : Pat<(i32 (sextloadi16 FoldGlobalAddrGP:$addr)),
3951           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3952            Requires<[HasV4T]>;
3953
3954 // Map from load(globaladdress + x) -> memuh(#foo + x)
3955 let AddedComplexity = 100 in
3956 def : Pat<(i32 (zextloadi16 FoldGlobalAddrGP:$addr)),
3957           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3958            Requires<[HasV4T]>;
3959
3960 def : Pat<(atomic_load_16 FoldGlobalAddrGP:$addr),
3961           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3962            Requires<[HasV4T]>;
3963
3964 // Map from load(globaladdress + x) -> memub(#foo + x)
3965 let AddedComplexity = 100 in
3966 def : Pat<(i32 (zextloadi8 FoldGlobalAddrGP:$addr)),
3967           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3968            Requires<[HasV4T]>;
3969
3970 def : Pat<(atomic_load_8 FoldGlobalAddrGP:$addr),
3971           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3972            Requires<[HasV4T]>;
3973
3974 // Map from load(globaladdress + x) -> memw(#foo + x)
3975 let AddedComplexity = 100 in
3976 def : Pat<(i32 (load FoldGlobalAddrGP:$addr)),
3977           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3978            Requires<[HasV4T]>;
3979
3980 def : Pat<(atomic_load_32 FoldGlobalAddrGP:$addr),
3981           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3982            Requires<[HasV4T]>;
3983