lib/Target/Hexagon/HexagonInstrInfoV4.td

   1 //=- HexagonInstrInfoV4.td - Target Desc. for Hexagon Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon V4 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 let hasSideEffects = 0 in
  15 class T_Immext<Operand ImmType>
  16   : EXTENDERInst<(outs), (ins ImmType:$imm),
  17                  "immext(#$imm)", []> {
  18     bits<32> imm;
  19     let IClass = 0b0000;
  20
  21     let Inst{27-16} = imm{31-20};
  22     let Inst{13-0} = imm{19-6};
  23   }
  24
  25 def A4_ext : T_Immext<u26_6Imm>;
  26 let isCodeGenOnly = 1 in {
  27   let isBranch = 1 in
  28     def A4_ext_b : T_Immext<brtarget>;
  29   let isCall = 1 in
  30     def A4_ext_c : T_Immext<calltarget>;
  31   def A4_ext_g : T_Immext<globaladdress>;
  32 }
  33
  34 // Fold (add (CONST32 tglobaladdr:$addr) <offset>) into a global address.
  35 def FoldGlobalAddr : ComplexPattern<i32, 1, "foldGlobalAddress", [], []>;
  36
  37 // Fold (add (CONST32_GP tglobaladdr:$addr) <offset>) into a global address.
  38 def FoldGlobalAddrGP : ComplexPattern<i32, 1, "foldGlobalAddressGP", [], []>;
  39
  40 def NumUsesBelowThresCONST32 : PatFrag<(ops node:$addr),
  41                                        (HexagonCONST32 node:$addr), [{
  42   return hasNumUsesBelowThresGA(N->getOperand(0).getNode());
  43 }]>;
  44
  45 // Hexagon V4 Architecture spec defines 8 instruction classes:
  46 // LD ST ALU32 XTYPE J JR MEMOP NV CR SYSTEM(system is not implemented in the
  47 // compiler)
  48
  49 // LD Instructions:
  50 // ========================================
  51 // Loads (8/16/32/64 bit)
  52 // Deallocframe
  53
  54 // ST Instructions:
  55 // ========================================
  56 // Stores (8/16/32/64 bit)
  57 // Allocframe
  58
  59 // ALU32 Instructions:
  60 // ========================================
  61 // Arithmetic / Logical (32 bit)
  62 // Vector Halfword
  63
  64 // XTYPE Instructions (32/64 bit):
  65 // ========================================
  66 // Arithmetic, Logical, Bit Manipulation
  67 // Multiply (Integer, Fractional, Complex)
  68 // Permute / Vector Permute Operations
  69 // Predicate Operations
  70 // Shift / Shift with Add/Sub/Logical
  71 // Vector Byte ALU
  72 // Vector Halfword (ALU, Shift, Multiply)
  73 // Vector Word (ALU, Shift)
  74
  75 // J Instructions:
  76 // ========================================
  77 // Jump/Call PC-relative
  78
  79 // JR Instructions:
  80 // ========================================
  81 // Jump/Call Register
  82
  83 // MEMOP Instructions:
  84 // ========================================
  85 // Operation on memory (8/16/32 bit)
  86
  87 // NV Instructions:
  88 // ========================================
  89 // New-value Jumps
  90 // New-value Stores
  91
  92 // CR Instructions:
  93 // ========================================
  94 // Control-Register Transfers
  95 // Hardware Loop Setup
  96 // Predicate Logicals & Reductions
  97
  98 // SYSTEM Instructions (not implemented in the compiler):
  99 // ========================================
 100 // Prefetch
 101 // Cache Maintenance
 102 // Bus Operations
 103
 104
 105 //===----------------------------------------------------------------------===//
 106 // ALU32 +
 107 //===----------------------------------------------------------------------===//
 108
 109 class T_ALU32_3op_not<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 110                       bit OpsRev>
 111   : T_ALU32_3op<mnemonic, MajOp, MinOp, OpsRev, 0> {
 112   let AsmString = "$Rd = "#mnemonic#"($Rs, ~$Rt)";
 113 }
 114
 115 let BaseOpcode = "andn_rr", CextOpcode = "andn", isCodeGenOnly = 0 in
 116 def A4_andn    : T_ALU32_3op_not<"and", 0b001, 0b100, 1>;
 117 let BaseOpcode = "orn_rr", CextOpcode = "orn", isCodeGenOnly = 0 in
 118 def A4_orn     : T_ALU32_3op_not<"or",  0b001, 0b101, 1>;
 119
 120 let CextOpcode = "rcmp.eq", isCodeGenOnly = 0 in
 121 def A4_rcmpeq  : T_ALU32_3op<"cmp.eq",  0b011, 0b010, 0, 1>;
 122 let CextOpcode = "!rcmp.eq", isCodeGenOnly = 0 in
 123 def A4_rcmpneq : T_ALU32_3op<"!cmp.eq", 0b011, 0b011, 0, 1>;
 124
 125 let isCodeGenOnly = 0 in {
 126 def C4_cmpneq  : T_ALU32_3op_cmp<"!cmp.eq",  0b00, 1, 1>;
 127 def C4_cmplte  : T_ALU32_3op_cmp<"!cmp.gt",  0b10, 1, 0>;
 128 def C4_cmplteu : T_ALU32_3op_cmp<"!cmp.gtu", 0b11, 1, 0>;
 129 }
 130
 131 // Pats for instruction selection.
 132
 133 // A class to embed the usual comparison patfrags within a zext to i32.
 134 // The seteq/setne frags use "lhs" and "rhs" as operands, so use the same
 135 // names, or else the frag's "body" won't match the operands.
 136 class CmpInReg<PatFrag Op>
 137   : PatFrag<(ops node:$lhs, node:$rhs),(i32 (zext (i1 Op.Fragment)))>;
 138
 139 def: T_cmp32_rr_pat<A4_rcmpeq,  CmpInReg<seteq>, i32>;
 140 def: T_cmp32_rr_pat<A4_rcmpneq, CmpInReg<setne>, i32>;
 141
 142 class T_CMP_rrbh<string mnemonic, bits<3> MinOp, bit IsComm>
 143   : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 144     "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", S_3op_tc_2early_SLOT23>,
 145     ImmRegRel {
 146   let validSubTargets = HasV4SubT;
 147   let InputType = "reg";
 148   let CextOpcode = mnemonic;
 149   let isCompare = 1;
 150   let isCommutable = IsComm;
 151   let hasSideEffects = 0;
 152
 153   bits<2> Pd;
 154   bits<5> Rs;
 155   bits<5> Rt;
 156
 157   let IClass = 0b1100;
 158   let Inst{27-21} = 0b0111110;
 159   let Inst{20-16} = Rs;
 160   let Inst{12-8} = Rt;
 161   let Inst{7-5} = MinOp;
 162   let Inst{1-0} = Pd;
 163 }
 164
 165 let isCodeGenOnly = 0 in {
 166 def A4_cmpbeq  : T_CMP_rrbh<"cmpb.eq",  0b110, 1>;
 167 def A4_cmpbgt  : T_CMP_rrbh<"cmpb.gt",  0b010, 0>;
 168 def A4_cmpbgtu : T_CMP_rrbh<"cmpb.gtu", 0b111, 0>;
 169 def A4_cmpheq  : T_CMP_rrbh<"cmph.eq",  0b011, 1>;
 170 def A4_cmphgt  : T_CMP_rrbh<"cmph.gt",  0b100, 0>;
 171 def A4_cmphgtu : T_CMP_rrbh<"cmph.gtu", 0b101, 0>;
 172 }
 173
 174 class T_CMP_ribh<string mnemonic, bits<2> MajOp, bit IsHalf, bit IsComm,
 175                  Operand ImmType, bit IsImmExt, bit IsImmSigned, int ImmBits>
 176   : ALU64Inst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, ImmType:$Imm),
 177     "$Pd = "#mnemonic#"($Rs, #$Imm)", [], "", ALU64_tc_2early_SLOT23>,
 178     ImmRegRel {
 179   let validSubTargets = HasV4SubT;
 180   let InputType = "imm";
 181   let CextOpcode = mnemonic;
 182   let isCompare = 1;
 183   let isCommutable = IsComm;
 184   let hasSideEffects = 0;
 185   let isExtendable = IsImmExt;
 186   let opExtendable = !if (IsImmExt, 2, 0);
 187   let isExtentSigned = IsImmSigned;
 188   let opExtentBits = ImmBits;
 189
 190   bits<2> Pd;
 191   bits<5> Rs;
 192   bits<8> Imm;
 193
 194   let IClass = 0b1101;
 195   let Inst{27-24} = 0b1101;
 196   let Inst{22-21} = MajOp;
 197   let Inst{20-16} = Rs;
 198   let Inst{12-5} = Imm;
 199   let Inst{4} = 0b0;
 200   let Inst{3} = IsHalf;
 201   let Inst{1-0} = Pd;
 202 }
 203
 204 let isCodeGenOnly = 0 in {
 205 def A4_cmpbeqi  : T_CMP_ribh<"cmpb.eq",  0b00, 0, 1, u8Imm, 0, 0, 8>;
 206 def A4_cmpbgti  : T_CMP_ribh<"cmpb.gt",  0b01, 0, 0, s8Imm, 0, 1, 8>;
 207 def A4_cmpbgtui : T_CMP_ribh<"cmpb.gtu", 0b10, 0, 0, u7Ext, 1, 0, 7>;
 208 def A4_cmpheqi  : T_CMP_ribh<"cmph.eq",  0b00, 1, 1, s8Ext, 1, 1, 8>;
 209 def A4_cmphgti  : T_CMP_ribh<"cmph.gt",  0b01, 1, 0, s8Ext, 1, 1, 8>;
 210 def A4_cmphgtui : T_CMP_ribh<"cmph.gtu", 0b10, 1, 0, u7Ext, 1, 0, 7>;
 211 }
 212 class T_RCMP_EQ_ri<string mnemonic, bit IsNeg>
 213   : ALU32_ri<(outs IntRegs:$Rd), (ins IntRegs:$Rs, s8Ext:$s8),
 214     "$Rd = "#mnemonic#"($Rs, #$s8)", [], "", ALU32_2op_tc_1_SLOT0123>,
 215     ImmRegRel {
 216   let validSubTargets = HasV4SubT;
 217   let InputType = "imm";
 218   let CextOpcode = !if (IsNeg, "!rcmp.eq", "rcmp.eq");
 219   let isExtendable = 1;
 220   let opExtendable = 2;
 221   let isExtentSigned = 1;
 222   let opExtentBits = 8;
 223   let hasNewValue = 1;
 224
 225   bits<5> Rd;
 226   bits<5> Rs;
 227   bits<8> s8;
 228
 229   let IClass = 0b0111;
 230   let Inst{27-24} = 0b0011;
 231   let Inst{22} = 0b1;
 232   let Inst{21} = IsNeg;
 233   let Inst{20-16} = Rs;
 234   let Inst{13} = 0b1;
 235   let Inst{12-5} = s8;
 236   let Inst{4-0} = Rd;
 237 }
 238
 239 let isCodeGenOnly = 0 in {
 240 def A4_rcmpeqi  : T_RCMP_EQ_ri<"cmp.eq",  0>;
 241 def A4_rcmpneqi : T_RCMP_EQ_ri<"!cmp.eq", 1>;
 242 }
 243
 244 def: Pat<(i32 (zext (i1 (seteq (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 245          (A4_rcmpeqi IntRegs:$Rs, s8ExtPred:$s8)>;
 246 def: Pat<(i32 (zext (i1 (setne (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 247          (A4_rcmpneqi IntRegs:$Rs, s8ExtPred:$s8)>;
 248
 249 // Preserve the S2_tstbit_r generation
 250 def: Pat<(i32 (zext (i1 (setne (i32 (and (i32 (shl 1, (i32 IntRegs:$src2))),
 251                                          (i32 IntRegs:$src1))), 0)))),
 252          (C2_muxii (S2_tstbit_r IntRegs:$src1, IntRegs:$src2), 1, 0)>;
 253
 254
 255 //===----------------------------------------------------------------------===//
 256 // ALU32 -
 257 //===----------------------------------------------------------------------===//
 258
 259
 260 //===----------------------------------------------------------------------===//
 261 // ALU32/PERM +
 262 //===----------------------------------------------------------------------===//
 263
 264 // Combine a word and an immediate into a register pair.
 265 let hasSideEffects = 0, isExtentSigned = 1, isExtendable = 1,
 266     opExtentBits = 8 in
 267 class T_Combine1 <bits<2> MajOp, dag ins, string AsmStr>
 268   : ALU32Inst <(outs DoubleRegs:$Rdd), ins, AsmStr> {
 269     bits<5> Rdd;
 270     bits<5> Rs;
 271     bits<8> s8;
 272
 273     let IClass      = 0b0111;
 274     let Inst{27-24} = 0b0011;
 275     let Inst{22-21} = MajOp;
 276     let Inst{20-16} = Rs;
 277     let Inst{13}    = 0b1;
 278     let Inst{12-5}  = s8;
 279     let Inst{4-0}   = Rdd;
 280   }
 281
 282 let opExtendable = 2, isCodeGenOnly = 0 in
 283 def A4_combineri : T_Combine1<0b00, (ins IntRegs:$Rs, s8Ext:$s8),
 284                                     "$Rdd = combine($Rs, #$s8)">;
 285
 286 let opExtendable = 1, isCodeGenOnly = 0 in
 287 def A4_combineir : T_Combine1<0b01, (ins s8Ext:$s8, IntRegs:$Rs),
 288                                     "$Rdd = combine(#$s8, $Rs)">;
 289
 290 def HexagonWrapperCombineRI_V4 :
 291   SDNode<"HexagonISD::WrapperCombineRI_V4", SDTHexagonI64I32I32>;
 292 def HexagonWrapperCombineIR_V4 :
 293   SDNode<"HexagonISD::WrapperCombineIR_V4", SDTHexagonI64I32I32>;
 294
 295 def : Pat <(HexagonWrapperCombineRI_V4 IntRegs:$r, s8ExtPred:$i),
 296            (A4_combineri IntRegs:$r, s8ExtPred:$i)>,
 297           Requires<[HasV4T]>;
 298
 299 def : Pat <(HexagonWrapperCombineIR_V4 s8ExtPred:$i, IntRegs:$r),
 300            (A4_combineir s8ExtPred:$i, IntRegs:$r)>,
 301           Requires<[HasV4T]>;
 302
 303 // A4_combineii: Set two small immediates.
 304 let hasSideEffects = 0, isExtendable = 1, opExtentBits = 6, opExtendable = 2 in
 305 def A4_combineii: ALU32Inst<(outs DoubleRegs:$Rdd), (ins s8Imm:$s8, u6Ext:$U6),
 306   "$Rdd = combine(#$s8, #$U6)"> {
 307     bits<5> Rdd;
 308     bits<8> s8;
 309     bits<6> U6;
 310
 311     let IClass = 0b0111;
 312     let Inst{27-23} = 0b11001;
 313     let Inst{20-16} = U6{5-1};
 314     let Inst{13}    = U6{0};
 315     let Inst{12-5}  = s8;
 316     let Inst{4-0}   = Rdd;
 317   }
 318
 319 //===----------------------------------------------------------------------===//
 320 // ALU32/PERM -
 321 //===----------------------------------------------------------------------===//
 322
 323 //===----------------------------------------------------------------------===//
 324 // LD +
 325 //===----------------------------------------------------------------------===//
 326 //===----------------------------------------------------------------------===//
 327 // Template class for load instructions with Absolute set addressing mode.
 328 //===----------------------------------------------------------------------===//
 329 let isExtended = 1, opExtendable = 2, hasSideEffects = 0,
 330 validSubTargets = HasV4SubT, addrMode = AbsoluteSet in
 331 class T_LD_abs_set<string mnemonic, RegisterClass RC>:
 332             LDInst2<(outs RC:$dst1, IntRegs:$dst2),
 333             (ins u0AlwaysExt:$addr),
 334             "$dst1 = "#mnemonic#"($dst2=##$addr)",
 335             []>,
 336             Requires<[HasV4T]>;
 337
 338 def LDrid_abs_set_V4  : T_LD_abs_set <"memd", DoubleRegs>;
 339 def LDrib_abs_set_V4  : T_LD_abs_set <"memb", IntRegs>;
 340 def LDriub_abs_set_V4 : T_LD_abs_set <"memub", IntRegs>;
 341 def LDrih_abs_set_V4  : T_LD_abs_set <"memh", IntRegs>;
 342 def LDriw_abs_set_V4  : T_LD_abs_set <"memw", IntRegs>;
 343 def LDriuh_abs_set_V4 : T_LD_abs_set <"memuh", IntRegs>;
 344
 345 //===----------------------------------------------------------------------===//
 346 // Template classes for the non-predicated load instructions with
 347 // base + register offset addressing mode
 348 //===----------------------------------------------------------------------===//
 349 class T_load_rr <string mnemonic, RegisterClass RC, bits<3> MajOp>:
 350    LDInst<(outs RC:$dst), (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$u2),
 351   "$dst = "#mnemonic#"($src1 + $src2<<#$u2)",
 352   [], "", V4LDST_tc_ld_SLOT01>, ImmRegShl, AddrModeRel {
 353     bits<5> dst;
 354     bits<5> src1;
 355     bits<5> src2;
 356     bits<2> u2;
 357
 358     let IClass = 0b0011;
 359
 360     let Inst{27-24} = 0b1010;
 361     let Inst{23-21} = MajOp;
 362     let Inst{20-16} = src1;
 363     let Inst{12-8}  = src2;
 364     let Inst{13}    = u2{1};
 365     let Inst{7}     = u2{0};
 366     let Inst{4-0}   = dst;
 367   }
 368
 369 //===----------------------------------------------------------------------===//
 370 // Template classes for the predicated load instructions with
 371 // base + register offset addressing mode
 372 //===----------------------------------------------------------------------===//
 373 let isPredicated =  1 in
 374 class T_pload_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 375                   bit isNot, bit isPredNew>:
 376    LDInst <(outs RC:$dst),
 377            (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$u2),
 378   !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 379   ") ")#"$dst = "#mnemonic#"($src2+$src3<<#$u2)",
 380   [], "", V4LDST_tc_ld_SLOT01>, AddrModeRel {
 381     bits<5> dst;
 382     bits<2> src1;
 383     bits<5> src2;
 384     bits<5> src3;
 385     bits<2> u2;
 386
 387     let isPredicatedFalse = isNot;
 388     let isPredicatedNew = isPredNew;
 389
 390     let IClass = 0b0011;
 391
 392     let Inst{27-26} = 0b00;
 393     let Inst{25}    = isPredNew;
 394     let Inst{24}    = isNot;
 395     let Inst{23-21} = MajOp;
 396     let Inst{20-16} = src2;
 397     let Inst{12-8}  = src3;
 398     let Inst{13}    = u2{1};
 399     let Inst{7}     = u2{0};
 400     let Inst{6-5}   = src1;
 401     let Inst{4-0}   = dst;
 402   }
 403
 404 //===----------------------------------------------------------------------===//
 405 // multiclass for load instructions with base + register offset
 406 // addressing mode
 407 //===----------------------------------------------------------------------===//
 408 let hasSideEffects = 0, addrMode = BaseRegOffset in
 409 multiclass ld_idxd_shl <string mnemonic, string CextOp, RegisterClass RC,
 410                         bits<3> MajOp > {
 411   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl,
 412       InputType = "reg" in {
 413     let isPredicable = 1 in
 414     def L4_#NAME#_rr : T_load_rr <mnemonic, RC, MajOp>;
 415
 416     // Predicated
 417     def L4_p#NAME#t_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 0>;
 418     def L4_p#NAME#f_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 0>;
 419
 420     // Predicated new
 421     def L4_p#NAME#tnew_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 1>;
 422     def L4_p#NAME#fnew_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 1>;
 423   }
 424 }
 425
 426 let hasNewValue = 1, accessSize = ByteAccess, isCodeGenOnly = 0 in {
 427   defm loadrb  : ld_idxd_shl<"memb", "LDrib", IntRegs, 0b000>;
 428   defm loadrub : ld_idxd_shl<"memub", "LDriub", IntRegs, 0b001>;
 429 }
 430
 431 let hasNewValue = 1, accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
 432   defm loadrh  : ld_idxd_shl<"memh", "LDrih", IntRegs, 0b010>;
 433   defm loadruh : ld_idxd_shl<"memuh", "LDriuh", IntRegs, 0b011>;
 434 }
 435
 436 let hasNewValue = 1, accessSize = WordAccess, isCodeGenOnly = 0 in
 437 defm loadri : ld_idxd_shl<"memw", "LDriw", IntRegs, 0b100>;
 438
 439 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
 440 defm loadrd  : ld_idxd_shl<"memd", "LDrid", DoubleRegs, 0b110>;
 441
 442 // 'def pats' for load instructions with base + register offset and non-zero
 443 // immediate value. Immediate value is used to left-shift the second
 444 // register operand.
 445 let AddedComplexity = 40 in {
 446 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
 447                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 448            (L4_loadrb_rr IntRegs:$src1,
 449             IntRegs:$src2, u2ImmPred:$offset)>,
 450             Requires<[HasV4T]>;
 451
 452 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
 453                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 454            (L4_loadrub_rr IntRegs:$src1,
 455             IntRegs:$src2, u2ImmPred:$offset)>,
 456             Requires<[HasV4T]>;
 457
 458 def : Pat <(i32 (extloadi8 (add IntRegs:$src1,
 459                                 (shl IntRegs:$src2, u2ImmPred:$offset)))),
 460            (L4_loadrub_rr IntRegs:$src1,
 461             IntRegs:$src2, u2ImmPred:$offset)>,
 462             Requires<[HasV4T]>;
 463
 464 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1,
 465                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 466            (L4_loadrh_rr IntRegs:$src1,
 467             IntRegs:$src2, u2ImmPred:$offset)>,
 468             Requires<[HasV4T]>;
 469
 470 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1,
 471                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 472            (L4_loadruh_rr IntRegs:$src1,
 473             IntRegs:$src2, u2ImmPred:$offset)>,
 474             Requires<[HasV4T]>;
 475
 476 def : Pat <(i32 (extloadi16 (add IntRegs:$src1,
 477                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 478            (L4_loadruh_rr IntRegs:$src1,
 479             IntRegs:$src2, u2ImmPred:$offset)>,
 480             Requires<[HasV4T]>;
 481
 482 def : Pat <(i32 (load (add IntRegs:$src1,
 483                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 484            (L4_loadri_rr IntRegs:$src1,
 485             IntRegs:$src2, u2ImmPred:$offset)>,
 486             Requires<[HasV4T]>;
 487
 488 def : Pat <(i64 (load (add IntRegs:$src1,
 489                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 490            (L4_loadrd_rr IntRegs:$src1,
 491             IntRegs:$src2, u2ImmPred:$offset)>,
 492             Requires<[HasV4T]>;
 493 }
 494
 495
 496 // 'def pats' for load instruction base + register offset and
 497 // zero immediate value.
 498 let AddedComplexity = 10 in {
 499 def : Pat <(i64 (load (add IntRegs:$src1, IntRegs:$src2))),
 500            (L4_loadrd_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 501             Requires<[HasV4T]>;
 502
 503 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 504            (L4_loadrb_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 505             Requires<[HasV4T]>;
 506
 507 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 508            (L4_loadrub_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 509             Requires<[HasV4T]>;
 510
 511 def : Pat <(i32 (extloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 512            (L4_loadrub_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 513             Requires<[HasV4T]>;
 514
 515 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 516            (L4_loadrh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 517             Requires<[HasV4T]>;
 518
 519 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 520            (L4_loadruh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 521             Requires<[HasV4T]>;
 522
 523 def : Pat <(i32 (extloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 524            (L4_loadruh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 525             Requires<[HasV4T]>;
 526
 527 def : Pat <(i32 (load (add IntRegs:$src1, IntRegs:$src2))),
 528            (L4_loadri_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 529             Requires<[HasV4T]>;
 530 }
 531
 532 // zext i1->i64
 533 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
 534       (i64 (A4_combineir 0, (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
 535       Requires<[HasV4T]>;
 536
 537 // zext i32->i64
 538 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
 539       (i64 (A4_combineir 0, (i32 IntRegs:$src1)))>,
 540       Requires<[HasV4T]>;
 541 // zext i8->i64
 542 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
 543       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 544       Requires<[HasV4T]>;
 545
 546 let AddedComplexity = 20 in
 547 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
 548                                 s11_0ExtPred:$offset))),
 549       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 550                                   s11_0ExtPred:$offset)))>,
 551       Requires<[HasV4T]>;
 552
 553 // zext i1->i64
 554 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
 555       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 556       Requires<[HasV4T]>;
 557
 558 let AddedComplexity = 20 in
 559 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
 560                                 s11_0ExtPred:$offset))),
 561       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 562                                   s11_0ExtPred:$offset)))>,
 563       Requires<[HasV4T]>;
 564
 565 // zext i16->i64
 566 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
 567       (i64 (A4_combineir 0, (L2_loadruh_io AddrFI:$src1, 0)))>,
 568       Requires<[HasV4T]>;
 569
 570 let AddedComplexity = 20 in
 571 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
 572                                   s11_1ExtPred:$offset))),
 573       (i64 (A4_combineir 0, (L2_loadruh_io IntRegs:$src1,
 574                                   s11_1ExtPred:$offset)))>,
 575       Requires<[HasV4T]>;
 576
 577 // anyext i16->i64
 578 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
 579       (i64 (A4_combineir 0, (L2_loadrh_io AddrFI:$src1, 0)))>,
 580       Requires<[HasV4T]>;
 581
 582 let AddedComplexity = 20 in
 583 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
 584                                   s11_1ExtPred:$offset))),
 585       (i64 (A4_combineir 0, (L2_loadrh_io IntRegs:$src1,
 586                                   s11_1ExtPred:$offset)))>,
 587       Requires<[HasV4T]>;
 588
 589 // zext i32->i64
 590 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
 591       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 592       Requires<[HasV4T]>;
 593
 594 let AddedComplexity = 100 in
 595 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 596       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 597                                   s11_2ExtPred:$offset)))>,
 598       Requires<[HasV4T]>;
 599
 600 // anyext i32->i64
 601 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
 602       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 603       Requires<[HasV4T]>;
 604
 605 let AddedComplexity = 100 in
 606 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 607       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 608                                   s11_2ExtPred:$offset)))>,
 609       Requires<[HasV4T]>;
 610
 611
 612
 613 //===----------------------------------------------------------------------===//
 614 // LD -
 615 //===----------------------------------------------------------------------===//
 616
 617 //===----------------------------------------------------------------------===//
 618 // ST +
 619 //===----------------------------------------------------------------------===//
 620 ///
 621 //===----------------------------------------------------------------------===//
 622 // Template class for store instructions with Absolute set addressing mode.
 623 //===----------------------------------------------------------------------===//
 624 let isExtended = 1, opExtendable = 2, validSubTargets = HasV4SubT,
 625 addrMode = AbsoluteSet in
 626 class T_ST_abs_set<string mnemonic, RegisterClass RC>:
 627             STInst2<(outs IntRegs:$dst1),
 628             (ins RC:$src1, u0AlwaysExt:$src2),
 629             mnemonic#"($dst1=##$src2) = $src1",
 630             []>,
 631             Requires<[HasV4T]>;
 632
 633 def STrid_abs_set_V4 : T_ST_abs_set <"memd", DoubleRegs>;
 634 def STrib_abs_set_V4 : T_ST_abs_set <"memb", IntRegs>;
 635 def STrih_abs_set_V4 : T_ST_abs_set <"memh", IntRegs>;
 636 def STriw_abs_set_V4 : T_ST_abs_set <"memw", IntRegs>;
 637
 638 //===----------------------------------------------------------------------===//
 639 // Template classes for the non-predicated store instructions with
 640 // base + register offset addressing mode
 641 //===----------------------------------------------------------------------===//
 642 let isPredicable = 1 in
 643 class T_store_rr <string mnemonic, RegisterClass RC, bits<3> MajOp, bit isH>
 644   : STInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 645   mnemonic#"($Rs + $Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 646   [],"",V4LDST_tc_st_SLOT01>, ImmRegShl, AddrModeRel {
 647
 648     bits<5> Rs;
 649     bits<5> Ru;
 650     bits<2> u2;
 651     bits<5> Rt;
 652
 653     let IClass = 0b0011;
 654
 655     let Inst{27-24} = 0b1011;
 656     let Inst{23-21} = MajOp;
 657     let Inst{20-16} = Rs;
 658     let Inst{12-8}  = Ru;
 659     let Inst{13}    = u2{1};
 660     let Inst{7}     = u2{0};
 661     let Inst{4-0}   = Rt;
 662   }
 663
 664 //===----------------------------------------------------------------------===//
 665 // Template classes for the predicated store instructions with
 666 // base + register offset addressing mode
 667 //===----------------------------------------------------------------------===//
 668 let isPredicated = 1 in
 669 class T_pstore_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 670                    bit isNot, bit isPredNew, bit isH>
 671   : STInst <(outs),
 672             (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 673
 674   !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 675   ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 676   [], "", V4LDST_tc_st_SLOT01> , AddrModeRel{
 677     bits<2> Pv;
 678     bits<5> Rs;
 679     bits<5> Ru;
 680     bits<2> u2;
 681     bits<5> Rt;
 682
 683     let isPredicatedFalse = isNot;
 684     let isPredicatedNew = isPredNew;
 685
 686     let IClass = 0b0011;
 687
 688     let Inst{27-26} = 0b01;
 689     let Inst{25}    = isPredNew;
 690     let Inst{24}    = isNot;
 691     let Inst{23-21} = MajOp;
 692     let Inst{20-16} = Rs;
 693     let Inst{12-8}  = Ru;
 694     let Inst{13}    = u2{1};
 695     let Inst{7}     = u2{0};
 696     let Inst{6-5}   = Pv;
 697     let Inst{4-0}   = Rt;
 698   }
 699
 700 //===----------------------------------------------------------------------===//
 701 // Template classes for the new-value store instructions with
 702 // base + register offset addressing mode
 703 //===----------------------------------------------------------------------===//
 704 let isPredicable = 1, isNewValue = 1, opNewValue = 3 in
 705 class T_store_new_rr <string mnemonic, bits<2> MajOp> :
 706   NVInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 707   mnemonic#"($Rs + $Ru<<#$u2) = $Nt.new",
 708   [],"",V4LDST_tc_st_SLOT0>, ImmRegShl, AddrModeRel {
 709
 710     bits<5> Rs;
 711     bits<5> Ru;
 712     bits<2> u2;
 713     bits<3> Nt;
 714
 715     let IClass = 0b0011;
 716
 717     let Inst{27-21} = 0b1011101;
 718     let Inst{20-16} = Rs;
 719     let Inst{12-8}  = Ru;
 720     let Inst{13}    = u2{1};
 721     let Inst{7}     = u2{0};
 722     let Inst{4-3}   = MajOp;
 723     let Inst{2-0}   = Nt;
 724   }
 725
 726 //===----------------------------------------------------------------------===//
 727 // Template classes for the predicated new-value store instructions with
 728 // base + register offset addressing mode
 729 //===----------------------------------------------------------------------===//
 730 let isPredicated = 1, isNewValue = 1, opNewValue = 4 in
 731 class T_pstore_new_rr <string mnemonic, bits<2> MajOp, bit isNot, bit isPredNew>
 732   : NVInst<(outs),
 733            (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 734    !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 735    ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Nt.new",
 736    [], "", V4LDST_tc_st_SLOT0>, AddrModeRel {
 737     bits<2> Pv;
 738     bits<5> Rs;
 739     bits<5> Ru;
 740     bits<2> u2;
 741     bits<3> Nt;
 742
 743     let isPredicatedFalse = isNot;
 744     let isPredicatedNew = isPredNew;
 745
 746     let IClass = 0b0011;
 747     let Inst{27-26} = 0b01;
 748     let Inst{25}    = isPredNew;
 749     let Inst{24}    = isNot;
 750     let Inst{23-21} = 0b101;
 751     let Inst{20-16} = Rs;
 752     let Inst{12-8}  = Ru;
 753     let Inst{13}    = u2{1};
 754     let Inst{7}     = u2{0};
 755     let Inst{6-5}   = Pv;
 756     let Inst{4-3}   = MajOp;
 757     let Inst{2-0}   = Nt;
 758   }
 759
 760 //===----------------------------------------------------------------------===//
 761 // multiclass for store instructions with base + register offset addressing
 762 // mode
 763 //===----------------------------------------------------------------------===//
 764 let isNVStorable = 1 in
 765 multiclass ST_Idxd_shl<string mnemonic, string CextOp, RegisterClass RC,
 766                        bits<3> MajOp, bit isH = 0> {
 767   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 768     def S4_#NAME#_rr : T_store_rr <mnemonic, RC, MajOp, isH>;
 769
 770     // Predicated
 771     def S4_p#NAME#t_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 0, isH>;
 772     def S4_p#NAME#f_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 0, isH>;
 773
 774     // Predicated new
 775     def S4_p#NAME#tnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 1, isH>;
 776     def S4_p#NAME#fnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 1, isH>;
 777   }
 778 }
 779
 780 //===----------------------------------------------------------------------===//
 781 // multiclass for new-value store instructions with base + register offset
 782 // addressing mode.
 783 //===----------------------------------------------------------------------===//
 784 let mayStore = 1, isNVStore = 1 in
 785 multiclass ST_Idxd_shl_nv <string mnemonic, string CextOp, RegisterClass RC,
 786                            bits<2> MajOp> {
 787   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 788     def S4_#NAME#new_rr : T_store_new_rr<mnemonic, MajOp>;
 789
 790     // Predicated
 791     def S4_p#NAME#newt_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 0>;
 792     def S4_p#NAME#newf_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 0>;
 793
 794     // Predicated new
 795     def S4_p#NAME#newtnew_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 1>;
 796     def S4_p#NAME#newfnew_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 1>;
 797   }
 798 }
 799
 800 let addrMode = BaseRegOffset, InputType = "reg", hasSideEffects = 0,
 801     isCodeGenOnly = 0 in {
 802   let accessSize = ByteAccess in
 803   defm storerb: ST_Idxd_shl<"memb", "STrib", IntRegs, 0b000>,
 804                 ST_Idxd_shl_nv<"memb", "STrib", IntRegs, 0b00>;
 805
 806   let accessSize = HalfWordAccess in
 807   defm storerh: ST_Idxd_shl<"memh", "STrih", IntRegs, 0b010>,
 808                 ST_Idxd_shl_nv<"memh", "STrih", IntRegs, 0b01>;
 809
 810   let accessSize = WordAccess in
 811   defm storeri: ST_Idxd_shl<"memw", "STriw", IntRegs, 0b100>,
 812                 ST_Idxd_shl_nv<"memw", "STriw", IntRegs, 0b10>;
 813
 814   let isNVStorable = 0, accessSize = DoubleWordAccess in
 815   defm storerd: ST_Idxd_shl<"memd", "STrid", DoubleRegs, 0b110>;
 816
 817   let isNVStorable = 0, accessSize = HalfWordAccess in
 818   defm storerf: ST_Idxd_shl<"memh", "STrif", IntRegs, 0b011, 1>;
 819 }
 820
 821 let Predicates = [HasV4T], AddedComplexity = 10 in {
 822 def : Pat<(truncstorei8 (i32 IntRegs:$src4),
 823                        (add IntRegs:$src1, (shl IntRegs:$src2,
 824                                                 u2ImmPred:$src3))),
 825           (S4_storerb_rr IntRegs:$src1, IntRegs:$src2,
 826                                 u2ImmPred:$src3, IntRegs:$src4)>;
 827
 828 def : Pat<(truncstorei16 (i32 IntRegs:$src4),
 829                         (add IntRegs:$src1, (shl IntRegs:$src2,
 830                                                  u2ImmPred:$src3))),
 831           (S4_storerh_rr IntRegs:$src1, IntRegs:$src2,
 832                                 u2ImmPred:$src3, IntRegs:$src4)>;
 833
 834 def : Pat<(store (i32 IntRegs:$src4),
 835                  (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 836           (S4_storeri_rr IntRegs:$src1, IntRegs:$src2,
 837                                 u2ImmPred:$src3, IntRegs:$src4)>;
 838
 839 def : Pat<(store (i64 DoubleRegs:$src4),
 840                 (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 841           (S4_storerd_rr IntRegs:$src1, IntRegs:$src2,
 842                                 u2ImmPred:$src3, DoubleRegs:$src4)>;
 843 }
 844
 845 let isExtended = 1, opExtendable = 2 in
 846 class T_ST_LongOff <string mnemonic, PatFrag stOp, RegisterClass RC, ValueType VT> :
 847             STInst<(outs),
 848             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, RC:$src4),
 849             mnemonic#"($src1<<#$src2+##$src3) = $src4",
 850             [(stOp (VT RC:$src4),
 851                     (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
 852                          u0AlwaysExtPred:$src3))]>,
 853             Requires<[HasV4T]>;
 854
 855 let isExtended = 1, opExtendable = 2, mayStore = 1, isNVStore = 1 in
 856 class T_ST_LongOff_nv <string mnemonic> :
 857             NVInst_V4<(outs),
 858             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
 859             mnemonic#"($src1<<#$src2+##$src3) = $src4.new",
 860             []>,
 861             Requires<[HasV4T]>;
 862
 863 multiclass ST_LongOff <string mnemonic, string BaseOp, PatFrag stOp> {
 864   let  BaseOpcode = BaseOp#"_shl" in {
 865     let isNVStorable = 1 in
 866     def NAME#_V4 : T_ST_LongOff<mnemonic, stOp, IntRegs, i32>;
 867
 868     def NAME#_nv_V4 : T_ST_LongOff_nv<mnemonic>;
 869   }
 870 }
 871
 872 let AddedComplexity = 10, validSubTargets = HasV4SubT in {
 873   def STrid_shl_V4 : T_ST_LongOff<"memd", store, DoubleRegs, i64>;
 874   defm STrib_shl   : ST_LongOff <"memb", "STrib", truncstorei8>, NewValueRel;
 875   defm STrih_shl   : ST_LongOff <"memh", "Strih", truncstorei16>, NewValueRel;
 876   defm STriw_shl   : ST_LongOff <"memw", "STriw", store>, NewValueRel;
 877 }
 878
 879 let AddedComplexity = 40 in
 880 multiclass T_ST_LOff_Pats <InstHexagon I, RegisterClass RC, ValueType VT,
 881                            PatFrag stOp> {
 882  def : Pat<(stOp (VT RC:$src4),
 883            (add (shl IntRegs:$src1, u2ImmPred:$src2),
 884                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 885            (I IntRegs:$src1, u2ImmPred:$src2, tglobaladdr:$src3, RC:$src4)>;
 886
 887  def : Pat<(stOp (VT RC:$src4),
 888            (add IntRegs:$src1,
 889                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 890            (I IntRegs:$src1, 0, tglobaladdr:$src3, RC:$src4)>;
 891 }
 892
 893 defm : T_ST_LOff_Pats<STrid_shl_V4, DoubleRegs, i64, store>;
 894 defm : T_ST_LOff_Pats<STriw_shl_V4, IntRegs, i32, store>;
 895 defm : T_ST_LOff_Pats<STrib_shl_V4, IntRegs, i32, truncstorei8>;
 896 defm : T_ST_LOff_Pats<STrih_shl_V4, IntRegs, i32, truncstorei16>;
 897
 898 // memd(Rx++#s4:3)=Rtt
 899 // memd(Rx++#s4:3:circ(Mu))=Rtt
 900 // memd(Rx++I:circ(Mu))=Rtt
 901 // memd(Rx++Mu)=Rtt
 902 // memd(Rx++Mu:brev)=Rtt
 903 // memd(gp+#u16:3)=Rtt
 904
 905 // Store doubleword conditionally.
 906 // if ([!]Pv[.new]) memd(#u6)=Rtt
 907 // TODO: needs to be implemented.
 908
 909 //===----------------------------------------------------------------------===//
 910 // Template class
 911 //===----------------------------------------------------------------------===//
 912 let isPredicable = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 8,
 913     opExtendable = 2 in
 914 class T_StoreImm <string mnemonic, Operand OffsetOp, bits<2> MajOp >
 915   : STInst <(outs ), (ins IntRegs:$Rs, OffsetOp:$offset, s8Ext:$S8),
 916   mnemonic#"($Rs+#$offset)=#$S8",
 917   [], "", V4LDST_tc_st_SLOT01>,
 918   ImmRegRel, PredNewRel {
 919     bits<5> Rs;
 920     bits<8> S8;
 921     bits<8> offset;
 922     bits<6> offsetBits;
 923
 924     string OffsetOpStr = !cast<string>(OffsetOp);
 925     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
 926                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
 927                                          /* u6_0Imm */ offset{5-0}));
 928
 929     let IClass = 0b0011;
 930
 931     let Inst{27-25} = 0b110;
 932     let Inst{22-21} = MajOp;
 933     let Inst{20-16} = Rs;
 934     let Inst{12-7}  = offsetBits;
 935     let Inst{13}    = S8{7};
 936     let Inst{6-0}   = S8{6-0};
 937   }
 938
 939 let isPredicated = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 6,
 940     opExtendable = 3 in
 941 class T_StoreImm_pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
 942                        bit isPredNot, bit isPredNew >
 943   : STInst <(outs ),
 944             (ins PredRegs:$Pv, IntRegs:$Rs, OffsetOp:$offset, s6Ext:$S6),
 945   !if(isPredNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 946   ") ")#mnemonic#"($Rs+#$offset)=#$S6",
 947   [], "", V4LDST_tc_st_SLOT01>,
 948   ImmRegRel, PredNewRel {
 949     bits<2> Pv;
 950     bits<5> Rs;
 951     bits<6> S6;
 952     bits<8> offset;
 953     bits<6> offsetBits;
 954
 955     string OffsetOpStr = !cast<string>(OffsetOp);
 956     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
 957                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
 958                                          /* u6_0Imm */ offset{5-0}));
 959     let isPredicatedNew = isPredNew;
 960     let isPredicatedFalse = isPredNot;
 961
 962     let IClass = 0b0011;
 963
 964     let Inst{27-25} = 0b100;
 965     let Inst{24}    = isPredNew;
 966     let Inst{23}    = isPredNot;
 967     let Inst{22-21} = MajOp;
 968     let Inst{20-16} = Rs;
 969     let Inst{13}    = S6{5};
 970     let Inst{12-7}  = offsetBits;
 971     let Inst{6-5}   = Pv;
 972     let Inst{4-0}   = S6{4-0};
 973   }
 974
 975
 976 //===----------------------------------------------------------------------===//
 977 // multiclass for store instructions with base + immediate offset
 978 // addressing mode and immediate stored value.
 979 // mem[bhw](Rx++#s4:3)=#s8
 980 // if ([!]Pv[.new]) mem[bhw](Rx++#s4:3)=#s6
 981 //===----------------------------------------------------------------------===//
 982
 983 multiclass ST_Imm_Pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
 984                         bit PredNot> {
 985   def _io    : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 0>;
 986   // Predicate new
 987   def new_io : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 1>;
 988 }
 989
 990 multiclass ST_Imm <string mnemonic, string CextOp, Operand OffsetOp,
 991                    bits<2> MajOp> {
 992   let CextOpcode = CextOp, BaseOpcode = CextOp#_imm in {
 993     def _io : T_StoreImm <mnemonic, OffsetOp, MajOp>;
 994
 995     defm t : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 0>;
 996     defm f : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 1>;
 997   }
 998 }
 999
1000 let hasSideEffects = 0, validSubTargets = HasV4SubT, addrMode = BaseImmOffset,
1001     InputType = "imm", isCodeGenOnly = 0 in {
1002   let accessSize = ByteAccess in
1003   defm S4_storeirb : ST_Imm<"memb", "STrib", u6_0Imm, 0b00>;
1004
1005   let accessSize = HalfWordAccess in
1006   defm S4_storeirh : ST_Imm<"memh", "STrih", u6_1Imm, 0b01>;
1007
1008   let accessSize = WordAccess in
1009   defm S4_storeiri : ST_Imm<"memw", "STriw", u6_2Imm, 0b10>;
1010 }
1011
1012 let Predicates = [HasV4T], AddedComplexity = 10 in {
1013 def: Pat<(truncstorei8 s8ExtPred:$src3, (add IntRegs:$src1, u6_0ImmPred:$src2)),
1014             (S4_storeirb_io IntRegs:$src1, u6_0ImmPred:$src2, s8ExtPred:$src3)>;
1015
1016 def: Pat<(truncstorei16 s8ExtPred:$src3, (add IntRegs:$src1,
1017                                               u6_1ImmPred:$src2)),
1018             (S4_storeirh_io IntRegs:$src1, u6_1ImmPred:$src2, s8ExtPred:$src3)>;
1019
1020 def: Pat<(store s8ExtPred:$src3, (add IntRegs:$src1, u6_2ImmPred:$src2)),
1021             (S4_storeiri_io IntRegs:$src1, u6_2ImmPred:$src2, s8ExtPred:$src3)>;
1022 }
1023
1024 let AddedComplexity = 6 in
1025 def : Pat <(truncstorei8 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1026            (S4_storeirb_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1027            Requires<[HasV4T]>;
1028
1029 // memb(Rx++#s4:0:circ(Mu))=Rt
1030 // memb(Rx++I:circ(Mu))=Rt
1031 // memb(Rx++Mu)=Rt
1032 // memb(Rx++Mu:brev)=Rt
1033 // memb(gp+#u16:0)=Rt
1034
1035
1036 // Store halfword.
1037 // TODO: needs to be implemented
1038 // memh(Re=#U6)=Rt.H
1039 // memh(Rs+#s11:1)=Rt.H
1040 let AddedComplexity = 6 in
1041 def : Pat <(truncstorei16 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1042            (S4_storeirh_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1043            Requires<[HasV4T]>;
1044
1045 // memh(Rs+Ru<<#u2)=Rt.H
1046 // TODO: needs to be implemented.
1047
1048 // memh(Ru<<#u2+#U6)=Rt.H
1049 // memh(Rx++#s4:1:circ(Mu))=Rt.H
1050 // memh(Rx++#s4:1:circ(Mu))=Rt
1051 // memh(Rx++I:circ(Mu))=Rt.H
1052 // memh(Rx++I:circ(Mu))=Rt
1053 // memh(Rx++Mu)=Rt.H
1054 // memh(Rx++Mu)=Rt
1055 // memh(Rx++Mu:brev)=Rt.H
1056 // memh(Rx++Mu:brev)=Rt
1057 // memh(gp+#u16:1)=Rt
1058 // if ([!]Pv[.new]) memh(#u6)=Rt.H
1059 // if ([!]Pv[.new]) memh(#u6)=Rt
1060
1061
1062 // if ([!]Pv[.new]) memh(Rs+#u6:1)=Rt.H
1063 // TODO: needs to be implemented.
1064
1065 // if ([!]Pv[.new]) memh(Rx++#s4:1)=Rt.H
1066 // TODO: Needs to be implemented.
1067
1068 // Store word.
1069 // memw(Re=#U6)=Rt
1070 // TODO: Needs to be implemented.
1071
1072 // Store predicate:
1073 let hasSideEffects = 0 in
1074 def STriw_pred_V4 : STInst2<(outs),
1075             (ins MEMri:$addr, PredRegs:$src1),
1076             "Error; should not emit",
1077             []>,
1078             Requires<[HasV4T]>;
1079
1080 let AddedComplexity = 6 in
1081 def : Pat <(store s8ExtPred:$src2, (i32 IntRegs:$src1)),
1082            (S4_storeiri_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1083            Requires<[HasV4T]>;
1084
1085 // memw(Rx++#s4:2)=Rt
1086 // memw(Rx++#s4:2:circ(Mu))=Rt
1087 // memw(Rx++I:circ(Mu))=Rt
1088 // memw(Rx++Mu)=Rt
1089 // memw(Rx++Mu:brev)=Rt
1090
1091 //===----------------------------------------------------------------------===
1092 // ST -
1093 //===----------------------------------------------------------------------===
1094
1095
1096 //===----------------------------------------------------------------------===//
1097 // NV/ST +
1098 //===----------------------------------------------------------------------===//
1099
1100 let opNewValue = 2, opExtendable = 1, isExtentSigned = 1, isPredicable = 1 in
1101 class T_store_io_nv <string mnemonic, RegisterClass RC,
1102                     Operand ImmOp, bits<2>MajOp>
1103   : NVInst_V4 <(outs),
1104                (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1105   mnemonic#"($src1+#$src2) = $src3.new",
1106   [],"",ST_tc_st_SLOT0> {
1107     bits<5> src1;
1108     bits<13> src2; // Actual address offset
1109     bits<3> src3;
1110     bits<11> offsetBits; // Represents offset encoding
1111
1112     let opExtentBits = !if (!eq(mnemonic, "memb"), 11,
1113                        !if (!eq(mnemonic, "memh"), 12,
1114                        !if (!eq(mnemonic, "memw"), 13, 0)));
1115
1116     let opExtentAlign = !if (!eq(mnemonic, "memb"), 0,
1117                         !if (!eq(mnemonic, "memh"), 1,
1118                         !if (!eq(mnemonic, "memw"), 2, 0)));
1119
1120     let offsetBits = !if (!eq(mnemonic, "memb"),  src2{10-0},
1121                      !if (!eq(mnemonic, "memh"),  src2{11-1},
1122                      !if (!eq(mnemonic, "memw"),  src2{12-2}, 0)));
1123
1124     let IClass = 0b1010;
1125
1126     let Inst{27} = 0b0;
1127     let Inst{26-25} = offsetBits{10-9};
1128     let Inst{24-21} = 0b1101;
1129     let Inst{20-16} = src1;
1130     let Inst{13} = offsetBits{8};
1131     let Inst{12-11} = MajOp;
1132     let Inst{10-8} = src3;
1133     let Inst{7-0} = offsetBits{7-0};
1134   }
1135
1136 let opExtendable = 2, opNewValue = 3, isPredicated = 1 in
1137 class T_pstore_io_nv <string mnemonic, RegisterClass RC, Operand predImmOp,
1138                          bits<2>MajOp, bit PredNot, bit isPredNew>
1139   : NVInst_V4 <(outs),
1140                (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC:$src4),
1141   !if(PredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1142   ") ")#mnemonic#"($src2+#$src3) = $src4.new",
1143   [],"",V2LDST_tc_st_SLOT0> {
1144     bits<2> src1;
1145     bits<5> src2;
1146     bits<9> src3;
1147     bits<3> src4;
1148     bits<6> offsetBits; // Represents offset encoding
1149
1150     let isPredicatedNew = isPredNew;
1151     let isPredicatedFalse = PredNot;
1152     let opExtentBits = !if (!eq(mnemonic, "memb"), 6,
1153                        !if (!eq(mnemonic, "memh"), 7,
1154                        !if (!eq(mnemonic, "memw"), 8, 0)));
1155
1156     let opExtentAlign = !if (!eq(mnemonic, "memb"), 0,
1157                         !if (!eq(mnemonic, "memh"), 1,
1158                         !if (!eq(mnemonic, "memw"), 2, 0)));
1159
1160     let offsetBits = !if (!eq(mnemonic, "memb"), src3{5-0},
1161                      !if (!eq(mnemonic, "memh"), src3{6-1},
1162                      !if (!eq(mnemonic, "memw"), src3{7-2}, 0)));
1163
1164     let IClass = 0b0100;
1165
1166     let Inst{27}    = 0b0;
1167     let Inst{26}    = PredNot;
1168     let Inst{25}    = isPredNew;
1169     let Inst{24-21} = 0b0101;
1170     let Inst{20-16} = src2;
1171     let Inst{13}    = offsetBits{5};
1172     let Inst{12-11} = MajOp;
1173     let Inst{10-8}  = src4;
1174     let Inst{7-3}   = offsetBits{4-0};
1175     let Inst{2}     = 0b0;
1176     let Inst{1-0}   = src1;
1177   }
1178
1179 // multiclass for new-value store instructions with base + immediate offset.
1180 //
1181 let mayStore = 1, isNVStore = 1, isNewValue = 1, hasSideEffects = 0,
1182     isExtendable = 1 in
1183 multiclass ST_Idxd_nv<string mnemonic, string CextOp, RegisterClass RC,
1184                    Operand ImmOp, Operand predImmOp, bits<2> MajOp> {
1185
1186   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1187     def S2_#NAME#new_io : T_store_io_nv <mnemonic, RC, ImmOp, MajOp>;
1188     // Predicated
1189     def S2_p#NAME#newt_io :T_pstore_io_nv <mnemonic, RC, predImmOp, MajOp, 0, 0>;
1190     def S2_p#NAME#newf_io :T_pstore_io_nv <mnemonic, RC, predImmOp, MajOp, 1, 0>;
1191     // Predicated new
1192     def S4_p#NAME#newtnew_io :T_pstore_io_nv <mnemonic, RC, predImmOp,
1193                                               MajOp, 0, 1>;
1194     def S4_p#NAME#newfnew_io :T_pstore_io_nv <mnemonic, RC, predImmOp,
1195                                               MajOp, 1, 1>;
1196   }
1197 }
1198
1199 let addrMode = BaseImmOffset, InputType = "imm", isCodeGenOnly = 0 in {
1200   let accessSize = ByteAccess in
1201   defm storerb: ST_Idxd_nv<"memb", "STrib", IntRegs, s11_0Ext,
1202                            u6_0Ext, 0b00>, AddrModeRel;
1203
1204   let accessSize = HalfWordAccess, opExtentAlign = 1 in
1205   defm storerh: ST_Idxd_nv<"memh", "STrih", IntRegs, s11_1Ext,
1206                            u6_1Ext, 0b01>, AddrModeRel;
1207
1208   let accessSize = WordAccess, opExtentAlign = 2 in
1209   defm storeri: ST_Idxd_nv<"memw", "STriw", IntRegs, s11_2Ext,
1210                            u6_2Ext, 0b10>, AddrModeRel;
1211 }
1212
1213 //===----------------------------------------------------------------------===//
1214 // Template class for non-predicated post increment .new stores
1215 // mem[bhwd](Rx++#s4:[0123])=Nt.new
1216 //===----------------------------------------------------------------------===//
1217 let isPredicable = 1, hasSideEffects = 0, validSubTargets = HasV4SubT,
1218     addrMode = PostInc, isNVStore = 1, isNewValue = 1, opNewValue = 3 in
1219 class T_StorePI_nv <string mnemonic, Operand ImmOp, bits<2> MajOp >
1220   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1221                  (ins IntRegs:$src1, ImmOp:$offset, IntRegs:$src2),
1222   mnemonic#"($src1++#$offset) = $src2.new",
1223   [], "$src1 = $_dst_">,
1224   AddrModeRel {
1225     bits<5> src1;
1226     bits<3> src2;
1227     bits<7> offset;
1228     bits<4> offsetBits;
1229
1230     string ImmOpStr = !cast<string>(ImmOp);
1231     let offsetBits = !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1232                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1233                                       /* s4_0Imm */ offset{3-0}));
1234     let IClass = 0b1010;
1235
1236     let Inst{27-21} = 0b1011101;
1237     let Inst{20-16} = src1;
1238     let Inst{13} = 0b0;
1239     let Inst{12-11} = MajOp;
1240     let Inst{10-8} = src2;
1241     let Inst{7} = 0b0;
1242     let Inst{6-3} = offsetBits;
1243     let Inst{1} = 0b0;
1244   }
1245
1246 //===----------------------------------------------------------------------===//
1247 // Template class for predicated post increment .new stores
1248 // if([!]Pv[.new]) mem[bhwd](Rx++#s4:[0123])=Nt.new
1249 //===----------------------------------------------------------------------===//
1250 let isPredicated = 1, hasSideEffects = 0, validSubTargets = HasV4SubT,
1251     addrMode = PostInc, isNVStore = 1, isNewValue = 1, opNewValue = 4 in
1252 class T_StorePI_nv_pred <string mnemonic, Operand ImmOp,
1253                          bits<2> MajOp, bit isPredNot, bit isPredNew >
1254   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1255                  (ins PredRegs:$src1, IntRegs:$src2,
1256                       ImmOp:$offset, IntRegs:$src3),
1257   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1258   ") ")#mnemonic#"($src2++#$offset) = $src3.new",
1259   [], "$src2 = $_dst_">,
1260   AddrModeRel {
1261     bits<2> src1;
1262     bits<5> src2;
1263     bits<3> src3;
1264     bits<7> offset;
1265     bits<4> offsetBits;
1266
1267     string ImmOpStr = !cast<string>(ImmOp);
1268     let offsetBits = !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1269                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1270                                       /* s4_0Imm */ offset{3-0}));
1271     let isPredicatedNew = isPredNew;
1272     let isPredicatedFalse = isPredNot;
1273
1274     let IClass = 0b1010;
1275
1276     let Inst{27-21} = 0b1011101;
1277     let Inst{20-16} = src2;
1278     let Inst{13} = 0b1;
1279     let Inst{12-11} = MajOp;
1280     let Inst{10-8} = src3;
1281     let Inst{7} = isPredNew;
1282     let Inst{6-3} = offsetBits;
1283     let Inst{2} = isPredNot;
1284     let Inst{1-0} = src1;
1285   }
1286
1287 multiclass ST_PostInc_Pred_nv<string mnemonic, Operand ImmOp,
1288                               bits<2> MajOp, bit PredNot> {
1289   def _pi : T_StorePI_nv_pred <mnemonic, ImmOp, MajOp, PredNot, 0>;
1290
1291   // Predicate new
1292   def new_pi : T_StorePI_nv_pred <mnemonic, ImmOp, MajOp, PredNot, 1>;
1293 }
1294
1295 multiclass ST_PostInc_nv<string mnemonic, string BaseOp, Operand ImmOp,
1296                          bits<2> MajOp> {
1297   let BaseOpcode = "POST_"#BaseOp in {
1298     def S2_#NAME#_pi : T_StorePI_nv <mnemonic, ImmOp, MajOp>;
1299
1300     // Predicated
1301     defm S2_p#NAME#t : ST_PostInc_Pred_nv <mnemonic, ImmOp, MajOp, 0>;
1302     defm S2_p#NAME#f : ST_PostInc_Pred_nv <mnemonic, ImmOp, MajOp, 1>;
1303   }
1304 }
1305
1306 let accessSize = ByteAccess, isCodeGenOnly = 0 in
1307 defm storerbnew: ST_PostInc_nv <"memb", "STrib", s4_0Imm, 0b00>;
1308
1309 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in
1310 defm storerhnew: ST_PostInc_nv <"memh", "STrih", s4_1Imm, 0b01>;
1311
1312 let accessSize = WordAccess, isCodeGenOnly = 0 in
1313 defm storerinew: ST_PostInc_nv <"memw", "STriw", s4_2Imm, 0b10>;
1314
1315 //===----------------------------------------------------------------------===//
1316 // Template class for post increment .new stores with register offset
1317 //===----------------------------------------------------------------------===//
1318 let isNewValue = 1, mayStore = 1, isNVStore = 1, opNewValue = 3 in
1319 class T_StorePI_RegNV <string mnemonic, bits<2> MajOp, MemAccessSize AccessSz>
1320   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1321                  (ins IntRegs:$src1, ModRegs:$src2, IntRegs:$src3),
1322   #mnemonic#"($src1++$src2) = $src3.new",
1323   [], "$src1 = $_dst_"> {
1324     bits<5> src1;
1325     bits<1> src2;
1326     bits<3> src3;
1327     let accessSize = AccessSz;
1328
1329     let IClass = 0b1010;
1330
1331     let Inst{27-21} = 0b1101101;
1332     let Inst{20-16} = src1;
1333     let Inst{13}    = src2;
1334     let Inst{12-11} = MajOp;
1335     let Inst{10-8}  = src3;
1336     let Inst{7}     = 0b0;
1337   }
1338
1339 let isCodeGenOnly = 0 in {
1340 def S2_storerbnew_pr : T_StorePI_RegNV<"memb", 0b00, ByteAccess>;
1341 def S2_storerhnew_pr : T_StorePI_RegNV<"memh", 0b01, HalfWordAccess>;
1342 def S2_storerinew_pr : T_StorePI_RegNV<"memw", 0b10, WordAccess>;
1343 }
1344
1345 // memb(Rx++#s4:0:circ(Mu))=Nt.new
1346 // memb(Rx++I:circ(Mu))=Nt.new
1347 // memb(Rx++Mu)=Nt.new
1348 // memb(Rx++Mu:brev)=Nt.new
1349 // memh(Rx++#s4:1:circ(Mu))=Nt.new
1350 // memh(Rx++I:circ(Mu))=Nt.new
1351 // memh(Rx++Mu)=Nt.new
1352 // memh(Rx++Mu:brev)=Nt.new
1353
1354 // memw(Rx++#s4:2:circ(Mu))=Nt.new
1355 // memw(Rx++I:circ(Mu))=Nt.new
1356 // memw(Rx++Mu)=Nt.new
1357 // memw(Rx++Mu:brev)=Nt.new
1358
1359 //===----------------------------------------------------------------------===//
1360 // NV/ST -
1361 //===----------------------------------------------------------------------===//
1362
1363 //===----------------------------------------------------------------------===//
1364 // NV/J +
1365 //===----------------------------------------------------------------------===//
1366
1367 //===----------------------------------------------------------------------===//
1368 // multiclass/template class for the new-value compare jumps with the register
1369 // operands.
1370 //===----------------------------------------------------------------------===//
1371
1372 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11,
1373     opExtentAlign = 2 in
1374 class NVJrr_template<string mnemonic, bits<3> majOp, bit NvOpNum,
1375                       bit isNegCond, bit isTak>
1376   : NVInst_V4<(outs),
1377     (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1378     "if ("#!if(isNegCond, "!","")#mnemonic#
1379     "($src1"#!if(!eq(NvOpNum, 0),".new, ",", ")#
1380     "$src2"#!if(!eq(NvOpNum, 1),".new))","))")#" jump:"
1381     #!if(isTak, "t","nt")#" $offset", []> {
1382
1383       bits<5> src1;
1384       bits<5> src2;
1385       bits<3> Ns;    // New-Value Operand
1386       bits<5> RegOp; // Non-New-Value Operand
1387       bits<11> offset;
1388
1389       let isTaken = isTak;
1390       let isPredicatedFalse = isNegCond;
1391       let opNewValue{0} = NvOpNum;
1392
1393       let Ns = !if(!eq(NvOpNum, 0), src1{2-0}, src2{2-0});
1394       let RegOp = !if(!eq(NvOpNum, 0), src2, src1);
1395
1396       let IClass = 0b0010;
1397       let Inst{26} = 0b0;
1398       let Inst{25-23} = majOp;
1399       let Inst{22} = isNegCond;
1400       let Inst{18-16} = Ns;
1401       let Inst{13} = isTak;
1402       let Inst{12-8} = RegOp;
1403       let Inst{21-20} = offset{10-9};
1404       let Inst{7-1} = offset{8-2};
1405 }
1406
1407
1408 multiclass NVJrr_cond<string mnemonic, bits<3> majOp, bit NvOpNum,
1409                        bit isNegCond> {
1410   // Branch not taken:
1411   def _nt_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 0>;
1412   // Branch taken:
1413   def _t_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 1>;
1414 }
1415
1416 // NvOpNum = 0 -> First Operand is a new-value Register
1417 // NvOpNum = 1 -> Second Operand is a new-value Register
1418
1419 multiclass NVJrr_base<string mnemonic, string BaseOp, bits<3> majOp,
1420                        bit NvOpNum> {
1421   let BaseOpcode = BaseOp#_NVJ in {
1422     defm _t_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 0>; // True cond
1423     defm _f_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 1>; // False cond
1424   }
1425 }
1426
1427 // if ([!]cmp.eq(Ns.new,Rt)) jump:[n]t #r9:2
1428 // if ([!]cmp.gt(Ns.new,Rt)) jump:[n]t #r9:2
1429 // if ([!]cmp.gtu(Ns.new,Rt)) jump:[n]t #r9:2
1430 // if ([!]cmp.gt(Rt,Ns.new)) jump:[n]t #r9:2
1431 // if ([!]cmp.gtu(Rt,Ns.new)) jump:[n]t #r9:2
1432
1433 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1434     Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT,
1435     isCodeGenOnly = 0 in {
1436   defm CMPEQrr  : NVJrr_base<"cmp.eq",  "CMPEQ",  0b000, 0>, PredRel;
1437   defm CMPGTrr  : NVJrr_base<"cmp.gt",  "CMPGT",  0b001, 0>, PredRel;
1438   defm CMPGTUrr : NVJrr_base<"cmp.gtu", "CMPGTU", 0b010, 0>, PredRel;
1439   defm CMPLTrr  : NVJrr_base<"cmp.gt",  "CMPLT",  0b011, 1>, PredRel;
1440   defm CMPLTUrr : NVJrr_base<"cmp.gtu", "CMPLTU", 0b100, 1>, PredRel;
1441 }
1442
1443 //===----------------------------------------------------------------------===//
1444 // multiclass/template class for the new-value compare jumps instruction
1445 // with a register and an unsigned immediate (U5) operand.
1446 //===----------------------------------------------------------------------===//
1447
1448 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11,
1449     opExtentAlign = 2 in
1450 class NVJri_template<string mnemonic, bits<3> majOp, bit isNegCond,
1451                          bit isTak>
1452   : NVInst_V4<(outs),
1453     (ins IntRegs:$src1, u5Imm:$src2, brtarget:$offset),
1454     "if ("#!if(isNegCond, "!","")#mnemonic#"($src1.new, #$src2)) jump:"
1455     #!if(isTak, "t","nt")#" $offset", []> {
1456
1457       let isTaken = isTak;
1458       let isPredicatedFalse = isNegCond;
1459       let isTaken = isTak;
1460
1461       bits<3> src1;
1462       bits<5> src2;
1463       bits<11> offset;
1464
1465       let IClass = 0b0010;
1466       let Inst{26} = 0b1;
1467       let Inst{25-23} = majOp;
1468       let Inst{22} = isNegCond;
1469       let Inst{18-16} = src1;
1470       let Inst{13} = isTak;
1471       let Inst{12-8} = src2;
1472       let Inst{21-20} = offset{10-9};
1473       let Inst{7-1} = offset{8-2};
1474 }
1475
1476 multiclass NVJri_cond<string mnemonic, bits<3> majOp, bit isNegCond> {
1477   // Branch not taken:
1478   def _nt_V4: NVJri_template<mnemonic, majOp, isNegCond, 0>;
1479   // Branch taken:
1480   def _t_V4: NVJri_template<mnemonic, majOp, isNegCond, 1>;
1481 }
1482
1483 multiclass NVJri_base<string mnemonic, string BaseOp, bits<3> majOp> {
1484   let BaseOpcode = BaseOp#_NVJri in {
1485     defm _t_Jumpnv : NVJri_cond<mnemonic, majOp, 0>; // True Cond
1486     defm _f_Jumpnv : NVJri_cond<mnemonic, majOp, 1>; // False cond
1487   }
1488 }
1489
1490 // if ([!]cmp.eq(Ns.new,#U5)) jump:[n]t #r9:2
1491 // if ([!]cmp.gt(Ns.new,#U5)) jump:[n]t #r9:2
1492 // if ([!]cmp.gtu(Ns.new,#U5)) jump:[n]t #r9:2
1493
1494 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1495     Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT,
1496     isCodeGenOnly = 0 in {
1497   defm CMPEQri  : NVJri_base<"cmp.eq", "CMPEQ", 0b000>, PredRel;
1498   defm CMPGTri  : NVJri_base<"cmp.gt", "CMPGT", 0b001>, PredRel;
1499   defm CMPGTUri : NVJri_base<"cmp.gtu", "CMPGTU", 0b010>, PredRel;
1500 }
1501
1502 //===----------------------------------------------------------------------===//
1503 // multiclass/template class for the new-value compare jumps instruction
1504 // with a register and an hardcoded 0/-1 immediate value.
1505 //===----------------------------------------------------------------------===//
1506
1507 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 11,
1508     opExtentAlign = 2 in
1509 class NVJ_ConstImm_template<string mnemonic, bits<3> majOp, string ImmVal,
1510                             bit isNegCond, bit isTak>
1511   : NVInst_V4<(outs),
1512     (ins IntRegs:$src1, brtarget:$offset),
1513     "if ("#!if(isNegCond, "!","")#mnemonic
1514     #"($src1.new, #"#ImmVal#")) jump:"
1515     #!if(isTak, "t","nt")#" $offset", []> {
1516
1517       let isTaken = isTak;
1518       let isPredicatedFalse = isNegCond;
1519       let isTaken = isTak;
1520
1521       bits<3> src1;
1522       bits<11> offset;
1523       let IClass = 0b0010;
1524       let Inst{26} = 0b1;
1525       let Inst{25-23} = majOp;
1526       let Inst{22} = isNegCond;
1527       let Inst{18-16} = src1;
1528       let Inst{13} = isTak;
1529       let Inst{21-20} = offset{10-9};
1530       let Inst{7-1} = offset{8-2};
1531 }
1532
1533 multiclass NVJ_ConstImm_cond<string mnemonic, bits<3> majOp, string ImmVal,
1534                              bit isNegCond> {
1535   // Branch not taken:
1536   def _nt_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 0>;
1537   // Branch taken:
1538   def _t_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 1>;
1539 }
1540
1541 multiclass NVJ_ConstImm_base<string mnemonic, string BaseOp, bits<3> majOp,
1542                              string ImmVal> {
1543   let BaseOpcode = BaseOp#_NVJ_ConstImm in {
1544     defm _t_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 0>; // True
1545     defm _f_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 1>; // False
1546   }
1547 }
1548
1549 // if ([!]tstbit(Ns.new,#0)) jump:[n]t #r9:2
1550 // if ([!]cmp.eq(Ns.new,#-1)) jump:[n]t #r9:2
1551 // if ([!]cmp.gt(Ns.new,#-1)) jump:[n]t #r9:2
1552
1553 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator=1,
1554     Defs = [PC], hasSideEffects = 0, isCodeGenOnly = 0 in {
1555   defm TSTBIT0  : NVJ_ConstImm_base<"tstbit", "TSTBIT", 0b011, "0">, PredRel;
1556   defm CMPEQn1  : NVJ_ConstImm_base<"cmp.eq", "CMPEQ",  0b100, "-1">, PredRel;
1557   defm CMPGTn1  : NVJ_ConstImm_base<"cmp.gt", "CMPGT",  0b101, "-1">, PredRel;
1558 }
1559
1560 // J4_hintjumpr: Hint indirect conditional jump.
1561 let isBranch = 1, isIndirectBranch = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1562 def J4_hintjumpr: JRInst <
1563   (outs),
1564   (ins IntRegs:$Rs),
1565   "hintjr($Rs)"> {
1566     bits<5> Rs;
1567     let IClass = 0b0101;
1568     let Inst{27-21} = 0b0010101;
1569     let Inst{20-16} = Rs;
1570   }
1571
1572 //===----------------------------------------------------------------------===//
1573 // NV/J -
1574 //===----------------------------------------------------------------------===//
1575
1576 //===----------------------------------------------------------------------===//
1577 // CR +
1578 //===----------------------------------------------------------------------===//
1579
1580 // PC-relative add
1581 let hasNewValue = 1, isExtendable = 1, opExtendable = 1,
1582     isExtentSigned = 0, opExtentBits = 6, hasSideEffects = 0,
1583     Uses = [PC], validSubTargets = HasV4SubT in
1584 def C4_addipc : CRInst <(outs IntRegs:$Rd), (ins u6Ext:$u6),
1585   "$Rd = add(pc, #$u6)", [], "", CR_tc_2_SLOT3 > {
1586     bits<5> Rd;
1587     bits<6> u6;
1588
1589     let IClass = 0b0110;
1590     let Inst{27-16} = 0b101001001001;
1591     let Inst{12-7} = u6;
1592     let Inst{4-0} = Rd;
1593   }
1594
1595
1596
1597 let hasSideEffects = 0 in
1598 class T_LOGICAL_3OP<string MnOp1, string MnOp2, bits<2> OpBits, bit IsNeg>
1599     : CRInst<(outs PredRegs:$Pd),
1600              (ins PredRegs:$Ps, PredRegs:$Pt, PredRegs:$Pu),
1601              "$Pd = " # MnOp1 # "($Ps, " # MnOp2 # "($Pt, " #
1602                    !if (IsNeg,"!","") # "$Pu))",
1603              [], "", CR_tc_2early_SLOT23> {
1604   bits<2> Pd;
1605   bits<2> Ps;
1606   bits<2> Pt;
1607   bits<2> Pu;
1608
1609   let IClass = 0b0110;
1610   let Inst{27-24} = 0b1011;
1611   let Inst{23} = IsNeg;
1612   let Inst{22-21} = OpBits;
1613   let Inst{20} = 0b1;
1614   let Inst{17-16} = Ps;
1615   let Inst{13} = 0b0;
1616   let Inst{9-8} = Pt;
1617   let Inst{7-6} = Pu;
1618   let Inst{1-0} = Pd;
1619 }
1620
1621 let isCodeGenOnly = 0 in {
1622 def C4_and_and  : T_LOGICAL_3OP<"and", "and", 0b00, 0>;
1623 def C4_and_or   : T_LOGICAL_3OP<"and", "or",  0b01, 0>;
1624 def C4_or_and   : T_LOGICAL_3OP<"or",  "and", 0b10, 0>;
1625 def C4_or_or    : T_LOGICAL_3OP<"or",  "or",  0b11, 0>;
1626 def C4_and_andn : T_LOGICAL_3OP<"and", "and", 0b00, 1>;
1627 def C4_and_orn  : T_LOGICAL_3OP<"and", "or",  0b01, 1>;
1628 def C4_or_andn  : T_LOGICAL_3OP<"or",  "and", 0b10, 1>;
1629 def C4_or_orn   : T_LOGICAL_3OP<"or",  "or",  0b11, 1>;
1630 }
1631
1632 //===----------------------------------------------------------------------===//
1633 // CR -
1634 //===----------------------------------------------------------------------===//
1635
1636 //===----------------------------------------------------------------------===//
1637 // XTYPE/ALU +
1638 //===----------------------------------------------------------------------===//
1639
1640 // Logical with-not instructions.
1641 let validSubTargets = HasV4SubT, isCodeGenOnly = 0 in {
1642   def A4_andnp : T_ALU64_logical<"and", 0b001, 1, 0, 1>;
1643   def A4_ornp  : T_ALU64_logical<"or",  0b011, 1, 0, 1>;
1644 }
1645
1646 let hasNewValue = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1647 def S4_parity: ALU64Inst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1648       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
1649   bits<5> Rd;
1650   bits<5> Rs;
1651   bits<5> Rt;
1652
1653   let IClass = 0b1101;
1654   let Inst{27-21} = 0b0101111;
1655   let Inst{20-16} = Rs;
1656   let Inst{12-8} = Rt;
1657   let Inst{4-0} = Rd;
1658 }
1659 //  Add and accumulate.
1660 //  Rd=add(Rs,add(Ru,#s6))
1661 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1, opExtentBits = 6,
1662     opExtendable = 3, isCodeGenOnly = 0 in
1663 def S4_addaddi : ALU64Inst <(outs IntRegs:$Rd),
1664                             (ins IntRegs:$Rs, IntRegs:$Ru, s6Ext:$s6),
1665   "$Rd = add($Rs, add($Ru, #$s6))" ,
1666   [(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs),
1667                            (add (i32 IntRegs:$Ru), s6_16ExtPred:$s6)))],
1668   "", ALU64_tc_2_SLOT23> {
1669     bits<5> Rd;
1670     bits<5> Rs;
1671     bits<5> Ru;
1672     bits<6> s6;
1673
1674     let IClass = 0b1101;
1675
1676     let Inst{27-23} = 0b10110;
1677     let Inst{22-21} = s6{5-4};
1678     let Inst{20-16} = Rs;
1679     let Inst{13}    = s6{3};
1680     let Inst{12-8}  = Rd;
1681     let Inst{7-5}   = s6{2-0};
1682     let Inst{4-0}   = Ru;
1683   }
1684
1685 let isExtentSigned = 1, hasSideEffects = 0, hasNewValue = 1, isExtendable = 1,
1686     opExtentBits = 6, opExtendable = 2, isCodeGenOnly = 0 in
1687 def S4_subaddi: ALU64Inst <(outs IntRegs:$Rd),
1688                            (ins IntRegs:$Rs, s6Ext:$s6, IntRegs:$Ru),
1689   "$Rd = add($Rs, sub(#$s6, $Ru))",
1690   [], "", ALU64_tc_2_SLOT23> {
1691     bits<5> Rd;
1692     bits<5> Rs;
1693     bits<6> s6;
1694     bits<5> Ru;
1695
1696     let IClass = 0b1101;
1697
1698     let Inst{27-23} = 0b10111;
1699     let Inst{22-21} = s6{5-4};
1700     let Inst{20-16} = Rs;
1701     let Inst{13}    = s6{3};
1702     let Inst{12-8}  = Rd;
1703     let Inst{7-5}   = s6{2-0};
1704     let Inst{4-0}   = Ru;
1705   }
1706
1707 // Extract bitfield
1708 // Rdd=extract(Rss,#u6,#U6)
1709 // Rdd=extract(Rss,Rtt)
1710 // Rd=extract(Rs,Rtt)
1711 // Rd=extract(Rs,#u5,#U5)
1712
1713 let isCodeGenOnly = 0 in {
1714 def S4_extractp_rp : T_S3op_64 < "extract",  0b11, 0b100, 0>;
1715 def S4_extractp    : T_S2op_extract <"extract",  0b1010, DoubleRegs, u6Imm>;
1716 }
1717
1718 let hasNewValue = 1, isCodeGenOnly = 0 in {
1719   def S4_extract_rp : T_S3op_extract<"extract",  0b01>;
1720   def S4_extract    : T_S2op_extract <"extract",  0b1101, IntRegs, u5Imm>;
1721 }
1722
1723 let Itinerary = M_tc_3x_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
1724   def M4_mac_up_s1_sat: T_MType_acc_rr<"+= mpy", 0b011, 0b000, 0, [], 0, 1, 1>;
1725   def M4_nac_up_s1_sat: T_MType_acc_rr<"-= mpy", 0b011, 0b001, 0, [], 0, 1, 1>;
1726 }
1727
1728 // Logical xor with xor accumulation.
1729 // Rxx^=xor(Rss,Rtt)
1730 let hasSideEffects = 0, isCodeGenOnly = 0 in
1731 def M4_xor_xacc
1732   : SInst <(outs DoubleRegs:$Rxx),
1733            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, DoubleRegs:$Rtt),
1734   "$Rxx ^= xor($Rss, $Rtt)",
1735   [(set (i64 DoubleRegs:$Rxx),
1736    (xor (i64 DoubleRegs:$dst2), (xor (i64 DoubleRegs:$Rss),
1737                                      (i64 DoubleRegs:$Rtt))))],
1738   "$dst2 = $Rxx", S_3op_tc_1_SLOT23> {
1739     bits<5> Rxx;
1740     bits<5> Rss;
1741     bits<5> Rtt;
1742
1743     let IClass = 0b1100;
1744
1745     let Inst{27-23} = 0b10101;
1746     let Inst{20-16} = Rss;
1747     let Inst{12-8}  = Rtt;
1748     let Inst{4-0}   = Rxx;
1749   }
1750
1751 // Split bitfield
1752 let isCodeGenOnly = 0 in
1753 def A4_bitspliti : T_S2op_2_di <"bitsplit", 0b110, 0b100>;
1754
1755 // Arithmetic/Convergent round
1756 let isCodeGenOnly = 0 in
1757 def A4_cround_ri : T_S2op_2_ii <"cround", 0b111, 0b000>;
1758
1759 let isCodeGenOnly = 0 in
1760 def A4_round_ri  : T_S2op_2_ii <"round", 0b111, 0b100>;
1761
1762 let Defs = [USR_OVF], isCodeGenOnly = 0 in
1763 def A4_round_ri_sat : T_S2op_2_ii <"round", 0b111, 0b110, 1>;
1764
1765 // Logical-logical words.
1766 // Compound or-and -- Rx=or(Ru,and(Rx,#s10))
1767 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1, opExtentBits = 10,
1768     opExtendable = 3, isCodeGenOnly = 0 in
1769 def S4_or_andix:
1770   ALU64Inst<(outs IntRegs:$Rx),
1771             (ins IntRegs:$Ru, IntRegs:$_src_, s10Ext:$s10),
1772   "$Rx = or($Ru, and($_src_, #$s10))" ,
1773   [(set (i32 IntRegs:$Rx),
1774         (or (i32 IntRegs:$Ru), (and (i32 IntRegs:$_src_), s10ExtPred:$s10)))] ,
1775   "$_src_ = $Rx", ALU64_tc_2_SLOT23> {
1776     bits<5> Rx;
1777     bits<5> Ru;
1778     bits<10> s10;
1779
1780     let IClass = 0b1101;
1781
1782     let Inst{27-22} = 0b101001;
1783     let Inst{20-16} = Rx;
1784     let Inst{21}    = s10{9};
1785     let Inst{13-5}  = s10{8-0};
1786     let Inst{4-0}   = Ru;
1787   }
1788
1789 // Miscellaneous ALU64 instructions.
1790 //
1791 let hasNewValue = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1792 def A4_modwrapu: ALU64Inst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1793       "$Rd = modwrap($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
1794   bits<5> Rd;
1795   bits<5> Rs;
1796   bits<5> Rt;
1797
1798   let IClass = 0b1101;
1799   let Inst{27-21} = 0b0011111;
1800   let Inst{20-16} = Rs;
1801   let Inst{12-8} = Rt;
1802   let Inst{7-5} = 0b111;
1803   let Inst{4-0} = Rd;
1804 }
1805
1806 let hasSideEffects = 0, isCodeGenOnly = 0 in
1807 def A4_bitsplit: ALU64Inst<(outs DoubleRegs:$Rd),
1808       (ins IntRegs:$Rs, IntRegs:$Rt),
1809       "$Rd = bitsplit($Rs, $Rt)", [], "", ALU64_tc_1_SLOT23> {
1810   bits<5> Rd;
1811   bits<5> Rs;
1812   bits<5> Rt;
1813
1814   let IClass = 0b1101;
1815   let Inst{27-24} = 0b0100;
1816   let Inst{21} = 0b1;
1817   let Inst{20-16} = Rs;
1818   let Inst{12-8} = Rt;
1819   let Inst{4-0} = Rd;
1820 }
1821
1822 let isCodeGenOnly = 0 in {
1823 // Rx[&|]=xor(Rs,Rt)
1824 def M4_or_xor   : T_MType_acc_rr < "|= xor", 0b110, 0b001, 0>;
1825 def M4_and_xor  : T_MType_acc_rr < "&= xor", 0b010, 0b010, 0>;
1826
1827 // Rx[&|^]=or(Rs,Rt)
1828 def M4_xor_or   : T_MType_acc_rr < "^= or",  0b110, 0b011, 0>;
1829
1830 let CextOpcode = "ORr_ORr" in
1831 def M4_or_or    : T_MType_acc_rr < "|= or",  0b110, 0b000, 0>;
1832 def M4_and_or   : T_MType_acc_rr < "&= or",  0b010, 0b001, 0>;
1833
1834 // Rx[&|^]=and(Rs,Rt)
1835 def M4_xor_and  : T_MType_acc_rr < "^= and", 0b110, 0b010, 0>;
1836
1837 let CextOpcode = "ORr_ANDr" in
1838 def M4_or_and   : T_MType_acc_rr < "|= and", 0b010, 0b011, 0>;
1839 def M4_and_and  : T_MType_acc_rr < "&= and", 0b010, 0b000, 0>;
1840
1841 // Rx[&|^]=and(Rs,~Rt)
1842 def M4_xor_andn : T_MType_acc_rr < "^= and", 0b001, 0b010, 0, [], 1>;
1843 def M4_or_andn  : T_MType_acc_rr < "|= and", 0b001, 0b000, 0, [], 1>;
1844 def M4_and_andn : T_MType_acc_rr < "&= and", 0b001, 0b001, 0, [], 1>;
1845 }
1846
1847 // Compound or-or and or-and
1848 let isExtentSigned = 1, InputType = "imm", hasNewValue = 1, isExtendable = 1,
1849     opExtentBits = 10, opExtendable = 3 in
1850 class T_CompOR <string mnemonic, bits<2> MajOp, SDNode OpNode>
1851   : MInst_acc <(outs IntRegs:$Rx),
1852                (ins IntRegs:$src1, IntRegs:$Rs, s10Ext:$s10),
1853   "$Rx |= "#mnemonic#"($Rs, #$s10)",
1854   [(set (i32 IntRegs:$Rx), (or (i32 IntRegs:$src1),
1855                            (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10)))],
1856   "$src1 = $Rx", ALU64_tc_2_SLOT23>, ImmRegRel {
1857     bits<5> Rx;
1858     bits<5> Rs;
1859     bits<10> s10;
1860
1861     let IClass = 0b1101;
1862
1863     let Inst{27-24} = 0b1010;
1864     let Inst{23-22} = MajOp;
1865     let Inst{20-16} = Rs;
1866     let Inst{21}    = s10{9};
1867     let Inst{13-5}  = s10{8-0};
1868     let Inst{4-0}   = Rx;
1869   }
1870
1871 let CextOpcode = "ORr_ANDr", isCodeGenOnly = 0 in
1872 def S4_or_andi : T_CompOR <"and", 0b00, and>;
1873
1874 let CextOpcode = "ORr_ORr", isCodeGenOnly = 0 in
1875 def S4_or_ori : T_CompOR <"or", 0b10, or>;
1876
1877 //  Add and accumulate.
1878 //  Rd=add(Rs,add(Ru,#s6))
1879 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 6,
1880 validSubTargets = HasV4SubT in
1881 def ADDr_ADDri_V4 : MInst<(outs IntRegs:$dst),
1882           (ins IntRegs:$src1, IntRegs:$src2, s6Ext:$src3),
1883           "$dst = add($src1, add($src2, #$src3))",
1884           [(set (i32 IntRegs:$dst),
1885            (add (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1886                                           s6_16ExtPred:$src3)))]>,
1887           Requires<[HasV4T]>;
1888
1889 //  Rd=add(Rs,sub(#s6,Ru))
1890 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1891 validSubTargets = HasV4SubT in
1892 def ADDr_SUBri_V4 : MInst<(outs IntRegs:$dst),
1893           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1894           "$dst = add($src1, sub(#$src2, $src3))",
1895           [(set (i32 IntRegs:$dst),
1896            (add (i32 IntRegs:$src1), (sub s6_10ExtPred:$src2,
1897                                           (i32 IntRegs:$src3))))]>,
1898           Requires<[HasV4T]>;
1899
1900 // Generates the same instruction as ADDr_SUBri_V4 but matches different
1901 // pattern.
1902 //  Rd=add(Rs,sub(#s6,Ru))
1903 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1904 validSubTargets = HasV4SubT in
1905 def ADDri_SUBr_V4 : MInst<(outs IntRegs:$dst),
1906           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1907           "$dst = add($src1, sub(#$src2, $src3))",
1908           [(set (i32 IntRegs:$dst),
1909                 (sub (add (i32 IntRegs:$src1), s6_10ExtPred:$src2),
1910                      (i32 IntRegs:$src3)))]>,
1911           Requires<[HasV4T]>;
1912
1913
1914 //  Add or subtract doublewords with carry.
1915 //TODO:
1916 //  Rdd=add(Rss,Rtt,Px):carry
1917 //TODO:
1918 //  Rdd=sub(Rss,Rtt,Px):carry
1919
1920
1921 //  Logical doublewords.
1922 //  Rdd=and(Rtt,~Rss)
1923 let validSubTargets = HasV4SubT in
1924 def ANDd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
1925           (ins DoubleRegs:$src1, DoubleRegs:$src2),
1926           "$dst = and($src1, ~$src2)",
1927           [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
1928                                       (not (i64 DoubleRegs:$src2))))]>,
1929           Requires<[HasV4T]>;
1930
1931 //  Rdd=or(Rtt,~Rss)
1932 let validSubTargets = HasV4SubT in
1933 def ORd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
1934           (ins DoubleRegs:$src1, DoubleRegs:$src2),
1935           "$dst = or($src1, ~$src2)",
1936           [(set (i64 DoubleRegs:$dst),
1937            (or (i64 DoubleRegs:$src1), (not (i64 DoubleRegs:$src2))))]>,
1938           Requires<[HasV4T]>;
1939
1940
1941 //  Logical-logical doublewords.
1942 //  Rxx^=xor(Rss,Rtt)
1943 let validSubTargets = HasV4SubT in
1944 def XORd_XORdd: MInst_acc<(outs DoubleRegs:$dst),
1945           (ins DoubleRegs:$src1, DoubleRegs:$src2, DoubleRegs:$src3),
1946           "$dst ^= xor($src2, $src3)",
1947           [(set (i64 DoubleRegs:$dst),
1948            (xor (i64 DoubleRegs:$src1), (xor (i64 DoubleRegs:$src2),
1949                                              (i64 DoubleRegs:$src3))))],
1950           "$src1 = $dst">,
1951           Requires<[HasV4T]>;
1952
1953
1954 // Logical-logical words.
1955 // Rx=or(Ru,and(Rx,#s10))
1956 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1957 validSubTargets = HasV4SubT in
1958 def ORr_ANDri_V4 : MInst_acc<(outs IntRegs:$dst),
1959             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1960             "$dst = or($src1, and($src2, #$src3))",
1961             [(set (i32 IntRegs:$dst),
1962                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1963                                                 s10ExtPred:$src3)))],
1964             "$src2 = $dst">,
1965             Requires<[HasV4T]>;
1966
1967 // Rx[&|^]=and(Rs,Rt)
1968 // Rx&=and(Rs,Rt)
1969 let validSubTargets = HasV4SubT in
1970 def ANDr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1971             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1972             "$dst &= and($src2, $src3)",
1973             [(set (i32 IntRegs:$dst),
1974                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1975                                                  (i32 IntRegs:$src3))))],
1976             "$src1 = $dst">,
1977             Requires<[HasV4T]>;
1978
1979 // Rx|=and(Rs,Rt)
1980 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "reg" in
1981 def ORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1982             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1983             "$dst |= and($src2, $src3)",
1984             [(set (i32 IntRegs:$dst),
1985                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1986                                                 (i32 IntRegs:$src3))))],
1987             "$src1 = $dst">,
1988             Requires<[HasV4T]>, ImmRegRel;
1989
1990 // Rx^=and(Rs,Rt)
1991 let validSubTargets = HasV4SubT in
1992 def XORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1993             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1994             "$dst ^= and($src2, $src3)",
1995             [(set (i32 IntRegs:$dst),
1996              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1997                                             (i32 IntRegs:$src3))))],
1998             "$src1 = $dst">,
1999             Requires<[HasV4T]>;
2000
2001 // Rx[&|^]=and(Rs,~Rt)
2002 // Rx&=and(Rs,~Rt)
2003 let validSubTargets = HasV4SubT in
2004 def ANDr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
2005             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2006             "$dst &= and($src2, ~$src3)",
2007             [(set (i32 IntRegs:$dst),
2008                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
2009                                                  (not (i32 IntRegs:$src3)))))],
2010             "$src1 = $dst">,
2011             Requires<[HasV4T]>;
2012
2013 // Rx|=and(Rs,~Rt)
2014 let validSubTargets = HasV4SubT in
2015 def ORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
2016             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2017             "$dst |= and($src2, ~$src3)",
2018             [(set (i32 IntRegs:$dst),
2019              (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
2020                                            (not (i32 IntRegs:$src3)))))],
2021             "$src1 = $dst">,
2022             Requires<[HasV4T]>;
2023
2024 // Rx^=and(Rs,~Rt)
2025 let validSubTargets = HasV4SubT in
2026 def XORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
2027             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2028             "$dst ^= and($src2, ~$src3)",
2029             [(set (i32 IntRegs:$dst),
2030              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
2031                                             (not (i32 IntRegs:$src3)))))],
2032             "$src1 = $dst">,
2033             Requires<[HasV4T]>;
2034
2035 // Rx[&|^]=or(Rs,Rt)
2036 // Rx&=or(Rs,Rt)
2037 let validSubTargets = HasV4SubT in
2038 def ANDr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
2039             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2040             "$dst &= or($src2, $src3)",
2041             [(set (i32 IntRegs:$dst),
2042                   (and (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
2043                                                 (i32 IntRegs:$src3))))],
2044             "$src1 = $dst">,
2045             Requires<[HasV4T]>;
2046
2047 // Rx|=or(Rs,Rt)
2048 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "reg" in
2049 def ORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
2050             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2051             "$dst |= or($src2, $src3)",
2052             [(set (i32 IntRegs:$dst),
2053                   (or (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
2054                                                (i32 IntRegs:$src3))))],
2055             "$src1 = $dst">,
2056             Requires<[HasV4T]>, ImmRegRel;
2057
2058 // Rx^=or(Rs,Rt)
2059 let validSubTargets = HasV4SubT in
2060 def XORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
2061             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2062             "$dst ^= or($src2, $src3)",
2063             [(set (i32 IntRegs:$dst),
2064              (xor (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
2065                                            (i32 IntRegs:$src3))))],
2066             "$src1 = $dst">,
2067             Requires<[HasV4T]>;
2068
2069 // Rx[&|^]=xor(Rs,Rt)
2070 // Rx&=xor(Rs,Rt)
2071 let validSubTargets = HasV4SubT in
2072 def ANDr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
2073             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2074             "$dst &= xor($src2, $src3)",
2075             [(set (i32 IntRegs:$dst),
2076                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
2077                                                  (i32 IntRegs:$src3))))],
2078             "$src1 = $dst">,
2079             Requires<[HasV4T]>;
2080
2081 // Rx|=xor(Rs,Rt)
2082 let validSubTargets = HasV4SubT in
2083 def ORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
2084             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2085             "$dst |= xor($src2, $src3)",
2086             [(set (i32 IntRegs:$dst),
2087                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
2088                                                  (i32 IntRegs:$src3))))],
2089             "$src1 = $dst">,
2090             Requires<[HasV4T]>;
2091
2092 // Rx^=xor(Rs,Rt)
2093 let validSubTargets = HasV4SubT in
2094 def XORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
2095             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
2096             "$dst ^= xor($src2, $src3)",
2097             [(set (i32 IntRegs:$dst),
2098              (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
2099                                             (i32 IntRegs:$src3))))],
2100             "$src1 = $dst">,
2101             Requires<[HasV4T]>;
2102
2103 // Rx|=and(Rs,#s10)
2104 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
2105 validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "imm" in
2106 def ORr_ANDri2_V4 : MInst_acc<(outs IntRegs:$dst),
2107             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
2108             "$dst |= and($src2, #$src3)",
2109             [(set (i32 IntRegs:$dst),
2110                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
2111                                                 s10ExtPred:$src3)))],
2112             "$src1 = $dst">,
2113             Requires<[HasV4T]>, ImmRegRel;
2114
2115 // Rx|=or(Rs,#s10)
2116 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
2117 validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "imm" in
2118 def ORr_ORri_V4 : MInst_acc<(outs IntRegs:$dst),
2119             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
2120             "$dst |= or($src2, #$src3)",
2121             [(set (i32 IntRegs:$dst),
2122                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
2123                                                 s10ExtPred:$src3)))],
2124             "$src1 = $dst">,
2125             Requires<[HasV4T]>, ImmRegRel;
2126
2127
2128 //    Modulo wrap
2129 //        Rd=modwrap(Rs,Rt)
2130 //    Round
2131 //        Rd=cround(Rs,#u5)
2132 //        Rd=cround(Rs,Rt)
2133 //        Rd=round(Rs,#u5)[:sat]
2134 //        Rd=round(Rs,Rt)[:sat]
2135 //    Vector reduce add unsigned halfwords
2136 //        Rd=vraddh(Rss,Rtt)
2137 //    Vector add bytes
2138 //        Rdd=vaddb(Rss,Rtt)
2139 //    Vector conditional negate
2140 //        Rdd=vcnegh(Rss,Rt)
2141 //        Rxx+=vrcnegh(Rss,Rt)
2142 //    Vector maximum bytes
2143 //        Rdd=vmaxb(Rtt,Rss)
2144 //    Vector reduce maximum halfwords
2145 //        Rxx=vrmaxh(Rss,Ru)
2146 //        Rxx=vrmaxuh(Rss,Ru)
2147 //    Vector reduce maximum words
2148 //        Rxx=vrmaxuw(Rss,Ru)
2149 //        Rxx=vrmaxw(Rss,Ru)
2150 //    Vector minimum bytes
2151 //        Rdd=vminb(Rtt,Rss)
2152 //    Vector reduce minimum halfwords
2153 //        Rxx=vrminh(Rss,Ru)
2154 //        Rxx=vrminuh(Rss,Ru)
2155 //    Vector reduce minimum words
2156 //        Rxx=vrminuw(Rss,Ru)
2157 //        Rxx=vrminw(Rss,Ru)
2158 //    Vector subtract bytes
2159 //        Rdd=vsubb(Rss,Rtt)
2160
2161 //===----------------------------------------------------------------------===//
2162 // XTYPE/ALU -
2163 //===----------------------------------------------------------------------===//
2164
2165
2166 //===----------------------------------------------------------------------===//
2167 // XTYPE/MPY +
2168 //===----------------------------------------------------------------------===//
2169
2170 // Multiply and user lower result.
2171 // Rd=add(#u6,mpyi(Rs,#U6))
2172 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
2173 validSubTargets = HasV4SubT in
2174 def ADDi_MPYri_V4 : MInst<(outs IntRegs:$dst),
2175             (ins u6Ext:$src1, IntRegs:$src2, u6Imm:$src3),
2176             "$dst = add(#$src1, mpyi($src2, #$src3))",
2177             [(set (i32 IntRegs:$dst),
2178                   (add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
2179                        u6ExtPred:$src1))]>,
2180             Requires<[HasV4T]>;
2181
2182 // Rd=add(##,mpyi(Rs,#U6))
2183 def : Pat <(add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
2184                      (HexagonCONST32 tglobaladdr:$src1)),
2185            (i32 (ADDi_MPYri_V4 tglobaladdr:$src1, IntRegs:$src2,
2186                                u6ImmPred:$src3))>;
2187
2188 // Rd=add(#u6,mpyi(Rs,Rt))
2189 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
2190 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
2191 def ADDi_MPYrr_V4 : MInst<(outs IntRegs:$dst),
2192             (ins u6Ext:$src1, IntRegs:$src2, IntRegs:$src3),
2193             "$dst = add(#$src1, mpyi($src2, $src3))",
2194             [(set (i32 IntRegs:$dst),
2195                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2196                        u6ExtPred:$src1))]>,
2197             Requires<[HasV4T]>, ImmRegRel;
2198
2199 // Rd=add(##,mpyi(Rs,Rt))
2200 def : Pat <(add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2201                      (HexagonCONST32 tglobaladdr:$src1)),
2202            (i32 (ADDi_MPYrr_V4 tglobaladdr:$src1, IntRegs:$src2,
2203                                IntRegs:$src3))>;
2204
2205 // Rd=add(Ru,mpyi(#u6:2,Rs))
2206 let validSubTargets = HasV4SubT in
2207 def ADDr_MPYir_V4 : MInst<(outs IntRegs:$dst),
2208             (ins IntRegs:$src1, u6Imm:$src2, IntRegs:$src3),
2209             "$dst = add($src1, mpyi(#$src2, $src3))",
2210             [(set (i32 IntRegs:$dst),
2211              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src3),
2212                                             u6_2ImmPred:$src2)))]>,
2213             Requires<[HasV4T]>;
2214
2215 // Rd=add(Ru,mpyi(Rs,#u6))
2216 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 6,
2217 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
2218 def ADDr_MPYri_V4 : MInst<(outs IntRegs:$dst),
2219             (ins IntRegs:$src1, IntRegs:$src2, u6Ext:$src3),
2220             "$dst = add($src1, mpyi($src2, #$src3))",
2221             [(set (i32 IntRegs:$dst),
2222                   (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
2223                                                  u6ExtPred:$src3)))]>,
2224             Requires<[HasV4T]>, ImmRegRel;
2225
2226 // Rx=add(Ru,mpyi(Rx,Rs))
2227 let validSubTargets = HasV4SubT, InputType = "reg", CextOpcode = "ADD_MPY" in
2228 def ADDr_MPYrr_V4 : MInst_acc<(outs IntRegs:$dst),
2229             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2230             "$dst = add($src1, mpyi($src2, $src3))",
2231             [(set (i32 IntRegs:$dst),
2232              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
2233                                             (i32 IntRegs:$src3))))],
2234             "$src2 = $dst">,
2235             Requires<[HasV4T]>, ImmRegRel;
2236
2237
2238 // Polynomial multiply words
2239 // Rdd=pmpyw(Rs,Rt)
2240 // Rxx^=pmpyw(Rs,Rt)
2241
2242 // Vector reduce multiply word by signed half (32x16)
2243 // Rdd=vrmpyweh(Rss,Rtt)[:<<1]
2244 // Rdd=vrmpywoh(Rss,Rtt)[:<<1]
2245 // Rxx+=vrmpyweh(Rss,Rtt)[:<<1]
2246 // Rxx+=vrmpywoh(Rss,Rtt)[:<<1]
2247
2248 // Multiply and use upper result
2249 // Rd=mpy(Rs,Rt.H):<<1:sat
2250 // Rd=mpy(Rs,Rt.L):<<1:sat
2251 // Rd=mpy(Rs,Rt):<<1
2252 // Rd=mpy(Rs,Rt):<<1:sat
2253 // Rd=mpysu(Rs,Rt)
2254 // Rx+=mpy(Rs,Rt):<<1:sat
2255 // Rx-=mpy(Rs,Rt):<<1:sat
2256
2257 // Vector multiply bytes
2258 // Rdd=vmpybsu(Rs,Rt)
2259 // Rdd=vmpybu(Rs,Rt)
2260 // Rxx+=vmpybsu(Rs,Rt)
2261 // Rxx+=vmpybu(Rs,Rt)
2262
2263 // Vector polynomial multiply halfwords
2264 // Rdd=vpmpyh(Rs,Rt)
2265 // Rxx^=vpmpyh(Rs,Rt)
2266
2267 //===----------------------------------------------------------------------===//
2268 // XTYPE/MPY -
2269 //===----------------------------------------------------------------------===//
2270
2271
2272 //===----------------------------------------------------------------------===//
2273 // XTYPE/SHIFT +
2274 //===----------------------------------------------------------------------===//
2275
2276 // Shift by immediate and accumulate.
2277 // Rx=add(#u8,asl(Rx,#U5))
2278 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2279 validSubTargets = HasV4SubT in
2280 def ADDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2281             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2282             "$dst = add(#$src1, asl($src2, #$src3))",
2283             [(set (i32 IntRegs:$dst),
2284                   (add (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2285                        u8ExtPred:$src1))],
2286             "$src2 = $dst">,
2287             Requires<[HasV4T]>;
2288
2289 // Rx=add(#u8,lsr(Rx,#U5))
2290 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2291 validSubTargets = HasV4SubT in
2292 def ADDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2293             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2294             "$dst = add(#$src1, lsr($src2, #$src3))",
2295             [(set (i32 IntRegs:$dst),
2296                   (add (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2297                        u8ExtPred:$src1))],
2298             "$src2 = $dst">,
2299             Requires<[HasV4T]>;
2300
2301 // Rx=sub(#u8,asl(Rx,#U5))
2302 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2303 validSubTargets = HasV4SubT in
2304 def SUBi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2305             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2306             "$dst = sub(#$src1, asl($src2, #$src3))",
2307             [(set (i32 IntRegs:$dst),
2308                   (sub (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2309                        u8ExtPred:$src1))],
2310             "$src2 = $dst">,
2311             Requires<[HasV4T]>;
2312
2313 // Rx=sub(#u8,lsr(Rx,#U5))
2314 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2315 validSubTargets = HasV4SubT in
2316 def SUBi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2317             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2318             "$dst = sub(#$src1, lsr($src2, #$src3))",
2319             [(set (i32 IntRegs:$dst),
2320                   (sub (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2321                        u8ExtPred:$src1))],
2322             "$src2 = $dst">,
2323             Requires<[HasV4T]>;
2324
2325
2326 //Shift by immediate and logical.
2327 //Rx=and(#u8,asl(Rx,#U5))
2328 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2329 validSubTargets = HasV4SubT in
2330 def ANDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2331             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2332             "$dst = and(#$src1, asl($src2, #$src3))",
2333             [(set (i32 IntRegs:$dst),
2334                   (and (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2335                        u8ExtPred:$src1))],
2336             "$src2 = $dst">,
2337             Requires<[HasV4T]>;
2338
2339 //Rx=and(#u8,lsr(Rx,#U5))
2340 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2341 validSubTargets = HasV4SubT in
2342 def ANDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2343             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2344             "$dst = and(#$src1, lsr($src2, #$src3))",
2345             [(set (i32 IntRegs:$dst),
2346                   (and (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2347                        u8ExtPred:$src1))],
2348             "$src2 = $dst">,
2349             Requires<[HasV4T]>;
2350
2351 //Rx=or(#u8,asl(Rx,#U5))
2352 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2353 AddedComplexity = 30, validSubTargets = HasV4SubT in
2354 def ORi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2355             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2356             "$dst = or(#$src1, asl($src2, #$src3))",
2357             [(set (i32 IntRegs:$dst),
2358                   (or (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2359                       u8ExtPred:$src1))],
2360             "$src2 = $dst">,
2361             Requires<[HasV4T]>;
2362
2363 //Rx=or(#u8,lsr(Rx,#U5))
2364 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2365 AddedComplexity = 30, validSubTargets = HasV4SubT in
2366 def ORi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2367             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2368             "$dst = or(#$src1, lsr($src2, #$src3))",
2369             [(set (i32 IntRegs:$dst),
2370                   (or (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2371                       u8ExtPred:$src1))],
2372             "$src2 = $dst">,
2373             Requires<[HasV4T]>;
2374
2375
2376 //Shift by register.
2377 //Rd=lsl(#s6,Rt)
2378 let validSubTargets = HasV4SubT in {
2379 def LSLi_V4 : MInst<(outs IntRegs:$dst), (ins s6Imm:$src1, IntRegs:$src2),
2380             "$dst = lsl(#$src1, $src2)",
2381             [(set (i32 IntRegs:$dst), (shl s6ImmPred:$src1,
2382                                            (i32 IntRegs:$src2)))]>,
2383             Requires<[HasV4T]>;
2384
2385
2386 //Shift by register and logical.
2387 //Rxx^=asl(Rss,Rt)
2388 def ASLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2389             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2390             "$dst ^= asl($src2, $src3)",
2391             [(set (i64 DoubleRegs:$dst),
2392                   (xor (i64 DoubleRegs:$src1), (shl (i64 DoubleRegs:$src2),
2393                                                     (i32 IntRegs:$src3))))],
2394             "$src1 = $dst">,
2395             Requires<[HasV4T]>;
2396
2397 //Rxx^=asr(Rss,Rt)
2398 def ASRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2399             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2400             "$dst ^= asr($src2, $src3)",
2401             [(set (i64 DoubleRegs:$dst),
2402                   (xor (i64 DoubleRegs:$src1), (sra (i64 DoubleRegs:$src2),
2403                                                     (i32 IntRegs:$src3))))],
2404             "$src1 = $dst">,
2405             Requires<[HasV4T]>;
2406
2407 //Rxx^=lsl(Rss,Rt)
2408 def LSLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2409             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2410             "$dst ^= lsl($src2, $src3)",
2411             [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
2412                                               (shl (i64 DoubleRegs:$src2),
2413                                                    (i32 IntRegs:$src3))))],
2414             "$src1 = $dst">,
2415             Requires<[HasV4T]>;
2416
2417 //Rxx^=lsr(Rss,Rt)
2418 def LSRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2419             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2420             "$dst ^= lsr($src2, $src3)",
2421             [(set (i64 DoubleRegs:$dst),
2422                   (xor (i64 DoubleRegs:$src1), (srl (i64 DoubleRegs:$src2),
2423                                                     (i32 IntRegs:$src3))))],
2424             "$src1 = $dst">,
2425             Requires<[HasV4T]>;
2426 }
2427
2428 //===----------------------------------------------------------------------===//
2429 // XTYPE/SHIFT -
2430 //===----------------------------------------------------------------------===//
2431
2432 //===----------------------------------------------------------------------===//
2433 // MEMOP: Word, Half, Byte
2434 //===----------------------------------------------------------------------===//
2435
2436 def MEMOPIMM : SDNodeXForm<imm, [{
2437   // Call the transformation function XformM5ToU5Imm to get the negative
2438   // immediate's positive counterpart.
2439   int32_t imm = N->getSExtValue();
2440   return XformM5ToU5Imm(imm);
2441 }]>;
2442
2443 def MEMOPIMM_HALF : SDNodeXForm<imm, [{
2444   // -1 .. -31 represented as 65535..65515
2445   // assigning to a short restores our desired signed value.
2446   // Call the transformation function XformM5ToU5Imm to get the negative
2447   // immediate's positive counterpart.
2448   int16_t imm = N->getSExtValue();
2449   return XformM5ToU5Imm(imm);
2450 }]>;
2451
2452 def MEMOPIMM_BYTE : SDNodeXForm<imm, [{
2453   // -1 .. -31 represented as 255..235
2454   // assigning to a char restores our desired signed value.
2455   // Call the transformation function XformM5ToU5Imm to get the negative
2456   // immediate's positive counterpart.
2457   int8_t imm = N->getSExtValue();
2458   return XformM5ToU5Imm(imm);
2459 }]>;
2460
2461 def SETMEMIMM : SDNodeXForm<imm, [{
2462    // Return the bit position we will set [0-31].
2463    // As an SDNode.
2464    int32_t imm = N->getSExtValue();
2465    return XformMskToBitPosU5Imm(imm);
2466 }]>;
2467
2468 def CLRMEMIMM : SDNodeXForm<imm, [{
2469    // Return the bit position we will clear [0-31].
2470    // As an SDNode.
2471    // we bit negate the value first
2472    int32_t imm = ~(N->getSExtValue());
2473    return XformMskToBitPosU5Imm(imm);
2474 }]>;
2475
2476 def SETMEMIMM_SHORT : SDNodeXForm<imm, [{
2477    // Return the bit position we will set [0-15].
2478    // As an SDNode.
2479    int16_t imm = N->getSExtValue();
2480    return XformMskToBitPosU4Imm(imm);
2481 }]>;
2482
2483 def CLRMEMIMM_SHORT : SDNodeXForm<imm, [{
2484    // Return the bit position we will clear [0-15].
2485    // As an SDNode.
2486    // we bit negate the value first
2487    int16_t imm = ~(N->getSExtValue());
2488    return XformMskToBitPosU4Imm(imm);
2489 }]>;
2490
2491 def SETMEMIMM_BYTE : SDNodeXForm<imm, [{
2492    // Return the bit position we will set [0-7].
2493    // As an SDNode.
2494    int8_t imm =  N->getSExtValue();
2495    return XformMskToBitPosU3Imm(imm);
2496 }]>;
2497
2498 def CLRMEMIMM_BYTE : SDNodeXForm<imm, [{
2499    // Return the bit position we will clear [0-7].
2500    // As an SDNode.
2501    // we bit negate the value first
2502    int8_t imm = ~(N->getSExtValue());
2503    return XformMskToBitPosU3Imm(imm);
2504 }]>;
2505
2506 //===----------------------------------------------------------------------===//
2507 // Template class for MemOp instructions with the register value.
2508 //===----------------------------------------------------------------------===//
2509 class MemOp_rr_base <string opc, bits<2> opcBits, Operand ImmOp,
2510                      string memOp, bits<2> memOpBits> :
2511       MEMInst_V4<(outs),
2512                  (ins IntRegs:$base, ImmOp:$offset, IntRegs:$delta),
2513                  opc#"($base+#$offset)"#memOp#"$delta",
2514                  []>,
2515                  Requires<[HasV4T, UseMEMOP]> {
2516
2517     bits<5> base;
2518     bits<5> delta;
2519     bits<32> offset;
2520     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2521
2522     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2523                      !if (!eq(opcBits, 0b01), offset{6-1},
2524                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2525
2526     let IClass = 0b0011;
2527     let Inst{27-24} = 0b1110;
2528     let Inst{22-21} = opcBits;
2529     let Inst{20-16} = base;
2530     let Inst{13} = 0b0;
2531     let Inst{12-7} = offsetBits;
2532     let Inst{6-5} = memOpBits;
2533     let Inst{4-0} = delta;
2534 }
2535
2536 //===----------------------------------------------------------------------===//
2537 // Template class for MemOp instructions with the immediate value.
2538 //===----------------------------------------------------------------------===//
2539 class MemOp_ri_base <string opc, bits<2> opcBits, Operand ImmOp,
2540                      string memOp, bits<2> memOpBits> :
2541       MEMInst_V4 <(outs),
2542                   (ins IntRegs:$base, ImmOp:$offset, u5Imm:$delta),
2543                   opc#"($base+#$offset)"#memOp#"#$delta"
2544                   #!if(memOpBits{1},")", ""), // clrbit, setbit - include ')'
2545                   []>,
2546                   Requires<[HasV4T, UseMEMOP]> {
2547
2548     bits<5> base;
2549     bits<5> delta;
2550     bits<32> offset;
2551     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2552
2553     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2554                      !if (!eq(opcBits, 0b01), offset{6-1},
2555                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2556
2557     let IClass = 0b0011;
2558     let Inst{27-24} = 0b1111;
2559     let Inst{22-21} = opcBits;
2560     let Inst{20-16} = base;
2561     let Inst{13} = 0b0;
2562     let Inst{12-7} = offsetBits;
2563     let Inst{6-5} = memOpBits;
2564     let Inst{4-0} = delta;
2565 }
2566
2567 // multiclass to define MemOp instructions with register operand.
2568 multiclass MemOp_rr<string opc, bits<2> opcBits, Operand ImmOp> {
2569   def _ADD#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " += ", 0b00>; // add
2570   def _SUB#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " -= ", 0b01>; // sub
2571   def _AND#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " &= ", 0b10>; // and
2572   def _OR#NAME#_V4  : MemOp_rr_base <opc, opcBits, ImmOp, " |= ", 0b11>; // or
2573 }
2574
2575 // multiclass to define MemOp instructions with immediate Operand.
2576 multiclass MemOp_ri<string opc, bits<2> opcBits, Operand ImmOp> {
2577   def _ADD#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " += ", 0b00 >;
2578   def _SUB#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " -= ", 0b01 >;
2579   def _CLRBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =clrbit(", 0b10>;
2580   def _SETBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =setbit(", 0b11>;
2581 }
2582
2583 multiclass MemOp_base <string opc, bits<2> opcBits, Operand ImmOp> {
2584   defm r : MemOp_rr <opc, opcBits, ImmOp>;
2585   defm i : MemOp_ri <opc, opcBits, ImmOp>;
2586 }
2587
2588 // Define MemOp instructions.
2589 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0,
2590 validSubTargets =HasV4SubT in {
2591   let opExtentBits = 6, accessSize = ByteAccess in
2592   defm MemOPb : MemOp_base <"memb", 0b00, u6_0Ext>;
2593
2594   let opExtentBits = 7, accessSize = HalfWordAccess in
2595   defm MemOPh : MemOp_base <"memh", 0b01, u6_1Ext>;
2596
2597   let opExtentBits = 8, accessSize = WordAccess in
2598   defm MemOPw : MemOp_base <"memw", 0b10, u6_2Ext>;
2599 }
2600
2601 //===----------------------------------------------------------------------===//
2602 // Multiclass to define 'Def Pats' for ALU operations on the memory
2603 // Here value used for the ALU operation is an immediate value.
2604 // mem[bh](Rs+#0) += #U5
2605 // mem[bh](Rs+#u6) += #U5
2606 //===----------------------------------------------------------------------===//
2607
2608 multiclass MemOpi_u5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2609                           InstHexagon MI, SDNode OpNode> {
2610   let AddedComplexity = 180 in
2611   def : Pat < (stOp (OpNode (ldOp IntRegs:$addr), u5ImmPred:$addend),
2612                     IntRegs:$addr),
2613               (MI IntRegs:$addr, #0, u5ImmPred:$addend )>;
2614
2615   let AddedComplexity = 190 in
2616   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, ExtPred:$offset)),
2617                      u5ImmPred:$addend),
2618              (add IntRegs:$base, ExtPred:$offset)),
2619        (MI IntRegs:$base, ExtPred:$offset, u5ImmPred:$addend)>;
2620 }
2621
2622 multiclass MemOpi_u5ALUOp<PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2623                           InstHexagon addMI, InstHexagon subMI> {
2624   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, addMI, add>;
2625   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, subMI, sub>;
2626 }
2627
2628 multiclass MemOpi_u5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2629   // Half Word
2630   defm : MemOpi_u5ALUOp <ldOpHalf, truncstorei16, u6_1ExtPred,
2631                          MemOPh_ADDi_V4, MemOPh_SUBi_V4>;
2632   // Byte
2633   defm : MemOpi_u5ALUOp <ldOpByte, truncstorei8, u6ExtPred,
2634                          MemOPb_ADDi_V4, MemOPb_SUBi_V4>;
2635 }
2636
2637 let Predicates = [HasV4T, UseMEMOP] in {
2638   defm : MemOpi_u5ExtType<zextloadi8, zextloadi16>; // zero extend
2639   defm : MemOpi_u5ExtType<sextloadi8, sextloadi16>; // sign extend
2640   defm : MemOpi_u5ExtType<extloadi8,  extloadi16>;  // any extend
2641
2642   // Word
2643   defm : MemOpi_u5ALUOp <load, store, u6_2ExtPred, MemOPw_ADDi_V4,
2644                          MemOPw_SUBi_V4>;
2645 }
2646
2647 //===----------------------------------------------------------------------===//
2648 // multiclass to define 'Def Pats' for ALU operations on the memory.
2649 // Here value used for the ALU operation is a negative value.
2650 // mem[bh](Rs+#0) += #m5
2651 // mem[bh](Rs+#u6) += #m5
2652 //===----------------------------------------------------------------------===//
2653
2654 multiclass MemOpi_m5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf extPred,
2655                           PatLeaf immPred, ComplexPattern addrPred,
2656                           SDNodeXForm xformFunc, InstHexagon MI> {
2657   let AddedComplexity = 190 in
2658   def : Pat <(stOp (add (ldOp IntRegs:$addr), immPred:$subend),
2659                    IntRegs:$addr),
2660              (MI IntRegs:$addr, #0, (xformFunc immPred:$subend) )>;
2661
2662   let AddedComplexity = 195 in
2663   def : Pat<(stOp (add (ldOp (add IntRegs:$base, extPred:$offset)),
2664                        immPred:$subend),
2665                   (add IntRegs:$base, extPred:$offset)),
2666             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$subend))>;
2667 }
2668
2669 multiclass MemOpi_m5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2670   // Half Word
2671   defm : MemOpi_m5Pats <ldOpHalf, truncstorei16, u6_1ExtPred, m5HImmPred,
2672                         ADDRriU6_1, MEMOPIMM_HALF, MemOPh_SUBi_V4>;
2673   // Byte
2674   defm : MemOpi_m5Pats <ldOpByte, truncstorei8, u6ExtPred, m5BImmPred,
2675                         ADDRriU6_0, MEMOPIMM_BYTE, MemOPb_SUBi_V4>;
2676 }
2677
2678 let Predicates = [HasV4T, UseMEMOP] in {
2679   defm : MemOpi_m5ExtType<zextloadi8, zextloadi16>; // zero extend
2680   defm : MemOpi_m5ExtType<sextloadi8, sextloadi16>; // sign extend
2681   defm : MemOpi_m5ExtType<extloadi8,  extloadi16>;  // any extend
2682
2683   // Word
2684   defm : MemOpi_m5Pats <load, store, u6_2ExtPred, m5ImmPred,
2685                           ADDRriU6_2, MEMOPIMM, MemOPw_SUBi_V4>;
2686 }
2687
2688 //===----------------------------------------------------------------------===//
2689 // Multiclass to define 'def Pats' for bit operations on the memory.
2690 // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2691 // mem[bhw](Rs+#u6) = [clrbit|setbit](#U5)
2692 //===----------------------------------------------------------------------===//
2693
2694 multiclass MemOpi_bitPats <PatFrag ldOp, PatFrag stOp, PatLeaf immPred,
2695                      PatLeaf extPred, ComplexPattern addrPred,
2696                      SDNodeXForm xformFunc, InstHexagon MI, SDNode OpNode> {
2697
2698   // mem[bhw](Rs+#u6:[012]) = [clrbit|setbit](#U5)
2699   let AddedComplexity = 250 in
2700   def : Pat<(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2701                           immPred:$bitend),
2702                   (add IntRegs:$base, extPred:$offset)),
2703             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$bitend))>;
2704
2705   // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2706   let AddedComplexity = 225 in
2707   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2708                            immPred:$bitend),
2709                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2710              (MI IntRegs:$addr, extPred:$offset, (xformFunc immPred:$bitend))>;
2711 }
2712
2713 multiclass MemOpi_bitExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2714   // Byte - clrbit
2715   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Clr3ImmPred, u6ExtPred,
2716                        ADDRriU6_0, CLRMEMIMM_BYTE, MemOPb_CLRBITi_V4, and>;
2717   // Byte - setbit
2718   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Set3ImmPred,  u6ExtPred,
2719                        ADDRriU6_0, SETMEMIMM_BYTE, MemOPb_SETBITi_V4, or>;
2720   // Half Word - clrbit
2721   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Clr4ImmPred, u6_1ExtPred,
2722                        ADDRriU6_1, CLRMEMIMM_SHORT, MemOPh_CLRBITi_V4, and>;
2723   // Half Word - setbit
2724   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Set4ImmPred, u6_1ExtPred,
2725                        ADDRriU6_1, SETMEMIMM_SHORT, MemOPh_SETBITi_V4, or>;
2726 }
2727
2728 let Predicates = [HasV4T, UseMEMOP] in {
2729   // mem[bh](Rs+#0) = [clrbit|setbit](#U5)
2730   // mem[bh](Rs+#u6:[01]) = [clrbit|setbit](#U5)
2731   defm : MemOpi_bitExtType<zextloadi8, zextloadi16>; // zero extend
2732   defm : MemOpi_bitExtType<sextloadi8, sextloadi16>; // sign extend
2733   defm : MemOpi_bitExtType<extloadi8,  extloadi16>;  // any extend
2734
2735   // memw(Rs+#0) = [clrbit|setbit](#U5)
2736   // memw(Rs+#u6:2) = [clrbit|setbit](#U5)
2737   defm : MemOpi_bitPats<load, store, Clr5ImmPred, u6_2ExtPred, ADDRriU6_2,
2738                        CLRMEMIMM, MemOPw_CLRBITi_V4, and>;
2739   defm : MemOpi_bitPats<load, store, Set5ImmPred, u6_2ExtPred, ADDRriU6_2,
2740                        SETMEMIMM, MemOPw_SETBITi_V4, or>;
2741 }
2742
2743 //===----------------------------------------------------------------------===//
2744 // Multiclass to define 'def Pats' for ALU operations on the memory
2745 // where addend is a register.
2746 // mem[bhw](Rs+#0) [+-&|]= Rt
2747 // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2748 //===----------------------------------------------------------------------===//
2749
2750 multiclass MemOpr_Pats <PatFrag ldOp, PatFrag stOp, ComplexPattern addrPred,
2751                      PatLeaf extPred, InstHexagon MI, SDNode OpNode> {
2752   let AddedComplexity = 141 in
2753   // mem[bhw](Rs+#0) [+-&|]= Rt
2754   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2755                            (i32 IntRegs:$addend)),
2756                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2757              (MI IntRegs:$addr, extPred:$offset, (i32 IntRegs:$addend) )>;
2758
2759   // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2760   let AddedComplexity = 150 in
2761   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2762                            (i32 IntRegs:$orend)),
2763                    (add IntRegs:$base, extPred:$offset)),
2764              (MI IntRegs:$base, extPred:$offset, (i32 IntRegs:$orend) )>;
2765 }
2766
2767 multiclass MemOPr_ALUOp<PatFrag ldOp, PatFrag stOp,
2768                         ComplexPattern addrPred, PatLeaf extPred,
2769                         InstHexagon addMI, InstHexagon subMI,
2770                         InstHexagon andMI, InstHexagon orMI > {
2771
2772   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, addMI, add>;
2773   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, subMI, sub>;
2774   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, andMI, and>;
2775   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, orMI,  or>;
2776 }
2777
2778 multiclass MemOPr_ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2779   // Half Word
2780   defm : MemOPr_ALUOp <ldOpHalf, truncstorei16, ADDRriU6_1, u6_1ExtPred,
2781                        MemOPh_ADDr_V4, MemOPh_SUBr_V4,
2782                        MemOPh_ANDr_V4, MemOPh_ORr_V4>;
2783   // Byte
2784   defm : MemOPr_ALUOp <ldOpByte, truncstorei8, ADDRriU6_0, u6ExtPred,
2785                        MemOPb_ADDr_V4, MemOPb_SUBr_V4,
2786                        MemOPb_ANDr_V4, MemOPb_ORr_V4>;
2787 }
2788
2789 // Define 'def Pats' for MemOps with register addend.
2790 let Predicates = [HasV4T, UseMEMOP] in {
2791   // Byte, Half Word
2792   defm : MemOPr_ExtType<zextloadi8, zextloadi16>; // zero extend
2793   defm : MemOPr_ExtType<sextloadi8, sextloadi16>; // sign extend
2794   defm : MemOPr_ExtType<extloadi8,  extloadi16>;  // any extend
2795   // Word
2796   defm : MemOPr_ALUOp <load, store, ADDRriU6_2, u6_2ExtPred, MemOPw_ADDr_V4,
2797                        MemOPw_SUBr_V4, MemOPw_ANDr_V4, MemOPw_ORr_V4 >;
2798 }
2799
2800 //===----------------------------------------------------------------------===//
2801 // XTYPE/PRED +
2802 //===----------------------------------------------------------------------===//
2803
2804 // Hexagon V4 only supports these flavors of byte/half compare instructions:
2805 // EQ/GT/GTU. Other flavors like GE/GEU/LT/LTU/LE/LEU are not supported by
2806 // hardware. However, compiler can still implement these patterns through
2807 // appropriate patterns combinations based on current implemented patterns.
2808 // The implemented patterns are: EQ/GT/GTU.
2809 // Missing patterns are: GE/GEU/LT/LTU/LE/LEU.
2810
2811 // Following instruction is not being extended as it results into the
2812 // incorrect code for negative numbers.
2813 // Pd=cmpb.eq(Rs,#u8)
2814
2815 let isCompare = 1, isExtendable = 1, opExtendable = 2, hasSideEffects = 0,
2816     validSubTargets = HasV4SubT in
2817 class CMP_NOT_REG_IMM<string OpName, bits<2> op, Operand ImmOp,
2818                       list<dag> Pattern>
2819   : ALU32Inst <(outs PredRegs:$dst), (ins IntRegs:$src1, ImmOp:$src2),
2820     "$dst = !cmp."#OpName#"($src1, #$src2)",
2821     Pattern,
2822     "", ALU32_2op_tc_2early_SLOT0123> {
2823     bits<2> dst;
2824     bits<5> src1;
2825     bits<10> src2;
2826
2827     let IClass = 0b0111;
2828     let Inst{27-24} = 0b0101;
2829     let Inst{23-22} = op;
2830     let Inst{20-16} = src1;
2831     let Inst{21} = !if (!eq(OpName, "gtu"), 0b0, src2{9});
2832     let Inst{13-5} = src2{8-0};
2833     let Inst{4-2} = 0b100;
2834     let Inst{1-0} = dst;
2835 }
2836
2837 let opExtentBits = 10, isExtentSigned = 1 in {
2838 def C4_cmpneqi : CMP_NOT_REG_IMM <"eq", 0b00, s10Ext, [(set (i1 PredRegs:$dst),
2839                  (setne (i32 IntRegs:$src1), s10ExtPred:$src2))]>;
2840
2841 def C4_cmpltei : CMP_NOT_REG_IMM <"gt", 0b01, s10Ext, [(set (i1 PredRegs:$dst),
2842                  (not (setgt (i32 IntRegs:$src1), s10ExtPred:$src2)))]>;
2843
2844 }
2845 let opExtentBits = 9 in
2846 def C4_cmplteui : CMP_NOT_REG_IMM <"gtu", 0b10, u9Ext, [(set (i1 PredRegs:$dst),
2847                   (not (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)))]>;
2848
2849
2850
2851 // p=!cmp.eq(r1,r2)
2852 let isCompare = 1, validSubTargets = HasV4SubT in
2853 def CMPnotEQ_rr : ALU32_rr<(outs PredRegs:$dst),
2854                            (ins IntRegs:$src1, IntRegs:$src2),
2855       "$dst = !cmp.eq($src1, $src2)",
2856       [(set (i1 PredRegs:$dst),
2857             (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2)))]>,
2858       Requires<[HasV4T]>;
2859
2860 // p=!cmp.gt(r1,r2)
2861 let isCompare = 1, validSubTargets = HasV4SubT in
2862 def CMPnotGT_rr : ALU32_rr<(outs PredRegs:$dst),
2863                            (ins IntRegs:$src1, IntRegs:$src2),
2864       "$dst = !cmp.gt($src1, $src2)",
2865       [(set (i1 PredRegs:$dst),
2866             (not (setgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2867       Requires<[HasV4T]>;
2868
2869
2870 // p=!cmp.gtu(r1,r2)
2871 let isCompare = 1, validSubTargets = HasV4SubT in
2872 def CMPnotGTU_rr : ALU32_rr<(outs PredRegs:$dst),
2873                             (ins IntRegs:$src1, IntRegs:$src2),
2874       "$dst = !cmp.gtu($src1, $src2)",
2875       [(set (i1 PredRegs:$dst),
2876             (not (setugt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2877       Requires<[HasV4T]>;
2878
2879 let isCompare = 1, validSubTargets = HasV4SubT in
2880 def CMPbEQri_V4 : MInst<(outs PredRegs:$dst),
2881             (ins IntRegs:$src1, u8Imm:$src2),
2882             "$dst = cmpb.eq($src1, #$src2)",
2883             [(set (i1 PredRegs:$dst),
2884                   (seteq (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2))]>,
2885             Requires<[HasV4T]>;
2886
2887 def : Pat <(brcond (i1 (setne (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2)),
2888                        bb:$offset),
2889       (J2_jumpf (CMPbEQri_V4 (i32 IntRegs:$src1), u8ImmPred:$src2),
2890                 bb:$offset)>,
2891       Requires<[HasV4T]>;
2892
2893 // Pd=cmpb.eq(Rs,Rt)
2894 let isCompare = 1, validSubTargets = HasV4SubT in
2895 def CMPbEQrr_ubub_V4 : MInst<(outs PredRegs:$dst),
2896             (ins IntRegs:$src1, IntRegs:$src2),
2897             "$dst = cmpb.eq($src1, $src2)",
2898             [(set (i1 PredRegs:$dst),
2899                   (seteq (and (xor (i32 IntRegs:$src1),
2900                                    (i32 IntRegs:$src2)), 255), 0))]>,
2901             Requires<[HasV4T]>;
2902
2903 // Pd=cmpb.eq(Rs,Rt)
2904 let isCompare = 1, validSubTargets = HasV4SubT in
2905 def CMPbEQrr_sbsb_V4 : MInst<(outs PredRegs:$dst),
2906             (ins IntRegs:$src1, IntRegs:$src2),
2907             "$dst = cmpb.eq($src1, $src2)",
2908             [(set (i1 PredRegs:$dst),
2909                   (seteq (shl (i32 IntRegs:$src1), (i32 24)),
2910                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2911             Requires<[HasV4T]>;
2912
2913 // Pd=cmpb.gt(Rs,Rt)
2914 let isCompare = 1, validSubTargets = HasV4SubT in
2915 def CMPbGTrr_V4 : MInst<(outs PredRegs:$dst),
2916             (ins IntRegs:$src1, IntRegs:$src2),
2917             "$dst = cmpb.gt($src1, $src2)",
2918             [(set (i1 PredRegs:$dst),
2919                   (setgt (shl (i32 IntRegs:$src1), (i32 24)),
2920                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2921             Requires<[HasV4T]>;
2922
2923 // Pd=cmpb.gtu(Rs,#u7)
2924 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
2925 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU", InputType = "imm" in
2926 def CMPbGTUri_V4 : MInst<(outs PredRegs:$dst),
2927             (ins IntRegs:$src1, u7Ext:$src2),
2928             "$dst = cmpb.gtu($src1, #$src2)",
2929             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2930                                               u7ExtPred:$src2))]>,
2931             Requires<[HasV4T]>, ImmRegRel;
2932
2933 // SDNode for converting immediate C to C-1.
2934 def DEC_CONST_BYTE : SDNodeXForm<imm, [{
2935    // Return the byte immediate const-1 as an SDNode.
2936    int32_t imm = N->getSExtValue();
2937    return XformU7ToU7M1Imm(imm);
2938 }]>;
2939
2940 // For the sequence
2941 //   zext( seteq ( and(Rs, 255), u8))
2942 // Generate
2943 //   Pd=cmpb.eq(Rs, #u8)
2944 //   if (Pd.new) Rd=#1
2945 //   if (!Pd.new) Rd=#0
2946 def : Pat <(i32 (zext (i1 (seteq (i32 (and (i32 IntRegs:$Rs), 255)),
2947                                            u8ExtPred:$u8)))),
2948            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2949                                                  (u8ExtPred:$u8))),
2950                                 1, 0))>,
2951            Requires<[HasV4T]>;
2952
2953 // For the sequence
2954 //   zext( setne ( and(Rs, 255), u8))
2955 // Generate
2956 //   Pd=cmpb.eq(Rs, #u8)
2957 //   if (Pd.new) Rd=#0
2958 //   if (!Pd.new) Rd=#1
2959 def : Pat <(i32 (zext (i1 (setne (i32 (and (i32 IntRegs:$Rs), 255)),
2960                                            u8ExtPred:$u8)))),
2961            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2962                                                  (u8ExtPred:$u8))),
2963                                 0, 1))>,
2964            Requires<[HasV4T]>;
2965
2966 // For the sequence
2967 //   zext( seteq (Rs, and(Rt, 255)))
2968 // Generate
2969 //   Pd=cmpb.eq(Rs, Rt)
2970 //   if (Pd.new) Rd=#1
2971 //   if (!Pd.new) Rd=#0
2972 def : Pat <(i32 (zext (i1 (seteq (i32 IntRegs:$Rt),
2973                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2974            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2975                                                       (i32 IntRegs:$Rt))),
2976                                 1, 0))>,
2977            Requires<[HasV4T]>;
2978
2979 // For the sequence
2980 //   zext( setne (Rs, and(Rt, 255)))
2981 // Generate
2982 //   Pd=cmpb.eq(Rs, Rt)
2983 //   if (Pd.new) Rd=#0
2984 //   if (!Pd.new) Rd=#1
2985 def : Pat <(i32 (zext (i1 (setne (i32 IntRegs:$Rt),
2986                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2987            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2988                                                       (i32 IntRegs:$Rt))),
2989                                 0, 1))>,
2990            Requires<[HasV4T]>;
2991
2992 // For the sequence
2993 //   zext( setugt ( and(Rs, 255), u8))
2994 // Generate
2995 //   Pd=cmpb.gtu(Rs, #u8)
2996 //   if (Pd.new) Rd=#1
2997 //   if (!Pd.new) Rd=#0
2998 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 255)),
2999                                             u8ExtPred:$u8)))),
3000            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
3001                                                   (u8ExtPred:$u8))),
3002                                 1, 0))>,
3003            Requires<[HasV4T]>;
3004
3005 // For the sequence
3006 //   zext( setugt ( and(Rs, 254), u8))
3007 // Generate
3008 //   Pd=cmpb.gtu(Rs, #u8)
3009 //   if (Pd.new) Rd=#1
3010 //   if (!Pd.new) Rd=#0
3011 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 254)),
3012                                             u8ExtPred:$u8)))),
3013            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
3014                                                   (u8ExtPred:$u8))),
3015                                 1, 0))>,
3016            Requires<[HasV4T]>;
3017
3018 // For the sequence
3019 //   zext( setult ( Rs, Rt))
3020 // Generate
3021 //   Pd=cmp.ltu(Rs, Rt)
3022 //   if (Pd.new) Rd=#1
3023 //   if (!Pd.new) Rd=#0
3024 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
3025 def : Pat <(i32 (zext (i1 (setult (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3026            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
3027                                               (i32 IntRegs:$Rs))),
3028                                 1, 0))>,
3029            Requires<[HasV4T]>;
3030
3031 // For the sequence
3032 //   zext( setlt ( Rs, Rt))
3033 // Generate
3034 //   Pd=cmp.lt(Rs, Rt)
3035 //   if (Pd.new) Rd=#1
3036 //   if (!Pd.new) Rd=#0
3037 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
3038 def : Pat <(i32 (zext (i1 (setlt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3039            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
3040                                              (i32 IntRegs:$Rs))),
3041                                 1, 0))>,
3042            Requires<[HasV4T]>;
3043
3044 // For the sequence
3045 //   zext( setugt ( Rs, Rt))
3046 // Generate
3047 //   Pd=cmp.gtu(Rs, Rt)
3048 //   if (Pd.new) Rd=#1
3049 //   if (!Pd.new) Rd=#0
3050 def : Pat <(i32 (zext (i1 (setugt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3051            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
3052                                               (i32 IntRegs:$Rt))),
3053                                 1, 0))>,
3054            Requires<[HasV4T]>;
3055
3056 // This pattern interefers with coremark performance, not implementing at this
3057 // time.
3058 // For the sequence
3059 //   zext( setgt ( Rs, Rt))
3060 // Generate
3061 //   Pd=cmp.gt(Rs, Rt)
3062 //   if (Pd.new) Rd=#1
3063 //   if (!Pd.new) Rd=#0
3064
3065 // For the sequence
3066 //   zext( setuge ( Rs, Rt))
3067 // Generate
3068 //   Pd=cmp.ltu(Rs, Rt)
3069 //   if (Pd.new) Rd=#0
3070 //   if (!Pd.new) Rd=#1
3071 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
3072 def : Pat <(i32 (zext (i1 (setuge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3073            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
3074                                               (i32 IntRegs:$Rs))),
3075                                 0, 1))>,
3076            Requires<[HasV4T]>;
3077
3078 // For the sequence
3079 //   zext( setge ( Rs, Rt))
3080 // Generate
3081 //   Pd=cmp.lt(Rs, Rt)
3082 //   if (Pd.new) Rd=#0
3083 //   if (!Pd.new) Rd=#1
3084 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
3085 def : Pat <(i32 (zext (i1 (setge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3086            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
3087                                              (i32 IntRegs:$Rs))),
3088                                 0, 1))>,
3089            Requires<[HasV4T]>;
3090
3091 // For the sequence
3092 //   zext( setule ( Rs, Rt))
3093 // Generate
3094 //   Pd=cmp.gtu(Rs, Rt)
3095 //   if (Pd.new) Rd=#0
3096 //   if (!Pd.new) Rd=#1
3097 def : Pat <(i32 (zext (i1 (setule (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3098            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
3099                                               (i32 IntRegs:$Rt))),
3100                                 0, 1))>,
3101            Requires<[HasV4T]>;
3102
3103 // For the sequence
3104 //   zext( setle ( Rs, Rt))
3105 // Generate
3106 //   Pd=cmp.gt(Rs, Rt)
3107 //   if (Pd.new) Rd=#0
3108 //   if (!Pd.new) Rd=#1
3109 def : Pat <(i32 (zext (i1 (setle (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3110            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rs),
3111                                              (i32 IntRegs:$Rt))),
3112                                 0, 1))>,
3113            Requires<[HasV4T]>;
3114
3115 // For the sequence
3116 //   zext( setult ( and(Rs, 255), u8))
3117 // Use the isdigit transformation below
3118
3119 // Generate code of the form 'mux_ii(cmpbgtu(Rdd, C-1),0,1)'
3120 // for C code of the form r = ((c>='0') & (c<='9')) ? 1 : 0;.
3121 // The isdigit transformation relies on two 'clever' aspects:
3122 // 1) The data type is unsigned which allows us to eliminate a zero test after
3123 //    biasing the expression by 48. We are depending on the representation of
3124 //    the unsigned types, and semantics.
3125 // 2) The front end has converted <= 9 into < 10 on entry to LLVM
3126 //
3127 // For the C code:
3128 //   retval = ((c>='0') & (c<='9')) ? 1 : 0;
3129 // The code is transformed upstream of llvm into
3130 //   retval = (c-48) < 10 ? 1 : 0;
3131 let AddedComplexity = 139 in
3132 def : Pat <(i32 (zext (i1 (setult (i32 (and (i32 IntRegs:$src1), 255)),
3133                                   u7StrictPosImmPred:$src2)))),
3134   (i32 (C2_muxii (i1 (CMPbGTUri_V4 (i32 IntRegs:$src1),
3135                                  (DEC_CONST_BYTE u7StrictPosImmPred:$src2))),
3136                    0, 1))>,
3137                    Requires<[HasV4T]>;
3138
3139 // Pd=cmpb.gtu(Rs,Rt)
3140 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU",
3141 InputType = "reg" in
3142 def CMPbGTUrr_V4 : MInst<(outs PredRegs:$dst),
3143             (ins IntRegs:$src1, IntRegs:$src2),
3144             "$dst = cmpb.gtu($src1, $src2)",
3145             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
3146                                              (and (i32 IntRegs:$src2), 255)))]>,
3147             Requires<[HasV4T]>, ImmRegRel;
3148
3149 // Following instruction is not being extended as it results into the incorrect
3150 // code for negative numbers.
3151
3152 // Signed half compare(.eq) ri.
3153 // Pd=cmph.eq(Rs,#s8)
3154 let isCompare = 1, validSubTargets = HasV4SubT in
3155 def CMPhEQri_V4 : MInst<(outs PredRegs:$dst),
3156             (ins IntRegs:$src1, s8Imm:$src2),
3157             "$dst = cmph.eq($src1, #$src2)",
3158             [(set (i1 PredRegs:$dst), (seteq (and (i32 IntRegs:$src1), 65535),
3159                                              s8ImmPred:$src2))]>,
3160             Requires<[HasV4T]>;
3161
3162 // Signed half compare(.eq) rr.
3163 // Case 1: xor + and, then compare:
3164 //   r0=xor(r0,r1)
3165 //   r0=and(r0,#0xffff)
3166 //   p0=cmp.eq(r0,#0)
3167 // Pd=cmph.eq(Rs,Rt)
3168 let isCompare = 1, validSubTargets = HasV4SubT in
3169 def CMPhEQrr_xor_V4 : MInst<(outs PredRegs:$dst),
3170             (ins IntRegs:$src1, IntRegs:$src2),
3171             "$dst = cmph.eq($src1, $src2)",
3172             [(set (i1 PredRegs:$dst), (seteq (and (xor (i32 IntRegs:$src1),
3173                                                        (i32 IntRegs:$src2)),
3174                                                   65535), 0))]>,
3175             Requires<[HasV4T]>;
3176
3177 // Signed half compare(.eq) rr.
3178 // Case 2: shift left 16 bits then compare:
3179 //   r0=asl(r0,16)
3180 //   r1=asl(r1,16)
3181 //   p0=cmp.eq(r0,r1)
3182 // Pd=cmph.eq(Rs,Rt)
3183 let isCompare = 1, validSubTargets = HasV4SubT in
3184 def CMPhEQrr_shl_V4 : MInst<(outs PredRegs:$dst),
3185             (ins IntRegs:$src1, IntRegs:$src2),
3186             "$dst = cmph.eq($src1, $src2)",
3187             [(set (i1 PredRegs:$dst),
3188                   (seteq (shl (i32 IntRegs:$src1), (i32 16)),
3189                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
3190             Requires<[HasV4T]>;
3191
3192 /* Incorrect Pattern -- immediate should be right shifted before being
3193 used in the cmph.gt instruction.
3194 // Signed half compare(.gt) ri.
3195 // Pd=cmph.gt(Rs,#s8)
3196
3197 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
3198 isCompare = 1, validSubTargets = HasV4SubT in
3199 def CMPhGTri_V4 : MInst<(outs PredRegs:$dst),
3200             (ins IntRegs:$src1, s8Ext:$src2),
3201             "$dst = cmph.gt($src1, #$src2)",
3202             [(set (i1 PredRegs:$dst),
3203                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
3204                          s8ExtPred:$src2))]>,
3205             Requires<[HasV4T]>;
3206 */
3207
3208 // Signed half compare(.gt) rr.
3209 // Pd=cmph.gt(Rs,Rt)
3210 let isCompare = 1, validSubTargets = HasV4SubT in
3211 def CMPhGTrr_shl_V4 : MInst<(outs PredRegs:$dst),
3212             (ins IntRegs:$src1, IntRegs:$src2),
3213             "$dst = cmph.gt($src1, $src2)",
3214             [(set (i1 PredRegs:$dst),
3215                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
3216                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
3217             Requires<[HasV4T]>;
3218
3219 // Unsigned half compare rr (.gtu).
3220 // Pd=cmph.gtu(Rs,Rt)
3221 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
3222 InputType = "reg" in
3223 def CMPhGTUrr_V4 : MInst<(outs PredRegs:$dst),
3224             (ins IntRegs:$src1, IntRegs:$src2),
3225             "$dst = cmph.gtu($src1, $src2)",
3226             [(set (i1 PredRegs:$dst),
3227                   (setugt (and (i32 IntRegs:$src1), 65535),
3228                           (and (i32 IntRegs:$src2), 65535)))]>,
3229             Requires<[HasV4T]>, ImmRegRel;
3230
3231 // Unsigned half compare ri (.gtu).
3232 // Pd=cmph.gtu(Rs,#u7)
3233 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
3234 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
3235 InputType = "imm" in
3236 def CMPhGTUri_V4 : MInst<(outs PredRegs:$dst),
3237             (ins IntRegs:$src1, u7Ext:$src2),
3238             "$dst = cmph.gtu($src1, #$src2)",
3239             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 65535),
3240                                               u7ExtPred:$src2))]>,
3241             Requires<[HasV4T]>, ImmRegRel;
3242
3243 let validSubTargets = HasV4SubT in
3244 def NTSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3245     "$dst = !tstbit($src1, $src2)",
3246     [(set (i1 PredRegs:$dst),
3247           (seteq (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>,
3248     Requires<[HasV4T]>;
3249
3250 let validSubTargets = HasV4SubT in
3251 def NTSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
3252     "$dst = !tstbit($src1, $src2)",
3253     [(set (i1 PredRegs:$dst),
3254           (seteq (and (shl 1, u5ImmPred:$src2), (i32 IntRegs:$src1)), 0))]>,
3255     Requires<[HasV4T]>;
3256
3257 //===----------------------------------------------------------------------===//
3258 // XTYPE/PRED -
3259 //===----------------------------------------------------------------------===//
3260
3261 //Deallocate frame and return.
3262 //    dealloc_return
3263 let isReturn = 1, isTerminator = 1, isBarrier = 1, isPredicable = 1,
3264   Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0 in {
3265 let validSubTargets = HasV4SubT in
3266   def DEALLOC_RET_V4 : LD0Inst<(outs), (ins),
3267             "dealloc_return",
3268             []>,
3269             Requires<[HasV4T]>;
3270 }
3271
3272 // Restore registers and dealloc return function call.
3273 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
3274   Defs = [R29, R30, R31, PC] in {
3275 let validSubTargets = HasV4SubT in
3276   def RESTORE_DEALLOC_RET_JMP_V4 : JInst<(outs),
3277                                    (ins calltarget:$dst),
3278              "jump $dst",
3279              []>,
3280              Requires<[HasV4T]>;
3281 }
3282
3283 // Restore registers and dealloc frame before a tail call.
3284 let isCall = 1, isBarrier = 1,
3285   Defs = [R29, R30, R31, PC] in {
3286 let validSubTargets = HasV4SubT in
3287   def RESTORE_DEALLOC_BEFORE_TAILCALL_V4 : JInst<(outs),
3288                                            (ins calltarget:$dst),
3289              "call $dst",
3290              []>,
3291              Requires<[HasV4T]>;
3292 }
3293
3294 // Save registers function call.
3295 let isCall = 1, isBarrier = 1,
3296   Uses = [R29, R31] in {
3297   def SAVE_REGISTERS_CALL_V4 : JInst<(outs),
3298                                (ins calltarget:$dst),
3299              "call $dst // Save_calle_saved_registers",
3300              []>,
3301              Requires<[HasV4T]>;
3302 }
3303
3304 //    if (Ps) dealloc_return
3305 let isReturn = 1, isTerminator = 1,
3306     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3307     isPredicated = 1 in {
3308 let validSubTargets = HasV4SubT in
3309   def DEALLOC_RET_cPt_V4 : LD0Inst<(outs),
3310                            (ins PredRegs:$src1),
3311             "if ($src1) dealloc_return",
3312             []>,
3313             Requires<[HasV4T]>;
3314 }
3315
3316 //    if (!Ps) dealloc_return
3317 let isReturn = 1, isTerminator = 1,
3318     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3319     isPredicated = 1, isPredicatedFalse = 1 in {
3320 let validSubTargets = HasV4SubT in
3321   def DEALLOC_RET_cNotPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3322             "if (!$src1) dealloc_return",
3323             []>,
3324             Requires<[HasV4T]>;
3325 }
3326
3327 //    if (Ps.new) dealloc_return:nt
3328 let isReturn = 1, isTerminator = 1,
3329     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3330     isPredicated = 1 in {
3331 let validSubTargets = HasV4SubT in
3332   def DEALLOC_RET_cdnPnt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3333             "if ($src1.new) dealloc_return:nt",
3334             []>,
3335             Requires<[HasV4T]>;
3336 }
3337
3338 //    if (!Ps.new) dealloc_return:nt
3339 let isReturn = 1, isTerminator = 1,
3340     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3341     isPredicated = 1, isPredicatedFalse = 1 in {
3342 let validSubTargets = HasV4SubT in
3343   def DEALLOC_RET_cNotdnPnt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3344             "if (!$src1.new) dealloc_return:nt",
3345             []>,
3346             Requires<[HasV4T]>;
3347 }
3348
3349 //    if (Ps.new) dealloc_return:t
3350 let isReturn = 1, isTerminator = 1,
3351     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3352     isPredicated = 1 in {
3353 let validSubTargets = HasV4SubT in
3354   def DEALLOC_RET_cdnPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3355             "if ($src1.new) dealloc_return:t",
3356             []>,
3357             Requires<[HasV4T]>;
3358 }
3359
3360 // if (!Ps.new) dealloc_return:nt
3361 let isReturn = 1, isTerminator = 1,
3362     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3363     isPredicated = 1, isPredicatedFalse = 1 in {
3364 let validSubTargets = HasV4SubT in
3365   def DEALLOC_RET_cNotdnPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3366             "if (!$src1.new) dealloc_return:t",
3367             []>,
3368             Requires<[HasV4T]>;
3369 }
3370
3371 // Load/Store with absolute addressing mode
3372 // memw(#u6)=Rt
3373
3374 multiclass ST_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
3375                            bit isPredNew> {
3376   let isPredicatedNew = isPredNew in
3377   def NAME#_V4 : STInst2<(outs),
3378             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
3379             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3380             ") ")#mnemonic#"(##$absaddr) = $src2",
3381             []>,
3382             Requires<[HasV4T]>;
3383 }
3384
3385 multiclass ST_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
3386   let isPredicatedFalse = PredNot in {
3387     defm _c#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 0>;
3388     // Predicate new
3389     defm _cdn#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 1>;
3390   }
3391 }
3392
3393 let isNVStorable = 1, isExtended = 1, hasSideEffects = 0 in
3394 multiclass ST_Abs<string mnemonic, string CextOp, RegisterClass RC> {
3395   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3396     let opExtendable = 0, isPredicable = 1 in
3397     def NAME#_V4 : STInst2<(outs),
3398             (ins u0AlwaysExt:$absaddr, RC:$src),
3399             mnemonic#"(##$absaddr) = $src",
3400             []>,
3401             Requires<[HasV4T]>;
3402
3403     let opExtendable = 1, isPredicated = 1 in {
3404       defm Pt : ST_Abs_Pred<mnemonic, RC, 0>;
3405       defm NotPt : ST_Abs_Pred<mnemonic, RC, 1>;
3406     }
3407   }
3408 }
3409
3410 multiclass ST_Abs_Predbase_nv<string mnemonic, RegisterClass RC, bit isNot,
3411                            bit isPredNew> {
3412   let isPredicatedNew = isPredNew in
3413   def NAME#_nv_V4 : NVInst_V4<(outs),
3414             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
3415             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3416             ") ")#mnemonic#"(##$absaddr) = $src2.new",
3417             []>,
3418             Requires<[HasV4T]>;
3419 }
3420
3421 multiclass ST_Abs_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
3422   let isPredicatedFalse = PredNot in {
3423     defm _c#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 0>;
3424     // Predicate new
3425     defm _cdn#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 1>;
3426   }
3427 }
3428
3429 let mayStore = 1, isNVStore = 1, isExtended = 1, hasSideEffects = 0 in
3430 multiclass ST_Abs_nv<string mnemonic, string CextOp, RegisterClass RC> {
3431   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3432     let opExtendable = 0, isPredicable = 1 in
3433     def NAME#_nv_V4 : NVInst_V4<(outs),
3434             (ins u0AlwaysExt:$absaddr, RC:$src),
3435             mnemonic#"(##$absaddr) = $src.new",
3436             []>,
3437             Requires<[HasV4T]>;
3438
3439     let opExtendable = 1, isPredicated = 1 in {
3440       defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
3441       defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
3442     }
3443   }
3444 }
3445
3446 let addrMode = Absolute in {
3447   let accessSize = ByteAccess in
3448     defm STrib_abs : ST_Abs<"memb", "STrib", IntRegs>,
3449                      ST_Abs_nv<"memb", "STrib", IntRegs>, AddrModeRel;
3450
3451   let accessSize = HalfWordAccess in
3452     defm STrih_abs : ST_Abs<"memh", "STrih", IntRegs>,
3453                      ST_Abs_nv<"memh", "STrih", IntRegs>, AddrModeRel;
3454
3455   let accessSize = WordAccess in
3456     defm STriw_abs : ST_Abs<"memw", "STriw", IntRegs>,
3457                      ST_Abs_nv<"memw", "STriw", IntRegs>, AddrModeRel;
3458
3459   let accessSize = DoubleWordAccess, isNVStorable = 0 in
3460     defm STrid_abs : ST_Abs<"memd", "STrid", DoubleRegs>, AddrModeRel;
3461 }
3462
3463 let Predicates = [HasV4T], AddedComplexity = 30 in {
3464 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3465                         (HexagonCONST32 tglobaladdr:$absaddr)),
3466           (STrib_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3467
3468 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3469                           (HexagonCONST32 tglobaladdr:$absaddr)),
3470           (STrih_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3471
3472 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32 tglobaladdr:$absaddr)),
3473           (STriw_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3474
3475 def : Pat<(store (i64 DoubleRegs:$src1),
3476                  (HexagonCONST32 tglobaladdr:$absaddr)),
3477           (STrid_abs_V4 tglobaladdr: $absaddr, DoubleRegs: $src1)>;
3478 }
3479
3480 //===----------------------------------------------------------------------===//
3481 // multiclass for store instructions with GP-relative addressing mode.
3482 // mem[bhwd](#global)=Rt
3483 // if ([!]Pv[.new]) mem[bhwd](##global) = Rt
3484 //===----------------------------------------------------------------------===//
3485 let mayStore = 1, isNVStorable = 1 in
3486 multiclass ST_GP<string mnemonic, string BaseOp, RegisterClass RC> {
3487   let BaseOpcode = BaseOp, isPredicable = 1 in
3488   def NAME#_V4 : STInst2<(outs),
3489           (ins globaladdress:$global, RC:$src),
3490           mnemonic#"(#$global) = $src",
3491           []>;
3492
3493   // When GP-relative instructions are predicated, their addressing mode is
3494   // changed to absolute and they are always constant extended.
3495   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
3496   isPredicated = 1 in {
3497     defm Pt : ST_Abs_Pred <mnemonic, RC, 0>;
3498     defm NotPt : ST_Abs_Pred <mnemonic, RC, 1>;
3499   }
3500 }
3501
3502 let mayStore = 1, isNVStore = 1 in
3503 multiclass ST_GP_nv<string mnemonic, string BaseOp, RegisterClass RC> {
3504   let BaseOpcode = BaseOp, isPredicable = 1 in
3505   def NAME#_nv_V4 : NVInst_V4<(outs),
3506           (ins u0AlwaysExt:$global, RC:$src),
3507           mnemonic#"(#$global) = $src.new",
3508           []>,
3509           Requires<[HasV4T]>;
3510
3511   // When GP-relative instructions are predicated, their addressing mode is
3512   // changed to absolute and they are always constant extended.
3513   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
3514   isPredicated = 1 in {
3515     defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
3516     defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
3517   }
3518 }
3519
3520 let validSubTargets = HasV4SubT, hasSideEffects = 0 in {
3521   let isNVStorable = 0 in
3522   defm STd_GP : ST_GP <"memd", "STd_GP", DoubleRegs>, PredNewRel;
3523
3524   defm STb_GP : ST_GP<"memb",  "STb_GP", IntRegs>,
3525                 ST_GP_nv<"memb", "STb_GP", IntRegs>, NewValueRel;
3526   defm STh_GP : ST_GP<"memh",  "STh_GP", IntRegs>,
3527                 ST_GP_nv<"memh", "STh_GP", IntRegs>, NewValueRel;
3528   defm STw_GP : ST_GP<"memw",  "STw_GP", IntRegs>,
3529                 ST_GP_nv<"memw", "STw_GP", IntRegs>, NewValueRel;
3530 }
3531
3532 // 64 bit atomic store
3533 def : Pat <(atomic_store_64 (HexagonCONST32_GP tglobaladdr:$global),
3534                             (i64 DoubleRegs:$src1)),
3535            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
3536            Requires<[HasV4T]>;
3537
3538 // Map from store(globaladdress) -> memd(#foo)
3539 let AddedComplexity = 100 in
3540 def : Pat <(store (i64 DoubleRegs:$src1),
3541                   (HexagonCONST32_GP tglobaladdr:$global)),
3542            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>;
3543
3544 // 8 bit atomic store
3545 def : Pat < (atomic_store_8 (HexagonCONST32_GP tglobaladdr:$global),
3546                             (i32 IntRegs:$src1)),
3547             (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3548
3549 // Map from store(globaladdress) -> memb(#foo)
3550 let AddedComplexity = 100 in
3551 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3552           (HexagonCONST32_GP tglobaladdr:$global)),
3553           (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3554
3555 // Map from "i1 = constant<-1>; memw(CONST32(#foo)) = i1"
3556 //       to "r0 = 1; memw(#foo) = r0"
3557 let AddedComplexity = 100 in
3558 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
3559           (STb_GP_V4 tglobaladdr:$global, (A2_tfrsi 1))>;
3560
3561 def : Pat<(atomic_store_16 (HexagonCONST32_GP tglobaladdr:$global),
3562                            (i32 IntRegs:$src1)),
3563           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3564
3565 // Map from store(globaladdress) -> memh(#foo)
3566 let AddedComplexity = 100 in
3567 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3568                          (HexagonCONST32_GP tglobaladdr:$global)),
3569           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3570
3571 // 32 bit atomic store
3572 def : Pat<(atomic_store_32 (HexagonCONST32_GP tglobaladdr:$global),
3573                            (i32 IntRegs:$src1)),
3574           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3575
3576 // Map from store(globaladdress) -> memw(#foo)
3577 let AddedComplexity = 100 in
3578 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
3579           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3580
3581 //===----------------------------------------------------------------------===//
3582 // Multiclass for the load instructions with absolute addressing mode.
3583 //===----------------------------------------------------------------------===//
3584 multiclass LD_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
3585                            bit isPredNew> {
3586   let isPredicatedNew = isPredNew in
3587   def NAME : LDInst2<(outs RC:$dst),
3588             (ins PredRegs:$src1, u0AlwaysExt:$absaddr),
3589             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3590             ") ")#"$dst = "#mnemonic#"(##$absaddr)",
3591             []>,
3592             Requires<[HasV4T]>;
3593 }
3594
3595 multiclass LD_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
3596   let isPredicatedFalse = PredNot in {
3597     defm _c#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 0>;
3598     // Predicate new
3599     defm _cdn#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 1>;
3600   }
3601 }
3602
3603 let isExtended = 1, hasSideEffects = 0 in
3604 multiclass LD_Abs<string mnemonic, string CextOp, RegisterClass RC> {
3605   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3606     let  opExtendable = 1, isPredicable = 1 in
3607     def NAME#_V4 : LDInst2<(outs RC:$dst),
3608             (ins u0AlwaysExt:$absaddr),
3609             "$dst = "#mnemonic#"(##$absaddr)",
3610             []>,
3611             Requires<[HasV4T]>;
3612
3613     let opExtendable = 2, isPredicated = 1 in {
3614       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
3615       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
3616     }
3617   }
3618 }
3619
3620 let addrMode = Absolute in {
3621   let accessSize = ByteAccess in {
3622     defm LDrib_abs  : LD_Abs<"memb", "LDrib", IntRegs>, AddrModeRel;
3623     defm LDriub_abs : LD_Abs<"memub", "LDriub", IntRegs>, AddrModeRel;
3624   }
3625   let accessSize = HalfWordAccess in {
3626     defm LDrih_abs  : LD_Abs<"memh", "LDrih", IntRegs>, AddrModeRel;
3627     defm LDriuh_abs : LD_Abs<"memuh", "LDriuh", IntRegs>, AddrModeRel;
3628   }
3629   let accessSize = WordAccess in
3630     defm LDriw_abs  : LD_Abs<"memw", "LDriw", IntRegs>, AddrModeRel;
3631
3632   let accessSize = DoubleWordAccess in
3633     defm LDrid_abs : LD_Abs<"memd",  "LDrid", DoubleRegs>, AddrModeRel;
3634 }
3635
3636 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3637 def : Pat<(i32 (load (HexagonCONST32 tglobaladdr:$absaddr))),
3638           (LDriw_abs_V4 tglobaladdr: $absaddr)>;
3639
3640 def : Pat<(i32 (sextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3641           (LDrib_abs_V4 tglobaladdr:$absaddr)>;
3642
3643 def : Pat<(i32 (zextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3644           (LDriub_abs_V4 tglobaladdr:$absaddr)>;
3645
3646 def : Pat<(i32 (sextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3647           (LDrih_abs_V4 tglobaladdr:$absaddr)>;
3648
3649 def : Pat<(i32 (zextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3650           (LDriuh_abs_V4 tglobaladdr:$absaddr)>;
3651 }
3652
3653 //===----------------------------------------------------------------------===//
3654 // multiclass for load instructions with GP-relative addressing mode.
3655 // Rx=mem[bhwd](##global)
3656 // if ([!]Pv[.new]) Rx=mem[bhwd](##global)
3657 //===----------------------------------------------------------------------===//
3658 let hasSideEffects = 0, validSubTargets = HasV4SubT in
3659 multiclass LD_GP<string mnemonic, string BaseOp, RegisterClass RC> {
3660   let BaseOpcode = BaseOp in {
3661     let isPredicable = 1 in
3662     def NAME#_V4 : LDInst2<(outs RC:$dst),
3663             (ins globaladdress:$global),
3664             "$dst = "#mnemonic#"(#$global)",
3665             []>;
3666
3667     let isExtended = 1, opExtendable = 2, isPredicated = 1 in {
3668       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
3669       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
3670     }
3671   }
3672 }
3673
3674 defm LDd_GP  : LD_GP<"memd",  "LDd_GP",  DoubleRegs>, PredNewRel;
3675 defm LDb_GP  : LD_GP<"memb",  "LDb_GP",  IntRegs>, PredNewRel;
3676 defm LDub_GP : LD_GP<"memub", "LDub_GP", IntRegs>, PredNewRel;
3677 defm LDh_GP  : LD_GP<"memh",  "LDh_GP",  IntRegs>, PredNewRel;
3678 defm LDuh_GP : LD_GP<"memuh", "LDuh_GP", IntRegs>, PredNewRel;
3679 defm LDw_GP  : LD_GP<"memw",  "LDw_GP",  IntRegs>, PredNewRel;
3680
3681 def : Pat <(atomic_load_64 (HexagonCONST32_GP tglobaladdr:$global)),
3682            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
3683
3684 def : Pat <(atomic_load_32 (HexagonCONST32_GP tglobaladdr:$global)),
3685            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
3686
3687 def : Pat <(atomic_load_16 (HexagonCONST32_GP tglobaladdr:$global)),
3688            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
3689
3690 def : Pat <(atomic_load_8 (HexagonCONST32_GP tglobaladdr:$global)),
3691            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3692
3693 // Map from load(globaladdress) -> memw(#foo + 0)
3694 let AddedComplexity = 100 in
3695 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
3696            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
3697
3698 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress), Pd = Rd
3699 let AddedComplexity = 100 in
3700 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
3701            (i1 (C2_tfrrp (i32 (LDb_GP_V4 tglobaladdr:$global))))>;
3702
3703 // When the Interprocedural Global Variable optimizer realizes that a certain
3704 // global variable takes only two constant values, it shrinks the global to
3705 // a boolean. Catch those loads here in the following 3 patterns.
3706 let AddedComplexity = 100 in
3707 def : Pat <(i32 (extloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3708            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3709
3710 let AddedComplexity = 100 in
3711 def : Pat <(i32 (sextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3712            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3713
3714 // Map from load(globaladdress) -> memb(#foo)
3715 let AddedComplexity = 100 in
3716 def : Pat <(i32 (extloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3717            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3718
3719 // Map from load(globaladdress) -> memb(#foo)
3720 let AddedComplexity = 100 in
3721 def : Pat <(i32 (sextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3722            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3723
3724 let AddedComplexity = 100 in
3725 def : Pat <(i32 (zextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3726            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3727
3728 // Map from load(globaladdress) -> memub(#foo)
3729 let AddedComplexity = 100 in
3730 def : Pat <(i32 (zextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3731            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3732
3733 // Map from load(globaladdress) -> memh(#foo)
3734 let AddedComplexity = 100 in
3735 def : Pat <(i32 (extloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3736            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
3737
3738 // Map from load(globaladdress) -> memh(#foo)
3739 let AddedComplexity = 100 in
3740 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3741            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
3742
3743 // Map from load(globaladdress) -> memuh(#foo)
3744 let AddedComplexity = 100 in
3745 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3746            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
3747
3748 // Map from load(globaladdress) -> memw(#foo)
3749 let AddedComplexity = 100 in
3750 def : Pat <(i32 (load (HexagonCONST32_GP tglobaladdr:$global))),
3751            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
3752
3753
3754 // Transfer global address into a register
3755 let isExtended = 1, opExtendable = 1, AddedComplexity=50, isMoveImm = 1,
3756 isAsCheapAsAMove = 1, isReMaterializable = 1, validSubTargets = HasV4SubT in
3757 def TFRI_V4 : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
3758            "$dst = #$src1",
3759            [(set IntRegs:$dst, (HexagonCONST32 tglobaladdr:$src1))]>,
3760            Requires<[HasV4T]>;
3761
3762 // Transfer a block address into a register
3763 def : Pat<(HexagonCONST32_GP tblockaddress:$src1),
3764           (TFRI_V4 tblockaddress:$src1)>,
3765           Requires<[HasV4T]>;
3766
3767 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3768 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3769 def TFRI_cPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3770                            (ins PredRegs:$src1, s16Ext:$src2),
3771            "if($src1) $dst = #$src2",
3772            []>,
3773            Requires<[HasV4T]>;
3774
3775 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3776 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3777 def TFRI_cNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3778                               (ins PredRegs:$src1, s16Ext:$src2),
3779            "if(!$src1) $dst = #$src2",
3780            []>,
3781            Requires<[HasV4T]>;
3782
3783 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3784 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3785 def TFRI_cdnPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3786                              (ins PredRegs:$src1, s16Ext:$src2),
3787            "if($src1.new) $dst = #$src2",
3788            []>,
3789            Requires<[HasV4T]>;
3790
3791 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3792 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3793 def TFRI_cdnNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3794                                 (ins PredRegs:$src1, s16Ext:$src2),
3795            "if(!$src1.new) $dst = #$src2",
3796            []>,
3797            Requires<[HasV4T]>;
3798
3799 let AddedComplexity = 50, Predicates = [HasV4T] in
3800 def : Pat<(HexagonCONST32_GP tglobaladdr:$src1),
3801            (TFRI_V4 tglobaladdr:$src1)>,
3802            Requires<[HasV4T]>;
3803
3804
3805 // Load - Indirect with long offset: These instructions take global address
3806 // as an operand
3807 let isExtended = 1, opExtendable = 3, AddedComplexity = 40,
3808 validSubTargets = HasV4SubT in
3809 def LDrid_ind_lo_V4 : LDInst<(outs DoubleRegs:$dst),
3810             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3811             "$dst=memd($src1<<#$src2+##$offset)",
3812             [(set (i64 DoubleRegs:$dst),
3813                   (load (add (shl IntRegs:$src1, u2ImmPred:$src2),
3814                         (HexagonCONST32 tglobaladdr:$offset))))]>,
3815             Requires<[HasV4T]>;
3816
3817 let AddedComplexity = 40 in
3818 multiclass LD_indirect_lo<string OpcStr, PatFrag OpNode> {
3819 let isExtended = 1, opExtendable = 3, validSubTargets = HasV4SubT in
3820   def _lo_V4 : LDInst<(outs IntRegs:$dst),
3821             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3822             !strconcat("$dst = ",
3823             !strconcat(OpcStr, "($src1<<#$src2+##$offset)")),
3824             [(set IntRegs:$dst,
3825                   (i32 (OpNode (add (shl IntRegs:$src1, u2ImmPred:$src2),
3826                           (HexagonCONST32 tglobaladdr:$offset)))))]>,
3827             Requires<[HasV4T]>;
3828 }
3829
3830 defm LDrib_ind : LD_indirect_lo<"memb", sextloadi8>;
3831 defm LDriub_ind : LD_indirect_lo<"memub", zextloadi8>;
3832 defm LDriub_ind_anyext : LD_indirect_lo<"memub", extloadi8>;
3833 defm LDrih_ind : LD_indirect_lo<"memh", sextloadi16>;
3834 defm LDriuh_ind : LD_indirect_lo<"memuh", zextloadi16>;
3835 defm LDriuh_ind_anyext : LD_indirect_lo<"memuh", extloadi16>;
3836 defm LDriw_ind : LD_indirect_lo<"memw", load>;
3837
3838 let AddedComplexity = 40 in
3839 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
3840                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3841            (i32 (LDrib_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3842            Requires<[HasV4T]>;
3843
3844 let AddedComplexity = 40 in
3845 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
3846                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3847            (i32 (LDriub_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3848            Requires<[HasV4T]>;
3849
3850 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3851 def : Pat<(truncstorei8 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3852           (STrib_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3853
3854 def : Pat<(truncstorei16 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3855           (STrih_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3856
3857 def : Pat<(store (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3858           (STriw_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3859 }
3860
3861 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3862 def : Pat<(i32 (load u0AlwaysExtPred:$src)),
3863           (LDriw_abs_V4 u0AlwaysExtPred:$src)>;
3864
3865 def : Pat<(i32 (sextloadi8 u0AlwaysExtPred:$src)),
3866           (LDrib_abs_V4 u0AlwaysExtPred:$src)>;
3867
3868 def : Pat<(i32 (zextloadi8 u0AlwaysExtPred:$src)),
3869           (LDriub_abs_V4 u0AlwaysExtPred:$src)>;
3870
3871 def : Pat<(i32 (sextloadi16 u0AlwaysExtPred:$src)),
3872           (LDrih_abs_V4 u0AlwaysExtPred:$src)>;
3873
3874 def : Pat<(i32 (zextloadi16 u0AlwaysExtPred:$src)),
3875           (LDriuh_abs_V4 u0AlwaysExtPred:$src)>;
3876 }
3877
3878 // Indexed store word - global address.
3879 // memw(Rs+#u6:2)=#S8
3880 let AddedComplexity = 10 in
3881 def STriw_offset_ext_V4 : STInst<(outs),
3882             (ins IntRegs:$src1, u6_2Imm:$src2, globaladdress:$src3),
3883             "memw($src1+#$src2) = ##$src3",
3884             [(store (HexagonCONST32 tglobaladdr:$src3),
3885                     (add IntRegs:$src1, u6_2ImmPred:$src2))]>,
3886             Requires<[HasV4T]>;
3887
3888 def : Pat<(i64 (ctlz (i64 DoubleRegs:$src1))),
3889           (i64 (A4_combineir (i32 0), (i32 (CTLZ64_rr DoubleRegs:$src1))))>,
3890           Requires<[HasV4T]>;
3891
3892 def : Pat<(i64 (cttz (i64 DoubleRegs:$src1))),
3893           (i64 (A4_combineir (i32 0), (i32 (CTTZ64_rr DoubleRegs:$src1))))>,
3894           Requires<[HasV4T]>;
3895
3896
3897 // i8 -> i64 loads
3898 // We need a complexity of 120 here to override preceding handling of
3899 // zextloadi8.
3900 let Predicates = [HasV4T], AddedComplexity = 120 in {
3901 def:  Pat <(i64 (extloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3902       (i64 (A4_combineir 0, (LDrib_abs_V4 tglobaladdr:$addr)))>;
3903
3904 def:  Pat <(i64 (zextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3905       (i64 (A4_combineir 0, (LDriub_abs_V4 tglobaladdr:$addr)))>;
3906
3907 def:  Pat <(i64 (sextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3908       (i64 (A2_sxtw (LDrib_abs_V4 tglobaladdr:$addr)))>;
3909
3910 def:  Pat <(i64 (extloadi8 FoldGlobalAddr:$addr)),
3911       (i64 (A4_combineir 0, (LDrib_abs_V4 FoldGlobalAddr:$addr)))>;
3912
3913 def:  Pat <(i64 (zextloadi8 FoldGlobalAddr:$addr)),
3914       (i64 (A4_combineir 0, (LDriub_abs_V4 FoldGlobalAddr:$addr)))>;
3915
3916 def:  Pat <(i64 (sextloadi8 FoldGlobalAddr:$addr)),
3917       (i64 (A2_sxtw (LDrib_abs_V4 FoldGlobalAddr:$addr)))>;
3918 }
3919 // i16 -> i64 loads
3920 // We need a complexity of 120 here to override preceding handling of
3921 // zextloadi16.
3922 let AddedComplexity = 120 in {
3923 def:  Pat <(i64 (extloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3924       (i64 (A4_combineir 0, (LDrih_abs_V4 tglobaladdr:$addr)))>,
3925       Requires<[HasV4T]>;
3926
3927 def:  Pat <(i64 (zextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3928       (i64 (A4_combineir 0, (LDriuh_abs_V4 tglobaladdr:$addr)))>,
3929       Requires<[HasV4T]>;
3930
3931 def:  Pat <(i64 (sextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3932       (i64 (A2_sxtw (LDrih_abs_V4 tglobaladdr:$addr)))>,
3933       Requires<[HasV4T]>;
3934
3935 def:  Pat <(i64 (extloadi16 FoldGlobalAddr:$addr)),
3936       (i64 (A4_combineir 0, (LDrih_abs_V4 FoldGlobalAddr:$addr)))>,
3937       Requires<[HasV4T]>;
3938
3939 def:  Pat <(i64 (zextloadi16 FoldGlobalAddr:$addr)),
3940       (i64 (A4_combineir 0, (LDriuh_abs_V4 FoldGlobalAddr:$addr)))>,
3941       Requires<[HasV4T]>;
3942
3943 def:  Pat <(i64 (sextloadi16 FoldGlobalAddr:$addr)),
3944       (i64 (A2_sxtw (LDrih_abs_V4 FoldGlobalAddr:$addr)))>,
3945       Requires<[HasV4T]>;
3946 }
3947 // i32->i64 loads
3948 // We need a complexity of 120 here to override preceding handling of
3949 // zextloadi32.
3950 let AddedComplexity = 120 in {
3951 def:  Pat <(i64 (extloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3952       (i64 (A4_combineir 0, (LDriw_abs_V4 tglobaladdr:$addr)))>,
3953       Requires<[HasV4T]>;
3954
3955 def:  Pat <(i64 (zextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3956       (i64 (A4_combineir 0, (LDriw_abs_V4 tglobaladdr:$addr)))>,
3957       Requires<[HasV4T]>;
3958
3959 def:  Pat <(i64 (sextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3960       (i64 (A2_sxtw (LDriw_abs_V4 tglobaladdr:$addr)))>,
3961       Requires<[HasV4T]>;
3962
3963 def:  Pat <(i64 (extloadi32 FoldGlobalAddr:$addr)),
3964       (i64 (A4_combineir 0, (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3965       Requires<[HasV4T]>;
3966
3967 def:  Pat <(i64 (zextloadi32 FoldGlobalAddr:$addr)),
3968       (i64 (A4_combineir 0, (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3969       Requires<[HasV4T]>;
3970
3971 def:  Pat <(i64 (sextloadi32 FoldGlobalAddr:$addr)),
3972       (i64 (A2_sxtw (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3973       Requires<[HasV4T]>;
3974 }
3975
3976 // Indexed store double word - global address.
3977 // memw(Rs+#u6:2)=#S8
3978 let AddedComplexity = 10 in
3979 def STrih_offset_ext_V4 : STInst<(outs),
3980             (ins IntRegs:$src1, u6_1Imm:$src2, globaladdress:$src3),
3981             "memh($src1+#$src2) = ##$src3",
3982             [(truncstorei16 (HexagonCONST32 tglobaladdr:$src3),
3983                     (add IntRegs:$src1, u6_1ImmPred:$src2))]>,
3984             Requires<[HasV4T]>;
3985 // Map from store(globaladdress + x) -> memd(#foo + x)
3986 let AddedComplexity = 100 in
3987 def : Pat<(store (i64 DoubleRegs:$src1),
3988                  FoldGlobalAddrGP:$addr),
3989           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3990           Requires<[HasV4T]>;
3991
3992 def : Pat<(atomic_store_64 FoldGlobalAddrGP:$addr,
3993                            (i64 DoubleRegs:$src1)),
3994           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3995           Requires<[HasV4T]>;
3996
3997 // Map from store(globaladdress + x) -> memb(#foo + x)
3998 let AddedComplexity = 100 in
3999 def : Pat<(truncstorei8 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
4000           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
4001             Requires<[HasV4T]>;
4002
4003 def : Pat<(atomic_store_8 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
4004           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
4005             Requires<[HasV4T]>;
4006
4007 // Map from store(globaladdress + x) -> memh(#foo + x)
4008 let AddedComplexity = 100 in
4009 def : Pat<(truncstorei16 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
4010           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
4011             Requires<[HasV4T]>;
4012
4013 def : Pat<(atomic_store_16 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
4014           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
4015             Requires<[HasV4T]>;
4016
4017 // Map from store(globaladdress + x) -> memw(#foo + x)
4018 let AddedComplexity = 100 in
4019 def : Pat<(store (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
4020           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
4021            Requires<[HasV4T]>;
4022
4023 def : Pat<(atomic_store_32 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
4024           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
4025             Requires<[HasV4T]>;
4026
4027 // Map from load(globaladdress + x) -> memd(#foo + x)
4028 let AddedComplexity = 100 in
4029 def : Pat<(i64 (load FoldGlobalAddrGP:$addr)),
4030           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
4031            Requires<[HasV4T]>;
4032
4033 def : Pat<(atomic_load_64 FoldGlobalAddrGP:$addr),
4034           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
4035            Requires<[HasV4T]>;
4036
4037 // Map from load(globaladdress + x) -> memb(#foo + x)
4038 let AddedComplexity = 100 in
4039 def : Pat<(i32 (extloadi8 FoldGlobalAddrGP:$addr)),
4040           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
4041            Requires<[HasV4T]>;
4042
4043 // Map from load(globaladdress + x) -> memb(#foo + x)
4044 let AddedComplexity = 100 in
4045 def : Pat<(i32 (sextloadi8 FoldGlobalAddrGP:$addr)),
4046           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
4047            Requires<[HasV4T]>;
4048
4049 //let AddedComplexity = 100 in
4050 let AddedComplexity = 100 in
4051 def : Pat<(i32 (extloadi16 FoldGlobalAddrGP:$addr)),
4052           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
4053            Requires<[HasV4T]>;
4054
4055 // Map from load(globaladdress + x) -> memh(#foo + x)
4056 let AddedComplexity = 100 in
4057 def : Pat<(i32 (sextloadi16 FoldGlobalAddrGP:$addr)),
4058           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
4059            Requires<[HasV4T]>;
4060
4061 // Map from load(globaladdress + x) -> memuh(#foo + x)
4062 let AddedComplexity = 100 in
4063 def : Pat<(i32 (zextloadi16 FoldGlobalAddrGP:$addr)),
4064           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
4065            Requires<[HasV4T]>;
4066
4067 def : Pat<(atomic_load_16 FoldGlobalAddrGP:$addr),
4068           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
4069            Requires<[HasV4T]>;
4070
4071 // Map from load(globaladdress + x) -> memub(#foo + x)
4072 let AddedComplexity = 100 in
4073 def : Pat<(i32 (zextloadi8 FoldGlobalAddrGP:$addr)),
4074           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
4075            Requires<[HasV4T]>;
4076
4077 def : Pat<(atomic_load_8 FoldGlobalAddrGP:$addr),
4078           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
4079            Requires<[HasV4T]>;
4080
4081 // Map from load(globaladdress + x) -> memw(#foo + x)
4082 let AddedComplexity = 100 in
4083 def : Pat<(i32 (load FoldGlobalAddrGP:$addr)),
4084           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
4085            Requires<[HasV4T]>;
4086
4087 def : Pat<(atomic_load_32 FoldGlobalAddrGP:$addr),
4088           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
4089            Requires<[HasV4T]>;