lib/Target/Hexagon/HexagonRegisterInfo.cpp

   1 //===-- HexagonRegisterInfo.cpp - Hexagon Register Information ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Hexagon implementation of the TargetRegisterInfo
  11 // class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "HexagonRegisterInfo.h"
  16 #include "Hexagon.h"
  17 #include "HexagonMachineFunctionInfo.h"
  18 #include "HexagonSubtarget.h"
  19 #include "HexagonTargetMachine.h"
  20 #include "llvm/ADT/BitVector.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineFunctionPass.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/RegisterScavenging.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/MC/MachineLocation.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Target/TargetInstrInfo.h"
  34 #include "llvm/Target/TargetMachine.h"
  35 #include "llvm/Target/TargetOptions.h"
  36
  37 using namespace llvm;
  38
  39
  40 HexagonRegisterInfo::HexagonRegisterInfo(HexagonSubtarget &st,
  41                                      const HexagonInstrInfo &tii)
  42   : HexagonGenRegisterInfo(Hexagon::R31),
  43     Subtarget(st),
  44    TII(tii) {
  45 }
  46
  47 const uint16_t* HexagonRegisterInfo::getCalleeSavedRegs(const MachineFunction
  48                                                         *MF)
  49   const {
  50   static const uint16_t CalleeSavedRegsV2[] = {
  51     Hexagon::R24,   Hexagon::R25,   Hexagon::R26,   Hexagon::R27, 0
  52   };
  53   static const uint16_t CalleeSavedRegsV3[] = {
  54     Hexagon::R16,   Hexagon::R17,   Hexagon::R18,   Hexagon::R19,
  55     Hexagon::R20,   Hexagon::R21,   Hexagon::R22,   Hexagon::R23,
  56     Hexagon::R24,   Hexagon::R25,   Hexagon::R26,   Hexagon::R27, 0
  57   };
  58
  59   switch(Subtarget.getHexagonArchVersion()) {
  60   case HexagonSubtarget::V1:
  61     break;
  62   case HexagonSubtarget::V2:
  63     return CalleeSavedRegsV2;
  64   case HexagonSubtarget::V3:
  65   case HexagonSubtarget::V4:
  66   case HexagonSubtarget::V5:
  67     return CalleeSavedRegsV3;
  68   }
  69   llvm_unreachable("Callee saved registers requested for unknown architecture "
  70                    "version");
  71 }
  72
  73 BitVector HexagonRegisterInfo::getReservedRegs(const MachineFunction &MF)
  74   const {
  75   BitVector Reserved(getNumRegs());
  76   Reserved.set(HEXAGON_RESERVED_REG_1);
  77   Reserved.set(HEXAGON_RESERVED_REG_2);
  78   Reserved.set(Hexagon::R29);
  79   Reserved.set(Hexagon::R30);
  80   Reserved.set(Hexagon::R31);
  81   Reserved.set(Hexagon::D14);
  82   Reserved.set(Hexagon::D15);
  83   Reserved.set(Hexagon::LC0);
  84   Reserved.set(Hexagon::LC1);
  85   Reserved.set(Hexagon::SA0);
  86   Reserved.set(Hexagon::SA1);
  87   return Reserved;
  88 }
  89
  90
  91 const TargetRegisterClass* const*
  92 HexagonRegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
  93   static const TargetRegisterClass * const CalleeSavedRegClassesV2[] = {
  94     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
  95     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
  96     };
  97   static const TargetRegisterClass * const CalleeSavedRegClassesV3[] = {
  98     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
  99     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
 100     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
 101     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
 102     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
 103     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
 104   };
 105
 106   switch(Subtarget.getHexagonArchVersion()) {
 107   case HexagonSubtarget::V1:
 108     break;
 109   case HexagonSubtarget::V2:
 110     return CalleeSavedRegClassesV2;
 111   case HexagonSubtarget::V3:
 112   case HexagonSubtarget::V4:
 113   case HexagonSubtarget::V5:
 114     return CalleeSavedRegClassesV3;
 115   }
 116   llvm_unreachable("Callee saved register classes requested for unknown "
 117                    "architecture version");
 118 }
 119
 120 void HexagonRegisterInfo::
 121 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 122                               MachineBasicBlock::iterator I) const {
 123   MachineInstr &MI = *I;
 124
 125   if (MI.getOpcode() == Hexagon::ADJCALLSTACKDOWN) {
 126     // Hexagon_TODO: add code
 127   } else if (MI.getOpcode() == Hexagon::ADJCALLSTACKUP) {
 128     // Hexagon_TODO: add code
 129   } else {
 130     llvm_unreachable("Cannot handle this call frame pseudo instruction");
 131   }
 132   MBB.erase(I);
 133 }
 134
 135 void HexagonRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 136                                               int SPAdj, unsigned FIOperandNum,
 137                                               RegScavenger *RS) const {
 138   //
 139   // Hexagon_TODO: Do we need to enforce this for Hexagon?
 140   assert(SPAdj == 0 && "Unexpected");
 141
 142   MachineInstr &MI = *II;
 143   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 144
 145   // Addressable stack objects are accessed using neg. offsets from %fp.
 146   MachineFunction &MF = *MI.getParent()->getParent();
 147   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex);
 148   MachineFrameInfo &MFI = *MF.getFrameInfo();
 149
 150   unsigned FrameReg = getFrameRegister(MF);
 151   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 152   if (!TFI->hasFP(MF)) {
 153     // We will not reserve space on the stack for the lr and fp registers.
 154     Offset -= 2 * Hexagon_WordSize;
 155   }
 156
 157   const unsigned FrameSize = MFI.getStackSize();
 158
 159   if (!MFI.hasVarSizedObjects() &&
 160       TII.isValidOffset(MI.getOpcode(), (FrameSize+Offset)) &&
 161       !TII.isSpillPredRegOp(&MI)) {
 162     // Replace frame index with a stack pointer reference.
 163     MI.getOperand(FIOperandNum).ChangeToRegister(getStackRegister(), false,
 164                                                  false, true);
 165     MI.getOperand(FIOperandNum + 1).ChangeToImmediate(FrameSize+Offset);
 166   } else {
 167     // Replace frame index with a frame pointer reference.
 168     if (!TII.isValidOffset(MI.getOpcode(), Offset)) {
 169
 170       // If the offset overflows, then correct it.
 171       //
 172       // For loads, we do not need a reserved register
 173       // r0 = memw(r30 + #10000) to:
 174       //
 175       // r0 = add(r30, #10000)
 176       // r0 = memw(r0)
 177       if ( (MI.getOpcode() == Hexagon::LDriw)  ||
 178            (MI.getOpcode() == Hexagon::LDrid)   ||
 179            (MI.getOpcode() == Hexagon::LDrih)   ||
 180            (MI.getOpcode() == Hexagon::LDriuh)  ||
 181            (MI.getOpcode() == Hexagon::LDrib)   ||
 182            (MI.getOpcode() == Hexagon::LDriub)  ||
 183            (MI.getOpcode() == Hexagon::LDriw_f) ||
 184            (MI.getOpcode() == Hexagon::LDrid_f)) {
 185         unsigned dstReg = (MI.getOpcode() == Hexagon::LDrid) ?
 186           getSubReg(MI.getOperand(0).getReg(), Hexagon::subreg_loreg) :
 187           MI.getOperand(0).getReg();
 188
 189         // Check if offset can fit in addi.
 190         if (!TII.isValidOffset(Hexagon::ADD_ri, Offset)) {
 191           BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 192                   TII.get(Hexagon::CONST32_Int_Real), dstReg).addImm(Offset);
 193           BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 194                   TII.get(Hexagon::ADD_rr),
 195                   dstReg).addReg(FrameReg).addReg(dstReg);
 196         } else {
 197           BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 198                   TII.get(Hexagon::ADD_ri),
 199                   dstReg).addReg(FrameReg).addImm(Offset);
 200         }
 201
 202         MI.getOperand(FIOperandNum).ChangeToRegister(dstReg, false, false,true);
 203         MI.getOperand(FIOperandNum+1).ChangeToImmediate(0);
 204       } else if ((MI.getOpcode() == Hexagon::STriw_indexed) ||
 205                  (MI.getOpcode() == Hexagon::STriw) ||
 206                  (MI.getOpcode() == Hexagon::STrid) ||
 207                  (MI.getOpcode() == Hexagon::STrih) ||
 208                  (MI.getOpcode() == Hexagon::STrib) ||
 209                  (MI.getOpcode() == Hexagon::STrid_f) ||
 210                  (MI.getOpcode() == Hexagon::STriw_f)) {
 211         // For stores, we need a reserved register. Change
 212         // memw(r30 + #10000) = r0 to:
 213         //
 214         // rs = add(r30, #10000);
 215         // memw(rs) = r0
 216         unsigned resReg = HEXAGON_RESERVED_REG_1;
 217
 218         // Check if offset can fit in addi.
 219         if (!TII.isValidOffset(Hexagon::ADD_ri, Offset)) {
 220           BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 221                   TII.get(Hexagon::CONST32_Int_Real), resReg).addImm(Offset);
 222           BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 223                   TII.get(Hexagon::ADD_rr),
 224                   resReg).addReg(FrameReg).addReg(resReg);
 225         } else {
 226           BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 227                   TII.get(Hexagon::ADD_ri),
 228                   resReg).addReg(FrameReg).addImm(Offset);
 229         }
 230         MI.getOperand(FIOperandNum).ChangeToRegister(resReg, false, false,true);
 231         MI.getOperand(FIOperandNum+1).ChangeToImmediate(0);
 232       } else if (TII.isMemOp(&MI)) {
 233         unsigned resReg = HEXAGON_RESERVED_REG_1;
 234         if (!MFI.hasVarSizedObjects() &&
 235             TII.isValidOffset(MI.getOpcode(), (FrameSize+Offset))) {
 236           MI.getOperand(FIOperandNum).ChangeToRegister(getStackRegister(),
 237                                                        false, false, true);
 238           MI.getOperand(FIOperandNum+1).ChangeToImmediate(FrameSize+Offset);
 239         } else if (!TII.isValidOffset(Hexagon::ADD_ri, Offset)) {
 240           BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 241                   TII.get(Hexagon::CONST32_Int_Real), resReg).addImm(Offset);
 242           BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 243                   TII.get(Hexagon::ADD_rr),
 244                   resReg).addReg(FrameReg).addReg(resReg);
 245           MI.getOperand(FIOperandNum).ChangeToRegister(resReg, false, false,
 246                                                        true);
 247           MI.getOperand(FIOperandNum+1).ChangeToImmediate(0);
 248         } else {
 249           BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 250                   TII.get(Hexagon::ADD_ri),
 251                   resReg).addReg(FrameReg).addImm(Offset);
 252           MI.getOperand(FIOperandNum).ChangeToRegister(resReg, false, false,
 253                                                        true);
 254           MI.getOperand(FIOperandNum+1).ChangeToImmediate(0);
 255         }
 256       } else {
 257         unsigned dstReg = MI.getOperand(0).getReg();
 258         BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 259                 TII.get(Hexagon::CONST32_Int_Real), dstReg).addImm(Offset);
 260         BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 261                 TII.get(Hexagon::ADD_rr),
 262                 dstReg).addReg(FrameReg).addReg(dstReg);
 263         // Can we delete MI??? r2 = add (r2, #0).
 264         MI.getOperand(FIOperandNum).ChangeToRegister(dstReg, false, false,true);
 265         MI.getOperand(FIOperandNum+1).ChangeToImmediate(0);
 266       }
 267     } else {
 268       // If the offset is small enough to fit in the immediate field, directly
 269       // encode it.
 270       MI.getOperand(FIOperandNum).ChangeToRegister(FrameReg, false);
 271       MI.getOperand(FIOperandNum+1).ChangeToImmediate(Offset);
 272     }
 273   }
 274
 275 }
 276
 277 unsigned HexagonRegisterInfo::getRARegister() const {
 278   return Hexagon::R31;
 279 }
 280
 281 unsigned HexagonRegisterInfo::getFrameRegister(const MachineFunction
 282                                                &MF) const {
 283   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 284   if (TFI->hasFP(MF)) {
 285     return Hexagon::R30;
 286   }
 287
 288   return Hexagon::R29;
 289 }
 290
 291 unsigned HexagonRegisterInfo::getFrameRegister() const {
 292   return Hexagon::R30;
 293 }
 294
 295 unsigned HexagonRegisterInfo::getStackRegister() const {
 296   return Hexagon::R29;
 297 }
 298
 299 void HexagonRegisterInfo::getInitialFrameState(std::vector<MachineMove>
 300                                                &Moves)  const
 301 {
 302   // VirtualFP = (R30 + #0).
 303   unsigned FPReg = getFrameRegister();
 304   MachineLocation Dst(MachineLocation::VirtualFP);
 305   MachineLocation Src(FPReg, 0);
 306   Moves.push_back(MachineMove(0, Dst, Src));
 307 }
 308
 309 // Get the weight in units of pressure for this register class.
 310 const RegClassWeight &
 311 HexagonRegisterInfo::getRegClassWeight(const TargetRegisterClass *RC) const {
 312   // Each TargetRegisterClass has a per register weight, and weight
 313   // limit which must be less than the limits of its pressure sets.
 314   static const RegClassWeight RCWeightTable[] = {
 315     {1, 32}, // IntRegs
 316     {1, 8},  // CRRegs
 317     {1, 4},  // PredRegs
 318     {2, 16}, // DoubleRegs
 319     {0, 0} };
 320   return RCWeightTable[RC->getID()];
 321 }
 322
 323 /// Get the number of dimensions of register pressure.
 324 unsigned HexagonRegisterInfo::getNumRegPressureSets() const {
 325   return 4;
 326 }
 327
 328 /// Get the name of this register unit pressure set.
 329 const char *HexagonRegisterInfo::getRegPressureSetName(unsigned Idx) const {
 330   static const char *const RegPressureSetName[] = {
 331     "IntRegsRegSet",
 332     "CRRegsRegSet",
 333     "PredRegsRegSet",
 334     "DoubleRegsRegSet"
 335   };
 336   assert((Idx < 4) && "Index out of bounds");
 337   return RegPressureSetName[Idx];
 338 }
 339
 340 /// Get the register unit pressure limit for this dimension.
 341 /// This limit must be adjusted dynamically for reserved registers.
 342 unsigned HexagonRegisterInfo::getRegPressureSetLimit(unsigned Idx) const {
 343   static const int RegPressureLimit [] = { 16, 4, 2, 8 };
 344   assert((Idx < 4) && "Index out of bounds");
 345   return RegPressureLimit[Idx];
 346 }
 347
 348 const int*
 349 HexagonRegisterInfo::getRegClassPressureSets(const TargetRegisterClass *RC)
 350   const {
 351   static const int RCSetsTable[] = {
 352     0,  -1,  // IntRegs
 353     1,  -1,  // CRRegs
 354     2,  -1,  // PredRegs
 355     0,  -1,  // DoubleRegs
 356     -1 };
 357   static const unsigned RCSetStartTable[] = { 0, 2, 4, 6, 0 };
 358   unsigned SetListStart = RCSetStartTable[RC->getID()];
 359   return &RCSetsTable[SetListStart];
 360 }
 361 unsigned HexagonRegisterInfo::getEHExceptionRegister() const {
 362   llvm_unreachable("What is the exception register");
 363 }
 364
 365 unsigned HexagonRegisterInfo::getEHHandlerRegister() const {
 366   llvm_unreachable("What is the exception handler register");
 367 }
 368
 369 #define GET_REGINFO_TARGET_DESC
 370 #include "HexagonGenRegisterInfo.inc"