lib/Target/IA64/IA64ISelLowering.cpp

   1 //===-- IA64ISelLowering.cpp - IA64 DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Duraid Madina and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the IA64ISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64ISelLowering.h"
  15 #include "IA64MachineFunctionInfo.h"
  16 #include "IA64TargetMachine.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/SSARegMap.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 using namespace llvm;
  25
  26 IA64TargetLowering::IA64TargetLowering(TargetMachine &TM)
  27   : TargetLowering(TM) {
  28
  29       // register class for general registers
  30       addRegisterClass(MVT::i64, IA64::GRRegisterClass);
  31
  32       // register class for FP registers
  33       addRegisterClass(MVT::f64, IA64::FPRegisterClass);
  34
  35       // register class for predicate registers
  36       addRegisterClass(MVT::i1, IA64::PRRegisterClass);
  37
  38       setOperationAction(ISD::BRCONDTWOWAY     , MVT::Other, Expand);
  39       setOperationAction(ISD::BRTWOWAY_CC      , MVT::Other, Expand);
  40       setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
  41
  42       setSetCCResultType(MVT::i1);
  43       setShiftAmountType(MVT::i64);
  44
  45       setOperationAction(ISD::EXTLOAD          , MVT::i1   , Promote);
  46
  47       setOperationAction(ISD::ZEXTLOAD         , MVT::i1   , Expand);
  48
  49       setOperationAction(ISD::SEXTLOAD         , MVT::i1   , Expand);
  50       setOperationAction(ISD::SEXTLOAD         , MVT::i8   , Expand);
  51       setOperationAction(ISD::SEXTLOAD         , MVT::i16  , Expand);
  52       setOperationAction(ISD::SEXTLOAD         , MVT::i32  , Expand);
  53
  54       setOperationAction(ISD::FREM             , MVT::f32  , Expand);
  55       setOperationAction(ISD::FREM             , MVT::f64  , Expand);
  56
  57       setOperationAction(ISD::UREM             , MVT::f32  , Expand);
  58       setOperationAction(ISD::UREM             , MVT::f64  , Expand);
  59
  60       setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
  61       setOperationAction(ISD::MEMSET           , MVT::Other, Expand);
  62       setOperationAction(ISD::MEMCPY           , MVT::Other, Expand);
  63
  64       setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
  65       setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  66
  67       // We don't support sin/cos/sqrt
  68       setOperationAction(ISD::FSIN , MVT::f64, Expand);
  69       setOperationAction(ISD::FCOS , MVT::f64, Expand);
  70       setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  71       setOperationAction(ISD::FSIN , MVT::f32, Expand);
  72       setOperationAction(ISD::FCOS , MVT::f32, Expand);
  73       setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  74
  75       // We don't have line number support yet.
  76       setOperationAction(ISD::LOCATION, MVT::Other, Expand);
  77       setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
  78       setOperationAction(ISD::DEBUG_LABEL, MVT::Other, Expand);
  79
  80       //IA64 has these, but they are not implemented
  81       setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
  82       setOperationAction(ISD::CTLZ , MVT::i64  , Expand);
  83       setOperationAction(ISD::ROTL , MVT::i64  , Expand);
  84       setOperationAction(ISD::ROTR , MVT::i64  , Expand);
  85
  86       computeRegisterProperties();
  87
  88       addLegalFPImmediate(+0.0);
  89       addLegalFPImmediate(+1.0);
  90 }
  91
  92 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
  93 static bool isFloatingPointZero(SDOperand Op) {
  94   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
  95     return CFP->isExactlyValue(-0.0) || CFP->isExactlyValue(0.0);
  96   else if (Op.getOpcode() == ISD::EXTLOAD || Op.getOpcode() == ISD::LOAD) {
  97     // Maybe this has already been legalized into the constant pool?
  98     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
  99       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->get()))
 100         return CFP->isExactlyValue(-0.0) || CFP->isExactlyValue(0.0);
 101   }
 102   return false;
 103 }
 104
 105 std::vector<SDOperand>
 106 IA64TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
 107   std::vector<SDOperand> ArgValues;
 108   //
 109   // add beautiful description of IA64 stack frame format
 110   // here (from intel 24535803.pdf most likely)
 111   //
 112   MachineFunction &MF = DAG.getMachineFunction();
 113   MachineFrameInfo *MFI = MF.getFrameInfo();
 114
 115   GP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 116   SP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 117   RP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 118
 119   MachineBasicBlock& BB = MF.front();
 120
 121   unsigned args_int[] = {IA64::r32, IA64::r33, IA64::r34, IA64::r35,
 122                          IA64::r36, IA64::r37, IA64::r38, IA64::r39};
 123
 124   unsigned args_FP[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
 125                         IA64::F12,IA64::F13,IA64::F14, IA64::F15};
 126
 127   unsigned argVreg[8];
 128   unsigned argPreg[8];
 129   unsigned argOpc[8];
 130
 131   unsigned used_FPArgs = 0; // how many FP args have been used so far?
 132
 133   unsigned ArgOffset = 0;
 134   int count = 0;
 135
 136   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I)
 137     {
 138       SDOperand newroot, argt;
 139       if(count < 8) { // need to fix this logic? maybe.
 140
 141         switch (getValueType(I->getType())) {
 142           default:
 143             assert(0 && "ERROR in LowerArgs: can't lower this type of arg.\n");
 144           case MVT::f32:
 145             // fixme? (well, will need to for weird FP structy stuff,
 146             // see intel ABI docs)
 147           case MVT::f64:
 148 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_FP[used_FPArgs]);
 149             MF.addLiveIn(args_FP[used_FPArgs]); // mark this reg as liveIn
 150             // floating point args go into f8..f15 as-needed, the increment
 151             argVreg[count] =                              // is below..:
 152             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::f64));
 153             // FP args go into f8..f15 as needed: (hence the ++)
 154             argPreg[count] = args_FP[used_FPArgs++];
 155             argOpc[count] = IA64::FMOV;
 156             argt = newroot = DAG.getCopyFromReg(DAG.getRoot(), argVreg[count],
 157                                                 MVT::f64);
 158             if (I->getType() == Type::FloatTy)
 159               argt = DAG.getNode(ISD::FP_ROUND, MVT::f32, argt);
 160             break;
 161           case MVT::i1: // NOTE: as far as C abi stuff goes,
 162                         // bools are just boring old ints
 163           case MVT::i8:
 164           case MVT::i16:
 165           case MVT::i32:
 166           case MVT::i64:
 167 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_int[count]);
 168             MF.addLiveIn(args_int[count]); // mark this register as liveIn
 169             argVreg[count] =
 170             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 171             argPreg[count] = args_int[count];
 172             argOpc[count] = IA64::MOV;
 173             argt = newroot =
 174               DAG.getCopyFromReg(DAG.getRoot(), argVreg[count], MVT::i64);
 175             if ( getValueType(I->getType()) != MVT::i64)
 176               argt = DAG.getNode(ISD::TRUNCATE, getValueType(I->getType()),
 177                   newroot);
 178             break;
 179         }
 180       } else { // more than 8 args go into the frame
 181         // Create the frame index object for this incoming parameter...
 182         ArgOffset = 16 + 8 * (count - 8);
 183         int FI = MFI->CreateFixedObject(8, ArgOffset);
 184
 185         // Create the SelectionDAG nodes corresponding to a load
 186         //from this parameter
 187         SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 188         argt = newroot = DAG.getLoad(getValueType(I->getType()),
 189                                      DAG.getEntryNode(), FIN, DAG.getSrcValue(NULL));
 190       }
 191       ++count;
 192       DAG.setRoot(newroot.getValue(1));
 193       ArgValues.push_back(argt);
 194     }
 195
 196
 197   // Create a vreg to hold the output of (what will become)
 198   // the "alloc" instruction
 199   VirtGPR = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 200   BuildMI(&BB, IA64::PSEUDO_ALLOC, 0, VirtGPR);
 201   // we create a PSEUDO_ALLOC (pseudo)instruction for now
 202 /*
 203   BuildMI(&BB, IA64::IDEF, 0, IA64::r1);
 204
 205   // hmm:
 206   BuildMI(&BB, IA64::IDEF, 0, IA64::r12);
 207   BuildMI(&BB, IA64::IDEF, 0, IA64::rp);
 208   // ..hmm.
 209
 210   BuildMI(&BB, IA64::MOV, 1, GP).addReg(IA64::r1);
 211
 212   // hmm:
 213   BuildMI(&BB, IA64::MOV, 1, SP).addReg(IA64::r12);
 214   BuildMI(&BB, IA64::MOV, 1, RP).addReg(IA64::rp);
 215   // ..hmm.
 216 */
 217
 218   unsigned tempOffset=0;
 219
 220   // if this is a varargs function, we simply lower llvm.va_start by
 221   // pointing to the first entry
 222   if(F.isVarArg()) {
 223     tempOffset=0;
 224     VarArgsFrameIndex = MFI->CreateFixedObject(8, tempOffset);
 225   }
 226
 227   // here we actually do the moving of args, and store them to the stack
 228   // too if this is a varargs function:
 229   for (int i = 0; i < count && i < 8; ++i) {
 230     BuildMI(&BB, argOpc[i], 1, argVreg[i]).addReg(argPreg[i]);
 231     if(F.isVarArg()) {
 232       // if this is a varargs function, we copy the input registers to the stack
 233       int FI = MFI->CreateFixedObject(8, tempOffset);
 234       tempOffset+=8;   //XXX: is it safe to use r22 like this?
 235       BuildMI(&BB, IA64::MOV, 1, IA64::r22).addFrameIndex(FI);
 236       // FIXME: we should use st8.spill here, one day
 237       BuildMI(&BB, IA64::ST8, 1, IA64::r22).addReg(argPreg[i]);
 238     }
 239   }
 240
 241   // Finally, inform the code generator which regs we return values in.
 242   // (see the ISD::RET: case in the instruction selector)
 243   switch (getValueType(F.getReturnType())) {
 244   default: assert(0 && "i have no idea where to return this type!");
 245   case MVT::isVoid: break;
 246   case MVT::i1:
 247   case MVT::i8:
 248   case MVT::i16:
 249   case MVT::i32:
 250   case MVT::i64:
 251     MF.addLiveOut(IA64::r8);
 252     break;
 253   case MVT::f32:
 254   case MVT::f64:
 255     MF.addLiveOut(IA64::F8);
 256     break;
 257   }
 258
 259   return ArgValues;
 260 }
 261
 262 std::pair<SDOperand, SDOperand>
 263 IA64TargetLowering::LowerCallTo(SDOperand Chain,
 264                                 const Type *RetTy, bool isVarArg,
 265                                 unsigned CallingConv, bool isTailCall,
 266                                 SDOperand Callee, ArgListTy &Args,
 267                                 SelectionDAG &DAG) {
 268
 269   MachineFunction &MF = DAG.getMachineFunction();
 270
 271   unsigned NumBytes = 16;
 272   unsigned outRegsUsed = 0;
 273
 274   if (Args.size() > 8) {
 275     NumBytes += (Args.size() - 8) * 8;
 276     outRegsUsed = 8;
 277   } else {
 278     outRegsUsed = Args.size();
 279   }
 280
 281   // FIXME? this WILL fail if we ever try to pass around an arg that
 282   // consumes more than a single output slot (a 'real' double, int128
 283   // some sort of aggregate etc.), as we'll underestimate how many 'outX'
 284   // registers we use. Hopefully, the assembler will notice.
 285   MF.getInfo<IA64FunctionInfo>()->outRegsUsed=
 286     std::max(outRegsUsed, MF.getInfo<IA64FunctionInfo>()->outRegsUsed);
 287
 288   // keep stack frame 16-byte aligned
 289   //assert(NumBytes==((NumBytes+15) & ~15) && "stack frame not 16-byte aligned!");
 290   NumBytes = (NumBytes+15) & ~15;
 291
 292   Chain = DAG.getNode(ISD::CALLSEQ_START, MVT::Other, Chain,
 293                         DAG.getConstant(NumBytes, getPointerTy()));
 294
 295   SDOperand StackPtr, NullSV;
 296   std::vector<SDOperand> Stores;
 297   std::vector<SDOperand> Converts;
 298   std::vector<SDOperand> RegValuesToPass;
 299   unsigned ArgOffset = 16;
 300
 301   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 302     {
 303       SDOperand Val = Args[i].first;
 304       MVT::ValueType ObjectVT = Val.getValueType();
 305       SDOperand ValToStore(0, 0), ValToConvert(0, 0);
 306       unsigned ObjSize=8;
 307       switch (ObjectVT) {
 308       default: assert(0 && "unexpected argument type!");
 309       case MVT::i1:
 310       case MVT::i8:
 311       case MVT::i16:
 312       case MVT::i32:
 313         //promote to 64-bits, sign/zero extending based on type
 314         //of the argument
 315         if(Args[i].second->isSigned())
 316           Val = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Val);
 317         else
 318           Val = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Val);
 319         // XXX: fall through
 320       case MVT::i64:
 321         //ObjSize = 8;
 322         if(RegValuesToPass.size() >= 8) {
 323           ValToStore = Val;
 324         } else {
 325           RegValuesToPass.push_back(Val);
 326         }
 327         break;
 328       case MVT::f32:
 329         //promote to 64-bits
 330         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
 331         // XXX: fall through
 332       case MVT::f64:
 333         if(RegValuesToPass.size() >= 8) {
 334           ValToStore = Val;
 335         } else {
 336           RegValuesToPass.push_back(Val);
 337           if(1 /* TODO: if(calling external or varadic function)*/ ) {
 338             ValToConvert = Val; // additionally pass this FP value as an int
 339           }
 340         }
 341         break;
 342       }
 343
 344       if(ValToStore.Val) {
 345         if(!StackPtr.Val) {
 346           StackPtr = DAG.getRegister(IA64::r12, MVT::i64);
 347           NullSV = DAG.getSrcValue(NULL);
 348         }
 349         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 350         PtrOff = DAG.getNode(ISD::ADD, MVT::i64, StackPtr, PtrOff);
 351         Stores.push_back(DAG.getNode(ISD::STORE, MVT::Other, Chain,
 352                                      ValToStore, PtrOff, NullSV));
 353         ArgOffset += ObjSize;
 354       }
 355
 356       if(ValToConvert.Val) {
 357         Converts.push_back(DAG.getNode(IA64ISD::GETFD, MVT::i64, ValToConvert));
 358       }
 359     }
 360
 361   // Emit all stores, make sure they occur before any copies into physregs.
 362   if (!Stores.empty())
 363     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, Stores);
 364
 365   static const unsigned IntArgRegs[] = {
 366     IA64::out0, IA64::out1, IA64::out2, IA64::out3,
 367     IA64::out4, IA64::out5, IA64::out6, IA64::out7
 368   };
 369
 370   static const unsigned FPArgRegs[] = {
 371     IA64::F8,  IA64::F9,  IA64::F10, IA64::F11,
 372     IA64::F12, IA64::F13, IA64::F14, IA64::F15
 373   };
 374
 375   SDOperand InFlag;
 376
 377   // save the current GP, SP and RP : FIXME: do we need to do all 3 always?
 378   SDOperand GPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r1, MVT::i64, InFlag);
 379   Chain = GPBeforeCall.getValue(1);
 380   InFlag = Chain.getValue(2);
 381   SDOperand SPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r12, MVT::i64, InFlag);
 382   Chain = SPBeforeCall.getValue(1);
 383   InFlag = Chain.getValue(2);
 384   SDOperand RPBeforeCall = DAG.getCopyFromReg(Chain, IA64::rp, MVT::i64, InFlag);
 385   Chain = RPBeforeCall.getValue(1);
 386   InFlag = Chain.getValue(2);
 387
 388   // Build a sequence of copy-to-reg nodes chained together with token chain
 389   // and flag operands which copy the outgoing integer args into regs out[0-7]
 390   // mapped 1:1 and the FP args into regs F8-F15 "lazily"
 391   // TODO: for performance, we should only copy FP args into int regs when we
 392   // know this is required (i.e. for varardic or external (unknown) functions)
 393
 394   // first to the FP->(integer representation) conversions, these are
 395   // flagged for now, but shouldn't have to be (TODO)
 396   unsigned seenConverts = 0;
 397   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 398     if(MVT::isFloatingPoint(RegValuesToPass[i].getValueType())) {
 399       Chain = DAG.getCopyToReg(Chain, IntArgRegs[i], Converts[seenConverts++], InFlag);
 400       InFlag = Chain.getValue(1);
 401     }
 402   }
 403
 404   // next copy args into the usual places, these are flagged
 405   unsigned usedFPArgs = 0;
 406   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 407     Chain = DAG.getCopyToReg(Chain,
 408       MVT::isInteger(RegValuesToPass[i].getValueType()) ?
 409                                           IntArgRegs[i] : FPArgRegs[usedFPArgs++],
 410       RegValuesToPass[i], InFlag);
 411     InFlag = Chain.getValue(1);
 412   }
 413
 414   // If the callee is a GlobalAddress node (quite common, every direct call is)
 415   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 416 /*
 417   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 418     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i64);
 419   }
 420 */
 421
 422   std::vector<MVT::ValueType> NodeTys;
 423   std::vector<SDOperand> CallOperands;
 424   NodeTys.push_back(MVT::Other);   // Returns a chain
 425   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 426   CallOperands.push_back(Chain);
 427   CallOperands.push_back(Callee);
 428
 429   // emit the call itself
 430   if (InFlag.Val)
 431     CallOperands.push_back(InFlag);
 432   else
 433     assert(0 && "this should never happen!\n");
 434
 435 /* out with the old...
 436     Chain = SDOperand(DAG.getCall(NodeTys, Chain, Callee, InFlag), 0);
 437   else
 438     Chain = SDOperand(DAG.getCall(NodeTys, Chain, Callee), 0);
 439 */
 440   // to make way for a hack:
 441   Chain = DAG.getNode(IA64ISD::BRCALL, NodeTys, CallOperands);
 442   InFlag = Chain.getValue(1);
 443
 444   // restore the GP, SP and RP after the call
 445   Chain = DAG.getCopyToReg(Chain, IA64::r1, GPBeforeCall, InFlag);
 446   InFlag = Chain.getValue(1);
 447   Chain = DAG.getCopyToReg(Chain, IA64::r12, SPBeforeCall, InFlag);
 448   InFlag = Chain.getValue(1);
 449   Chain = DAG.getCopyToReg(Chain, IA64::rp, RPBeforeCall, InFlag);
 450   InFlag = Chain.getValue(1);
 451
 452   std::vector<MVT::ValueType> RetVals;
 453   RetVals.push_back(MVT::Other);
 454   RetVals.push_back(MVT::Flag);
 455
 456   MVT::ValueType RetTyVT = getValueType(RetTy);
 457   SDOperand RetVal;
 458   if (RetTyVT != MVT::isVoid) {
 459     switch (RetTyVT) {
 460     default: // assert(0 && "Unknown value type to return!");
 461     case MVT::i1: { // bools are just like other integers (returned in r8)
 462       SDOperand boolInR8 = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 463       InFlag = boolInR8.getValue(2);
 464       Chain = boolInR8.getValue(1);
 465       SDOperand zeroReg = DAG.getCopyFromReg(Chain, IA64::r0, MVT::i64, InFlag);
 466       InFlag = zeroReg.getValue(2);
 467       Chain = zeroReg.getValue(1);
 468
 469       RetVal = DAG.getSetCC(MVT::i1, boolInR8, zeroReg, ISD::SETNE);
 470       break;
 471     }
 472     case MVT::i8:
 473     case MVT::i16:
 474     case MVT::i32:
 475       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 476       Chain = RetVal.getValue(1);
 477
 478       // Add a note to keep track of whether it is sign or zero extended - TODO: bools
 479       RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext :ISD::AssertZext,
 480                            MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 481       RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 482       break;
 483     case MVT::i64:
 484       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 485       Chain = RetVal.getValue(1);
 486       InFlag = RetVal.getValue(2); // XXX dead
 487       break;
 488     case MVT::f64:
 489       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 490       Chain = RetVal.getValue(1);
 491       InFlag = RetVal.getValue(2); // XXX dead
 492       break;
 493     }
 494   }
 495
 496   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 497                       DAG.getConstant(NumBytes, getPointerTy()));
 498
 499   return std::make_pair(RetVal, Chain);
 500 }
 501
 502 SDOperand
 503 IA64TargetLowering::LowerVAStart(SDOperand Chain, SDOperand VAListP,
 504                                  Value *VAListV, SelectionDAG &DAG) {
 505   // vastart just stores the address of the VarArgsFrameIndex slot.
 506   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i64);
 507   return DAG.getNode(ISD::STORE, MVT::Other, Chain, FR,
 508                      VAListP, DAG.getSrcValue(VAListV));
 509 }
 510
 511 std::pair<SDOperand,SDOperand> IA64TargetLowering::
 512 LowerVAArg(SDOperand Chain, SDOperand VAListP, Value *VAListV,
 513            const Type *ArgTy, SelectionDAG &DAG) {
 514
 515   MVT::ValueType ArgVT = getValueType(ArgTy);
 516   SDOperand Val = DAG.getLoad(MVT::i64, Chain,
 517                               VAListP, DAG.getSrcValue(VAListV));
 518   SDOperand Result = DAG.getLoad(ArgVT, DAG.getEntryNode(), Val,
 519                                  DAG.getSrcValue(NULL));
 520   unsigned Amt;
 521   if (ArgVT == MVT::i32 || ArgVT == MVT::f32)
 522     Amt = 8;
 523   else {
 524     assert((ArgVT == MVT::i64 || ArgVT == MVT::f64) &&
 525            "Other types should have been promoted for varargs!");
 526     Amt = 8;
 527   }
 528   Val = DAG.getNode(ISD::ADD, Val.getValueType(), Val,
 529                     DAG.getConstant(Amt, Val.getValueType()));
 530   Chain = DAG.getNode(ISD::STORE, MVT::Other, Chain,
 531                       Val, VAListP, DAG.getSrcValue(VAListV));
 532   return std::make_pair(Result, Chain);
 533 }
 534
 535
 536
 537 std::pair<SDOperand, SDOperand> IA64TargetLowering::
 538 LowerFrameReturnAddress(bool isFrameAddress, SDOperand Chain, unsigned Depth,
 539                         SelectionDAG &DAG) {
 540   assert(0 && "LowerFrameReturnAddress unimplemented");
 541   abort();
 542 }
 543