lib/Target/IA64/IA64ISelLowering.cpp

   1 //===-- IA64ISelLowering.cpp - IA64 DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Duraid Madina and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the IA64ISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64ISelLowering.h"
  15 #include "IA64MachineFunctionInfo.h"
  16 #include "IA64TargetMachine.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/SSARegMap.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 using namespace llvm;
  25
  26 IA64TargetLowering::IA64TargetLowering(TargetMachine &TM)
  27   : TargetLowering(TM) {
  28
  29       // register class for general registers
  30       addRegisterClass(MVT::i64, IA64::GRRegisterClass);
  31
  32       // register class for FP registers
  33       addRegisterClass(MVT::f64, IA64::FPRegisterClass);
  34
  35       // register class for predicate registers
  36       addRegisterClass(MVT::i1, IA64::PRRegisterClass);
  37
  38       setLoadXAction(ISD::EXTLOAD          , MVT::i1   , Promote);
  39
  40       setLoadXAction(ISD::ZEXTLOAD         , MVT::i1   , Expand);
  41
  42       setLoadXAction(ISD::SEXTLOAD         , MVT::i1   , Expand);
  43       setLoadXAction(ISD::SEXTLOAD         , MVT::i8   , Expand);
  44       setLoadXAction(ISD::SEXTLOAD         , MVT::i16  , Expand);
  45       setLoadXAction(ISD::SEXTLOAD         , MVT::i32  , Expand);
  46
  47       setOperationAction(ISD::BRIND            , MVT::Other, Expand);
  48       setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
  49       setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
  50       setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
  51
  52       // ia64 uses SELECT not SELECT_CC
  53       setOperationAction(ISD::SELECT_CC        , MVT::Other,  Expand);
  54
  55       // We need to handle ISD::RET for void functions ourselves,
  56       // so we get a chance to restore ar.pfs before adding a
  57       // br.ret insn
  58       setOperationAction(ISD::RET, MVT::Other, Custom);
  59
  60       setSetCCResultType(MVT::i1);
  61       setShiftAmountType(MVT::i64);
  62
  63       setOperationAction(ISD::FREM             , MVT::f32  , Expand);
  64       setOperationAction(ISD::FREM             , MVT::f64  , Expand);
  65
  66       setOperationAction(ISD::UREM             , MVT::f32  , Expand);
  67       setOperationAction(ISD::UREM             , MVT::f64  , Expand);
  68
  69       setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
  70       setOperationAction(ISD::MEMSET           , MVT::Other, Expand);
  71       setOperationAction(ISD::MEMCPY           , MVT::Other, Expand);
  72
  73       setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
  74       setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  75
  76       // We don't support sin/cos/sqrt
  77       setOperationAction(ISD::FSIN , MVT::f64, Expand);
  78       setOperationAction(ISD::FCOS , MVT::f64, Expand);
  79       setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  80       setOperationAction(ISD::FSIN , MVT::f32, Expand);
  81       setOperationAction(ISD::FCOS , MVT::f32, Expand);
  82       setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  83
  84       // FIXME: IA64 supports fcopysign natively!
  85       setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
  86       setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
  87
  88       // We don't have line number support yet.
  89       setOperationAction(ISD::LOCATION, MVT::Other, Expand);
  90       setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
  91       setOperationAction(ISD::LABEL, MVT::Other, Expand);
  92
  93       //IA64 has these, but they are not implemented
  94       setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
  95       setOperationAction(ISD::CTLZ , MVT::i64  , Expand);
  96       setOperationAction(ISD::ROTL , MVT::i64  , Expand);
  97       setOperationAction(ISD::ROTR , MVT::i64  , Expand);
  98       setOperationAction(ISD::BSWAP, MVT::i64  , Expand);  // mux @rev
  99
 100       // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 101       setOperationAction(ISD::VAARG             , MVT::Other, Custom);
 102       setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 103
 104       // Use the default implementation.
 105       setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 106       setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 107       setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 108       setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 109       setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 110
 111       setStackPointerRegisterToSaveRestore(IA64::r12);
 112
 113       setJumpBufSize(704); // on ia64-linux, jmp_bufs are 704 bytes..
 114       setJumpBufAlignment(16); // ...and must be 16-byte aligned
 115
 116       computeRegisterProperties();
 117
 118       setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 119       addLegalFPImmediate(+0.0);
 120       addLegalFPImmediate(+1.0);
 121 }
 122
 123 const char *IA64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 124   switch (Opcode) {
 125   default: return 0;
 126   case IA64ISD::GETFD:  return "IA64ISD::GETFD";
 127   case IA64ISD::BRCALL: return "IA64ISD::BRCALL";
 128   case IA64ISD::RET_FLAG: return "IA64ISD::RET_FLAG";
 129   }
 130 }
 131
 132
 133 std::vector<SDOperand>
 134 IA64TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
 135   std::vector<SDOperand> ArgValues;
 136   //
 137   // add beautiful description of IA64 stack frame format
 138   // here (from intel 24535803.pdf most likely)
 139   //
 140   MachineFunction &MF = DAG.getMachineFunction();
 141   MachineFrameInfo *MFI = MF.getFrameInfo();
 142   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 143
 144   GP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 145   SP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 146   RP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 147
 148   MachineBasicBlock& BB = MF.front();
 149
 150   unsigned args_int[] = {IA64::r32, IA64::r33, IA64::r34, IA64::r35,
 151                          IA64::r36, IA64::r37, IA64::r38, IA64::r39};
 152
 153   unsigned args_FP[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
 154                         IA64::F12,IA64::F13,IA64::F14, IA64::F15};
 155
 156   unsigned argVreg[8];
 157   unsigned argPreg[8];
 158   unsigned argOpc[8];
 159
 160   unsigned used_FPArgs = 0; // how many FP args have been used so far?
 161
 162   unsigned ArgOffset = 0;
 163   int count = 0;
 164
 165   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I)
 166     {
 167       SDOperand newroot, argt;
 168       if(count < 8) { // need to fix this logic? maybe.
 169
 170         switch (getValueType(I->getType())) {
 171           default:
 172             assert(0 && "ERROR in LowerArgs: can't lower this type of arg.\n");
 173           case MVT::f32:
 174             // fixme? (well, will need to for weird FP structy stuff,
 175             // see intel ABI docs)
 176           case MVT::f64:
 177 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_FP[used_FPArgs]);
 178             MF.addLiveIn(args_FP[used_FPArgs]); // mark this reg as liveIn
 179             // floating point args go into f8..f15 as-needed, the increment
 180             argVreg[count] =                              // is below..:
 181             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::f64));
 182             // FP args go into f8..f15 as needed: (hence the ++)
 183             argPreg[count] = args_FP[used_FPArgs++];
 184             argOpc[count] = IA64::FMOV;
 185             argt = newroot = DAG.getCopyFromReg(DAG.getRoot(), argVreg[count],
 186                                                 MVT::f64);
 187             if (I->getType() == Type::FloatTy)
 188               argt = DAG.getNode(ISD::FP_ROUND, MVT::f32, argt);
 189             break;
 190           case MVT::i1: // NOTE: as far as C abi stuff goes,
 191                         // bools are just boring old ints
 192           case MVT::i8:
 193           case MVT::i16:
 194           case MVT::i32:
 195           case MVT::i64:
 196 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_int[count]);
 197             MF.addLiveIn(args_int[count]); // mark this register as liveIn
 198             argVreg[count] =
 199             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 200             argPreg[count] = args_int[count];
 201             argOpc[count] = IA64::MOV;
 202             argt = newroot =
 203               DAG.getCopyFromReg(DAG.getRoot(), argVreg[count], MVT::i64);
 204             if ( getValueType(I->getType()) != MVT::i64)
 205               argt = DAG.getNode(ISD::TRUNCATE, getValueType(I->getType()),
 206                   newroot);
 207             break;
 208         }
 209       } else { // more than 8 args go into the frame
 210         // Create the frame index object for this incoming parameter...
 211         ArgOffset = 16 + 8 * (count - 8);
 212         int FI = MFI->CreateFixedObject(8, ArgOffset);
 213
 214         // Create the SelectionDAG nodes corresponding to a load
 215         //from this parameter
 216         SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 217         argt = newroot = DAG.getLoad(getValueType(I->getType()),
 218                                      DAG.getEntryNode(), FIN, NULL, 0);
 219       }
 220       ++count;
 221       DAG.setRoot(newroot.getValue(1));
 222       ArgValues.push_back(argt);
 223     }
 224
 225
 226   // Create a vreg to hold the output of (what will become)
 227   // the "alloc" instruction
 228   VirtGPR = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 229   BuildMI(&BB, TII->get(IA64::PSEUDO_ALLOC), VirtGPR);
 230   // we create a PSEUDO_ALLOC (pseudo)instruction for now
 231 /*
 232   BuildMI(&BB, IA64::IDEF, 0, IA64::r1);
 233
 234   // hmm:
 235   BuildMI(&BB, IA64::IDEF, 0, IA64::r12);
 236   BuildMI(&BB, IA64::IDEF, 0, IA64::rp);
 237   // ..hmm.
 238
 239   BuildMI(&BB, IA64::MOV, 1, GP).addReg(IA64::r1);
 240
 241   // hmm:
 242   BuildMI(&BB, IA64::MOV, 1, SP).addReg(IA64::r12);
 243   BuildMI(&BB, IA64::MOV, 1, RP).addReg(IA64::rp);
 244   // ..hmm.
 245 */
 246
 247   unsigned tempOffset=0;
 248
 249   // if this is a varargs function, we simply lower llvm.va_start by
 250   // pointing to the first entry
 251   if(F.isVarArg()) {
 252     tempOffset=0;
 253     VarArgsFrameIndex = MFI->CreateFixedObject(8, tempOffset);
 254   }
 255
 256   // here we actually do the moving of args, and store them to the stack
 257   // too if this is a varargs function:
 258   for (int i = 0; i < count && i < 8; ++i) {
 259     BuildMI(&BB, TII->get(argOpc[i]), argVreg[i]).addReg(argPreg[i]);
 260     if(F.isVarArg()) {
 261       // if this is a varargs function, we copy the input registers to the stack
 262       int FI = MFI->CreateFixedObject(8, tempOffset);
 263       tempOffset+=8;   //XXX: is it safe to use r22 like this?
 264       BuildMI(&BB, TII->get(IA64::MOV), IA64::r22).addFrameIndex(FI);
 265       // FIXME: we should use st8.spill here, one day
 266       BuildMI(&BB, TII->get(IA64::ST8), IA64::r22).addReg(argPreg[i]);
 267     }
 268   }
 269
 270   // Finally, inform the code generator which regs we return values in.
 271   // (see the ISD::RET: case in the instruction selector)
 272   switch (getValueType(F.getReturnType())) {
 273   default: assert(0 && "i have no idea where to return this type!");
 274   case MVT::isVoid: break;
 275   case MVT::i1:
 276   case MVT::i8:
 277   case MVT::i16:
 278   case MVT::i32:
 279   case MVT::i64:
 280     MF.addLiveOut(IA64::r8);
 281     break;
 282   case MVT::f32:
 283   case MVT::f64:
 284     MF.addLiveOut(IA64::F8);
 285     break;
 286   }
 287
 288   return ArgValues;
 289 }
 290
 291 std::pair<SDOperand, SDOperand>
 292 IA64TargetLowering::LowerCallTo(SDOperand Chain,
 293                                 const Type *RetTy, bool RetTyIsSigned,
 294                                 bool isVarArg, unsigned CallingConv,
 295                                 bool isTailCall, SDOperand Callee,
 296                                 ArgListTy &Args, SelectionDAG &DAG) {
 297
 298   MachineFunction &MF = DAG.getMachineFunction();
 299
 300   unsigned NumBytes = 16;
 301   unsigned outRegsUsed = 0;
 302
 303   if (Args.size() > 8) {
 304     NumBytes += (Args.size() - 8) * 8;
 305     outRegsUsed = 8;
 306   } else {
 307     outRegsUsed = Args.size();
 308   }
 309
 310   // FIXME? this WILL fail if we ever try to pass around an arg that
 311   // consumes more than a single output slot (a 'real' double, int128
 312   // some sort of aggregate etc.), as we'll underestimate how many 'outX'
 313   // registers we use. Hopefully, the assembler will notice.
 314   MF.getInfo<IA64FunctionInfo>()->outRegsUsed=
 315     std::max(outRegsUsed, MF.getInfo<IA64FunctionInfo>()->outRegsUsed);
 316
 317   // keep stack frame 16-byte aligned
 318   // assert(NumBytes==((NumBytes+15) & ~15) &&
 319   //        "stack frame not 16-byte aligned!");
 320   NumBytes = (NumBytes+15) & ~15;
 321
 322   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
 323
 324   SDOperand StackPtr;
 325   std::vector<SDOperand> Stores;
 326   std::vector<SDOperand> Converts;
 327   std::vector<SDOperand> RegValuesToPass;
 328   unsigned ArgOffset = 16;
 329
 330   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 331     {
 332       SDOperand Val = Args[i].Node;
 333       MVT::ValueType ObjectVT = Val.getValueType();
 334       SDOperand ValToStore(0, 0), ValToConvert(0, 0);
 335       unsigned ObjSize=8;
 336       switch (ObjectVT) {
 337       default: assert(0 && "unexpected argument type!");
 338       case MVT::i1:
 339       case MVT::i8:
 340       case MVT::i16:
 341       case MVT::i32: {
 342         //promote to 64-bits, sign/zero extending based on type
 343         //of the argument
 344         ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
 345         if (Args[i].isSExt)
 346           ExtendKind = ISD::SIGN_EXTEND;
 347         else if (Args[i].isZExt)
 348           ExtendKind = ISD::ZERO_EXTEND;
 349         Val = DAG.getNode(ExtendKind, MVT::i64, Val);
 350         // XXX: fall through
 351       }
 352       case MVT::i64:
 353         //ObjSize = 8;
 354         if(RegValuesToPass.size() >= 8) {
 355           ValToStore = Val;
 356         } else {
 357           RegValuesToPass.push_back(Val);
 358         }
 359         break;
 360       case MVT::f32:
 361         //promote to 64-bits
 362         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
 363         // XXX: fall through
 364       case MVT::f64:
 365         if(RegValuesToPass.size() >= 8) {
 366           ValToStore = Val;
 367         } else {
 368           RegValuesToPass.push_back(Val);
 369           if(1 /* TODO: if(calling external or varadic function)*/ ) {
 370             ValToConvert = Val; // additionally pass this FP value as an int
 371           }
 372         }
 373         break;
 374       }
 375
 376       if(ValToStore.Val) {
 377         if(!StackPtr.Val) {
 378           StackPtr = DAG.getRegister(IA64::r12, MVT::i64);
 379         }
 380         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 381         PtrOff = DAG.getNode(ISD::ADD, MVT::i64, StackPtr, PtrOff);
 382         Stores.push_back(DAG.getStore(Chain, ValToStore, PtrOff, NULL, 0));
 383         ArgOffset += ObjSize;
 384       }
 385
 386       if(ValToConvert.Val) {
 387         Converts.push_back(DAG.getNode(IA64ISD::GETFD, MVT::i64, ValToConvert));
 388       }
 389     }
 390
 391   // Emit all stores, make sure they occur before any copies into physregs.
 392   if (!Stores.empty())
 393     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &Stores[0],Stores.size());
 394
 395   static const unsigned IntArgRegs[] = {
 396     IA64::out0, IA64::out1, IA64::out2, IA64::out3,
 397     IA64::out4, IA64::out5, IA64::out6, IA64::out7
 398   };
 399
 400   static const unsigned FPArgRegs[] = {
 401     IA64::F8,  IA64::F9,  IA64::F10, IA64::F11,
 402     IA64::F12, IA64::F13, IA64::F14, IA64::F15
 403   };
 404
 405   SDOperand InFlag;
 406
 407   // save the current GP, SP and RP : FIXME: do we need to do all 3 always?
 408   SDOperand GPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r1, MVT::i64, InFlag);
 409   Chain = GPBeforeCall.getValue(1);
 410   InFlag = Chain.getValue(2);
 411   SDOperand SPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r12, MVT::i64, InFlag);
 412   Chain = SPBeforeCall.getValue(1);
 413   InFlag = Chain.getValue(2);
 414   SDOperand RPBeforeCall = DAG.getCopyFromReg(Chain, IA64::rp, MVT::i64, InFlag);
 415   Chain = RPBeforeCall.getValue(1);
 416   InFlag = Chain.getValue(2);
 417
 418   // Build a sequence of copy-to-reg nodes chained together with token chain
 419   // and flag operands which copy the outgoing integer args into regs out[0-7]
 420   // mapped 1:1 and the FP args into regs F8-F15 "lazily"
 421   // TODO: for performance, we should only copy FP args into int regs when we
 422   // know this is required (i.e. for varardic or external (unknown) functions)
 423
 424   // first to the FP->(integer representation) conversions, these are
 425   // flagged for now, but shouldn't have to be (TODO)
 426   unsigned seenConverts = 0;
 427   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 428     if(MVT::isFloatingPoint(RegValuesToPass[i].getValueType())) {
 429       Chain = DAG.getCopyToReg(Chain, IntArgRegs[i], Converts[seenConverts++],
 430                                InFlag);
 431       InFlag = Chain.getValue(1);
 432     }
 433   }
 434
 435   // next copy args into the usual places, these are flagged
 436   unsigned usedFPArgs = 0;
 437   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 438     Chain = DAG.getCopyToReg(Chain,
 439       MVT::isInteger(RegValuesToPass[i].getValueType()) ?
 440         IntArgRegs[i] : FPArgRegs[usedFPArgs++], RegValuesToPass[i], InFlag);
 441     InFlag = Chain.getValue(1);
 442   }
 443
 444   // If the callee is a GlobalAddress node (quite common, every direct call is)
 445   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 446 /*
 447   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 448     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i64);
 449   }
 450 */
 451
 452   std::vector<MVT::ValueType> NodeTys;
 453   std::vector<SDOperand> CallOperands;
 454   NodeTys.push_back(MVT::Other);   // Returns a chain
 455   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 456   CallOperands.push_back(Chain);
 457   CallOperands.push_back(Callee);
 458
 459   // emit the call itself
 460   if (InFlag.Val)
 461     CallOperands.push_back(InFlag);
 462   else
 463     assert(0 && "this should never happen!\n");
 464
 465   // to make way for a hack:
 466   Chain = DAG.getNode(IA64ISD::BRCALL, NodeTys,
 467                       &CallOperands[0], CallOperands.size());
 468   InFlag = Chain.getValue(1);
 469
 470   // restore the GP, SP and RP after the call
 471   Chain = DAG.getCopyToReg(Chain, IA64::r1, GPBeforeCall, InFlag);
 472   InFlag = Chain.getValue(1);
 473   Chain = DAG.getCopyToReg(Chain, IA64::r12, SPBeforeCall, InFlag);
 474   InFlag = Chain.getValue(1);
 475   Chain = DAG.getCopyToReg(Chain, IA64::rp, RPBeforeCall, InFlag);
 476   InFlag = Chain.getValue(1);
 477
 478   std::vector<MVT::ValueType> RetVals;
 479   RetVals.push_back(MVT::Other);
 480   RetVals.push_back(MVT::Flag);
 481
 482   MVT::ValueType RetTyVT = getValueType(RetTy);
 483   SDOperand RetVal;
 484   if (RetTyVT != MVT::isVoid) {
 485     switch (RetTyVT) {
 486     default: assert(0 && "Unknown value type to return!");
 487     case MVT::i1: { // bools are just like other integers (returned in r8)
 488       // we *could* fall through to the truncate below, but this saves a
 489       // few redundant predicate ops
 490       SDOperand boolInR8 = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64,InFlag);
 491       InFlag = boolInR8.getValue(2);
 492       Chain = boolInR8.getValue(1);
 493       SDOperand zeroReg = DAG.getCopyFromReg(Chain, IA64::r0, MVT::i64, InFlag);
 494       InFlag = zeroReg.getValue(2);
 495       Chain = zeroReg.getValue(1);
 496
 497       RetVal = DAG.getSetCC(MVT::i1, boolInR8, zeroReg, ISD::SETNE);
 498       break;
 499     }
 500     case MVT::i8:
 501     case MVT::i16:
 502     case MVT::i32:
 503       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 504       Chain = RetVal.getValue(1);
 505
 506       // keep track of whether it is sign or zero extended (todo: bools?)
 507 /* XXX
 508       RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext :ISD::AssertZext,
 509                            MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 510 */
 511       RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 512       break;
 513     case MVT::i64:
 514       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 515       Chain = RetVal.getValue(1);
 516       InFlag = RetVal.getValue(2); // XXX dead
 517       break;
 518     case MVT::f32:
 519       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 520       Chain = RetVal.getValue(1);
 521       RetVal = DAG.getNode(ISD::TRUNCATE, MVT::f32, RetVal);
 522       break;
 523     case MVT::f64:
 524       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 525       Chain = RetVal.getValue(1);
 526       InFlag = RetVal.getValue(2); // XXX dead
 527       break;
 528     }
 529   }
 530
 531   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 532                       DAG.getConstant(NumBytes, getPointerTy()));
 533
 534   return std::make_pair(RetVal, Chain);
 535 }
 536
 537 SDOperand IA64TargetLowering::
 538 LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 539   switch (Op.getOpcode()) {
 540   default: assert(0 && "Should not custom lower this!");
 541   case ISD::RET: {
 542     SDOperand AR_PFSVal, Copy;
 543
 544     switch(Op.getNumOperands()) {
 545      default:
 546       assert(0 && "Do not know how to return this many arguments!");
 547       abort();
 548     case 1:
 549       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), VirtGPR, MVT::i64);
 550       AR_PFSVal = DAG.getCopyToReg(AR_PFSVal.getValue(1), IA64::AR_PFS,
 551                                    AR_PFSVal);
 552       return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other, AR_PFSVal);
 553     case 3: {
 554       // Copy the result into the output register & restore ar.pfs
 555       MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 556       unsigned ArgReg = MVT::isInteger(ArgVT) ? IA64::r8 : IA64::F8;
 557
 558       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), VirtGPR, MVT::i64);
 559       Copy = DAG.getCopyToReg(AR_PFSVal.getValue(1), ArgReg, Op.getOperand(1),
 560                               SDOperand());
 561       AR_PFSVal = DAG.getCopyToReg(Copy.getValue(0), IA64::AR_PFS, AR_PFSVal,
 562                                    Copy.getValue(1));
 563       return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other,
 564                          AR_PFSVal, AR_PFSVal.getValue(1));
 565     }
 566     }
 567     return SDOperand();
 568   }
 569   case ISD::VAARG: {
 570     MVT::ValueType VT = getPointerTy();
 571     SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
 572     SDOperand VAList = DAG.getLoad(VT, Op.getOperand(0), Op.getOperand(1),
 573                                    SV->getValue(), SV->getOffset());
 574     // Increment the pointer, VAList, to the next vaarg
 575     SDOperand VAIncr = DAG.getNode(ISD::ADD, VT, VAList,
 576                                    DAG.getConstant(MVT::getSizeInBits(VT)/8,
 577                                                    VT));
 578     // Store the incremented VAList to the legalized pointer
 579     VAIncr = DAG.getStore(VAList.getValue(1), VAIncr,
 580                           Op.getOperand(1), SV->getValue(), SV->getOffset());
 581     // Load the actual argument out of the pointer VAList
 582     return DAG.getLoad(Op.getValueType(), VAIncr, VAList, NULL, 0);
 583   }
 584   case ISD::VASTART: {
 585     // vastart just stores the address of the VarArgsFrameIndex slot into the
 586     // memory location argument.
 587     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i64);
 588     SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
 589     return DAG.getStore(Op.getOperand(0), FR,
 590                         Op.getOperand(1), SV->getValue(), SV->getOffset());
 591   }
 592   // Frame & Return address.  Currently unimplemented
 593   case ISD::RETURNADDR:         break;
 594   case ISD::FRAMEADDR:          break;
 595   }
 596   return SDOperand();
 597 }