lib/Target/IA64/IA64ISelLowering.cpp

   1 //===-- IA64ISelLowering.cpp - IA64 DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the IA64ISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64ISelLowering.h"
  15 #include "IA64MachineFunctionInfo.h"
  16 #include "IA64TargetMachine.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 using namespace llvm;
  25
  26 IA64TargetLowering::IA64TargetLowering(TargetMachine &TM)
  27   : TargetLowering(TM) {
  28
  29   // register class for general registers
  30   addRegisterClass(MVT::i64, IA64::GRRegisterClass);
  31
  32   // register class for FP registers
  33   addRegisterClass(MVT::f64, IA64::FPRegisterClass);
  34
  35   // register class for predicate registers
  36   addRegisterClass(MVT::i1, IA64::PRRegisterClass);
  37
  38   setLoadXAction(ISD::EXTLOAD          , MVT::i1   , Promote);
  39
  40   setLoadXAction(ISD::ZEXTLOAD         , MVT::i1   , Promote);
  41
  42   setLoadXAction(ISD::SEXTLOAD         , MVT::i1   , Promote);
  43   setLoadXAction(ISD::SEXTLOAD         , MVT::i8   , Expand);
  44   setLoadXAction(ISD::SEXTLOAD         , MVT::i16  , Expand);
  45   setLoadXAction(ISD::SEXTLOAD         , MVT::i32  , Expand);
  46
  47   setOperationAction(ISD::BRIND            , MVT::Other, Expand);
  48   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
  49   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
  50   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
  51
  52   // ia64 uses SELECT not SELECT_CC
  53   setOperationAction(ISD::SELECT_CC        , MVT::Other,  Expand);
  54
  55   // We need to handle ISD::RET for void functions ourselves,
  56   // so we get a chance to restore ar.pfs before adding a
  57   // br.ret insn
  58   setOperationAction(ISD::RET, MVT::Other, Custom);
  59
  60   setShiftAmountType(MVT::i64);
  61
  62   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
  63   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
  64
  65   setOperationAction(ISD::UREM             , MVT::f32  , Expand);
  66   setOperationAction(ISD::UREM             , MVT::f64  , Expand);
  67
  68   setOperationAction(ISD::MEMBARRIER       , MVT::Other, Expand);
  69
  70   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
  71   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  72
  73   // We don't support sin/cos/sqrt/pow
  74   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  75   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  76   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  77   setOperationAction(ISD::FPOW , MVT::f64, Expand);
  78   setOperationAction(ISD::FSIN , MVT::f32, Expand);
  79   setOperationAction(ISD::FCOS , MVT::f32, Expand);
  80   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  81   setOperationAction(ISD::FPOW , MVT::f32, Expand);
  82
  83   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
  84
  85   // FIXME: IA64 supports fcopysign natively!
  86   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
  87   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
  88
  89   // We don't have line number support yet.
  90   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
  91   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
  92   setOperationAction(ISD::LABEL, MVT::Other, Expand);
  93
  94   // IA64 has ctlz in the form of the 'fnorm' instruction.  The Legalizer
  95   // expansion for ctlz/cttz in terms of ctpop is much larger, but lower
  96   // latency.
  97   // FIXME: Custom lower CTLZ when compiling for size?
  98   setOperationAction(ISD::CTLZ , MVT::i64  , Expand);
  99   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 100   setOperationAction(ISD::ROTL , MVT::i64  , Expand);
 101   setOperationAction(ISD::ROTR , MVT::i64  , Expand);
 102
 103   // FIXME: IA64 has this, but is not implemented. should be mux @rev
 104   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 105
 106   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 107   setOperationAction(ISD::VAARG             , MVT::Other, Custom);
 108   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 109
 110   // Use the default implementation.
 111   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 112   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 113   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 114   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 115   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 116
 117   // Thread Local Storage
 118   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 119
 120   setStackPointerRegisterToSaveRestore(IA64::r12);
 121
 122   setJumpBufSize(704); // on ia64-linux, jmp_bufs are 704 bytes..
 123   setJumpBufAlignment(16); // ...and must be 16-byte aligned
 124
 125   computeRegisterProperties();
 126
 127   addLegalFPImmediate(APFloat(+0.0));
 128   addLegalFPImmediate(APFloat(-0.0));
 129   addLegalFPImmediate(APFloat(+1.0));
 130   addLegalFPImmediate(APFloat(-1.0));
 131 }
 132
 133 const char *IA64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 134   switch (Opcode) {
 135   default: return 0;
 136   case IA64ISD::GETFD:  return "IA64ISD::GETFD";
 137   case IA64ISD::BRCALL: return "IA64ISD::BRCALL";
 138   case IA64ISD::RET_FLAG: return "IA64ISD::RET_FLAG";
 139   }
 140 }
 141
 142 MVT::ValueType
 143 IA64TargetLowering::getSetCCResultType(const SDOperand &) const {
 144   return MVT::i1;
 145 }
 146
 147 std::vector<SDOperand>
 148 IA64TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
 149   std::vector<SDOperand> ArgValues;
 150   //
 151   // add beautiful description of IA64 stack frame format
 152   // here (from intel 24535803.pdf most likely)
 153   //
 154   MachineFunction &MF = DAG.getMachineFunction();
 155   MachineFrameInfo *MFI = MF.getFrameInfo();
 156   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 157
 158   GP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 159   SP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 160   RP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 161
 162   MachineBasicBlock& BB = MF.front();
 163
 164   unsigned args_int[] = {IA64::r32, IA64::r33, IA64::r34, IA64::r35,
 165                          IA64::r36, IA64::r37, IA64::r38, IA64::r39};
 166
 167   unsigned args_FP[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
 168                         IA64::F12,IA64::F13,IA64::F14, IA64::F15};
 169
 170   unsigned argVreg[8];
 171   unsigned argPreg[8];
 172   unsigned argOpc[8];
 173
 174   unsigned used_FPArgs = 0; // how many FP args have been used so far?
 175
 176   unsigned ArgOffset = 0;
 177   int count = 0;
 178
 179   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I)
 180     {
 181       SDOperand newroot, argt;
 182       if(count < 8) { // need to fix this logic? maybe.
 183
 184         switch (getValueType(I->getType())) {
 185           default:
 186             assert(0 && "ERROR in LowerArgs: can't lower this type of arg.\n");
 187           case MVT::f32:
 188             // fixme? (well, will need to for weird FP structy stuff,
 189             // see intel ABI docs)
 190           case MVT::f64:
 191 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_FP[used_FPArgs]);
 192             MF.getRegInfo().addLiveIn(args_FP[used_FPArgs]);
 193             // mark this reg as liveIn
 194             // floating point args go into f8..f15 as-needed, the increment
 195             argVreg[count] =                              // is below..:
 196             MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::f64));
 197             // FP args go into f8..f15 as needed: (hence the ++)
 198             argPreg[count] = args_FP[used_FPArgs++];
 199             argOpc[count] = IA64::FMOV;
 200             argt = newroot = DAG.getCopyFromReg(DAG.getRoot(), argVreg[count],
 201                                                 MVT::f64);
 202             if (I->getType() == Type::FloatTy)
 203               argt = DAG.getNode(ISD::FP_ROUND, MVT::f32, argt,
 204                                  DAG.getIntPtrConstant(0));
 205             break;
 206           case MVT::i1: // NOTE: as far as C abi stuff goes,
 207                         // bools are just boring old ints
 208           case MVT::i8:
 209           case MVT::i16:
 210           case MVT::i32:
 211           case MVT::i64:
 212 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_int[count]);
 213             MF.getRegInfo().addLiveIn(args_int[count]);
 214             // mark this register as liveIn
 215             argVreg[count] =
 216             MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 217             argPreg[count] = args_int[count];
 218             argOpc[count] = IA64::MOV;
 219             argt = newroot =
 220               DAG.getCopyFromReg(DAG.getRoot(), argVreg[count], MVT::i64);
 221             if ( getValueType(I->getType()) != MVT::i64)
 222               argt = DAG.getNode(ISD::TRUNCATE, getValueType(I->getType()),
 223                   newroot);
 224             break;
 225         }
 226       } else { // more than 8 args go into the frame
 227         // Create the frame index object for this incoming parameter...
 228         ArgOffset = 16 + 8 * (count - 8);
 229         int FI = MFI->CreateFixedObject(8, ArgOffset);
 230
 231         // Create the SelectionDAG nodes corresponding to a load
 232         //from this parameter
 233         SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 234         argt = newroot = DAG.getLoad(getValueType(I->getType()),
 235                                      DAG.getEntryNode(), FIN, NULL, 0);
 236       }
 237       ++count;
 238       DAG.setRoot(newroot.getValue(1));
 239       ArgValues.push_back(argt);
 240     }
 241
 242
 243   // Create a vreg to hold the output of (what will become)
 244   // the "alloc" instruction
 245   VirtGPR = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 246   BuildMI(&BB, TII->get(IA64::PSEUDO_ALLOC), VirtGPR);
 247   // we create a PSEUDO_ALLOC (pseudo)instruction for now
 248 /*
 249   BuildMI(&BB, IA64::IDEF, 0, IA64::r1);
 250
 251   // hmm:
 252   BuildMI(&BB, IA64::IDEF, 0, IA64::r12);
 253   BuildMI(&BB, IA64::IDEF, 0, IA64::rp);
 254   // ..hmm.
 255
 256   BuildMI(&BB, IA64::MOV, 1, GP).addReg(IA64::r1);
 257
 258   // hmm:
 259   BuildMI(&BB, IA64::MOV, 1, SP).addReg(IA64::r12);
 260   BuildMI(&BB, IA64::MOV, 1, RP).addReg(IA64::rp);
 261   // ..hmm.
 262 */
 263
 264   unsigned tempOffset=0;
 265
 266   // if this is a varargs function, we simply lower llvm.va_start by
 267   // pointing to the first entry
 268   if(F.isVarArg()) {
 269     tempOffset=0;
 270     VarArgsFrameIndex = MFI->CreateFixedObject(8, tempOffset);
 271   }
 272
 273   // here we actually do the moving of args, and store them to the stack
 274   // too if this is a varargs function:
 275   for (int i = 0; i < count && i < 8; ++i) {
 276     BuildMI(&BB, TII->get(argOpc[i]), argVreg[i]).addReg(argPreg[i]);
 277     if(F.isVarArg()) {
 278       // if this is a varargs function, we copy the input registers to the stack
 279       int FI = MFI->CreateFixedObject(8, tempOffset);
 280       tempOffset+=8;   //XXX: is it safe to use r22 like this?
 281       BuildMI(&BB, TII->get(IA64::MOV), IA64::r22).addFrameIndex(FI);
 282       // FIXME: we should use st8.spill here, one day
 283       BuildMI(&BB, TII->get(IA64::ST8), IA64::r22).addReg(argPreg[i]);
 284     }
 285   }
 286
 287   // Finally, inform the code generator which regs we return values in.
 288   // (see the ISD::RET: case in the instruction selector)
 289   switch (getValueType(F.getReturnType())) {
 290   default: assert(0 && "i have no idea where to return this type!");
 291   case MVT::isVoid: break;
 292   case MVT::i1:
 293   case MVT::i8:
 294   case MVT::i16:
 295   case MVT::i32:
 296   case MVT::i64:
 297     MF.getRegInfo().addLiveOut(IA64::r8);
 298     break;
 299   case MVT::f32:
 300   case MVT::f64:
 301     MF.getRegInfo().addLiveOut(IA64::F8);
 302     break;
 303   }
 304
 305   return ArgValues;
 306 }
 307
 308 std::pair<SDOperand, SDOperand>
 309 IA64TargetLowering::LowerCallTo(SDOperand Chain, const Type *RetTy,
 310                                 bool RetSExt, bool RetZExt,
 311                                 bool isVarArg, unsigned CallingConv,
 312                                 bool isTailCall, SDOperand Callee,
 313                                 ArgListTy &Args, SelectionDAG &DAG) {
 314
 315   MachineFunction &MF = DAG.getMachineFunction();
 316
 317   unsigned NumBytes = 16;
 318   unsigned outRegsUsed = 0;
 319
 320   if (Args.size() > 8) {
 321     NumBytes += (Args.size() - 8) * 8;
 322     outRegsUsed = 8;
 323   } else {
 324     outRegsUsed = Args.size();
 325   }
 326
 327   // FIXME? this WILL fail if we ever try to pass around an arg that
 328   // consumes more than a single output slot (a 'real' double, int128
 329   // some sort of aggregate etc.), as we'll underestimate how many 'outX'
 330   // registers we use. Hopefully, the assembler will notice.
 331   MF.getInfo<IA64FunctionInfo>()->outRegsUsed=
 332     std::max(outRegsUsed, MF.getInfo<IA64FunctionInfo>()->outRegsUsed);
 333
 334   // keep stack frame 16-byte aligned
 335   // assert(NumBytes==((NumBytes+15) & ~15) &&
 336   //        "stack frame not 16-byte aligned!");
 337   NumBytes = (NumBytes+15) & ~15;
 338
 339   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
 340
 341   SDOperand StackPtr;
 342   std::vector<SDOperand> Stores;
 343   std::vector<SDOperand> Converts;
 344   std::vector<SDOperand> RegValuesToPass;
 345   unsigned ArgOffset = 16;
 346
 347   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 348     {
 349       SDOperand Val = Args[i].Node;
 350       MVT::ValueType ObjectVT = Val.getValueType();
 351       SDOperand ValToStore(0, 0), ValToConvert(0, 0);
 352       unsigned ObjSize=8;
 353       switch (ObjectVT) {
 354       default: assert(0 && "unexpected argument type!");
 355       case MVT::i1:
 356       case MVT::i8:
 357       case MVT::i16:
 358       case MVT::i32: {
 359         //promote to 64-bits, sign/zero extending based on type
 360         //of the argument
 361         ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
 362         if (Args[i].isSExt)
 363           ExtendKind = ISD::SIGN_EXTEND;
 364         else if (Args[i].isZExt)
 365           ExtendKind = ISD::ZERO_EXTEND;
 366         Val = DAG.getNode(ExtendKind, MVT::i64, Val);
 367         // XXX: fall through
 368       }
 369       case MVT::i64:
 370         //ObjSize = 8;
 371         if(RegValuesToPass.size() >= 8) {
 372           ValToStore = Val;
 373         } else {
 374           RegValuesToPass.push_back(Val);
 375         }
 376         break;
 377       case MVT::f32:
 378         //promote to 64-bits
 379         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
 380         // XXX: fall through
 381       case MVT::f64:
 382         if(RegValuesToPass.size() >= 8) {
 383           ValToStore = Val;
 384         } else {
 385           RegValuesToPass.push_back(Val);
 386           if(1 /* TODO: if(calling external or varadic function)*/ ) {
 387             ValToConvert = Val; // additionally pass this FP value as an int
 388           }
 389         }
 390         break;
 391       }
 392
 393       if(ValToStore.Val) {
 394         if(!StackPtr.Val) {
 395           StackPtr = DAG.getRegister(IA64::r12, MVT::i64);
 396         }
 397         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 398         PtrOff = DAG.getNode(ISD::ADD, MVT::i64, StackPtr, PtrOff);
 399         Stores.push_back(DAG.getStore(Chain, ValToStore, PtrOff, NULL, 0));
 400         ArgOffset += ObjSize;
 401       }
 402
 403       if(ValToConvert.Val) {
 404         Converts.push_back(DAG.getNode(IA64ISD::GETFD, MVT::i64, ValToConvert));
 405       }
 406     }
 407
 408   // Emit all stores, make sure they occur before any copies into physregs.
 409   if (!Stores.empty())
 410     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &Stores[0],Stores.size());
 411
 412   static const unsigned IntArgRegs[] = {
 413     IA64::out0, IA64::out1, IA64::out2, IA64::out3,
 414     IA64::out4, IA64::out5, IA64::out6, IA64::out7
 415   };
 416
 417   static const unsigned FPArgRegs[] = {
 418     IA64::F8,  IA64::F9,  IA64::F10, IA64::F11,
 419     IA64::F12, IA64::F13, IA64::F14, IA64::F15
 420   };
 421
 422   SDOperand InFlag;
 423
 424   // save the current GP, SP and RP : FIXME: do we need to do all 3 always?
 425   SDOperand GPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r1, MVT::i64, InFlag);
 426   Chain = GPBeforeCall.getValue(1);
 427   InFlag = Chain.getValue(2);
 428   SDOperand SPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r12, MVT::i64, InFlag);
 429   Chain = SPBeforeCall.getValue(1);
 430   InFlag = Chain.getValue(2);
 431   SDOperand RPBeforeCall = DAG.getCopyFromReg(Chain, IA64::rp, MVT::i64, InFlag);
 432   Chain = RPBeforeCall.getValue(1);
 433   InFlag = Chain.getValue(2);
 434
 435   // Build a sequence of copy-to-reg nodes chained together with token chain
 436   // and flag operands which copy the outgoing integer args into regs out[0-7]
 437   // mapped 1:1 and the FP args into regs F8-F15 "lazily"
 438   // TODO: for performance, we should only copy FP args into int regs when we
 439   // know this is required (i.e. for varardic or external (unknown) functions)
 440
 441   // first to the FP->(integer representation) conversions, these are
 442   // flagged for now, but shouldn't have to be (TODO)
 443   unsigned seenConverts = 0;
 444   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 445     if(MVT::isFloatingPoint(RegValuesToPass[i].getValueType())) {
 446       Chain = DAG.getCopyToReg(Chain, IntArgRegs[i], Converts[seenConverts++],
 447                                InFlag);
 448       InFlag = Chain.getValue(1);
 449     }
 450   }
 451
 452   // next copy args into the usual places, these are flagged
 453   unsigned usedFPArgs = 0;
 454   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 455     Chain = DAG.getCopyToReg(Chain,
 456       MVT::isInteger(RegValuesToPass[i].getValueType()) ?
 457         IntArgRegs[i] : FPArgRegs[usedFPArgs++], RegValuesToPass[i], InFlag);
 458     InFlag = Chain.getValue(1);
 459   }
 460
 461   // If the callee is a GlobalAddress node (quite common, every direct call is)
 462   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 463 /*
 464   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 465     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i64);
 466   }
 467 */
 468
 469   std::vector<MVT::ValueType> NodeTys;
 470   std::vector<SDOperand> CallOperands;
 471   NodeTys.push_back(MVT::Other);   // Returns a chain
 472   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 473   CallOperands.push_back(Chain);
 474   CallOperands.push_back(Callee);
 475
 476   // emit the call itself
 477   if (InFlag.Val)
 478     CallOperands.push_back(InFlag);
 479   else
 480     assert(0 && "this should never happen!\n");
 481
 482   // to make way for a hack:
 483   Chain = DAG.getNode(IA64ISD::BRCALL, NodeTys,
 484                       &CallOperands[0], CallOperands.size());
 485   InFlag = Chain.getValue(1);
 486
 487   // restore the GP, SP and RP after the call
 488   Chain = DAG.getCopyToReg(Chain, IA64::r1, GPBeforeCall, InFlag);
 489   InFlag = Chain.getValue(1);
 490   Chain = DAG.getCopyToReg(Chain, IA64::r12, SPBeforeCall, InFlag);
 491   InFlag = Chain.getValue(1);
 492   Chain = DAG.getCopyToReg(Chain, IA64::rp, RPBeforeCall, InFlag);
 493   InFlag = Chain.getValue(1);
 494
 495   std::vector<MVT::ValueType> RetVals;
 496   RetVals.push_back(MVT::Other);
 497   RetVals.push_back(MVT::Flag);
 498
 499   MVT::ValueType RetTyVT = getValueType(RetTy);
 500   SDOperand RetVal;
 501   if (RetTyVT != MVT::isVoid) {
 502     switch (RetTyVT) {
 503     default: assert(0 && "Unknown value type to return!");
 504     case MVT::i1: { // bools are just like other integers (returned in r8)
 505       // we *could* fall through to the truncate below, but this saves a
 506       // few redundant predicate ops
 507       SDOperand boolInR8 = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64,InFlag);
 508       InFlag = boolInR8.getValue(2);
 509       Chain = boolInR8.getValue(1);
 510       SDOperand zeroReg = DAG.getCopyFromReg(Chain, IA64::r0, MVT::i64, InFlag);
 511       InFlag = zeroReg.getValue(2);
 512       Chain = zeroReg.getValue(1);
 513
 514       RetVal = DAG.getSetCC(MVT::i1, boolInR8, zeroReg, ISD::SETNE);
 515       break;
 516     }
 517     case MVT::i8:
 518     case MVT::i16:
 519     case MVT::i32:
 520       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 521       Chain = RetVal.getValue(1);
 522
 523       // keep track of whether it is sign or zero extended (todo: bools?)
 524 /* XXX
 525       RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext :ISD::AssertZext,
 526                            MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 527 */
 528       RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 529       break;
 530     case MVT::i64:
 531       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 532       Chain = RetVal.getValue(1);
 533       InFlag = RetVal.getValue(2); // XXX dead
 534       break;
 535     case MVT::f32:
 536       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 537       Chain = RetVal.getValue(1);
 538       RetVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, RetVal,
 539                            DAG.getIntPtrConstant(0));
 540       break;
 541     case MVT::f64:
 542       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 543       Chain = RetVal.getValue(1);
 544       InFlag = RetVal.getValue(2); // XXX dead
 545       break;
 546     }
 547   }
 548
 549   Chain = DAG.getCALLSEQ_END(Chain,
 550                              DAG.getConstant(NumBytes, getPointerTy()),
 551                              DAG.getConstant(0, getPointerTy()),
 552                              SDOperand());
 553   return std::make_pair(RetVal, Chain);
 554 }
 555
 556 SDOperand IA64TargetLowering::
 557 LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 558   switch (Op.getOpcode()) {
 559   default: assert(0 && "Should not custom lower this!");
 560   case ISD::GlobalTLSAddress:
 561     assert(0 && "TLS not implemented for IA64.");
 562   case ISD::RET: {
 563     SDOperand AR_PFSVal, Copy;
 564
 565     switch(Op.getNumOperands()) {
 566      default:
 567       assert(0 && "Do not know how to return this many arguments!");
 568       abort();
 569     case 1:
 570       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), VirtGPR, MVT::i64);
 571       AR_PFSVal = DAG.getCopyToReg(AR_PFSVal.getValue(1), IA64::AR_PFS,
 572                                    AR_PFSVal);
 573       return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other, AR_PFSVal);
 574     case 3: {
 575       // Copy the result into the output register & restore ar.pfs
 576       MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 577       unsigned ArgReg = MVT::isInteger(ArgVT) ? IA64::r8 : IA64::F8;
 578
 579       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), VirtGPR, MVT::i64);
 580       Copy = DAG.getCopyToReg(AR_PFSVal.getValue(1), ArgReg, Op.getOperand(1),
 581                               SDOperand());
 582       AR_PFSVal = DAG.getCopyToReg(Copy.getValue(0), IA64::AR_PFS, AR_PFSVal,
 583                                    Copy.getValue(1));
 584       return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other,
 585                          AR_PFSVal, AR_PFSVal.getValue(1));
 586     }
 587     }
 588     return SDOperand();
 589   }
 590   case ISD::VAARG: {
 591     MVT::ValueType VT = getPointerTy();
 592     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 593     SDOperand VAList = DAG.getLoad(VT, Op.getOperand(0), Op.getOperand(1),
 594                                    SV, 0);
 595     // Increment the pointer, VAList, to the next vaarg
 596     SDOperand VAIncr = DAG.getNode(ISD::ADD, VT, VAList,
 597                                    DAG.getConstant(MVT::getSizeInBits(VT)/8,
 598                                                    VT));
 599     // Store the incremented VAList to the legalized pointer
 600     VAIncr = DAG.getStore(VAList.getValue(1), VAIncr,
 601                           Op.getOperand(1), SV, 0);
 602     // Load the actual argument out of the pointer VAList
 603     return DAG.getLoad(Op.getValueType(), VAIncr, VAList, NULL, 0);
 604   }
 605   case ISD::VASTART: {
 606     // vastart just stores the address of the VarArgsFrameIndex slot into the
 607     // memory location argument.
 608     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i64);
 609     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 610     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
 611   }
 612   // Frame & Return address.  Currently unimplemented
 613   case ISD::RETURNADDR:         break;
 614   case ISD::FRAMEADDR:          break;
 615   }
 616   return SDOperand();
 617 }