lib/Target/IA64/IA64ISelLowering.cpp

   1 //===-- IA64ISelLowering.cpp - IA64 DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Duraid Madina and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the IA64ISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64ISelLowering.h"
  15 #include "IA64MachineFunctionInfo.h"
  16 #include "IA64TargetMachine.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/SSARegMap.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 using namespace llvm;
  25
  26 IA64TargetLowering::IA64TargetLowering(TargetMachine &TM)
  27   : TargetLowering(TM) {
  28
  29       // register class for general registers
  30       addRegisterClass(MVT::i64, IA64::GRRegisterClass);
  31
  32       // register class for FP registers
  33       addRegisterClass(MVT::f64, IA64::FPRegisterClass);
  34
  35       // register class for predicate registers
  36       addRegisterClass(MVT::i1, IA64::PRRegisterClass);
  37
  38       setOperationAction(ISD::BRIND            , MVT::i64,   Expand);
  39       setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
  40       setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
  41
  42       // ia64 uses SELECT not SELECT_CC
  43       setOperationAction(ISD::SELECT_CC        , MVT::Other,  Expand);
  44
  45       // We need to handle ISD::RET for void functions ourselves,
  46       // so we get a chance to restore ar.pfs before adding a
  47       // br.ret insn
  48       setOperationAction(ISD::RET, MVT::Other, Custom);
  49
  50       setSetCCResultType(MVT::i1);
  51       setShiftAmountType(MVT::i64);
  52
  53       setOperationAction(ISD::EXTLOAD          , MVT::i1   , Promote);
  54
  55       setOperationAction(ISD::ZEXTLOAD         , MVT::i1   , Expand);
  56
  57       setOperationAction(ISD::SEXTLOAD         , MVT::i1   , Expand);
  58       setOperationAction(ISD::SEXTLOAD         , MVT::i8   , Expand);
  59       setOperationAction(ISD::SEXTLOAD         , MVT::i16  , Expand);
  60       setOperationAction(ISD::SEXTLOAD         , MVT::i32  , Expand);
  61
  62       setOperationAction(ISD::FREM             , MVT::f32  , Expand);
  63       setOperationAction(ISD::FREM             , MVT::f64  , Expand);
  64
  65       setOperationAction(ISD::UREM             , MVT::f32  , Expand);
  66       setOperationAction(ISD::UREM             , MVT::f64  , Expand);
  67
  68       setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
  69       setOperationAction(ISD::MEMSET           , MVT::Other, Expand);
  70       setOperationAction(ISD::MEMCPY           , MVT::Other, Expand);
  71
  72       setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
  73       setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  74
  75       // We don't support sin/cos/sqrt
  76       setOperationAction(ISD::FSIN , MVT::f64, Expand);
  77       setOperationAction(ISD::FCOS , MVT::f64, Expand);
  78       setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  79       setOperationAction(ISD::FSIN , MVT::f32, Expand);
  80       setOperationAction(ISD::FCOS , MVT::f32, Expand);
  81       setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  82
  83       // FIXME: IA64 supports fcopysign natively!
  84       setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
  85       setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
  86
  87       // We don't have line number support yet.
  88       setOperationAction(ISD::LOCATION, MVT::Other, Expand);
  89       setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
  90       setOperationAction(ISD::DEBUG_LABEL, MVT::Other, Expand);
  91
  92       //IA64 has these, but they are not implemented
  93       setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
  94       setOperationAction(ISD::CTLZ , MVT::i64  , Expand);
  95       setOperationAction(ISD::ROTL , MVT::i64  , Expand);
  96       setOperationAction(ISD::ROTR , MVT::i64  , Expand);
  97       setOperationAction(ISD::BSWAP, MVT::i64  , Expand);  // mux @rev
  98
  99       // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 100       setOperationAction(ISD::VAARG             , MVT::Other, Custom);
 101       setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 102
 103       // Use the default implementation.
 104       setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 105       setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 106       setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 107       setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 108       setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 109
 110       setStackPointerRegisterToSaveRestore(IA64::r12);
 111
 112       computeRegisterProperties();
 113
 114       setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 115       addLegalFPImmediate(+0.0);
 116       addLegalFPImmediate(+1.0);
 117 }
 118
 119 const char *IA64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 120   switch (Opcode) {
 121   default: return 0;
 122   case IA64ISD::GETFD:  return "IA64ISD::GETFD";
 123   case IA64ISD::BRCALL: return "IA64ISD::BRCALL";
 124   case IA64ISD::RET_FLAG: return "IA64ISD::RET_FLAG";
 125   }
 126 }
 127
 128
 129 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 130 static bool isFloatingPointZero(SDOperand Op) {
 131   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 132     return CFP->isExactlyValue(-0.0) || CFP->isExactlyValue(0.0);
 133   else if (Op.getOpcode() == ISD::EXTLOAD || Op.getOpcode() == ISD::LOAD) {
 134     // Maybe this has already been legalized into the constant pool?
 135     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 136       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->get()))
 137         return CFP->isExactlyValue(-0.0) || CFP->isExactlyValue(0.0);
 138   }
 139   return false;
 140 }
 141
 142 std::vector<SDOperand>
 143 IA64TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
 144   std::vector<SDOperand> ArgValues;
 145   //
 146   // add beautiful description of IA64 stack frame format
 147   // here (from intel 24535803.pdf most likely)
 148   //
 149   MachineFunction &MF = DAG.getMachineFunction();
 150   MachineFrameInfo *MFI = MF.getFrameInfo();
 151
 152   GP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 153   SP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 154   RP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 155
 156   MachineBasicBlock& BB = MF.front();
 157
 158   unsigned args_int[] = {IA64::r32, IA64::r33, IA64::r34, IA64::r35,
 159                          IA64::r36, IA64::r37, IA64::r38, IA64::r39};
 160
 161   unsigned args_FP[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
 162                         IA64::F12,IA64::F13,IA64::F14, IA64::F15};
 163
 164   unsigned argVreg[8];
 165   unsigned argPreg[8];
 166   unsigned argOpc[8];
 167
 168   unsigned used_FPArgs = 0; // how many FP args have been used so far?
 169
 170   unsigned ArgOffset = 0;
 171   int count = 0;
 172
 173   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I)
 174     {
 175       SDOperand newroot, argt;
 176       if(count < 8) { // need to fix this logic? maybe.
 177
 178         switch (getValueType(I->getType())) {
 179           default:
 180             assert(0 && "ERROR in LowerArgs: can't lower this type of arg.\n");
 181           case MVT::f32:
 182             // fixme? (well, will need to for weird FP structy stuff,
 183             // see intel ABI docs)
 184           case MVT::f64:
 185 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_FP[used_FPArgs]);
 186             MF.addLiveIn(args_FP[used_FPArgs]); // mark this reg as liveIn
 187             // floating point args go into f8..f15 as-needed, the increment
 188             argVreg[count] =                              // is below..:
 189             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::f64));
 190             // FP args go into f8..f15 as needed: (hence the ++)
 191             argPreg[count] = args_FP[used_FPArgs++];
 192             argOpc[count] = IA64::FMOV;
 193             argt = newroot = DAG.getCopyFromReg(DAG.getRoot(), argVreg[count],
 194                                                 MVT::f64);
 195             if (I->getType() == Type::FloatTy)
 196               argt = DAG.getNode(ISD::FP_ROUND, MVT::f32, argt);
 197             break;
 198           case MVT::i1: // NOTE: as far as C abi stuff goes,
 199                         // bools are just boring old ints
 200           case MVT::i8:
 201           case MVT::i16:
 202           case MVT::i32:
 203           case MVT::i64:
 204 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_int[count]);
 205             MF.addLiveIn(args_int[count]); // mark this register as liveIn
 206             argVreg[count] =
 207             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 208             argPreg[count] = args_int[count];
 209             argOpc[count] = IA64::MOV;
 210             argt = newroot =
 211               DAG.getCopyFromReg(DAG.getRoot(), argVreg[count], MVT::i64);
 212             if ( getValueType(I->getType()) != MVT::i64)
 213               argt = DAG.getNode(ISD::TRUNCATE, getValueType(I->getType()),
 214                   newroot);
 215             break;
 216         }
 217       } else { // more than 8 args go into the frame
 218         // Create the frame index object for this incoming parameter...
 219         ArgOffset = 16 + 8 * (count - 8);
 220         int FI = MFI->CreateFixedObject(8, ArgOffset);
 221
 222         // Create the SelectionDAG nodes corresponding to a load
 223         //from this parameter
 224         SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 225         argt = newroot = DAG.getLoad(getValueType(I->getType()),
 226                                      DAG.getEntryNode(), FIN, DAG.getSrcValue(NULL));
 227       }
 228       ++count;
 229       DAG.setRoot(newroot.getValue(1));
 230       ArgValues.push_back(argt);
 231     }
 232
 233
 234   // Create a vreg to hold the output of (what will become)
 235   // the "alloc" instruction
 236   VirtGPR = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 237   BuildMI(&BB, IA64::PSEUDO_ALLOC, 0, VirtGPR);
 238   // we create a PSEUDO_ALLOC (pseudo)instruction for now
 239 /*
 240   BuildMI(&BB, IA64::IDEF, 0, IA64::r1);
 241
 242   // hmm:
 243   BuildMI(&BB, IA64::IDEF, 0, IA64::r12);
 244   BuildMI(&BB, IA64::IDEF, 0, IA64::rp);
 245   // ..hmm.
 246
 247   BuildMI(&BB, IA64::MOV, 1, GP).addReg(IA64::r1);
 248
 249   // hmm:
 250   BuildMI(&BB, IA64::MOV, 1, SP).addReg(IA64::r12);
 251   BuildMI(&BB, IA64::MOV, 1, RP).addReg(IA64::rp);
 252   // ..hmm.
 253 */
 254
 255   unsigned tempOffset=0;
 256
 257   // if this is a varargs function, we simply lower llvm.va_start by
 258   // pointing to the first entry
 259   if(F.isVarArg()) {
 260     tempOffset=0;
 261     VarArgsFrameIndex = MFI->CreateFixedObject(8, tempOffset);
 262   }
 263
 264   // here we actually do the moving of args, and store them to the stack
 265   // too if this is a varargs function:
 266   for (int i = 0; i < count && i < 8; ++i) {
 267     BuildMI(&BB, argOpc[i], 1, argVreg[i]).addReg(argPreg[i]);
 268     if(F.isVarArg()) {
 269       // if this is a varargs function, we copy the input registers to the stack
 270       int FI = MFI->CreateFixedObject(8, tempOffset);
 271       tempOffset+=8;   //XXX: is it safe to use r22 like this?
 272       BuildMI(&BB, IA64::MOV, 1, IA64::r22).addFrameIndex(FI);
 273       // FIXME: we should use st8.spill here, one day
 274       BuildMI(&BB, IA64::ST8, 1, IA64::r22).addReg(argPreg[i]);
 275     }
 276   }
 277
 278   // Finally, inform the code generator which regs we return values in.
 279   // (see the ISD::RET: case in the instruction selector)
 280   switch (getValueType(F.getReturnType())) {
 281   default: assert(0 && "i have no idea where to return this type!");
 282   case MVT::isVoid: break;
 283   case MVT::i1:
 284   case MVT::i8:
 285   case MVT::i16:
 286   case MVT::i32:
 287   case MVT::i64:
 288     MF.addLiveOut(IA64::r8);
 289     break;
 290   case MVT::f32:
 291   case MVT::f64:
 292     MF.addLiveOut(IA64::F8);
 293     break;
 294   }
 295
 296   return ArgValues;
 297 }
 298
 299 std::pair<SDOperand, SDOperand>
 300 IA64TargetLowering::LowerCallTo(SDOperand Chain,
 301                                 const Type *RetTy, bool isVarArg,
 302                                 unsigned CallingConv, bool isTailCall,
 303                                 SDOperand Callee, ArgListTy &Args,
 304                                 SelectionDAG &DAG) {
 305
 306   MachineFunction &MF = DAG.getMachineFunction();
 307
 308   unsigned NumBytes = 16;
 309   unsigned outRegsUsed = 0;
 310
 311   if (Args.size() > 8) {
 312     NumBytes += (Args.size() - 8) * 8;
 313     outRegsUsed = 8;
 314   } else {
 315     outRegsUsed = Args.size();
 316   }
 317
 318   // FIXME? this WILL fail if we ever try to pass around an arg that
 319   // consumes more than a single output slot (a 'real' double, int128
 320   // some sort of aggregate etc.), as we'll underestimate how many 'outX'
 321   // registers we use. Hopefully, the assembler will notice.
 322   MF.getInfo<IA64FunctionInfo>()->outRegsUsed=
 323     std::max(outRegsUsed, MF.getInfo<IA64FunctionInfo>()->outRegsUsed);
 324
 325   // keep stack frame 16-byte aligned
 326   //assert(NumBytes==((NumBytes+15) & ~15) && "stack frame not 16-byte aligned!");
 327   NumBytes = (NumBytes+15) & ~15;
 328
 329   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
 330
 331   SDOperand StackPtr, NullSV;
 332   std::vector<SDOperand> Stores;
 333   std::vector<SDOperand> Converts;
 334   std::vector<SDOperand> RegValuesToPass;
 335   unsigned ArgOffset = 16;
 336
 337   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 338     {
 339       SDOperand Val = Args[i].first;
 340       MVT::ValueType ObjectVT = Val.getValueType();
 341       SDOperand ValToStore(0, 0), ValToConvert(0, 0);
 342       unsigned ObjSize=8;
 343       switch (ObjectVT) {
 344       default: assert(0 && "unexpected argument type!");
 345       case MVT::i1:
 346       case MVT::i8:
 347       case MVT::i16:
 348       case MVT::i32:
 349         //promote to 64-bits, sign/zero extending based on type
 350         //of the argument
 351         if(Args[i].second->isSigned())
 352           Val = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Val);
 353         else
 354           Val = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Val);
 355         // XXX: fall through
 356       case MVT::i64:
 357         //ObjSize = 8;
 358         if(RegValuesToPass.size() >= 8) {
 359           ValToStore = Val;
 360         } else {
 361           RegValuesToPass.push_back(Val);
 362         }
 363         break;
 364       case MVT::f32:
 365         //promote to 64-bits
 366         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
 367         // XXX: fall through
 368       case MVT::f64:
 369         if(RegValuesToPass.size() >= 8) {
 370           ValToStore = Val;
 371         } else {
 372           RegValuesToPass.push_back(Val);
 373           if(1 /* TODO: if(calling external or varadic function)*/ ) {
 374             ValToConvert = Val; // additionally pass this FP value as an int
 375           }
 376         }
 377         break;
 378       }
 379
 380       if(ValToStore.Val) {
 381         if(!StackPtr.Val) {
 382           StackPtr = DAG.getRegister(IA64::r12, MVT::i64);
 383           NullSV = DAG.getSrcValue(NULL);
 384         }
 385         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 386         PtrOff = DAG.getNode(ISD::ADD, MVT::i64, StackPtr, PtrOff);
 387         Stores.push_back(DAG.getNode(ISD::STORE, MVT::Other, Chain,
 388                                      ValToStore, PtrOff, NullSV));
 389         ArgOffset += ObjSize;
 390       }
 391
 392       if(ValToConvert.Val) {
 393         Converts.push_back(DAG.getNode(IA64ISD::GETFD, MVT::i64, ValToConvert));
 394       }
 395     }
 396
 397   // Emit all stores, make sure they occur before any copies into physregs.
 398   if (!Stores.empty())
 399     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, Stores);
 400
 401   static const unsigned IntArgRegs[] = {
 402     IA64::out0, IA64::out1, IA64::out2, IA64::out3,
 403     IA64::out4, IA64::out5, IA64::out6, IA64::out7
 404   };
 405
 406   static const unsigned FPArgRegs[] = {
 407     IA64::F8,  IA64::F9,  IA64::F10, IA64::F11,
 408     IA64::F12, IA64::F13, IA64::F14, IA64::F15
 409   };
 410
 411   SDOperand InFlag;
 412
 413   // save the current GP, SP and RP : FIXME: do we need to do all 3 always?
 414   SDOperand GPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r1, MVT::i64, InFlag);
 415   Chain = GPBeforeCall.getValue(1);
 416   InFlag = Chain.getValue(2);
 417   SDOperand SPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r12, MVT::i64, InFlag);
 418   Chain = SPBeforeCall.getValue(1);
 419   InFlag = Chain.getValue(2);
 420   SDOperand RPBeforeCall = DAG.getCopyFromReg(Chain, IA64::rp, MVT::i64, InFlag);
 421   Chain = RPBeforeCall.getValue(1);
 422   InFlag = Chain.getValue(2);
 423
 424   // Build a sequence of copy-to-reg nodes chained together with token chain
 425   // and flag operands which copy the outgoing integer args into regs out[0-7]
 426   // mapped 1:1 and the FP args into regs F8-F15 "lazily"
 427   // TODO: for performance, we should only copy FP args into int regs when we
 428   // know this is required (i.e. for varardic or external (unknown) functions)
 429
 430   // first to the FP->(integer representation) conversions, these are
 431   // flagged for now, but shouldn't have to be (TODO)
 432   unsigned seenConverts = 0;
 433   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 434     if(MVT::isFloatingPoint(RegValuesToPass[i].getValueType())) {
 435       Chain = DAG.getCopyToReg(Chain, IntArgRegs[i], Converts[seenConverts++], InFlag);
 436       InFlag = Chain.getValue(1);
 437     }
 438   }
 439
 440   // next copy args into the usual places, these are flagged
 441   unsigned usedFPArgs = 0;
 442   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 443     Chain = DAG.getCopyToReg(Chain,
 444       MVT::isInteger(RegValuesToPass[i].getValueType()) ?
 445                                           IntArgRegs[i] : FPArgRegs[usedFPArgs++],
 446       RegValuesToPass[i], InFlag);
 447     InFlag = Chain.getValue(1);
 448   }
 449
 450   // If the callee is a GlobalAddress node (quite common, every direct call is)
 451   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 452 /*
 453   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 454     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i64);
 455   }
 456 */
 457
 458   std::vector<MVT::ValueType> NodeTys;
 459   std::vector<SDOperand> CallOperands;
 460   NodeTys.push_back(MVT::Other);   // Returns a chain
 461   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 462   CallOperands.push_back(Chain);
 463   CallOperands.push_back(Callee);
 464
 465   // emit the call itself
 466   if (InFlag.Val)
 467     CallOperands.push_back(InFlag);
 468   else
 469     assert(0 && "this should never happen!\n");
 470
 471   // to make way for a hack:
 472   Chain = DAG.getNode(IA64ISD::BRCALL, NodeTys, CallOperands);
 473   InFlag = Chain.getValue(1);
 474
 475   // restore the GP, SP and RP after the call
 476   Chain = DAG.getCopyToReg(Chain, IA64::r1, GPBeforeCall, InFlag);
 477   InFlag = Chain.getValue(1);
 478   Chain = DAG.getCopyToReg(Chain, IA64::r12, SPBeforeCall, InFlag);
 479   InFlag = Chain.getValue(1);
 480   Chain = DAG.getCopyToReg(Chain, IA64::rp, RPBeforeCall, InFlag);
 481   InFlag = Chain.getValue(1);
 482
 483   std::vector<MVT::ValueType> RetVals;
 484   RetVals.push_back(MVT::Other);
 485   RetVals.push_back(MVT::Flag);
 486
 487   MVT::ValueType RetTyVT = getValueType(RetTy);
 488   SDOperand RetVal;
 489   if (RetTyVT != MVT::isVoid) {
 490     switch (RetTyVT) {
 491     default: assert(0 && "Unknown value type to return!");
 492     case MVT::i1: { // bools are just like other integers (returned in r8)
 493       // we *could* fall through to the truncate below, but this saves a
 494       // few redundant predicate ops
 495       SDOperand boolInR8 = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 496       InFlag = boolInR8.getValue(2);
 497       Chain = boolInR8.getValue(1);
 498       SDOperand zeroReg = DAG.getCopyFromReg(Chain, IA64::r0, MVT::i64, InFlag);
 499       InFlag = zeroReg.getValue(2);
 500       Chain = zeroReg.getValue(1);
 501
 502       RetVal = DAG.getSetCC(MVT::i1, boolInR8, zeroReg, ISD::SETNE);
 503       break;
 504     }
 505     case MVT::i8:
 506     case MVT::i16:
 507     case MVT::i32:
 508       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 509       Chain = RetVal.getValue(1);
 510
 511       // keep track of whether it is sign or zero extended (todo: bools?)
 512 /* XXX
 513       RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext :ISD::AssertZext,
 514                            MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 515 */
 516       RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 517       break;
 518     case MVT::i64:
 519       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 520       Chain = RetVal.getValue(1);
 521       InFlag = RetVal.getValue(2); // XXX dead
 522       break;
 523     case MVT::f32:
 524       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 525       Chain = RetVal.getValue(1);
 526       RetVal = DAG.getNode(ISD::TRUNCATE, MVT::f32, RetVal);
 527       break;
 528     case MVT::f64:
 529       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 530       Chain = RetVal.getValue(1);
 531       InFlag = RetVal.getValue(2); // XXX dead
 532       break;
 533     }
 534   }
 535
 536   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 537                       DAG.getConstant(NumBytes, getPointerTy()));
 538
 539   return std::make_pair(RetVal, Chain);
 540 }
 541
 542 std::pair<SDOperand, SDOperand> IA64TargetLowering::
 543 LowerFrameReturnAddress(bool isFrameAddress, SDOperand Chain, unsigned Depth,
 544                         SelectionDAG &DAG) {
 545   assert(0 && "LowerFrameReturnAddress unimplemented");
 546   abort();
 547 }
 548
 549 SDOperand IA64TargetLowering::
 550 LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 551   switch (Op.getOpcode()) {
 552   default: assert(0 && "Should not custom lower this!");
 553   case ISD::RET: {
 554     SDOperand AR_PFSVal, Copy;
 555
 556     switch(Op.getNumOperands()) {
 557      default:
 558       assert(0 && "Do not know how to return this many arguments!");
 559       abort();
 560     case 1:
 561       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), VirtGPR, MVT::i64);
 562       AR_PFSVal = DAG.getCopyToReg(AR_PFSVal.getValue(1), IA64::AR_PFS,
 563                                    AR_PFSVal);
 564       return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other, AR_PFSVal);
 565     case 3: {
 566       // Copy the result into the output register & restore ar.pfs
 567       MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 568       unsigned ArgReg = MVT::isInteger(ArgVT) ? IA64::r8 : IA64::F8;
 569
 570       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), VirtGPR, MVT::i64);
 571       Copy = DAG.getCopyToReg(AR_PFSVal.getValue(1), ArgReg, Op.getOperand(1),
 572                               SDOperand());
 573       AR_PFSVal = DAG.getCopyToReg(Copy.getValue(0), IA64::AR_PFS, AR_PFSVal,
 574                                    Copy.getValue(1));
 575       std::vector<MVT::ValueType> NodeTys;
 576       std::vector<SDOperand> RetOperands;
 577       NodeTys.push_back(MVT::Other);
 578       NodeTys.push_back(MVT::Flag);
 579       RetOperands.push_back(AR_PFSVal);
 580       RetOperands.push_back(AR_PFSVal.getValue(1));
 581       return DAG.getNode(IA64ISD::RET_FLAG, NodeTys, RetOperands);
 582     }
 583     }
 584     return SDOperand();
 585   }
 586   case ISD::VAARG: {
 587     MVT::ValueType VT = getPointerTy();
 588     SDOperand VAList = DAG.getLoad(VT, Op.getOperand(0), Op.getOperand(1),
 589                                    Op.getOperand(2));
 590     // Increment the pointer, VAList, to the next vaarg
 591     SDOperand VAIncr = DAG.getNode(ISD::ADD, VT, VAList,
 592                                    DAG.getConstant(MVT::getSizeInBits(VT)/8,
 593                                                    VT));
 594     // Store the incremented VAList to the legalized pointer
 595     VAIncr = DAG.getNode(ISD::STORE, MVT::Other, VAList.getValue(1), VAIncr,
 596                          Op.getOperand(1), Op.getOperand(2));
 597     // Load the actual argument out of the pointer VAList
 598     return DAG.getLoad(Op.getValueType(), VAIncr, VAList, DAG.getSrcValue(0));
 599   }
 600   case ISD::VASTART: {
 601     // vastart just stores the address of the VarArgsFrameIndex slot into the
 602     // memory location argument.
 603     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i64);
 604     return DAG.getNode(ISD::STORE, MVT::Other, Op.getOperand(0), FR,
 605                        Op.getOperand(1), Op.getOperand(2));
 606   }
 607   }
 608 }