lib/Target/IA64/IA64ISelLowering.cpp

   1 //===-- IA64ISelLowering.cpp - IA64 DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the IA64ISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64ISelLowering.h"
  15 #include "IA64MachineFunctionInfo.h"
  16 #include "IA64TargetMachine.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 using namespace llvm;
  25
  26 IA64TargetLowering::IA64TargetLowering(TargetMachine &TM)
  27   : TargetLowering(TM) {
  28
  29   // register class for general registers
  30   addRegisterClass(MVT::i64, IA64::GRRegisterClass);
  31
  32   // register class for FP registers
  33   addRegisterClass(MVT::f64, IA64::FPRegisterClass);
  34
  35   // register class for predicate registers
  36   addRegisterClass(MVT::i1, IA64::PRRegisterClass);
  37
  38   setLoadExtAction(ISD::EXTLOAD          , MVT::i1   , Promote);
  39
  40   setLoadExtAction(ISD::ZEXTLOAD         , MVT::i1   , Promote);
  41
  42   setLoadExtAction(ISD::SEXTLOAD         , MVT::i1   , Promote);
  43   setLoadExtAction(ISD::SEXTLOAD         , MVT::i8   , Expand);
  44   setLoadExtAction(ISD::SEXTLOAD         , MVT::i16  , Expand);
  45   setLoadExtAction(ISD::SEXTLOAD         , MVT::i32  , Expand);
  46
  47   setOperationAction(ISD::BRIND            , MVT::Other, Expand);
  48   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
  49   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
  50   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
  51
  52   // ia64 uses SELECT not SELECT_CC
  53   setOperationAction(ISD::SELECT_CC        , MVT::Other,  Expand);
  54
  55   // We need to handle ISD::RET for void functions ourselves,
  56   // so we get a chance to restore ar.pfs before adding a
  57   // br.ret insn
  58   setOperationAction(ISD::RET, MVT::Other, Custom);
  59
  60   setShiftAmountType(MVT::i64);
  61
  62   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
  63   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
  64
  65   setOperationAction(ISD::UREM             , MVT::f32  , Expand);
  66   setOperationAction(ISD::UREM             , MVT::f64  , Expand);
  67
  68   setOperationAction(ISD::MEMBARRIER       , MVT::Other, Expand);
  69
  70   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
  71   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  72
  73   // We don't support sin/cos/sqrt/pow
  74   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  75   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  76   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  77   setOperationAction(ISD::FPOW , MVT::f64, Expand);
  78   setOperationAction(ISD::FSIN , MVT::f32, Expand);
  79   setOperationAction(ISD::FCOS , MVT::f32, Expand);
  80   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  81   setOperationAction(ISD::FPOW , MVT::f32, Expand);
  82
  83   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
  84
  85   // FIXME: IA64 supports fcopysign natively!
  86   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
  87   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
  88
  89   // We don't have line number support yet.
  90   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
  91   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
  92   setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
  93   setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
  94
  95   // IA64 has ctlz in the form of the 'fnorm' instruction.  The Legalizer
  96   // expansion for ctlz/cttz in terms of ctpop is much larger, but lower
  97   // latency.
  98   // FIXME: Custom lower CTLZ when compiling for size?
  99   setOperationAction(ISD::CTLZ , MVT::i64  , Expand);
 100   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 101   setOperationAction(ISD::ROTL , MVT::i64  , Expand);
 102   setOperationAction(ISD::ROTR , MVT::i64  , Expand);
 103
 104   // FIXME: IA64 has this, but is not implemented. should be mux @rev
 105   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 106
 107   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 108   setOperationAction(ISD::VAARG             , MVT::Other, Custom);
 109   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 110
 111   // FIXME: These should be legal
 112   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 113   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 114
 115   // Use the default implementation.
 116   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 117   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 118   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 119   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 120   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 121
 122   // Thread Local Storage
 123   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 124
 125   setStackPointerRegisterToSaveRestore(IA64::r12);
 126
 127   setJumpBufSize(704); // on ia64-linux, jmp_bufs are 704 bytes..
 128   setJumpBufAlignment(16); // ...and must be 16-byte aligned
 129
 130   computeRegisterProperties();
 131
 132   addLegalFPImmediate(APFloat(+0.0));
 133   addLegalFPImmediate(APFloat(-0.0));
 134   addLegalFPImmediate(APFloat(+1.0));
 135   addLegalFPImmediate(APFloat(-1.0));
 136 }
 137
 138 const char *IA64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 139   switch (Opcode) {
 140   default: return 0;
 141   case IA64ISD::GETFD:  return "IA64ISD::GETFD";
 142   case IA64ISD::BRCALL: return "IA64ISD::BRCALL";
 143   case IA64ISD::RET_FLAG: return "IA64ISD::RET_FLAG";
 144   }
 145 }
 146
 147 MVT IA64TargetLowering::getSetCCResultType(MVT VT) const {
 148   return MVT::i1;
 149 }
 150
 151 void IA64TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG,
 152                                         SmallVectorImpl<SDValue> &ArgValues,
 153                                         DebugLoc dl) {
 154   //
 155   // add beautiful description of IA64 stack frame format
 156   // here (from intel 24535803.pdf most likely)
 157   //
 158   MachineFunction &MF = DAG.getMachineFunction();
 159   MachineFrameInfo *MFI = MF.getFrameInfo();
 160   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 161
 162   GP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 163   SP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 164   RP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 165
 166   MachineBasicBlock& BB = MF.front();
 167
 168   unsigned args_int[] = {IA64::r32, IA64::r33, IA64::r34, IA64::r35,
 169                          IA64::r36, IA64::r37, IA64::r38, IA64::r39};
 170
 171   unsigned args_FP[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
 172                         IA64::F12,IA64::F13,IA64::F14, IA64::F15};
 173
 174   unsigned argVreg[8];
 175   unsigned argPreg[8];
 176   unsigned argOpc[8];
 177
 178   unsigned used_FPArgs = 0; // how many FP args have been used so far?
 179
 180   unsigned ArgOffset = 0;
 181   int count = 0;
 182
 183   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I)
 184     {
 185       SDValue newroot, argt;
 186       if(count < 8) { // need to fix this logic? maybe.
 187
 188         switch (getValueType(I->getType()).getSimpleVT()) {
 189           default:
 190             assert(0 && "ERROR in LowerArgs: can't lower this type of arg.\n");
 191           case MVT::f32:
 192             // fixme? (well, will need to for weird FP structy stuff,
 193             // see intel ABI docs)
 194           case MVT::f64:
 195 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_FP[used_FPArgs]);
 196             MF.getRegInfo().addLiveIn(args_FP[used_FPArgs]);
 197             // mark this reg as liveIn
 198             // floating point args go into f8..f15 as-needed, the increment
 199             argVreg[count] =                              // is below..:
 200             MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::f64));
 201             // FP args go into f8..f15 as needed: (hence the ++)
 202             argPreg[count] = args_FP[used_FPArgs++];
 203             argOpc[count] = IA64::FMOV;
 204             argt = newroot = DAG.getCopyFromReg(DAG.getRoot(), dl,
 205                                                 argVreg[count], MVT::f64);
 206             if (I->getType() == Type::FloatTy)
 207               argt = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, argt,
 208                                  DAG.getIntPtrConstant(0));
 209             break;
 210           case MVT::i1: // NOTE: as far as C abi stuff goes,
 211                         // bools are just boring old ints
 212           case MVT::i8:
 213           case MVT::i16:
 214           case MVT::i32:
 215           case MVT::i64:
 216 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_int[count]);
 217             MF.getRegInfo().addLiveIn(args_int[count]);
 218             // mark this register as liveIn
 219             argVreg[count] =
 220             MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 221             argPreg[count] = args_int[count];
 222             argOpc[count] = IA64::MOV;
 223             argt = newroot =
 224               DAG.getCopyFromReg(DAG.getRoot(), dl, argVreg[count], MVT::i64);
 225             if ( getValueType(I->getType()) != MVT::i64)
 226               argt = DAG.getNode(ISD::TRUNCATE, dl, getValueType(I->getType()),
 227                   newroot);
 228             break;
 229         }
 230       } else { // more than 8 args go into the frame
 231         // Create the frame index object for this incoming parameter...
 232         ArgOffset = 16 + 8 * (count - 8);
 233         int FI = MFI->CreateFixedObject(8, ArgOffset);
 234
 235         // Create the SelectionDAG nodes corresponding to a load
 236         //from this parameter
 237         SDValue FIN = DAG.getFrameIndex(FI, MVT::i64);
 238         argt = newroot = DAG.getLoad(getValueType(I->getType()), dl,
 239                                      DAG.getEntryNode(), FIN, NULL, 0);
 240       }
 241       ++count;
 242       DAG.setRoot(newroot.getValue(1));
 243       ArgValues.push_back(argt);
 244     }
 245
 246
 247   // Create a vreg to hold the output of (what will become)
 248   // the "alloc" instruction
 249   VirtGPR = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 250   BuildMI(&BB, dl, TII->get(IA64::PSEUDO_ALLOC), VirtGPR);
 251   // we create a PSEUDO_ALLOC (pseudo)instruction for now
 252 /*
 253   BuildMI(&BB, IA64::IDEF, 0, IA64::r1);
 254
 255   // hmm:
 256   BuildMI(&BB, IA64::IDEF, 0, IA64::r12);
 257   BuildMI(&BB, IA64::IDEF, 0, IA64::rp);
 258   // ..hmm.
 259
 260   BuildMI(&BB, IA64::MOV, 1, GP).addReg(IA64::r1);
 261
 262   // hmm:
 263   BuildMI(&BB, IA64::MOV, 1, SP).addReg(IA64::r12);
 264   BuildMI(&BB, IA64::MOV, 1, RP).addReg(IA64::rp);
 265   // ..hmm.
 266 */
 267
 268   unsigned tempOffset=0;
 269
 270   // if this is a varargs function, we simply lower llvm.va_start by
 271   // pointing to the first entry
 272   if(F.isVarArg()) {
 273     tempOffset=0;
 274     VarArgsFrameIndex = MFI->CreateFixedObject(8, tempOffset);
 275   }
 276
 277   // here we actually do the moving of args, and store them to the stack
 278   // too if this is a varargs function:
 279   for (int i = 0; i < count && i < 8; ++i) {
 280     BuildMI(&BB, dl, TII->get(argOpc[i]), argVreg[i]).addReg(argPreg[i]);
 281     if(F.isVarArg()) {
 282       // if this is a varargs function, we copy the input registers to the stack
 283       int FI = MFI->CreateFixedObject(8, tempOffset);
 284       tempOffset+=8;   //XXX: is it safe to use r22 like this?
 285       BuildMI(&BB, dl, TII->get(IA64::MOV), IA64::r22).addFrameIndex(FI);
 286       // FIXME: we should use st8.spill here, one day
 287       BuildMI(&BB, dl, TII->get(IA64::ST8), IA64::r22).addReg(argPreg[i]);
 288     }
 289   }
 290
 291   // Finally, inform the code generator which regs we return values in.
 292   // (see the ISD::RET: case in the instruction selector)
 293   switch (getValueType(F.getReturnType()).getSimpleVT()) {
 294   default: assert(0 && "i have no idea where to return this type!");
 295   case MVT::isVoid: break;
 296   case MVT::i1:
 297   case MVT::i8:
 298   case MVT::i16:
 299   case MVT::i32:
 300   case MVT::i64:
 301     MF.getRegInfo().addLiveOut(IA64::r8);
 302     break;
 303   case MVT::f32:
 304   case MVT::f64:
 305     MF.getRegInfo().addLiveOut(IA64::F8);
 306     break;
 307   }
 308 }
 309
 310 std::pair<SDValue, SDValue>
 311 IA64TargetLowering::LowerCallTo(SDValue Chain, const Type *RetTy,
 312                                 bool RetSExt, bool RetZExt, bool isVarArg,
 313                                 bool isInreg, unsigned CallingConv,
 314                                 bool isTailCall, SDValue Callee,
 315                                 ArgListTy &Args, SelectionDAG &DAG,
 316                                 DebugLoc dl) {
 317
 318   MachineFunction &MF = DAG.getMachineFunction();
 319
 320   unsigned NumBytes = 16;
 321   unsigned outRegsUsed = 0;
 322
 323   if (Args.size() > 8) {
 324     NumBytes += (Args.size() - 8) * 8;
 325     outRegsUsed = 8;
 326   } else {
 327     outRegsUsed = Args.size();
 328   }
 329
 330   // FIXME? this WILL fail if we ever try to pass around an arg that
 331   // consumes more than a single output slot (a 'real' double, int128
 332   // some sort of aggregate etc.), as we'll underestimate how many 'outX'
 333   // registers we use. Hopefully, the assembler will notice.
 334   MF.getInfo<IA64FunctionInfo>()->outRegsUsed=
 335     std::max(outRegsUsed, MF.getInfo<IA64FunctionInfo>()->outRegsUsed);
 336
 337   // keep stack frame 16-byte aligned
 338   // assert(NumBytes==((NumBytes+15) & ~15) &&
 339   //        "stack frame not 16-byte aligned!");
 340   NumBytes = (NumBytes+15) & ~15;
 341
 342   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 343
 344   SDValue StackPtr;
 345   std::vector<SDValue> Stores;
 346   std::vector<SDValue> Converts;
 347   std::vector<SDValue> RegValuesToPass;
 348   unsigned ArgOffset = 16;
 349
 350   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 351     {
 352       SDValue Val = Args[i].Node;
 353       MVT ObjectVT = Val.getValueType();
 354       SDValue ValToStore(0, 0), ValToConvert(0, 0);
 355       unsigned ObjSize=8;
 356       switch (ObjectVT.getSimpleVT()) {
 357       default: assert(0 && "unexpected argument type!");
 358       case MVT::i1:
 359       case MVT::i8:
 360       case MVT::i16:
 361       case MVT::i32: {
 362         //promote to 64-bits, sign/zero extending based on type
 363         //of the argument
 364         ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
 365         if (Args[i].isSExt)
 366           ExtendKind = ISD::SIGN_EXTEND;
 367         else if (Args[i].isZExt)
 368           ExtendKind = ISD::ZERO_EXTEND;
 369         Val = DAG.getNode(ExtendKind, dl, MVT::i64, Val);
 370         // XXX: fall through
 371       }
 372       case MVT::i64:
 373         //ObjSize = 8;
 374         if(RegValuesToPass.size() >= 8) {
 375           ValToStore = Val;
 376         } else {
 377           RegValuesToPass.push_back(Val);
 378         }
 379         break;
 380       case MVT::f32:
 381         //promote to 64-bits
 382         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
 383         // XXX: fall through
 384       case MVT::f64:
 385         if(RegValuesToPass.size() >= 8) {
 386           ValToStore = Val;
 387         } else {
 388           RegValuesToPass.push_back(Val);
 389           if(1 /* TODO: if(calling external or varadic function)*/ ) {
 390             ValToConvert = Val; // additionally pass this FP value as an int
 391           }
 392         }
 393         break;
 394       }
 395
 396       if(ValToStore.getNode()) {
 397         if(!StackPtr.getNode()) {
 398           StackPtr = DAG.getRegister(IA64::r12, MVT::i64);
 399         }
 400         SDValue PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 401         PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i64, StackPtr, PtrOff);
 402         Stores.push_back(DAG.getStore(Chain, dl, ValToStore, PtrOff, NULL, 0));
 403         ArgOffset += ObjSize;
 404       }
 405
 406       if(ValToConvert.getNode()) {
 407         Converts.push_back(DAG.getNode(IA64ISD::GETFD, dl,
 408                                        MVT::i64, ValToConvert));
 409       }
 410     }
 411
 412   // Emit all stores, make sure they occur before any copies into physregs.
 413   if (!Stores.empty())
 414     Chain = DAG.getNode(ISD::TokenFactor, dl,
 415                         MVT::Other, &Stores[0],Stores.size());
 416
 417   static const unsigned IntArgRegs[] = {
 418     IA64::out0, IA64::out1, IA64::out2, IA64::out3,
 419     IA64::out4, IA64::out5, IA64::out6, IA64::out7
 420   };
 421
 422   static const unsigned FPArgRegs[] = {
 423     IA64::F8,  IA64::F9,  IA64::F10, IA64::F11,
 424     IA64::F12, IA64::F13, IA64::F14, IA64::F15
 425   };
 426
 427   SDValue InFlag;
 428
 429   // save the current GP, SP and RP : FIXME: do we need to do all 3 always?
 430   SDValue GPBeforeCall = DAG.getCopyFromReg(Chain, dl, IA64::r1,
 431                                             MVT::i64, InFlag);
 432   Chain = GPBeforeCall.getValue(1);
 433   InFlag = Chain.getValue(2);
 434   SDValue SPBeforeCall = DAG.getCopyFromReg(Chain, dl, IA64::r12,
 435                                             MVT::i64, InFlag);
 436   Chain = SPBeforeCall.getValue(1);
 437   InFlag = Chain.getValue(2);
 438   SDValue RPBeforeCall = DAG.getCopyFromReg(Chain, dl, IA64::rp,
 439                                             MVT::i64, InFlag);
 440   Chain = RPBeforeCall.getValue(1);
 441   InFlag = Chain.getValue(2);
 442
 443   // Build a sequence of copy-to-reg nodes chained together with token chain
 444   // and flag operands which copy the outgoing integer args into regs out[0-7]
 445   // mapped 1:1 and the FP args into regs F8-F15 "lazily"
 446   // TODO: for performance, we should only copy FP args into int regs when we
 447   // know this is required (i.e. for varardic or external (unknown) functions)
 448
 449   // first to the FP->(integer representation) conversions, these are
 450   // flagged for now, but shouldn't have to be (TODO)
 451   unsigned seenConverts = 0;
 452   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 453     if(RegValuesToPass[i].getValueType().isFloatingPoint()) {
 454       Chain = DAG.getCopyToReg(Chain, dl, IntArgRegs[i],
 455                                Converts[seenConverts++], InFlag);
 456       InFlag = Chain.getValue(1);
 457     }
 458   }
 459
 460   // next copy args into the usual places, these are flagged
 461   unsigned usedFPArgs = 0;
 462   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 463     Chain = DAG.getCopyToReg(Chain, dl,
 464       RegValuesToPass[i].getValueType().isInteger() ?
 465         IntArgRegs[i] : FPArgRegs[usedFPArgs++], RegValuesToPass[i], InFlag);
 466     InFlag = Chain.getValue(1);
 467   }
 468
 469   // If the callee is a GlobalAddress node (quite common, every direct call is)
 470   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 471 /*
 472   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 473     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i64);
 474   }
 475 */
 476
 477   std::vector<MVT> NodeTys;
 478   std::vector<SDValue> CallOperands;
 479   NodeTys.push_back(MVT::Other);   // Returns a chain
 480   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 481   CallOperands.push_back(Chain);
 482   CallOperands.push_back(Callee);
 483
 484   // emit the call itself
 485   if (InFlag.getNode())
 486     CallOperands.push_back(InFlag);
 487   else
 488     assert(0 && "this should never happen!\n");
 489
 490   // to make way for a hack:
 491   Chain = DAG.getNode(IA64ISD::BRCALL, dl, NodeTys,
 492                       &CallOperands[0], CallOperands.size());
 493   InFlag = Chain.getValue(1);
 494
 495   // restore the GP, SP and RP after the call
 496   Chain = DAG.getCopyToReg(Chain, dl, IA64::r1, GPBeforeCall, InFlag);
 497   InFlag = Chain.getValue(1);
 498   Chain = DAG.getCopyToReg(Chain, dl, IA64::r12, SPBeforeCall, InFlag);
 499   InFlag = Chain.getValue(1);
 500   Chain = DAG.getCopyToReg(Chain, dl, IA64::rp, RPBeforeCall, InFlag);
 501   InFlag = Chain.getValue(1);
 502
 503   std::vector<MVT> RetVals;
 504   RetVals.push_back(MVT::Other);
 505   RetVals.push_back(MVT::Flag);
 506
 507   MVT RetTyVT = getValueType(RetTy);
 508   SDValue RetVal;
 509   if (RetTyVT != MVT::isVoid) {
 510     switch (RetTyVT.getSimpleVT()) {
 511     default: assert(0 && "Unknown value type to return!");
 512     case MVT::i1: { // bools are just like other integers (returned in r8)
 513       // we *could* fall through to the truncate below, but this saves a
 514       // few redundant predicate ops
 515       SDValue boolInR8 = DAG.getCopyFromReg(Chain, dl, IA64::r8,
 516                                             MVT::i64,InFlag);
 517       InFlag = boolInR8.getValue(2);
 518       Chain = boolInR8.getValue(1);
 519       SDValue zeroReg = DAG.getCopyFromReg(Chain, dl, IA64::r0,
 520                                            MVT::i64, InFlag);
 521       InFlag = zeroReg.getValue(2);
 522       Chain = zeroReg.getValue(1);
 523
 524       RetVal = DAG.getSetCC(dl, MVT::i1, boolInR8, zeroReg, ISD::SETNE);
 525       break;
 526     }
 527     case MVT::i8:
 528     case MVT::i16:
 529     case MVT::i32:
 530       RetVal = DAG.getCopyFromReg(Chain, dl, IA64::r8, MVT::i64, InFlag);
 531       Chain = RetVal.getValue(1);
 532
 533       // keep track of whether it is sign or zero extended (todo: bools?)
 534 /* XXX
 535       RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext :ISD::AssertZext,
 536                            dl, MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 537 */
 538       RetVal = DAG.getNode(ISD::TRUNCATE, dl, RetTyVT, RetVal);
 539       break;
 540     case MVT::i64:
 541       RetVal = DAG.getCopyFromReg(Chain, dl, IA64::r8, MVT::i64, InFlag);
 542       Chain = RetVal.getValue(1);
 543       InFlag = RetVal.getValue(2); // XXX dead
 544       break;
 545     case MVT::f32:
 546       RetVal = DAG.getCopyFromReg(Chain, dl, IA64::F8, MVT::f64, InFlag);
 547       Chain = RetVal.getValue(1);
 548       RetVal = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, RetVal,
 549                            DAG.getIntPtrConstant(0));
 550       break;
 551     case MVT::f64:
 552       RetVal = DAG.getCopyFromReg(Chain, dl, IA64::F8, MVT::f64, InFlag);
 553       Chain = RetVal.getValue(1);
 554       InFlag = RetVal.getValue(2); // XXX dead
 555       break;
 556     }
 557   }
 558
 559   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
 560                              DAG.getIntPtrConstant(0, true), SDValue());
 561   return std::make_pair(RetVal, Chain);
 562 }
 563
 564 SDValue IA64TargetLowering::
 565 LowerOperation(SDValue Op, SelectionDAG &DAG) {
 566   DebugLoc dl = Op.getDebugLoc();
 567   switch (Op.getOpcode()) {
 568   default: assert(0 && "Should not custom lower this!");
 569   case ISD::GlobalTLSAddress:
 570     assert(0 && "TLS not implemented for IA64.");
 571   case ISD::RET: {
 572     SDValue AR_PFSVal, Copy;
 573
 574     switch(Op.getNumOperands()) {
 575      default:
 576       assert(0 && "Do not know how to return this many arguments!");
 577       abort();
 578     case 1:
 579       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), dl, VirtGPR, MVT::i64);
 580       AR_PFSVal = DAG.getCopyToReg(AR_PFSVal.getValue(1), dl, IA64::AR_PFS,
 581                                    AR_PFSVal);
 582       return DAG.getNode(IA64ISD::RET_FLAG, dl, MVT::Other, AR_PFSVal);
 583     case 3: {
 584       // Copy the result into the output register & restore ar.pfs
 585       MVT ArgVT = Op.getOperand(1).getValueType();
 586       unsigned ArgReg = ArgVT.isInteger() ? IA64::r8 : IA64::F8;
 587
 588       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), dl, VirtGPR, MVT::i64);
 589       Copy = DAG.getCopyToReg(AR_PFSVal.getValue(1), dl, ArgReg,
 590                               Op.getOperand(1), SDValue());
 591       AR_PFSVal = DAG.getCopyToReg(Copy.getValue(0), dl,
 592                                    IA64::AR_PFS, AR_PFSVal, Copy.getValue(1));
 593       return DAG.getNode(IA64ISD::RET_FLAG, dl, MVT::Other,
 594                          AR_PFSVal, AR_PFSVal.getValue(1));
 595     }
 596     }
 597     return SDValue();
 598   }
 599   case ISD::VAARG: {
 600     MVT VT = getPointerTy();
 601     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 602     SDValue VAList = DAG.getLoad(VT, dl, Op.getOperand(0), Op.getOperand(1),
 603                                    SV, 0);
 604     // Increment the pointer, VAList, to the next vaarg
 605     SDValue VAIncr = DAG.getNode(ISD::ADD, dl, VT, VAList,
 606                                    DAG.getConstant(VT.getSizeInBits()/8,
 607                                                    VT));
 608     // Store the incremented VAList to the legalized pointer
 609     VAIncr = DAG.getStore(VAList.getValue(1), dl, VAIncr,
 610                           Op.getOperand(1), SV, 0);
 611     // Load the actual argument out of the pointer VAList
 612     return DAG.getLoad(Op.getValueType(), dl, VAIncr, VAList, NULL, 0);
 613   }
 614   case ISD::VASTART: {
 615     // vastart just stores the address of the VarArgsFrameIndex slot into the
 616     // memory location argument.
 617     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i64);
 618     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 619     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
 620   }
 621   // Frame & Return address.  Currently unimplemented
 622   case ISD::RETURNADDR:         break;
 623   case ISD::FRAMEADDR:          break;
 624   }
 625   return SDValue();
 626 }