lib/Target/IA64/IA64ISelLowering.cpp

   1 //===-- IA64ISelLowering.cpp - IA64 DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Duraid Madina and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the IA64ISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64ISelLowering.h"
  15 #include "IA64MachineFunctionInfo.h"
  16 #include "IA64TargetMachine.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/SSARegMap.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 using namespace llvm;
  25
  26 IA64TargetLowering::IA64TargetLowering(TargetMachine &TM)
  27   : TargetLowering(TM) {
  28
  29       // register class for general registers
  30       addRegisterClass(MVT::i64, IA64::GRRegisterClass);
  31
  32       // register class for FP registers
  33       addRegisterClass(MVT::f64, IA64::FPRegisterClass);
  34
  35       // register class for predicate registers
  36       addRegisterClass(MVT::i1, IA64::PRRegisterClass);
  37
  38       setOperationAction(ISD::BRCONDTWOWAY     , MVT::Other, Expand);
  39       setOperationAction(ISD::BRTWOWAY_CC      , MVT::Other, Expand);
  40       setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
  41
  42       // We need to handle ISD::RET for void functions ourselves,
  43       // so we get a chance to restore ar.pfs before adding a
  44       // br.ret insn
  45       setOperationAction(ISD::RET, MVT::Other, Custom);
  46
  47       setSetCCResultType(MVT::i1);
  48       setShiftAmountType(MVT::i64);
  49
  50       setOperationAction(ISD::EXTLOAD          , MVT::i1   , Promote);
  51
  52       setOperationAction(ISD::ZEXTLOAD         , MVT::i1   , Expand);
  53
  54       setOperationAction(ISD::SEXTLOAD         , MVT::i1   , Expand);
  55       setOperationAction(ISD::SEXTLOAD         , MVT::i8   , Expand);
  56       setOperationAction(ISD::SEXTLOAD         , MVT::i16  , Expand);
  57       setOperationAction(ISD::SEXTLOAD         , MVT::i32  , Expand);
  58
  59       setOperationAction(ISD::FREM             , MVT::f32  , Expand);
  60       setOperationAction(ISD::FREM             , MVT::f64  , Expand);
  61
  62       setOperationAction(ISD::UREM             , MVT::f32  , Expand);
  63       setOperationAction(ISD::UREM             , MVT::f64  , Expand);
  64
  65       setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
  66       setOperationAction(ISD::MEMSET           , MVT::Other, Expand);
  67       setOperationAction(ISD::MEMCPY           , MVT::Other, Expand);
  68
  69       setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
  70       setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  71
  72       // We don't support sin/cos/sqrt
  73       setOperationAction(ISD::FSIN , MVT::f64, Expand);
  74       setOperationAction(ISD::FCOS , MVT::f64, Expand);
  75       setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  76       setOperationAction(ISD::FSIN , MVT::f32, Expand);
  77       setOperationAction(ISD::FCOS , MVT::f32, Expand);
  78       setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  79
  80       // We don't have line number support yet.
  81       setOperationAction(ISD::LOCATION, MVT::Other, Expand);
  82       setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
  83       setOperationAction(ISD::DEBUG_LABEL, MVT::Other, Expand);
  84
  85       //IA64 has these, but they are not implemented
  86       setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
  87       setOperationAction(ISD::CTLZ , MVT::i64  , Expand);
  88       setOperationAction(ISD::ROTL , MVT::i64  , Expand);
  89       setOperationAction(ISD::ROTR , MVT::i64  , Expand);
  90       setOperationAction(ISD::BSWAP, MVT::i64  , Expand);  // mux @rev
  91
  92       setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
  93       setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
  94       setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
  95
  96       setSchedulingPreference(SchedulingForLatency);
  97       setStackPointerRegisterToSaveRestore(IA64::r12);
  98
  99       computeRegisterProperties();
 100
 101       addLegalFPImmediate(+0.0);
 102       addLegalFPImmediate(+1.0);
 103 }
 104
 105 const char *IA64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 106   switch (Opcode) {
 107   default: return 0;
 108   case IA64ISD::GETFD:  return "IA64ISD::GETFD";
 109   case IA64ISD::BRCALL: return "IA64ISD::BRCALL";
 110   case IA64ISD::RET_FLAG: return "IA64ISD::RET_FLAG";
 111   }
 112 }
 113
 114
 115 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 116 static bool isFloatingPointZero(SDOperand Op) {
 117   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 118     return CFP->isExactlyValue(-0.0) || CFP->isExactlyValue(0.0);
 119   else if (Op.getOpcode() == ISD::EXTLOAD || Op.getOpcode() == ISD::LOAD) {
 120     // Maybe this has already been legalized into the constant pool?
 121     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 122       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->get()))
 123         return CFP->isExactlyValue(-0.0) || CFP->isExactlyValue(0.0);
 124   }
 125   return false;
 126 }
 127
 128 std::vector<SDOperand>
 129 IA64TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
 130   std::vector<SDOperand> ArgValues;
 131   //
 132   // add beautiful description of IA64 stack frame format
 133   // here (from intel 24535803.pdf most likely)
 134   //
 135   MachineFunction &MF = DAG.getMachineFunction();
 136   MachineFrameInfo *MFI = MF.getFrameInfo();
 137
 138   GP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 139   SP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 140   RP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 141
 142   MachineBasicBlock& BB = MF.front();
 143
 144   unsigned args_int[] = {IA64::r32, IA64::r33, IA64::r34, IA64::r35,
 145                          IA64::r36, IA64::r37, IA64::r38, IA64::r39};
 146
 147   unsigned args_FP[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
 148                         IA64::F12,IA64::F13,IA64::F14, IA64::F15};
 149
 150   unsigned argVreg[8];
 151   unsigned argPreg[8];
 152   unsigned argOpc[8];
 153
 154   unsigned used_FPArgs = 0; // how many FP args have been used so far?
 155
 156   unsigned ArgOffset = 0;
 157   int count = 0;
 158
 159   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I)
 160     {
 161       SDOperand newroot, argt;
 162       if(count < 8) { // need to fix this logic? maybe.
 163
 164         switch (getValueType(I->getType())) {
 165           default:
 166             assert(0 && "ERROR in LowerArgs: can't lower this type of arg.\n");
 167           case MVT::f32:
 168             // fixme? (well, will need to for weird FP structy stuff,
 169             // see intel ABI docs)
 170           case MVT::f64:
 171 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_FP[used_FPArgs]);
 172             MF.addLiveIn(args_FP[used_FPArgs]); // mark this reg as liveIn
 173             // floating point args go into f8..f15 as-needed, the increment
 174             argVreg[count] =                              // is below..:
 175             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::f64));
 176             // FP args go into f8..f15 as needed: (hence the ++)
 177             argPreg[count] = args_FP[used_FPArgs++];
 178             argOpc[count] = IA64::FMOV;
 179             argt = newroot = DAG.getCopyFromReg(DAG.getRoot(), argVreg[count],
 180                                                 MVT::f64);
 181             if (I->getType() == Type::FloatTy)
 182               argt = DAG.getNode(ISD::FP_ROUND, MVT::f32, argt);
 183             break;
 184           case MVT::i1: // NOTE: as far as C abi stuff goes,
 185                         // bools are just boring old ints
 186           case MVT::i8:
 187           case MVT::i16:
 188           case MVT::i32:
 189           case MVT::i64:
 190 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_int[count]);
 191             MF.addLiveIn(args_int[count]); // mark this register as liveIn
 192             argVreg[count] =
 193             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 194             argPreg[count] = args_int[count];
 195             argOpc[count] = IA64::MOV;
 196             argt = newroot =
 197               DAG.getCopyFromReg(DAG.getRoot(), argVreg[count], MVT::i64);
 198             if ( getValueType(I->getType()) != MVT::i64)
 199               argt = DAG.getNode(ISD::TRUNCATE, getValueType(I->getType()),
 200                   newroot);
 201             break;
 202         }
 203       } else { // more than 8 args go into the frame
 204         // Create the frame index object for this incoming parameter...
 205         ArgOffset = 16 + 8 * (count - 8);
 206         int FI = MFI->CreateFixedObject(8, ArgOffset);
 207
 208         // Create the SelectionDAG nodes corresponding to a load
 209         //from this parameter
 210         SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 211         argt = newroot = DAG.getLoad(getValueType(I->getType()),
 212                                      DAG.getEntryNode(), FIN, DAG.getSrcValue(NULL));
 213       }
 214       ++count;
 215       DAG.setRoot(newroot.getValue(1));
 216       ArgValues.push_back(argt);
 217     }
 218
 219
 220   // Create a vreg to hold the output of (what will become)
 221   // the "alloc" instruction
 222   VirtGPR = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 223   BuildMI(&BB, IA64::PSEUDO_ALLOC, 0, VirtGPR);
 224   // we create a PSEUDO_ALLOC (pseudo)instruction for now
 225 /*
 226   BuildMI(&BB, IA64::IDEF, 0, IA64::r1);
 227
 228   // hmm:
 229   BuildMI(&BB, IA64::IDEF, 0, IA64::r12);
 230   BuildMI(&BB, IA64::IDEF, 0, IA64::rp);
 231   // ..hmm.
 232
 233   BuildMI(&BB, IA64::MOV, 1, GP).addReg(IA64::r1);
 234
 235   // hmm:
 236   BuildMI(&BB, IA64::MOV, 1, SP).addReg(IA64::r12);
 237   BuildMI(&BB, IA64::MOV, 1, RP).addReg(IA64::rp);
 238   // ..hmm.
 239 */
 240
 241   unsigned tempOffset=0;
 242
 243   // if this is a varargs function, we simply lower llvm.va_start by
 244   // pointing to the first entry
 245   if(F.isVarArg()) {
 246     tempOffset=0;
 247     VarArgsFrameIndex = MFI->CreateFixedObject(8, tempOffset);
 248   }
 249
 250   // here we actually do the moving of args, and store them to the stack
 251   // too if this is a varargs function:
 252   for (int i = 0; i < count && i < 8; ++i) {
 253     BuildMI(&BB, argOpc[i], 1, argVreg[i]).addReg(argPreg[i]);
 254     if(F.isVarArg()) {
 255       // if this is a varargs function, we copy the input registers to the stack
 256       int FI = MFI->CreateFixedObject(8, tempOffset);
 257       tempOffset+=8;   //XXX: is it safe to use r22 like this?
 258       BuildMI(&BB, IA64::MOV, 1, IA64::r22).addFrameIndex(FI);
 259       // FIXME: we should use st8.spill here, one day
 260       BuildMI(&BB, IA64::ST8, 1, IA64::r22).addReg(argPreg[i]);
 261     }
 262   }
 263
 264   // Finally, inform the code generator which regs we return values in.
 265   // (see the ISD::RET: case in the instruction selector)
 266   switch (getValueType(F.getReturnType())) {
 267   default: assert(0 && "i have no idea where to return this type!");
 268   case MVT::isVoid: break;
 269   case MVT::i1:
 270   case MVT::i8:
 271   case MVT::i16:
 272   case MVT::i32:
 273   case MVT::i64:
 274     MF.addLiveOut(IA64::r8);
 275     break;
 276   case MVT::f32:
 277   case MVT::f64:
 278     MF.addLiveOut(IA64::F8);
 279     break;
 280   }
 281
 282   return ArgValues;
 283 }
 284
 285 std::pair<SDOperand, SDOperand>
 286 IA64TargetLowering::LowerCallTo(SDOperand Chain,
 287                                 const Type *RetTy, bool isVarArg,
 288                                 unsigned CallingConv, bool isTailCall,
 289                                 SDOperand Callee, ArgListTy &Args,
 290                                 SelectionDAG &DAG) {
 291
 292   MachineFunction &MF = DAG.getMachineFunction();
 293
 294   unsigned NumBytes = 16;
 295   unsigned outRegsUsed = 0;
 296
 297   if (Args.size() > 8) {
 298     NumBytes += (Args.size() - 8) * 8;
 299     outRegsUsed = 8;
 300   } else {
 301     outRegsUsed = Args.size();
 302   }
 303
 304   // FIXME? this WILL fail if we ever try to pass around an arg that
 305   // consumes more than a single output slot (a 'real' double, int128
 306   // some sort of aggregate etc.), as we'll underestimate how many 'outX'
 307   // registers we use. Hopefully, the assembler will notice.
 308   MF.getInfo<IA64FunctionInfo>()->outRegsUsed=
 309     std::max(outRegsUsed, MF.getInfo<IA64FunctionInfo>()->outRegsUsed);
 310
 311   // keep stack frame 16-byte aligned
 312   //assert(NumBytes==((NumBytes+15) & ~15) && "stack frame not 16-byte aligned!");
 313   NumBytes = (NumBytes+15) & ~15;
 314
 315   Chain = DAG.getNode(ISD::CALLSEQ_START, MVT::Other, Chain,
 316                         DAG.getConstant(NumBytes, getPointerTy()));
 317
 318   SDOperand StackPtr, NullSV;
 319   std::vector<SDOperand> Stores;
 320   std::vector<SDOperand> Converts;
 321   std::vector<SDOperand> RegValuesToPass;
 322   unsigned ArgOffset = 16;
 323
 324   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 325     {
 326       SDOperand Val = Args[i].first;
 327       MVT::ValueType ObjectVT = Val.getValueType();
 328       SDOperand ValToStore(0, 0), ValToConvert(0, 0);
 329       unsigned ObjSize=8;
 330       switch (ObjectVT) {
 331       default: assert(0 && "unexpected argument type!");
 332       case MVT::i1:
 333       case MVT::i8:
 334       case MVT::i16:
 335       case MVT::i32:
 336         //promote to 64-bits, sign/zero extending based on type
 337         //of the argument
 338         if(Args[i].second->isSigned())
 339           Val = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Val);
 340         else
 341           Val = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Val);
 342         // XXX: fall through
 343       case MVT::i64:
 344         //ObjSize = 8;
 345         if(RegValuesToPass.size() >= 8) {
 346           ValToStore = Val;
 347         } else {
 348           RegValuesToPass.push_back(Val);
 349         }
 350         break;
 351       case MVT::f32:
 352         //promote to 64-bits
 353         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
 354         // XXX: fall through
 355       case MVT::f64:
 356         if(RegValuesToPass.size() >= 8) {
 357           ValToStore = Val;
 358         } else {
 359           RegValuesToPass.push_back(Val);
 360           if(1 /* TODO: if(calling external or varadic function)*/ ) {
 361             ValToConvert = Val; // additionally pass this FP value as an int
 362           }
 363         }
 364         break;
 365       }
 366
 367       if(ValToStore.Val) {
 368         if(!StackPtr.Val) {
 369           StackPtr = DAG.getRegister(IA64::r12, MVT::i64);
 370           NullSV = DAG.getSrcValue(NULL);
 371         }
 372         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 373         PtrOff = DAG.getNode(ISD::ADD, MVT::i64, StackPtr, PtrOff);
 374         Stores.push_back(DAG.getNode(ISD::STORE, MVT::Other, Chain,
 375                                      ValToStore, PtrOff, NullSV));
 376         ArgOffset += ObjSize;
 377       }
 378
 379       if(ValToConvert.Val) {
 380         Converts.push_back(DAG.getNode(IA64ISD::GETFD, MVT::i64, ValToConvert));
 381       }
 382     }
 383
 384   // Emit all stores, make sure they occur before any copies into physregs.
 385   if (!Stores.empty())
 386     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, Stores);
 387
 388   static const unsigned IntArgRegs[] = {
 389     IA64::out0, IA64::out1, IA64::out2, IA64::out3,
 390     IA64::out4, IA64::out5, IA64::out6, IA64::out7
 391   };
 392
 393   static const unsigned FPArgRegs[] = {
 394     IA64::F8,  IA64::F9,  IA64::F10, IA64::F11,
 395     IA64::F12, IA64::F13, IA64::F14, IA64::F15
 396   };
 397
 398   SDOperand InFlag;
 399
 400   // save the current GP, SP and RP : FIXME: do we need to do all 3 always?
 401   SDOperand GPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r1, MVT::i64, InFlag);
 402   Chain = GPBeforeCall.getValue(1);
 403   InFlag = Chain.getValue(2);
 404   SDOperand SPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r12, MVT::i64, InFlag);
 405   Chain = SPBeforeCall.getValue(1);
 406   InFlag = Chain.getValue(2);
 407   SDOperand RPBeforeCall = DAG.getCopyFromReg(Chain, IA64::rp, MVT::i64, InFlag);
 408   Chain = RPBeforeCall.getValue(1);
 409   InFlag = Chain.getValue(2);
 410
 411   // Build a sequence of copy-to-reg nodes chained together with token chain
 412   // and flag operands which copy the outgoing integer args into regs out[0-7]
 413   // mapped 1:1 and the FP args into regs F8-F15 "lazily"
 414   // TODO: for performance, we should only copy FP args into int regs when we
 415   // know this is required (i.e. for varardic or external (unknown) functions)
 416
 417   // first to the FP->(integer representation) conversions, these are
 418   // flagged for now, but shouldn't have to be (TODO)
 419   unsigned seenConverts = 0;
 420   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 421     if(MVT::isFloatingPoint(RegValuesToPass[i].getValueType())) {
 422       Chain = DAG.getCopyToReg(Chain, IntArgRegs[i], Converts[seenConverts++], InFlag);
 423       InFlag = Chain.getValue(1);
 424     }
 425   }
 426
 427   // next copy args into the usual places, these are flagged
 428   unsigned usedFPArgs = 0;
 429   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 430     Chain = DAG.getCopyToReg(Chain,
 431       MVT::isInteger(RegValuesToPass[i].getValueType()) ?
 432                                           IntArgRegs[i] : FPArgRegs[usedFPArgs++],
 433       RegValuesToPass[i], InFlag);
 434     InFlag = Chain.getValue(1);
 435   }
 436
 437   // If the callee is a GlobalAddress node (quite common, every direct call is)
 438   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 439 /*
 440   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 441     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i64);
 442   }
 443 */
 444
 445   std::vector<MVT::ValueType> NodeTys;
 446   std::vector<SDOperand> CallOperands;
 447   NodeTys.push_back(MVT::Other);   // Returns a chain
 448   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 449   CallOperands.push_back(Chain);
 450   CallOperands.push_back(Callee);
 451
 452   // emit the call itself
 453   if (InFlag.Val)
 454     CallOperands.push_back(InFlag);
 455   else
 456     assert(0 && "this should never happen!\n");
 457
 458 /* out with the old...
 459     Chain = SDOperand(DAG.getCall(NodeTys, Chain, Callee, InFlag), 0);
 460   else
 461     Chain = SDOperand(DAG.getCall(NodeTys, Chain, Callee), 0);
 462 */
 463   // to make way for a hack:
 464   Chain = DAG.getNode(IA64ISD::BRCALL, NodeTys, CallOperands);
 465   InFlag = Chain.getValue(1);
 466
 467   // restore the GP, SP and RP after the call
 468   Chain = DAG.getCopyToReg(Chain, IA64::r1, GPBeforeCall, InFlag);
 469   InFlag = Chain.getValue(1);
 470   Chain = DAG.getCopyToReg(Chain, IA64::r12, SPBeforeCall, InFlag);
 471   InFlag = Chain.getValue(1);
 472   Chain = DAG.getCopyToReg(Chain, IA64::rp, RPBeforeCall, InFlag);
 473   InFlag = Chain.getValue(1);
 474
 475   std::vector<MVT::ValueType> RetVals;
 476   RetVals.push_back(MVT::Other);
 477   RetVals.push_back(MVT::Flag);
 478
 479   MVT::ValueType RetTyVT = getValueType(RetTy);
 480   SDOperand RetVal;
 481   if (RetTyVT != MVT::isVoid) {
 482     switch (RetTyVT) {
 483     default: assert(0 && "Unknown value type to return!");
 484     case MVT::i1: { // bools are just like other integers (returned in r8)
 485       // we *could* fall through to the truncate below, but this saves a
 486       // few redundant predicate ops
 487       SDOperand boolInR8 = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 488       InFlag = boolInR8.getValue(2);
 489       Chain = boolInR8.getValue(1);
 490       SDOperand zeroReg = DAG.getCopyFromReg(Chain, IA64::r0, MVT::i64, InFlag);
 491       InFlag = zeroReg.getValue(2);
 492       Chain = zeroReg.getValue(1);
 493
 494       RetVal = DAG.getSetCC(MVT::i1, boolInR8, zeroReg, ISD::SETNE);
 495       break;
 496     }
 497     case MVT::i8:
 498     case MVT::i16:
 499     case MVT::i32:
 500       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 501       Chain = RetVal.getValue(1);
 502
 503       // keep track of whether it is sign or zero extended (todo: bools?)
 504 /* XXX
 505       RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext :ISD::AssertZext,
 506                            MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 507 */
 508       RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 509       break;
 510     case MVT::i64:
 511       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 512       Chain = RetVal.getValue(1);
 513       InFlag = RetVal.getValue(2); // XXX dead
 514       break;
 515     case MVT::f32:
 516       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 517       Chain = RetVal.getValue(1);
 518       RetVal = DAG.getNode(ISD::TRUNCATE, MVT::f32, RetVal);
 519       break;
 520     case MVT::f64:
 521       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 522       Chain = RetVal.getValue(1);
 523       InFlag = RetVal.getValue(2); // XXX dead
 524       break;
 525     }
 526   }
 527
 528   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 529                       DAG.getConstant(NumBytes, getPointerTy()));
 530
 531   return std::make_pair(RetVal, Chain);
 532 }
 533
 534 SDOperand IA64TargetLowering::LowerReturnTo(SDOperand Chain, SDOperand Op,
 535                                                SelectionDAG &DAG) {
 536   SDOperand Copy, InFlag;
 537   SDOperand AR_PFSVal = DAG.getCopyFromReg(Chain, this->VirtGPR,
 538                                                MVT::i64);
 539   Chain = AR_PFSVal.getValue(1);
 540
 541   switch (Op.getValueType()) {
 542   default: assert(0 && "Unknown type to return! (promote?)");
 543   case MVT::i64:
 544     Copy = DAG.getCopyToReg(Chain, IA64::r8, Op, InFlag);
 545     break;
 546   case MVT::f64:
 547     Copy = DAG.getCopyToReg(Chain, IA64::F8, Op, InFlag);
 548     break;
 549   }
 550
 551   Chain = Copy.getValue(0);
 552   InFlag = Copy.getValue(1);
 553   // we need to copy VirtGPR (the vreg (to become a real reg)) that holds
 554   // the output of this function's alloc instruction back into ar.pfs
 555   // before we return. this copy must not float up above the last
 556   // outgoing call in this function - we flag this to the ret instruction
 557   Chain = DAG.getCopyToReg(Chain, IA64::AR_PFS, AR_PFSVal, InFlag);
 558   InFlag = Chain.getValue(1);
 559
 560   // and then just emit a 'ret' instruction
 561   std::vector<MVT::ValueType> NodeTys;
 562   std::vector<SDOperand> RetOperands;
 563   NodeTys.push_back(MVT::Other);
 564   NodeTys.push_back(MVT::Flag);
 565   RetOperands.push_back(Chain);
 566   RetOperands.push_back(InFlag);
 567
 568   return DAG.getNode(IA64ISD::RET_FLAG, NodeTys, RetOperands);
 569 //  return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other, MVT::Other, Copy, Chain, InFlag);
 570 }
 571
 572 SDOperand
 573 IA64TargetLowering::LowerVAStart(SDOperand Chain, SDOperand VAListP,
 574                                  Value *VAListV, SelectionDAG &DAG) {
 575   // vastart just stores the address of the VarArgsFrameIndex slot.
 576   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i64);
 577   return DAG.getNode(ISD::STORE, MVT::Other, Chain, FR,
 578                      VAListP, DAG.getSrcValue(VAListV));
 579 }
 580
 581 std::pair<SDOperand,SDOperand> IA64TargetLowering::
 582 LowerVAArg(SDOperand Chain, SDOperand VAListP, Value *VAListV,
 583            const Type *ArgTy, SelectionDAG &DAG) {
 584
 585   MVT::ValueType ArgVT = getValueType(ArgTy);
 586   SDOperand Val = DAG.getLoad(MVT::i64, Chain,
 587                               VAListP, DAG.getSrcValue(VAListV));
 588   SDOperand Result = DAG.getLoad(ArgVT, DAG.getEntryNode(), Val,
 589                                  DAG.getSrcValue(NULL));
 590   unsigned Amt;
 591   if (ArgVT == MVT::i32 || ArgVT == MVT::f32)
 592     Amt = 8;
 593   else {
 594     assert((ArgVT == MVT::i64 || ArgVT == MVT::f64) &&
 595            "Other types should have been promoted for varargs!");
 596     Amt = 8;
 597   }
 598   Val = DAG.getNode(ISD::ADD, Val.getValueType(), Val,
 599                     DAG.getConstant(Amt, Val.getValueType()));
 600   Chain = DAG.getNode(ISD::STORE, MVT::Other, Chain,
 601                       Val, VAListP, DAG.getSrcValue(VAListV));
 602   return std::make_pair(Result, Chain);
 603 }
 604
 605
 606
 607 std::pair<SDOperand, SDOperand> IA64TargetLowering::
 608 LowerFrameReturnAddress(bool isFrameAddress, SDOperand Chain, unsigned Depth,
 609                         SelectionDAG &DAG) {
 610   assert(0 && "LowerFrameReturnAddress unimplemented");
 611   abort();
 612 }
 613
 614 SDOperand IA64TargetLowering::
 615 LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 616   switch (Op.getOpcode()) {
 617   default: assert(0 && "Should not custom lower this!");
 618   case ISD::RET: { // the DAGgy stuff takes care of
 619     // restoring ar.pfs before adding a br.ret for functions
 620     // that return something, but we need to take care of stuff
 621     // that returns void manually, so here it is:
 622     assert(Op.getNumOperands()==1 &&
 623       "trying to custom lower a return other than void! (numops!=1)");
 624
 625     SDOperand Chain = Op.getOperand(0);
 626     SDOperand AR_PFSVal = DAG.getCopyFromReg(Chain, this->VirtGPR,
 627                                                   MVT::i64);
 628     Chain = AR_PFSVal.getValue(1);
 629     Chain = DAG.getCopyToReg(Chain, IA64::AR_PFS, AR_PFSVal);
 630
 631     // and then just emit a 'ret' instruction
 632     return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other, Chain);
 633   }
 634   }
 635 }