lib/Target/IA64/IA64ISelLowering.cpp

   1 //===-- IA64ISelLowering.cpp - IA64 DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Duraid Madina and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the IA64ISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64ISelLowering.h"
  15 #include "IA64MachineFunctionInfo.h"
  16 #include "IA64TargetMachine.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/SSARegMap.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 using namespace llvm;
  25
  26 IA64TargetLowering::IA64TargetLowering(TargetMachine &TM)
  27   : TargetLowering(TM) {
  28
  29       // register class for general registers
  30       addRegisterClass(MVT::i64, IA64::GRRegisterClass);
  31
  32       // register class for FP registers
  33       addRegisterClass(MVT::f64, IA64::FPRegisterClass);
  34
  35       // register class for predicate registers
  36       addRegisterClass(MVT::i1, IA64::PRRegisterClass);
  37
  38       setOperationAction(ISD::BRCONDTWOWAY     , MVT::Other, Expand);
  39       setOperationAction(ISD::BRTWOWAY_CC      , MVT::Other, Expand);
  40       setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
  41
  42       setSetCCResultType(MVT::i1);
  43       setShiftAmountType(MVT::i64);
  44
  45       setOperationAction(ISD::EXTLOAD          , MVT::i1   , Promote);
  46
  47       setOperationAction(ISD::ZEXTLOAD         , MVT::i1   , Expand);
  48
  49       setOperationAction(ISD::SEXTLOAD         , MVT::i1   , Expand);
  50       setOperationAction(ISD::SEXTLOAD         , MVT::i8   , Expand);
  51       setOperationAction(ISD::SEXTLOAD         , MVT::i16  , Expand);
  52       setOperationAction(ISD::SEXTLOAD         , MVT::i32  , Expand);
  53
  54       setOperationAction(ISD::FREM             , MVT::f32  , Expand);
  55       setOperationAction(ISD::FREM             , MVT::f64  , Expand);
  56
  57       setOperationAction(ISD::UREM             , MVT::f32  , Expand);
  58       setOperationAction(ISD::UREM             , MVT::f64  , Expand);
  59
  60       setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
  61       setOperationAction(ISD::MEMSET           , MVT::Other, Expand);
  62       setOperationAction(ISD::MEMCPY           , MVT::Other, Expand);
  63
  64       setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
  65       setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  66
  67       // We don't support sin/cos/sqrt
  68       setOperationAction(ISD::FSIN , MVT::f64, Expand);
  69       setOperationAction(ISD::FCOS , MVT::f64, Expand);
  70       setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  71       setOperationAction(ISD::FSIN , MVT::f32, Expand);
  72       setOperationAction(ISD::FCOS , MVT::f32, Expand);
  73       setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  74
  75       // We don't have line number support yet.
  76       setOperationAction(ISD::LOCATION, MVT::Other, Expand);
  77       setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
  78       setOperationAction(ISD::DEBUG_LABEL, MVT::Other, Expand);
  79
  80       //IA64 has these, but they are not implemented
  81       setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
  82       setOperationAction(ISD::CTLZ , MVT::i64  , Expand);
  83       setOperationAction(ISD::ROTL , MVT::i64  , Expand);
  84       setOperationAction(ISD::ROTR , MVT::i64  , Expand);
  85       setOperationAction(ISD::BSWAP, MVT::i64  , Expand);  // mux @rev
  86
  87       // Not implemented yet.
  88       setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
  89       setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
  90
  91       computeRegisterProperties();
  92
  93       addLegalFPImmediate(+0.0);
  94       addLegalFPImmediate(+1.0);
  95 }
  96
  97 const char *IA64TargetLowering::getTargetNodeName(unsigned Opcode) const {
  98   switch (Opcode) {
  99   default: return 0;
 100   case IA64ISD::GETFD:  return "IA64ISD::GETFD";
 101   case IA64ISD::BRCALL: return "IA64ISD::BRCALL";
 102   }
 103 }
 104
 105
 106 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 107 static bool isFloatingPointZero(SDOperand Op) {
 108   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 109     return CFP->isExactlyValue(-0.0) || CFP->isExactlyValue(0.0);
 110   else if (Op.getOpcode() == ISD::EXTLOAD || Op.getOpcode() == ISD::LOAD) {
 111     // Maybe this has already been legalized into the constant pool?
 112     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 113       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->get()))
 114         return CFP->isExactlyValue(-0.0) || CFP->isExactlyValue(0.0);
 115   }
 116   return false;
 117 }
 118
 119 std::vector<SDOperand>
 120 IA64TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
 121   std::vector<SDOperand> ArgValues;
 122   //
 123   // add beautiful description of IA64 stack frame format
 124   // here (from intel 24535803.pdf most likely)
 125   //
 126   MachineFunction &MF = DAG.getMachineFunction();
 127   MachineFrameInfo *MFI = MF.getFrameInfo();
 128
 129   GP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 130   SP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 131   RP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 132
 133   MachineBasicBlock& BB = MF.front();
 134
 135   unsigned args_int[] = {IA64::r32, IA64::r33, IA64::r34, IA64::r35,
 136                          IA64::r36, IA64::r37, IA64::r38, IA64::r39};
 137
 138   unsigned args_FP[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
 139                         IA64::F12,IA64::F13,IA64::F14, IA64::F15};
 140
 141   unsigned argVreg[8];
 142   unsigned argPreg[8];
 143   unsigned argOpc[8];
 144
 145   unsigned used_FPArgs = 0; // how many FP args have been used so far?
 146
 147   unsigned ArgOffset = 0;
 148   int count = 0;
 149
 150   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I)
 151     {
 152       SDOperand newroot, argt;
 153       if(count < 8) { // need to fix this logic? maybe.
 154
 155         switch (getValueType(I->getType())) {
 156           default:
 157             assert(0 && "ERROR in LowerArgs: can't lower this type of arg.\n");
 158           case MVT::f32:
 159             // fixme? (well, will need to for weird FP structy stuff,
 160             // see intel ABI docs)
 161           case MVT::f64:
 162 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_FP[used_FPArgs]);
 163             MF.addLiveIn(args_FP[used_FPArgs]); // mark this reg as liveIn
 164             // floating point args go into f8..f15 as-needed, the increment
 165             argVreg[count] =                              // is below..:
 166             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::f64));
 167             // FP args go into f8..f15 as needed: (hence the ++)
 168             argPreg[count] = args_FP[used_FPArgs++];
 169             argOpc[count] = IA64::FMOV;
 170             argt = newroot = DAG.getCopyFromReg(DAG.getRoot(), argVreg[count],
 171                                                 MVT::f64);
 172             if (I->getType() == Type::FloatTy)
 173               argt = DAG.getNode(ISD::FP_ROUND, MVT::f32, argt);
 174             break;
 175           case MVT::i1: // NOTE: as far as C abi stuff goes,
 176                         // bools are just boring old ints
 177           case MVT::i8:
 178           case MVT::i16:
 179           case MVT::i32:
 180           case MVT::i64:
 181 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_int[count]);
 182             MF.addLiveIn(args_int[count]); // mark this register as liveIn
 183             argVreg[count] =
 184             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 185             argPreg[count] = args_int[count];
 186             argOpc[count] = IA64::MOV;
 187             argt = newroot =
 188               DAG.getCopyFromReg(DAG.getRoot(), argVreg[count], MVT::i64);
 189             if ( getValueType(I->getType()) != MVT::i64)
 190               argt = DAG.getNode(ISD::TRUNCATE, getValueType(I->getType()),
 191                   newroot);
 192             break;
 193         }
 194       } else { // more than 8 args go into the frame
 195         // Create the frame index object for this incoming parameter...
 196         ArgOffset = 16 + 8 * (count - 8);
 197         int FI = MFI->CreateFixedObject(8, ArgOffset);
 198
 199         // Create the SelectionDAG nodes corresponding to a load
 200         //from this parameter
 201         SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 202         argt = newroot = DAG.getLoad(getValueType(I->getType()),
 203                                      DAG.getEntryNode(), FIN, DAG.getSrcValue(NULL));
 204       }
 205       ++count;
 206       DAG.setRoot(newroot.getValue(1));
 207       ArgValues.push_back(argt);
 208     }
 209
 210
 211   // Create a vreg to hold the output of (what will become)
 212   // the "alloc" instruction
 213   VirtGPR = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 214   BuildMI(&BB, IA64::PSEUDO_ALLOC, 0, VirtGPR);
 215   // we create a PSEUDO_ALLOC (pseudo)instruction for now
 216 /*
 217   BuildMI(&BB, IA64::IDEF, 0, IA64::r1);
 218
 219   // hmm:
 220   BuildMI(&BB, IA64::IDEF, 0, IA64::r12);
 221   BuildMI(&BB, IA64::IDEF, 0, IA64::rp);
 222   // ..hmm.
 223
 224   BuildMI(&BB, IA64::MOV, 1, GP).addReg(IA64::r1);
 225
 226   // hmm:
 227   BuildMI(&BB, IA64::MOV, 1, SP).addReg(IA64::r12);
 228   BuildMI(&BB, IA64::MOV, 1, RP).addReg(IA64::rp);
 229   // ..hmm.
 230 */
 231
 232   unsigned tempOffset=0;
 233
 234   // if this is a varargs function, we simply lower llvm.va_start by
 235   // pointing to the first entry
 236   if(F.isVarArg()) {
 237     tempOffset=0;
 238     VarArgsFrameIndex = MFI->CreateFixedObject(8, tempOffset);
 239   }
 240
 241   // here we actually do the moving of args, and store them to the stack
 242   // too if this is a varargs function:
 243   for (int i = 0; i < count && i < 8; ++i) {
 244     BuildMI(&BB, argOpc[i], 1, argVreg[i]).addReg(argPreg[i]);
 245     if(F.isVarArg()) {
 246       // if this is a varargs function, we copy the input registers to the stack
 247       int FI = MFI->CreateFixedObject(8, tempOffset);
 248       tempOffset+=8;   //XXX: is it safe to use r22 like this?
 249       BuildMI(&BB, IA64::MOV, 1, IA64::r22).addFrameIndex(FI);
 250       // FIXME: we should use st8.spill here, one day
 251       BuildMI(&BB, IA64::ST8, 1, IA64::r22).addReg(argPreg[i]);
 252     }
 253   }
 254
 255   // Finally, inform the code generator which regs we return values in.
 256   // (see the ISD::RET: case in the instruction selector)
 257   switch (getValueType(F.getReturnType())) {
 258   default: assert(0 && "i have no idea where to return this type!");
 259   case MVT::isVoid: break;
 260   case MVT::i1:
 261   case MVT::i8:
 262   case MVT::i16:
 263   case MVT::i32:
 264   case MVT::i64:
 265     MF.addLiveOut(IA64::r8);
 266     break;
 267   case MVT::f32:
 268   case MVT::f64:
 269     MF.addLiveOut(IA64::F8);
 270     break;
 271   }
 272
 273   return ArgValues;
 274 }
 275
 276 std::pair<SDOperand, SDOperand>
 277 IA64TargetLowering::LowerCallTo(SDOperand Chain,
 278                                 const Type *RetTy, bool isVarArg,
 279                                 unsigned CallingConv, bool isTailCall,
 280                                 SDOperand Callee, ArgListTy &Args,
 281                                 SelectionDAG &DAG) {
 282
 283   MachineFunction &MF = DAG.getMachineFunction();
 284
 285   unsigned NumBytes = 16;
 286   unsigned outRegsUsed = 0;
 287
 288   if (Args.size() > 8) {
 289     NumBytes += (Args.size() - 8) * 8;
 290     outRegsUsed = 8;
 291   } else {
 292     outRegsUsed = Args.size();
 293   }
 294
 295   // FIXME? this WILL fail if we ever try to pass around an arg that
 296   // consumes more than a single output slot (a 'real' double, int128
 297   // some sort of aggregate etc.), as we'll underestimate how many 'outX'
 298   // registers we use. Hopefully, the assembler will notice.
 299   MF.getInfo<IA64FunctionInfo>()->outRegsUsed=
 300     std::max(outRegsUsed, MF.getInfo<IA64FunctionInfo>()->outRegsUsed);
 301
 302   // keep stack frame 16-byte aligned
 303   //assert(NumBytes==((NumBytes+15) & ~15) && "stack frame not 16-byte aligned!");
 304   NumBytes = (NumBytes+15) & ~15;
 305
 306   Chain = DAG.getNode(ISD::CALLSEQ_START, MVT::Other, Chain,
 307                         DAG.getConstant(NumBytes, getPointerTy()));
 308
 309   SDOperand StackPtr, NullSV;
 310   std::vector<SDOperand> Stores;
 311   std::vector<SDOperand> Converts;
 312   std::vector<SDOperand> RegValuesToPass;
 313   unsigned ArgOffset = 16;
 314
 315   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 316     {
 317       SDOperand Val = Args[i].first;
 318       MVT::ValueType ObjectVT = Val.getValueType();
 319       SDOperand ValToStore(0, 0), ValToConvert(0, 0);
 320       unsigned ObjSize=8;
 321       switch (ObjectVT) {
 322       default: assert(0 && "unexpected argument type!");
 323       case MVT::i1:
 324       case MVT::i8:
 325       case MVT::i16:
 326       case MVT::i32:
 327         //promote to 64-bits, sign/zero extending based on type
 328         //of the argument
 329         if(Args[i].second->isSigned())
 330           Val = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Val);
 331         else
 332           Val = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Val);
 333         // XXX: fall through
 334       case MVT::i64:
 335         //ObjSize = 8;
 336         if(RegValuesToPass.size() >= 8) {
 337           ValToStore = Val;
 338         } else {
 339           RegValuesToPass.push_back(Val);
 340         }
 341         break;
 342       case MVT::f32:
 343         //promote to 64-bits
 344         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
 345         // XXX: fall through
 346       case MVT::f64:
 347         if(RegValuesToPass.size() >= 8) {
 348           ValToStore = Val;
 349         } else {
 350           RegValuesToPass.push_back(Val);
 351           if(1 /* TODO: if(calling external or varadic function)*/ ) {
 352             ValToConvert = Val; // additionally pass this FP value as an int
 353           }
 354         }
 355         break;
 356       }
 357
 358       if(ValToStore.Val) {
 359         if(!StackPtr.Val) {
 360           StackPtr = DAG.getRegister(IA64::r12, MVT::i64);
 361           NullSV = DAG.getSrcValue(NULL);
 362         }
 363         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 364         PtrOff = DAG.getNode(ISD::ADD, MVT::i64, StackPtr, PtrOff);
 365         Stores.push_back(DAG.getNode(ISD::STORE, MVT::Other, Chain,
 366                                      ValToStore, PtrOff, NullSV));
 367         ArgOffset += ObjSize;
 368       }
 369
 370       if(ValToConvert.Val) {
 371         Converts.push_back(DAG.getNode(IA64ISD::GETFD, MVT::i64, ValToConvert));
 372       }
 373     }
 374
 375   // Emit all stores, make sure they occur before any copies into physregs.
 376   if (!Stores.empty())
 377     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, Stores);
 378
 379   static const unsigned IntArgRegs[] = {
 380     IA64::out0, IA64::out1, IA64::out2, IA64::out3,
 381     IA64::out4, IA64::out5, IA64::out6, IA64::out7
 382   };
 383
 384   static const unsigned FPArgRegs[] = {
 385     IA64::F8,  IA64::F9,  IA64::F10, IA64::F11,
 386     IA64::F12, IA64::F13, IA64::F14, IA64::F15
 387   };
 388
 389   SDOperand InFlag;
 390
 391   // save the current GP, SP and RP : FIXME: do we need to do all 3 always?
 392   SDOperand GPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r1, MVT::i64, InFlag);
 393   Chain = GPBeforeCall.getValue(1);
 394   InFlag = Chain.getValue(2);
 395   SDOperand SPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r12, MVT::i64, InFlag);
 396   Chain = SPBeforeCall.getValue(1);
 397   InFlag = Chain.getValue(2);
 398   SDOperand RPBeforeCall = DAG.getCopyFromReg(Chain, IA64::rp, MVT::i64, InFlag);
 399   Chain = RPBeforeCall.getValue(1);
 400   InFlag = Chain.getValue(2);
 401
 402   // Build a sequence of copy-to-reg nodes chained together with token chain
 403   // and flag operands which copy the outgoing integer args into regs out[0-7]
 404   // mapped 1:1 and the FP args into regs F8-F15 "lazily"
 405   // TODO: for performance, we should only copy FP args into int regs when we
 406   // know this is required (i.e. for varardic or external (unknown) functions)
 407
 408   // first to the FP->(integer representation) conversions, these are
 409   // flagged for now, but shouldn't have to be (TODO)
 410   unsigned seenConverts = 0;
 411   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 412     if(MVT::isFloatingPoint(RegValuesToPass[i].getValueType())) {
 413       Chain = DAG.getCopyToReg(Chain, IntArgRegs[i], Converts[seenConverts++], InFlag);
 414       InFlag = Chain.getValue(1);
 415     }
 416   }
 417
 418   // next copy args into the usual places, these are flagged
 419   unsigned usedFPArgs = 0;
 420   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 421     Chain = DAG.getCopyToReg(Chain,
 422       MVT::isInteger(RegValuesToPass[i].getValueType()) ?
 423                                           IntArgRegs[i] : FPArgRegs[usedFPArgs++],
 424       RegValuesToPass[i], InFlag);
 425     InFlag = Chain.getValue(1);
 426   }
 427
 428   // If the callee is a GlobalAddress node (quite common, every direct call is)
 429   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 430 /*
 431   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 432     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i64);
 433   }
 434 */
 435
 436   std::vector<MVT::ValueType> NodeTys;
 437   std::vector<SDOperand> CallOperands;
 438   NodeTys.push_back(MVT::Other);   // Returns a chain
 439   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 440   CallOperands.push_back(Chain);
 441   CallOperands.push_back(Callee);
 442
 443   // emit the call itself
 444   if (InFlag.Val)
 445     CallOperands.push_back(InFlag);
 446   else
 447     assert(0 && "this should never happen!\n");
 448
 449 /* out with the old...
 450     Chain = SDOperand(DAG.getCall(NodeTys, Chain, Callee, InFlag), 0);
 451   else
 452     Chain = SDOperand(DAG.getCall(NodeTys, Chain, Callee), 0);
 453 */
 454   // to make way for a hack:
 455   Chain = DAG.getNode(IA64ISD::BRCALL, NodeTys, CallOperands);
 456   InFlag = Chain.getValue(1);
 457
 458   // restore the GP, SP and RP after the call
 459   Chain = DAG.getCopyToReg(Chain, IA64::r1, GPBeforeCall, InFlag);
 460   InFlag = Chain.getValue(1);
 461   Chain = DAG.getCopyToReg(Chain, IA64::r12, SPBeforeCall, InFlag);
 462   InFlag = Chain.getValue(1);
 463   Chain = DAG.getCopyToReg(Chain, IA64::rp, RPBeforeCall, InFlag);
 464   InFlag = Chain.getValue(1);
 465
 466   std::vector<MVT::ValueType> RetVals;
 467   RetVals.push_back(MVT::Other);
 468   RetVals.push_back(MVT::Flag);
 469
 470   MVT::ValueType RetTyVT = getValueType(RetTy);
 471   SDOperand RetVal;
 472   if (RetTyVT != MVT::isVoid) {
 473     switch (RetTyVT) {
 474     default: // assert(0 && "Unknown value type to return!");
 475     case MVT::i1: { // bools are just like other integers (returned in r8)
 476       SDOperand boolInR8 = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 477       InFlag = boolInR8.getValue(2);
 478       Chain = boolInR8.getValue(1);
 479       SDOperand zeroReg = DAG.getCopyFromReg(Chain, IA64::r0, MVT::i64, InFlag);
 480       InFlag = zeroReg.getValue(2);
 481       Chain = zeroReg.getValue(1);
 482
 483       RetVal = DAG.getSetCC(MVT::i1, boolInR8, zeroReg, ISD::SETNE);
 484       break;
 485     }
 486     case MVT::i8:
 487     case MVT::i16:
 488     case MVT::i32:
 489       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 490       Chain = RetVal.getValue(1);
 491
 492       // Add a note to keep track of whether it is sign or zero extended - TODO: bools
 493       RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext :ISD::AssertZext,
 494                            MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 495       RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 496       break;
 497     case MVT::i64:
 498       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 499       Chain = RetVal.getValue(1);
 500       InFlag = RetVal.getValue(2); // XXX dead
 501       break;
 502     case MVT::f64:
 503       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 504       Chain = RetVal.getValue(1);
 505       InFlag = RetVal.getValue(2); // XXX dead
 506       break;
 507     }
 508   }
 509
 510   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 511                       DAG.getConstant(NumBytes, getPointerTy()));
 512
 513   return std::make_pair(RetVal, Chain);
 514 }
 515
 516 SDOperand
 517 IA64TargetLowering::LowerVAStart(SDOperand Chain, SDOperand VAListP,
 518                                  Value *VAListV, SelectionDAG &DAG) {
 519   // vastart just stores the address of the VarArgsFrameIndex slot.
 520   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i64);
 521   return DAG.getNode(ISD::STORE, MVT::Other, Chain, FR,
 522                      VAListP, DAG.getSrcValue(VAListV));
 523 }
 524
 525 std::pair<SDOperand,SDOperand> IA64TargetLowering::
 526 LowerVAArg(SDOperand Chain, SDOperand VAListP, Value *VAListV,
 527            const Type *ArgTy, SelectionDAG &DAG) {
 528
 529   MVT::ValueType ArgVT = getValueType(ArgTy);
 530   SDOperand Val = DAG.getLoad(MVT::i64, Chain,
 531                               VAListP, DAG.getSrcValue(VAListV));
 532   SDOperand Result = DAG.getLoad(ArgVT, DAG.getEntryNode(), Val,
 533                                  DAG.getSrcValue(NULL));
 534   unsigned Amt;
 535   if (ArgVT == MVT::i32 || ArgVT == MVT::f32)
 536     Amt = 8;
 537   else {
 538     assert((ArgVT == MVT::i64 || ArgVT == MVT::f64) &&
 539            "Other types should have been promoted for varargs!");
 540     Amt = 8;
 541   }
 542   Val = DAG.getNode(ISD::ADD, Val.getValueType(), Val,
 543                     DAG.getConstant(Amt, Val.getValueType()));
 544   Chain = DAG.getNode(ISD::STORE, MVT::Other, Chain,
 545                       Val, VAListP, DAG.getSrcValue(VAListV));
 546   return std::make_pair(Result, Chain);
 547 }
 548
 549
 550
 551 std::pair<SDOperand, SDOperand> IA64TargetLowering::
 552 LowerFrameReturnAddress(bool isFrameAddress, SDOperand Chain, unsigned Depth,
 553                         SelectionDAG &DAG) {
 554   assert(0 && "LowerFrameReturnAddress unimplemented");
 555   abort();
 556 }
 557