lib/Target/IA64/IA64ISelPattern.cpp

   1 //===-- IA64ISelPattern.cpp - A pattern matching inst selector for IA64 ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Duraid Madina and is distributed under the
   6 // University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for IA64.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64.h"
  15 #include "IA64InstrBuilder.h"
  16 #include "IA64RegisterInfo.h"
  17 #include "IA64MachineFunctionInfo.h"
  18 #include "llvm/Constants.h"                   // FIXME: REMOVE
  19 #include "llvm/Function.h"
  20 #include "llvm/CodeGen/MachineConstantPool.h" // FIXME: REMOVE
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/CodeGen/SelectionDAGISel.h"
  25 #include "llvm/CodeGen/SSARegMap.h"
  26 #include "llvm/Target/TargetData.h"
  27 #include "llvm/Target/TargetLowering.h"
  28 #include "llvm/Support/MathExtras.h"
  29 #include "llvm/ADT/Statistic.h"
  30 #include <set>
  31 #include <map>
  32 #include <algorithm>
  33 using namespace llvm;
  34
  35 //===----------------------------------------------------------------------===//
  36 //  IA64TargetLowering - IA64 Implementation of the TargetLowering interface
  37 namespace {
  38   class IA64TargetLowering : public TargetLowering {
  39     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
  40
  41     //int ReturnAddrIndex;              // FrameIndex for return slot.
  42     unsigned GP, SP, RP; // FIXME - clean this mess up
  43   public:
  44
  45    unsigned VirtGPR; // this is public so it can be accessed in the selector
  46    // for ISD::RET down below. add an accessor instead? FIXME
  47
  48    IA64TargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  49
  50       // register class for general registers
  51       addRegisterClass(MVT::i64, IA64::GRRegisterClass);
  52
  53       // register class for FP registers
  54       addRegisterClass(MVT::f64, IA64::FPRegisterClass);
  55
  56       // register class for predicate registers
  57       addRegisterClass(MVT::i1, IA64::PRRegisterClass);
  58
  59       setOperationAction(ISD::BRCONDTWOWAY     , MVT::Other, Expand);
  60       setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
  61
  62       setSetCCResultType(MVT::i1);
  63       setShiftAmountType(MVT::i64);
  64
  65       setOperationAction(ISD::EXTLOAD          , MVT::i1   , Promote);
  66
  67       setOperationAction(ISD::ZEXTLOAD         , MVT::i1   , Expand);
  68
  69       setOperationAction(ISD::SEXTLOAD         , MVT::i1   , Expand);
  70       setOperationAction(ISD::SEXTLOAD         , MVT::i8   , Expand);
  71       setOperationAction(ISD::SEXTLOAD         , MVT::i16  , Expand);
  72       setOperationAction(ISD::SEXTLOAD         , MVT::i32  , Expand);
  73
  74       setOperationAction(ISD::SREM             , MVT::f32  , Expand);
  75       setOperationAction(ISD::SREM             , MVT::f64  , Expand);
  76
  77       setOperationAction(ISD::UREM             , MVT::f32  , Expand);
  78       setOperationAction(ISD::UREM             , MVT::f64  , Expand);
  79
  80       setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
  81       setOperationAction(ISD::MEMSET           , MVT::Other, Expand);
  82       setOperationAction(ISD::MEMCPY           , MVT::Other, Expand);
  83
  84       // We don't support sin/cos/sqrt
  85       setOperationAction(ISD::FSIN , MVT::f64, Expand);
  86       setOperationAction(ISD::FCOS , MVT::f64, Expand);
  87       setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  88       setOperationAction(ISD::FSIN , MVT::f32, Expand);
  89       setOperationAction(ISD::FCOS , MVT::f32, Expand);
  90       setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  91
  92       //IA64 has these, but they are not implemented
  93       setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
  94       setOperationAction(ISD::CTLZ , MVT::i64  , Expand);
  95
  96       computeRegisterProperties();
  97
  98       addLegalFPImmediate(+0.0);
  99       addLegalFPImmediate(+1.0);
 100       addLegalFPImmediate(-0.0);
 101       addLegalFPImmediate(-1.0);
 102     }
 103
 104     /// LowerArguments - This hook must be implemented to indicate how we should
 105     /// lower the arguments for the specified function, into the specified DAG.
 106     virtual std::vector<SDOperand>
 107     LowerArguments(Function &F, SelectionDAG &DAG);
 108
 109     /// LowerCallTo - This hook lowers an abstract call to a function into an
 110     /// actual call.
 111     virtual std::pair<SDOperand, SDOperand>
 112     LowerCallTo(SDOperand Chain, const Type *RetTy, bool isVarArg, unsigned CC,
 113                 bool isTailCall, SDOperand Callee, ArgListTy &Args,
 114                 SelectionDAG &DAG);
 115
 116     virtual SDOperand LowerVAStart(SDOperand Chain, SDOperand VAListP,
 117                                    Value *VAListV, SelectionDAG &DAG);
 118     virtual std::pair<SDOperand,SDOperand>
 119       LowerVAArg(SDOperand Chain, SDOperand VAListP, Value *VAListV,
 120                  const Type *ArgTy, SelectionDAG &DAG);
 121
 122     void restoreGP_SP_RP(MachineBasicBlock* BB)
 123     {
 124       BuildMI(BB, IA64::MOV, 1, IA64::r1).addReg(GP);
 125       BuildMI(BB, IA64::MOV, 1, IA64::r12).addReg(SP);
 126       BuildMI(BB, IA64::MOV, 1, IA64::rp).addReg(RP);
 127     }
 128
 129     void restoreSP_RP(MachineBasicBlock* BB)
 130     {
 131       BuildMI(BB, IA64::MOV, 1, IA64::r12).addReg(SP);
 132       BuildMI(BB, IA64::MOV, 1, IA64::rp).addReg(RP);
 133     }
 134
 135     void restoreRP(MachineBasicBlock* BB)
 136     {
 137       BuildMI(BB, IA64::MOV, 1, IA64::rp).addReg(RP);
 138     }
 139
 140     void restoreGP(MachineBasicBlock* BB)
 141     {
 142       BuildMI(BB, IA64::MOV, 1, IA64::r1).addReg(GP);
 143     }
 144
 145   };
 146 }
 147
 148
 149 std::vector<SDOperand>
 150 IA64TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
 151   std::vector<SDOperand> ArgValues;
 152
 153   //
 154   // add beautiful description of IA64 stack frame format
 155   // here (from intel 24535803.pdf most likely)
 156   //
 157   MachineFunction &MF = DAG.getMachineFunction();
 158   MachineFrameInfo *MFI = MF.getFrameInfo();
 159
 160   GP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 161   SP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 162   RP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 163
 164   MachineBasicBlock& BB = MF.front();
 165
 166   unsigned args_int[] = {IA64::r32, IA64::r33, IA64::r34, IA64::r35,
 167                          IA64::r36, IA64::r37, IA64::r38, IA64::r39};
 168
 169   unsigned args_FP[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
 170                         IA64::F12,IA64::F13,IA64::F14, IA64::F15};
 171
 172   unsigned argVreg[8];
 173   unsigned argPreg[8];
 174   unsigned argOpc[8];
 175
 176   unsigned used_FPArgs = 0; // how many FP args have been used so far?
 177
 178   unsigned ArgOffset = 0;
 179   int count = 0;
 180
 181   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I)
 182     {
 183       SDOperand newroot, argt;
 184       if(count < 8) { // need to fix this logic? maybe.
 185
 186         switch (getValueType(I->getType())) {
 187           default:
 188             std::cerr << "ERROR in LowerArgs: unknown type "
 189               << getValueType(I->getType()) << "\n";
 190             abort();
 191           case MVT::f32:
 192             // fixme? (well, will need to for weird FP structy stuff,
 193             // see intel ABI docs)
 194           case MVT::f64:
 195 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_FP[used_FPArgs]);
 196             MF.addLiveIn(args_FP[used_FPArgs]); // mark this reg as liveIn
 197             // floating point args go into f8..f15 as-needed, the increment
 198             argVreg[count] =                              // is below..:
 199             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::f64));
 200             // FP args go into f8..f15 as needed: (hence the ++)
 201             argPreg[count] = args_FP[used_FPArgs++];
 202             argOpc[count] = IA64::FMOV;
 203             argt = newroot = DAG.getCopyFromReg(argVreg[count],
 204                 getValueType(I->getType()), DAG.getRoot());
 205             break;
 206           case MVT::i1: // NOTE: as far as C abi stuff goes,
 207                         // bools are just boring old ints
 208           case MVT::i8:
 209           case MVT::i16:
 210           case MVT::i32:
 211           case MVT::i64:
 212 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_int[count]);
 213             MF.addLiveIn(args_int[count]); // mark this register as liveIn
 214             argVreg[count] =
 215             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 216             argPreg[count] = args_int[count];
 217             argOpc[count] = IA64::MOV;
 218             argt = newroot =
 219               DAG.getCopyFromReg(argVreg[count], MVT::i64, DAG.getRoot());
 220             if ( getValueType(I->getType()) != MVT::i64)
 221               argt = DAG.getNode(ISD::TRUNCATE, getValueType(I->getType()),
 222                   newroot);
 223             break;
 224         }
 225       } else { // more than 8 args go into the frame
 226         // Create the frame index object for this incoming parameter...
 227         ArgOffset = 16 + 8 * (count - 8);
 228         int FI = MFI->CreateFixedObject(8, ArgOffset);
 229
 230         // Create the SelectionDAG nodes corresponding to a load
 231         //from this parameter
 232         SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 233         argt = newroot = DAG.getLoad(getValueType(I->getType()),
 234                                      DAG.getEntryNode(), FIN, DAG.getSrcValue(NULL));
 235       }
 236       ++count;
 237       DAG.setRoot(newroot.getValue(1));
 238       ArgValues.push_back(argt);
 239     }
 240
 241
 242   // Create a vreg to hold the output of (what will become)
 243   // the "alloc" instruction
 244   VirtGPR = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 245   BuildMI(&BB, IA64::PSEUDO_ALLOC, 0, VirtGPR);
 246   // we create a PSEUDO_ALLOC (pseudo)instruction for now
 247
 248   BuildMI(&BB, IA64::IDEF, 0, IA64::r1);
 249
 250   // hmm:
 251   BuildMI(&BB, IA64::IDEF, 0, IA64::r12);
 252   BuildMI(&BB, IA64::IDEF, 0, IA64::rp);
 253   // ..hmm.
 254
 255   BuildMI(&BB, IA64::MOV, 1, GP).addReg(IA64::r1);
 256
 257   // hmm:
 258   BuildMI(&BB, IA64::MOV, 1, SP).addReg(IA64::r12);
 259   BuildMI(&BB, IA64::MOV, 1, RP).addReg(IA64::rp);
 260   // ..hmm.
 261
 262   unsigned tempOffset=0;
 263
 264   // if this is a varargs function, we simply lower llvm.va_start by
 265   // pointing to the first entry
 266   if(F.isVarArg()) {
 267     tempOffset=0;
 268     VarArgsFrameIndex = MFI->CreateFixedObject(8, tempOffset);
 269   }
 270
 271   // here we actually do the moving of args, and store them to the stack
 272   // too if this is a varargs function:
 273   for (int i = 0; i < count && i < 8; ++i) {
 274     BuildMI(&BB, argOpc[i], 1, argVreg[i]).addReg(argPreg[i]);
 275     if(F.isVarArg()) {
 276       // if this is a varargs function, we copy the input registers to the stack
 277       int FI = MFI->CreateFixedObject(8, tempOffset);
 278       tempOffset+=8;   //XXX: is it safe to use r22 like this?
 279       BuildMI(&BB, IA64::MOV, 1, IA64::r22).addFrameIndex(FI);
 280       // FIXME: we should use st8.spill here, one day
 281       BuildMI(&BB, IA64::ST8, 1, IA64::r22).addReg(argPreg[i]);
 282     }
 283   }
 284
 285   // Finally, inform the code generator which regs we return values in.
 286   // (see the ISD::RET: case down below)
 287   switch (getValueType(F.getReturnType())) {
 288   default: assert(0 && "i have no idea where to return this type!");
 289   case MVT::isVoid: break;
 290   case MVT::i1:
 291   case MVT::i8:
 292   case MVT::i16:
 293   case MVT::i32:
 294   case MVT::i64:
 295     MF.addLiveOut(IA64::r8);
 296     break;
 297   case MVT::f32:
 298   case MVT::f64:
 299     MF.addLiveOut(IA64::F8);
 300     break;
 301   }
 302
 303   return ArgValues;
 304 }
 305
 306 std::pair<SDOperand, SDOperand>
 307 IA64TargetLowering::LowerCallTo(SDOperand Chain,
 308                                 const Type *RetTy, bool isVarArg,
 309                                 unsigned CallingConv, bool isTailCall,
 310                                 SDOperand Callee, ArgListTy &Args,
 311                                 SelectionDAG &DAG) {
 312
 313   MachineFunction &MF = DAG.getMachineFunction();
 314
 315   unsigned NumBytes = 16;
 316   unsigned outRegsUsed = 0;
 317
 318   if (Args.size() > 8) {
 319     NumBytes += (Args.size() - 8) * 8;
 320     outRegsUsed = 8;
 321   } else {
 322     outRegsUsed = Args.size();
 323   }
 324
 325   // FIXME? this WILL fail if we ever try to pass around an arg that
 326   // consumes more than a single output slot (a 'real' double, int128
 327   // some sort of aggregate etc.), as we'll underestimate how many 'outX'
 328   // registers we use. Hopefully, the assembler will notice.
 329   MF.getInfo<IA64FunctionInfo>()->outRegsUsed=
 330     std::max(outRegsUsed, MF.getInfo<IA64FunctionInfo>()->outRegsUsed);
 331
 332   Chain = DAG.getNode(ISD::CALLSEQ_START, MVT::Other, Chain,
 333                         DAG.getConstant(NumBytes, getPointerTy()));
 334
 335   std::vector<SDOperand> args_to_use;
 336   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 337     {
 338       switch (getValueType(Args[i].second)) {
 339       default: assert(0 && "unexpected argument type!");
 340       case MVT::i1:
 341       case MVT::i8:
 342       case MVT::i16:
 343       case MVT::i32:
 344         //promote to 64-bits, sign/zero extending based on type
 345         //of the argument
 346         if(Args[i].second->isSigned())
 347           Args[i].first = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64,
 348               Args[i].first);
 349         else
 350           Args[i].first = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64,
 351               Args[i].first);
 352         break;
 353       case MVT::f32:
 354         //promote to 64-bits
 355         Args[i].first = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Args[i].first);
 356       case MVT::f64:
 357       case MVT::i64:
 358         break;
 359       }
 360       args_to_use.push_back(Args[i].first);
 361     }
 362
 363   std::vector<MVT::ValueType> RetVals;
 364   MVT::ValueType RetTyVT = getValueType(RetTy);
 365   if (RetTyVT != MVT::isVoid)
 366     RetVals.push_back(RetTyVT);
 367   RetVals.push_back(MVT::Other);
 368
 369   SDOperand TheCall = SDOperand(DAG.getCall(RetVals, Chain,
 370                                             Callee, args_to_use), 0);
 371   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 372   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 373                       DAG.getConstant(NumBytes, getPointerTy()));
 374   return std::make_pair(TheCall, Chain);
 375 }
 376
 377 SDOperand
 378 IA64TargetLowering::LowerVAStart(SDOperand Chain, SDOperand VAListP,
 379                                  Value *VAListV, SelectionDAG &DAG) {
 380   // vastart just stores the address of the VarArgsFrameIndex slot.
 381   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i64);
 382   return DAG.getNode(ISD::STORE, MVT::Other, Chain, FR,
 383                      VAListP, DAG.getSrcValue(VAListV));
 384 }
 385
 386 std::pair<SDOperand,SDOperand> IA64TargetLowering::
 387 LowerVAArg(SDOperand Chain, SDOperand VAListP, Value *VAListV,
 388            const Type *ArgTy, SelectionDAG &DAG) {
 389
 390   MVT::ValueType ArgVT = getValueType(ArgTy);
 391   SDOperand Val = DAG.getLoad(MVT::i64, Chain,
 392                               VAListP, DAG.getSrcValue(VAListV));
 393   SDOperand Result = DAG.getLoad(ArgVT, DAG.getEntryNode(), Val,
 394                                  DAG.getSrcValue(NULL));
 395   unsigned Amt;
 396   if (ArgVT == MVT::i32 || ArgVT == MVT::f32)
 397     Amt = 8;
 398   else {
 399     assert((ArgVT == MVT::i64 || ArgVT == MVT::f64) &&
 400            "Other types should have been promoted for varargs!");
 401     Amt = 8;
 402   }
 403   Val = DAG.getNode(ISD::ADD, Val.getValueType(), Val,
 404                     DAG.getConstant(Amt, Val.getValueType()));
 405   Chain = DAG.getNode(ISD::STORE, MVT::Other, Chain,
 406                       Val, VAListP, DAG.getSrcValue(VAListV));
 407   return std::make_pair(Result, Chain);
 408 }
 409
 410 namespace {
 411
 412   //===--------------------------------------------------------------------===//
 413   /// ISel - IA64 specific code to select IA64 machine instructions for
 414   /// SelectionDAG operations.
 415   ///
 416   class ISel : public SelectionDAGISel {
 417     /// IA64Lowering - This object fully describes how to lower LLVM code to an
 418     /// IA64-specific SelectionDAG.
 419     IA64TargetLowering IA64Lowering;
 420     SelectionDAG *ISelDAG; // Hack to support us having a dag->dag transform
 421                            // for sdiv and udiv until it is put into the future
 422                            // dag combiner
 423
 424     /// ExprMap - As shared expressions are codegen'd, we keep track of which
 425     /// vreg the value is produced in, so we only emit one copy of each compiled
 426     /// tree.
 427     std::map<SDOperand, unsigned> ExprMap;
 428     std::set<SDOperand> LoweredTokens;
 429
 430   public:
 431     ISel(TargetMachine &TM) : SelectionDAGISel(IA64Lowering), IA64Lowering(TM),
 432                               ISelDAG(0) { }
 433
 434     /// InstructionSelectBasicBlock - This callback is invoked by
 435     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 436     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
 437
 438     unsigned SelectExpr(SDOperand N);
 439     void Select(SDOperand N);
 440     // a dag->dag to transform mul-by-constant-int to shifts+adds/subs
 441     SDOperand BuildConstmulSequence(SDOperand N);
 442
 443   };
 444 }
 445
 446 /// InstructionSelectBasicBlock - This callback is invoked by SelectionDAGISel
 447 /// when it has created a SelectionDAG for us to codegen.
 448 void ISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 449
 450   // Codegen the basic block.
 451   ISelDAG = &DAG;
 452   Select(DAG.getRoot());
 453
 454   // Clear state used for selection.
 455   ExprMap.clear();
 456   LoweredTokens.clear();
 457   ISelDAG = 0;
 458 }
 459
 460 // strip leading '0' characters from a string
 461 void munchLeadingZeros(std::string& inString) {
 462   while(inString.c_str()[0]=='0') {
 463     inString.erase(0, 1);
 464   }
 465 }
 466
 467 // strip trailing '0' characters from a string
 468 void munchTrailingZeros(std::string& inString) {
 469   int curPos=inString.length()-1;
 470
 471   while(inString.c_str()[curPos]=='0') {
 472     inString.erase(curPos, 1);
 473     curPos--;
 474   }
 475 }
 476
 477 // return how many consecutive '0' characters are at the end of a string
 478 unsigned int countTrailingZeros(std::string& inString) {
 479   int curPos=inString.length()-1;
 480   unsigned int zeroCount=0;
 481   // assert goes here
 482   while(inString.c_str()[curPos--]=='0') {
 483     zeroCount++;
 484   }
 485   return zeroCount;
 486 }
 487
 488 // booth encode a string of '1' and '0' characters (returns string of 'P' (+1)
 489 // '0' and 'N' (-1) characters)
 490 void boothEncode(std::string inString, std::string& boothEncodedString) {
 491
 492   int curpos=0;
 493   int replacements=0;
 494   int lim=inString.size();
 495
 496   while(curpos<lim) {
 497     if(inString[curpos]=='1') { // if we see a '1', look for a run of them
 498       int runlength=0;
 499       std::string replaceString="N";
 500
 501       // find the run length
 502       for(;inString[curpos+runlength]=='1';runlength++) ;
 503
 504       for(int i=0; i<runlength-1; i++)
 505         replaceString+="0";
 506       replaceString+="1";
 507
 508       if(runlength>1) {
 509         inString.replace(curpos, runlength+1, replaceString);
 510         curpos+=runlength-1;
 511       } else
 512         curpos++;
 513     } else { // a zero, we just keep chugging along
 514       curpos++;
 515     }
 516   }
 517
 518   // clean up (trim the string, reverse it and turn '1's into 'P's)
 519   munchTrailingZeros(inString);
 520   boothEncodedString="";
 521
 522   for(int i=inString.size()-1;i>=0;i--)
 523     if(inString[i]=='1')
 524       boothEncodedString+="P";
 525     else
 526       boothEncodedString+=inString[i];
 527
 528 }
 529
 530 struct shiftaddblob { // this encodes stuff like (x=) "A << B [+-] C << D"
 531   unsigned firstVal;    // A
 532   unsigned firstShift;  // B
 533   unsigned secondVal;   // C
 534   unsigned secondShift; // D
 535   bool isSub;
 536 };
 537
 538 /* this implements Lefevre's "pattern-based" constant multiplication,
 539  * see "Multiplication by an Integer Constant", INRIA report 1999-06
 540  *
 541  * TODO: implement a method to try rewriting P0N<->0PP / N0P<->0NN
 542  * to get better booth encodings - this does help in practice
 543  * TODO: weight shifts appropriately (most architectures can't
 544  * fuse a shift and an add for arbitrary shift amounts) */
 545 unsigned lefevre(const std::string inString,
 546                  std::vector<struct shiftaddblob> &ops) {
 547   std::string retstring;
 548   std::string s = inString;
 549   munchTrailingZeros(s);
 550
 551   int length=s.length()-1;
 552
 553   if(length==0) {
 554     return(0);
 555   }
 556
 557   std::vector<int> p,n;
 558
 559   for(int i=0; i<=length; i++) {
 560     if (s.c_str()[length-i]=='P') {
 561       p.push_back(i);
 562     } else if (s.c_str()[length-i]=='N') {
 563       n.push_back(i);
 564     }
 565   }
 566
 567   std::string t, u;
 568   int c;
 569   bool f;
 570   std::map<const int, int> w;
 571
 572   for(unsigned i=0; i<p.size(); i++) {
 573     for(unsigned j=0; j<i; j++) {
 574       w[p[i]-p[j]]++;
 575     }
 576   }
 577
 578   for(unsigned i=1; i<n.size(); i++) {
 579     for(unsigned j=0; j<i; j++) {
 580       w[n[i]-n[j]]++;
 581     }
 582   }
 583
 584   for(unsigned i=0; i<p.size(); i++) {
 585     for(unsigned j=0; j<n.size(); j++) {
 586       w[-abs(p[i]-n[j])]++;
 587     }
 588   }
 589
 590   std::map<const int, int>::const_iterator ii;
 591   std::vector<int> d;
 592   std::multimap<int, int> sorted_by_value;
 593
 594   for(ii = w.begin(); ii!=w.end(); ii++)
 595     sorted_by_value.insert(std::pair<int, int>((*ii).second,(*ii).first));
 596
 597   for (std::multimap<int, int>::iterator it = sorted_by_value.begin();
 598        it != sorted_by_value.end(); ++it) {
 599     d.push_back((*it).second);
 600   }
 601
 602   int int_W=0;
 603   int int_d;
 604
 605   while(d.size()>0 && (w[int_d=d.back()] > int_W)) {
 606     d.pop_back();
 607     retstring=s; // hmmm
 608     int x=0;
 609     int z=abs(int_d)-1;
 610
 611     if(int_d>0) {
 612
 613       for(unsigned base=0; base<retstring.size(); base++) {
 614         if( ((base+z+1) < retstring.size()) &&
 615            retstring.c_str()[base]=='P' &&
 616            retstring.c_str()[base+z+1]=='P')
 617         {
 618           // match
 619           x++;
 620           retstring.replace(base, 1, "0");
 621           retstring.replace(base+z+1, 1, "p");
 622         }
 623       }
 624
 625       for(unsigned base=0; base<retstring.size(); base++) {
 626         if( ((base+z+1) < retstring.size()) &&
 627            retstring.c_str()[base]=='N' &&
 628            retstring.c_str()[base+z+1]=='N')
 629         {
 630           // match
 631           x++;
 632           retstring.replace(base, 1, "0");
 633           retstring.replace(base+z+1, 1, "n");
 634         }
 635       }
 636
 637     } else {
 638       for(unsigned base=0; base<retstring.size(); base++) {
 639         if( ((base+z+1) < retstring.size()) &&
 640             ((retstring.c_str()[base]=='P' &&
 641              retstring.c_str()[base+z+1]=='N') ||
 642             (retstring.c_str()[base]=='N' &&
 643              retstring.c_str()[base+z+1]=='P')) ) {
 644           // match
 645           x++;
 646
 647           if(retstring.c_str()[base]=='P') {
 648             retstring.replace(base, 1, "0");
 649             retstring.replace(base+z+1, 1, "p");
 650           } else { // retstring[base]=='N'
 651             retstring.replace(base, 1, "0");
 652             retstring.replace(base+z+1, 1, "n");
 653           }
 654         }
 655       }
 656     }
 657
 658     if(x>int_W) {
 659       int_W = x;
 660       t = retstring;
 661       c = int_d; // tofix
 662     }
 663
 664   } d.pop_back(); // hmm
 665
 666   u = t;
 667
 668   for(unsigned i=0; i<t.length(); i++) {
 669     if(t.c_str()[i]=='p' || t.c_str()[i]=='n')
 670       t.replace(i, 1, "0");
 671   }
 672
 673   for(unsigned i=0; i<u.length(); i++) {
 674     if(u[i]=='P' || u[i]=='N')
 675       u.replace(i, 1, "0");
 676     if(u[i]=='p')
 677       u.replace(i, 1, "P");
 678     if(u[i]=='n')
 679       u.replace(i, 1, "N");
 680   }
 681
 682   if( c<0 ) {
 683     f=true;
 684     c=-c;
 685   } else
 686     f=false;
 687
 688   int pos=0;
 689   while(u[pos]=='0')
 690     pos++;
 691
 692   bool hit=(u[pos]=='N');
 693
 694   int g=0;
 695   if(hit) {
 696     g=1;
 697     for(unsigned p=0; p<u.length(); p++) {
 698       bool isP=(u[p]=='P');
 699       bool isN=(u[p]=='N');
 700
 701       if(isP)
 702         u.replace(p, 1, "N");
 703       if(isN)
 704         u.replace(p, 1, "P");
 705     }
 706   }
 707
 708   munchLeadingZeros(u);
 709
 710   int i = lefevre(u, ops);
 711
 712   shiftaddblob blob;
 713
 714   blob.firstVal=i; blob.firstShift=c;
 715   blob.isSub=f;
 716   blob.secondVal=i; blob.secondShift=0;
 717
 718   ops.push_back(blob);
 719
 720   i = ops.size();
 721
 722   munchLeadingZeros(t);
 723
 724   if(t.length()==0)
 725     return i;
 726
 727   if(t.c_str()[0]!='P') {
 728     g=2;
 729     for(unsigned p=0; p<t.length(); p++) {
 730       bool isP=(t.c_str()[p]=='P');
 731       bool isN=(t.c_str()[p]=='N');
 732
 733       if(isP)
 734         t.replace(p, 1, "N");
 735       if(isN)
 736         t.replace(p, 1, "P");
 737     }
 738   }
 739
 740   int j = lefevre(t, ops);
 741
 742   int trail=countTrailingZeros(u);
 743   blob.secondVal=i; blob.secondShift=trail;
 744
 745   trail=countTrailingZeros(t);
 746   blob.firstVal=j; blob.firstShift=trail;
 747
 748   switch(g) {
 749     case 0:
 750       blob.isSub=false; // first + second
 751       break;
 752     case 1:
 753       blob.isSub=true; // first - second
 754       break;
 755     case 2:
 756       blob.isSub=true; // second - first
 757       int tmpval, tmpshift;
 758       tmpval=blob.firstVal;
 759       tmpshift=blob.firstShift;
 760       blob.firstVal=blob.secondVal;
 761       blob.firstShift=blob.secondShift;
 762       blob.secondVal=tmpval;
 763       blob.secondShift=tmpshift;
 764       break;
 765       //assert
 766   }
 767
 768   ops.push_back(blob);
 769   return ops.size();
 770 }
 771
 772 SDOperand ISel::BuildConstmulSequence(SDOperand N) {
 773   //FIXME: we should shortcut this stuff for multiplies by 2^n+1
 774   //       in particular, *3 is nicer as *2+1, not *4-1
 775   int64_t constant=cast<ConstantSDNode>(N.getOperand(1))->getValue();
 776
 777   bool flippedSign;
 778   unsigned preliminaryShift=0;
 779
 780   assert(constant != 0 && "erk, you're trying to multiply by constant zero\n");
 781
 782   // first, we make the constant to multiply by positive
 783   if(constant<0) {
 784     constant=-constant;
 785     flippedSign=true;
 786   } else {
 787     flippedSign=false;
 788   }
 789
 790   // next, we make it odd.
 791   for(; (constant%2==0); preliminaryShift++)
 792     constant>>=1;
 793
 794   //OK, we have a positive, odd number of 64 bits or less. Convert it
 795   //to a binary string, constantString[0] is the LSB
 796   char constantString[65];
 797   for(int i=0; i<64; i++)
 798     constantString[i]='0'+((constant>>i)&0x1);
 799   constantString[64]=0;
 800
 801   // now, Booth encode it
 802   std::string boothEncodedString;
 803   boothEncode(constantString, boothEncodedString);
 804
 805   std::vector<struct shiftaddblob> ops;
 806   // do the transformation, filling out 'ops'
 807   lefevre(boothEncodedString, ops);
 808
 809   assert(ops.size() < 80 && "constmul code has gone haywire\n");
 810   SDOperand results[80]; // temporary results (of adds/subs of shifts)
 811
 812   // now turn 'ops' into DAG bits
 813   for(unsigned i=0; i<ops.size(); i++) {
 814     SDOperand amt = ISelDAG->getConstant(ops[i].firstShift, MVT::i64);
 815     SDOperand val = (ops[i].firstVal == 0) ? N.getOperand(0) :
 816       results[ops[i].firstVal-1];
 817     SDOperand left = ISelDAG->getNode(ISD::SHL, MVT::i64, val, amt);
 818     amt = ISelDAG->getConstant(ops[i].secondShift, MVT::i64);
 819     val = (ops[i].secondVal == 0) ? N.getOperand(0) :
 820       results[ops[i].secondVal-1];
 821     SDOperand right = ISelDAG->getNode(ISD::SHL, MVT::i64, val, amt);
 822     if(ops[i].isSub)
 823       results[i] = ISelDAG->getNode(ISD::SUB, MVT::i64, left, right);
 824     else
 825       results[i] = ISelDAG->getNode(ISD::ADD, MVT::i64, left, right);
 826   }
 827
 828   // don't forget flippedSign and preliminaryShift!
 829   SDOperand shiftedresult;
 830   if(preliminaryShift) {
 831     SDOperand finalshift = ISelDAG->getConstant(preliminaryShift, MVT::i64);
 832     shiftedresult = ISelDAG->getNode(ISD::SHL, MVT::i64,
 833         results[ops.size()-1], finalshift);
 834   } else { // there was no preliminary divide-by-power-of-2 required
 835     shiftedresult = results[ops.size()-1];
 836   }
 837
 838   SDOperand finalresult;
 839   if(flippedSign) { // if we were multiplying by a negative constant:
 840     SDOperand zero = ISelDAG->getConstant(0, MVT::i64);
 841     // subtract the result from 0 to flip its sign
 842     finalresult = ISelDAG->getNode(ISD::SUB, MVT::i64, zero, shiftedresult);
 843   } else { // there was no preliminary multiply by -1 required
 844     finalresult = shiftedresult;
 845   }
 846
 847   return finalresult;
 848 }
 849
 850 /// ponderIntegerDivisionBy - When handling integer divides, if the divide
 851 /// is by a constant such that we can efficiently codegen it, this
 852 /// function says what to do. Currently, it returns 0 if the division must
 853 /// become a genuine divide, and 1 if the division can be turned into a
 854 /// right shift.
 855 static unsigned ponderIntegerDivisionBy(SDOperand N, bool isSigned,
 856                                       unsigned& Imm) {
 857   if (N.getOpcode() != ISD::Constant) return 0; // if not a divide by
 858                                                 // a constant, give up.
 859
 860   int64_t v = (int64_t)cast<ConstantSDNode>(N)->getSignExtended();
 861
 862   if (isPowerOf2_64(v)) { // if a division by a power of two, say so
 863     Imm = Log2_64(v);
 864     return 1;
 865   }
 866
 867   return 0; // fallthrough
 868 }
 869
 870 static unsigned ponderIntegerAndWith(SDOperand N, unsigned& Imm) {
 871   if (N.getOpcode() != ISD::Constant) return 0; // if not ANDing with
 872                                                 // a constant, give up.
 873
 874   int64_t v = (int64_t)cast<ConstantSDNode>(N)->getSignExtended();
 875
 876   if (isMask_64(v)) { // if ANDing with ((2^n)-1) for some n
 877     Imm = Log2_64(v);
 878     return 1; // say so
 879   }
 880
 881   return 0; // fallthrough
 882 }
 883
 884 static unsigned ponderIntegerAdditionWith(SDOperand N, unsigned& Imm) {
 885   if (N.getOpcode() != ISD::Constant) return 0; // if not adding a
 886                                                 // constant, give up.
 887   int64_t v = (int64_t)cast<ConstantSDNode>(N)->getSignExtended();
 888
 889   if (v <= 8191 && v >= -8192) { // if this constants fits in 14 bits, say so
 890     Imm = v & 0x3FFF; // 14 bits
 891     return 1;
 892   }
 893   return 0; // fallthrough
 894 }
 895
 896 static unsigned ponderIntegerSubtractionFrom(SDOperand N, unsigned& Imm) {
 897   if (N.getOpcode() != ISD::Constant) return 0; // if not subtracting a
 898                                                 // constant, give up.
 899   int64_t v = (int64_t)cast<ConstantSDNode>(N)->getSignExtended();
 900
 901   if (v <= 127 && v >= -128) { // if this constants fits in 8 bits, say so
 902     Imm = v & 0xFF; // 8 bits
 903     return 1;
 904   }
 905   return 0; // fallthrough
 906 }
 907
 908 unsigned ISel::SelectExpr(SDOperand N) {
 909   unsigned Result;
 910   unsigned Tmp1, Tmp2, Tmp3;
 911   unsigned Opc = 0;
 912   MVT::ValueType DestType = N.getValueType();
 913
 914   unsigned opcode = N.getOpcode();
 915
 916   SDNode *Node = N.Val;
 917   SDOperand Op0, Op1;
 918
 919   if (Node->getOpcode() == ISD::CopyFromReg)
 920     // Just use the specified register as our input.
 921     return dyn_cast<RegSDNode>(Node)->getReg();
 922
 923   unsigned &Reg = ExprMap[N];
 924   if (Reg) return Reg;
 925
 926   if (N.getOpcode() != ISD::CALL && N.getOpcode() != ISD::TAILCALL)
 927     Reg = Result = (N.getValueType() != MVT::Other) ?
 928       MakeReg(N.getValueType()) : 1;
 929   else {
 930     // If this is a call instruction, make sure to prepare ALL of the result
 931     // values as well as the chain.
 932     if (Node->getNumValues() == 1)
 933       Reg = Result = 1;  // Void call, just a chain.
 934     else {
 935       Result = MakeReg(Node->getValueType(0));
 936       ExprMap[N.getValue(0)] = Result;
 937       for (unsigned i = 1, e = N.Val->getNumValues()-1; i != e; ++i)
 938         ExprMap[N.getValue(i)] = MakeReg(Node->getValueType(i));
 939       ExprMap[SDOperand(Node, Node->getNumValues()-1)] = 1;
 940     }
 941   }
 942
 943   switch (N.getOpcode()) {
 944   default:
 945     Node->dump();
 946     assert(0 && "Node not handled!\n");
 947
 948   case ISD::FrameIndex: {
 949     Tmp1 = cast<FrameIndexSDNode>(N)->getIndex();
 950     BuildMI(BB, IA64::MOV, 1, Result).addFrameIndex(Tmp1);
 951     return Result;
 952   }
 953
 954   case ISD::ConstantPool: {
 955     Tmp1 = cast<ConstantPoolSDNode>(N)->getIndex();
 956     IA64Lowering.restoreGP(BB); // FIXME: do i really need this?
 957     BuildMI(BB, IA64::ADD, 2, Result).addConstantPoolIndex(Tmp1)
 958       .addReg(IA64::r1);
 959     return Result;
 960   }
 961
 962   case ISD::ConstantFP: {
 963     Tmp1 = Result;   // Intermediate Register
 964     if (cast<ConstantFPSDNode>(N)->getValue() < 0.0 ||
 965         cast<ConstantFPSDNode>(N)->isExactlyValue(-0.0))
 966       Tmp1 = MakeReg(MVT::f64);
 967
 968     if (cast<ConstantFPSDNode>(N)->isExactlyValue(+0.0) ||
 969         cast<ConstantFPSDNode>(N)->isExactlyValue(-0.0))
 970       BuildMI(BB, IA64::FMOV, 1, Tmp1).addReg(IA64::F0); // load 0.0
 971     else if (cast<ConstantFPSDNode>(N)->isExactlyValue(+1.0) ||
 972              cast<ConstantFPSDNode>(N)->isExactlyValue(-1.0))
 973       BuildMI(BB, IA64::FMOV, 1, Tmp1).addReg(IA64::F1); // load 1.0
 974     else
 975       assert(0 && "Unexpected FP constant!");
 976     if (Tmp1 != Result)
 977       // we multiply by +1.0, negate (this is FNMA), and then add 0.0
 978       BuildMI(BB, IA64::FNMA, 3, Result).addReg(Tmp1).addReg(IA64::F1)
 979         .addReg(IA64::F0);
 980     return Result;
 981   }
 982
 983   case ISD::DYNAMIC_STACKALLOC: {
 984     // Generate both result values.
 985     if (Result != 1)
 986       ExprMap[N.getValue(1)] = 1;   // Generate the token
 987     else
 988       Result = ExprMap[N.getValue(0)] = MakeReg(N.getValue(0).getValueType());
 989
 990     // FIXME: We are currently ignoring the requested alignment for handling
 991     // greater than the stack alignment.  This will need to be revisited at some
 992     // point.  Align = N.getOperand(2);
 993
 994     if (!isa<ConstantSDNode>(N.getOperand(2)) ||
 995         cast<ConstantSDNode>(N.getOperand(2))->getValue() != 0) {
 996       std::cerr << "Cannot allocate stack object with greater alignment than"
 997                 << " the stack alignment yet!";
 998       abort();
 999     }
1000
1001 /*
1002     Select(N.getOperand(0));
1003     if (ConstantSDNode* CN = dyn_cast<ConstantSDNode>(N.getOperand(1)))
1004     {
1005       if (CN->getValue() < 32000)
1006       {
1007         BuildMI(BB, IA64::ADDIMM22, 2, IA64::r12).addReg(IA64::r12)
1008           .addImm(-CN->getValue());
1009       } else {
1010         Tmp1 = SelectExpr(N.getOperand(1));
1011         // Subtract size from stack pointer, thereby allocating some space.
1012         BuildMI(BB, IA64::SUB, 2, IA64::r12).addReg(IA64::r12).addReg(Tmp1);
1013       }
1014     } else {
1015       Tmp1 = SelectExpr(N.getOperand(1));
1016       // Subtract size from stack pointer, thereby allocating some space.
1017       BuildMI(BB, IA64::SUB, 2, IA64::r12).addReg(IA64::r12).addReg(Tmp1);
1018     }
1019 */
1020     Select(N.getOperand(0));
1021     Tmp1 = SelectExpr(N.getOperand(1));
1022     // Subtract size from stack pointer, thereby allocating some space.
1023     BuildMI(BB, IA64::SUB, 2, IA64::r12).addReg(IA64::r12).addReg(Tmp1);
1024     // Put a pointer to the space into the result register, by copying the
1025     // stack pointer.
1026     BuildMI(BB, IA64::MOV, 1, Result).addReg(IA64::r12);
1027     return Result;
1028   }
1029
1030   case ISD::SELECT: {
1031       Tmp1 = SelectExpr(N.getOperand(0)); //Cond
1032       Tmp2 = SelectExpr(N.getOperand(1)); //Use if TRUE
1033       Tmp3 = SelectExpr(N.getOperand(2)); //Use if FALSE
1034
1035       unsigned bogoResult;
1036
1037       switch (N.getOperand(1).getValueType()) {
1038         default: assert(0 &&
1039         "ISD::SELECT: 'select'ing something other than i1, i64 or f64!\n");
1040         // for i1, we load the condition into an integer register, then
1041         // conditionally copy Tmp2 and Tmp3 to Tmp1 in parallel (only one
1042         // of them will go through, since the integer register will hold
1043         // either 0 or 1)
1044         case MVT::i1: {
1045           bogoResult=MakeReg(MVT::i1);
1046
1047           // load the condition into an integer register
1048           unsigned condReg=MakeReg(MVT::i64);
1049           unsigned dummy=MakeReg(MVT::i64);
1050           BuildMI(BB, IA64::MOV, 1, dummy).addReg(IA64::r0);
1051           BuildMI(BB, IA64::TPCADDIMM22, 2, condReg).addReg(dummy)
1052             .addImm(1).addReg(Tmp1);
1053
1054           // initialize Result (bool) to false (hence UNC) and if
1055           // the select condition (condReg) is false (0), copy Tmp3
1056           BuildMI(BB, IA64::PCMPEQUNC, 3, bogoResult)
1057             .addReg(condReg).addReg(IA64::r0).addReg(Tmp3);
1058
1059           // now, if the selection condition is true, write 1 to the
1060           // result if Tmp2 is 1
1061           BuildMI(BB, IA64::TPCMPNE, 3, Result).addReg(bogoResult)
1062             .addReg(condReg).addReg(IA64::r0).addReg(Tmp2);
1063           break;
1064         }
1065         // for i64/f64, we just copy Tmp3 and then conditionally overwrite it
1066         // with Tmp2 if Tmp1 is true
1067         case MVT::i64:
1068           bogoResult=MakeReg(MVT::i64);
1069           BuildMI(BB, IA64::MOV, 1, bogoResult).addReg(Tmp3);
1070           BuildMI(BB, IA64::CMOV, 2, Result).addReg(bogoResult).addReg(Tmp2)
1071             .addReg(Tmp1);
1072           break;
1073         case MVT::f64:
1074           bogoResult=MakeReg(MVT::f64);
1075           BuildMI(BB, IA64::FMOV, 1, bogoResult).addReg(Tmp3);
1076           BuildMI(BB, IA64::CFMOV, 2, Result).addReg(bogoResult).addReg(Tmp2)
1077             .addReg(Tmp1);
1078           break;
1079       }
1080
1081       return Result;
1082   }
1083
1084   case ISD::Constant: {
1085     unsigned depositPos=0;
1086     unsigned depositLen=0;
1087     switch (N.getValueType()) {
1088       default: assert(0 && "Cannot use constants of this type!");
1089       case MVT::i1: { // if a bool, we don't 'load' so much as generate
1090         // the constant:
1091         if(cast<ConstantSDNode>(N)->getValue())  // true:
1092           BuildMI(BB, IA64::CMPEQ, 2, Result).addReg(IA64::r0).addReg(IA64::r0);
1093         else // false:
1094           BuildMI(BB, IA64::CMPNE, 2, Result).addReg(IA64::r0).addReg(IA64::r0);
1095         return Result; // early exit
1096       }
1097       case MVT::i64: break;
1098     }
1099
1100     int64_t immediate = cast<ConstantSDNode>(N)->getValue();
1101
1102     if(immediate==0) { // if the constant is just zero,
1103       BuildMI(BB, IA64::MOV, 1, Result).addReg(IA64::r0); // just copy r0
1104       return Result; // early exit
1105     }
1106
1107     if (immediate <= 8191 && immediate >= -8192) {
1108       // if this constants fits in 14 bits, we use a mov the assembler will
1109       // turn into:   "adds rDest=imm,r0"  (and _not_ "andl"...)
1110       BuildMI(BB, IA64::MOVSIMM14, 1, Result).addSImm(immediate);
1111       return Result; // early exit
1112     }
1113
1114     if (immediate <= 2097151 && immediate >= -2097152) {
1115       // if this constants fits in 22 bits, we use a mov the assembler will
1116       // turn into:   "addl rDest=imm,r0"
1117       BuildMI(BB, IA64::MOVSIMM22, 1, Result).addSImm(immediate);
1118       return Result; // early exit
1119     }
1120
1121     /* otherwise, our immediate is big, so we use movl */
1122     uint64_t Imm = immediate;
1123     BuildMI(BB, IA64::MOVLIMM64, 1, Result).addImm64(Imm);
1124     return Result;
1125   }
1126
1127   case ISD::UNDEF: {
1128     BuildMI(BB, IA64::IDEF, 0, Result);
1129     return Result;
1130   }
1131
1132   case ISD::GlobalAddress: {
1133     GlobalValue *GV = cast<GlobalAddressSDNode>(N)->getGlobal();
1134     unsigned Tmp1 = MakeReg(MVT::i64);
1135
1136     BuildMI(BB, IA64::ADD, 2, Tmp1).addGlobalAddress(GV).addReg(IA64::r1);
1137     BuildMI(BB, IA64::LD8, 1, Result).addReg(Tmp1);
1138
1139     return Result;
1140   }
1141
1142   case ISD::ExternalSymbol: {
1143     const char *Sym = cast<ExternalSymbolSDNode>(N)->getSymbol();
1144 // assert(0 && "sorry, but what did you want an ExternalSymbol for again?");
1145     BuildMI(BB, IA64::MOV, 1, Result).addExternalSymbol(Sym); // XXX
1146     return Result;
1147   }
1148
1149   case ISD::FP_EXTEND: {
1150     Tmp1 = SelectExpr(N.getOperand(0));
1151     BuildMI(BB, IA64::FMOV, 1, Result).addReg(Tmp1);
1152     return Result;
1153   }
1154
1155   case ISD::ZERO_EXTEND: {
1156     Tmp1 = SelectExpr(N.getOperand(0)); // value
1157
1158     switch (N.getOperand(0).getValueType()) {
1159     default: assert(0 && "Cannot zero-extend this type!");
1160     case MVT::i8:  Opc = IA64::ZXT1; break;
1161     case MVT::i16: Opc = IA64::ZXT2; break;
1162     case MVT::i32: Opc = IA64::ZXT4; break;
1163
1164     // we handle bools differently! :
1165     case MVT::i1: { // if the predicate reg has 1, we want a '1' in our GR.
1166       unsigned dummy = MakeReg(MVT::i64);
1167       // first load zero:
1168       BuildMI(BB, IA64::MOV, 1, dummy).addReg(IA64::r0);
1169       // ...then conditionally (PR:Tmp1) add 1:
1170       BuildMI(BB, IA64::TPCADDIMM22, 2, Result).addReg(dummy)
1171         .addImm(1).addReg(Tmp1);
1172       return Result; // XXX early exit!
1173     }
1174     }
1175
1176     BuildMI(BB, Opc, 1, Result).addReg(Tmp1);
1177     return Result;
1178    }
1179
1180   case ISD::SIGN_EXTEND: {   // we should only have to handle i1 -> i64 here!!!
1181
1182 assert(0 && "hmm, ISD::SIGN_EXTEND: shouldn't ever be reached. bad luck!\n");
1183
1184     Tmp1 = SelectExpr(N.getOperand(0)); // value
1185
1186     switch (N.getOperand(0).getValueType()) {
1187     default: assert(0 && "Cannot sign-extend this type!");
1188     case MVT::i1:  assert(0 && "trying to sign extend a bool? ow.\n");
1189       Opc = IA64::SXT1; break;
1190       // FIXME: for now, we treat bools the same as i8s
1191     case MVT::i8:  Opc = IA64::SXT1; break;
1192     case MVT::i16: Opc = IA64::SXT2; break;
1193     case MVT::i32: Opc = IA64::SXT4; break;
1194     }
1195
1196     BuildMI(BB, Opc, 1, Result).addReg(Tmp1);
1197     return Result;
1198    }
1199
1200   case ISD::TRUNCATE: {
1201     // we use the funky dep.z (deposit (zero)) instruction to deposit bits
1202     // of R0 appropriately.
1203     switch (N.getOperand(0).getValueType()) {
1204     default: assert(0 && "Unknown truncate!");
1205     case MVT::i64: break;
1206     }
1207     Tmp1 = SelectExpr(N.getOperand(0));
1208     unsigned depositPos, depositLen;
1209
1210     switch (N.getValueType()) {
1211     default: assert(0 && "Unknown truncate!");
1212     case MVT::i1: {
1213       // if input (normal reg) is 0, 0!=0 -> false (0), if 1, 1!=0 ->true (1):
1214         BuildMI(BB, IA64::CMPNE, 2, Result).addReg(Tmp1)
1215           .addReg(IA64::r0);
1216         return Result; // XXX early exit!
1217       }
1218     case MVT::i8:  depositPos=0; depositLen=8;  break;
1219     case MVT::i16: depositPos=0; depositLen=16; break;
1220     case MVT::i32: depositPos=0; depositLen=32; break;
1221     }
1222     BuildMI(BB, IA64::DEPZ, 1, Result).addReg(Tmp1)
1223       .addImm(depositPos).addImm(depositLen);
1224     return Result;
1225   }
1226
1227 /*
1228   case ISD::FP_ROUND: {
1229     assert (DestType == MVT::f32 && N.getOperand(0).getValueType() == MVT::f64 &&
1230   "error: trying to FP_ROUND something other than f64 -> f32!\n");
1231     Tmp1 = SelectExpr(N.getOperand(0));
1232     BuildMI(BB, IA64::FADDS, 2, Result).addReg(Tmp1).addReg(IA64::F0);
1233     // we add 0.0 using a single precision add to do rounding
1234     return Result;
1235   }
1236 */
1237
1238 // FIXME: the following 4 cases need cleaning
1239   case ISD::SINT_TO_FP: {
1240     Tmp1 = SelectExpr(N.getOperand(0));
1241     Tmp2 = MakeReg(MVT::f64);
1242     unsigned dummy = MakeReg(MVT::f64);
1243     BuildMI(BB, IA64::SETFSIG, 1, Tmp2).addReg(Tmp1);
1244     BuildMI(BB, IA64::FCVTXF, 1, dummy).addReg(Tmp2);
1245     BuildMI(BB, IA64::FNORMD, 1, Result).addReg(dummy);
1246     return Result;
1247   }
1248
1249   case ISD::UINT_TO_FP: {
1250     Tmp1 = SelectExpr(N.getOperand(0));
1251     Tmp2 = MakeReg(MVT::f64);
1252     unsigned dummy = MakeReg(MVT::f64);
1253     BuildMI(BB, IA64::SETFSIG, 1, Tmp2).addReg(Tmp1);
1254     BuildMI(BB, IA64::FCVTXUF, 1, dummy).addReg(Tmp2);
1255     BuildMI(BB, IA64::FNORMD, 1, Result).addReg(dummy);
1256     return Result;
1257   }
1258
1259   case ISD::FP_TO_SINT: {
1260     Tmp1 = SelectExpr(N.getOperand(0));
1261     Tmp2 = MakeReg(MVT::f64);
1262     BuildMI(BB, IA64::FCVTFXTRUNC, 1, Tmp2).addReg(Tmp1);
1263     BuildMI(BB, IA64::GETFSIG, 1, Result).addReg(Tmp2);
1264     return Result;
1265   }
1266
1267   case ISD::FP_TO_UINT: {
1268     Tmp1 = SelectExpr(N.getOperand(0));
1269     Tmp2 = MakeReg(MVT::f64);
1270     BuildMI(BB, IA64::FCVTFXUTRUNC, 1, Tmp2).addReg(Tmp1);
1271     BuildMI(BB, IA64::GETFSIG, 1, Result).addReg(Tmp2);
1272     return Result;
1273   }
1274
1275   case ISD::ADD: {
1276     if(DestType == MVT::f64 && N.getOperand(0).getOpcode() == ISD::MUL &&
1277        N.getOperand(0).Val->hasOneUse()) { // if we can fold this add
1278                                            // into an fma, do so:
1279       // ++FusedFP; // Statistic
1280       Tmp1 = SelectExpr(N.getOperand(0).getOperand(0));
1281       Tmp2 = SelectExpr(N.getOperand(0).getOperand(1));
1282       Tmp3 = SelectExpr(N.getOperand(1));
1283       BuildMI(BB, IA64::FMA, 3, Result).addReg(Tmp1).addReg(Tmp2).addReg(Tmp3);
1284       return Result; // early exit
1285     }
1286
1287     if(DestType != MVT::f64 && N.getOperand(0).getOpcode() == ISD::SHL &&
1288         N.getOperand(0).Val->hasOneUse()) { // if we might be able to fold
1289                                             // this add into a shladd, try:
1290       ConstantSDNode *CSD = NULL;
1291       if((CSD = dyn_cast<ConstantSDNode>(N.getOperand(0).getOperand(1))) &&
1292           (CSD->getValue() >= 1) && (CSD->getValue() <= 4) ) { // we can:
1293
1294         // ++FusedSHLADD; // Statistic
1295         Tmp1 = SelectExpr(N.getOperand(0).getOperand(0));
1296         int shl_amt = CSD->getValue();
1297         Tmp3 = SelectExpr(N.getOperand(1));
1298
1299         BuildMI(BB, IA64::SHLADD, 3, Result)
1300           .addReg(Tmp1).addImm(shl_amt).addReg(Tmp3);
1301         return Result; // early exit
1302       }
1303     }
1304
1305     //else, fallthrough:
1306     Tmp1 = SelectExpr(N.getOperand(0));
1307     if(DestType != MVT::f64) { // integer addition:
1308         switch (ponderIntegerAdditionWith(N.getOperand(1), Tmp3)) {
1309           case 1: // adding a constant that's 14 bits
1310             BuildMI(BB, IA64::ADDIMM14, 2, Result).addReg(Tmp1).addSImm(Tmp3);
1311             return Result; // early exit
1312         } // fallthrough and emit a reg+reg ADD:
1313         Tmp2 = SelectExpr(N.getOperand(1));
1314         BuildMI(BB, IA64::ADD, 2, Result).addReg(Tmp1).addReg(Tmp2);
1315     } else { // this is a floating point addition
1316       Tmp2 = SelectExpr(N.getOperand(1));
1317       BuildMI(BB, IA64::FADD, 2, Result).addReg(Tmp1).addReg(Tmp2);
1318     }
1319     return Result;
1320   }
1321
1322   case ISD::MUL: {
1323
1324     if(DestType != MVT::f64) { // TODO: speed!
1325       if(N.getOperand(1).getOpcode() != ISD::Constant) { // if not a const mul
1326         // boring old integer multiply with xma
1327         Tmp1 = SelectExpr(N.getOperand(0));
1328         Tmp2 = SelectExpr(N.getOperand(1));
1329
1330         unsigned TempFR1=MakeReg(MVT::f64);
1331         unsigned TempFR2=MakeReg(MVT::f64);
1332         unsigned TempFR3=MakeReg(MVT::f64);
1333         BuildMI(BB, IA64::SETFSIG, 1, TempFR1).addReg(Tmp1);
1334         BuildMI(BB, IA64::SETFSIG, 1, TempFR2).addReg(Tmp2);
1335         BuildMI(BB, IA64::XMAL, 1, TempFR3).addReg(TempFR1).addReg(TempFR2)
1336           .addReg(IA64::F0);
1337         BuildMI(BB, IA64::GETFSIG, 1, Result).addReg(TempFR3);
1338         return Result; // early exit
1339       } else { // we are multiplying by an integer constant! yay
1340         return Reg = SelectExpr(BuildConstmulSequence(N)); // avert your eyes!
1341       }
1342     }
1343     else { // floating point multiply
1344       Tmp1 = SelectExpr(N.getOperand(0));
1345       Tmp2 = SelectExpr(N.getOperand(1));
1346       BuildMI(BB, IA64::FMPY, 2, Result).addReg(Tmp1).addReg(Tmp2);
1347       return Result;
1348     }
1349   }
1350
1351   case ISD::SUB: {
1352     if(DestType == MVT::f64 && N.getOperand(0).getOpcode() == ISD::MUL &&
1353        N.getOperand(0).Val->hasOneUse()) { // if we can fold this sub
1354                                            // into an fms, do so:
1355       // ++FusedFP; // Statistic
1356       Tmp1 = SelectExpr(N.getOperand(0).getOperand(0));
1357       Tmp2 = SelectExpr(N.getOperand(0).getOperand(1));
1358       Tmp3 = SelectExpr(N.getOperand(1));
1359       BuildMI(BB, IA64::FMS, 3, Result).addReg(Tmp1).addReg(Tmp2).addReg(Tmp3);
1360       return Result; // early exit
1361     }
1362     Tmp2 = SelectExpr(N.getOperand(1));
1363     if(DestType != MVT::f64) { // integer subtraction:
1364         switch (ponderIntegerSubtractionFrom(N.getOperand(0), Tmp3)) {
1365           case 1: // subtracting *from* an 8 bit constant:
1366             BuildMI(BB, IA64::SUBIMM8, 2, Result).addSImm(Tmp3).addReg(Tmp2);
1367             return Result; // early exit
1368         } // fallthrough and emit a reg+reg SUB:
1369         Tmp1 = SelectExpr(N.getOperand(0));
1370         BuildMI(BB, IA64::SUB, 2, Result).addReg(Tmp1).addReg(Tmp2);
1371     } else { // this is a floating point subtraction
1372       Tmp1 = SelectExpr(N.getOperand(0));
1373       BuildMI(BB, IA64::FSUB, 2, Result).addReg(Tmp1).addReg(Tmp2);
1374     }
1375     return Result;
1376   }
1377
1378   case ISD::FABS: {
1379     Tmp1 = SelectExpr(N.getOperand(0));
1380     assert(DestType == MVT::f64 && "trying to fabs something other than f64?");
1381     BuildMI(BB, IA64::FABS, 1, Result).addReg(Tmp1);
1382     return Result;
1383   }
1384
1385   case ISD::FNEG: {
1386     assert(DestType == MVT::f64 && "trying to fneg something other than f64?");
1387
1388     if (ISD::FABS == N.getOperand(0).getOpcode()) { // && hasOneUse()?
1389       Tmp1 = SelectExpr(N.getOperand(0).getOperand(0));
1390       BuildMI(BB, IA64::FNEGABS, 1, Result).addReg(Tmp1); // fold in abs
1391     } else {
1392       Tmp1 = SelectExpr(N.getOperand(0));
1393       BuildMI(BB, IA64::FNEG, 1, Result).addReg(Tmp1); // plain old fneg
1394     }
1395
1396     return Result;
1397   }
1398
1399   case ISD::AND: {
1400      switch (N.getValueType()) {
1401     default: assert(0 && "Cannot AND this type!");
1402     case MVT::i1: { // if a bool, we emit a pseudocode AND
1403       unsigned pA = SelectExpr(N.getOperand(0));
1404       unsigned pB = SelectExpr(N.getOperand(1));
1405
1406 /* our pseudocode for AND is:
1407  *
1408 (pA) cmp.eq.unc pC,p0 = r0,r0   // pC = pA
1409      cmp.eq pTemp,p0 = r0,r0    // pTemp = NOT pB
1410      ;;
1411 (pB) cmp.ne pTemp,p0 = r0,r0
1412      ;;
1413 (pTemp)cmp.ne pC,p0 = r0,r0    // if (NOT pB) pC = 0
1414
1415 */
1416       unsigned pTemp = MakeReg(MVT::i1);
1417
1418       unsigned bogusTemp1 = MakeReg(MVT::i1);
1419       unsigned bogusTemp2 = MakeReg(MVT::i1);
1420       unsigned bogusTemp3 = MakeReg(MVT::i1);
1421       unsigned bogusTemp4 = MakeReg(MVT::i1);
1422
1423       BuildMI(BB, IA64::PCMPEQUNC, 3, bogusTemp1)
1424         .addReg(IA64::r0).addReg(IA64::r0).addReg(pA);
1425       BuildMI(BB, IA64::CMPEQ, 2, bogusTemp2)
1426         .addReg(IA64::r0).addReg(IA64::r0);
1427       BuildMI(BB, IA64::TPCMPNE, 3, pTemp)
1428         .addReg(bogusTemp2).addReg(IA64::r0).addReg(IA64::r0).addReg(pB);
1429       BuildMI(BB, IA64::TPCMPNE, 3, Result)
1430         .addReg(bogusTemp1).addReg(IA64::r0).addReg(IA64::r0).addReg(pTemp);
1431       break;
1432     }
1433
1434     // if not a bool, we just AND away:
1435     case MVT::i8:
1436     case MVT::i16:
1437     case MVT::i32:
1438     case MVT::i64: {
1439       Tmp1 = SelectExpr(N.getOperand(0));
1440       switch (ponderIntegerAndWith(N.getOperand(1), Tmp3)) {
1441         case 1: // ANDing a constant that is 2^n-1 for some n
1442           switch (Tmp3) {
1443             case 8:  // if AND 0x00000000000000FF, be quaint and use zxt1
1444               BuildMI(BB, IA64::ZXT1, 1, Result).addReg(Tmp1);
1445               break;
1446             case 16: // if AND 0x000000000000FFFF, be quaint and use zxt2
1447               BuildMI(BB, IA64::ZXT2, 1, Result).addReg(Tmp1);
1448               break;
1449             case 32: // if AND 0x00000000FFFFFFFF, be quaint and use zxt4
1450               BuildMI(BB, IA64::ZXT4, 1, Result).addReg(Tmp1);
1451               break;
1452             default: // otherwise, use dep.z to paste zeros
1453               BuildMI(BB, IA64::DEPZ, 3, Result).addReg(Tmp1)
1454                 .addImm(0).addImm(Tmp3);
1455               break;
1456           }
1457           return Result; // early exit
1458       } // fallthrough and emit a simple AND:
1459       Tmp2 = SelectExpr(N.getOperand(1));
1460       BuildMI(BB, IA64::AND, 2, Result).addReg(Tmp1).addReg(Tmp2);
1461     }
1462     }
1463     return Result;
1464   }
1465
1466   case ISD::OR: {
1467   switch (N.getValueType()) {
1468     default: assert(0 && "Cannot OR this type!");
1469     case MVT::i1: { // if a bool, we emit a pseudocode OR
1470       unsigned pA = SelectExpr(N.getOperand(0));
1471       unsigned pB = SelectExpr(N.getOperand(1));
1472
1473       unsigned pTemp1 = MakeReg(MVT::i1);
1474
1475 /* our pseudocode for OR is:
1476  *
1477
1478 pC = pA OR pB
1479 -------------
1480
1481 (pA) cmp.eq.unc pC,p0 = r0,r0  // pC = pA
1482  ;;
1483 (pB) cmp.eq pC,p0 = r0,r0 // if (pB) pC = 1
1484
1485 */
1486       BuildMI(BB, IA64::PCMPEQUNC, 3, pTemp1)
1487         .addReg(IA64::r0).addReg(IA64::r0).addReg(pA);
1488       BuildMI(BB, IA64::TPCMPEQ, 3, Result)
1489         .addReg(pTemp1).addReg(IA64::r0).addReg(IA64::r0).addReg(pB);
1490       break;
1491     }
1492     // if not a bool, we just OR away:
1493     case MVT::i8:
1494     case MVT::i16:
1495     case MVT::i32:
1496     case MVT::i64: {
1497       Tmp1 = SelectExpr(N.getOperand(0));
1498       Tmp2 = SelectExpr(N.getOperand(1));
1499       BuildMI(BB, IA64::OR, 2, Result).addReg(Tmp1).addReg(Tmp2);
1500       break;
1501     }
1502     }
1503     return Result;
1504   }
1505
1506   case ISD::XOR: {
1507      switch (N.getValueType()) {
1508     default: assert(0 && "Cannot XOR this type!");
1509     case MVT::i1: { // if a bool, we emit a pseudocode XOR
1510       unsigned pY = SelectExpr(N.getOperand(0));
1511       unsigned pZ = SelectExpr(N.getOperand(1));
1512
1513 /* one possible routine for XOR is:
1514
1515       // Compute px = py ^ pz
1516         // using sum of products: px = (py & !pz) | (pz & !py)
1517         // Uses 5 instructions in 3 cycles.
1518         // cycle 1
1519 (pz)    cmp.eq.unc      px = r0, r0     // px = pz
1520 (py)    cmp.eq.unc      pt = r0, r0     // pt = py
1521         ;;
1522         // cycle 2
1523 (pt)    cmp.ne.and      px = r0, r0     // px = px & !pt (px = pz & !pt)
1524 (pz)    cmp.ne.and      pt = r0, r0     // pt = pt & !pz
1525         ;;
1526         } { .mmi
1527         // cycle 3
1528 (pt)    cmp.eq.or       px = r0, r0     // px = px | pt
1529
1530 *** Another, which we use here, requires one scratch GR. it is:
1531
1532         mov             rt = 0          // initialize rt off critical path
1533         ;;
1534
1535         // cycle 1
1536 (pz)    cmp.eq.unc      px = r0, r0     // px = pz
1537 (pz)    mov             rt = 1          // rt = pz
1538         ;;
1539         // cycle 2
1540 (py)    cmp.ne          px = 1, rt      // if (py) px = !pz
1541
1542 .. these routines kindly provided by Jim Hull
1543 */
1544       unsigned rt = MakeReg(MVT::i64);
1545
1546       // these two temporaries will never actually appear,
1547       // due to the two-address form of some of the instructions below
1548       unsigned bogoPR = MakeReg(MVT::i1);  // becomes Result
1549       unsigned bogoGR = MakeReg(MVT::i64); // becomes rt
1550
1551       BuildMI(BB, IA64::MOV, 1, bogoGR).addReg(IA64::r0);
1552       BuildMI(BB, IA64::PCMPEQUNC, 3, bogoPR)
1553         .addReg(IA64::r0).addReg(IA64::r0).addReg(pZ);
1554       BuildMI(BB, IA64::TPCADDIMM22, 2, rt)
1555         .addReg(bogoGR).addImm(1).addReg(pZ);
1556       BuildMI(BB, IA64::TPCMPIMM8NE, 3, Result)
1557         .addReg(bogoPR).addImm(1).addReg(rt).addReg(pY);
1558       break;
1559     }
1560     // if not a bool, we just XOR away:
1561     case MVT::i8:
1562     case MVT::i16:
1563     case MVT::i32:
1564     case MVT::i64: {
1565       Tmp1 = SelectExpr(N.getOperand(0));
1566       Tmp2 = SelectExpr(N.getOperand(1));
1567       BuildMI(BB, IA64::XOR, 2, Result).addReg(Tmp1).addReg(Tmp2);
1568       break;
1569     }
1570     }
1571     return Result;
1572   }
1573
1574   case ISD::CTPOP: {
1575     Tmp1 = SelectExpr(N.getOperand(0));
1576     BuildMI(BB, IA64::POPCNT, 1, Result).addReg(Tmp1);
1577     return Result;
1578   }
1579
1580   case ISD::SHL: {
1581     Tmp1 = SelectExpr(N.getOperand(0));
1582     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
1583       Tmp2 = CN->getValue();
1584       BuildMI(BB, IA64::SHLI, 2, Result).addReg(Tmp1).addImm(Tmp2);
1585     } else {
1586       Tmp2 = SelectExpr(N.getOperand(1));
1587       BuildMI(BB, IA64::SHL, 2, Result).addReg(Tmp1).addReg(Tmp2);
1588     }
1589     return Result;
1590   }
1591
1592   case ISD::SRL: {
1593     Tmp1 = SelectExpr(N.getOperand(0));
1594     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
1595       Tmp2 = CN->getValue();
1596       BuildMI(BB, IA64::SHRUI, 2, Result).addReg(Tmp1).addImm(Tmp2);
1597     } else {
1598       Tmp2 = SelectExpr(N.getOperand(1));
1599       BuildMI(BB, IA64::SHRU, 2, Result).addReg(Tmp1).addReg(Tmp2);
1600     }
1601     return Result;
1602   }
1603
1604   case ISD::SRA: {
1605     Tmp1 = SelectExpr(N.getOperand(0));
1606     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
1607       Tmp2 = CN->getValue();
1608       BuildMI(BB, IA64::SHRSI, 2, Result).addReg(Tmp1).addImm(Tmp2);
1609     } else {
1610       Tmp2 = SelectExpr(N.getOperand(1));
1611       BuildMI(BB, IA64::SHRS, 2, Result).addReg(Tmp1).addReg(Tmp2);
1612     }
1613     return Result;
1614   }
1615
1616   case ISD::SDIV:
1617   case ISD::UDIV:
1618   case ISD::SREM:
1619   case ISD::UREM: {
1620
1621     Tmp1 = SelectExpr(N.getOperand(0));
1622     Tmp2 = SelectExpr(N.getOperand(1));
1623
1624     bool isFP=false;
1625
1626     if(DestType == MVT::f64) // XXX: we're not gonna be fed MVT::f32, are we?
1627       isFP=true;
1628
1629     bool isModulus=false; // is it a division or a modulus?
1630     bool isSigned=false;
1631
1632     switch(N.getOpcode()) {
1633       case ISD::SDIV:  isModulus=false; isSigned=true;  break;
1634       case ISD::UDIV:  isModulus=false; isSigned=false; break;
1635       case ISD::SREM:  isModulus=true;  isSigned=true;  break;
1636       case ISD::UREM:  isModulus=true;  isSigned=false; break;
1637     }
1638
1639     if(!isModulus && !isFP) { // if this is an integer divide,
1640       switch (ponderIntegerDivisionBy(N.getOperand(1), isSigned, Tmp3)) {
1641         case 1: // division by a constant that's a power of 2
1642           Tmp1 = SelectExpr(N.getOperand(0));
1643           if(isSigned) {  // argument could be negative, so emit some code:
1644             unsigned divAmt=Tmp3;
1645             unsigned tempGR1=MakeReg(MVT::i64);
1646             unsigned tempGR2=MakeReg(MVT::i64);
1647             unsigned tempGR3=MakeReg(MVT::i64);
1648             BuildMI(BB, IA64::SHRS, 2, tempGR1)
1649               .addReg(Tmp1).addImm(divAmt-1);
1650             BuildMI(BB, IA64::EXTRU, 3, tempGR2)
1651               .addReg(tempGR1).addImm(64-divAmt).addImm(divAmt);
1652             BuildMI(BB, IA64::ADD, 2, tempGR3)
1653               .addReg(Tmp1).addReg(tempGR2);
1654             BuildMI(BB, IA64::SHRS, 2, Result)
1655               .addReg(tempGR3).addImm(divAmt);
1656           }
1657           else // unsigned div-by-power-of-2 becomes a simple shift right:
1658             BuildMI(BB, IA64::SHRU, 2, Result).addReg(Tmp1).addImm(Tmp3);
1659           return Result; // early exit
1660       }
1661     }
1662
1663     unsigned TmpPR=MakeReg(MVT::i1);  // we need two scratch
1664     unsigned TmpPR2=MakeReg(MVT::i1); // predicate registers,
1665     unsigned TmpF1=MakeReg(MVT::f64); // and one metric truckload of FP regs.
1666     unsigned TmpF2=MakeReg(MVT::f64); // lucky we have IA64?
1667     unsigned TmpF3=MakeReg(MVT::f64); // well, the real FIXME is to have
1668     unsigned TmpF4=MakeReg(MVT::f64); // isTwoAddress forms of these
1669     unsigned TmpF5=MakeReg(MVT::f64); // FP instructions so we can end up with
1670     unsigned TmpF6=MakeReg(MVT::f64); // stuff like setf.sig f10=f10 etc.
1671     unsigned TmpF7=MakeReg(MVT::f64);
1672     unsigned TmpF8=MakeReg(MVT::f64);
1673     unsigned TmpF9=MakeReg(MVT::f64);
1674     unsigned TmpF10=MakeReg(MVT::f64);
1675     unsigned TmpF11=MakeReg(MVT::f64);
1676     unsigned TmpF12=MakeReg(MVT::f64);
1677     unsigned TmpF13=MakeReg(MVT::f64);
1678     unsigned TmpF14=MakeReg(MVT::f64);
1679     unsigned TmpF15=MakeReg(MVT::f64);
1680
1681     // OK, emit some code:
1682
1683     if(!isFP) {
1684       // first, load the inputs into FP regs.
1685       BuildMI(BB, IA64::SETFSIG, 1, TmpF1).addReg(Tmp1);
1686       BuildMI(BB, IA64::SETFSIG, 1, TmpF2).addReg(Tmp2);
1687
1688       // next, convert the inputs to FP
1689       if(isSigned) {
1690         BuildMI(BB, IA64::FCVTXF, 1, TmpF3).addReg(TmpF1);
1691         BuildMI(BB, IA64::FCVTXF, 1, TmpF4).addReg(TmpF2);
1692       } else {
1693         BuildMI(BB, IA64::FCVTXUFS1, 1, TmpF3).addReg(TmpF1);
1694         BuildMI(BB, IA64::FCVTXUFS1, 1, TmpF4).addReg(TmpF2);
1695       }
1696
1697     } else { // this is an FP divide/remainder, so we 'leak' some temp
1698              // regs and assign TmpF3=Tmp1, TmpF4=Tmp2
1699       TmpF3=Tmp1;
1700       TmpF4=Tmp2;
1701     }
1702
1703     // we start by computing an approximate reciprocal (good to 9 bits?)
1704     // note, this instruction writes _both_ TmpF5 (answer) and TmpPR (predicate)
1705     BuildMI(BB, IA64::FRCPAS1, 4)
1706       .addReg(TmpF5, MachineOperand::Def)
1707       .addReg(TmpPR, MachineOperand::Def)
1708       .addReg(TmpF3).addReg(TmpF4);
1709
1710     if(!isModulus) { // if this is a divide, we worry about div-by-zero
1711       unsigned bogusPR=MakeReg(MVT::i1); // won't appear, due to twoAddress
1712                                        // TPCMPNE below
1713       BuildMI(BB, IA64::CMPEQ, 2, bogusPR).addReg(IA64::r0).addReg(IA64::r0);
1714       BuildMI(BB, IA64::TPCMPNE, 3, TmpPR2).addReg(bogusPR)
1715         .addReg(IA64::r0).addReg(IA64::r0).addReg(TmpPR);
1716     }
1717
1718     // now we apply newton's method, thrice! (FIXME: this is ~72 bits of
1719     // precision, don't need this much for f32/i32)
1720     BuildMI(BB, IA64::CFNMAS1, 4, TmpF6)
1721       .addReg(TmpF4).addReg(TmpF5).addReg(IA64::F1).addReg(TmpPR);
1722     BuildMI(BB, IA64::CFMAS1,  4, TmpF7)
1723       .addReg(TmpF3).addReg(TmpF5).addReg(IA64::F0).addReg(TmpPR);
1724     BuildMI(BB, IA64::CFMAS1,  4, TmpF8)
1725       .addReg(TmpF6).addReg(TmpF6).addReg(IA64::F0).addReg(TmpPR);
1726     BuildMI(BB, IA64::CFMAS1,  4, TmpF9)
1727       .addReg(TmpF6).addReg(TmpF7).addReg(TmpF7).addReg(TmpPR);
1728     BuildMI(BB, IA64::CFMAS1,  4,TmpF10)
1729       .addReg(TmpF6).addReg(TmpF5).addReg(TmpF5).addReg(TmpPR);
1730     BuildMI(BB, IA64::CFMAS1,  4,TmpF11)
1731       .addReg(TmpF8).addReg(TmpF9).addReg(TmpF9).addReg(TmpPR);
1732     BuildMI(BB, IA64::CFMAS1,  4,TmpF12)
1733       .addReg(TmpF8).addReg(TmpF10).addReg(TmpF10).addReg(TmpPR);
1734     BuildMI(BB, IA64::CFNMAS1, 4,TmpF13)
1735       .addReg(TmpF4).addReg(TmpF11).addReg(TmpF3).addReg(TmpPR);
1736
1737        // FIXME: this is unfortunate :(
1738        // the story is that the dest reg of the fnma above and the fma below
1739        // (and therefore possibly the src of the fcvt.fx[u] as well) cannot
1740        // be the same register, or this code breaks if the first argument is
1741        // zero. (e.g. without this hack, 0%8 yields -64, not 0.)
1742     BuildMI(BB, IA64::CFMAS1,  4,TmpF14)
1743       .addReg(TmpF13).addReg(TmpF12).addReg(TmpF11).addReg(TmpPR);
1744
1745     if(isModulus) { // XXX: fragile! fixes _only_ mod, *breaks* div! !
1746       BuildMI(BB, IA64::IUSE, 1).addReg(TmpF13); // hack :(
1747     }
1748
1749     if(!isFP) {
1750       // round to an integer
1751       if(isSigned)
1752         BuildMI(BB, IA64::FCVTFXTRUNCS1, 1, TmpF15).addReg(TmpF14);
1753       else
1754         BuildMI(BB, IA64::FCVTFXUTRUNCS1, 1, TmpF15).addReg(TmpF14);
1755     } else {
1756       BuildMI(BB, IA64::FMOV, 1, TmpF15).addReg(TmpF14);
1757      // EXERCISE: can you see why TmpF15=TmpF14 does not work here, and
1758      // we really do need the above FMOV? ;)
1759     }
1760
1761     if(!isModulus) {
1762       if(isFP) { // extra worrying about div-by-zero
1763       unsigned bogoResult=MakeReg(MVT::f64);
1764
1765       // we do a 'conditional fmov' (of the correct result, depending
1766       // on how the frcpa predicate turned out)
1767       BuildMI(BB, IA64::PFMOV, 2, bogoResult)
1768         .addReg(TmpF12).addReg(TmpPR2);
1769       BuildMI(BB, IA64::CFMOV, 2, Result)
1770         .addReg(bogoResult).addReg(TmpF15).addReg(TmpPR);
1771       }
1772       else {
1773         BuildMI(BB, IA64::GETFSIG, 1, Result).addReg(TmpF15);
1774       }
1775     } else { // this is a modulus
1776       if(!isFP) {
1777         // answer = q * (-b) + a
1778         unsigned ModulusResult = MakeReg(MVT::f64);
1779         unsigned TmpF = MakeReg(MVT::f64);
1780         unsigned TmpI = MakeReg(MVT::i64);
1781
1782         BuildMI(BB, IA64::SUB, 2, TmpI).addReg(IA64::r0).addReg(Tmp2);
1783         BuildMI(BB, IA64::SETFSIG, 1, TmpF).addReg(TmpI);
1784         BuildMI(BB, IA64::XMAL, 3, ModulusResult)
1785           .addReg(TmpF15).addReg(TmpF).addReg(TmpF1);
1786         BuildMI(BB, IA64::GETFSIG, 1, Result).addReg(ModulusResult);
1787       } else { // FP modulus! The horror... the horror....
1788         assert(0 && "sorry, no FP modulus just yet!\n!\n");
1789       }
1790     }
1791
1792     return Result;
1793   }
1794
1795   case ISD::SIGN_EXTEND_INREG: {
1796     Tmp1 = SelectExpr(N.getOperand(0));
1797     switch(cast<VTSDNode>(Node->getOperand(1))->getVT()) {
1798     default:
1799       Node->dump();
1800       assert(0 && "don't know how to sign extend this type");
1801       break;
1802     case MVT::i8: Opc = IA64::SXT1; break;
1803     case MVT::i16: Opc = IA64::SXT2; break;
1804     case MVT::i32: Opc = IA64::SXT4; break;
1805     }
1806     BuildMI(BB, Opc, 1, Result).addReg(Tmp1);
1807     return Result;
1808   }
1809
1810   case ISD::SETCC: {
1811     Tmp1 = SelectExpr(N.getOperand(0));
1812
1813     if (SetCCSDNode *SetCC = dyn_cast<SetCCSDNode>(Node)) {
1814       if (MVT::isInteger(SetCC->getOperand(0).getValueType())) {
1815
1816         if(ConstantSDNode *CSDN =
1817              dyn_cast<ConstantSDNode>(N.getOperand(1))) {
1818         // if we are comparing against a constant zero
1819         if(CSDN->getValue()==0)
1820           Tmp2 = IA64::r0; // then we can just compare against r0
1821         else
1822           Tmp2 = SelectExpr(N.getOperand(1));
1823         } else // not comparing against a constant
1824           Tmp2 = SelectExpr(N.getOperand(1));
1825
1826         switch (SetCC->getCondition()) {
1827         default: assert(0 && "Unknown integer comparison!");
1828         case ISD::SETEQ:
1829           BuildMI(BB, IA64::CMPEQ, 2, Result).addReg(Tmp1).addReg(Tmp2);
1830           break;
1831         case ISD::SETGT:
1832           BuildMI(BB, IA64::CMPGT, 2, Result).addReg(Tmp1).addReg(Tmp2);
1833           break;
1834         case ISD::SETGE:
1835           BuildMI(BB, IA64::CMPGE, 2, Result).addReg(Tmp1).addReg(Tmp2);
1836           break;
1837         case ISD::SETLT:
1838           BuildMI(BB, IA64::CMPLT, 2, Result).addReg(Tmp1).addReg(Tmp2);
1839           break;
1840         case ISD::SETLE:
1841           BuildMI(BB, IA64::CMPLE, 2, Result).addReg(Tmp1).addReg(Tmp2);
1842           break;
1843         case ISD::SETNE:
1844           BuildMI(BB, IA64::CMPNE, 2, Result).addReg(Tmp1).addReg(Tmp2);
1845           break;
1846         case ISD::SETULT:
1847           BuildMI(BB, IA64::CMPLTU, 2, Result).addReg(Tmp1).addReg(Tmp2);
1848           break;
1849         case ISD::SETUGT:
1850           BuildMI(BB, IA64::CMPGTU, 2, Result).addReg(Tmp1).addReg(Tmp2);
1851           break;
1852         case ISD::SETULE:
1853           BuildMI(BB, IA64::CMPLEU, 2, Result).addReg(Tmp1).addReg(Tmp2);
1854           break;
1855         case ISD::SETUGE:
1856           BuildMI(BB, IA64::CMPGEU, 2, Result).addReg(Tmp1).addReg(Tmp2);
1857           break;
1858         }
1859       }
1860       else { // if not integer, should be FP. FIXME: what about bools? ;)
1861         assert(SetCC->getOperand(0).getValueType() != MVT::f32 &&
1862             "error: SETCC should have had incoming f32 promoted to f64!\n");
1863
1864         if(ConstantFPSDNode *CFPSDN =
1865              dyn_cast<ConstantFPSDNode>(N.getOperand(1))) {
1866
1867           // if we are comparing against a constant +0.0 or +1.0
1868           if(CFPSDN->isExactlyValue(+0.0))
1869             Tmp2 = IA64::F0; // then we can just compare against f0
1870           else if(CFPSDN->isExactlyValue(+1.0))
1871             Tmp2 = IA64::F1; // or f1
1872           else
1873             Tmp2 = SelectExpr(N.getOperand(1));
1874         } else // not comparing against a constant
1875           Tmp2 = SelectExpr(N.getOperand(1));
1876
1877         switch (SetCC->getCondition()) {
1878         default: assert(0 && "Unknown FP comparison!");
1879         case ISD::SETEQ:
1880           BuildMI(BB, IA64::FCMPEQ, 2, Result).addReg(Tmp1).addReg(Tmp2);
1881           break;
1882         case ISD::SETGT:
1883           BuildMI(BB, IA64::FCMPGT, 2, Result).addReg(Tmp1).addReg(Tmp2);
1884           break;
1885         case ISD::SETGE:
1886           BuildMI(BB, IA64::FCMPGE, 2, Result).addReg(Tmp1).addReg(Tmp2);
1887           break;
1888         case ISD::SETLT:
1889           BuildMI(BB, IA64::FCMPLT, 2, Result).addReg(Tmp1).addReg(Tmp2);
1890           break;
1891         case ISD::SETLE:
1892           BuildMI(BB, IA64::FCMPLE, 2, Result).addReg(Tmp1).addReg(Tmp2);
1893           break;
1894         case ISD::SETNE:
1895           BuildMI(BB, IA64::FCMPNE, 2, Result).addReg(Tmp1).addReg(Tmp2);
1896           break;
1897         case ISD::SETULT:
1898           BuildMI(BB, IA64::FCMPLTU, 2, Result).addReg(Tmp1).addReg(Tmp2);
1899           break;
1900         case ISD::SETUGT:
1901           BuildMI(BB, IA64::FCMPGTU, 2, Result).addReg(Tmp1).addReg(Tmp2);
1902           break;
1903         case ISD::SETULE:
1904           BuildMI(BB, IA64::FCMPLEU, 2, Result).addReg(Tmp1).addReg(Tmp2);
1905           break;
1906         case ISD::SETUGE:
1907           BuildMI(BB, IA64::FCMPGEU, 2, Result).addReg(Tmp1).addReg(Tmp2);
1908           break;
1909         }
1910       }
1911     }
1912     else
1913       assert(0 && "this setcc not implemented yet");
1914
1915     return Result;
1916   }
1917
1918   case ISD::EXTLOAD:
1919   case ISD::ZEXTLOAD:
1920   case ISD::LOAD: {
1921     // Make sure we generate both values.
1922     if (Result != 1)
1923       ExprMap[N.getValue(1)] = 1;   // Generate the token
1924     else
1925       Result = ExprMap[N.getValue(0)] = MakeReg(N.getValue(0).getValueType());
1926
1927     bool isBool=false;
1928
1929     if(opcode == ISD::LOAD) { // this is a LOAD
1930       switch (Node->getValueType(0)) {
1931         default: assert(0 && "Cannot load this type!");
1932         case MVT::i1:  Opc = IA64::LD1; isBool=true; break;
1933               // FIXME: for now, we treat bool loads the same as i8 loads */
1934         case MVT::i8:  Opc = IA64::LD1; break;
1935         case MVT::i16: Opc = IA64::LD2; break;
1936         case MVT::i32: Opc = IA64::LD4; break;
1937         case MVT::i64: Opc = IA64::LD8; break;
1938
1939         case MVT::f32: Opc = IA64::LDF4; break;
1940         case MVT::f64: Opc = IA64::LDF8; break;
1941       }
1942     } else { // this is an EXTLOAD or ZEXTLOAD
1943       MVT::ValueType TypeBeingLoaded =
1944         cast<VTSDNode>(Node->getOperand(3))->getVT();
1945       switch (TypeBeingLoaded) {
1946         default: assert(0 && "Cannot extload/zextload this type!");
1947         // FIXME: bools?
1948         case MVT::i8: Opc = IA64::LD1; break;
1949         case MVT::i16: Opc = IA64::LD2; break;
1950         case MVT::i32: Opc = IA64::LD4; break;
1951         case MVT::f32: Opc = IA64::LDF4; break;
1952       }
1953     }
1954
1955     SDOperand Chain = N.getOperand(0);
1956     SDOperand Address = N.getOperand(1);
1957
1958     if(Address.getOpcode() == ISD::GlobalAddress) {
1959       Select(Chain);
1960       unsigned dummy = MakeReg(MVT::i64);
1961       unsigned dummy2 = MakeReg(MVT::i64);
1962       BuildMI(BB, IA64::ADD, 2, dummy)
1963         .addGlobalAddress(cast<GlobalAddressSDNode>(Address)->getGlobal())
1964         .addReg(IA64::r1);
1965       BuildMI(BB, IA64::LD8, 1, dummy2).addReg(dummy);
1966       if(!isBool)
1967         BuildMI(BB, Opc, 1, Result).addReg(dummy2);
1968       else { // emit a little pseudocode to load a bool (stored in one byte)
1969              // into a predicate register
1970         assert(Opc==IA64::LD1 && "problem loading a bool");
1971         unsigned dummy3 = MakeReg(MVT::i64);
1972         BuildMI(BB, Opc, 1, dummy3).addReg(dummy2);
1973         // we compare to 0. true? 0. false? 1.
1974         BuildMI(BB, IA64::CMPNE, 2, Result).addReg(dummy3).addReg(IA64::r0);
1975       }
1976     } else if(ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Address)) {
1977       Select(Chain);
1978       IA64Lowering.restoreGP(BB);
1979       unsigned dummy = MakeReg(MVT::i64);
1980       BuildMI(BB, IA64::ADD, 2, dummy).addConstantPoolIndex(CP->getIndex())
1981         .addReg(IA64::r1); // CPI+GP
1982       if(!isBool)
1983         BuildMI(BB, Opc, 1, Result).addReg(dummy);
1984       else { // emit a little pseudocode to load a bool (stored in one byte)
1985              // into a predicate register
1986         assert(Opc==IA64::LD1 && "problem loading a bool");
1987         unsigned dummy3 = MakeReg(MVT::i64);
1988         BuildMI(BB, Opc, 1, dummy3).addReg(dummy);
1989         // we compare to 0. true? 0. false? 1.
1990         BuildMI(BB, IA64::CMPNE, 2, Result).addReg(dummy3).addReg(IA64::r0);
1991       }
1992     } else if(Address.getOpcode() == ISD::FrameIndex) {
1993       Select(Chain);  // FIXME ? what about bools?
1994       unsigned dummy = MakeReg(MVT::i64);
1995       BuildMI(BB, IA64::MOV, 1, dummy)
1996         .addFrameIndex(cast<FrameIndexSDNode>(Address)->getIndex());
1997       if(!isBool)
1998         BuildMI(BB, Opc, 1, Result).addReg(dummy);
1999       else { // emit a little pseudocode to load a bool (stored in one byte)
2000              // into a predicate register
2001         assert(Opc==IA64::LD1 && "problem loading a bool");
2002         unsigned dummy3 = MakeReg(MVT::i64);
2003         BuildMI(BB, Opc, 1, dummy3).addReg(dummy);
2004         // we compare to 0. true? 0. false? 1.
2005         BuildMI(BB, IA64::CMPNE, 2, Result).addReg(dummy3).addReg(IA64::r0);
2006       }
2007     } else { // none of the above...
2008       Select(Chain);
2009       Tmp2 = SelectExpr(Address);
2010       if(!isBool)
2011         BuildMI(BB, Opc, 1, Result).addReg(Tmp2);
2012       else { // emit a little pseudocode to load a bool (stored in one byte)
2013              // into a predicate register
2014         assert(Opc==IA64::LD1 && "problem loading a bool");
2015         unsigned dummy = MakeReg(MVT::i64);
2016         BuildMI(BB, Opc, 1, dummy).addReg(Tmp2);
2017         // we compare to 0. true? 0. false? 1.
2018         BuildMI(BB, IA64::CMPNE, 2, Result).addReg(dummy).addReg(IA64::r0);
2019       }
2020     }
2021
2022     return Result;
2023   }
2024
2025   case ISD::CopyFromReg: {
2026     if (Result == 1)
2027         Result = ExprMap[N.getValue(0)] =
2028           MakeReg(N.getValue(0).getValueType());
2029
2030       SDOperand Chain   = N.getOperand(0);
2031
2032       Select(Chain);
2033       unsigned r = dyn_cast<RegSDNode>(Node)->getReg();
2034
2035       if(N.getValueType() == MVT::i1) // if a bool, we use pseudocode
2036         BuildMI(BB, IA64::PCMPEQUNC, 3, Result)
2037           .addReg(IA64::r0).addReg(IA64::r0).addReg(r);
2038                             // (r) Result =cmp.eq.unc(r0,r0)
2039       else
2040         BuildMI(BB, IA64::MOV, 1, Result).addReg(r); // otherwise MOV
2041       return Result;
2042   }
2043
2044   case ISD::TAILCALL:
2045   case ISD::CALL: {
2046       Select(N.getOperand(0));
2047
2048       // The chain for this call is now lowered.
2049       ExprMap.insert(std::make_pair(N.getValue(Node->getNumValues()-1), 1));
2050
2051       //grab the arguments
2052       std::vector<unsigned> argvregs;
2053
2054       for(int i = 2, e = Node->getNumOperands(); i < e; ++i)
2055         argvregs.push_back(SelectExpr(N.getOperand(i)));
2056
2057       // see section 8.5.8 of "Itanium Software Conventions and
2058       // Runtime Architecture Guide to see some examples of what's going
2059       // on here. (in short: int args get mapped 1:1 'slot-wise' to out0->out7,
2060       // while FP args get mapped to F8->F15 as needed)
2061
2062       unsigned used_FPArgs=0; // how many FP Args have been used so far?
2063
2064       // in reg args
2065       for(int i = 0, e = std::min(8, (int)argvregs.size()); i < e; ++i)
2066       {
2067         unsigned intArgs[] = {IA64::out0, IA64::out1, IA64::out2, IA64::out3,
2068                               IA64::out4, IA64::out5, IA64::out6, IA64::out7 };
2069         unsigned FPArgs[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
2070                              IA64::F12, IA64::F13, IA64::F14, IA64::F15 };
2071
2072         switch(N.getOperand(i+2).getValueType())
2073         {
2074           default:  // XXX do we need to support MVT::i1 here?
2075             Node->dump();
2076             N.getOperand(i).Val->dump();
2077             std::cerr << "Type for " << i << " is: " <<
2078               N.getOperand(i+2).getValueType() << std::endl;
2079             assert(0 && "Unknown value type for call");
2080           case MVT::i64:
2081             BuildMI(BB, IA64::MOV, 1, intArgs[i]).addReg(argvregs[i]);
2082             break;
2083           case MVT::f64:
2084             BuildMI(BB, IA64::FMOV, 1, FPArgs[used_FPArgs++])
2085               .addReg(argvregs[i]);
2086             // FIXME: we don't need to do this _all_ the time:
2087             BuildMI(BB, IA64::GETFD, 1, intArgs[i]).addReg(argvregs[i]);
2088             break;
2089           }
2090       }
2091
2092       //in mem args
2093       for (int i = 8, e = argvregs.size(); i < e; ++i)
2094       {
2095         unsigned tempAddr = MakeReg(MVT::i64);
2096
2097         switch(N.getOperand(i+2).getValueType()) {
2098         default:
2099           Node->dump();
2100           N.getOperand(i).Val->dump();
2101           std::cerr << "Type for " << i << " is: " <<
2102             N.getOperand(i+2).getValueType() << "\n";
2103           assert(0 && "Unknown value type for call");
2104         case MVT::i1: // FIXME?
2105         case MVT::i8:
2106         case MVT::i16:
2107         case MVT::i32:
2108         case MVT::i64:
2109           BuildMI(BB, IA64::ADDIMM22, 2, tempAddr)
2110             .addReg(IA64::r12).addImm(16 + (i - 8) * 8); // r12 is SP
2111           BuildMI(BB, IA64::ST8, 2).addReg(tempAddr).addReg(argvregs[i]);
2112           break;
2113         case MVT::f32:
2114         case MVT::f64:
2115           BuildMI(BB, IA64::ADDIMM22, 2, tempAddr)
2116             .addReg(IA64::r12).addImm(16 + (i - 8) * 8); // r12 is SP
2117           BuildMI(BB, IA64::STF8, 2).addReg(tempAddr).addReg(argvregs[i]);
2118           break;
2119         }
2120       }
2121
2122     // build the right kind of call. if we can branch directly, do so:
2123     if (GlobalAddressSDNode *GASD =
2124                dyn_cast<GlobalAddressSDNode>(N.getOperand(1)))
2125       {
2126         BuildMI(BB, IA64::BRCALL, 1).addGlobalAddress(GASD->getGlobal(),true);
2127         IA64Lowering.restoreGP_SP_RP(BB);
2128       } else
2129     if (ExternalSymbolSDNode *ESSDN =
2130              dyn_cast<ExternalSymbolSDNode>(N.getOperand(1)))
2131       { // FIXME : currently need this case for correctness, to avoid
2132         // "non-pic code with imm relocation against dynamic symbol" errors
2133         BuildMI(BB, IA64::BRCALL, 1)
2134           .addExternalSymbol(ESSDN->getSymbol(), true);
2135         IA64Lowering.restoreGP_SP_RP(BB);
2136       }
2137     else { // otherwise we need to get the function descriptor
2138            // load the branch target (function)'s entry point and
2139            // GP, then branch
2140       Tmp1 = SelectExpr(N.getOperand(1));
2141
2142       unsigned targetEntryPoint=MakeReg(MVT::i64);
2143       unsigned targetGPAddr=MakeReg(MVT::i64);
2144       unsigned currentGP=MakeReg(MVT::i64);
2145
2146       // b6 is a scratch branch register, we load the target entry point
2147       // from the base of the function descriptor
2148       BuildMI(BB, IA64::LD8, 1, targetEntryPoint).addReg(Tmp1);
2149       BuildMI(BB, IA64::MOV, 1, IA64::B6).addReg(targetEntryPoint);
2150
2151       // save the current GP:
2152       BuildMI(BB, IA64::MOV, 1, currentGP).addReg(IA64::r1);
2153
2154       /* TODO: we need to make sure doing this never, ever loads a
2155        * bogus value into r1 (GP). */
2156       // load the target GP (which is at mem[functiondescriptor+8])
2157       BuildMI(BB, IA64::ADDIMM22, 2, targetGPAddr)
2158         .addReg(Tmp1).addImm(8); // FIXME: addimm22? why not postincrement ld
2159       BuildMI(BB, IA64::LD8, 1, IA64::r1).addReg(targetGPAddr);
2160
2161       // and then jump: (well, call)
2162       BuildMI(BB, IA64::BRCALL, 1).addReg(IA64::B6);
2163       // and finally restore the old GP
2164       BuildMI(BB, IA64::MOV, 1, IA64::r1).addReg(currentGP);
2165       IA64Lowering.restoreSP_RP(BB);
2166     }
2167
2168     switch (Node->getValueType(0)) {
2169     default: assert(0 && "Unknown value type for call result!");
2170     case MVT::Other: return 1;
2171     case MVT::i1:
2172       BuildMI(BB, IA64::CMPNE, 2, Result)
2173         .addReg(IA64::r8).addReg(IA64::r0);
2174       break;
2175     case MVT::i8:
2176     case MVT::i16:
2177     case MVT::i32:
2178     case MVT::i64:
2179       BuildMI(BB, IA64::MOV, 1, Result).addReg(IA64::r8);
2180       break;
2181     case MVT::f64:
2182       BuildMI(BB, IA64::FMOV, 1, Result).addReg(IA64::F8);
2183       break;
2184     }
2185     return Result+N.ResNo;
2186   }
2187
2188   } // <- uhhh XXX
2189   return 0;
2190 }
2191
2192 void ISel::Select(SDOperand N) {
2193   unsigned Tmp1, Tmp2, Opc;
2194   unsigned opcode = N.getOpcode();
2195
2196   if (!LoweredTokens.insert(N).second)
2197     return;  // Already selected.
2198
2199   SDNode *Node = N.Val;
2200
2201   switch (Node->getOpcode()) {
2202   default:
2203     Node->dump(); std::cerr << "\n";
2204     assert(0 && "Node not handled yet!");
2205
2206   case ISD::EntryToken: return;  // Noop
2207
2208   case ISD::TokenFactor: {
2209     for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i)
2210       Select(Node->getOperand(i));
2211     return;
2212   }
2213
2214   case ISD::CopyToReg: {
2215     Select(N.getOperand(0));
2216     Tmp1 = SelectExpr(N.getOperand(1));
2217     Tmp2 = cast<RegSDNode>(N)->getReg();
2218
2219     if (Tmp1 != Tmp2) {
2220       if(N.getValueType() == MVT::i1) // if a bool, we use pseudocode
2221         BuildMI(BB, IA64::PCMPEQUNC, 3, Tmp2)
2222           .addReg(IA64::r0).addReg(IA64::r0).addReg(Tmp1);
2223                                    // (Tmp1) Tmp2 = cmp.eq.unc(r0,r0)
2224       else
2225         BuildMI(BB, IA64::MOV, 1, Tmp2).addReg(Tmp1);
2226                       // XXX is this the right way 'round? ;)
2227     }
2228     return;
2229   }
2230
2231   case ISD::RET: {
2232
2233   /* what the heck is going on here:
2234
2235 <_sabre_> ret with two operands is obvious: chain and value
2236 <camel_> yep
2237 <_sabre_> ret with 3 values happens when 'expansion' occurs
2238 <_sabre_> e.g. i64 gets split into 2x i32
2239 <camel_> oh right
2240 <_sabre_> you don't have this case on ia64
2241 <camel_> yep
2242 <_sabre_> so the two returned values go into EAX/EDX on ia32
2243 <camel_> ahhh *memories*
2244 <_sabre_> :)
2245 <camel_> ok, thanks :)
2246 <_sabre_> so yeah, everything that has a side effect takes a 'token chain'
2247 <_sabre_> this is the first operand always
2248 <_sabre_> these operand often define chains, they are the last operand
2249 <_sabre_> they are printed as 'ch' if you do DAG.dump()
2250   */
2251
2252     switch (N.getNumOperands()) {
2253     default:
2254       assert(0 && "Unknown return instruction!");
2255     case 2:
2256         Select(N.getOperand(0));
2257         Tmp1 = SelectExpr(N.getOperand(1));
2258       switch (N.getOperand(1).getValueType()) {
2259       default: assert(0 && "All other types should have been promoted!!");
2260                // FIXME: do I need to add support for bools here?
2261                // (return '0' or '1' r8, basically...)
2262                //
2263                // FIXME: need to round floats - 80 bits is bad, the tester
2264                // told me so
2265       case MVT::i64:
2266         // we mark r8 as live on exit up above in LowerArguments()
2267         BuildMI(BB, IA64::MOV, 1, IA64::r8).addReg(Tmp1);
2268         break;
2269       case MVT::f64:
2270         // we mark F8 as live on exit up above in LowerArguments()
2271         BuildMI(BB, IA64::FMOV, 1, IA64::F8).addReg(Tmp1);
2272       }
2273       break;
2274     case 1:
2275       Select(N.getOperand(0));
2276       break;
2277     }
2278     // before returning, restore the ar.pfs register (set by the 'alloc' up top)
2279     BuildMI(BB, IA64::MOV, 1).addReg(IA64::AR_PFS).addReg(IA64Lowering.VirtGPR);
2280     BuildMI(BB, IA64::RET, 0); // and then just emit a 'ret' instruction
2281     return;
2282   }
2283
2284   case ISD::BR: {
2285     Select(N.getOperand(0));
2286     MachineBasicBlock *Dest =
2287       cast<BasicBlockSDNode>(N.getOperand(1))->getBasicBlock();
2288     BuildMI(BB, IA64::BRLCOND_NOTCALL, 1).addReg(IA64::p0).addMBB(Dest);
2289     // XXX HACK! we do _not_ need long branches all the time
2290     return;
2291   }
2292
2293   case ISD::ImplicitDef: {
2294     Select(N.getOperand(0));
2295     BuildMI(BB, IA64::IDEF, 0, cast<RegSDNode>(N)->getReg());
2296     return;
2297   }
2298
2299   case ISD::BRCOND: {
2300     MachineBasicBlock *Dest =
2301       cast<BasicBlockSDNode>(N.getOperand(2))->getBasicBlock();
2302
2303     Select(N.getOperand(0));
2304     Tmp1 = SelectExpr(N.getOperand(1));
2305     BuildMI(BB, IA64::BRLCOND_NOTCALL, 1).addReg(Tmp1).addMBB(Dest);
2306     // XXX HACK! we do _not_ need long branches all the time
2307     return;
2308   }
2309
2310   case ISD::EXTLOAD:
2311   case ISD::ZEXTLOAD:
2312   case ISD::SEXTLOAD:
2313   case ISD::LOAD:
2314   case ISD::TAILCALL:
2315   case ISD::CALL:
2316   case ISD::CopyFromReg:
2317   case ISD::DYNAMIC_STACKALLOC:
2318     SelectExpr(N);
2319     return;
2320
2321   case ISD::TRUNCSTORE:
2322   case ISD::STORE: {
2323       Select(N.getOperand(0));
2324       Tmp1 = SelectExpr(N.getOperand(1)); // value
2325
2326       bool isBool=false;
2327
2328       if(opcode == ISD::STORE) {
2329         switch (N.getOperand(1).getValueType()) {
2330           default: assert(0 && "Cannot store this type!");
2331           case MVT::i1:  Opc = IA64::ST1; isBool=true; break;
2332               // FIXME?: for now, we treat bool loads the same as i8 stores */
2333           case MVT::i8:  Opc = IA64::ST1; break;
2334           case MVT::i16: Opc = IA64::ST2; break;
2335           case MVT::i32: Opc = IA64::ST4; break;
2336           case MVT::i64: Opc = IA64::ST8; break;
2337
2338           case MVT::f32: Opc = IA64::STF4; break;
2339           case MVT::f64: Opc = IA64::STF8; break;
2340         }
2341       } else { // truncstore
2342         switch(cast<VTSDNode>(Node->getOperand(4))->getVT()) {
2343           default: assert(0 && "unknown type in truncstore");
2344           case MVT::i1: Opc = IA64::ST1; isBool=true; break;
2345                         //FIXME: DAG does not promote this load?
2346           case MVT::i8: Opc = IA64::ST1; break;
2347           case MVT::i16: Opc = IA64::ST2; break;
2348           case MVT::i32: Opc = IA64::ST4; break;
2349           case MVT::f32: Opc = IA64::STF4; break;
2350         }
2351       }
2352
2353       if(N.getOperand(2).getOpcode() == ISD::GlobalAddress) {
2354         unsigned dummy = MakeReg(MVT::i64);
2355         unsigned dummy2 = MakeReg(MVT::i64);
2356         BuildMI(BB, IA64::ADD, 2, dummy)
2357           .addGlobalAddress(cast<GlobalAddressSDNode>
2358               (N.getOperand(2))->getGlobal()).addReg(IA64::r1);
2359         BuildMI(BB, IA64::LD8, 1, dummy2).addReg(dummy);
2360
2361         if(!isBool)
2362           BuildMI(BB, Opc, 2).addReg(dummy2).addReg(Tmp1);
2363         else { // we are storing a bool, so emit a little pseudocode
2364                // to store a predicate register as one byte
2365           assert(Opc==IA64::ST1);
2366           unsigned dummy3 = MakeReg(MVT::i64);
2367           unsigned dummy4 = MakeReg(MVT::i64);
2368           BuildMI(BB, IA64::MOV, 1, dummy3).addReg(IA64::r0);
2369           BuildMI(BB, IA64::TPCADDIMM22, 2, dummy4)
2370             .addReg(dummy3).addImm(1).addReg(Tmp1); // if(Tmp1) dummy=0+1;
2371           BuildMI(BB, Opc, 2).addReg(dummy2).addReg(dummy4);
2372         }
2373       } else if(N.getOperand(2).getOpcode() == ISD::FrameIndex) {
2374
2375         // FIXME? (what about bools?)
2376
2377         unsigned dummy = MakeReg(MVT::i64);
2378         BuildMI(BB, IA64::MOV, 1, dummy)
2379           .addFrameIndex(cast<FrameIndexSDNode>(N.getOperand(2))->getIndex());
2380         BuildMI(BB, Opc, 2).addReg(dummy).addReg(Tmp1);
2381       } else { // otherwise
2382         Tmp2 = SelectExpr(N.getOperand(2)); //address
2383         if(!isBool)
2384           BuildMI(BB, Opc, 2).addReg(Tmp2).addReg(Tmp1);
2385         else { // we are storing a bool, so emit a little pseudocode
2386                // to store a predicate register as one byte
2387           assert(Opc==IA64::ST1);
2388           unsigned dummy3 = MakeReg(MVT::i64);
2389           unsigned dummy4 = MakeReg(MVT::i64);
2390           BuildMI(BB, IA64::MOV, 1, dummy3).addReg(IA64::r0);
2391           BuildMI(BB, IA64::TPCADDIMM22, 2, dummy4)
2392             .addReg(dummy3).addImm(1).addReg(Tmp1); // if(Tmp1) dummy=0+1;
2393           BuildMI(BB, Opc, 2).addReg(Tmp2).addReg(dummy4);
2394         }
2395       }
2396     return;
2397   }
2398
2399   case ISD::CALLSEQ_START:
2400   case ISD::CALLSEQ_END: {
2401     Select(N.getOperand(0));
2402     Tmp1 = cast<ConstantSDNode>(N.getOperand(1))->getValue();
2403
2404     Opc = N.getOpcode() == ISD::CALLSEQ_START ? IA64::ADJUSTCALLSTACKDOWN :
2405                                                 IA64::ADJUSTCALLSTACKUP;
2406     BuildMI(BB, Opc, 1).addImm(Tmp1);
2407     return;
2408   }
2409
2410     return;
2411   }
2412   assert(0 && "GAME OVER. INSERT COIN?");
2413 }
2414
2415
2416 /// createIA64PatternInstructionSelector - This pass converts an LLVM function
2417 /// into a machine code representation using pattern matching and a machine
2418 /// description file.
2419 ///
2420 FunctionPass *llvm::createIA64PatternInstructionSelector(TargetMachine &TM) {
2421   return new ISel(TM);
2422 }
2423
2424