lib/Target/IA64/IA64InstrInfo.cpp

   1 //===- IA64InstrInfo.cpp - IA64 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the IA64 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64InstrInfo.h"
  15 #include "IA64.h"
  16 #include "IA64InstrBuilder.h"
  17 #include "llvm/CodeGen/MachineInstrBuilder.h"
  18 #include "llvm/ADT/SmallVector.h"
  19 #include "IA64GenInstrInfo.inc"
  20 using namespace llvm;
  21
  22 IA64InstrInfo::IA64InstrInfo()
  23   : TargetInstrInfoImpl(IA64Insts, sizeof(IA64Insts)/sizeof(IA64Insts[0])),
  24     RI(*this) {
  25 }
  26
  27
  28 bool IA64InstrInfo::isMoveInstr(const MachineInstr& MI,
  29                                unsigned& sourceReg,
  30                                unsigned& destReg) const {
  31   unsigned oc = MI.getOpcode();
  32   if (oc == IA64::MOV || oc == IA64::FMOV) {
  33   // TODO: this doesn't detect predicate moves
  34      assert(MI.getNumOperands() >= 2 &&
  35              /* MI.getOperand(0).isReg() &&
  36              MI.getOperand(1).isReg() && */
  37              "invalid register-register move instruction");
  38      if (MI.getOperand(0).isReg() &&
  39          MI.getOperand(1).isReg()) {
  40        // if both operands of the MOV/FMOV are registers, then
  41        // yes, this is a move instruction
  42        sourceReg = MI.getOperand(1).getReg();
  43        destReg = MI.getOperand(0).getReg();
  44        return true;
  45      }
  46   }
  47   return false; // we don't consider e.g. %regN = MOV <FrameIndex #x> a
  48                 // move instruction
  49 }
  50
  51 unsigned
  52 IA64InstrInfo::InsertBranch(MachineBasicBlock &MBB,MachineBasicBlock *TBB,
  53                             MachineBasicBlock *FBB,
  54                             const SmallVectorImpl<MachineOperand> &Cond)const {
  55   // Can only insert uncond branches so far.
  56   assert(Cond.empty() && !FBB && TBB && "Can only handle uncond branches!");
  57   BuildMI(&MBB, get(IA64::BRL_NOTCALL)).addMBB(TBB);
  58   return 1;
  59 }
  60
  61 bool IA64InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
  62                                    MachineBasicBlock::iterator MI,
  63                                    unsigned DestReg, unsigned SrcReg,
  64                                    const TargetRegisterClass *DestRC,
  65                                    const TargetRegisterClass *SrcRC) const {
  66   if (DestRC != SrcRC) {
  67     // Not yet supported!
  68     return false;
  69   }
  70
  71   if(DestRC == IA64::PRRegisterClass ) // if a bool, we use pseudocode
  72     // (SrcReg) DestReg = cmp.eq.unc(r0, r0)
  73     BuildMI(MBB, MI, get(IA64::PCMPEQUNC), DestReg)
  74       .addReg(IA64::r0).addReg(IA64::r0).addReg(SrcReg);
  75   else // otherwise, MOV works (for both gen. regs and FP regs)
  76     BuildMI(MBB, MI, get(IA64::MOV), DestReg).addReg(SrcReg);
  77
  78   return true;
  79 }
  80
  81 void IA64InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
  82                                            MachineBasicBlock::iterator MI,
  83                                            unsigned SrcReg, bool isKill,
  84                                            int FrameIdx,
  85                                            const TargetRegisterClass *RC) const{
  86
  87   if (RC == IA64::FPRegisterClass) {
  88     BuildMI(MBB, MI, get(IA64::STF_SPILL)).addFrameIndex(FrameIdx)
  89       .addReg(SrcReg, false, false, isKill);
  90   } else if (RC == IA64::GRRegisterClass) {
  91     BuildMI(MBB, MI, get(IA64::ST8)).addFrameIndex(FrameIdx)
  92       .addReg(SrcReg, false, false, isKill);
  93   } else if (RC == IA64::PRRegisterClass) {
  94     /* we use IA64::r2 as a temporary register for doing this hackery. */
  95     // first we load 0:
  96     BuildMI(MBB, MI, get(IA64::MOV), IA64::r2).addReg(IA64::r0);
  97     // then conditionally add 1:
  98     BuildMI(MBB, MI, get(IA64::CADDIMM22), IA64::r2).addReg(IA64::r2)
  99       .addImm(1).addReg(SrcReg, false, false, isKill);
 100     // and then store it to the stack
 101     BuildMI(MBB, MI, get(IA64::ST8)).addFrameIndex(FrameIdx).addReg(IA64::r2);
 102   } else assert(0 &&
 103       "sorry, I don't know how to store this sort of reg in the stack\n");
 104 }
 105
 106 void IA64InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 107                                       bool isKill,
 108                                       SmallVectorImpl<MachineOperand> &Addr,
 109                                       const TargetRegisterClass *RC,
 110                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 111   unsigned Opc = 0;
 112   if (RC == IA64::FPRegisterClass) {
 113     Opc = IA64::STF8;
 114   } else if (RC == IA64::GRRegisterClass) {
 115     Opc = IA64::ST8;
 116   } else if (RC == IA64::PRRegisterClass) {
 117     Opc = IA64::ST1;
 118   } else {
 119     assert(0 &&
 120       "sorry, I don't know how to store this sort of reg\n");
 121   }
 122
 123   MachineInstrBuilder MIB = BuildMI(MF, get(Opc));
 124   for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 125     MachineOperand &MO = Addr[i];
 126     if (MO.isReg())
 127       MIB.addReg(MO.getReg());
 128     else if (MO.isImm())
 129       MIB.addImm(MO.getImm());
 130     else
 131       MIB.addFrameIndex(MO.getIndex());
 132   }
 133   MIB.addReg(SrcReg, false, false, isKill);
 134   NewMIs.push_back(MIB);
 135   return;
 136
 137 }
 138
 139 void IA64InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 140                                             MachineBasicBlock::iterator MI,
 141                                             unsigned DestReg, int FrameIdx,
 142                                             const TargetRegisterClass *RC)const{
 143
 144   if (RC == IA64::FPRegisterClass) {
 145     BuildMI(MBB, MI, get(IA64::LDF_FILL), DestReg).addFrameIndex(FrameIdx);
 146   } else if (RC == IA64::GRRegisterClass) {
 147     BuildMI(MBB, MI, get(IA64::LD8), DestReg).addFrameIndex(FrameIdx);
 148  } else if (RC == IA64::PRRegisterClass) {
 149    // first we load a byte from the stack into r2, our 'predicate hackery'
 150    // scratch reg
 151    BuildMI(MBB, MI, get(IA64::LD8), IA64::r2).addFrameIndex(FrameIdx);
 152    // then we compare it to zero. If it _is_ zero, compare-not-equal to
 153    // r0 gives us 0, which is what we want, so that's nice.
 154    BuildMI(MBB, MI, get(IA64::CMPNE), DestReg).addReg(IA64::r2).addReg(IA64::r0);
 155  } else assert(0 &&
 156      "sorry, I don't know how to load this sort of reg from the stack\n");
 157 }
 158
 159 void IA64InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 160                                        SmallVectorImpl<MachineOperand> &Addr,
 161                                        const TargetRegisterClass *RC,
 162                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 163   unsigned Opc = 0;
 164   if (RC == IA64::FPRegisterClass) {
 165     Opc = IA64::LDF8;
 166   } else if (RC == IA64::GRRegisterClass) {
 167     Opc = IA64::LD8;
 168   } else if (RC == IA64::PRRegisterClass) {
 169     Opc = IA64::LD1;
 170   } else {
 171     assert(0 &&
 172       "sorry, I don't know how to store this sort of reg\n");
 173   }
 174
 175   MachineInstrBuilder MIB = BuildMI(MF, get(Opc), DestReg);
 176   for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 177     MachineOperand &MO = Addr[i];
 178     if (MO.isReg())
 179       MIB.addReg(MO.getReg());
 180     else if (MO.isImm())
 181       MIB.addImm(MO.getImm());
 182     else
 183       MIB.addFrameIndex(MO.getIndex());
 184   }
 185   NewMIs.push_back(MIB);
 186   return;
 187 }