lib/Target/MBlaze/MBlazeInstrInfo.td

   1 //===- MBlazeInstrInfo.td - MBlaze Instruction defs --------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Instruction format superclass
  12 //===----------------------------------------------------------------------===//
  13 include "MBlazeInstrFormats.td"
  14
  15 //===----------------------------------------------------------------------===//
  16 // MBlaze type profiles
  17 //===----------------------------------------------------------------------===//
  18
  19 // def SDTMBlazeSelectCC : SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>]>;
  20 def SDT_MBlazeRet     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  21 def SDT_MBlazeIRet    : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  22 def SDT_MBlazeJmpLink : SDTypeProfile<0, -1, [SDTCisVT<0, i32>]>;
  23 def SDT_MBCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  24 def SDT_MBCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  25
  26 //===----------------------------------------------------------------------===//
  27 // MBlaze specific nodes
  28 //===----------------------------------------------------------------------===//
  29
  30 def MBlazeRet     : SDNode<"MBlazeISD::Ret", SDT_MBlazeRet,
  31                            [SDNPHasChain, SDNPOptInFlag]>;
  32 def MBlazeIRet    : SDNode<"MBlazeISD::IRet", SDT_MBlazeIRet,
  33                            [SDNPHasChain, SDNPOptInFlag]>;
  34
  35 def MBlazeJmpLink : SDNode<"MBlazeISD::JmpLink",SDT_MBlazeJmpLink,
  36                            [SDNPHasChain,SDNPOptInFlag,SDNPOutFlag,
  37                             SDNPVariadic]>;
  38
  39 def MBWrapper   : SDNode<"MBlazeISD::Wrap", SDTIntUnaryOp>;
  40
  41 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MBCallSeqStart,
  42                            [SDNPHasChain, SDNPOutFlag]>;
  43
  44 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MBCallSeqEnd,
  45                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  46
  47 //===----------------------------------------------------------------------===//
  48 // MBlaze Instruction Predicate Definitions.
  49 //===----------------------------------------------------------------------===//
  50 def HasPipe3     : Predicate<"Subtarget.hasPipe3()">;
  51 def HasBarrel    : Predicate<"Subtarget.hasBarrel()">;
  52 def NoBarrel     : Predicate<"!Subtarget.hasBarrel()">;
  53 def HasDiv       : Predicate<"Subtarget.hasDiv()">;
  54 def HasMul       : Predicate<"Subtarget.hasMul()">;
  55 def HasFSL       : Predicate<"Subtarget.hasFSL()">;
  56 def HasEFSL      : Predicate<"Subtarget.hasEFSL()">;
  57 def HasMSRSet    : Predicate<"Subtarget.hasMSRSet()">;
  58 def HasException : Predicate<"Subtarget.hasException()">;
  59 def HasPatCmp    : Predicate<"Subtarget.hasPatCmp()">;
  60 def HasFPU       : Predicate<"Subtarget.hasFPU()">;
  61 def HasESR       : Predicate<"Subtarget.hasESR()">;
  62 def HasPVR       : Predicate<"Subtarget.hasPVR()">;
  63 def HasMul64     : Predicate<"Subtarget.hasMul64()">;
  64 def HasSqrt      : Predicate<"Subtarget.hasSqrt()">;
  65 def HasMMU       : Predicate<"Subtarget.hasMMU()">;
  66
  67 //===----------------------------------------------------------------------===//
  68 // MBlaze Operand, Complex Patterns and Transformations Definitions.
  69 //===----------------------------------------------------------------------===//
  70
  71 def MBlazeMemAsmOperand : AsmOperandClass {
  72   let Name = "Mem";
  73   let SuperClasses = [];
  74 }
  75
  76 def MBlazeFslAsmOperand : AsmOperandClass {
  77   let Name = "Fsl";
  78   let SuperClasses = [];
  79 }
  80
  81 // Instruction operand types
  82 def brtarget    : Operand<OtherVT>;
  83 def calltarget  : Operand<i32>;
  84 def simm16      : Operand<i32>;
  85 def uimm5       : Operand<i32>;
  86 def uimm15      : Operand<i32>;
  87 def fimm        : Operand<f32>;
  88
  89 // Unsigned Operand
  90 def uimm16      : Operand<i32> {
  91   let PrintMethod = "printUnsignedImm";
  92 }
  93
  94 // FSL Operand
  95 def fslimm      : Operand<i32> {
  96   let PrintMethod = "printFSLImm";
  97   let ParserMatchClass = MBlazeFslAsmOperand;
  98 }
  99
 100 // Address operand
 101 def memri : Operand<i32> {
 102   let PrintMethod = "printMemOperand";
 103   let MIOperandInfo = (ops GPR, simm16);
 104   let ParserMatchClass = MBlazeMemAsmOperand;
 105 }
 106
 107 def memrr : Operand<i32> {
 108   let PrintMethod = "printMemOperand";
 109   let MIOperandInfo = (ops GPR, GPR);
 110   let ParserMatchClass = MBlazeMemAsmOperand;
 111 }
 112
 113 // Node immediate fits as 16-bit sign extended on target immediate.
 114 def immSExt16  : PatLeaf<(imm), [{
 115   return (N->getZExtValue() >> 16) == 0;
 116 }]>;
 117
 118 // Node immediate fits as 16-bit zero extended on target immediate.
 119 // The LO16 param means that only the lower 16 bits of the node
 120 // immediate are caught.
 121 // e.g. addiu, sltiu
 122 def immZExt16  : PatLeaf<(imm), [{
 123   return (N->getZExtValue() >> 16) == 0;
 124 }]>;
 125
 126 // FSL immediate field must fit in 4 bits.
 127 def immZExt4 : PatLeaf<(imm), [{
 128   return N->getZExtValue() == ((N->getZExtValue()) & 0xf) ;
 129 }]>;
 130
 131 // shamt field must fit in 5 bits.
 132 def immZExt5 : PatLeaf<(imm), [{
 133   return N->getZExtValue() == ((N->getZExtValue()) & 0x1f) ;
 134 }]>;
 135
 136 // MBlaze Address Mode. SDNode frameindex could possibily be a match
 137 // since load and store instructions from stack used it.
 138 def iaddr : ComplexPattern<i32, 2, "SelectAddrRegImm", [frameindex], []>;
 139 def xaddr : ComplexPattern<i32, 2, "SelectAddrRegReg", [], []>;
 140
 141 //===----------------------------------------------------------------------===//
 142 // Pseudo instructions
 143 //===----------------------------------------------------------------------===//
 144
 145 // As stack alignment is always done with addiu, we need a 16-bit immediate
 146 let Defs = [R1], Uses = [R1] in {
 147 def ADJCALLSTACKDOWN : MBlazePseudo<(outs), (ins simm16:$amt),
 148                                   "#ADJCALLSTACKDOWN $amt",
 149                                   [(callseq_start timm:$amt)]>;
 150 def ADJCALLSTACKUP   : MBlazePseudo<(outs),
 151                                   (ins uimm16:$amt1, simm16:$amt2),
 152                                   "#ADJCALLSTACKUP $amt1",
 153                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 154 }
 155
 156 //===----------------------------------------------------------------------===//
 157 // Instructions specific format
 158 //===----------------------------------------------------------------------===//
 159
 160 //===----------------------------------------------------------------------===//
 161 // Arithmetic Instructions
 162 //===----------------------------------------------------------------------===//
 163 class Arith<bits<6> op, bits<11> flags, string instr_asm, SDNode OpNode,
 164             InstrItinClass itin> :
 165             TA<op, flags, (outs GPR:$dst), (ins GPR:$b, GPR:$c),
 166                !strconcat(instr_asm, "   $dst, $b, $c"),
 167                [(set GPR:$dst, (OpNode GPR:$b, GPR:$c))], itin>;
 168
 169 class ArithI<bits<6> op, string instr_asm, SDNode OpNode,
 170              Operand Od, PatLeaf imm_type> :
 171              TB<op, (outs GPR:$dst), (ins GPR:$b, Od:$c),
 172                 !strconcat(instr_asm, "   $dst, $b, $c"),
 173                 [(set GPR:$dst, (OpNode GPR:$b, imm_type:$c))], IIAlu>;
 174
 175 class ArithI32<bits<6> op, string instr_asm,Operand Od, PatLeaf imm_type> :
 176                TB<op, (outs GPR:$dst), (ins GPR:$b, Od:$c),
 177                   !strconcat(instr_asm, "   $dst, $b, $c"),
 178                   [], IIAlu>;
 179
 180 class ShiftI<bits<6> op, bits<2> flags, string instr_asm, SDNode OpNode,
 181              Operand Od, PatLeaf imm_type> :
 182              SHT<op, flags, (outs GPR:$dst), (ins GPR:$b, Od:$c),
 183                  !strconcat(instr_asm, "   $dst, $b, $c"),
 184                  [(set GPR:$dst, (OpNode GPR:$b, imm_type:$c))], IIAlu>;
 185
 186 class ArithR<bits<6> op, bits<11> flags, string instr_asm, SDNode OpNode,
 187             InstrItinClass itin> :
 188             TAR<op, flags, (outs GPR:$dst), (ins GPR:$b, GPR:$c),
 189                 !strconcat(instr_asm, "   $dst, $c, $b"),
 190                 [(set GPR:$dst, (OpNode GPR:$b, GPR:$c))], itin>;
 191
 192 class ArithRI<bits<6> op, string instr_asm, SDNode OpNode,
 193              Operand Od, PatLeaf imm_type> :
 194              TBR<op, (outs GPR:$dst), (ins Od:$b, GPR:$c),
 195                  !strconcat(instr_asm, "   $dst, $c, $b"),
 196                  [(set GPR:$dst, (OpNode imm_type:$b, GPR:$c))], IIAlu>;
 197
 198 class ArithN<bits<6> op, bits<11> flags, string instr_asm,
 199             InstrItinClass itin> :
 200             TA<op, flags, (outs GPR:$dst), (ins GPR:$b, GPR:$c),
 201                !strconcat(instr_asm, "   $dst, $b, $c"),
 202                [], itin>;
 203
 204 class ArithNI<bits<6> op, string instr_asm,Operand Od, PatLeaf imm_type> :
 205              TB<op, (outs GPR:$dst), (ins GPR:$b, Od:$c),
 206                 !strconcat(instr_asm, "   $dst, $b, $c"),
 207                 [], IIAlu>;
 208
 209 class ArithRN<bits<6> op, bits<11> flags, string instr_asm,
 210             InstrItinClass itin> :
 211             TAR<op, flags, (outs GPR:$dst), (ins GPR:$c, GPR:$b),
 212                 !strconcat(instr_asm, "   $dst, $b, $c"),
 213                 [], itin>;
 214
 215 class ArithRNI<bits<6> op, string instr_asm,Operand Od, PatLeaf imm_type> :
 216              TBR<op, (outs GPR:$dst), (ins Od:$c, GPR:$b),
 217                  !strconcat(instr_asm, "   $dst, $b, $c"),
 218                  [], IIAlu>;
 219
 220 //===----------------------------------------------------------------------===//
 221 // Misc Arithmetic Instructions
 222 //===----------------------------------------------------------------------===//
 223
 224 class Logic<bits<6> op, bits<11> flags, string instr_asm, SDNode OpNode> :
 225             TA<op, flags, (outs GPR:$dst), (ins GPR:$b, GPR:$c),
 226                !strconcat(instr_asm, "   $dst, $b, $c"),
 227                [(set GPR:$dst, (OpNode GPR:$b, GPR:$c))], IIAlu>;
 228
 229 class LogicI<bits<6> op, string instr_asm, SDNode OpNode> :
 230              TB<op, (outs GPR:$dst), (ins GPR:$b, uimm16:$c),
 231                 !strconcat(instr_asm, "   $dst, $b, $c"),
 232                 [(set GPR:$dst, (OpNode GPR:$b, immZExt16:$c))],
 233                 IIAlu>;
 234
 235 class LogicI32<bits<6> op, string instr_asm> :
 236                TB<op, (outs GPR:$dst), (ins GPR:$b, uimm16:$c),
 237                   !strconcat(instr_asm, "   $dst, $b, $c"),
 238                   [], IIAlu>;
 239
 240 class PatCmp<bits<6> op, bits<11> flags, string instr_asm> :
 241              TA<op, flags, (outs GPR:$dst), (ins GPR:$b, GPR:$c),
 242                 !strconcat(instr_asm, "   $dst, $b, $c"),
 243                  [], IIAlu>;
 244
 245 //===----------------------------------------------------------------------===//
 246 // Memory Access Instructions
 247 //===----------------------------------------------------------------------===//
 248 class LoadM<bits<6> op, bits<11> flags, string instr_asm> :
 249             TA<op, flags, (outs GPR:$dst), (ins memrr:$addr),
 250                !strconcat(instr_asm, "   $dst, $addr"),
 251                [], IILoad>;
 252
 253 class LoadMI<bits<6> op, string instr_asm, PatFrag OpNode> :
 254              TB<op, (outs GPR:$dst), (ins memri:$addr),
 255                 !strconcat(instr_asm, "   $dst, $addr"),
 256                 [(set (i32 GPR:$dst), (OpNode iaddr:$addr))], IILoad>;
 257
 258 class StoreM<bits<6> op, bits<11> flags, string instr_asm> :
 259              TA<op, flags, (outs), (ins GPR:$dst, memrr:$addr),
 260                 !strconcat(instr_asm, "   $dst, $addr"),
 261                 [], IIStore>;
 262
 263 class StoreMI<bits<6> op, string instr_asm, PatFrag OpNode> :
 264               TB<op, (outs), (ins GPR:$dst, memri:$addr),
 265                  !strconcat(instr_asm, "   $dst, $addr"),
 266                  [(OpNode (i32 GPR:$dst), iaddr:$addr)], IIStore>;
 267
 268 //===----------------------------------------------------------------------===//
 269 // Branch Instructions
 270 //===----------------------------------------------------------------------===//
 271 class Branch<bits<6> op, bits<5> br, bits<11> flags, string instr_asm> :
 272              TA<op, flags, (outs), (ins GPR:$target),
 273                 !strconcat(instr_asm, "   $target"),
 274                 [], IIBranch> {
 275   let rd = 0x0;
 276   let ra = br;
 277   let Form = FCCR;
 278 }
 279
 280 class BranchI<bits<6> op, bits<5> br, string instr_asm> :
 281               TB<op, (outs), (ins brtarget:$target),
 282                  !strconcat(instr_asm, "   $target"),
 283                  [], IIBranch> {
 284   let rd = 0;
 285   let ra = br;
 286   let Form = FCCI;
 287 }
 288
 289 //===----------------------------------------------------------------------===//
 290 // Branch and Link Instructions
 291 //===----------------------------------------------------------------------===//
 292 class BranchL<bits<6> op, bits<5> br, bits<11> flags, string instr_asm> :
 293               TA<op, flags, (outs), (ins GPR:$link, GPR:$target, variable_ops),
 294                  !strconcat(instr_asm, "   $link, $target"),
 295                  [], IIBranch> {
 296   let ra = br;
 297   let Form = FRCR;
 298 }
 299
 300 class BranchLI<bits<6> op, bits<5> br, string instr_asm> :
 301                TB<op, (outs), (ins GPR:$link, calltarget:$target, variable_ops),
 302                   !strconcat(instr_asm, "   $link, $target"),
 303                   [], IIBranch> {
 304   let ra = br;
 305   let Form = FRCI;
 306 }
 307
 308 //===----------------------------------------------------------------------===//
 309 // Conditional Branch Instructions
 310 //===----------------------------------------------------------------------===//
 311 class BranchC<bits<6> op, bits<5> br, bits<11> flags, string instr_asm> :
 312               TA<op, flags, (outs),
 313                  (ins GPR:$a, GPR:$b),
 314                  !strconcat(instr_asm, "   $a, $b"),
 315                  [], IIBranch> {
 316   let rd = br;
 317   let Form = FCRR;
 318 }
 319
 320 class BranchCI<bits<6> op, bits<5> br, string instr_asm> :
 321                TB<op, (outs), (ins GPR:$a, brtarget:$offset),
 322                   !strconcat(instr_asm, "   $a, $offset"),
 323                   [], IIBranch> {
 324   let rd = br;
 325   let Form = FCRI;
 326 }
 327
 328 //===----------------------------------------------------------------------===//
 329 // MBlaze arithmetic instructions
 330 //===----------------------------------------------------------------------===//
 331
 332 let isCommutable = 1, isAsCheapAsAMove = 1 in {
 333   def ADD    :  Arith<0x00, 0x000, "add    ", addc, IIAlu>;
 334   def ADDC   :  Arith<0x02, 0x000, "addc   ", adde, IIAlu>;
 335   def ADDK   :  Arith<0x04, 0x000, "addk   ", add,  IIAlu>;
 336   def ADDKC  : ArithN<0x06, 0x000, "addkc  ", IIAlu>;
 337   def AND    :  Logic<0x21, 0x000, "and    ", and>;
 338   def OR     :  Logic<0x20, 0x000, "or     ", or>;
 339   def XOR    :  Logic<0x22, 0x000, "xor    ", xor>;
 340   def PCMPBF : PatCmp<0x20, 0x400, "pcmpbf ">;
 341   def PCMPEQ : PatCmp<0x22, 0x400, "pcmpeq ">;
 342   def PCMPNE : PatCmp<0x23, 0x400, "pcmpne ">;
 343 }
 344
 345 let isAsCheapAsAMove = 1 in {
 346   def ANDN   :  ArithN<0x23, 0x000, "andn   ", IIAlu>;
 347   def CMP    :  ArithN<0x05, 0x001, "cmp    ", IIAlu>;
 348   def CMPU   :  ArithN<0x05, 0x003, "cmpu   ", IIAlu>;
 349   def RSUB   :  ArithR<0x01, 0x000, "rsub   ", subc, IIAlu>;
 350   def RSUBC  :  ArithR<0x03, 0x000, "rsubc  ", sube, IIAlu>;
 351   def RSUBK  :  ArithR<0x05, 0x000, "rsubk  ", sub,  IIAlu>;
 352   def RSUBKC : ArithRN<0x07, 0x000, "rsubkc ", IIAlu>;
 353 }
 354
 355 let isCommutable = 1, Predicates=[HasMul] in {
 356   def MUL    : Arith<0x10, 0x000, "mul    ", mul,   IIAlu>;
 357 }
 358
 359 let isCommutable = 1, Predicates=[HasMul,HasMul64] in {
 360   def MULH   : Arith<0x10, 0x001, "mulh   ", mulhs, IIAlu>;
 361   def MULHU  : Arith<0x10, 0x003, "mulhu  ", mulhu, IIAlu>;
 362 }
 363
 364 let Predicates=[HasMul,HasMul64] in {
 365   def MULHSU : ArithN<0x10, 0x002, "mulhsu ", IIAlu>;
 366 }
 367
 368 let Predicates=[HasBarrel] in {
 369   def BSRL   :   Arith<0x11, 0x000, "bsrl   ", srl, IIAlu>;
 370   def BSRA   :   Arith<0x11, 0x200, "bsra   ", sra, IIAlu>;
 371   def BSLL   :   Arith<0x11, 0x400, "bsll   ", shl, IIAlu>;
 372   def BSRLI  :  ShiftI<0x19, 0x0, "bsrli  ", srl, uimm5, immZExt5>;
 373   def BSRAI  :  ShiftI<0x19, 0x1, "bsrai  ", sra, uimm5, immZExt5>;
 374   def BSLLI  :  ShiftI<0x19, 0x2, "bslli  ", shl, uimm5, immZExt5>;
 375 }
 376
 377 let Predicates=[HasDiv] in {
 378   def IDIV   :  ArithR<0x12, 0x000, "idiv   ", sdiv, IIAlu>;
 379   def IDIVU  :  ArithR<0x12, 0x002, "idivu  ", udiv, IIAlu>;
 380 }
 381
 382 //===----------------------------------------------------------------------===//
 383 // MBlaze immediate mode arithmetic instructions
 384 //===----------------------------------------------------------------------===//
 385
 386 let isAsCheapAsAMove = 1 in {
 387   def ADDI    :   ArithI<0x08, "addi   ", addc, simm16, immSExt16>;
 388   def ADDIC   :   ArithI<0x0A, "addic  ", adde, simm16, immSExt16>;
 389   def ADDIK   :   ArithI<0x0C, "addik  ", add,  simm16, immSExt16>;
 390   def ADDIKC  :  ArithNI<0x0E, "addikc ", simm16, immSExt16>;
 391   def RSUBI   :  ArithRI<0x09, "rsubi  ", subc,  simm16, immSExt16>;
 392   def RSUBIC  :  ArithRI<0x0B, "rsubic ", sube, simm16, immSExt16>;
 393   def RSUBIK  :  ArithRI<0x0D, "rsubik ", sub, simm16, immSExt16>;
 394   def RSUBIKC : ArithRNI<0x0F, "rsubikc", simm16, immSExt16>;
 395   def ANDNI   :  ArithNI<0x2B, "andni  ", uimm16, immZExt16>;
 396   def ANDI    :   LogicI<0x29, "andi   ", and>;
 397   def ORI     :   LogicI<0x28, "ori    ", or>;
 398   def XORI    :   LogicI<0x2A, "xori   ", xor>;
 399 }
 400
 401 let Predicates=[HasMul] in {
 402   def MULI    :   ArithI<0x18, "muli   ", mul, simm16, immSExt16>;
 403 }
 404
 405 //===----------------------------------------------------------------------===//
 406 // MBlaze memory access instructions
 407 //===----------------------------------------------------------------------===//
 408
 409 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 410   def LBU  :  LoadM<0x30, 0x000, "lbu    ">;
 411   def LBUR :  LoadM<0x30, 0x200, "lbur   ">;
 412
 413   def LHU  :  LoadM<0x31, 0x000, "lhu    ">;
 414   def LHUR :  LoadM<0x31, 0x200, "lhur   ">;
 415
 416   def LW   :  LoadM<0x32, 0x000, "lw     ">;
 417   def LWR  :  LoadM<0x32, 0x200, "lwr    ">;
 418   def LWX  :  LoadM<0x32, 0x400, "lwx    ">;
 419
 420   def LBUI : LoadMI<0x38, "lbui   ", zextloadi8>;
 421   def LHUI : LoadMI<0x39, "lhui   ", zextloadi16>;
 422   def LWI  : LoadMI<0x3A, "lwi    ", load>;
 423 }
 424
 425   def SB  :  StoreM<0x34, 0x000, "sb     ">;
 426   def SBR :  StoreM<0x34, 0x200, "sbr    ">;
 427
 428   def SH  :  StoreM<0x35, 0x000, "sh     ">;
 429   def SHR :  StoreM<0x35, 0x200, "shr    ">;
 430
 431   def SW  :  StoreM<0x36, 0x000, "sw     ">;
 432   def SWR :  StoreM<0x36, 0x200, "swr    ">;
 433   def SWX :  StoreM<0x36, 0x400, "swx    ">;
 434
 435   def SBI : StoreMI<0x3C, "sbi    ", truncstorei8>;
 436   def SHI : StoreMI<0x3D, "shi    ", truncstorei16>;
 437   def SWI : StoreMI<0x3E, "swi    ", store>;
 438
 439 //===----------------------------------------------------------------------===//
 440 // MBlaze branch instructions
 441 //===----------------------------------------------------------------------===//
 442
 443 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, isBarrier = 1 in {
 444   def BRI    :  BranchI<0x2E, 0x00, "bri    ">;
 445   def BRAI   :  BranchI<0x2E, 0x08, "brai   ">;
 446 }
 447
 448 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1 in {
 449   def BEQI   : BranchCI<0x2F, 0x00, "beqi   ">;
 450   def BNEI   : BranchCI<0x2F, 0x01, "bnei   ">;
 451   def BLTI   : BranchCI<0x2F, 0x02, "blti   ">;
 452   def BLEI   : BranchCI<0x2F, 0x03, "blei   ">;
 453   def BGTI   : BranchCI<0x2F, 0x04, "bgti   ">;
 454   def BGEI   : BranchCI<0x2F, 0x05, "bgei   ">;
 455 }
 456
 457 let isBranch = 1, isIndirectBranch = 1, isTerminator = 1, hasCtrlDep = 1,
 458     isBarrier = 1 in {
 459   def BR     :   Branch<0x26, 0x00, 0x000, "br     ">;
 460   def BRA    :   Branch<0x26, 0x08, 0x000, "bra    ">;
 461 }
 462
 463 let isBranch = 1, isIndirectBranch = 1, isTerminator = 1, hasCtrlDep = 1 in {
 464   def BEQ    :  BranchC<0x27, 0x00, 0x000, "beq    ">;
 465   def BNE    :  BranchC<0x27, 0x01, 0x000, "bne    ">;
 466   def BLT    :  BranchC<0x27, 0x02, 0x000, "blt    ">;
 467   def BLE    :  BranchC<0x27, 0x03, 0x000, "ble    ">;
 468   def BGT    :  BranchC<0x27, 0x04, 0x000, "bgt    ">;
 469   def BGE    :  BranchC<0x27, 0x05, 0x000, "bge    ">;
 470 }
 471
 472 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1, hasCtrlDep = 1,
 473     isBarrier = 1 in {
 474   def BRID   :  BranchI<0x2E, 0x10, "brid   ">;
 475   def BRAID  :  BranchI<0x2E, 0x18, "braid  ">;
 476 }
 477
 478 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1, hasCtrlDep = 1 in {
 479   def BEQID  : BranchCI<0x2F, 0x10, "beqid  ">;
 480   def BNEID  : BranchCI<0x2F, 0x11, "bneid  ">;
 481   def BLTID  : BranchCI<0x2F, 0x12, "bltid  ">;
 482   def BLEID  : BranchCI<0x2F, 0x13, "bleid  ">;
 483   def BGTID  : BranchCI<0x2F, 0x14, "bgtid  ">;
 484   def BGEID  : BranchCI<0x2F, 0x15, "bgeid  ">;
 485 }
 486
 487 let isBranch = 1, isIndirectBranch = 1, isTerminator = 1,
 488     hasDelaySlot = 1, hasCtrlDep = 1, isBarrier = 1 in {
 489   def BRD    :   Branch<0x26, 0x10, 0x000, "brd    ">;
 490   def BRAD   :   Branch<0x26, 0x18, 0x000, "brad   ">;
 491 }
 492
 493 let isBranch = 1, isIndirectBranch = 1, isTerminator = 1,
 494     hasDelaySlot = 1, hasCtrlDep = 1 in {
 495   def BEQD   :  BranchC<0x27, 0x10, 0x000, "beqd   ">;
 496   def BNED   :  BranchC<0x27, 0x11, 0x000, "bned   ">;
 497   def BLTD   :  BranchC<0x27, 0x12, 0x000, "bltd   ">;
 498   def BLED   :  BranchC<0x27, 0x13, 0x000, "bled   ">;
 499   def BGTD   :  BranchC<0x27, 0x14, 0x000, "bgtd   ">;
 500   def BGED   :  BranchC<0x27, 0x15, 0x000, "bged   ">;
 501 }
 502
 503 let isCall =1, hasDelaySlot = 1,
 504     Defs = [R3,R4,R5,R6,R7,R8,R9,R10,R11,R12],
 505     Uses = [R1] in {
 506   def BRLID  : BranchLI<0x2E, 0x14, "brlid  ">;
 507   def BRALID : BranchLI<0x2E, 0x1C, "bralid ">;
 508 }
 509
 510 let isCall = 1, hasDelaySlot = 1,
 511     Defs = [R3,R4,R5,R6,R7,R8,R9,R10,R11,R12],
 512     Uses = [R1] in {
 513   def BRLD   : BranchL<0x26, 0x14, 0x000, "brld   ">;
 514   def BRALD  : BranchL<0x26, 0x1C, 0x000, "brald  ">;
 515 }
 516
 517 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1,
 518     hasCtrlDep=1, rd=0x10, Form=FCRI in {
 519   def RTSD   : TB<0x2D, (outs), (ins GPR:$target, simm16:$imm),
 520                   "rtsd      $target, $imm",
 521                   [],
 522                   IIBranch>;
 523 }
 524
 525 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1,
 526     hasCtrlDep=1, rd=0x11, Form=FCRI in {
 527   def RTID   : TB<0x2D, (outs), (ins GPR:$target, simm16:$imm),
 528                   "rtid      $target, $imm",
 529                   [],
 530                   IIBranch>;
 531 }
 532
 533 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1,
 534     hasCtrlDep=1, rd=0x12, Form=FCRI in {
 535   def RTBD   : TB<0x2D, (outs), (ins GPR:$target, simm16:$imm),
 536                   "rtbd      $target, $imm",
 537                   [],
 538                   IIBranch>;
 539 }
 540
 541 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1,
 542     hasCtrlDep=1, rd=0x14, Form=FCRI in {
 543   def RTED   : TB<0x2D, (outs), (ins GPR:$target, simm16:$imm),
 544                   "rted      $target, $imm",
 545                   [],
 546                   IIBranch>;
 547 }
 548
 549 //===----------------------------------------------------------------------===//
 550 // MBlaze misc instructions
 551 //===----------------------------------------------------------------------===//
 552
 553 let neverHasSideEffects = 1 in {
 554   def NOP :  MBlazeInst< 0x20, FC, (outs), (ins), "nop    ", [], IIAlu>;
 555 }
 556
 557 let usesCustomInserter = 1 in {
 558   def Select_CC : MBlazePseudo<(outs GPR:$dst),
 559     (ins GPR:$T, GPR:$F, GPR:$CMP, i32imm:$CC), // F T reversed
 560     "; SELECT_CC PSEUDO!",
 561     []>;
 562
 563   def ShiftL : MBlazePseudo<(outs GPR:$dst),
 564     (ins GPR:$L, GPR:$R),
 565     "; ShiftL PSEUDO!",
 566     []>;
 567
 568   def ShiftRA : MBlazePseudo<(outs GPR:$dst),
 569     (ins GPR:$L, GPR:$R),
 570     "; ShiftRA PSEUDO!",
 571     []>;
 572
 573   def ShiftRL : MBlazePseudo<(outs GPR:$dst),
 574     (ins GPR:$L, GPR:$R),
 575     "; ShiftRL PSEUDO!",
 576     []>;
 577 }
 578
 579
 580 let rb = 0 in {
 581   def SEXT16 : TA<0x24, 0x061, (outs GPR:$dst), (ins GPR:$src),
 582                   "sext16    $dst, $src", [], IIAlu>;
 583   def SEXT8  : TA<0x24, 0x060, (outs GPR:$dst), (ins GPR:$src),
 584                   "sext8     $dst, $src", [], IIAlu>;
 585   def SRL    : TA<0x24, 0x041, (outs GPR:$dst), (ins GPR:$src),
 586                   "srl       $dst, $src", [], IIAlu>;
 587   def SRA    : TA<0x24, 0x001, (outs GPR:$dst), (ins GPR:$src),
 588                   "sra       $dst, $src", [], IIAlu>;
 589   def SRC    : TA<0x24, 0x021, (outs GPR:$dst), (ins GPR:$src),
 590                   "src       $dst, $src", [], IIAlu>;
 591 }
 592
 593 let isCodeGenOnly=1 in {
 594   def ADDIK32 : ArithI32<0x08, "addik  ", simm16, immSExt16>;
 595   def ORI32   : LogicI32<0x28, "ori    ">;
 596   def BRLID32 : BranchLI<0x2E, 0x14, "brlid  ">;
 597 }
 598
 599 //===----------------------------------------------------------------------===//
 600 // Misc. instructions
 601 //===----------------------------------------------------------------------===//
 602 let Form=FRCS in {
 603   def MFS : SPC<0x25, 0x2, (outs GPR:$dst), (ins SPR:$src),
 604                 "mfs       $dst, $src", [], IIAlu>;
 605 }
 606
 607 let Form=FCRCS in {
 608   def MTS : SPC<0x25, 0x3, (outs SPR:$dst), (ins GPR:$src),
 609                 "mts       $dst, $src", [], IIAlu>;
 610 }
 611
 612 def MSRSET : MSR<0x25, 0x20, (outs GPR:$dst), (ins uimm15:$set),
 613                  "msrset    $dst, $set", [], IIAlu>;
 614
 615 def MSRCLR : MSR<0x25, 0x22, (outs GPR:$dst), (ins uimm15:$clr),
 616                  "msrclr    $dst, $clr", [], IIAlu>;
 617
 618 let rd=0x0, Form=FCRR in {
 619   def WDC  : TA<0x24, 0x64, (outs), (ins GPR:$a, GPR:$b),
 620                 "wdc       $a, $b", [], IIAlu>;
 621   def WDCF : TA<0x24, 0x74, (outs), (ins GPR:$a, GPR:$b),
 622                 "wdc.flush $a, $b", [], IIAlu>;
 623   def WDCC : TA<0x24, 0x66, (outs), (ins GPR:$a, GPR:$b),
 624                 "wdc.clear $a, $b", [], IIAlu>;
 625   def WIC  : TA<0x24, 0x68, (outs), (ins GPR:$a, GPR:$b),
 626                 "wic       $a, $b", [], IIAlu>;
 627 }
 628
 629 def BRK  :  BranchL<0x26, 0x0C, 0x000, "brk    ">;
 630 def BRKI : BranchLI<0x2E, 0x0C, "brki   ">;
 631
 632 def IMM : MBlazeInst<0x2C, FCCI, (outs), (ins simm16:$imm),
 633                      "imm       $imm", [], IIAlu>;
 634
 635 //===----------------------------------------------------------------------===//
 636 //  Arbitrary patterns that map to one or more instructions
 637 //===----------------------------------------------------------------------===//
 638
 639 // Small immediates
 640 def : Pat<(i32 0), (ADD (i32 R0), (i32 R0))>;
 641 def : Pat<(i32 immSExt16:$imm), (ADDIK (i32 R0), imm:$imm)>;
 642 def : Pat<(i32 immZExt16:$imm), (ORI (i32 R0), imm:$imm)>;
 643
 644 // Arbitrary immediates
 645 def : Pat<(i32 imm:$imm), (ADDIK (i32 R0), imm:$imm)>;
 646
 647 // In register sign extension
 648 def : Pat<(sext_inreg GPR:$src, i16), (SEXT16 GPR:$src)>;
 649 def : Pat<(sext_inreg GPR:$src, i8),  (SEXT8 GPR:$src)>;
 650
 651 // Call
 652 def : Pat<(MBlazeJmpLink (i32 tglobaladdr:$dst)),
 653           (BRLID (i32 R15), tglobaladdr:$dst)>;
 654
 655 def : Pat<(MBlazeJmpLink (i32 texternalsym:$dst)),
 656           (BRLID (i32 R15), texternalsym:$dst)>;
 657
 658 def : Pat<(MBlazeJmpLink GPR:$dst),
 659           (BRALD (i32 R15), GPR:$dst)>;
 660
 661 // Shift Instructions
 662 def : Pat<(shl GPR:$L, GPR:$R), (ShiftL GPR:$L, GPR:$R)>;
 663 def : Pat<(sra GPR:$L, GPR:$R), (ShiftRA GPR:$L, GPR:$R)>;
 664 def : Pat<(srl GPR:$L, GPR:$R), (ShiftRL GPR:$L, GPR:$R)>;
 665
 666 // SET_CC operations
 667 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETEQ),
 668           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 669                      (CMP GPR:$R, GPR:$L), 1)>;
 670 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETNE),
 671           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 672                      (CMP GPR:$R, GPR:$L), 2)>;
 673 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETGT),
 674           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 675                      (CMP GPR:$R, GPR:$L), 3)>;
 676 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETLT),
 677           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 678                      (CMP GPR:$R, GPR:$L), 4)>;
 679 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETGE),
 680           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 681                      (CMP GPR:$R, GPR:$L), 5)>;
 682 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETLE),
 683           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 684                      (CMP GPR:$R, GPR:$L), 6)>;
 685 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETUGT),
 686           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 687                      (CMPU GPR:$R, GPR:$L), 3)>;
 688 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETULT),
 689           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 690                      (CMPU GPR:$R, GPR:$L), 4)>;
 691 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETUGE),
 692           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 693                      (CMPU GPR:$R, GPR:$L), 5)>;
 694 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETULE),
 695           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 696                      (CMPU GPR:$R, GPR:$L), 6)>;
 697
 698 // SELECT operations
 699 def : Pat<(select (i32 GPR:$C), (i32 GPR:$T), (i32 GPR:$F)),
 700           (Select_CC GPR:$T, GPR:$F, GPR:$C, 2)>;
 701
 702 // SELECT_CC
 703 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 704                     (i32 GPR:$T), (i32 GPR:$F), SETEQ),
 705           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$R, GPR:$L), 1)>;
 706 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 707                     (i32 GPR:$T), (i32 GPR:$F), SETNE),
 708           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$R, GPR:$L), 2)>;
 709 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 710                     (i32 GPR:$T), (i32 GPR:$F), SETGT),
 711           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$R, GPR:$L), 3)>;
 712 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 713                     (i32 GPR:$T), (i32 GPR:$F), SETLT),
 714           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$R, GPR:$L), 4)>;
 715 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 716                     (i32 GPR:$T), (i32 GPR:$F), SETGE),
 717           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$R, GPR:$L), 5)>;
 718 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 719                     (i32 GPR:$T), (i32 GPR:$F), SETLE),
 720           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$R, GPR:$L), 6)>;
 721 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 722                     (i32 GPR:$T), (i32 GPR:$F), SETUGT),
 723           (Select_CC GPR:$T, GPR:$F, (CMPU GPR:$R, GPR:$L), 3)>;
 724 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 725                     (i32 GPR:$T), (i32 GPR:$F), SETULT),
 726           (Select_CC GPR:$T, GPR:$F, (CMPU GPR:$R, GPR:$L), 4)>;
 727 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 728                     (i32 GPR:$T), (i32 GPR:$F), SETUGE),
 729           (Select_CC GPR:$T, GPR:$F, (CMPU GPR:$R, GPR:$L), 5)>;
 730 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 731                     (i32 GPR:$T), (i32 GPR:$F), SETULE),
 732           (Select_CC GPR:$T, GPR:$F, (CMPU GPR:$R, GPR:$L), 6)>;
 733
 734 // Ret instructions
 735 def : Pat<(MBlazeRet GPR:$target), (RTSD GPR:$target, 0x8)>;
 736 def : Pat<(MBlazeIRet GPR:$target), (RTID GPR:$target, 0x0)>;
 737
 738 // BR instructions
 739 def : Pat<(br bb:$T), (BRID bb:$T)>;
 740 def : Pat<(brind GPR:$T), (BRAD GPR:$T)>;
 741
 742 // BRCOND instructions
 743 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETEQ), bb:$T),
 744           (BEQID (CMP GPR:$R, GPR:$L), bb:$T)>;
 745 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETNE), bb:$T),
 746           (BNEID (CMP GPR:$R, GPR:$L), bb:$T)>;
 747 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETGT), bb:$T),
 748           (BGTID (CMP GPR:$R, GPR:$L), bb:$T)>;
 749 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETLT), bb:$T),
 750           (BLTID (CMP GPR:$R, GPR:$L), bb:$T)>;
 751 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETGE), bb:$T),
 752           (BGEID (CMP GPR:$R, GPR:$L), bb:$T)>;
 753 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETLE), bb:$T),
 754           (BLEID (CMP GPR:$R, GPR:$L), bb:$T)>;
 755 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETUGT), bb:$T),
 756           (BGTID (CMPU GPR:$R, GPR:$L), bb:$T)>;
 757 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETULT), bb:$T),
 758           (BLTID (CMPU GPR:$R, GPR:$L), bb:$T)>;
 759 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETUGE), bb:$T),
 760           (BGEID (CMPU GPR:$R, GPR:$L), bb:$T)>;
 761 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETULE), bb:$T),
 762           (BLEID (CMPU GPR:$R, GPR:$L), bb:$T)>;
 763 def : Pat<(brcond (i32 GPR:$C), bb:$T),
 764           (BNEID GPR:$C, bb:$T)>;
 765
 766 // Jump tables, global addresses, and constant pools
 767 def : Pat<(MBWrapper tglobaladdr:$in), (ORI (i32 R0), tglobaladdr:$in)>;
 768 def : Pat<(MBWrapper tjumptable:$in),  (ORI (i32 R0), tjumptable:$in)>;
 769 def : Pat<(MBWrapper tconstpool:$in),  (ORI (i32 R0), tconstpool:$in)>;
 770
 771 // Misc instructions
 772 def : Pat<(and (i32 GPR:$lh), (not (i32 GPR:$rh))),(ANDN GPR:$lh, GPR:$rh)>;
 773
 774 // Arithmetic with immediates
 775 def : Pat<(add (i32 GPR:$in), imm:$imm),(ADDIK GPR:$in, imm:$imm)>;
 776 def : Pat<(or (i32 GPR:$in), imm:$imm),(ORI GPR:$in, imm:$imm)>;
 777 def : Pat<(xor (i32 GPR:$in), imm:$imm),(XORI GPR:$in, imm:$imm)>;
 778
 779 // Convert any extend loads into zero extend loads
 780 def : Pat<(extloadi8  iaddr:$src), (i32 (LBUI iaddr:$src))>;
 781 def : Pat<(extloadi16 iaddr:$src), (i32 (LHUI iaddr:$src))>;
 782 def : Pat<(extloadi8  xaddr:$src), (i32 (LBU xaddr:$src))>;
 783 def : Pat<(extloadi16 xaddr:$src), (i32 (LHU xaddr:$src))>;
 784
 785 // 32-bit load and store
 786 def : Pat<(store (i32 GPR:$dst), xaddr:$addr), (SW GPR:$dst, xaddr:$addr)>;
 787 def : Pat<(load xaddr:$addr), (i32 (LW xaddr:$addr))>;
 788
 789 // 16-bit load and store
 790 def : Pat<(truncstorei16 (i32 GPR:$dst), xaddr:$addr), (SH GPR:$dst, xaddr:$addr)>;
 791 def : Pat<(zextloadi16 xaddr:$addr), (i32 (LHU xaddr:$addr))>;
 792
 793 // 8-bit load and store
 794 def : Pat<(truncstorei8 (i32 GPR:$dst), xaddr:$addr), (SB GPR:$dst, xaddr:$addr)>;
 795 def : Pat<(zextloadi8 xaddr:$addr), (i32 (LBU xaddr:$addr))>;
 796
 797 // Peepholes
 798 def : Pat<(store (i32 0), iaddr:$dst), (SWI (i32 R0), iaddr:$dst)>;
 799
 800 //===----------------------------------------------------------------------===//
 801 // Floating Point Support
 802 //===----------------------------------------------------------------------===//
 803 include "MBlazeInstrFSL.td"
 804 include "MBlazeInstrFPU.td"