lib/Target/MBlaze/MBlazeInstrInfo.td

   1 //===- MBlazeInstrInfo.td - MBlaze Instruction defs --------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Instruction format superclass
  12 //===----------------------------------------------------------------------===//
  13 include "MBlazeInstrFormats.td"
  14
  15 //===----------------------------------------------------------------------===//
  16 // MBlaze type profiles
  17 //===----------------------------------------------------------------------===//
  18
  19 // def SDTMBlazeSelectCC : SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>]>;
  20 def SDT_MBlazeRet     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  21 def SDT_MBlazeJmpLink : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  22 def SDT_MBCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  23 def SDT_MBCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  24
  25 //===----------------------------------------------------------------------===//
  26 // MBlaze specific nodes
  27 //===----------------------------------------------------------------------===//
  28
  29 def MBlazeRet     : SDNode<"MBlazeISD::Ret", SDT_MBlazeRet,
  30                            [SDNPHasChain, SDNPOptInFlag]>;
  31
  32 def MBlazeJmpLink : SDNode<"MBlazeISD::JmpLink",SDT_MBlazeJmpLink,
  33                            [SDNPHasChain,SDNPOptInFlag,SDNPOutFlag]>;
  34
  35 def MBWrapper   : SDNode<"MBlazeISD::Wrap", SDTIntUnaryOp>;
  36
  37 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MBCallSeqStart,
  38                            [SDNPHasChain, SDNPOutFlag]>;
  39
  40 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MBCallSeqEnd,
  41                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  42
  43 //===----------------------------------------------------------------------===//
  44 // MBlaze Instruction Predicate Definitions.
  45 //===----------------------------------------------------------------------===//
  46 def HasPipe3     : Predicate<"Subtarget.hasPipe3()">;
  47 def HasBarrel    : Predicate<"Subtarget.hasBarrel()">;
  48 def NoBarrel     : Predicate<"!Subtarget.hasBarrel()">;
  49 def HasDiv       : Predicate<"Subtarget.hasDiv()">;
  50 def HasMul       : Predicate<"Subtarget.hasMul()">;
  51 def HasFSL       : Predicate<"Subtarget.hasFSL()">;
  52 def HasEFSL      : Predicate<"Subtarget.hasEFSL()">;
  53 def HasMSRSet    : Predicate<"Subtarget.hasMSRSet()">;
  54 def HasException : Predicate<"Subtarget.hasException()">;
  55 def HasPatCmp    : Predicate<"Subtarget.hasPatCmp()">;
  56 def HasFPU       : Predicate<"Subtarget.hasFPU()">;
  57 def HasESR       : Predicate<"Subtarget.hasESR()">;
  58 def HasPVR       : Predicate<"Subtarget.hasPVR()">;
  59 def HasMul64     : Predicate<"Subtarget.hasMul64()">;
  60 def HasSqrt      : Predicate<"Subtarget.hasSqrt()">;
  61 def HasMMU       : Predicate<"Subtarget.hasMMU()">;
  62
  63 //===----------------------------------------------------------------------===//
  64 // MBlaze Operand, Complex Patterns and Transformations Definitions.
  65 //===----------------------------------------------------------------------===//
  66
  67 def MBlazeMemAsmOperand : AsmOperandClass {
  68   let Name = "Mem";
  69   let SuperClasses = [];
  70 }
  71
  72 def MBlazeFslAsmOperand : AsmOperandClass {
  73   let Name = "Fsl";
  74   let SuperClasses = [];
  75 }
  76
  77 // Instruction operand types
  78 def brtarget    : Operand<OtherVT>;
  79 def calltarget  : Operand<i32>;
  80 def simm16      : Operand<i32>;
  81 def uimm5       : Operand<i32>;
  82 def fimm        : Operand<f32>;
  83
  84 // Unsigned Operand
  85 def uimm16      : Operand<i32> {
  86   let PrintMethod = "printUnsignedImm";
  87 }
  88
  89 // FSL Operand
  90 def fslimm      : Operand<i32> {
  91   let PrintMethod = "printFSLImm";
  92   let ParserMatchClass = MBlazeFslAsmOperand;
  93 }
  94
  95 // Address operand
  96 def memri : Operand<i32> {
  97   let PrintMethod = "printMemOperand";
  98   let MIOperandInfo = (ops simm16, GPR);
  99   let ParserMatchClass = MBlazeMemAsmOperand;
 100 }
 101
 102 def memrr : Operand<i32> {
 103   let PrintMethod = "printMemOperand";
 104   let MIOperandInfo = (ops GPR, GPR);
 105   let ParserMatchClass = MBlazeMemAsmOperand;
 106 }
 107
 108 // Node immediate fits as 16-bit sign extended on target immediate.
 109 def immSExt16  : PatLeaf<(imm), [{
 110   return (N->getZExtValue() >> 16) == 0;
 111 }]>;
 112
 113 // Node immediate fits as 16-bit zero extended on target immediate.
 114 // The LO16 param means that only the lower 16 bits of the node
 115 // immediate are caught.
 116 // e.g. addiu, sltiu
 117 def immZExt16  : PatLeaf<(imm), [{
 118   return (N->getZExtValue() >> 16) == 0;
 119 }]>;
 120
 121 // FSL immediate field must fit in 4 bits.
 122 def immZExt4 : PatLeaf<(imm), [{
 123   return N->getZExtValue() == ((N->getZExtValue()) & 0xf) ;
 124 }]>;
 125
 126 // shamt field must fit in 5 bits.
 127 def immZExt5 : PatLeaf<(imm), [{
 128   return N->getZExtValue() == ((N->getZExtValue()) & 0x1f) ;
 129 }]>;
 130
 131 // MBlaze Address Mode. SDNode frameindex could possibily be a match
 132 // since load and store instructions from stack used it.
 133 def iaddr : ComplexPattern<i32, 2, "SelectAddrRegImm", [frameindex], []>;
 134 def xaddr : ComplexPattern<i32, 2, "SelectAddrRegReg", [], []>;
 135
 136 //===----------------------------------------------------------------------===//
 137 // Pseudo instructions
 138 //===----------------------------------------------------------------------===//
 139
 140 // As stack alignment is always done with addiu, we need a 16-bit immediate
 141 let Defs = [R1], Uses = [R1] in {
 142 def ADJCALLSTACKDOWN : MBlazePseudo<(outs), (ins simm16:$amt),
 143                                   "#ADJCALLSTACKDOWN $amt",
 144                                   [(callseq_start timm:$amt)]>;
 145 def ADJCALLSTACKUP   : MBlazePseudo<(outs),
 146                                   (ins uimm16:$amt1, simm16:$amt2),
 147                                   "#ADJCALLSTACKUP $amt1",
 148                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 149 }
 150
 151 //===----------------------------------------------------------------------===//
 152 // Instructions specific format
 153 //===----------------------------------------------------------------------===//
 154
 155 //===----------------------------------------------------------------------===//
 156 // Arithmetic Instructions
 157 //===----------------------------------------------------------------------===//
 158 class Arith<bits<6> op, bits<11> flags, string instr_asm, SDNode OpNode,
 159             InstrItinClass itin> :
 160             TA<op, flags, (outs GPR:$dst), (ins GPR:$b, GPR:$c),
 161                !strconcat(instr_asm, "   $dst, $b, $c"),
 162                [(set GPR:$dst, (OpNode GPR:$b, GPR:$c))], itin>;
 163
 164 class ArithI<bits<6> op, string instr_asm, SDNode OpNode,
 165              Operand Od, PatLeaf imm_type> :
 166              TB<op, (outs GPR:$dst), (ins GPR:$b, Od:$c),
 167                 !strconcat(instr_asm, "   $dst, $b, $c"),
 168                 [(set GPR:$dst, (OpNode GPR:$b, imm_type:$c))], IIAlu>;
 169
 170 class ArithR<bits<6> op, bits<11> flags, string instr_asm, SDNode OpNode,
 171             InstrItinClass itin> :
 172             TA<op, flags, (outs GPR:$dst), (ins GPR:$c, GPR:$b),
 173                 !strconcat(instr_asm, "   $dst, $c, $b"),
 174                 [(set GPR:$dst, (OpNode GPR:$b, GPR:$c))], itin>;
 175
 176 class ArithRI<bits<6> op, string instr_asm, SDNode OpNode,
 177              Operand Od, PatLeaf imm_type> :
 178              TBR<op, (outs GPR:$dst), (ins Od:$b, GPR:$c),
 179                  !strconcat(instr_asm, "   $dst, $c, $b"),
 180                  [(set GPR:$dst, (OpNode imm_type:$b, GPR:$c))], IIAlu>;
 181
 182 class ArithN<bits<6> op, bits<11> flags, string instr_asm,
 183             InstrItinClass itin> :
 184             TA<op, flags, (outs GPR:$dst), (ins GPR:$b, GPR:$c),
 185                !strconcat(instr_asm, "   $dst, $b, $c"),
 186                [], itin>;
 187
 188 class ArithNI<bits<6> op, string instr_asm,Operand Od, PatLeaf imm_type> :
 189              TB<op, (outs GPR:$dst), (ins GPR:$b, Od:$c),
 190                 !strconcat(instr_asm, "   $dst, $b, $c"),
 191                 [], IIAlu>;
 192
 193 class ArithRN<bits<6> op, bits<11> flags, string instr_asm,
 194             InstrItinClass itin> :
 195             TA<op, flags, (outs GPR:$dst), (ins GPR:$c, GPR:$b),
 196                !strconcat(instr_asm, "   $dst, $b, $c"),
 197                [], itin>;
 198
 199 class ArithRNI<bits<6> op, string instr_asm,Operand Od, PatLeaf imm_type> :
 200              TB<op, (outs GPR:$dst), (ins Od:$c, GPR:$b),
 201                 !strconcat(instr_asm, "   $dst, $b, $c"),
 202                 [], IIAlu>;
 203
 204 //===----------------------------------------------------------------------===//
 205 // Misc Arithmetic Instructions
 206 //===----------------------------------------------------------------------===//
 207
 208 class Logic<bits<6> op, bits<11> flags, string instr_asm, SDNode OpNode> :
 209             TA<op, flags, (outs GPR:$dst), (ins GPR:$b, GPR:$c),
 210                !strconcat(instr_asm, "   $dst, $b, $c"),
 211                [(set GPR:$dst, (OpNode GPR:$b, GPR:$c))], IIAlu>;
 212
 213 class LogicI<bits<6> op, string instr_asm, SDNode OpNode> :
 214              TB<op, (outs GPR:$dst), (ins GPR:$b, uimm16:$c),
 215                 !strconcat(instr_asm, "   $dst, $b, $c"),
 216                 [(set GPR:$dst, (OpNode GPR:$b, immZExt16:$c))],
 217                 IIAlu>;
 218
 219 class PatCmp<bits<6> op, bits<11> flags, string instr_asm> :
 220              TA<op, flags, (outs GPR:$dst), (ins GPR:$b, GPR:$c),
 221                 !strconcat(instr_asm, "   $dst, $b, $c"),
 222                  [], IIAlu>;
 223
 224 //===----------------------------------------------------------------------===//
 225 // Memory Access Instructions
 226 //===----------------------------------------------------------------------===//
 227 class LoadM<bits<6> op, string instr_asm, PatFrag OpNode> :
 228             TA<op, 0x000, (outs GPR:$dst), (ins memrr:$addr),
 229                !strconcat(instr_asm, "   $dst, $addr"),
 230                [(set (i32 GPR:$dst), (OpNode xaddr:$addr))], IILoad>;
 231
 232 class LoadW<bits<6> op, bits<11> flags, string instr_asm> :
 233             TA<op, flags, (outs GPR:$dst), (ins memrr:$addr),
 234                !strconcat(instr_asm, "   $dst, $addr"),
 235                [], IILoad>;
 236
 237 class LoadMI<bits<6> op, string instr_asm, PatFrag OpNode> :
 238              TBR<op, (outs GPR:$dst), (ins memri:$addr),
 239                  !strconcat(instr_asm, "   $dst, $addr"),
 240                  [(set (i32 GPR:$dst), (OpNode iaddr:$addr))], IILoad>;
 241
 242 class StoreM<bits<6> op, string instr_asm, PatFrag OpNode> :
 243              TA<op, 0x000, (outs), (ins GPR:$dst, memrr:$addr),
 244                 !strconcat(instr_asm, "   $dst, $addr"),
 245                 [(OpNode (i32 GPR:$dst), xaddr:$addr)], IIStore>;
 246
 247 class StoreW<bits<6> op, bits<11> flags, string instr_asm> :
 248              TA<op, flags, (outs), (ins GPR:$dst, memrr:$addr),
 249                 !strconcat(instr_asm, "   $dst, $addr"),
 250                 [], IIStore>;
 251
 252 class StoreMI<bits<6> op, string instr_asm, PatFrag OpNode> :
 253               TBR<op, (outs), (ins GPR:$dst, memri:$addr),
 254                   !strconcat(instr_asm, "   $dst, $addr"),
 255                   [(OpNode (i32 GPR:$dst), iaddr:$addr)], IIStore>;
 256
 257 //===----------------------------------------------------------------------===//
 258 // Branch Instructions
 259 //===----------------------------------------------------------------------===//
 260 class Branch<bits<6> op, bits<5> br, bits<11> flags, string instr_asm> :
 261              TA<op, flags, (outs), (ins GPR:$target),
 262                 !strconcat(instr_asm, "   $target"),
 263                 [], IIBranch> {
 264   let rd = 0x0;
 265   let ra = br;
 266   let Form = FCCR;
 267 }
 268
 269 class BranchI<bits<6> op, bits<5> br, string instr_asm> :
 270               TB<op, (outs), (ins brtarget:$target),
 271                  !strconcat(instr_asm, "   $target"),
 272                  [], IIBranch> {
 273   let rd = 0;
 274   let ra = br;
 275   let Form = FCCI;
 276 }
 277
 278 //===----------------------------------------------------------------------===//
 279 // Branch and Link Instructions
 280 //===----------------------------------------------------------------------===//
 281 class BranchL<bits<6> op, bits<5> br, bits<11> flags, string instr_asm> :
 282               TA<op, flags, (outs), (ins GPR:$link, GPR:$target),
 283                  !strconcat(instr_asm, "   $link, $target"),
 284                  [], IIBranch> {
 285   let ra = br;
 286   let Form = FRCR;
 287 }
 288
 289 class BranchLI<bits<6> op, bits<5> br, string instr_asm> :
 290                TB<op, (outs), (ins GPR:$link, calltarget:$target),
 291                   !strconcat(instr_asm, "   $link, $target"),
 292                   [], IIBranch> {
 293   let ra = br;
 294   let Form = FRCI;
 295 }
 296
 297 //===----------------------------------------------------------------------===//
 298 // Conditional Branch Instructions
 299 //===----------------------------------------------------------------------===//
 300 class BranchC<bits<6> op, bits<5> br, bits<11> flags, string instr_asm> :
 301               TA<op, flags, (outs),
 302                  (ins GPR:$a, GPR:$b),
 303                  !strconcat(instr_asm, "   $a, $b"),
 304                  [], IIBranch> {
 305   let rd = br;
 306   let Form = FCRR;
 307 }
 308
 309 class BranchCI<bits<6> op, bits<5> br, string instr_asm> :
 310                TB<op, (outs), (ins GPR:$a, brtarget:$offset),
 311                   !strconcat(instr_asm, "   $a, $offset"),
 312                   [], IIBranch> {
 313   let rd = br;
 314   let Form = FCRI;
 315 }
 316
 317 //===----------------------------------------------------------------------===//
 318 // MBlaze arithmetic instructions
 319 //===----------------------------------------------------------------------===//
 320
 321 let isCommutable = 1, isAsCheapAsAMove = 1 in {
 322   def ADD    :  Arith<0x00, 0x000, "add    ", add,  IIAlu>;
 323   def ADDC   :  Arith<0x02, 0x000, "addc   ", adde, IIAlu>;
 324   def ADDK   :  Arith<0x04, 0x000, "addk   ", addc, IIAlu>;
 325   def ADDKC  : ArithN<0x06, 0x000, "addkc  ", IIAlu>;
 326   def AND    :  Logic<0x21, 0x000, "and    ", and>;
 327   def OR     :  Logic<0x20, 0x000, "or     ", or>;
 328   def XOR    :  Logic<0x22, 0x000, "xor    ", xor>;
 329   def PCMPBF : PatCmp<0x20, 0x400, "pcmpbf ">;
 330   def PCMPEQ : PatCmp<0x23, 0x400, "pcmpeq ">;
 331   def PCMPNE : PatCmp<0x22, 0x400, "pcmpne ">;
 332 }
 333
 334 let isAsCheapAsAMove = 1 in {
 335   def ANDN   :  ArithN<0x23, 0x000, "andn   ", IIAlu>;
 336   def CMP    :  ArithN<0x05, 0x001, "cmp    ", IIAlu>;
 337   def CMPU   :  ArithN<0x05, 0x003, "cmpu   ", IIAlu>;
 338   def RSUB   :  ArithR<0x01, 0x000, "rsub   ", sub,  IIAlu>;
 339   def RSUBC  :  ArithR<0x03, 0x000, "rsubc  ", sube, IIAlu>;
 340   def RSUBK  :  ArithR<0x05, 0x000, "rsubk  ", subc, IIAlu>;
 341   def RSUBKC : ArithRN<0x07, 0x000, "rsubkc ", IIAlu>;
 342 }
 343
 344 let isCommutable = 1, Predicates=[HasMul] in {
 345   def MUL    : Arith<0x10, 0x000, "mul    ", mul,   IIAlu>;
 346 }
 347
 348 let isCommutable = 1, Predicates=[HasMul,HasMul64] in {
 349   def MULH   : Arith<0x10, 0x001, "mulh   ", mulhs, IIAlu>;
 350   def MULHU  : Arith<0x10, 0x003, "mulhu  ", mulhu, IIAlu>;
 351 }
 352
 353 let Predicates=[HasMul,HasMul64] in {
 354   def MULHSU : ArithN<0x10, 0x002, "mulhsu ", IIAlu>;
 355 }
 356
 357 let Predicates=[HasBarrel] in {
 358   def BSRL   :   Arith<0x11, 0x000, "bsrl   ", srl, IIAlu>;
 359   def BSRA   :   Arith<0x11, 0x200, "bsra   ", sra, IIAlu>;
 360   def BSLL   :   Arith<0x11, 0x400, "bsll   ", shl, IIAlu>;
 361   def BSRLI  :  ArithI<0x11, "bsrli  ", srl, uimm5, immZExt5>;
 362   def BSRAI  :  ArithI<0x11, "bsrai  ", sra, uimm5, immZExt5>;
 363   def BSLLI  :  ArithI<0x11, "bslli  ", shl, uimm5, immZExt5>;
 364 }
 365
 366 let Predicates=[HasDiv] in {
 367   def IDIV   :  Arith<0x12, 0x000, "idiv   ", sdiv, IIAlu>;
 368   def IDIVU  :  Arith<0x12, 0x002, "idivu  ", udiv, IIAlu>;
 369 }
 370
 371 //===----------------------------------------------------------------------===//
 372 // MBlaze immediate mode arithmetic instructions
 373 //===----------------------------------------------------------------------===//
 374
 375 let isAsCheapAsAMove = 1 in {
 376   def ADDI    :   ArithI<0x08, "addi   ", add,  simm16, immSExt16>;
 377   def ADDIC   :  ArithNI<0x0A, "addic  ", simm16, immSExt16>;
 378   def ADDIK   :  ArithNI<0x0C, "addik  ", simm16, immSExt16>;
 379   def ADDIKC  :   ArithI<0x0E, "addikc ", addc, simm16, immSExt16>;
 380   def RSUBI   :  ArithRI<0x09, "rsubi  ", sub,  simm16, immSExt16>;
 381   def RSUBIC  : ArithRNI<0x0B, "rsubi  ", simm16, immSExt16>;
 382   def RSUBIK  : ArithRNI<0x0E, "rsubic ", simm16, immSExt16>;
 383   def RSUBIKC :  ArithRI<0x0F, "rsubikc", subc, simm16, immSExt16>;
 384   def ANDNI   :  ArithNI<0x2B, "andni  ", uimm16, immZExt16>;
 385   def ANDI    :   LogicI<0x29, "andi   ", and>;
 386   def ORI     :   LogicI<0x28, "ori    ", or>;
 387   def XORI    :   LogicI<0x2A, "xori   ", xor>;
 388 }
 389
 390 let Predicates=[HasMul] in {
 391   def MULI    :   ArithI<0x18, "muli   ", mul, simm16, immSExt16>;
 392 }
 393
 394 //===----------------------------------------------------------------------===//
 395 // MBlaze memory access instructions
 396 //===----------------------------------------------------------------------===//
 397
 398 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 399   def LBU  :  LoadM<0x30, "lbu    ", zextloadi8>;
 400   def LHU  :  LoadM<0x31, "lhu    ", zextloadi16>;
 401
 402   def LW   :  LoadW<0x32, 0x0, "lw     ">;
 403   def LWR  :  LoadW<0x32, 0x2, "lwr    ">;
 404   def LWX  :  LoadW<0x32, 0x4, "lwx    ">;
 405
 406   def LBUI : LoadMI<0x38, "lbui   ", zextloadi8>;
 407   def LHUI : LoadMI<0x39, "lhui   ", zextloadi16>;
 408   def LWI  : LoadMI<0x3A, "lwi    ", load>;
 409 }
 410
 411   def SB  :  StoreM<0x34, "sb     ", truncstorei8>;
 412   def SH  :  StoreM<0x35, "sh     ", truncstorei16>;
 413
 414   def SW  :  StoreW<0x36, 0x0, "sw     ">;
 415   def SWR :  StoreW<0x36, 0x2, "swr    ">;
 416   def SWX :  StoreW<0x36, 0x4, "swx    ">;
 417
 418   def SBI : StoreMI<0x3C, "sbi    ", truncstorei8>;
 419   def SHI : StoreMI<0x3D, "shi    ", truncstorei16>;
 420   def SWI : StoreMI<0x3E, "swi    ", store>;
 421
 422 //===----------------------------------------------------------------------===//
 423 // MBlaze branch instructions
 424 //===----------------------------------------------------------------------===//
 425
 426 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, isBarrier = 1 in {
 427   def BRI    :  BranchI<0x2E, 0x00, "bri    ">;
 428   def BRAI   :  BranchI<0x2E, 0x08, "brai   ">;
 429 }
 430
 431 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1 in {
 432   def BEQI   : BranchCI<0x2F, 0x00, "beqi   ">;
 433   def BNEI   : BranchCI<0x2F, 0x01, "bnei   ">;
 434   def BLTI   : BranchCI<0x2F, 0x02, "blti   ">;
 435   def BLEI   : BranchCI<0x2F, 0x03, "blei   ">;
 436   def BGTI   : BranchCI<0x2F, 0x04, "bgti   ">;
 437   def BGEI   : BranchCI<0x2F, 0x05, "bgei   ">;
 438 }
 439
 440 let isBranch = 1, isIndirectBranch = 1, isTerminator = 1, hasCtrlDep = 1,
 441     isBarrier = 1 in {
 442   def BR     :   Branch<0x26, 0x00, 0x000, "br     ">;
 443   def BRA    :   Branch<0x26, 0x08, 0x000, "bra    ">;
 444 }
 445
 446 let isBranch = 1, isIndirectBranch = 1, isTerminator = 1, hasCtrlDep = 1 in {
 447   def BEQ    :  BranchC<0x27, 0x00, 0x000, "beq    ">;
 448   def BNE    :  BranchC<0x27, 0x01, 0x000, "bne    ">;
 449   def BLT    :  BranchC<0x27, 0x02, 0x000, "blt    ">;
 450   def BLE    :  BranchC<0x27, 0x03, 0x000, "ble    ">;
 451   def BGT    :  BranchC<0x27, 0x04, 0x000, "bgt    ">;
 452   def BGE    :  BranchC<0x27, 0x05, 0x000, "bge    ">;
 453 }
 454
 455 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1, hasCtrlDep = 1,
 456     isBarrier = 1 in {
 457   def BRID   :  BranchI<0x2E, 0x10, "brid   ">;
 458   def BRAID  :  BranchI<0x2E, 0x18, "braid  ">;
 459 }
 460
 461 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1, hasCtrlDep = 1 in {
 462   def BEQID  : BranchCI<0x2F, 0x10, "beqid  ">;
 463   def BNEID  : BranchCI<0x2F, 0x11, "bneid  ">;
 464   def BLTID  : BranchCI<0x2F, 0x12, "bltid  ">;
 465   def BLEID  : BranchCI<0x2F, 0x13, "bleid  ">;
 466   def BGTID  : BranchCI<0x2F, 0x14, "bgtid  ">;
 467   def BGEID  : BranchCI<0x2F, 0x15, "bgeid  ">;
 468 }
 469
 470 let isBranch = 1, isIndirectBranch = 1, isTerminator = 1,
 471     hasDelaySlot = 1, hasCtrlDep = 1, isBarrier = 1 in {
 472   def BRD    :   Branch<0x26, 0x10, 0x000, "brd    ">;
 473   def BRAD   :   Branch<0x26, 0x18, 0x000, "brad   ">;
 474 }
 475
 476 let isBranch = 1, isIndirectBranch = 1, isTerminator = 1,
 477     hasDelaySlot = 1, hasCtrlDep = 1 in {
 478   def BEQD   :  BranchC<0x27, 0x10, 0x000, "beqd   ">;
 479   def BNED   :  BranchC<0x27, 0x11, 0x000, "bned   ">;
 480   def BLTD   :  BranchC<0x27, 0x12, 0x000, "bltd   ">;
 481   def BLED   :  BranchC<0x27, 0x13, 0x000, "bled   ">;
 482   def BGTD   :  BranchC<0x27, 0x14, 0x000, "bgtd   ">;
 483   def BGED   :  BranchC<0x27, 0x15, 0x000, "bged   ">;
 484 }
 485
 486 let isCall = 1, hasDelaySlot = 1, hasCtrlDep = 1, isBarrier = 1,
 487     Defs = [R3,R4,R5,R6,R7,R8,R9,R10,R11,R12],
 488     Uses = [R1,R5,R6,R7,R8,R9,R10] in {
 489   def BRLID  : BranchLI<0x2E, 0x14, "brlid  ">;
 490   def BRALID : BranchLI<0x2E, 0x1C, "bralid ">;
 491 }
 492
 493 let isCall = 1, hasDelaySlot = 1, hasCtrlDep = 1, isIndirectBranch = 1,
 494     isBarrier = 1,
 495     Defs = [R3,R4,R5,R6,R7,R8,R9,R10,R11,R12],
 496     Uses = [R1,R5,R6,R7,R8,R9,R10] in {
 497   def BRLD   : BranchL<0x26, 0x14, 0x000, "brld   ">;
 498   def BRALD  : BranchL<0x26, 0x1C, 0x000, "brald  ">;
 499 }
 500
 501 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1,
 502     hasCtrlDep=1, rd=0x10, Form=FCRI in {
 503   def RTSD   : TB<0x2D, (outs), (ins GPR:$target, simm16:$imm),
 504                   "rtsd      $target, $imm",
 505                   [],
 506                   IIBranch>;
 507 }
 508
 509 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1,
 510     hasCtrlDep=1, rd=0x11, Form=FCRI in {
 511   def RTID   : TB<0x2D, (outs), (ins GPR:$target, simm16:$imm),
 512                   "rtid      $target, $imm",
 513                   [],
 514                   IIBranch>;
 515 }
 516
 517 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1,
 518     hasCtrlDep=1, rd=0x12, Form=FCRI in {
 519   def RTBD   : TB<0x2D, (outs), (ins GPR:$target, simm16:$imm),
 520                   "rtbd      $target, $imm",
 521                   [],
 522                   IIBranch>;
 523 }
 524
 525 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1,
 526     hasCtrlDep=1, rd=0x14, Form=FCRI in {
 527   def RTED   : TB<0x2D, (outs), (ins GPR:$target, simm16:$imm),
 528                   "rted      $target, $imm",
 529                   [],
 530                   IIBranch>;
 531 }
 532
 533 //===----------------------------------------------------------------------===//
 534 // MBlaze misc instructions
 535 //===----------------------------------------------------------------------===//
 536
 537 let neverHasSideEffects = 1 in {
 538   def NOP :  MBlazeInst< 0x20, FC, (outs), (ins), "nop    ", [], IIAlu>;
 539 }
 540
 541 let usesCustomInserter = 1 in {
 542   def Select_CC : MBlazePseudo<(outs GPR:$dst),
 543     (ins GPR:$T, GPR:$F, GPR:$CMP, i32imm:$CC),
 544     "; SELECT_CC PSEUDO!",
 545     []>;
 546
 547   def ShiftL : MBlazePseudo<(outs GPR:$dst),
 548     (ins GPR:$L, GPR:$R),
 549     "; ShiftL PSEUDO!",
 550     []>;
 551
 552   def ShiftRA : MBlazePseudo<(outs GPR:$dst),
 553     (ins GPR:$L, GPR:$R),
 554     "; ShiftRA PSEUDO!",
 555     []>;
 556
 557   def ShiftRL : MBlazePseudo<(outs GPR:$dst),
 558     (ins GPR:$L, GPR:$R),
 559     "; ShiftRL PSEUDO!",
 560     []>;
 561 }
 562
 563
 564 let rb = 0 in {
 565   def SEXT16 : TA<0x24, 0x061, (outs GPR:$dst), (ins GPR:$src),
 566                   "sext16    $dst, $src", [], IIAlu>;
 567   def SEXT8  : TA<0x24, 0x060, (outs GPR:$dst), (ins GPR:$src),
 568                   "sext8     $dst, $src", [], IIAlu>;
 569   def SRL    : TA<0x24, 0x041, (outs GPR:$dst), (ins GPR:$src),
 570                   "srl       $dst, $src", [], IIAlu>;
 571   def SRA    : TA<0x24, 0x001, (outs GPR:$dst), (ins GPR:$src),
 572                   "sra       $dst, $src", [], IIAlu>;
 573   def SRC    : TA<0x24, 0x021, (outs GPR:$dst), (ins GPR:$src),
 574                   "src       $dst, $src", [], IIAlu>;
 575 }
 576
 577 let opcode=0x08, isCodeGenOnly=1 in {
 578   def LEA_ADDI : TB<0x08, (outs GPR:$dst), (ins memri:$addr),
 579                     "addi     $dst, ${addr:stackloc}",
 580                     [(set GPR:$dst, iaddr:$addr)], IIAlu>;
 581 }
 582
 583 //===----------------------------------------------------------------------===//
 584 // Misc. instructions
 585 //===----------------------------------------------------------------------===//
 586 def MFS : MBlazeInst<0x25, FPseudo, (outs), (ins), "mfs", [], IIAlu> {
 587 }
 588
 589 def MTS : MBlazeInst<0x25, FPseudo, (outs), (ins), "mts", [], IIAlu> {
 590 }
 591
 592 def MSRSET : MBlazeInst<0x25, FPseudo, (outs), (ins), "msrset", [], IIAlu> {
 593 }
 594
 595 def MSRCLR : MBlazeInst<0x25, FPseudo, (outs), (ins), "msrclr", [], IIAlu> {
 596 }
 597
 598 let rd=0x0, Form=FCRR in {
 599   def WDC  : TA<0x24, 0x64, (outs), (ins GPR:$a, GPR:$b),
 600                 "wdc       $a, $b", [], IIAlu>;
 601   def WDCF : TA<0x24, 0x74, (outs), (ins GPR:$a, GPR:$b),
 602                 "wdc.flush $a, $b", [], IIAlu>;
 603   def WDCC : TA<0x24, 0x66, (outs), (ins GPR:$a, GPR:$b),
 604                 "wdc.clear $a, $b", [], IIAlu>;
 605   def WIC  : TA<0x24, 0x68, (outs), (ins GPR:$a, GPR:$b),
 606                 "wic       $a, $b", [], IIAlu>;
 607 }
 608
 609 def BRK  :  Branch<0x26, 0x0C, 0x000, "brk    ">;
 610 def BRKI : BranchI<0x2E, 0x0C, "brki   ">;
 611
 612 def IMM : MBlazeInst<0x2C, FCCI, (outs), (ins simm16:$imm),
 613                      "imm       $imm", [], IIAlu>;
 614
 615 //===----------------------------------------------------------------------===//
 616 //  Arbitrary patterns that map to one or more instructions
 617 //===----------------------------------------------------------------------===//
 618
 619 // Small immediates
 620 def : Pat<(i32 0), (ADD (i32 R0), (i32 R0))>;
 621 def : Pat<(i32 immSExt16:$imm), (ADDI (i32 R0), imm:$imm)>;
 622 def : Pat<(i32 immZExt16:$imm), (ORI (i32 R0), imm:$imm)>;
 623
 624 // Arbitrary immediates
 625 def : Pat<(i32 imm:$imm), (ADDI (i32 R0), imm:$imm)>;
 626
 627 // In register sign extension
 628 def : Pat<(sext_inreg GPR:$src, i16), (SEXT16 GPR:$src)>;
 629 def : Pat<(sext_inreg GPR:$src, i8),  (SEXT8 GPR:$src)>;
 630
 631 // Call
 632 def : Pat<(MBlazeJmpLink (i32 tglobaladdr:$dst)),
 633           (BRLID (i32 R15), tglobaladdr:$dst)>;
 634
 635 def : Pat<(MBlazeJmpLink (i32 texternalsym:$dst)),
 636           (BRLID (i32 R15), texternalsym:$dst)>;
 637
 638 def : Pat<(MBlazeJmpLink GPR:$dst),
 639           (BRLD (i32 R15), GPR:$dst)>;
 640
 641 // Shift Instructions
 642 def : Pat<(shl GPR:$L, GPR:$R), (ShiftL GPR:$L, GPR:$R)>;
 643 def : Pat<(sra GPR:$L, GPR:$R), (ShiftRA GPR:$L, GPR:$R)>;
 644 def : Pat<(srl GPR:$L, GPR:$R), (ShiftRL GPR:$L, GPR:$R)>;
 645
 646 // SET_CC operations
 647 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETEQ),
 648           (Select_CC (ADDI (i32 R0), 1), (ADDI (i32 R0), 0),
 649                      (CMP GPR:$L, GPR:$R), 1)>;
 650 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETNE),
 651           (Select_CC (ADDI (i32 R0), 1), (ADDI (i32 R0), 0),
 652                      (CMP GPR:$L, GPR:$R), 2)>;
 653 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETGT),
 654           (Select_CC (ADDI (i32 R0), 1), (ADDI (i32 R0), 0),
 655                      (CMP GPR:$L, GPR:$R), 3)>;
 656 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETLT),
 657           (Select_CC (ADDI (i32 R0), 1), (ADDI (i32 R0), 0),
 658                      (CMP GPR:$L, GPR:$R), 4)>;
 659 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETGE),
 660           (Select_CC (ADDI (i32 R0), 1), (ADDI (i32 R0), 0),
 661                      (CMP GPR:$L, GPR:$R), 5)>;
 662 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETLE),
 663           (Select_CC (ADDI (i32 R0), 1), (ADDI (i32 R0), 0),
 664                      (CMP GPR:$L, GPR:$R), 6)>;
 665 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETUGT),
 666           (Select_CC (ADDI (i32 R0), 1), (ADDI (i32 R0), 0),
 667                      (CMPU GPR:$L, GPR:$R), 3)>;
 668 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETULT),
 669           (Select_CC (ADDI (i32 R0), 1), (ADDI (i32 R0), 0),
 670                      (CMPU GPR:$L, GPR:$R), 4)>;
 671 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETUGE),
 672           (Select_CC (ADDI (i32 R0), 1), (ADDI (i32 R0), 0),
 673                      (CMPU GPR:$L, GPR:$R), 5)>;
 674 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETULE),
 675           (Select_CC (ADDI (i32 R0), 1), (ADDI (i32 R0), 0),
 676                      (CMPU GPR:$L, GPR:$R), 6)>;
 677
 678 // SELECT operations
 679 def : Pat<(select (i32 GPR:$C), (i32 GPR:$T), (i32 GPR:$F)),
 680           (Select_CC GPR:$T, GPR:$F, GPR:$C, 2)>;
 681
 682 // SELECT_CC
 683 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 684                     (i32 GPR:$T), (i32 GPR:$F), SETEQ),
 685           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$L, GPR:$R), 1)>;
 686 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 687                     (i32 GPR:$T), (i32 GPR:$F), SETNE),
 688           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$L, GPR:$R), 2)>;
 689 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 690                     (i32 GPR:$T), (i32 GPR:$F), SETGT),
 691           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$L, GPR:$R), 3)>;
 692 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 693                     (i32 GPR:$T), (i32 GPR:$F), SETLT),
 694           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$L, GPR:$R), 4)>;
 695 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 696                     (i32 GPR:$T), (i32 GPR:$F), SETGE),
 697           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$L, GPR:$R), 5)>;
 698 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 699                     (i32 GPR:$T), (i32 GPR:$F), SETLE),
 700           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$L, GPR:$R), 6)>;
 701 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 702                     (i32 GPR:$T), (i32 GPR:$F), SETUGT),
 703           (Select_CC GPR:$T, GPR:$F, (CMPU GPR:$L, GPR:$R), 3)>;
 704 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 705                     (i32 GPR:$T), (i32 GPR:$F), SETULT),
 706           (Select_CC GPR:$T, GPR:$F, (CMPU GPR:$L, GPR:$R), 4)>;
 707 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 708                     (i32 GPR:$T), (i32 GPR:$F), SETUGE),
 709           (Select_CC GPR:$T, GPR:$F, (CMPU GPR:$L, GPR:$R), 5)>;
 710 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 711                     (i32 GPR:$T), (i32 GPR:$F), SETULE),
 712           (Select_CC GPR:$T, GPR:$F, (CMPU GPR:$L, GPR:$R), 6)>;
 713
 714 // Ret instructions
 715 def : Pat<(MBlazeRet GPR:$target), (RTSD GPR:$target, 0x8)>;
 716
 717 // BR instructions
 718 def : Pat<(br bb:$T), (BRID bb:$T)>;
 719 def : Pat<(brind GPR:$T), (BRD GPR:$T)>;
 720
 721 // BRCOND instructions
 722 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETEQ), bb:$T),
 723           (BEQID (CMP GPR:$R, GPR:$L), bb:$T)>;
 724 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETNE), bb:$T),
 725           (BNEID (CMP GPR:$R, GPR:$L), bb:$T)>;
 726 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETGT), bb:$T),
 727           (BGTID (CMP GPR:$R, GPR:$L), bb:$T)>;
 728 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETLT), bb:$T),
 729           (BLTID (CMP GPR:$R, GPR:$L), bb:$T)>;
 730 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETGE), bb:$T),
 731           (BGEID (CMP GPR:$R, GPR:$L), bb:$T)>;
 732 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETLE), bb:$T),
 733           (BLEID (CMP GPR:$R, GPR:$L), bb:$T)>;
 734 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETUGT), bb:$T),
 735           (BGTID (CMPU GPR:$R, GPR:$L), bb:$T)>;
 736 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETULT), bb:$T),
 737           (BLTID (CMPU GPR:$R, GPR:$L), bb:$T)>;
 738 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETUGE), bb:$T),
 739           (BGEID (CMPU GPR:$R, GPR:$L), bb:$T)>;
 740 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETULE), bb:$T),
 741           (BLEID (CMPU GPR:$R, GPR:$L), bb:$T)>;
 742 def : Pat<(brcond (i32 GPR:$C), bb:$T),
 743           (BNEID GPR:$C, bb:$T)>;
 744
 745 // Jump tables, global addresses, and constant pools
 746 def : Pat<(MBWrapper tglobaladdr:$in), (ORI (i32 R0), tglobaladdr:$in)>;
 747 def : Pat<(MBWrapper tjumptable:$in),  (ORI (i32 R0), tjumptable:$in)>;
 748 def : Pat<(MBWrapper tconstpool:$in),  (ORI (i32 R0), tconstpool:$in)>;
 749
 750 // Misc instructions
 751 def : Pat<(and (i32 GPR:$lh), (not (i32 GPR:$rh))),(ANDN GPR:$lh, GPR:$rh)>;
 752
 753 // Arithmetic with immediates
 754 def : Pat<(add (i32 GPR:$in), imm:$imm),(ADDI GPR:$in, imm:$imm)>;
 755 def : Pat<(or (i32 GPR:$in), imm:$imm),(ORI GPR:$in, imm:$imm)>;
 756 def : Pat<(xor (i32 GPR:$in), imm:$imm),(XORI GPR:$in, imm:$imm)>;
 757
 758 // Convert any extend loads into zero extend loads
 759 def : Pat<(extloadi8  iaddr:$src), (i32 (LBUI iaddr:$src))>;
 760 def : Pat<(extloadi16 iaddr:$src), (i32 (LHUI iaddr:$src))>;
 761 def : Pat<(extloadi8  xaddr:$src), (i32 (LBU xaddr:$src))>;
 762 def : Pat<(extloadi16 xaddr:$src), (i32 (LHU xaddr:$src))>;
 763
 764 // 32-bit load and store
 765 def : Pat<(store (i32 GPR:$dst), xaddr:$addr), (SW GPR:$dst, xaddr:$addr)>;
 766 def : Pat<(load xaddr:$addr), (i32 (LW xaddr:$addr))>;
 767
 768 // Peepholes
 769 def : Pat<(store (i32 0), iaddr:$dst), (SWI (i32 R0), iaddr:$dst)>;
 770
 771 //===----------------------------------------------------------------------===//
 772 // Floating Point Support
 773 //===----------------------------------------------------------------------===//
 774 include "MBlazeInstrFSL.td"
 775 include "MBlazeInstrFPU.td"