lib/Target/MSP430/MSP430ISelLowering.cpp

   1 //===-- MSP430ISelLowering.cpp - MSP430 DAG Lowering Implementation  ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the MSP430TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "msp430-lower"
  15
  16 #include "MSP430ISelLowering.h"
  17 #include "MSP430.h"
  18 #include "MSP430MachineFunctionInfo.h"
  19 #include "MSP430TargetMachine.h"
  20 #include "MSP430Subtarget.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/CallingConv.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/GlobalAlias.h"
  27 #include "llvm/CodeGen/CallingConvLower.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineFunction.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/CodeGen/SelectionDAGISel.h"
  33 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  34 #include "llvm/CodeGen/ValueTypes.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Support/ErrorHandling.h"
  38 #include "llvm/Support/raw_ostream.h"
  39 #include "llvm/ADT/VectorExtras.h"
  40 using namespace llvm;
  41
  42 typedef enum {
  43   NoHWMult,
  44   HWMultIntr,
  45   HWMultNoIntr
  46 } HWMultUseMode;
  47
  48 static cl::opt<HWMultUseMode>
  49 HWMultMode("msp430-hwmult-mode",
  50            cl::desc("Hardware multiplier use mode"),
  51            cl::init(HWMultNoIntr),
  52            cl::values(
  53              clEnumValN(NoHWMult, "no",
  54                 "Do not use hardware multiplier"),
  55              clEnumValN(HWMultIntr, "interrupts",
  56                 "Assume hardware multiplier can be used inside interrupts"),
  57              clEnumValN(HWMultNoIntr, "use",
  58                 "Assume hardware multiplier cannot be used inside interrupts"),
  59              clEnumValEnd));
  60
  61 MSP430TargetLowering::MSP430TargetLowering(MSP430TargetMachine &tm) :
  62   TargetLowering(tm, new TargetLoweringObjectFileELF()),
  63   Subtarget(*tm.getSubtargetImpl()), TM(tm) {
  64
  65   TD = getTargetData();
  66
  67   // Set up the register classes.
  68   addRegisterClass(MVT::i8,  MSP430::GR8RegisterClass);
  69   addRegisterClass(MVT::i16, MSP430::GR16RegisterClass);
  70
  71   // Compute derived properties from the register classes
  72   computeRegisterProperties();
  73
  74   // Provide all sorts of operation actions
  75
  76   // Division is expensive
  77   setIntDivIsCheap(false);
  78
  79   setStackPointerRegisterToSaveRestore(MSP430::SPW);
  80   setBooleanContents(ZeroOrOneBooleanContent);
  81   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
  82
  83   // We have post-incremented loads / stores.
  84   setIndexedLoadAction(ISD::POST_INC, MVT::i8, Legal);
  85   setIndexedLoadAction(ISD::POST_INC, MVT::i16, Legal);
  86
  87   setLoadExtAction(ISD::EXTLOAD,  MVT::i1,  Promote);
  88   setLoadExtAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  89   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  90   setLoadExtAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  91   setLoadExtAction(ISD::SEXTLOAD, MVT::i16, Expand);
  92
  93   // We don't have any truncstores
  94   setTruncStoreAction(MVT::i16, MVT::i8, Expand);
  95
  96   setOperationAction(ISD::SRA,              MVT::i8,    Custom);
  97   setOperationAction(ISD::SHL,              MVT::i8,    Custom);
  98   setOperationAction(ISD::SRL,              MVT::i8,    Custom);
  99   setOperationAction(ISD::SRA,              MVT::i16,   Custom);
 100   setOperationAction(ISD::SHL,              MVT::i16,   Custom);
 101   setOperationAction(ISD::SRL,              MVT::i16,   Custom);
 102   setOperationAction(ISD::ROTL,             MVT::i8,    Expand);
 103   setOperationAction(ISD::ROTR,             MVT::i8,    Expand);
 104   setOperationAction(ISD::ROTL,             MVT::i16,   Expand);
 105   setOperationAction(ISD::ROTR,             MVT::i16,   Expand);
 106   setOperationAction(ISD::GlobalAddress,    MVT::i16,   Custom);
 107   setOperationAction(ISD::ExternalSymbol,   MVT::i16,   Custom);
 108   setOperationAction(ISD::BlockAddress,     MVT::i16,   Custom);
 109   setOperationAction(ISD::BR_JT,            MVT::Other, Expand);
 110   setOperationAction(ISD::BR_CC,            MVT::i8,    Custom);
 111   setOperationAction(ISD::BR_CC,            MVT::i16,   Custom);
 112   setOperationAction(ISD::BRCOND,           MVT::Other, Expand);
 113   setOperationAction(ISD::SETCC,            MVT::i8,    Custom);
 114   setOperationAction(ISD::SETCC,            MVT::i16,   Custom);
 115   setOperationAction(ISD::SELECT,           MVT::i8,    Expand);
 116   setOperationAction(ISD::SELECT,           MVT::i16,   Expand);
 117   setOperationAction(ISD::SELECT_CC,        MVT::i8,    Custom);
 118   setOperationAction(ISD::SELECT_CC,        MVT::i16,   Custom);
 119   setOperationAction(ISD::SIGN_EXTEND,      MVT::i16,   Custom);
 120   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i8, Expand);
 121   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i16, Expand);
 122
 123   setOperationAction(ISD::CTTZ,             MVT::i8,    Expand);
 124   setOperationAction(ISD::CTTZ,             MVT::i16,   Expand);
 125   setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::i8,    Expand);
 126   setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::i16,   Expand);
 127   setOperationAction(ISD::CTLZ,             MVT::i8,    Expand);
 128   setOperationAction(ISD::CTLZ,             MVT::i16,   Expand);
 129   setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::i8,    Expand);
 130   setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::i16,   Expand);
 131   setOperationAction(ISD::CTPOP,            MVT::i8,    Expand);
 132   setOperationAction(ISD::CTPOP,            MVT::i16,   Expand);
 133
 134   setOperationAction(ISD::SHL_PARTS,        MVT::i8,    Expand);
 135   setOperationAction(ISD::SHL_PARTS,        MVT::i16,   Expand);
 136   setOperationAction(ISD::SRL_PARTS,        MVT::i8,    Expand);
 137   setOperationAction(ISD::SRL_PARTS,        MVT::i16,   Expand);
 138   setOperationAction(ISD::SRA_PARTS,        MVT::i8,    Expand);
 139   setOperationAction(ISD::SRA_PARTS,        MVT::i16,   Expand);
 140
 141   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1,   Expand);
 142
 143   // FIXME: Implement efficiently multiplication by a constant
 144   setOperationAction(ISD::MUL,              MVT::i8,    Expand);
 145   setOperationAction(ISD::MULHS,            MVT::i8,    Expand);
 146   setOperationAction(ISD::MULHU,            MVT::i8,    Expand);
 147   setOperationAction(ISD::SMUL_LOHI,        MVT::i8,    Expand);
 148   setOperationAction(ISD::UMUL_LOHI,        MVT::i8,    Expand);
 149   setOperationAction(ISD::MUL,              MVT::i16,   Expand);
 150   setOperationAction(ISD::MULHS,            MVT::i16,   Expand);
 151   setOperationAction(ISD::MULHU,            MVT::i16,   Expand);
 152   setOperationAction(ISD::SMUL_LOHI,        MVT::i16,   Expand);
 153   setOperationAction(ISD::UMUL_LOHI,        MVT::i16,   Expand);
 154
 155   setOperationAction(ISD::UDIV,             MVT::i8,    Expand);
 156   setOperationAction(ISD::UDIVREM,          MVT::i8,    Expand);
 157   setOperationAction(ISD::UREM,             MVT::i8,    Expand);
 158   setOperationAction(ISD::SDIV,             MVT::i8,    Expand);
 159   setOperationAction(ISD::SDIVREM,          MVT::i8,    Expand);
 160   setOperationAction(ISD::SREM,             MVT::i8,    Expand);
 161   setOperationAction(ISD::UDIV,             MVT::i16,   Expand);
 162   setOperationAction(ISD::UDIVREM,          MVT::i16,   Expand);
 163   setOperationAction(ISD::UREM,             MVT::i16,   Expand);
 164   setOperationAction(ISD::SDIV,             MVT::i16,   Expand);
 165   setOperationAction(ISD::SDIVREM,          MVT::i16,   Expand);
 166   setOperationAction(ISD::SREM,             MVT::i16,   Expand);
 167
 168   // Libcalls names.
 169   if (HWMultMode == HWMultIntr) {
 170     setLibcallName(RTLIB::MUL_I8,  "__mulqi3hw");
 171     setLibcallName(RTLIB::MUL_I16, "__mulhi3hw");
 172   } else if (HWMultMode == HWMultNoIntr) {
 173     setLibcallName(RTLIB::MUL_I8,  "__mulqi3hw_noint");
 174     setLibcallName(RTLIB::MUL_I16, "__mulhi3hw_noint");
 175   }
 176
 177   setMinFunctionAlignment(1);
 178   setPrefFunctionAlignment(2);
 179 }
 180
 181 SDValue MSP430TargetLowering::LowerOperation(SDValue Op,
 182                                              SelectionDAG &DAG) const {
 183   switch (Op.getOpcode()) {
 184   case ISD::SHL: // FALLTHROUGH
 185   case ISD::SRL:
 186   case ISD::SRA:              return LowerShifts(Op, DAG);
 187   case ISD::GlobalAddress:    return LowerGlobalAddress(Op, DAG);
 188   case ISD::BlockAddress:     return LowerBlockAddress(Op, DAG);
 189   case ISD::ExternalSymbol:   return LowerExternalSymbol(Op, DAG);
 190   case ISD::SETCC:            return LowerSETCC(Op, DAG);
 191   case ISD::BR_CC:            return LowerBR_CC(Op, DAG);
 192   case ISD::SELECT_CC:        return LowerSELECT_CC(Op, DAG);
 193   case ISD::SIGN_EXTEND:      return LowerSIGN_EXTEND(Op, DAG);
 194   case ISD::RETURNADDR:       return LowerRETURNADDR(Op, DAG);
 195   case ISD::FRAMEADDR:        return LowerFRAMEADDR(Op, DAG);
 196   default:
 197     llvm_unreachable("unimplemented operand");
 198     return SDValue();
 199   }
 200 }
 201
 202 //===----------------------------------------------------------------------===//
 203 //                       MSP430 Inline Assembly Support
 204 //===----------------------------------------------------------------------===//
 205
 206 /// getConstraintType - Given a constraint letter, return the type of
 207 /// constraint it is for this target.
 208 TargetLowering::ConstraintType
 209 MSP430TargetLowering::getConstraintType(const std::string &Constraint) const {
 210   if (Constraint.size() == 1) {
 211     switch (Constraint[0]) {
 212     case 'r':
 213       return C_RegisterClass;
 214     default:
 215       break;
 216     }
 217   }
 218   return TargetLowering::getConstraintType(Constraint);
 219 }
 220
 221 std::pair<unsigned, const TargetRegisterClass*>
 222 MSP430TargetLowering::
 223 getRegForInlineAsmConstraint(const std::string &Constraint,
 224                              EVT VT) const {
 225   if (Constraint.size() == 1) {
 226     // GCC Constraint Letters
 227     switch (Constraint[0]) {
 228     default: break;
 229     case 'r':   // GENERAL_REGS
 230       if (VT == MVT::i8)
 231         return std::make_pair(0U, MSP430::GR8RegisterClass);
 232
 233       return std::make_pair(0U, MSP430::GR16RegisterClass);
 234     }
 235   }
 236
 237   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
 238 }
 239
 240 //===----------------------------------------------------------------------===//
 241 //                      Calling Convention Implementation
 242 //===----------------------------------------------------------------------===//
 243
 244 #include "MSP430GenCallingConv.inc"
 245
 246 SDValue
 247 MSP430TargetLowering::LowerFormalArguments(SDValue Chain,
 248                                            CallingConv::ID CallConv,
 249                                            bool isVarArg,
 250                                            const SmallVectorImpl<ISD::InputArg>
 251                                              &Ins,
 252                                            DebugLoc dl,
 253                                            SelectionDAG &DAG,
 254                                            SmallVectorImpl<SDValue> &InVals)
 255                                              const {
 256
 257   switch (CallConv) {
 258   default:
 259     llvm_unreachable("Unsupported calling convention");
 260   case CallingConv::C:
 261   case CallingConv::Fast:
 262     return LowerCCCArguments(Chain, CallConv, isVarArg, Ins, dl, DAG, InVals);
 263   case CallingConv::MSP430_INTR:
 264    if (Ins.empty())
 265      return Chain;
 266    else {
 267     report_fatal_error("ISRs cannot have arguments");
 268     return SDValue();
 269    }
 270   }
 271 }
 272
 273 SDValue
 274 MSP430TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 275                                 CallingConv::ID CallConv, bool isVarArg,
 276                                 bool &isTailCall,
 277                                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 278                                 const SmallVectorImpl<SDValue> &OutVals,
 279                                 const SmallVectorImpl<ISD::InputArg> &Ins,
 280                                 DebugLoc dl, SelectionDAG &DAG,
 281                                 SmallVectorImpl<SDValue> &InVals) const {
 282   // MSP430 target does not yet support tail call optimization.
 283   isTailCall = false;
 284
 285   switch (CallConv) {
 286   default:
 287     llvm_unreachable("Unsupported calling convention");
 288   case CallingConv::Fast:
 289   case CallingConv::C:
 290     return LowerCCCCallTo(Chain, Callee, CallConv, isVarArg, isTailCall,
 291                           Outs, OutVals, Ins, dl, DAG, InVals);
 292   case CallingConv::MSP430_INTR:
 293     report_fatal_error("ISRs cannot be called directly");
 294     return SDValue();
 295   }
 296 }
 297
 298 /// LowerCCCArguments - transform physical registers into virtual registers and
 299 /// generate load operations for arguments places on the stack.
 300 // FIXME: struct return stuff
 301 // FIXME: varargs
 302 SDValue
 303 MSP430TargetLowering::LowerCCCArguments(SDValue Chain,
 304                                         CallingConv::ID CallConv,
 305                                         bool isVarArg,
 306                                         const SmallVectorImpl<ISD::InputArg>
 307                                           &Ins,
 308                                         DebugLoc dl,
 309                                         SelectionDAG &DAG,
 310                                         SmallVectorImpl<SDValue> &InVals)
 311                                           const {
 312   MachineFunction &MF = DAG.getMachineFunction();
 313   MachineFrameInfo *MFI = MF.getFrameInfo();
 314   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 315
 316   // Assign locations to all of the incoming arguments.
 317   SmallVector<CCValAssign, 16> ArgLocs;
 318   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 319                  getTargetMachine(), ArgLocs, *DAG.getContext());
 320   CCInfo.AnalyzeFormalArguments(Ins, CC_MSP430);
 321
 322   assert(!isVarArg && "Varargs not supported yet");
 323
 324   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 325     CCValAssign &VA = ArgLocs[i];
 326     if (VA.isRegLoc()) {
 327       // Arguments passed in registers
 328       EVT RegVT = VA.getLocVT();
 329       switch (RegVT.getSimpleVT().SimpleTy) {
 330       default:
 331         {
 332 #ifndef NDEBUG
 333           errs() << "LowerFormalArguments Unhandled argument type: "
 334                << RegVT.getSimpleVT().SimpleTy << "\n";
 335 #endif
 336           llvm_unreachable(0);
 337         }
 338       case MVT::i16:
 339         unsigned VReg =
 340           RegInfo.createVirtualRegister(MSP430::GR16RegisterClass);
 341         RegInfo.addLiveIn(VA.getLocReg(), VReg);
 342         SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, VReg, RegVT);
 343
 344         // If this is an 8-bit value, it is really passed promoted to 16
 345         // bits. Insert an assert[sz]ext to capture this, then truncate to the
 346         // right size.
 347         if (VA.getLocInfo() == CCValAssign::SExt)
 348           ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
 349                                  DAG.getValueType(VA.getValVT()));
 350         else if (VA.getLocInfo() == CCValAssign::ZExt)
 351           ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
 352                                  DAG.getValueType(VA.getValVT()));
 353
 354         if (VA.getLocInfo() != CCValAssign::Full)
 355           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
 356
 357         InVals.push_back(ArgValue);
 358       }
 359     } else {
 360       // Sanity check
 361       assert(VA.isMemLoc());
 362       // Load the argument to a virtual register
 363       unsigned ObjSize = VA.getLocVT().getSizeInBits()/8;
 364       if (ObjSize > 2) {
 365         errs() << "LowerFormalArguments Unhandled argument type: "
 366              << EVT(VA.getLocVT()).getEVTString()
 367              << "\n";
 368       }
 369       // Create the frame index object for this incoming parameter...
 370       int FI = MFI->CreateFixedObject(ObjSize, VA.getLocMemOffset(), true);
 371
 372       // Create the SelectionDAG nodes corresponding to a load
 373       //from this parameter
 374       SDValue FIN = DAG.getFrameIndex(FI, MVT::i16);
 375       InVals.push_back(DAG.getLoad(VA.getLocVT(), dl, Chain, FIN,
 376                                    MachinePointerInfo::getFixedStack(FI),
 377                                    false, false, false, 0));
 378     }
 379   }
 380
 381   return Chain;
 382 }
 383
 384 SDValue
 385 MSP430TargetLowering::LowerReturn(SDValue Chain,
 386                                   CallingConv::ID CallConv, bool isVarArg,
 387                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 388                                   const SmallVectorImpl<SDValue> &OutVals,
 389                                   DebugLoc dl, SelectionDAG &DAG) const {
 390
 391   // CCValAssign - represent the assignment of the return value to a location
 392   SmallVector<CCValAssign, 16> RVLocs;
 393
 394   // ISRs cannot return any value.
 395   if (CallConv == CallingConv::MSP430_INTR && !Outs.empty()) {
 396     report_fatal_error("ISRs cannot return any value");
 397     return SDValue();
 398   }
 399
 400   // CCState - Info about the registers and stack slot.
 401   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 402                  getTargetMachine(), RVLocs, *DAG.getContext());
 403
 404   // Analize return values.
 405   CCInfo.AnalyzeReturn(Outs, RetCC_MSP430);
 406
 407   // If this is the first return lowered for this function, add the regs to the
 408   // liveout set for the function.
 409   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 410     for (unsigned i = 0; i != RVLocs.size(); ++i)
 411       if (RVLocs[i].isRegLoc())
 412         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
 413   }
 414
 415   SDValue Flag;
 416
 417   // Copy the result values into the output registers.
 418   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 419     CCValAssign &VA = RVLocs[i];
 420     assert(VA.isRegLoc() && "Can only return in registers!");
 421
 422     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
 423                              OutVals[i], Flag);
 424
 425     // Guarantee that all emitted copies are stuck together,
 426     // avoiding something bad.
 427     Flag = Chain.getValue(1);
 428   }
 429
 430   unsigned Opc = (CallConv == CallingConv::MSP430_INTR ?
 431                   MSP430ISD::RETI_FLAG : MSP430ISD::RET_FLAG);
 432
 433   if (Flag.getNode())
 434     return DAG.getNode(Opc, dl, MVT::Other, Chain, Flag);
 435
 436   // Return Void
 437   return DAG.getNode(Opc, dl, MVT::Other, Chain);
 438 }
 439
 440 /// LowerCCCCallTo - functions arguments are copied from virtual regs to
 441 /// (physical regs)/(stack frame), CALLSEQ_START and CALLSEQ_END are emitted.
 442 /// TODO: sret.
 443 SDValue
 444 MSP430TargetLowering::LowerCCCCallTo(SDValue Chain, SDValue Callee,
 445                                      CallingConv::ID CallConv, bool isVarArg,
 446                                      bool isTailCall,
 447                                      const SmallVectorImpl<ISD::OutputArg>
 448                                        &Outs,
 449                                      const SmallVectorImpl<SDValue> &OutVals,
 450                                      const SmallVectorImpl<ISD::InputArg> &Ins,
 451                                      DebugLoc dl, SelectionDAG &DAG,
 452                                      SmallVectorImpl<SDValue> &InVals) const {
 453   // Analyze operands of the call, assigning locations to each operand.
 454   SmallVector<CCValAssign, 16> ArgLocs;
 455   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 456                  getTargetMachine(), ArgLocs, *DAG.getContext());
 457
 458   CCInfo.AnalyzeCallOperands(Outs, CC_MSP430);
 459
 460   // Get a count of how many bytes are to be pushed on the stack.
 461   unsigned NumBytes = CCInfo.getNextStackOffset();
 462
 463   Chain = DAG.getCALLSEQ_START(Chain ,DAG.getConstant(NumBytes,
 464                                                       getPointerTy(), true));
 465
 466   SmallVector<std::pair<unsigned, SDValue>, 4> RegsToPass;
 467   SmallVector<SDValue, 12> MemOpChains;
 468   SDValue StackPtr;
 469
 470   // Walk the register/memloc assignments, inserting copies/loads.
 471   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 472     CCValAssign &VA = ArgLocs[i];
 473
 474     SDValue Arg = OutVals[i];
 475
 476     // Promote the value if needed.
 477     switch (VA.getLocInfo()) {
 478       default: llvm_unreachable("Unknown loc info!");
 479       case CCValAssign::Full: break;
 480       case CCValAssign::SExt:
 481         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 482         break;
 483       case CCValAssign::ZExt:
 484         Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 485         break;
 486       case CCValAssign::AExt:
 487         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 488         break;
 489     }
 490
 491     // Arguments that can be passed on register must be kept at RegsToPass
 492     // vector
 493     if (VA.isRegLoc()) {
 494       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 495     } else {
 496       assert(VA.isMemLoc());
 497
 498       if (StackPtr.getNode() == 0)
 499         StackPtr = DAG.getCopyFromReg(Chain, dl, MSP430::SPW, getPointerTy());
 500
 501       SDValue PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(),
 502                                    StackPtr,
 503                                    DAG.getIntPtrConstant(VA.getLocMemOffset()));
 504
 505
 506       MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
 507                                          MachinePointerInfo(),false, false, 0));
 508     }
 509   }
 510
 511   // Transform all store nodes into one single node because all store nodes are
 512   // independent of each other.
 513   if (!MemOpChains.empty())
 514     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 515                         &MemOpChains[0], MemOpChains.size());
 516
 517   // Build a sequence of copy-to-reg nodes chained together with token chain and
 518   // flag operands which copy the outgoing args into registers.  The InFlag in
 519   // necessary since all emitted instructions must be stuck together.
 520   SDValue InFlag;
 521   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 522     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 523                              RegsToPass[i].second, InFlag);
 524     InFlag = Chain.getValue(1);
 525   }
 526
 527   // If the callee is a GlobalAddress node (quite common, every direct call is)
 528   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 529   // Likewise ExternalSymbol -> TargetExternalSymbol.
 530   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 531     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl, MVT::i16);
 532   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
 533     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), MVT::i16);
 534
 535   // Returns a chain & a flag for retval copy to use.
 536   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
 537   SmallVector<SDValue, 8> Ops;
 538   Ops.push_back(Chain);
 539   Ops.push_back(Callee);
 540
 541   // Add argument registers to the end of the list so that they are
 542   // known live into the call.
 543   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 544     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 545                                   RegsToPass[i].second.getValueType()));
 546
 547   if (InFlag.getNode())
 548     Ops.push_back(InFlag);
 549
 550   Chain = DAG.getNode(MSP430ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
 551   InFlag = Chain.getValue(1);
 552
 553   // Create the CALLSEQ_END node.
 554   Chain = DAG.getCALLSEQ_END(Chain,
 555                              DAG.getConstant(NumBytes, getPointerTy(), true),
 556                              DAG.getConstant(0, getPointerTy(), true),
 557                              InFlag);
 558   InFlag = Chain.getValue(1);
 559
 560   // Handle result values, copying them out of physregs into vregs that we
 561   // return.
 562   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins, dl,
 563                          DAG, InVals);
 564 }
 565
 566 /// LowerCallResult - Lower the result values of a call into the
 567 /// appropriate copies out of appropriate physical registers.
 568 ///
 569 SDValue
 570 MSP430TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 571                                       CallingConv::ID CallConv, bool isVarArg,
 572                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 573                                       DebugLoc dl, SelectionDAG &DAG,
 574                                       SmallVectorImpl<SDValue> &InVals) const {
 575
 576   // Assign locations to each value returned by this call.
 577   SmallVector<CCValAssign, 16> RVLocs;
 578   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 579                  getTargetMachine(), RVLocs, *DAG.getContext());
 580
 581   CCInfo.AnalyzeCallResult(Ins, RetCC_MSP430);
 582
 583   // Copy all of the result registers out of their specified physreg.
 584   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 585     Chain = DAG.getCopyFromReg(Chain, dl, RVLocs[i].getLocReg(),
 586                                RVLocs[i].getValVT(), InFlag).getValue(1);
 587     InFlag = Chain.getValue(2);
 588     InVals.push_back(Chain.getValue(0));
 589   }
 590
 591   return Chain;
 592 }
 593
 594 SDValue MSP430TargetLowering::LowerShifts(SDValue Op,
 595                                           SelectionDAG &DAG) const {
 596   unsigned Opc = Op.getOpcode();
 597   SDNode* N = Op.getNode();
 598   EVT VT = Op.getValueType();
 599   DebugLoc dl = N->getDebugLoc();
 600
 601   // Expand non-constant shifts to loops:
 602   if (!isa<ConstantSDNode>(N->getOperand(1)))
 603     switch (Opc) {
 604     default:
 605       assert(0 && "Invalid shift opcode!");
 606     case ISD::SHL:
 607       return DAG.getNode(MSP430ISD::SHL, dl,
 608                          VT, N->getOperand(0), N->getOperand(1));
 609     case ISD::SRA:
 610       return DAG.getNode(MSP430ISD::SRA, dl,
 611                          VT, N->getOperand(0), N->getOperand(1));
 612     case ISD::SRL:
 613       return DAG.getNode(MSP430ISD::SRL, dl,
 614                          VT, N->getOperand(0), N->getOperand(1));
 615     }
 616
 617   uint64_t ShiftAmount = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
 618
 619   // Expand the stuff into sequence of shifts.
 620   // FIXME: for some shift amounts this might be done better!
 621   // E.g.: foo >> (8 + N) => sxt(swpb(foo)) >> N
 622   SDValue Victim = N->getOperand(0);
 623
 624   if (Opc == ISD::SRL && ShiftAmount) {
 625     // Emit a special goodness here:
 626     // srl A, 1 => clrc; rrc A
 627     Victim = DAG.getNode(MSP430ISD::RRC, dl, VT, Victim);
 628     ShiftAmount -= 1;
 629   }
 630
 631   while (ShiftAmount--)
 632     Victim = DAG.getNode((Opc == ISD::SHL ? MSP430ISD::RLA : MSP430ISD::RRA),
 633                          dl, VT, Victim);
 634
 635   return Victim;
 636 }
 637
 638 SDValue MSP430TargetLowering::LowerGlobalAddress(SDValue Op,
 639                                                  SelectionDAG &DAG) const {
 640   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 641   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
 642
 643   // Create the TargetGlobalAddress node, folding in the constant offset.
 644   SDValue Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
 645                                               getPointerTy(), Offset);
 646   return DAG.getNode(MSP430ISD::Wrapper, Op.getDebugLoc(),
 647                      getPointerTy(), Result);
 648 }
 649
 650 SDValue MSP430TargetLowering::LowerExternalSymbol(SDValue Op,
 651                                                   SelectionDAG &DAG) const {
 652   DebugLoc dl = Op.getDebugLoc();
 653   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
 654   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
 655
 656   return DAG.getNode(MSP430ISD::Wrapper, dl, getPointerTy(), Result);;
 657 }
 658
 659 SDValue MSP430TargetLowering::LowerBlockAddress(SDValue Op,
 660                                                 SelectionDAG &DAG) const {
 661   DebugLoc dl = Op.getDebugLoc();
 662   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
 663   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(), /*isTarget=*/true);
 664
 665   return DAG.getNode(MSP430ISD::Wrapper, dl, getPointerTy(), Result);;
 666 }
 667
 668 static SDValue EmitCMP(SDValue &LHS, SDValue &RHS, SDValue &TargetCC,
 669                        ISD::CondCode CC,
 670                        DebugLoc dl, SelectionDAG &DAG) {
 671   // FIXME: Handle bittests someday
 672   assert(!LHS.getValueType().isFloatingPoint() && "We don't handle FP yet");
 673
 674   // FIXME: Handle jump negative someday
 675   MSP430CC::CondCodes TCC = MSP430CC::COND_INVALID;
 676   switch (CC) {
 677   default: llvm_unreachable("Invalid integer condition!");
 678   case ISD::SETEQ:
 679     TCC = MSP430CC::COND_E;     // aka COND_Z
 680     // Minor optimization: if LHS is a constant, swap operands, then the
 681     // constant can be folded into comparison.
 682     if (LHS.getOpcode() == ISD::Constant)
 683       std::swap(LHS, RHS);
 684     break;
 685   case ISD::SETNE:
 686     TCC = MSP430CC::COND_NE;    // aka COND_NZ
 687     // Minor optimization: if LHS is a constant, swap operands, then the
 688     // constant can be folded into comparison.
 689     if (LHS.getOpcode() == ISD::Constant)
 690       std::swap(LHS, RHS);
 691     break;
 692   case ISD::SETULE:
 693     std::swap(LHS, RHS);        // FALLTHROUGH
 694   case ISD::SETUGE:
 695     // Turn lhs u>= rhs with lhs constant into rhs u< lhs+1, this allows us to
 696     // fold constant into instruction.
 697     if (const ConstantSDNode * C = dyn_cast<ConstantSDNode>(LHS)) {
 698       LHS = RHS;
 699       RHS = DAG.getConstant(C->getSExtValue() + 1, C->getValueType(0));
 700       TCC = MSP430CC::COND_LO;
 701       break;
 702     }
 703     TCC = MSP430CC::COND_HS;    // aka COND_C
 704     break;
 705   case ISD::SETUGT:
 706     std::swap(LHS, RHS);        // FALLTHROUGH
 707   case ISD::SETULT:
 708     // Turn lhs u< rhs with lhs constant into rhs u>= lhs+1, this allows us to
 709     // fold constant into instruction.
 710     if (const ConstantSDNode * C = dyn_cast<ConstantSDNode>(LHS)) {
 711       LHS = RHS;
 712       RHS = DAG.getConstant(C->getSExtValue() + 1, C->getValueType(0));
 713       TCC = MSP430CC::COND_HS;
 714       break;
 715     }
 716     TCC = MSP430CC::COND_LO;    // aka COND_NC
 717     break;
 718   case ISD::SETLE:
 719     std::swap(LHS, RHS);        // FALLTHROUGH
 720   case ISD::SETGE:
 721     // Turn lhs >= rhs with lhs constant into rhs < lhs+1, this allows us to
 722     // fold constant into instruction.
 723     if (const ConstantSDNode * C = dyn_cast<ConstantSDNode>(LHS)) {
 724       LHS = RHS;
 725       RHS = DAG.getConstant(C->getSExtValue() + 1, C->getValueType(0));
 726       TCC = MSP430CC::COND_L;
 727       break;
 728     }
 729     TCC = MSP430CC::COND_GE;
 730     break;
 731   case ISD::SETGT:
 732     std::swap(LHS, RHS);        // FALLTHROUGH
 733   case ISD::SETLT:
 734     // Turn lhs < rhs with lhs constant into rhs >= lhs+1, this allows us to
 735     // fold constant into instruction.
 736     if (const ConstantSDNode * C = dyn_cast<ConstantSDNode>(LHS)) {
 737       LHS = RHS;
 738       RHS = DAG.getConstant(C->getSExtValue() + 1, C->getValueType(0));
 739       TCC = MSP430CC::COND_GE;
 740       break;
 741     }
 742     TCC = MSP430CC::COND_L;
 743     break;
 744   }
 745
 746   TargetCC = DAG.getConstant(TCC, MVT::i8);
 747   return DAG.getNode(MSP430ISD::CMP, dl, MVT::Glue, LHS, RHS);
 748 }
 749
 750
 751 SDValue MSP430TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
 752   SDValue Chain = Op.getOperand(0);
 753   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
 754   SDValue LHS   = Op.getOperand(2);
 755   SDValue RHS   = Op.getOperand(3);
 756   SDValue Dest  = Op.getOperand(4);
 757   DebugLoc dl   = Op.getDebugLoc();
 758
 759   SDValue TargetCC;
 760   SDValue Flag = EmitCMP(LHS, RHS, TargetCC, CC, dl, DAG);
 761
 762   return DAG.getNode(MSP430ISD::BR_CC, dl, Op.getValueType(),
 763                      Chain, Dest, TargetCC, Flag);
 764 }
 765
 766 SDValue MSP430TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
 767   SDValue LHS   = Op.getOperand(0);
 768   SDValue RHS   = Op.getOperand(1);
 769   DebugLoc dl   = Op.getDebugLoc();
 770
 771   // If we are doing an AND and testing against zero, then the CMP
 772   // will not be generated.  The AND (or BIT) will generate the condition codes,
 773   // but they are different from CMP.
 774   // FIXME: since we're doing a post-processing, use a pseudoinstr here, so
 775   // lowering & isel wouldn't diverge.
 776   bool andCC = false;
 777   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
 778     if (RHSC->isNullValue() && LHS.hasOneUse() &&
 779         (LHS.getOpcode() == ISD::AND ||
 780          (LHS.getOpcode() == ISD::TRUNCATE &&
 781           LHS.getOperand(0).getOpcode() == ISD::AND))) {
 782       andCC = true;
 783     }
 784   }
 785   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
 786   SDValue TargetCC;
 787   SDValue Flag = EmitCMP(LHS, RHS, TargetCC, CC, dl, DAG);
 788
 789   // Get the condition codes directly from the status register, if its easy.
 790   // Otherwise a branch will be generated.  Note that the AND and BIT
 791   // instructions generate different flags than CMP, the carry bit can be used
 792   // for NE/EQ.
 793   bool Invert = false;
 794   bool Shift = false;
 795   bool Convert = true;
 796   switch (cast<ConstantSDNode>(TargetCC)->getZExtValue()) {
 797    default:
 798     Convert = false;
 799     break;
 800    case MSP430CC::COND_HS:
 801      // Res = SRW & 1, no processing is required
 802      break;
 803    case MSP430CC::COND_LO:
 804      // Res = ~(SRW & 1)
 805      Invert = true;
 806      break;
 807    case MSP430CC::COND_NE:
 808      if (andCC) {
 809        // C = ~Z, thus Res = SRW & 1, no processing is required
 810      } else {
 811        // Res = ~((SRW >> 1) & 1)
 812        Shift = true;
 813        Invert = true;
 814      }
 815      break;
 816    case MSP430CC::COND_E:
 817      Shift = true;
 818      // C = ~Z for AND instruction, thus we can put Res = ~(SRW & 1), however,
 819      // Res = (SRW >> 1) & 1 is 1 word shorter.
 820      break;
 821   }
 822   EVT VT = Op.getValueType();
 823   SDValue One  = DAG.getConstant(1, VT);
 824   if (Convert) {
 825     SDValue SR = DAG.getCopyFromReg(DAG.getEntryNode(), dl, MSP430::SRW,
 826                                     MVT::i16, Flag);
 827     if (Shift)
 828       // FIXME: somewhere this is turned into a SRL, lower it MSP specific?
 829       SR = DAG.getNode(ISD::SRA, dl, MVT::i16, SR, One);
 830     SR = DAG.getNode(ISD::AND, dl, MVT::i16, SR, One);
 831     if (Invert)
 832       SR = DAG.getNode(ISD::XOR, dl, MVT::i16, SR, One);
 833     return SR;
 834   } else {
 835     SDValue Zero = DAG.getConstant(0, VT);
 836     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
 837     SmallVector<SDValue, 4> Ops;
 838     Ops.push_back(One);
 839     Ops.push_back(Zero);
 840     Ops.push_back(TargetCC);
 841     Ops.push_back(Flag);
 842     return DAG.getNode(MSP430ISD::SELECT_CC, dl, VTs, &Ops[0], Ops.size());
 843   }
 844 }
 845
 846 SDValue MSP430TargetLowering::LowerSELECT_CC(SDValue Op,
 847                                              SelectionDAG &DAG) const {
 848   SDValue LHS    = Op.getOperand(0);
 849   SDValue RHS    = Op.getOperand(1);
 850   SDValue TrueV  = Op.getOperand(2);
 851   SDValue FalseV = Op.getOperand(3);
 852   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
 853   DebugLoc dl    = Op.getDebugLoc();
 854
 855   SDValue TargetCC;
 856   SDValue Flag = EmitCMP(LHS, RHS, TargetCC, CC, dl, DAG);
 857
 858   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
 859   SmallVector<SDValue, 4> Ops;
 860   Ops.push_back(TrueV);
 861   Ops.push_back(FalseV);
 862   Ops.push_back(TargetCC);
 863   Ops.push_back(Flag);
 864
 865   return DAG.getNode(MSP430ISD::SELECT_CC, dl, VTs, &Ops[0], Ops.size());
 866 }
 867
 868 SDValue MSP430TargetLowering::LowerSIGN_EXTEND(SDValue Op,
 869                                                SelectionDAG &DAG) const {
 870   SDValue Val = Op.getOperand(0);
 871   EVT VT      = Op.getValueType();
 872   DebugLoc dl = Op.getDebugLoc();
 873
 874   assert(VT == MVT::i16 && "Only support i16 for now!");
 875
 876   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, VT,
 877                      DAG.getNode(ISD::ANY_EXTEND, dl, VT, Val),
 878                      DAG.getValueType(Val.getValueType()));
 879 }
 880
 881 SDValue
 882 MSP430TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
 883   MachineFunction &MF = DAG.getMachineFunction();
 884   MSP430MachineFunctionInfo *FuncInfo = MF.getInfo<MSP430MachineFunctionInfo>();
 885   int ReturnAddrIndex = FuncInfo->getRAIndex();
 886
 887   if (ReturnAddrIndex == 0) {
 888     // Set up a frame object for the return address.
 889     uint64_t SlotSize = TD->getPointerSize();
 890     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
 891                                                            true);
 892     FuncInfo->setRAIndex(ReturnAddrIndex);
 893   }
 894
 895   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
 896 }
 897
 898 SDValue MSP430TargetLowering::LowerRETURNADDR(SDValue Op,
 899                                               SelectionDAG &DAG) const {
 900   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
 901   MFI->setReturnAddressIsTaken(true);
 902
 903   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 904   DebugLoc dl = Op.getDebugLoc();
 905
 906   if (Depth > 0) {
 907     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
 908     SDValue Offset =
 909       DAG.getConstant(TD->getPointerSize(), MVT::i16);
 910     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
 911                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
 912                                    FrameAddr, Offset),
 913                        MachinePointerInfo(), false, false, false, 0);
 914   }
 915
 916   // Just load the return address.
 917   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
 918   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
 919                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
 920 }
 921
 922 SDValue MSP430TargetLowering::LowerFRAMEADDR(SDValue Op,
 923                                              SelectionDAG &DAG) const {
 924   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
 925   MFI->setFrameAddressIsTaken(true);
 926
 927   EVT VT = Op.getValueType();
 928   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
 929   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 930   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
 931                                          MSP430::FPW, VT);
 932   while (Depth--)
 933     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
 934                             MachinePointerInfo(),
 935                             false, false, false, 0);
 936   return FrameAddr;
 937 }
 938
 939 /// getPostIndexedAddressParts - returns true by value, base pointer and
 940 /// offset pointer and addressing mode by reference if this node can be
 941 /// combined with a load / store to form a post-indexed load / store.
 942 bool MSP430TargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
 943                                                       SDValue &Base,
 944                                                       SDValue &Offset,
 945                                                       ISD::MemIndexedMode &AM,
 946                                                       SelectionDAG &DAG) const {
 947
 948   LoadSDNode *LD = cast<LoadSDNode>(N);
 949   if (LD->getExtensionType() != ISD::NON_EXTLOAD)
 950     return false;
 951
 952   EVT VT = LD->getMemoryVT();
 953   if (VT != MVT::i8 && VT != MVT::i16)
 954     return false;
 955
 956   if (Op->getOpcode() != ISD::ADD)
 957     return false;
 958
 959   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
 960     uint64_t RHSC = RHS->getZExtValue();
 961     if ((VT == MVT::i16 && RHSC != 2) ||
 962         (VT == MVT::i8 && RHSC != 1))
 963       return false;
 964
 965     Base = Op->getOperand(0);
 966     Offset = DAG.getConstant(RHSC, VT);
 967     AM = ISD::POST_INC;
 968     return true;
 969   }
 970
 971   return false;
 972 }
 973
 974
 975 const char *MSP430TargetLowering::getTargetNodeName(unsigned Opcode) const {
 976   switch (Opcode) {
 977   default: return NULL;
 978   case MSP430ISD::RET_FLAG:           return "MSP430ISD::RET_FLAG";
 979   case MSP430ISD::RETI_FLAG:          return "MSP430ISD::RETI_FLAG";
 980   case MSP430ISD::RRA:                return "MSP430ISD::RRA";
 981   case MSP430ISD::RLA:                return "MSP430ISD::RLA";
 982   case MSP430ISD::RRC:                return "MSP430ISD::RRC";
 983   case MSP430ISD::CALL:               return "MSP430ISD::CALL";
 984   case MSP430ISD::Wrapper:            return "MSP430ISD::Wrapper";
 985   case MSP430ISD::BR_CC:              return "MSP430ISD::BR_CC";
 986   case MSP430ISD::CMP:                return "MSP430ISD::CMP";
 987   case MSP430ISD::SELECT_CC:          return "MSP430ISD::SELECT_CC";
 988   case MSP430ISD::SHL:                return "MSP430ISD::SHL";
 989   case MSP430ISD::SRA:                return "MSP430ISD::SRA";
 990   }
 991 }
 992
 993 bool MSP430TargetLowering::isTruncateFree(Type *Ty1,
 994                                           Type *Ty2) const {
 995   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
 996     return false;
 997
 998   return (Ty1->getPrimitiveSizeInBits() > Ty2->getPrimitiveSizeInBits());
 999 }
1000
1001 bool MSP430TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
1002   if (!VT1.isInteger() || !VT2.isInteger())
1003     return false;
1004
1005   return (VT1.getSizeInBits() > VT2.getSizeInBits());
1006 }
1007
1008 bool MSP430TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
1009   // MSP430 implicitly zero-extends 8-bit results in 16-bit registers.
1010   return 0 && Ty1->isIntegerTy(8) && Ty2->isIntegerTy(16);
1011 }
1012
1013 bool MSP430TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
1014   // MSP430 implicitly zero-extends 8-bit results in 16-bit registers.
1015   return 0 && VT1 == MVT::i8 && VT2 == MVT::i16;
1016 }
1017
1018 //===----------------------------------------------------------------------===//
1019 //  Other Lowering Code
1020 //===----------------------------------------------------------------------===//
1021
1022 MachineBasicBlock*
1023 MSP430TargetLowering::EmitShiftInstr(MachineInstr *MI,
1024                                      MachineBasicBlock *BB) const {
1025   MachineFunction *F = BB->getParent();
1026   MachineRegisterInfo &RI = F->getRegInfo();
1027   DebugLoc dl = MI->getDebugLoc();
1028   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
1029
1030   unsigned Opc;
1031   const TargetRegisterClass * RC;
1032   switch (MI->getOpcode()) {
1033   default:
1034     assert(0 && "Invalid shift opcode!");
1035   case MSP430::Shl8:
1036    Opc = MSP430::SHL8r1;
1037    RC = MSP430::GR8RegisterClass;
1038    break;
1039   case MSP430::Shl16:
1040    Opc = MSP430::SHL16r1;
1041    RC = MSP430::GR16RegisterClass;
1042    break;
1043   case MSP430::Sra8:
1044    Opc = MSP430::SAR8r1;
1045    RC = MSP430::GR8RegisterClass;
1046    break;
1047   case MSP430::Sra16:
1048    Opc = MSP430::SAR16r1;
1049    RC = MSP430::GR16RegisterClass;
1050    break;
1051   case MSP430::Srl8:
1052    Opc = MSP430::SAR8r1c;
1053    RC = MSP430::GR8RegisterClass;
1054    break;
1055   case MSP430::Srl16:
1056    Opc = MSP430::SAR16r1c;
1057    RC = MSP430::GR16RegisterClass;
1058    break;
1059   }
1060
1061   const BasicBlock *LLVM_BB = BB->getBasicBlock();
1062   MachineFunction::iterator I = BB;
1063   ++I;
1064
1065   // Create loop block
1066   MachineBasicBlock *LoopBB = F->CreateMachineBasicBlock(LLVM_BB);
1067   MachineBasicBlock *RemBB  = F->CreateMachineBasicBlock(LLVM_BB);
1068
1069   F->insert(I, LoopBB);
1070   F->insert(I, RemBB);
1071
1072   // Update machine-CFG edges by transferring all successors of the current
1073   // block to the block containing instructions after shift.
1074   RemBB->splice(RemBB->begin(), BB,
1075                 llvm::next(MachineBasicBlock::iterator(MI)),
1076                 BB->end());
1077   RemBB->transferSuccessorsAndUpdatePHIs(BB);
1078
1079   // Add adges BB => LoopBB => RemBB, BB => RemBB, LoopBB => LoopBB
1080   BB->addSuccessor(LoopBB);
1081   BB->addSuccessor(RemBB);
1082   LoopBB->addSuccessor(RemBB);
1083   LoopBB->addSuccessor(LoopBB);
1084
1085   unsigned ShiftAmtReg = RI.createVirtualRegister(MSP430::GR8RegisterClass);
1086   unsigned ShiftAmtReg2 = RI.createVirtualRegister(MSP430::GR8RegisterClass);
1087   unsigned ShiftReg = RI.createVirtualRegister(RC);
1088   unsigned ShiftReg2 = RI.createVirtualRegister(RC);
1089   unsigned ShiftAmtSrcReg = MI->getOperand(2).getReg();
1090   unsigned SrcReg = MI->getOperand(1).getReg();
1091   unsigned DstReg = MI->getOperand(0).getReg();
1092
1093   // BB:
1094   // cmp 0, N
1095   // je RemBB
1096   BuildMI(BB, dl, TII.get(MSP430::CMP8ri))
1097     .addReg(ShiftAmtSrcReg).addImm(0);
1098   BuildMI(BB, dl, TII.get(MSP430::JCC))
1099     .addMBB(RemBB)
1100     .addImm(MSP430CC::COND_E);
1101
1102   // LoopBB:
1103   // ShiftReg = phi [%SrcReg, BB], [%ShiftReg2, LoopBB]
1104   // ShiftAmt = phi [%N, BB],      [%ShiftAmt2, LoopBB]
1105   // ShiftReg2 = shift ShiftReg
1106   // ShiftAmt2 = ShiftAmt - 1;
1107   BuildMI(LoopBB, dl, TII.get(MSP430::PHI), ShiftReg)
1108     .addReg(SrcReg).addMBB(BB)
1109     .addReg(ShiftReg2).addMBB(LoopBB);
1110   BuildMI(LoopBB, dl, TII.get(MSP430::PHI), ShiftAmtReg)
1111     .addReg(ShiftAmtSrcReg).addMBB(BB)
1112     .addReg(ShiftAmtReg2).addMBB(LoopBB);
1113   BuildMI(LoopBB, dl, TII.get(Opc), ShiftReg2)
1114     .addReg(ShiftReg);
1115   BuildMI(LoopBB, dl, TII.get(MSP430::SUB8ri), ShiftAmtReg2)
1116     .addReg(ShiftAmtReg).addImm(1);
1117   BuildMI(LoopBB, dl, TII.get(MSP430::JCC))
1118     .addMBB(LoopBB)
1119     .addImm(MSP430CC::COND_NE);
1120
1121   // RemBB:
1122   // DestReg = phi [%SrcReg, BB], [%ShiftReg, LoopBB]
1123   BuildMI(*RemBB, RemBB->begin(), dl, TII.get(MSP430::PHI), DstReg)
1124     .addReg(SrcReg).addMBB(BB)
1125     .addReg(ShiftReg2).addMBB(LoopBB);
1126
1127   MI->eraseFromParent();   // The pseudo instruction is gone now.
1128   return RemBB;
1129 }
1130
1131 MachineBasicBlock*
1132 MSP430TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
1133                                                   MachineBasicBlock *BB) const {
1134   unsigned Opc = MI->getOpcode();
1135
1136   if (Opc == MSP430::Shl8 || Opc == MSP430::Shl16 ||
1137       Opc == MSP430::Sra8 || Opc == MSP430::Sra16 ||
1138       Opc == MSP430::Srl8 || Opc == MSP430::Srl16)
1139     return EmitShiftInstr(MI, BB);
1140
1141   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
1142   DebugLoc dl = MI->getDebugLoc();
1143
1144   assert((Opc == MSP430::Select16 || Opc == MSP430::Select8) &&
1145          "Unexpected instr type to insert");
1146
1147   // To "insert" a SELECT instruction, we actually have to insert the diamond
1148   // control-flow pattern.  The incoming instruction knows the destination vreg
1149   // to set, the condition code register to branch on, the true/false values to
1150   // select between, and a branch opcode to use.
1151   const BasicBlock *LLVM_BB = BB->getBasicBlock();
1152   MachineFunction::iterator I = BB;
1153   ++I;
1154
1155   //  thisMBB:
1156   //  ...
1157   //   TrueVal = ...
1158   //   cmpTY ccX, r1, r2
1159   //   jCC copy1MBB
1160   //   fallthrough --> copy0MBB
1161   MachineBasicBlock *thisMBB = BB;
1162   MachineFunction *F = BB->getParent();
1163   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
1164   MachineBasicBlock *copy1MBB = F->CreateMachineBasicBlock(LLVM_BB);
1165   F->insert(I, copy0MBB);
1166   F->insert(I, copy1MBB);
1167   // Update machine-CFG edges by transferring all successors of the current
1168   // block to the new block which will contain the Phi node for the select.
1169   copy1MBB->splice(copy1MBB->begin(), BB,
1170                    llvm::next(MachineBasicBlock::iterator(MI)),
1171                    BB->end());
1172   copy1MBB->transferSuccessorsAndUpdatePHIs(BB);
1173   // Next, add the true and fallthrough blocks as its successors.
1174   BB->addSuccessor(copy0MBB);
1175   BB->addSuccessor(copy1MBB);
1176
1177   BuildMI(BB, dl, TII.get(MSP430::JCC))
1178     .addMBB(copy1MBB)
1179     .addImm(MI->getOperand(3).getImm());
1180
1181   //  copy0MBB:
1182   //   %FalseValue = ...
1183   //   # fallthrough to copy1MBB
1184   BB = copy0MBB;
1185
1186   // Update machine-CFG edges
1187   BB->addSuccessor(copy1MBB);
1188
1189   //  copy1MBB:
1190   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
1191   //  ...
1192   BB = copy1MBB;
1193   BuildMI(*BB, BB->begin(), dl, TII.get(MSP430::PHI),
1194           MI->getOperand(0).getReg())
1195     .addReg(MI->getOperand(2).getReg()).addMBB(copy0MBB)
1196     .addReg(MI->getOperand(1).getReg()).addMBB(thisMBB);
1197
1198   MI->eraseFromParent();   // The pseudo instruction is gone now.
1199   return BB;
1200 }