lib/Target/Mips/MipsInstrInfo.cpp

   1 //===- MipsInstrInfo.cpp - Mips Instruction Information ---------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "MipsInstrInfo.h"
  15 #include "MipsTargetMachine.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/CodeGen/MachineInstrBuilder.h"
  18 #include "MipsGenInstrInfo.inc"
  19
  20 using namespace llvm;
  21
  22 MipsInstrInfo::MipsInstrInfo(MipsTargetMachine &tm)
  23   : TargetInstrInfoImpl(MipsInsts, array_lengthof(MipsInsts)),
  24     TM(tm), RI(*TM.getSubtargetImpl(), *this) {}
  25
  26 static bool isZeroImm(const MachineOperand &op) {
  27   return op.isImm() && op.getImm() == 0;
  28 }
  29
  30 /// Return true if the instruction is a register to register move and
  31 /// leave the source and dest operands in the passed parameters.
  32 bool MipsInstrInfo::
  33 isMoveInstr(const MachineInstr &MI, unsigned &SrcReg, unsigned &DstReg,
  34             unsigned &SrcSubIdx, unsigned &DstSubIdx) const
  35 {
  36   SrcSubIdx = DstSubIdx = 0; // No sub-registers.
  37
  38   //  addu  $dst, $src, $zero || addu  $dst, $zero, $src
  39   //  or    $dst, $src, $zero || or    $dst, $zero, $src
  40   if ((MI.getOpcode() == Mips::ADDu) || (MI.getOpcode() == Mips::OR)) {
  41     if (MI.getOperand(1).getReg() == Mips::ZERO) {
  42       DstReg = MI.getOperand(0).getReg();
  43       SrcReg = MI.getOperand(2).getReg();
  44       return true;
  45     } else if (MI.getOperand(2).getReg() == Mips::ZERO) {
  46       DstReg = MI.getOperand(0).getReg();
  47       SrcReg = MI.getOperand(1).getReg();
  48       return true;
  49     }
  50   }
  51
  52   // mov $fpDst, $fpSrc
  53   // mfc $gpDst, $fpSrc
  54   // mtc $fpDst, $gpSrc
  55   if (MI.getOpcode() == Mips::FMOV_SO32 || MI.getOpcode() == Mips::FMOV_AS32 ||
  56       MI.getOpcode() == Mips::FMOV_D32 || MI.getOpcode() == Mips::MFC1A ||
  57       MI.getOpcode() == Mips::MFC1 || MI.getOpcode() == Mips::MTC1A ||
  58       MI.getOpcode() == Mips::MTC1 ) {
  59     DstReg = MI.getOperand(0).getReg();
  60     SrcReg = MI.getOperand(1).getReg();
  61     return true;
  62   }
  63
  64   //  addiu $dst, $src, 0
  65   if (MI.getOpcode() == Mips::ADDiu) {
  66     if ((MI.getOperand(1).isReg()) && (isZeroImm(MI.getOperand(2)))) {
  67       DstReg = MI.getOperand(0).getReg();
  68       SrcReg = MI.getOperand(1).getReg();
  69       return true;
  70     }
  71   }
  72   return false;
  73 }
  74
  75 /// isLoadFromStackSlot - If the specified machine instruction is a direct
  76 /// load from a stack slot, return the virtual or physical register number of
  77 /// the destination along with the FrameIndex of the loaded stack slot.  If
  78 /// not, return 0.  This predicate must return 0 if the instruction has
  79 /// any side effects other than loading from the stack slot.
  80 unsigned MipsInstrInfo::
  81 isLoadFromStackSlot(const MachineInstr *MI, int &FrameIndex) const
  82 {
  83   if ((MI->getOpcode() == Mips::LW) || (MI->getOpcode() == Mips::LWC1) ||
  84       (MI->getOpcode() == Mips::LWC1A) || (MI->getOpcode() == Mips::LDC1)) {
  85     if ((MI->getOperand(2).isFI()) && // is a stack slot
  86         (MI->getOperand(1).isImm()) &&  // the imm is zero
  87         (isZeroImm(MI->getOperand(1)))) {
  88       FrameIndex = MI->getOperand(2).getIndex();
  89       return MI->getOperand(0).getReg();
  90     }
  91   }
  92
  93   return 0;
  94 }
  95
  96 /// isStoreToStackSlot - If the specified machine instruction is a direct
  97 /// store to a stack slot, return the virtual or physical register number of
  98 /// the source reg along with the FrameIndex of the loaded stack slot.  If
  99 /// not, return 0.  This predicate must return 0 if the instruction has
 100 /// any side effects other than storing to the stack slot.
 101 unsigned MipsInstrInfo::
 102 isStoreToStackSlot(const MachineInstr *MI, int &FrameIndex) const
 103 {
 104   if ((MI->getOpcode() == Mips::SW) || (MI->getOpcode() == Mips::SWC1) ||
 105       (MI->getOpcode() == Mips::SWC1A) || (MI->getOpcode() == Mips::SDC1)) {
 106     if ((MI->getOperand(2).isFI()) && // is a stack slot
 107         (MI->getOperand(1).isImm()) &&  // the imm is zero
 108         (isZeroImm(MI->getOperand(1)))) {
 109       FrameIndex = MI->getOperand(2).getIndex();
 110       return MI->getOperand(0).getReg();
 111     }
 112   }
 113   return 0;
 114 }
 115
 116 /// insertNoop - If data hazard condition is found insert the target nop
 117 /// instruction.
 118 void MipsInstrInfo::
 119 insertNoop(MachineBasicBlock &MBB, MachineBasicBlock::iterator MI) const
 120 {
 121   DebugLoc DL = DebugLoc::getUnknownLoc();
 122   if (MI != MBB.end()) DL = MI->getDebugLoc();
 123   BuildMI(MBB, MI, DL, get(Mips::NOP));
 124 }
 125
 126 bool MipsInstrInfo::
 127 copyRegToReg(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 128              unsigned DestReg, unsigned SrcReg,
 129              const TargetRegisterClass *DestRC,
 130              const TargetRegisterClass *SrcRC) const {
 131   DebugLoc DL = DebugLoc::getUnknownLoc();
 132   if (I != MBB.end()) DL = I->getDebugLoc();
 133
 134   if (DestRC != SrcRC) {
 135     if ((DestRC == Mips::CPURegsRegisterClass) &&
 136         (SrcRC == Mips::FGR32RegisterClass))
 137       BuildMI(MBB, I, DL, get(Mips::MFC1), DestReg).addReg(SrcReg);
 138     else if ((DestRC == Mips::CPURegsRegisterClass) &&
 139              (SrcRC == Mips::AFGR32RegisterClass))
 140       BuildMI(MBB, I, DL, get(Mips::MFC1A), DestReg).addReg(SrcReg);
 141     else if ((DestRC == Mips::FGR32RegisterClass) &&
 142              (SrcRC == Mips::CPURegsRegisterClass))
 143       BuildMI(MBB, I, DL, get(Mips::MTC1), DestReg).addReg(SrcReg);
 144     else if ((DestRC == Mips::AFGR32RegisterClass) &&
 145              (SrcRC == Mips::CPURegsRegisterClass))
 146       BuildMI(MBB, I, DL, get(Mips::MTC1A), DestReg).addReg(SrcReg);
 147     else if ((DestRC == Mips::AFGR32RegisterClass) &&
 148              (SrcRC == Mips::CPURegsRegisterClass))
 149       BuildMI(MBB, I, DL, get(Mips::MTC1A), DestReg).addReg(SrcReg);
 150     else if ((SrcRC == Mips::CCRRegisterClass) &&
 151              (SrcReg == Mips::FCR31))
 152       return true; // This register is used implicitly, no copy needed.
 153     else if ((DestRC == Mips::CCRRegisterClass) &&
 154              (DestReg == Mips::FCR31))
 155       return true; // This register is used implicitly, no copy needed.
 156     else if ((DestRC == Mips::HILORegisterClass) &&
 157              (SrcRC == Mips::CPURegsRegisterClass)) {
 158       unsigned Opc = (DestReg == Mips::HI) ? Mips::MTHI : Mips::MTLO;
 159       BuildMI(MBB, I, DL, get(Opc), DestReg);
 160     } else if ((SrcRC == Mips::HILORegisterClass) &&
 161                (DestRC == Mips::CPURegsRegisterClass)) {
 162       unsigned Opc = (SrcReg == Mips::HI) ? Mips::MFHI : Mips::MFLO;
 163       BuildMI(MBB, I, DL, get(Opc), DestReg);
 164     } else
 165       // DestRC != SrcRC, Can't copy this register
 166       return false;
 167
 168     return true;
 169   }
 170
 171   if (DestRC == Mips::CPURegsRegisterClass)
 172     BuildMI(MBB, I, DL, get(Mips::ADDu), DestReg).addReg(Mips::ZERO)
 173       .addReg(SrcReg);
 174   else if (DestRC == Mips::FGR32RegisterClass)
 175     BuildMI(MBB, I, DL, get(Mips::FMOV_SO32), DestReg).addReg(SrcReg);
 176   else if (DestRC == Mips::AFGR32RegisterClass)
 177     BuildMI(MBB, I, DL, get(Mips::FMOV_AS32), DestReg).addReg(SrcReg);
 178   else if (DestRC == Mips::AFGR64RegisterClass)
 179     BuildMI(MBB, I, DL, get(Mips::FMOV_D32), DestReg).addReg(SrcReg);
 180   else
 181     // Can't copy this register
 182     return false;
 183
 184   return true;
 185 }
 186
 187 void MipsInstrInfo::
 188 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 189                     unsigned SrcReg, bool isKill, int FI,
 190                     const TargetRegisterClass *RC) const
 191 {
 192   unsigned Opc;
 193
 194   DebugLoc DL = DebugLoc::getUnknownLoc();
 195   if (I != MBB.end()) DL = I->getDebugLoc();
 196
 197   if (RC == Mips::CPURegsRegisterClass)
 198     Opc = Mips::SW;
 199   else if (RC == Mips::FGR32RegisterClass)
 200     Opc = Mips::SWC1;
 201   else if (RC == Mips::AFGR32RegisterClass)
 202     Opc = Mips::SWC1A;
 203   else if (RC == Mips::AFGR64RegisterClass)
 204     Opc = Mips::SDC1;
 205   else
 206     assert(0 && "Can't store this register to stack slot");
 207
 208   BuildMI(MBB, I, DL, get(Opc)).addReg(SrcReg, false, false, isKill)
 209           .addImm(0).addFrameIndex(FI);
 210 }
 211
 212 void MipsInstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 213   bool isKill, SmallVectorImpl<MachineOperand> &Addr,
 214   const TargetRegisterClass *RC, SmallVectorImpl<MachineInstr*> &NewMIs) const
 215 {
 216   unsigned Opc;
 217   if (RC == Mips::CPURegsRegisterClass)
 218     Opc = Mips::SW;
 219   else if (RC == Mips::FGR32RegisterClass)
 220     Opc = Mips::SWC1;
 221   else if (RC == Mips::AFGR32RegisterClass)
 222     Opc = Mips::SWC1A;
 223   else if (RC == Mips::AFGR64RegisterClass)
 224     Opc = Mips::SDC1;
 225   else
 226     assert(0 && "Can't store this register");
 227
 228   DebugLoc DL = DebugLoc::getUnknownLoc();
 229   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc))
 230     .addReg(SrcReg, false, false, isKill);
 231   for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 232     MachineOperand &MO = Addr[i];
 233     if (MO.isReg())
 234       MIB.addReg(MO.getReg());
 235     else if (MO.isImm())
 236       MIB.addImm(MO.getImm());
 237     else
 238       MIB.addFrameIndex(MO.getIndex());
 239   }
 240   NewMIs.push_back(MIB);
 241   return;
 242 }
 243
 244 void MipsInstrInfo::
 245 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 246                      unsigned DestReg, int FI,
 247                      const TargetRegisterClass *RC) const
 248 {
 249   unsigned Opc;
 250   if (RC == Mips::CPURegsRegisterClass)
 251     Opc = Mips::LW;
 252   else if (RC == Mips::FGR32RegisterClass)
 253     Opc = Mips::LWC1;
 254   else if (RC == Mips::AFGR32RegisterClass)
 255     Opc = Mips::LWC1A;
 256   else if (RC == Mips::AFGR64RegisterClass)
 257     Opc = Mips::LDC1;
 258   else
 259     assert(0 && "Can't load this register from stack slot");
 260
 261   DebugLoc DL = DebugLoc::getUnknownLoc();
 262   if (I != MBB.end()) DL = I->getDebugLoc();
 263   BuildMI(MBB, I, DL, get(Opc), DestReg).addImm(0).addFrameIndex(FI);
 264 }
 265
 266 void MipsInstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 267                                     SmallVectorImpl<MachineOperand> &Addr,
 268                                     const TargetRegisterClass *RC,
 269                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 270   unsigned Opc;
 271   if (RC == Mips::CPURegsRegisterClass)
 272     Opc = Mips::LW;
 273   else if (RC == Mips::FGR32RegisterClass)
 274     Opc = Mips::LWC1;
 275   else if (RC == Mips::AFGR32RegisterClass)
 276     Opc = Mips::LWC1A;
 277   else if (RC == Mips::AFGR64RegisterClass)
 278     Opc = Mips::LDC1;
 279   else
 280     assert(0 && "Can't load this register");
 281
 282   DebugLoc DL = DebugLoc::getUnknownLoc();
 283   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
 284   for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 285     MachineOperand &MO = Addr[i];
 286     if (MO.isReg())
 287       MIB.addReg(MO.getReg());
 288     else if (MO.isImm())
 289       MIB.addImm(MO.getImm());
 290     else
 291       MIB.addFrameIndex(MO.getIndex());
 292   }
 293   NewMIs.push_back(MIB);
 294   return;
 295 }
 296
 297 MachineInstr *MipsInstrInfo::
 298 foldMemoryOperandImpl(MachineFunction &MF,
 299                       MachineInstr* MI,
 300                       const SmallVectorImpl<unsigned> &Ops, int FI) const
 301 {
 302   if (Ops.size() != 1) return NULL;
 303
 304   MachineInstr *NewMI = NULL;
 305
 306   switch (MI->getOpcode()) {
 307   case Mips::ADDu:
 308     if ((MI->getOperand(0).isReg()) &&
 309         (MI->getOperand(1).isReg()) &&
 310         (MI->getOperand(1).getReg() == Mips::ZERO) &&
 311         (MI->getOperand(2).isReg())) {
 312       if (Ops[0] == 0) {    // COPY -> STORE
 313         unsigned SrcReg = MI->getOperand(2).getReg();
 314         bool isKill = MI->getOperand(2).isKill();
 315         NewMI = BuildMI(MF, MI->getDebugLoc(), get(Mips::SW))
 316           .addReg(SrcReg, false, false, isKill)
 317           .addImm(0).addFrameIndex(FI);
 318       } else {              // COPY -> LOAD
 319         unsigned DstReg = MI->getOperand(0).getReg();
 320         bool isDead = MI->getOperand(0).isDead();
 321         NewMI = BuildMI(MF, MI->getDebugLoc(), get(Mips::LW))
 322           .addReg(DstReg, true, false, false, isDead)
 323           .addImm(0).addFrameIndex(FI);
 324       }
 325     }
 326     break;
 327   case Mips::FMOV_SO32:
 328   case Mips::FMOV_AS32:
 329   case Mips::FMOV_D32:
 330     if ((MI->getOperand(0).isReg()) &&
 331         (MI->getOperand(1).isReg())) {
 332       const TargetRegisterClass
 333         *RC = RI.getRegClass(MI->getOperand(0).getReg());
 334       unsigned StoreOpc, LoadOpc;
 335
 336       if (RC == Mips::FGR32RegisterClass) {
 337         LoadOpc = Mips::LWC1; StoreOpc = Mips::SWC1;
 338       } else if (RC == Mips::AFGR32RegisterClass) {
 339         LoadOpc = Mips::LWC1A; StoreOpc = Mips::SWC1A;
 340       } else if (RC == Mips::AFGR64RegisterClass) {
 341         LoadOpc = Mips::LDC1; StoreOpc = Mips::SDC1;
 342       } else
 343         assert(0 && "foldMemoryOperandImpl register unknown");
 344
 345       if (Ops[0] == 0) {    // COPY -> STORE
 346         unsigned SrcReg = MI->getOperand(1).getReg();
 347         bool isKill = MI->getOperand(1).isKill();
 348         NewMI = BuildMI(MF, MI->getDebugLoc(), get(StoreOpc))
 349           .addReg(SrcReg, false, false, isKill)
 350           .addImm(0).addFrameIndex(FI) ;
 351       } else {              // COPY -> LOAD
 352         unsigned DstReg = MI->getOperand(0).getReg();
 353         bool isDead = MI->getOperand(0).isDead();
 354         NewMI = BuildMI(MF, MI->getDebugLoc(), get(LoadOpc))
 355           .addReg(DstReg, true, false, false, isDead)
 356           .addImm(0).addFrameIndex(FI);
 357       }
 358     }
 359     break;
 360   }
 361
 362   return NewMI;
 363 }
 364
 365 //===----------------------------------------------------------------------===//
 366 // Branch Analysis
 367 //===----------------------------------------------------------------------===//
 368
 369 /// GetCondFromBranchOpc - Return the Mips CC that matches
 370 /// the correspondent Branch instruction opcode.
 371 static Mips::CondCode GetCondFromBranchOpc(unsigned BrOpc)
 372 {
 373   switch (BrOpc) {
 374   default: return Mips::COND_INVALID;
 375   case Mips::BEQ  : return Mips::COND_E;
 376   case Mips::BNE  : return Mips::COND_NE;
 377   case Mips::BGTZ : return Mips::COND_GZ;
 378   case Mips::BGEZ : return Mips::COND_GEZ;
 379   case Mips::BLTZ : return Mips::COND_LZ;
 380   case Mips::BLEZ : return Mips::COND_LEZ;
 381
 382   // We dont do fp branch analysis yet!
 383   case Mips::BC1T :
 384   case Mips::BC1F : return Mips::COND_INVALID;
 385   }
 386 }
 387
 388 /// GetCondBranchFromCond - Return the Branch instruction
 389 /// opcode that matches the cc.
 390 unsigned Mips::GetCondBranchFromCond(Mips::CondCode CC)
 391 {
 392   switch (CC) {
 393   default: assert(0 && "Illegal condition code!");
 394   case Mips::COND_E   : return Mips::BEQ;
 395   case Mips::COND_NE  : return Mips::BNE;
 396   case Mips::COND_GZ  : return Mips::BGTZ;
 397   case Mips::COND_GEZ : return Mips::BGEZ;
 398   case Mips::COND_LZ  : return Mips::BLTZ;
 399   case Mips::COND_LEZ : return Mips::BLEZ;
 400
 401   case Mips::FCOND_F:
 402   case Mips::FCOND_UN:
 403   case Mips::FCOND_EQ:
 404   case Mips::FCOND_UEQ:
 405   case Mips::FCOND_OLT:
 406   case Mips::FCOND_ULT:
 407   case Mips::FCOND_OLE:
 408   case Mips::FCOND_ULE:
 409   case Mips::FCOND_SF:
 410   case Mips::FCOND_NGLE:
 411   case Mips::FCOND_SEQ:
 412   case Mips::FCOND_NGL:
 413   case Mips::FCOND_LT:
 414   case Mips::FCOND_NGE:
 415   case Mips::FCOND_LE:
 416   case Mips::FCOND_NGT: return Mips::BC1T;
 417
 418   case Mips::FCOND_T:
 419   case Mips::FCOND_OR:
 420   case Mips::FCOND_NEQ:
 421   case Mips::FCOND_OGL:
 422   case Mips::FCOND_UGE:
 423   case Mips::FCOND_OGE:
 424   case Mips::FCOND_UGT:
 425   case Mips::FCOND_OGT:
 426   case Mips::FCOND_ST:
 427   case Mips::FCOND_GLE:
 428   case Mips::FCOND_SNE:
 429   case Mips::FCOND_GL:
 430   case Mips::FCOND_NLT:
 431   case Mips::FCOND_GE:
 432   case Mips::FCOND_NLE:
 433   case Mips::FCOND_GT: return Mips::BC1F;
 434   }
 435 }
 436
 437 /// GetOppositeBranchCondition - Return the inverse of the specified
 438 /// condition, e.g. turning COND_E to COND_NE.
 439 Mips::CondCode Mips::GetOppositeBranchCondition(Mips::CondCode CC)
 440 {
 441   switch (CC) {
 442   default: assert(0 && "Illegal condition code!");
 443   case Mips::COND_E   : return Mips::COND_NE;
 444   case Mips::COND_NE  : return Mips::COND_E;
 445   case Mips::COND_GZ  : return Mips::COND_LEZ;
 446   case Mips::COND_GEZ : return Mips::COND_LZ;
 447   case Mips::COND_LZ  : return Mips::COND_GEZ;
 448   case Mips::COND_LEZ : return Mips::COND_GZ;
 449   case Mips::FCOND_F  : return Mips::FCOND_T;
 450   case Mips::FCOND_UN : return Mips::FCOND_OR;
 451   case Mips::FCOND_EQ : return Mips::FCOND_NEQ;
 452   case Mips::FCOND_UEQ: return Mips::FCOND_OGL;
 453   case Mips::FCOND_OLT: return Mips::FCOND_UGE;
 454   case Mips::FCOND_ULT: return Mips::FCOND_OGE;
 455   case Mips::FCOND_OLE: return Mips::FCOND_UGT;
 456   case Mips::FCOND_ULE: return Mips::FCOND_OGT;
 457   case Mips::FCOND_SF:  return Mips::FCOND_ST;
 458   case Mips::FCOND_NGLE:return Mips::FCOND_GLE;
 459   case Mips::FCOND_SEQ: return Mips::FCOND_SNE;
 460   case Mips::FCOND_NGL: return Mips::FCOND_GL;
 461   case Mips::FCOND_LT:  return Mips::FCOND_NLT;
 462   case Mips::FCOND_NGE: return Mips::FCOND_GE;
 463   case Mips::FCOND_LE:  return Mips::FCOND_NLE;
 464   case Mips::FCOND_NGT: return Mips::FCOND_GT;
 465   }
 466 }
 467
 468 bool MipsInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 469                                   MachineBasicBlock *&TBB,
 470                                   MachineBasicBlock *&FBB,
 471                                   SmallVectorImpl<MachineOperand> &Cond,
 472                                   bool AllowModify) const
 473 {
 474   // If the block has no terminators, it just falls into the block after it.
 475   MachineBasicBlock::iterator I = MBB.end();
 476   if (I == MBB.begin() || !isUnpredicatedTerminator(--I))
 477     return false;
 478
 479   // Get the last instruction in the block.
 480   MachineInstr *LastInst = I;
 481
 482   // If there is only one terminator instruction, process it.
 483   unsigned LastOpc = LastInst->getOpcode();
 484   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 485     if (!LastInst->getDesc().isBranch())
 486       return true;
 487
 488     // Unconditional branch
 489     if (LastOpc == Mips::J) {
 490       TBB = LastInst->getOperand(0).getMBB();
 491       return false;
 492     }
 493
 494     Mips::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
 495     if (BranchCode == Mips::COND_INVALID)
 496       return true;  // Can't handle indirect branch.
 497
 498     // Conditional branch
 499     // Block ends with fall-through condbranch.
 500     if (LastOpc != Mips::COND_INVALID) {
 501       int LastNumOp = LastInst->getNumOperands();
 502
 503       TBB = LastInst->getOperand(LastNumOp-1).getMBB();
 504       Cond.push_back(MachineOperand::CreateImm(BranchCode));
 505
 506       for (int i=0; i<LastNumOp-1; i++) {
 507         Cond.push_back(LastInst->getOperand(i));
 508       }
 509
 510       return false;
 511     }
 512   }
 513
 514   // Get the instruction before it if it is a terminator.
 515   MachineInstr *SecondLastInst = I;
 516
 517   // If there are three terminators, we don't know what sort of block this is.
 518   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 519     return true;
 520
 521   // If the block ends with Mips::J and a Mips::BNE/Mips::BEQ, handle it.
 522   unsigned SecondLastOpc    = SecondLastInst->getOpcode();
 523   Mips::CondCode BranchCode = GetCondFromBranchOpc(SecondLastOpc);
 524
 525   if (BranchCode != Mips::COND_INVALID && LastOpc == Mips::J) {
 526     int SecondNumOp = SecondLastInst->getNumOperands();
 527
 528     TBB = SecondLastInst->getOperand(SecondNumOp-1).getMBB();
 529     Cond.push_back(MachineOperand::CreateImm(BranchCode));
 530
 531     for (int i=0; i<SecondNumOp-1; i++) {
 532       Cond.push_back(SecondLastInst->getOperand(i));
 533     }
 534
 535     FBB = LastInst->getOperand(0).getMBB();
 536     return false;
 537   }
 538
 539   // If the block ends with two unconditional branches, handle it. The last
 540   // one is not executed, so remove it.
 541   if ((SecondLastOpc == Mips::J) && (LastOpc == Mips::J)) {
 542     TBB = SecondLastInst->getOperand(0).getMBB();
 543     I = LastInst;
 544     if (AllowModify)
 545       I->eraseFromParent();
 546     return false;
 547   }
 548
 549   // Otherwise, can't handle this.
 550   return true;
 551 }
 552
 553 unsigned MipsInstrInfo::
 554 InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 555              MachineBasicBlock *FBB,
 556              const SmallVectorImpl<MachineOperand> &Cond) const {
 557   // Shouldn't be a fall through.
 558   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 559   assert((Cond.size() == 3 || Cond.size() == 2 || Cond.size() == 0) &&
 560          "Mips branch conditions can have two|three components!");
 561
 562   if (FBB == 0) { // One way branch.
 563     if (Cond.empty()) {
 564       // Unconditional branch?
 565       BuildMI(&MBB, get(Mips::J)).addMBB(TBB);
 566     } else {
 567       // Conditional branch.
 568       unsigned Opc = GetCondBranchFromCond((Mips::CondCode)Cond[0].getImm());
 569       const TargetInstrDesc &TID = get(Opc);
 570
 571       if (TID.getNumOperands() == 3)
 572         BuildMI(&MBB, TID).addReg(Cond[1].getReg())
 573                           .addReg(Cond[2].getReg())
 574                           .addMBB(TBB);
 575       else
 576         BuildMI(&MBB, TID).addReg(Cond[1].getReg())
 577                           .addMBB(TBB);
 578
 579     }
 580     return 1;
 581   }
 582
 583   // Two-way Conditional branch.
 584   unsigned Opc = GetCondBranchFromCond((Mips::CondCode)Cond[0].getImm());
 585   const TargetInstrDesc &TID = get(Opc);
 586
 587   if (TID.getNumOperands() == 3)
 588     BuildMI(&MBB, TID).addReg(Cond[1].getReg()).addReg(Cond[2].getReg())
 589                       .addMBB(TBB);
 590   else
 591     BuildMI(&MBB, TID).addReg(Cond[1].getReg()).addMBB(TBB);
 592
 593   BuildMI(&MBB, get(Mips::J)).addMBB(FBB);
 594   return 2;
 595 }
 596
 597 unsigned MipsInstrInfo::
 598 RemoveBranch(MachineBasicBlock &MBB) const
 599 {
 600   MachineBasicBlock::iterator I = MBB.end();
 601   if (I == MBB.begin()) return 0;
 602   --I;
 603   if (I->getOpcode() != Mips::J &&
 604       GetCondFromBranchOpc(I->getOpcode()) == Mips::COND_INVALID)
 605     return 0;
 606
 607   // Remove the branch.
 608   I->eraseFromParent();
 609
 610   I = MBB.end();
 611
 612   if (I == MBB.begin()) return 1;
 613   --I;
 614   if (GetCondFromBranchOpc(I->getOpcode()) == Mips::COND_INVALID)
 615     return 1;
 616
 617   // Remove the branch.
 618   I->eraseFromParent();
 619   return 2;
 620 }
 621
 622 /// BlockHasNoFallThrough - Analyze if MachineBasicBlock does not
 623 /// fall-through into its successor block.
 624 bool MipsInstrInfo::
 625 BlockHasNoFallThrough(const MachineBasicBlock &MBB) const
 626 {
 627   if (MBB.empty()) return false;
 628
 629   switch (MBB.back().getOpcode()) {
 630   case Mips::RET:     // Return.
 631   case Mips::JR:      // Indirect branch.
 632   case Mips::J:       // Uncond branch.
 633     return true;
 634   default: return false;
 635   }
 636 }
 637
 638 /// ReverseBranchCondition - Return the inverse opcode of the
 639 /// specified Branch instruction.
 640 bool MipsInstrInfo::
 641 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const
 642 {
 643   assert( (Cond.size() == 3 || Cond.size() == 2) &&
 644           "Invalid Mips branch condition!");
 645   Cond[0].setImm(GetOppositeBranchCondition((Mips::CondCode)Cond[0].getImm()));
 646   return false;
 647 }