lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Mips Register defs --------------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Instruction format superclass
  12 //===----------------------------------------------------------------------===//
  13
  14 include "MipsInstrFormats.td"
  15
  16 //===----------------------------------------------------------------------===//
  17 // Mips profiles and nodes
  18 //===----------------------------------------------------------------------===//
  19
  20 def SDT_MipsRet          : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  21 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  22 def SDT_MipsSelectCC     : SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>,
  23                                          SDTCisSameAs<2, 3>, SDTCisInt<1>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26
  27 // Call
  28 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink, [SDNPHasChain,
  29                          SDNPOutFlag]>;
  30
  31 // Hi and Lo nodes are used to handle global addresses. Used on
  32 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  33 // static model. (nothing to do with Mips Registers Hi and Lo)
  34 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  35 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  36 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  37
  38 // Return
  39 def MipsRet : SDNode<"MipsISD::Ret", SDT_MipsRet, [SDNPHasChain,
  40                      SDNPOptInFlag]>;
  41
  42 // These are target-independent nodes, but have target-specific formats.
  43 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  44                            [SDNPHasChain, SDNPOutFlag]>;
  45 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  46                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  47
  48 // Select Condition Code
  49 def MipsSelectCC  : SDNode<"MipsISD::SelectCC", SDT_MipsSelectCC>;
  50
  51 //===----------------------------------------------------------------------===//
  52 // Mips Instruction Predicate Definitions.
  53 //===----------------------------------------------------------------------===//
  54 def HasSEInReg : Predicate<"Subtarget.hasSEInReg()">;
  55
  56 //===----------------------------------------------------------------------===//
  57 // Mips Operand, Complex Patterns and Transformations Definitions.
  58 //===----------------------------------------------------------------------===//
  59
  60 // Instruction operand types
  61 def brtarget    : Operand<OtherVT>;
  62 def calltarget  : Operand<i32>;
  63 def uimm16      : Operand<i32>;
  64 def simm16      : Operand<i32>;
  65 def shamt       : Operand<i32>;
  66
  67 // Address operand
  68 def mem : Operand<i32> {
  69   let PrintMethod = "printMemOperand";
  70   let MIOperandInfo = (ops simm16, CPURegs);
  71 }
  72
  73 // Transformation Function - get the lower 16 bits.
  74 def LO16 : SDNodeXForm<imm, [{
  75   return getI32Imm((unsigned)N->getValue() & 0xFFFF);
  76 }]>;
  77
  78 // Transformation Function - get the higher 16 bits.
  79 def HI16 : SDNodeXForm<imm, [{
  80   return getI32Imm((unsigned)N->getValue() >> 16);
  81 }]>;
  82
  83 // Node immediate fits as 16-bit sign extended on target immediate.
  84 // e.g. addi, andi
  85 def immSExt16  : PatLeaf<(imm), [{
  86   if (N->getValueType(0) == MVT::i32)
  87     return (int32_t)N->getValue() == (short)N->getValue();
  88   else
  89     return (int64_t)N->getValue() == (short)N->getValue();
  90 }]>;
  91
  92 // Node immediate fits as 16-bit zero extended on target immediate.
  93 // The LO16 param means that only the lower 16 bits of the node
  94 // immediate are caught.
  95 // e.g. addiu, sltiu
  96 def immZExt16  : PatLeaf<(imm), [{
  97   if (N->getValueType(0) == MVT::i32)
  98     return (uint32_t)N->getValue() == (unsigned short)N->getValue();
  99   else
 100     return (uint64_t)N->getValue() == (unsigned short)N->getValue();
 101 }], LO16>;
 102
 103 // shamt field must fit in 5 bits.
 104 def immZExt5 : PatLeaf<(imm), [{
 105   return N->getValue() == ((N->getValue()) & 0x1f) ;
 106 }]>;
 107
 108 // Mips Address Mode! SDNode frameindex could possibily be a match
 109 // since load and store instructions from stack used it.
 110 def addr : ComplexPattern<i32, 2, "SelectAddr", [frameindex], []>;
 111
 112 //===----------------------------------------------------------------------===//
 113 // Instructions specific format
 114 //===----------------------------------------------------------------------===//
 115
 116 // Arithmetic 3 register operands
 117 let isCommutable = 1 in
 118 class ArithR<bits<6> op, bits<6> func, string instr_asm, SDNode OpNode,
 119              InstrItinClass itin>:
 120   FR< op,
 121       func,
 122       (outs CPURegs:$dst),
 123       (ins CPURegs:$b, CPURegs:$c),
 124       !strconcat(instr_asm, "\t$dst, $b, $c"),
 125       [(set CPURegs:$dst, (OpNode CPURegs:$b, CPURegs:$c))], itin>;
 126
 127 let isCommutable = 1 in
 128 class ArithOverflowR<bits<6> op, bits<6> func, string instr_asm>:
 129   FR< op,
 130       func,
 131       (outs CPURegs:$dst),
 132       (ins CPURegs:$b, CPURegs:$c),
 133       !strconcat(instr_asm, "\t$dst, $b, $c"),
 134       [], IIAlu>;
 135
 136 // Arithmetic 2 register operands
 137 class ArithI<bits<6> op, string instr_asm, SDNode OpNode,
 138              Operand Od, PatLeaf imm_type> :
 139   FI< op,
 140       (outs CPURegs:$dst),
 141       (ins CPURegs:$b, Od:$c),
 142       !strconcat(instr_asm, "\t$dst, $b, $c"),
 143       [(set CPURegs:$dst, (OpNode CPURegs:$b, imm_type:$c))], IIAlu>;
 144
 145 // Arithmetic Multiply ADD/SUB
 146 let rd=0 in
 147 class MArithR<bits<6> func, string instr_asm> :
 148   FR< 0x1c,
 149       func,
 150       (outs CPURegs:$rs),
 151       (ins CPURegs:$rt),
 152       !strconcat(instr_asm, "\t$rs, $rt"),
 153       [], IIImul>;
 154
 155 //  Logical
 156 class LogicR<bits<6> func, string instr_asm, SDNode OpNode>:
 157   FR< 0x00,
 158       func,
 159       (outs CPURegs:$dst),
 160       (ins CPURegs:$b, CPURegs:$c),
 161       !strconcat(instr_asm, "\t$dst, $b, $c"),
 162       [(set CPURegs:$dst, (OpNode CPURegs:$b, CPURegs:$c))], IIAlu>;
 163
 164 class LogicI<bits<6> op, string instr_asm, SDNode OpNode>:
 165   FI< op,
 166       (outs CPURegs:$dst),
 167       (ins CPURegs:$b, uimm16:$c),
 168       !strconcat(instr_asm, "\t$dst, $b, $c"),
 169       [(set CPURegs:$dst, (OpNode CPURegs:$b, immZExt16:$c))], IIAlu>;
 170
 171 class LogicNOR<bits<6> op, bits<6> func, string instr_asm>:
 172   FR< op,
 173       func,
 174       (outs CPURegs:$dst),
 175       (ins CPURegs:$b, CPURegs:$c),
 176       !strconcat(instr_asm, "\t$dst, $b, $c"),
 177       [(set CPURegs:$dst, (not (or CPURegs:$b, CPURegs:$c)))], IIAlu>;
 178
 179 // Shifts
 180 let rt = 0 in
 181 class LogicR_shift_imm<bits<6> func, string instr_asm, SDNode OpNode>:
 182   FR< 0x00,
 183       func,
 184       (outs CPURegs:$dst),
 185       (ins CPURegs:$b, shamt:$c),
 186       !strconcat(instr_asm, "\t$dst, $b, $c"),
 187       [(set CPURegs:$dst, (OpNode CPURegs:$b, immZExt5:$c))], IIAlu>;
 188
 189 class LogicR_shift_reg<bits<6> func, string instr_asm, SDNode OpNode>:
 190   FR< 0x00,
 191       func,
 192       (outs CPURegs:$dst),
 193       (ins CPURegs:$b, CPURegs:$c),
 194       !strconcat(instr_asm, "\t$dst, $b, $c"),
 195       [(set CPURegs:$dst, (OpNode CPURegs:$b, CPURegs:$c))], IIAlu>;
 196
 197 // Load Upper Imediate
 198 class LoadUpper<bits<6> op, string instr_asm>:
 199   FI< op,
 200       (outs CPURegs:$dst),
 201       (ins uimm16:$imm),
 202       !strconcat(instr_asm, "\t$dst, $imm"),
 203       [], IIAlu>;
 204
 205 // Memory Load/Store
 206 let isSimpleLoad = 1, hasDelaySlot = 1 in
 207 class LoadM<bits<6> op, string instr_asm, PatFrag OpNode>:
 208   FI< op,
 209       (outs CPURegs:$dst),
 210       (ins mem:$addr),
 211       !strconcat(instr_asm, "\t$dst, $addr"),
 212       [(set CPURegs:$dst, (OpNode addr:$addr))], IILoad>;
 213
 214 class StoreM<bits<6> op, string instr_asm, PatFrag OpNode>:
 215   FI< op,
 216       (outs),
 217       (ins CPURegs:$dst, mem:$addr),
 218       !strconcat(instr_asm, "\t$dst, $addr"),
 219       [(OpNode CPURegs:$dst, addr:$addr)], IIStore>;
 220
 221 // Conditional Branch
 222 let isBranch = 1, isTerminator=1, hasDelaySlot = 1 in {
 223 class CBranch<bits<6> op, string instr_asm, PatFrag cond_op>:
 224   FI< op,
 225       (outs),
 226       (ins CPURegs:$a, CPURegs:$b, brtarget:$offset),
 227       !strconcat(instr_asm, "\t$a, $b, $offset"),
 228       [(brcond (cond_op CPURegs:$a, CPURegs:$b), bb:$offset)],
 229       IIBranch>;
 230
 231
 232 class CBranchZero<bits<6> op, string instr_asm, PatFrag cond_op>:
 233   FI< op,
 234       (outs),
 235       (ins CPURegs:$src, brtarget:$offset),
 236       !strconcat(instr_asm, "\t$src, $offset"),
 237       [(brcond (cond_op CPURegs:$src, 0), bb:$offset)],
 238       IIBranch>;
 239 }
 240
 241 // SetCC
 242 class SetCC_R<bits<6> op, bits<6> func, string instr_asm,
 243       PatFrag cond_op>:
 244   FR< op,
 245       func,
 246       (outs CPURegs:$dst),
 247       (ins CPURegs:$b, CPURegs:$c),
 248       !strconcat(instr_asm, "\t$dst, $b, $c"),
 249       [(set CPURegs:$dst, (cond_op CPURegs:$b, CPURegs:$c))],
 250       IIAlu>;
 251
 252 class SetCC_I<bits<6> op, string instr_asm, PatFrag cond_op,
 253       Operand Od, PatLeaf imm_type>:
 254   FI< op,
 255       (outs CPURegs:$dst),
 256       (ins CPURegs:$b, Od:$c),
 257       !strconcat(instr_asm, "\t$dst, $b, $c"),
 258       [(set CPURegs:$dst, (cond_op CPURegs:$b, imm_type:$c))],
 259       IIAlu>;
 260
 261 // Unconditional branch
 262 let isBranch=1, isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 263 class JumpFJ<bits<6> op, string instr_asm>:
 264   FJ< op,
 265       (outs),
 266       (ins brtarget:$target),
 267       !strconcat(instr_asm, "\t$target"),
 268       [(br bb:$target)], IIBranch>;
 269
 270 let isBranch=1, isTerminator=1, isBarrier=1, rd=0, hasDelaySlot = 1 in
 271 class JumpFR<bits<6> op, bits<6> func, string instr_asm>:
 272   FR< op,
 273       func,
 274       (outs),
 275       (ins CPURegs:$target),
 276       !strconcat(instr_asm, "\t$target"),
 277       [(brind CPURegs:$target)], IIBranch>;
 278
 279 // Jump and Link (Call)
 280 let isCall=1, hasDelaySlot=1,
 281   // All calls clobber the non-callee saved registers...
 282   Defs = [AT, V0, V1, A0, A1, A2, A3, T0, T1, T2,
 283           T3, T4, T5, T6, T7, T8, T9, K0, K1], Uses = [GP] in {
 284   class JumpLink<bits<6> op, string instr_asm>:
 285     FJ< op,
 286         (outs),
 287         (ins calltarget:$target),
 288         !strconcat(instr_asm, "\t$target"),
 289         [(MipsJmpLink imm:$target)], IIBranch>;
 290
 291   let rd=31 in
 292   class JumpLinkReg<bits<6> op, bits<6> func, string instr_asm>:
 293     FR< op,
 294         func,
 295         (outs),
 296         (ins CPURegs:$rs),
 297         !strconcat(instr_asm, "\t$rs"),
 298         [(MipsJmpLink CPURegs:$rs)], IIBranch>;
 299
 300   class BranchLink<string instr_asm>:
 301     FI< 0x1,
 302         (outs),
 303         (ins CPURegs:$rs, brtarget:$target),
 304         !strconcat(instr_asm, "\t$rs, $target"),
 305         [], IIBranch>;
 306 }
 307
 308 // Mul, Div
 309 class MulDiv<bits<6> func, string instr_asm, InstrItinClass itin>:
 310   FR< 0x00,
 311       func,
 312       (outs),
 313       (ins CPURegs:$a, CPURegs:$b),
 314       !strconcat(instr_asm, "\t$a, $b"),
 315       [], itin>;
 316
 317 // Move from Hi/Lo
 318 class MoveFromTo<bits<6> func, string instr_asm>:
 319   FR< 0x00,
 320       func,
 321       (outs CPURegs:$dst),
 322       (ins),
 323       !strconcat(instr_asm, "\t$dst"),
 324       [], IIHiLo>;
 325
 326 // Count Leading Ones/Zeros in Word
 327 class CountLeading<bits<6> func, string instr_asm>:
 328   FR< 0x1c,
 329       func,
 330       (outs CPURegs:$dst),
 331       (ins CPURegs:$src),
 332       !strconcat(instr_asm, "\t$dst, $src"),
 333       [], IIAlu>;
 334
 335 class EffectiveAddress<string instr_asm> :
 336   FI<0x09,
 337      (outs CPURegs:$dst),
 338      (ins mem:$addr),
 339      instr_asm,
 340      [(set CPURegs:$dst, addr:$addr)], IIAlu>;
 341
 342 class SignExtInReg<bits<6> func, string instr_asm, ValueType vt>:
 343   FR< 0x3f, func, (outs CPURegs:$dst), (ins CPURegs:$src),
 344       !strconcat(instr_asm, "\t$dst, $src"),
 345       [(set CPURegs:$dst, (sext_inreg CPURegs:$src, vt))], NoItinerary>;
 346
 347
 348 //===----------------------------------------------------------------------===//
 349 // Pseudo instructions
 350 //===----------------------------------------------------------------------===//
 351
 352 // As stack alignment is always done with addiu, we need a 16-bit immediate
 353 let Defs = [SP], Uses = [SP] in {
 354 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins uimm16:$amt),
 355                                   "!ADJCALLSTACKDOWN $amt",
 356                                   [(callseq_start imm:$amt)]>;
 357 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins uimm16:$amt1, uimm16:$amt2),
 358                                   "!ADJCALLSTACKUP $amt1",
 359                                   [(callseq_end imm:$amt1, imm:$amt2)]>;
 360 }
 361
 362 // Some assembly macros need to avoid pseudoinstructions and assembler
 363 // automatic reodering, we should reorder ourselves.
 364 def MACRO     : MipsPseudo<(outs), (ins), ".set\tmacro",     []>;
 365 def REORDER   : MipsPseudo<(outs), (ins), ".set\treorder",   []>;
 366 def NOMACRO   : MipsPseudo<(outs), (ins), ".set\tnomacro",   []>;
 367 def NOREORDER : MipsPseudo<(outs), (ins), ".set\tnoreorder", []>;
 368
 369 // When handling PIC code the assembler needs .cpload and .cprestore
 370 // directives. If the real instructions corresponding these directives
 371 // are used, we have the same behavior, but get also a bunch of warnings
 372 // from the assembler.
 373 def CPLOAD : MipsPseudo<(outs), (ins CPURegs:$picreg), ".cpload\t$picreg", []>;
 374 def CPRESTORE : MipsPseudo<(outs), (ins uimm16:$loc), ".cprestore\t$loc\n", []>;
 375
 376 // The supported Mips ISAs dont have any instruction close to the SELECT_CC
 377 // operation. The solution is to create a Mips pseudo SELECT_CC instruction
 378 // (MipsSelectCC), use LowerSELECT_CC to generate this instruction and finally
 379 // replace it for real supported nodes into EmitInstrWithCustomInserter
 380 let usesCustomDAGSchedInserter = 1 in {
 381   class PseudoSelCC<RegisterClass RC, string asmstr>:
 382     MipsPseudo<(outs RC:$dst), (ins CPURegs:$CmpRes, RC:$T, RC:$F), asmstr,
 383     [(set RC:$dst, (MipsSelectCC CPURegs:$CmpRes, RC:$T, RC:$F))]>;
 384 }
 385
 386 def Select_CC : PseudoSelCC<CPURegs, "# MipsSelect_CC_i32">;
 387
 388 //===----------------------------------------------------------------------===//
 389 // Instruction definition
 390 //===----------------------------------------------------------------------===//
 391
 392 //===----------------------------------------------------------------------===//
 393 // MipsI Instructions
 394 //===----------------------------------------------------------------------===//
 395
 396 /// Arithmetic Instructions (ALU Immediate)
 397 def ADDiu   : ArithI<0x09, "addiu", add, uimm16, immZExt16>;
 398 def ADDi    : ArithI<0x08, "addi",  add, simm16, immSExt16>;
 399 def SLTi    : SetCC_I<0x0a, "slti", setlt, simm16, immSExt16>;
 400 def SLTiu   : SetCC_I<0x0b, "sltiu", setult, uimm16, immZExt16>;
 401 def ANDi    : LogicI<0x0c, "andi", and>;
 402 def ORi     : LogicI<0x0d, "ori",  or>;
 403 def XORi    : LogicI<0x0e, "xori",  xor>;
 404 def LUi     : LoadUpper<0x0f, "lui">;
 405
 406 /// Arithmetic Instructions (3-Operand, R-Type)
 407 def ADDu    : ArithR<0x00, 0x21, "addu", add, IIAlu>;
 408 def SUBu    : ArithR<0x00, 0x23, "subu", sub, IIAlu>;
 409 def ADD     : ArithOverflowR<0x00, 0x20, "add">;
 410 def SUB     : ArithOverflowR<0x00, 0x22, "sub">;
 411 def SLT     : SetCC_R<0x00, 0x2a, "slt", setlt>;
 412 def SLTu    : SetCC_R<0x00, 0x2b, "sltu", setult>;
 413 def AND     : LogicR<0x24, "and", and>;
 414 def OR      : LogicR<0x25, "or",  or>;
 415 def XOR     : LogicR<0x26, "xor", xor>;
 416 def NOR     : LogicNOR<0x00, 0x27, "nor">;
 417
 418 /// Shift Instructions
 419 def SLL     : LogicR_shift_imm<0x00, "sll", shl>;
 420 def SRL     : LogicR_shift_imm<0x02, "srl", srl>;
 421 def SRA     : LogicR_shift_imm<0x03, "sra", sra>;
 422 def SLLV    : LogicR_shift_reg<0x04, "sllv", shl>;
 423 def SRLV    : LogicR_shift_reg<0x06, "srlv", srl>;
 424 def SRAV    : LogicR_shift_reg<0x07, "srav", sra>;
 425
 426 /// Load and Store Instructions
 427 def LB      : LoadM<0x20, "lb",  sextloadi8>;
 428 def LBu     : LoadM<0x24, "lbu", zextloadi8>;
 429 def LH      : LoadM<0x21, "lh",  sextloadi16>;
 430 def LHu     : LoadM<0x25, "lhu", zextloadi16>;
 431 def LW      : LoadM<0x23, "lw",  load>;
 432 def SB      : StoreM<0x28, "sb", truncstorei8>;
 433 def SH      : StoreM<0x29, "sh", truncstorei16>;
 434 def SW      : StoreM<0x2b, "sw", store>;
 435
 436 /// Jump and Branch Instructions
 437 def J       : JumpFJ<0x02, "j">;
 438 def JR      : JumpFR<0x00, 0x08, "jr">;
 439 def JAL     : JumpLink<0x03, "jal">;
 440 def JALR    : JumpLinkReg<0x00, 0x09, "jalr">;
 441 def BEQ     : CBranch<0x04, "beq", seteq>;
 442 def BNE     : CBranch<0x05, "bne", setne>;
 443
 444 let rt=1 in
 445   def BGEZ  : CBranchZero<0x01, "bgez", setge>;
 446
 447 let rt=0 in {
 448   def BGTZ  : CBranchZero<0x07, "bgtz", setgt>;
 449   def BLEZ  : CBranchZero<0x07, "blez", setle>;
 450   def BLTZ  : CBranchZero<0x01, "bltz", setlt>;
 451 }
 452
 453 def BGEZAL  : BranchLink<"bgezal">;
 454 def BLTZAL  : BranchLink<"bltzal">;
 455
 456 let isReturn=1, isTerminator=1, hasDelaySlot=1,
 457     isBarrier=1, hasCtrlDep=1, rs=0, rt=0, shamt=0 in
 458   def RET : FR <0x00, 0x02, (outs), (ins CPURegs:$target),
 459                 "jr\t$target", [(MipsRet CPURegs:$target)], IIBranch>;
 460
 461 /// Multiply and Divide Instructions.
 462 def MULT    : MulDiv<0x18, "mult", IIImul>;
 463 def MULTu   : MulDiv<0x19, "multu", IIImul>;
 464 def DIV     : MulDiv<0x1a, "div", IIIdiv>;
 465 def DIVu    : MulDiv<0x1b, "divu", IIIdiv>;
 466 def MFHI    : MoveFromTo<0x10, "mfhi">;
 467 def MFLO    : MoveFromTo<0x12, "mflo">;
 468 def MTHI    : MoveFromTo<0x11, "mthi">;
 469 def MTLO    : MoveFromTo<0x13, "mtlo">;
 470
 471 /// Sign Ext In Register Instructions.
 472 let Predicates = [HasSEInReg] in {
 473   let shamt = 0x10, rs = 0 in
 474     def SEB : SignExtInReg<0x21, "seb", i8>;
 475
 476   let shamt = 0x18, rs = 0 in
 477     def SEH : SignExtInReg<0x20, "seh", i16>;
 478 }
 479
 480 /// No operation
 481 let addr=0 in
 482   def NOP   : FJ<0, (outs), (ins), "nop", [], IIAlu>;
 483
 484 // FrameIndexes are legalized when they are operands from load/store
 485 // instructions. The same not happens for stack address copies, so an
 486 // add op with mem ComplexPattern is used and the stack address copy
 487 // can be matched. It's similar to Sparc LEA_ADDRi
 488 def LEA_ADDiu : EffectiveAddress<"addiu\t$dst, ${addr:stackloc}">;
 489
 490 // Count Leading
 491 // CLO/CLZ are part of the newer MIPS32(tm) instruction
 492 // set and not older Mips I keep this for future use
 493 // though.
 494 //def CLO     : CountLeading<0x21, "clo">;
 495 //def CLZ     : CountLeading<0x20, "clz">;
 496
 497 // MADD*/MSUB* are not part of MipsI either.
 498 //def MADD    : MArithR<0x00, "madd">;
 499 //def MADDU   : MArithR<0x01, "maddu">;
 500 //def MSUB    : MArithR<0x04, "msub">;
 501 //def MSUBU   : MArithR<0x05, "msubu">;
 502
 503 // MUL is a assembly macro in the current used ISAs. In recent ISA's
 504 // it is a real instruction.
 505 //def MUL   : ArithR<0x1c, 0x02, "mul", mul, IIImul>;
 506
 507 //===----------------------------------------------------------------------===//
 508 //  Arbitrary patterns that map to one or more instructions
 509 //===----------------------------------------------------------------------===//
 510
 511 // Small immediates
 512 def : Pat<(i32 immSExt16:$in),
 513           (ADDiu ZERO, imm:$in)>;
 514 def : Pat<(i32 immZExt16:$in),
 515           (ORi ZERO, imm:$in)>;
 516
 517 // Arbitrary immediates
 518 def : Pat<(i32 imm:$imm),
 519           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
 520
 521 // Carry patterns
 522 def : Pat<(subc CPURegs:$lhs, CPURegs:$rhs),
 523           (SUBu CPURegs:$lhs, CPURegs:$rhs)>;
 524 def : Pat<(addc CPURegs:$lhs, CPURegs:$rhs),
 525           (ADDu CPURegs:$lhs, CPURegs:$rhs)>;
 526 def : Pat<(addc  CPURegs:$src, imm:$imm),
 527           (ADDiu CPURegs:$src, imm:$imm)>;
 528
 529 // Call
 530 def : Pat<(MipsJmpLink (i32 tglobaladdr:$dst)),
 531           (JAL tglobaladdr:$dst)>;
 532 def : Pat<(MipsJmpLink (i32 texternalsym:$dst)),
 533           (JAL texternalsym:$dst)>;
 534 def : Pat<(MipsJmpLink CPURegs:$dst),
 535           (JALR CPURegs:$dst)>;
 536
 537 // hi/lo relocs
 538 def : Pat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
 539 def : Pat<(add CPURegs:$hi, (MipsLo tglobaladdr:$lo)),
 540           (ADDiu CPURegs:$hi, tglobaladdr:$lo)>;
 541
 542 def : Pat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
 543 def : Pat<(add CPURegs:$hi, (MipsLo tjumptable:$lo)),
 544           (ADDiu CPURegs:$hi, tjumptable:$lo)>;
 545
 546 def : Pat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
 547 def : Pat<(add CPURegs:$hi, (MipsLo tconstpool:$lo)),
 548           (ADDiu CPURegs:$hi, tconstpool:$lo)>;
 549
 550 // gp_rel relocs
 551 def : Pat<(add CPURegs:$gp, (MipsGPRel tglobaladdr:$in)),
 552           (ADDiu CPURegs:$gp, tglobaladdr:$in)>;
 553 def : Pat<(add CPURegs:$gp, (MipsGPRel tconstpool:$in)),
 554           (ADDiu CPURegs:$gp, tconstpool:$in)>;
 555
 556 // Mips does not have "not", so we expand our way
 557 def : Pat<(not CPURegs:$in),
 558           (NOR CPURegs:$in, ZERO)>;
 559
 560 // extended load and stores
 561 def : Pat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
 562 def : Pat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
 563 def : Pat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
 564
 565 // peepholes
 566 def : Pat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
 567
 568 // brcond patterns
 569 // direct match equal/notequal zero branches
 570 def : Pat<(brcond (setne CPURegs:$lhs, 0), bb:$dst),
 571           (BNE CPURegs:$lhs, ZERO, bb:$dst)>;
 572 def : Pat<(brcond (seteq CPURegs:$lhs, 0), bb:$dst),
 573           (BEQ CPURegs:$lhs, ZERO, bb:$dst)>;
 574
 575 def : Pat<(brcond (setge CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 576           (BGEZ (SUB CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 577 def : Pat<(brcond (setuge CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 578           (BGEZ (SUBu CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 579
 580 def : Pat<(brcond (setgt CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 581           (BGTZ (SUB CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 582 def : Pat<(brcond (setugt CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 583           (BGTZ (SUBu CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 584
 585 def : Pat<(brcond (setle CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 586           (BLEZ (SUB CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 587 def : Pat<(brcond (setule CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 588           (BLEZ (SUBu CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 589
 590 def : Pat<(brcond (setlt CPURegs:$lhs, immSExt16:$rhs), bb:$dst),
 591           (BNE (SLTi CPURegs:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
 592 def : Pat<(brcond (setult CPURegs:$lhs, immZExt16:$rhs), bb:$dst),
 593           (BNE (SLTiu CPURegs:$lhs, immZExt16:$rhs), ZERO, bb:$dst)>;
 594 def : Pat<(brcond (setlt CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 595           (BNE (SLT CPURegs:$lhs, CPURegs:$rhs), ZERO, bb:$dst)>;
 596 def : Pat<(brcond (setult CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 597           (BNE (SLTu CPURegs:$lhs, CPURegs:$rhs), ZERO, bb:$dst)>;
 598
 599 def : Pat<(brcond (setlt CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 600           (BLTZ (SUB CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 601 def : Pat<(brcond (setult CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 602           (BLTZ (SUBu CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 603
 604 // generic brcond pattern
 605 def : Pat<(brcond CPURegs:$cond, bb:$dst),
 606           (BNE CPURegs:$cond, ZERO, bb:$dst)>;
 607
 608 // setcc patterns, only matched when there
 609 // is no brcond following a setcc operation
 610 def : Pat<(setle CPURegs:$lhs, CPURegs:$rhs),
 611           (XORi (SLT CPURegs:$rhs, CPURegs:$lhs), 1)>;
 612 def : Pat<(setule CPURegs:$lhs, CPURegs:$rhs),
 613           (XORi (SLTu CPURegs:$rhs, CPURegs:$lhs), 1)>;
 614
 615 def : Pat<(setgt CPURegs:$lhs, CPURegs:$rhs),
 616           (SLT CPURegs:$rhs, CPURegs:$lhs)>;
 617 def : Pat<(setugt CPURegs:$lhs, CPURegs:$rhs),
 618           (SLTu CPURegs:$rhs, CPURegs:$lhs)>;
 619
 620 def : Pat<(setge CPURegs:$lhs, CPURegs:$rhs),
 621           (XORi (SLT CPURegs:$lhs, CPURegs:$rhs), 1)>;
 622 def : Pat<(setuge CPURegs:$lhs, CPURegs:$rhs),
 623           (XORi (SLTu CPURegs:$lhs, CPURegs:$rhs), 1)>;
 624
 625 def : Pat<(setne CPURegs:$lhs, CPURegs:$rhs),
 626           (OR (SLT CPURegs:$lhs, CPURegs:$rhs),
 627               (SLT CPURegs:$rhs, CPURegs:$lhs))>;
 628
 629 def : Pat<(seteq CPURegs:$lhs, CPURegs:$rhs),
 630           (XORi (OR (SLT CPURegs:$lhs, CPURegs:$rhs),
 631                     (SLT CPURegs:$rhs, CPURegs:$lhs)), 1)>;
 632
 633 def : Pat<(setge CPURegs:$lhs, immSExt16:$rhs),
 634           (XORi (SLTi CPURegs:$lhs, immSExt16:$rhs), 1)>;
 635 def : Pat<(setuge CPURegs:$lhs, immZExt16:$rhs),
 636           (XORi (SLTiu CPURegs:$lhs, immZExt16:$rhs), 1)>;
 637
 638 //===----------------------------------------------------------------------===//
 639 // Floating Point Support
 640 //===----------------------------------------------------------------------===//
 641
 642 include "MipsInstrFPU.td"
 643