lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Instruction format superclass
  16 //===----------------------------------------------------------------------===//
  17
  18 include "MipsInstrFormats.td"
  19
  20 //===----------------------------------------------------------------------===//
  21 // Mips profiles and nodes
  22 //===----------------------------------------------------------------------===//
  23
  24 def SDT_MipsRet          : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  25 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  26 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  27                                                 SDTCisSameAs<1, 2>,
  28                                                 SDTCisSameAs<3, 4>,
  29                                                 SDTCisInt<4>]>;
  30 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  31 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  32 def SDT_MipsMAddMSub     : SDTypeProfile<0, 4,
  33                                          [SDTCisVT<0, i32>, SDTCisSameAs<0, 1>,
  34                                           SDTCisSameAs<1, 2>,
  35                                           SDTCisSameAs<2, 3>]>;
  36 def SDT_MipsDivRem       : SDTypeProfile<0, 2,
  37                                          [SDTCisInt<0>,
  38                                           SDTCisSameAs<0, 1>]>;
  39
  40 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  41
  42 def SDT_MipsDynAlloc    : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>,
  43                                                SDTCisSameAs<0, 1>]>;
  44 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  45
  46 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  47                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  48 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  49                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  50                                    SDTCisSameAs<0, 4>]>;
  51
  52 // Call
  53 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  54                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  55                           SDNPVariadic]>;
  56
  57 // Hi and Lo nodes are used to handle global addresses. Used on
  58 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  59 // static model. (nothing to do with Mips Registers Hi and Lo)
  60 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  61 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  62 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  63
  64 // TlsGd node is used to handle General Dynamic TLS
  65 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  66
  67 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  68 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  69 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  70
  71 // Thread pointer
  72 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  73
  74 // Return
  75 def MipsRet : SDNode<"MipsISD::Ret", SDT_MipsRet, [SDNPHasChain,
  76                      SDNPOptInGlue]>;
  77
  78 // These are target-independent nodes, but have target-specific formats.
  79 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  80                            [SDNPHasChain, SDNPOutGlue]>;
  81 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  82                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 // MAdd*/MSub* nodes
  85 def MipsMAdd      : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub,
  86                            [SDNPOptInGlue, SDNPOutGlue]>;
  87 def MipsMAddu     : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub,
  88                            [SDNPOptInGlue, SDNPOutGlue]>;
  89 def MipsMSub      : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub,
  90                            [SDNPOptInGlue, SDNPOutGlue]>;
  91 def MipsMSubu     : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub,
  92                            [SDNPOptInGlue, SDNPOutGlue]>;
  93
  94 // DivRem(u) nodes
  95 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsDivRem,
  96                            [SDNPOutGlue]>;
  97 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsDivRem,
  98                            [SDNPOutGlue]>;
  99
 100 // Target constant nodes that are not part of any isel patterns and remain
 101 // unchanged can cause instructions with illegal operands to be emitted.
 102 // Wrapper node patterns give the instruction selector a chance to replace
 103 // target constant nodes that would otherwise remain unchanged with ADDiu
 104 // nodes. Without these wrapper node patterns, the following conditional move
 105 // instrucion is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 106 // compiled:
 107 //  movn  %got(d)($gp), %got(c)($gp), $4
 108 // This instruction is illegal since movn can take only register operands.
 109
 110 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 111
 112 // Pointer to dynamically allocated stack area.
 113 def MipsDynAlloc  : SDNode<"MipsISD::DynAlloc", SDT_MipsDynAlloc,
 114                            [SDNPHasChain, SDNPInGlue]>;
 115
 116 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain]>;
 117
 118 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 119 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 120
 121 //===----------------------------------------------------------------------===//
 122 // Mips Instruction Predicate Definitions.
 123 //===----------------------------------------------------------------------===//
 124 def HasSEInReg  : Predicate<"Subtarget.hasSEInReg()">;
 125 def HasBitCount : Predicate<"Subtarget.hasBitCount()">;
 126 def HasSwap     : Predicate<"Subtarget.hasSwap()">;
 127 def HasCondMov  : Predicate<"Subtarget.hasCondMov()">;
 128 def HasMips32    : Predicate<"Subtarget.hasMips32()">;
 129 def HasMips32r2  : Predicate<"Subtarget.hasMips32r2()">;
 130 def HasMips64    : Predicate<"Subtarget.hasMips64()">;
 131 def HasMips32r2Or64 : Predicate<"Subtarget.hasMips32r2Or64()">;
 132 def NotMips64    : Predicate<"!Subtarget.hasMips64()">;
 133 def HasMips64r2  : Predicate<"Subtarget.hasMips64r2()">;
 134 def IsN64       : Predicate<"Subtarget.isABI_N64()">;
 135 def NotN64      : Predicate<"!Subtarget.isABI_N64()">;
 136 def RelocStatic : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 137 def RelocPIC    : Predicate<"TM.getRelocationModel() == Reloc::PIC_">;
 138 def NoNaNsFPMath : Predicate<"TM.Options.NoNaNsFPMath">;
 139
 140 //===----------------------------------------------------------------------===//
 141 // Mips Operand, Complex Patterns and Transformations Definitions.
 142 //===----------------------------------------------------------------------===//
 143
 144 // Instruction operand types
 145 def jmptarget   : Operand<OtherVT> {
 146   let EncoderMethod = "getJumpTargetOpValue";
 147 }
 148 def brtarget    : Operand<OtherVT> {
 149   let EncoderMethod = "getBranchTargetOpValue";
 150   let OperandType = "OPERAND_PCREL";
 151 }
 152 def calltarget  : Operand<iPTR> {
 153   let EncoderMethod = "getJumpTargetOpValue";
 154 }
 155 def calltarget64: Operand<i64>;
 156 def simm16      : Operand<i32>;
 157 def simm16_64   : Operand<i64>;
 158 def shamt       : Operand<i32>;
 159
 160 // Unsigned Operand
 161 def uimm16      : Operand<i32> {
 162   let PrintMethod = "printUnsignedImm";
 163 }
 164
 165 // Address operand
 166 def mem : Operand<i32> {
 167   let PrintMethod = "printMemOperand";
 168   let MIOperandInfo = (ops CPURegs, simm16);
 169   let EncoderMethod = "getMemEncoding";
 170 }
 171
 172 def mem64 : Operand<i64> {
 173   let PrintMethod = "printMemOperand";
 174   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 175 }
 176
 177 def mem_ea : Operand<i32> {
 178   let PrintMethod = "printMemOperandEA";
 179   let MIOperandInfo = (ops CPURegs, simm16);
 180   let EncoderMethod = "getMemEncoding";
 181 }
 182
 183 def mem_ea_64 : Operand<i64> {
 184   let PrintMethod = "printMemOperandEA";
 185   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 186   let EncoderMethod = "getMemEncoding";
 187 }
 188
 189 // size operand of ext instruction
 190 def size_ext : Operand<i32> {
 191   let EncoderMethod = "getSizeExtEncoding";
 192 }
 193
 194 // size operand of ins instruction
 195 def size_ins : Operand<i32> {
 196   let EncoderMethod = "getSizeInsEncoding";
 197 }
 198
 199 // Transformation Function - get the lower 16 bits.
 200 def LO16 : SDNodeXForm<imm, [{
 201   return getImm(N, N->getZExtValue() & 0xFFFF);
 202 }]>;
 203
 204 // Transformation Function - get the higher 16 bits.
 205 def HI16 : SDNodeXForm<imm, [{
 206   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 207 }]>;
 208
 209 // Node immediate fits as 16-bit sign extended on target immediate.
 210 // e.g. addi, andi
 211 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 212
 213 // Node immediate fits as 16-bit zero extended on target immediate.
 214 // The LO16 param means that only the lower 16 bits of the node
 215 // immediate are caught.
 216 // e.g. addiu, sltiu
 217 def immZExt16  : PatLeaf<(imm), [{
 218   if (N->getValueType(0) == MVT::i32)
 219     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 220   else
 221     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 222 }], LO16>;
 223
 224 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 225 def immLow16Zero : PatLeaf<(imm), [{
 226   int64_t Val = N->getSExtValue();
 227   return isInt<32>(Val) && !(Val & 0xffff);
 228 }]>;
 229
 230 // shamt field must fit in 5 bits.
 231 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 232
 233 // Mips Address Mode! SDNode frameindex could possibily be a match
 234 // since load and store instructions from stack used it.
 235 def addr : ComplexPattern<iPTR, 2, "SelectAddr", [frameindex], [SDNPWantParent]>;
 236
 237 //===----------------------------------------------------------------------===//
 238 // Pattern fragment for load/store
 239 //===----------------------------------------------------------------------===//
 240 class UnalignedLoad<PatFrag Node> :
 241   PatFrag<(ops node:$ptr), (Node node:$ptr), [{
 242   LoadSDNode *LD = cast<LoadSDNode>(N);
 243   return LD->getMemoryVT().getSizeInBits()/8 > LD->getAlignment();
 244 }]>;
 245
 246 class AlignedLoad<PatFrag Node> :
 247   PatFrag<(ops node:$ptr), (Node node:$ptr), [{
 248   LoadSDNode *LD = cast<LoadSDNode>(N);
 249   return LD->getMemoryVT().getSizeInBits()/8 <= LD->getAlignment();
 250 }]>;
 251
 252 class UnalignedStore<PatFrag Node> :
 253   PatFrag<(ops node:$val, node:$ptr), (Node node:$val, node:$ptr), [{
 254   StoreSDNode *SD = cast<StoreSDNode>(N);
 255   return SD->getMemoryVT().getSizeInBits()/8 > SD->getAlignment();
 256 }]>;
 257
 258 class AlignedStore<PatFrag Node> :
 259   PatFrag<(ops node:$val, node:$ptr), (Node node:$val, node:$ptr), [{
 260   StoreSDNode *SD = cast<StoreSDNode>(N);
 261   return SD->getMemoryVT().getSizeInBits()/8 <= SD->getAlignment();
 262 }]>;
 263
 264 // Load/Store PatFrags.
 265 def sextloadi16_a   : AlignedLoad<sextloadi16>;
 266 def zextloadi16_a   : AlignedLoad<zextloadi16>;
 267 def extloadi16_a    : AlignedLoad<extloadi16>;
 268 def load_a          : AlignedLoad<load>;
 269 def sextloadi32_a   : AlignedLoad<sextloadi32>;
 270 def zextloadi32_a   : AlignedLoad<zextloadi32>;
 271 def extloadi32_a    : AlignedLoad<extloadi32>;
 272 def truncstorei16_a : AlignedStore<truncstorei16>;
 273 def store_a         : AlignedStore<store>;
 274 def truncstorei32_a : AlignedStore<truncstorei32>;
 275 def sextloadi16_u   : UnalignedLoad<sextloadi16>;
 276 def zextloadi16_u   : UnalignedLoad<zextloadi16>;
 277 def extloadi16_u    : UnalignedLoad<extloadi16>;
 278 def load_u          : UnalignedLoad<load>;
 279 def sextloadi32_u   : UnalignedLoad<sextloadi32>;
 280 def zextloadi32_u   : UnalignedLoad<zextloadi32>;
 281 def extloadi32_u    : UnalignedLoad<extloadi32>;
 282 def truncstorei16_u : UnalignedStore<truncstorei16>;
 283 def store_u         : UnalignedStore<store>;
 284 def truncstorei32_u : UnalignedStore<truncstorei32>;
 285
 286 //===----------------------------------------------------------------------===//
 287 // Instructions specific format
 288 //===----------------------------------------------------------------------===//
 289
 290 // Arithmetic and logical instructions with 3 register operands.
 291 class ArithLogicR<bits<6> op, bits<6> func, string instr_asm, SDNode OpNode,
 292                   InstrItinClass itin, RegisterClass RC, bit isComm = 0>:
 293   FR<op, func, (outs RC:$rd), (ins RC:$rs, RC:$rt),
 294      !strconcat(instr_asm, "\t$rd, $rs, $rt"),
 295      [(set RC:$rd, (OpNode RC:$rs, RC:$rt))], itin> {
 296   let shamt = 0;
 297   let isCommutable = isComm;
 298 }
 299
 300 class ArithOverflowR<bits<6> op, bits<6> func, string instr_asm,
 301                     InstrItinClass itin, RegisterClass RC, bit isComm = 0>:
 302   FR<op, func, (outs RC:$rd), (ins RC:$rs, RC:$rt),
 303      !strconcat(instr_asm, "\t$rd, $rs, $rt"), [], itin> {
 304   let shamt = 0;
 305   let isCommutable = isComm;
 306 }
 307
 308 // Arithmetic and logical instructions with 2 register operands.
 309 class ArithLogicI<bits<6> op, string instr_asm, SDNode OpNode,
 310                   Operand Od, PatLeaf imm_type, RegisterClass RC> :
 311   FI<op, (outs RC:$rt), (ins RC:$rs, Od:$imm16),
 312      !strconcat(instr_asm, "\t$rt, $rs, $imm16"),
 313      [(set RC:$rt, (OpNode RC:$rs, imm_type:$imm16))], IIAlu>;
 314
 315 class ArithOverflowI<bits<6> op, string instr_asm, SDNode OpNode,
 316                      Operand Od, PatLeaf imm_type, RegisterClass RC> :
 317   FI<op, (outs RC:$rt), (ins RC:$rs, Od:$imm16),
 318      !strconcat(instr_asm, "\t$rt, $rs, $imm16"), [], IIAlu>;
 319
 320 // Arithmetic Multiply ADD/SUB
 321 let rd = 0, shamt = 0, Defs = [HI, LO], Uses = [HI, LO] in
 322 class MArithR<bits<6> func, string instr_asm, SDNode op, bit isComm = 0> :
 323   FR<0x1c, func, (outs), (ins CPURegs:$rs, CPURegs:$rt),
 324      !strconcat(instr_asm, "\t$rs, $rt"),
 325      [(op CPURegs:$rs, CPURegs:$rt, LO, HI)], IIImul> {
 326   let rd = 0;
 327   let shamt = 0;
 328   let isCommutable = isComm;
 329 }
 330
 331 //  Logical
 332 class LogicNOR<bits<6> op, bits<6> func, string instr_asm, RegisterClass RC>:
 333   FR<op, func, (outs RC:$rd), (ins RC:$rs, RC:$rt),
 334      !strconcat(instr_asm, "\t$rd, $rs, $rt"),
 335      [(set RC:$rd, (not (or RC:$rs, RC:$rt)))], IIAlu> {
 336   let shamt = 0;
 337   let isCommutable = 1;
 338 }
 339
 340 // Shifts
 341 class shift_rotate_imm<bits<6> func, bits<5> isRotate, string instr_asm,
 342                        SDNode OpNode, PatFrag PF, Operand ImmOpnd,
 343                        RegisterClass RC>:
 344   FR<0x00, func, (outs RC:$rd), (ins RC:$rt, ImmOpnd:$shamt),
 345      !strconcat(instr_asm, "\t$rd, $rt, $shamt"),
 346      [(set RC:$rd, (OpNode RC:$rt, PF:$shamt))], IIAlu> {
 347   let rs = isRotate;
 348 }
 349
 350 // 32-bit shift instructions.
 351 class shift_rotate_imm32<bits<6> func, bits<5> isRotate, string instr_asm,
 352                          SDNode OpNode>:
 353   shift_rotate_imm<func, isRotate, instr_asm, OpNode, immZExt5, shamt, CPURegs>;
 354
 355 class shift_rotate_reg<bits<6> func, bits<5> isRotate, string instr_asm,
 356                        SDNode OpNode, RegisterClass RC>:
 357   FR<0x00, func, (outs RC:$rd), (ins CPURegs:$rs, RC:$rt),
 358      !strconcat(instr_asm, "\t$rd, $rt, $rs"),
 359      [(set RC:$rd, (OpNode RC:$rt, CPURegs:$rs))], IIAlu> {
 360   let shamt = isRotate;
 361 }
 362
 363 // Load Upper Imediate
 364 class LoadUpper<bits<6> op, string instr_asm, RegisterClass RC, Operand Imm>:
 365   FI<op, (outs RC:$rt), (ins Imm:$imm16),
 366      !strconcat(instr_asm, "\t$rt, $imm16"), [], IIAlu> {
 367   let rs = 0;
 368   let neverHasSideEffects = 1;
 369 }
 370
 371 class FMem<bits<6> op, dag outs, dag ins, string asmstr, list<dag> pattern,
 372           InstrItinClass itin>: FFI<op, outs, ins, asmstr, pattern> {
 373   bits<21> addr;
 374   let Inst{25-21} = addr{20-16};
 375   let Inst{15-0}  = addr{15-0};
 376 }
 377
 378 // Memory Load/Store
 379 let canFoldAsLoad = 1 in
 380 class LoadM<bits<6> op, string instr_asm, PatFrag OpNode, RegisterClass RC,
 381             Operand MemOpnd, bit Pseudo>:
 382   FMem<op, (outs RC:$rt), (ins MemOpnd:$addr),
 383      !strconcat(instr_asm, "\t$rt, $addr"),
 384      [(set RC:$rt, (OpNode addr:$addr))], IILoad> {
 385   let isPseudo = Pseudo;
 386 }
 387
 388 class StoreM<bits<6> op, string instr_asm, PatFrag OpNode, RegisterClass RC,
 389              Operand MemOpnd, bit Pseudo>:
 390   FMem<op, (outs), (ins RC:$rt, MemOpnd:$addr),
 391      !strconcat(instr_asm, "\t$rt, $addr"),
 392      [(OpNode RC:$rt, addr:$addr)], IIStore> {
 393   let isPseudo = Pseudo;
 394 }
 395
 396 // Unaligned Memory Load/Store
 397 let canFoldAsLoad = 1 in
 398 class LoadUnAlign<bits<6> op, RegisterClass RC, Operand MemOpnd>:
 399   FMem<op, (outs RC:$rt), (ins MemOpnd:$addr), "", [], IILoad> {}
 400
 401 class StoreUnAlign<bits<6> op, RegisterClass RC, Operand MemOpnd>:
 402   FMem<op, (outs), (ins RC:$rt, MemOpnd:$addr), "", [], IIStore> {}
 403
 404 // 32-bit load.
 405 multiclass LoadM32<bits<6> op, string instr_asm, PatFrag OpNode,
 406                    bit Pseudo = 0> {
 407   def #NAME# : LoadM<op, instr_asm, OpNode, CPURegs, mem, Pseudo>,
 408                Requires<[NotN64]>;
 409   def _P8    : LoadM<op, instr_asm, OpNode, CPURegs, mem64, Pseudo>,
 410                Requires<[IsN64]>;
 411 }
 412
 413 // 64-bit load.
 414 multiclass LoadM64<bits<6> op, string instr_asm, PatFrag OpNode,
 415                    bit Pseudo = 0> {
 416   def #NAME# : LoadM<op, instr_asm, OpNode, CPU64Regs, mem, Pseudo>,
 417                Requires<[NotN64]>;
 418   def _P8    : LoadM<op, instr_asm, OpNode, CPU64Regs, mem64, Pseudo>,
 419                Requires<[IsN64]>;
 420 }
 421
 422 // 32-bit load.
 423 multiclass LoadUnAlign32<bits<6> op> {
 424   def #NAME# : LoadUnAlign<op, CPURegs, mem>,
 425                Requires<[NotN64]>;
 426   def _P8    : LoadUnAlign<op, CPURegs, mem64>,
 427                Requires<[IsN64]>;
 428 }
 429 // 32-bit store.
 430 multiclass StoreM32<bits<6> op, string instr_asm, PatFrag OpNode,
 431                     bit Pseudo = 0> {
 432   def #NAME# : StoreM<op, instr_asm, OpNode, CPURegs, mem, Pseudo>,
 433                Requires<[NotN64]>;
 434   def _P8    : StoreM<op, instr_asm, OpNode, CPURegs, mem64, Pseudo>,
 435                Requires<[IsN64]>;
 436 }
 437
 438 // 64-bit store.
 439 multiclass StoreM64<bits<6> op, string instr_asm, PatFrag OpNode,
 440                     bit Pseudo = 0> {
 441   def #NAME# : StoreM<op, instr_asm, OpNode, CPU64Regs, mem, Pseudo>,
 442                Requires<[NotN64]>;
 443   def _P8    : StoreM<op, instr_asm, OpNode, CPU64Regs, mem64, Pseudo>,
 444                Requires<[IsN64]>;
 445 }
 446
 447 // 32-bit store.
 448 multiclass StoreUnAlign32<bits<6> op> {
 449   def #NAME# : StoreUnAlign<op, CPURegs, mem>,
 450                Requires<[NotN64]>;
 451   def _P8    : StoreUnAlign<op, CPURegs, mem64>,
 452                Requires<[IsN64]>;
 453 }
 454
 455 // Conditional Branch
 456 class CBranch<bits<6> op, string instr_asm, PatFrag cond_op, RegisterClass RC>:
 457   BranchBase<op, (outs), (ins RC:$rs, RC:$rt, brtarget:$imm16),
 458              !strconcat(instr_asm, "\t$rs, $rt, $imm16"),
 459              [(brcond (i32 (cond_op RC:$rs, RC:$rt)), bb:$imm16)], IIBranch> {
 460   let isBranch = 1;
 461   let isTerminator = 1;
 462   let hasDelaySlot = 1;
 463 }
 464
 465 class CBranchZero<bits<6> op, bits<5> _rt, string instr_asm, PatFrag cond_op,
 466                   RegisterClass RC>:
 467   BranchBase<op, (outs), (ins RC:$rs, brtarget:$imm16),
 468              !strconcat(instr_asm, "\t$rs, $imm16"),
 469              [(brcond (i32 (cond_op RC:$rs, 0)), bb:$imm16)], IIBranch> {
 470   let rt = _rt;
 471   let isBranch = 1;
 472   let isTerminator = 1;
 473   let hasDelaySlot = 1;
 474 }
 475
 476 // SetCC
 477 class SetCC_R<bits<6> op, bits<6> func, string instr_asm, PatFrag cond_op,
 478               RegisterClass RC>:
 479   FR<op, func, (outs CPURegs:$rd), (ins RC:$rs, RC:$rt),
 480      !strconcat(instr_asm, "\t$rd, $rs, $rt"),
 481      [(set CPURegs:$rd, (cond_op RC:$rs, RC:$rt))],
 482      IIAlu> {
 483   let shamt = 0;
 484 }
 485
 486 class SetCC_I<bits<6> op, string instr_asm, PatFrag cond_op, Operand Od,
 487               PatLeaf imm_type, RegisterClass RC>:
 488   FI<op, (outs CPURegs:$rt), (ins RC:$rs, Od:$imm16),
 489      !strconcat(instr_asm, "\t$rt, $rs, $imm16"),
 490      [(set CPURegs:$rt, (cond_op RC:$rs, imm_type:$imm16))],
 491      IIAlu>;
 492
 493 // Jump
 494 class JumpFJ<bits<6> op, string instr_asm>:
 495   FJ<op, (outs), (ins jmptarget:$target),
 496      !strconcat(instr_asm, "\t$target"), [(br bb:$target)], IIBranch> {
 497   let isBranch=1;
 498   let isTerminator=1;
 499   let isBarrier=1;
 500   let hasDelaySlot = 1;
 501   let Predicates = [RelocStatic];
 502 }
 503
 504 // Unconditional branch
 505 class UncondBranch<bits<6> op, string instr_asm>:
 506   BranchBase<op, (outs), (ins brtarget:$imm16),
 507              !strconcat(instr_asm, "\t$imm16"), [(br bb:$imm16)], IIBranch> {
 508   let rs = 0;
 509   let rt = 0;
 510   let isBranch = 1;
 511   let isTerminator = 1;
 512   let isBarrier = 1;
 513   let hasDelaySlot = 1;
 514   let Predicates = [RelocPIC];
 515 }
 516
 517 let isBranch=1, isTerminator=1, isBarrier=1, rd=0, hasDelaySlot = 1,
 518     isIndirectBranch = 1 in
 519 class JumpFR<bits<6> op, bits<6> func, string instr_asm, RegisterClass RC>:
 520   FR<op, func, (outs), (ins RC:$rs),
 521      !strconcat(instr_asm, "\t$rs"), [(brind RC:$rs)], IIBranch> {
 522   let rt = 0;
 523   let rd = 0;
 524   let shamt = 0;
 525 }
 526
 527 // Jump and Link (Call)
 528 let isCall=1, hasDelaySlot=1 in {
 529   class JumpLink<bits<6> op, string instr_asm>:
 530     FJ<op, (outs), (ins calltarget:$target, variable_ops),
 531        !strconcat(instr_asm, "\t$target"), [(MipsJmpLink imm:$target)],
 532        IIBranch>;
 533
 534   class JumpLinkReg<bits<6> op, bits<6> func, string instr_asm,
 535                     RegisterClass RC>:
 536     FR<op, func, (outs), (ins RC:$rs, variable_ops),
 537        !strconcat(instr_asm, "\t$rs"), [(MipsJmpLink RC:$rs)], IIBranch> {
 538     let rt = 0;
 539     let rd = 31;
 540     let shamt = 0;
 541   }
 542
 543   class BranchLink<string instr_asm, bits<5> _rt, RegisterClass RC>:
 544     FI<0x1, (outs), (ins RC:$rs, brtarget:$imm16, variable_ops),
 545        !strconcat(instr_asm, "\t$rs, $imm16"), [], IIBranch> {
 546     let rt = _rt;
 547   }
 548 }
 549
 550 // Mul, Div
 551 class Mult<bits<6> func, string instr_asm, InstrItinClass itin,
 552            RegisterClass RC, list<Register> DefRegs>:
 553   FR<0x00, func, (outs), (ins RC:$rs, RC:$rt),
 554      !strconcat(instr_asm, "\t$rs, $rt"), [], itin> {
 555   let rd = 0;
 556   let shamt = 0;
 557   let isCommutable = 1;
 558   let Defs = DefRegs;
 559   let neverHasSideEffects = 1;
 560 }
 561
 562 class Mult32<bits<6> func, string instr_asm, InstrItinClass itin>:
 563   Mult<func, instr_asm, itin, CPURegs, [HI, LO]>;
 564
 565 class Div<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin,
 566           RegisterClass RC, list<Register> DefRegs>:
 567   FR<0x00, func, (outs), (ins RC:$rs, RC:$rt),
 568      !strconcat(instr_asm, "\t$$zero, $rs, $rt"),
 569      [(op RC:$rs, RC:$rt)], itin> {
 570   let rd = 0;
 571   let shamt = 0;
 572   let Defs = DefRegs;
 573 }
 574
 575 class Div32<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin>:
 576   Div<op, func, instr_asm, itin, CPURegs, [HI, LO]>;
 577
 578 // Move from Hi/Lo
 579 class MoveFromLOHI<bits<6> func, string instr_asm, RegisterClass RC,
 580                    list<Register> UseRegs>:
 581   FR<0x00, func, (outs RC:$rd), (ins),
 582      !strconcat(instr_asm, "\t$rd"), [], IIHiLo> {
 583   let rs = 0;
 584   let rt = 0;
 585   let shamt = 0;
 586   let Uses = UseRegs;
 587   let neverHasSideEffects = 1;
 588 }
 589
 590 class MoveToLOHI<bits<6> func, string instr_asm, RegisterClass RC,
 591                  list<Register> DefRegs>:
 592   FR<0x00, func, (outs), (ins RC:$rs),
 593      !strconcat(instr_asm, "\t$rs"), [], IIHiLo> {
 594   let rt = 0;
 595   let rd = 0;
 596   let shamt = 0;
 597   let Defs = DefRegs;
 598   let neverHasSideEffects = 1;
 599 }
 600
 601 class EffectiveAddress<string instr_asm, RegisterClass RC, Operand Mem> :
 602   FMem<0x09, (outs RC:$rt), (ins Mem:$addr),
 603      instr_asm, [(set RC:$rt, addr:$addr)], IIAlu>;
 604
 605 // Count Leading Ones/Zeros in Word
 606 class CountLeading0<bits<6> func, string instr_asm, RegisterClass RC>:
 607   FR<0x1c, func, (outs RC:$rd), (ins RC:$rs),
 608      !strconcat(instr_asm, "\t$rd, $rs"),
 609      [(set RC:$rd, (ctlz RC:$rs))], IIAlu>,
 610      Requires<[HasBitCount]> {
 611   let shamt = 0;
 612   let rt = rd;
 613 }
 614
 615 class CountLeading1<bits<6> func, string instr_asm, RegisterClass RC>:
 616   FR<0x1c, func, (outs RC:$rd), (ins RC:$rs),
 617      !strconcat(instr_asm, "\t$rd, $rs"),
 618      [(set RC:$rd, (ctlz (not RC:$rs)))], IIAlu>,
 619      Requires<[HasBitCount]> {
 620   let shamt = 0;
 621   let rt = rd;
 622 }
 623
 624 // Sign Extend in Register.
 625 class SignExtInReg<bits<5> sa, string instr_asm, ValueType vt,
 626                    RegisterClass RC>:
 627   FR<0x1f, 0x20, (outs RC:$rd), (ins RC:$rt),
 628      !strconcat(instr_asm, "\t$rd, $rt"),
 629      [(set RC:$rd, (sext_inreg RC:$rt, vt))], NoItinerary> {
 630   let rs = 0;
 631   let shamt = sa;
 632   let Predicates = [HasSEInReg];
 633 }
 634
 635 // Subword Swap
 636 class SubwordSwap<bits<6> func, bits<5> sa, string instr_asm, RegisterClass RC>:
 637   FR<0x1f, func, (outs RC:$rd), (ins RC:$rt),
 638      !strconcat(instr_asm, "\t$rd, $rt"), [], NoItinerary> {
 639   let rs = 0;
 640   let shamt = sa;
 641   let Predicates = [HasSwap];
 642   let neverHasSideEffects = 1;
 643 }
 644
 645 // Read Hardware
 646 class ReadHardware<RegisterClass CPURegClass, RegisterClass HWRegClass>
 647   : FR<0x1f, 0x3b, (outs CPURegClass:$rt), (ins HWRegClass:$rd),
 648        "rdhwr\t$rt, $rd", [], IIAlu> {
 649   let rs = 0;
 650   let shamt = 0;
 651 }
 652
 653 // Ext and Ins
 654 class ExtBase<bits<6> _funct, string instr_asm, RegisterClass RC>:
 655   FR<0x1f, _funct, (outs RC:$rt), (ins RC:$rs, uimm16:$pos, size_ext:$sz),
 656      !strconcat(instr_asm, " $rt, $rs, $pos, $sz"),
 657      [(set RC:$rt, (MipsExt RC:$rs, imm:$pos, imm:$sz))], NoItinerary> {
 658   bits<5> pos;
 659   bits<5> sz;
 660   let rd = sz;
 661   let shamt = pos;
 662   let Predicates = [HasMips32r2];
 663 }
 664
 665 class InsBase<bits<6> _funct, string instr_asm, RegisterClass RC>:
 666   FR<0x1f, _funct, (outs RC:$rt),
 667      (ins RC:$rs, uimm16:$pos, size_ins:$sz, RC:$src),
 668      !strconcat(instr_asm, " $rt, $rs, $pos, $sz"),
 669      [(set RC:$rt, (MipsIns RC:$rs, imm:$pos, imm:$sz, RC:$src))],
 670      NoItinerary> {
 671   bits<5> pos;
 672   bits<5> sz;
 673   let rd = sz;
 674   let shamt = pos;
 675   let Predicates = [HasMips32r2];
 676   let Constraints = "$src = $rt";
 677 }
 678
 679 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 680 class Atomic2Ops<PatFrag Op, string Opstr, RegisterClass DRC,
 681                  RegisterClass PRC> :
 682   MipsPseudo<(outs DRC:$dst), (ins PRC:$ptr, DRC:$incr),
 683              !strconcat("atomic_", Opstr, "\t$dst, $ptr, $incr"),
 684              [(set DRC:$dst, (Op PRC:$ptr, DRC:$incr))]>;
 685
 686 multiclass Atomic2Ops32<PatFrag Op, string Opstr> {
 687   def #NAME# : Atomic2Ops<Op, Opstr, CPURegs, CPURegs>, Requires<[NotN64]>;
 688   def _P8    : Atomic2Ops<Op, Opstr, CPURegs, CPU64Regs>, Requires<[IsN64]>;
 689 }
 690
 691 // Atomic Compare & Swap.
 692 class AtomicCmpSwap<PatFrag Op, string Width, RegisterClass DRC,
 693                     RegisterClass PRC> :
 694   MipsPseudo<(outs DRC:$dst), (ins PRC:$ptr, DRC:$cmp, DRC:$swap),
 695              !strconcat("atomic_cmp_swap_", Width, "\t$dst, $ptr, $cmp, $swap"),
 696              [(set DRC:$dst, (Op PRC:$ptr, DRC:$cmp, DRC:$swap))]>;
 697
 698 multiclass AtomicCmpSwap32<PatFrag Op, string Width>  {
 699   def #NAME# : AtomicCmpSwap<Op, Width, CPURegs, CPURegs>, Requires<[NotN64]>;
 700   def _P8    : AtomicCmpSwap<Op, Width, CPURegs, CPU64Regs>, Requires<[IsN64]>;
 701 }
 702
 703 class LLBase<bits<6> Opc, string opstring, RegisterClass RC, Operand Mem> :
 704   FMem<Opc, (outs RC:$rt), (ins Mem:$addr),
 705        !strconcat(opstring, "\t$rt, $addr"), [], IILoad> {
 706   let mayLoad = 1;
 707 }
 708
 709 class SCBase<bits<6> Opc, string opstring, RegisterClass RC, Operand Mem> :
 710   FMem<Opc, (outs RC:$dst), (ins RC:$rt, Mem:$addr),
 711        !strconcat(opstring, "\t$rt, $addr"), [], IIStore> {
 712   let mayStore = 1;
 713   let Constraints = "$rt = $dst";
 714 }
 715
 716 //===----------------------------------------------------------------------===//
 717 // Pseudo instructions
 718 //===----------------------------------------------------------------------===//
 719
 720 // As stack alignment is always done with addiu, we need a 16-bit immediate
 721 let Defs = [SP], Uses = [SP] in {
 722 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins uimm16:$amt),
 723                                   "!ADJCALLSTACKDOWN $amt",
 724                                   [(callseq_start timm:$amt)]>;
 725 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins uimm16:$amt1, uimm16:$amt2),
 726                                   "!ADJCALLSTACKUP $amt1",
 727                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 728 }
 729
 730 // When handling PIC code the assembler needs .cpload and .cprestore
 731 // directives. If the real instructions corresponding these directives
 732 // are used, we have the same behavior, but get also a bunch of warnings
 733 // from the assembler.
 734 let neverHasSideEffects = 1 in
 735 def CPRESTORE : MipsPseudo<(outs), (ins i32imm:$loc, CPURegs:$gp),
 736                            ".cprestore\t$loc", []>;
 737
 738 // For O32 ABI & PIC & non-fixed global base register, the following instruction
 739 // seqeunce is emitted to set the global base register:
 740 //
 741 //  0. lui   $2, %hi(_gp_disp)
 742 //  1. addiu $2, $2, %lo(_gp_disp)
 743 //  2. addu  $globalbasereg, $2, $t9
 744 //
 745 // SETGP01 is emitted during Prologue/Epilogue insertion and then converted to
 746 // instructions 0 and 1 in the sequence above during MC lowering.
 747 // SETGP2 is emitted just before register allocation and converted to
 748 // instruction 2 just prior to post-RA scheduling.
 749 //
 750 // These pseudo instructions are needed to ensure no instructions are inserted
 751 // before or between instructions 0 and 1, which is a limitation imposed by
 752 // GNU linker.
 753
 754 let isTerminator = 1, isBarrier = 1 in
 755 def SETGP01 : MipsPseudo<(outs CPURegs:$dst), (ins), "", []>;
 756
 757 let neverHasSideEffects = 1 in
 758 def SETGP2 : MipsPseudo<(outs CPURegs:$globalreg), (ins CPURegs:$picreg), "",
 759                         []>;
 760
 761 let usesCustomInserter = 1 in {
 762   defm ATOMIC_LOAD_ADD_I8   : Atomic2Ops32<atomic_load_add_8, "load_add_8">;
 763   defm ATOMIC_LOAD_ADD_I16  : Atomic2Ops32<atomic_load_add_16, "load_add_16">;
 764   defm ATOMIC_LOAD_ADD_I32  : Atomic2Ops32<atomic_load_add_32, "load_add_32">;
 765   defm ATOMIC_LOAD_SUB_I8   : Atomic2Ops32<atomic_load_sub_8, "load_sub_8">;
 766   defm ATOMIC_LOAD_SUB_I16  : Atomic2Ops32<atomic_load_sub_16, "load_sub_16">;
 767   defm ATOMIC_LOAD_SUB_I32  : Atomic2Ops32<atomic_load_sub_32, "load_sub_32">;
 768   defm ATOMIC_LOAD_AND_I8   : Atomic2Ops32<atomic_load_and_8, "load_and_8">;
 769   defm ATOMIC_LOAD_AND_I16  : Atomic2Ops32<atomic_load_and_16, "load_and_16">;
 770   defm ATOMIC_LOAD_AND_I32  : Atomic2Ops32<atomic_load_and_32, "load_and_32">;
 771   defm ATOMIC_LOAD_OR_I8    : Atomic2Ops32<atomic_load_or_8, "load_or_8">;
 772   defm ATOMIC_LOAD_OR_I16   : Atomic2Ops32<atomic_load_or_16, "load_or_16">;
 773   defm ATOMIC_LOAD_OR_I32   : Atomic2Ops32<atomic_load_or_32, "load_or_32">;
 774   defm ATOMIC_LOAD_XOR_I8   : Atomic2Ops32<atomic_load_xor_8, "load_xor_8">;
 775   defm ATOMIC_LOAD_XOR_I16  : Atomic2Ops32<atomic_load_xor_16, "load_xor_16">;
 776   defm ATOMIC_LOAD_XOR_I32  : Atomic2Ops32<atomic_load_xor_32, "load_xor_32">;
 777   defm ATOMIC_LOAD_NAND_I8  : Atomic2Ops32<atomic_load_nand_8, "load_nand_8">;
 778   defm ATOMIC_LOAD_NAND_I16 : Atomic2Ops32<atomic_load_nand_16, "load_nand_16">;
 779   defm ATOMIC_LOAD_NAND_I32 : Atomic2Ops32<atomic_load_nand_32, "load_nand_32">;
 780
 781   defm ATOMIC_SWAP_I8       : Atomic2Ops32<atomic_swap_8, "swap_8">;
 782   defm ATOMIC_SWAP_I16      : Atomic2Ops32<atomic_swap_16, "swap_16">;
 783   defm ATOMIC_SWAP_I32      : Atomic2Ops32<atomic_swap_32, "swap_32">;
 784
 785   defm ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap32<atomic_cmp_swap_8, "8">;
 786   defm ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap32<atomic_cmp_swap_16, "16">;
 787   defm ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap32<atomic_cmp_swap_32, "32">;
 788 }
 789
 790 //===----------------------------------------------------------------------===//
 791 // Instruction definition
 792 //===----------------------------------------------------------------------===//
 793
 794 //===----------------------------------------------------------------------===//
 795 // MipsI Instructions
 796 //===----------------------------------------------------------------------===//
 797
 798 /// Arithmetic Instructions (ALU Immediate)
 799 def ADDiu   : ArithLogicI<0x09, "addiu", add, simm16, immSExt16, CPURegs>;
 800 def ADDi    : ArithOverflowI<0x08, "addi", add, simm16, immSExt16, CPURegs>;
 801 def SLTi    : SetCC_I<0x0a, "slti", setlt, simm16, immSExt16, CPURegs>;
 802 def SLTiu   : SetCC_I<0x0b, "sltiu", setult, simm16, immSExt16, CPURegs>;
 803 def ANDi    : ArithLogicI<0x0c, "andi", and, uimm16, immZExt16, CPURegs>;
 804 def ORi     : ArithLogicI<0x0d, "ori", or, uimm16, immZExt16, CPURegs>;
 805 def XORi    : ArithLogicI<0x0e, "xori", xor, uimm16, immZExt16, CPURegs>;
 806 def LUi     : LoadUpper<0x0f, "lui", CPURegs, uimm16>;
 807
 808 /// Arithmetic Instructions (3-Operand, R-Type)
 809 def ADDu    : ArithLogicR<0x00, 0x21, "addu", add, IIAlu, CPURegs, 1>;
 810 def SUBu    : ArithLogicR<0x00, 0x23, "subu", sub, IIAlu, CPURegs>;
 811 def ADD     : ArithOverflowR<0x00, 0x20, "add", IIAlu, CPURegs, 1>;
 812 def SUB     : ArithOverflowR<0x00, 0x22, "sub", IIAlu, CPURegs>;
 813 def SLT     : SetCC_R<0x00, 0x2a, "slt", setlt, CPURegs>;
 814 def SLTu    : SetCC_R<0x00, 0x2b, "sltu", setult, CPURegs>;
 815 def AND     : ArithLogicR<0x00, 0x24, "and", and, IIAlu, CPURegs, 1>;
 816 def OR      : ArithLogicR<0x00, 0x25, "or",  or, IIAlu, CPURegs, 1>;
 817 def XOR     : ArithLogicR<0x00, 0x26, "xor", xor, IIAlu, CPURegs, 1>;
 818 def NOR     : LogicNOR<0x00, 0x27, "nor", CPURegs>;
 819
 820 /// Shift Instructions
 821 def SLL     : shift_rotate_imm32<0x00, 0x00, "sll", shl>;
 822 def SRL     : shift_rotate_imm32<0x02, 0x00, "srl", srl>;
 823 def SRA     : shift_rotate_imm32<0x03, 0x00, "sra", sra>;
 824 def SLLV    : shift_rotate_reg<0x04, 0x00, "sllv", shl, CPURegs>;
 825 def SRLV    : shift_rotate_reg<0x06, 0x00, "srlv", srl, CPURegs>;
 826 def SRAV    : shift_rotate_reg<0x07, 0x00, "srav", sra, CPURegs>;
 827
 828 // Rotate Instructions
 829 let Predicates = [HasMips32r2] in {
 830     def ROTR    : shift_rotate_imm32<0x02, 0x01, "rotr", rotr>;
 831     def ROTRV   : shift_rotate_reg<0x06, 0x01, "rotrv", rotr, CPURegs>;
 832 }
 833
 834 /// Load and Store Instructions
 835 ///  aligned
 836 defm LB      : LoadM32<0x20, "lb",  sextloadi8>;
 837 defm LBu     : LoadM32<0x24, "lbu", zextloadi8>;
 838 defm LH      : LoadM32<0x21, "lh",  sextloadi16_a>;
 839 defm LHu     : LoadM32<0x25, "lhu", zextloadi16_a>;
 840 defm LW      : LoadM32<0x23, "lw",  load_a>;
 841 defm SB      : StoreM32<0x28, "sb", truncstorei8>;
 842 defm SH      : StoreM32<0x29, "sh", truncstorei16_a>;
 843 defm SW      : StoreM32<0x2b, "sw", store_a>;
 844
 845 ///  unaligned
 846 defm ULH     : LoadM32<0x21, "ulh",  sextloadi16_u, 1>;
 847 defm ULHu    : LoadM32<0x25, "ulhu", zextloadi16_u, 1>;
 848 defm ULW     : LoadM32<0x23, "ulw",  load_u, 1>;
 849 defm USH     : StoreM32<0x29, "ush", truncstorei16_u, 1>;
 850 defm USW     : StoreM32<0x2b, "usw", store_u, 1>;
 851
 852 /// Primitives for unaligned
 853 defm LWL     : LoadUnAlign32<0x22>;
 854 defm LWR     : LoadUnAlign32<0x26>;
 855 defm SWL     : StoreUnAlign32<0x2A>;
 856 defm SWR     : StoreUnAlign32<0x2E>;
 857
 858 let hasSideEffects = 1 in
 859 def SYNC : MipsInst<(outs), (ins i32imm:$stype), "sync $stype",
 860                     [(MipsSync imm:$stype)], NoItinerary, FrmOther>
 861 {
 862   bits<5> stype;
 863   let Opcode = 0;
 864   let Inst{25-11} = 0;
 865   let Inst{10-6} = stype;
 866   let Inst{5-0} = 15;
 867 }
 868
 869 /// Load-linked, Store-conditional
 870 def LL    : LLBase<0x30, "ll", CPURegs, mem>, Requires<[NotN64]>;
 871 def LL_P8 : LLBase<0x30, "ll", CPURegs, mem64>, Requires<[IsN64]>;
 872 def SC    : SCBase<0x38, "sc", CPURegs, mem>, Requires<[NotN64]>;
 873 def SC_P8 : SCBase<0x38, "sc", CPURegs, mem64>, Requires<[IsN64]>;
 874
 875 /// Jump and Branch Instructions
 876 def J       : JumpFJ<0x02, "j">;
 877 def JR      : JumpFR<0x00, 0x08, "jr", CPURegs>;
 878 def B       : UncondBranch<0x04, "b">;
 879 def BEQ     : CBranch<0x04, "beq", seteq, CPURegs>;
 880 def BNE     : CBranch<0x05, "bne", setne, CPURegs>;
 881 def BGEZ    : CBranchZero<0x01, 1, "bgez", setge, CPURegs>;
 882 def BGTZ    : CBranchZero<0x07, 0, "bgtz", setgt, CPURegs>;
 883 def BLEZ    : CBranchZero<0x06, 0, "blez", setle, CPURegs>;
 884 def BLTZ    : CBranchZero<0x01, 0, "bltz", setlt, CPURegs>;
 885
 886 def JAL  : JumpLink<0x03, "jal">;
 887 def JALR : JumpLinkReg<0x00, 0x09, "jalr", CPURegs>;
 888 def BGEZAL  : BranchLink<"bgezal", 0x11, CPURegs>;
 889 def BLTZAL  : BranchLink<"bltzal", 0x10, CPURegs>;
 890
 891 let isReturn=1, isTerminator=1, hasDelaySlot=1,
 892     isBarrier=1, hasCtrlDep=1, rd=0, rt=0, shamt=0 in
 893   def RET : FR <0x00, 0x08, (outs), (ins CPURegs:$target),
 894                 "jr\t$target", [(MipsRet CPURegs:$target)], IIBranch>;
 895
 896 /// Multiply and Divide Instructions.
 897 def MULT    : Mult32<0x18, "mult", IIImul>;
 898 def MULTu   : Mult32<0x19, "multu", IIImul>;
 899 def SDIV    : Div32<MipsDivRem, 0x1a, "div", IIIdiv>;
 900 def UDIV    : Div32<MipsDivRemU, 0x1b, "divu", IIIdiv>;
 901
 902 def MTHI : MoveToLOHI<0x11, "mthi", CPURegs, [HI]>;
 903 def MTLO : MoveToLOHI<0x13, "mtlo", CPURegs, [LO]>;
 904 def MFHI : MoveFromLOHI<0x10, "mfhi", CPURegs, [HI]>;
 905 def MFLO : MoveFromLOHI<0x12, "mflo", CPURegs, [LO]>;
 906
 907 /// Sign Ext In Register Instructions.
 908 def SEB : SignExtInReg<0x10, "seb", i8, CPURegs>;
 909 def SEH : SignExtInReg<0x18, "seh", i16, CPURegs>;
 910
 911 /// Count Leading
 912 def CLZ : CountLeading0<0x20, "clz", CPURegs>;
 913 def CLO : CountLeading1<0x21, "clo", CPURegs>;
 914
 915 /// Word Swap Bytes Within Halfwords
 916 def WSBH : SubwordSwap<0x20, 0x2, "wsbh", CPURegs>;
 917
 918 /// No operation
 919 let addr=0 in
 920   def NOP   : FJ<0, (outs), (ins), "nop", [], IIAlu>;
 921
 922 // FrameIndexes are legalized when they are operands from load/store
 923 // instructions. The same not happens for stack address copies, so an
 924 // add op with mem ComplexPattern is used and the stack address copy
 925 // can be matched. It's similar to Sparc LEA_ADDRi
 926 def LEA_ADDiu : EffectiveAddress<"addiu\t$rt, $addr", CPURegs, mem_ea>;
 927
 928 // DynAlloc node points to dynamically allocated stack space.
 929 // $sp is added to the list of implicitly used registers to prevent dead code
 930 // elimination from removing instructions that modify $sp.
 931 let Uses = [SP] in
 932 def DynAlloc : EffectiveAddress<"addiu\t$rt, $addr", CPURegs, mem_ea>;
 933
 934 // MADD*/MSUB*
 935 def MADD  : MArithR<0, "madd", MipsMAdd, 1>;
 936 def MADDU : MArithR<1, "maddu", MipsMAddu, 1>;
 937 def MSUB  : MArithR<4, "msub", MipsMSub>;
 938 def MSUBU : MArithR<5, "msubu", MipsMSubu>;
 939
 940 // MUL is a assembly macro in the current used ISAs. In recent ISA's
 941 // it is a real instruction.
 942 def MUL   : ArithLogicR<0x1c, 0x02, "mul", mul, IIImul, CPURegs, 1>,
 943             Requires<[HasMips32]>;
 944
 945 def RDHWR : ReadHardware<CPURegs, HWRegs>;
 946
 947 def EXT : ExtBase<0, "ext", CPURegs>;
 948 def INS : InsBase<4, "ins", CPURegs>;
 949
 950 //===----------------------------------------------------------------------===//
 951 //  Arbitrary patterns that map to one or more instructions
 952 //===----------------------------------------------------------------------===//
 953
 954 // Small immediates
 955 def : Pat<(i32 immSExt16:$in),
 956           (ADDiu ZERO, imm:$in)>;
 957 def : Pat<(i32 immZExt16:$in),
 958           (ORi ZERO, imm:$in)>;
 959 def : Pat<(i32 immLow16Zero:$in),
 960           (LUi (HI16 imm:$in))>;
 961
 962 // Arbitrary immediates
 963 def : Pat<(i32 imm:$imm),
 964           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
 965
 966 // Carry patterns
 967 def : Pat<(subc CPURegs:$lhs, CPURegs:$rhs),
 968           (SUBu CPURegs:$lhs, CPURegs:$rhs)>;
 969 def : Pat<(addc CPURegs:$lhs, CPURegs:$rhs),
 970           (ADDu CPURegs:$lhs, CPURegs:$rhs)>;
 971 def : Pat<(addc  CPURegs:$src, immSExt16:$imm),
 972           (ADDiu CPURegs:$src, imm:$imm)>;
 973
 974 // Call
 975 def : Pat<(MipsJmpLink (i32 tglobaladdr:$dst)),
 976           (JAL tglobaladdr:$dst)>;
 977 def : Pat<(MipsJmpLink (i32 texternalsym:$dst)),
 978           (JAL texternalsym:$dst)>;
 979 //def : Pat<(MipsJmpLink CPURegs:$dst),
 980 //          (JALR CPURegs:$dst)>;
 981
 982 // hi/lo relocs
 983 def : Pat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
 984 def : Pat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
 985 def : Pat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
 986 def : Pat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
 987 def : Pat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
 988
 989 def : Pat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
 990 def : Pat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
 991 def : Pat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
 992 def : Pat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
 993 def : Pat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
 994
 995 def : Pat<(add CPURegs:$hi, (MipsLo tglobaladdr:$lo)),
 996           (ADDiu CPURegs:$hi, tglobaladdr:$lo)>;
 997 def : Pat<(add CPURegs:$hi, (MipsLo tblockaddress:$lo)),
 998           (ADDiu CPURegs:$hi, tblockaddress:$lo)>;
 999 def : Pat<(add CPURegs:$hi, (MipsLo tjumptable:$lo)),
1000           (ADDiu CPURegs:$hi, tjumptable:$lo)>;
1001 def : Pat<(add CPURegs:$hi, (MipsLo tconstpool:$lo)),
1002           (ADDiu CPURegs:$hi, tconstpool:$lo)>;
1003 def : Pat<(add CPURegs:$hi, (MipsLo tglobaltlsaddr:$lo)),
1004           (ADDiu CPURegs:$hi, tglobaltlsaddr:$lo)>;
1005
1006 // gp_rel relocs
1007 def : Pat<(add CPURegs:$gp, (MipsGPRel tglobaladdr:$in)),
1008           (ADDiu CPURegs:$gp, tglobaladdr:$in)>;
1009 def : Pat<(add CPURegs:$gp, (MipsGPRel tconstpool:$in)),
1010           (ADDiu CPURegs:$gp, tconstpool:$in)>;
1011
1012 // wrapper_pic
1013 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1014       Pat<(MipsWrapper RC:$gp, node:$in),
1015           (ADDiuOp RC:$gp, node:$in)>;
1016
1017 def : WrapperPat<tglobaladdr, ADDiu, CPURegs>;
1018 def : WrapperPat<tconstpool, ADDiu, CPURegs>;
1019 def : WrapperPat<texternalsym, ADDiu, CPURegs>;
1020 def : WrapperPat<tblockaddress, ADDiu, CPURegs>;
1021 def : WrapperPat<tjumptable, ADDiu, CPURegs>;
1022 def : WrapperPat<tglobaltlsaddr, ADDiu, CPURegs>;
1023
1024 // Mips does not have "not", so we expand our way
1025 def : Pat<(not CPURegs:$in),
1026           (NOR CPURegs:$in, ZERO)>;
1027
1028 // extended loads
1029 let Predicates = [NotN64] in {
1030   def : Pat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1031   def : Pat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1032   def : Pat<(i32 (extloadi16_a addr:$src)), (LHu addr:$src)>;
1033   def : Pat<(i32 (extloadi16_u addr:$src)), (ULHu addr:$src)>;
1034 }
1035 let Predicates = [IsN64] in {
1036   def : Pat<(i32 (extloadi1  addr:$src)), (LBu_P8 addr:$src)>;
1037   def : Pat<(i32 (extloadi8  addr:$src)), (LBu_P8 addr:$src)>;
1038   def : Pat<(i32 (extloadi16_a addr:$src)), (LHu_P8 addr:$src)>;
1039   def : Pat<(i32 (extloadi16_u addr:$src)), (ULHu_P8 addr:$src)>;
1040 }
1041
1042 // peepholes
1043 let Predicates = [NotN64] in {
1044   def : Pat<(store_a (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1045   def : Pat<(store_u (i32 0), addr:$dst), (USW ZERO, addr:$dst)>;
1046 }
1047 let Predicates = [IsN64] in {
1048   def : Pat<(store_a (i32 0), addr:$dst), (SW_P8 ZERO, addr:$dst)>;
1049   def : Pat<(store_u (i32 0), addr:$dst), (USW_P8 ZERO, addr:$dst)>;
1050 }
1051
1052 // brcond patterns
1053 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1054                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1055                       Instruction SLTiuOp, Register ZEROReg> {
1056 def : Pat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1057           (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1058 def : Pat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1059           (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1060
1061 def : Pat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1062           (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1063 def : Pat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1064           (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1065 def : Pat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1066           (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1067 def : Pat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1068           (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1069
1070 def : Pat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1071           (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1072 def : Pat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1073           (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1074
1075 def : Pat<(brcond RC:$cond, bb:$dst),
1076           (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1077 }
1078
1079 defm : BrcondPats<CPURegs, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1080
1081 // setcc patterns
1082 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1083                      Instruction SLTuOp, Register ZEROReg> {
1084   def : Pat<(seteq RC:$lhs, RC:$rhs),
1085             (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1086   def : Pat<(setne RC:$lhs, RC:$rhs),
1087             (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1088 }
1089
1090 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1091   def : Pat<(setle RC:$lhs, RC:$rhs),
1092             (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1093   def : Pat<(setule RC:$lhs, RC:$rhs),
1094             (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1095 }
1096
1097 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1098   def : Pat<(setgt RC:$lhs, RC:$rhs),
1099             (SLTOp RC:$rhs, RC:$lhs)>;
1100   def : Pat<(setugt RC:$lhs, RC:$rhs),
1101             (SLTuOp RC:$rhs, RC:$lhs)>;
1102 }
1103
1104 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1105   def : Pat<(setge RC:$lhs, RC:$rhs),
1106             (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1107   def : Pat<(setuge RC:$lhs, RC:$rhs),
1108             (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1109 }
1110
1111 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1112                         Instruction SLTiuOp> {
1113   def : Pat<(setge RC:$lhs, immSExt16:$rhs),
1114             (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1115   def : Pat<(setuge RC:$lhs, immSExt16:$rhs),
1116             (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1117 }
1118
1119 defm : SeteqPats<CPURegs, SLTiu, XOR, SLTu, ZERO>;
1120 defm : SetlePats<CPURegs, SLT, SLTu>;
1121 defm : SetgtPats<CPURegs, SLT, SLTu>;
1122 defm : SetgePats<CPURegs, SLT, SLTu>;
1123 defm : SetgeImmPats<CPURegs, SLTi, SLTiu>;
1124
1125 // select MipsDynAlloc
1126 def : Pat<(MipsDynAlloc addr:$f), (DynAlloc addr:$f)>;
1127
1128 // bswap pattern
1129 def : Pat<(bswap CPURegs:$rt), (ROTR (WSBH CPURegs:$rt), 16)>;
1130
1131 //===----------------------------------------------------------------------===//
1132 // Floating Point Support
1133 //===----------------------------------------------------------------------===//
1134
1135 include "MipsInstrFPU.td"
1136 include "Mips64InstrInfo.td"
1137 include "MipsCondMov.td"
1138