lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MipsMAddMSub     : SDTypeProfile<0, 4,
  27                                          [SDTCisVT<0, i32>, SDTCisSameAs<0, 1>,
  28                                           SDTCisSameAs<1, 2>,
  29                                           SDTCisSameAs<2, 3>]>;
  30 def SDT_MipsDivRem       : SDTypeProfile<0, 2,
  31                                          [SDTCisInt<0>,
  32                                           SDTCisSameAs<0, 1>]>;
  33
  34 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  35
  36 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  37
  38 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  39                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  40 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  42                                    SDTCisSameAs<0, 4>]>;
  43
  44 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  45                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  46                                     SDTCisSameAs<0, 2>]>;
  47
  48 // Call
  49 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  50                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  51                           SDNPVariadic]>;
  52
  53 // Tail call
  54 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  55                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  56
  57 // Hi and Lo nodes are used to handle global addresses. Used on
  58 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  59 // static model. (nothing to do with Mips Registers Hi and Lo)
  60 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  61 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  62 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  63
  64 // TlsGd node is used to handle General Dynamic TLS
  65 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  66
  67 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  68 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  69 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  70
  71 // Thread pointer
  72 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  73
  74 // Return
  75 def MipsRet : SDNode<"MipsISD::Ret", SDTNone, [SDNPHasChain, SDNPOptInGlue]>;
  76
  77 // These are target-independent nodes, but have target-specific formats.
  78 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  79                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  80 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  81                            [SDNPHasChain, SDNPSideEffect,
  82                             SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 // MAdd*/MSub* nodes
  85 def MipsMAdd      : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub,
  86                            [SDNPOptInGlue, SDNPOutGlue]>;
  87 def MipsMAddu     : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub,
  88                            [SDNPOptInGlue, SDNPOutGlue]>;
  89 def MipsMSub      : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub,
  90                            [SDNPOptInGlue, SDNPOutGlue]>;
  91 def MipsMSubu     : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub,
  92                            [SDNPOptInGlue, SDNPOutGlue]>;
  93
  94 // DivRem(u) nodes
  95 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsDivRem,
  96                            [SDNPOutGlue]>;
  97 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsDivRem,
  98                            [SDNPOutGlue]>;
  99
 100 // Target constant nodes that are not part of any isel patterns and remain
 101 // unchanged can cause instructions with illegal operands to be emitted.
 102 // Wrapper node patterns give the instruction selector a chance to replace
 103 // target constant nodes that would otherwise remain unchanged with ADDiu
 104 // nodes. Without these wrapper node patterns, the following conditional move
 105 // instrucion is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 106 // compiled:
 107 //  movn  %got(d)($gp), %got(c)($gp), $4
 108 // This instruction is illegal since movn can take only register operands.
 109
 110 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 111
 112 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 113
 114 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 115 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 116
 117 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 118                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 119 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 120                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 121 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 122                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 123 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 124                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 125 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 126                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 127 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 128                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 129 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 130                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 131 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 132                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 133
 134 //===----------------------------------------------------------------------===//
 135 // Mips Instruction Predicate Definitions.
 136 //===----------------------------------------------------------------------===//
 137 def HasSEInReg  :     Predicate<"Subtarget.hasSEInReg()">,
 138                       AssemblerPredicate<"FeatureSEInReg">;
 139 def HasBitCount :     Predicate<"Subtarget.hasBitCount()">,
 140                       AssemblerPredicate<"FeatureBitCount">;
 141 def HasSwap     :     Predicate<"Subtarget.hasSwap()">,
 142                       AssemblerPredicate<"FeatureSwap">;
 143 def HasCondMov  :     Predicate<"Subtarget.hasCondMov()">,
 144                       AssemblerPredicate<"FeatureCondMov">;
 145 def HasFPIdx    :     Predicate<"Subtarget.hasFPIdx()">,
 146                       AssemblerPredicate<"FeatureFPIdx">;
 147 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 148                       AssemblerPredicate<"FeatureMips32">;
 149 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 150                       AssemblerPredicate<"FeatureMips32r2">;
 151 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 152                       AssemblerPredicate<"FeatureMips64">;
 153 def NotMips64    :    Predicate<"!Subtarget.hasMips64()">,
 154                       AssemblerPredicate<"!FeatureMips64">;
 155 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 156                       AssemblerPredicate<"FeatureMips64r2">;
 157 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 158                       AssemblerPredicate<"FeatureN64">;
 159 def NotN64      :     Predicate<"!Subtarget.isABI_N64()">,
 160                       AssemblerPredicate<"!FeatureN64">;
 161 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 162                       AssemblerPredicate<"FeatureMips16">;
 163 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 164                       AssemblerPredicate<"FeatureMips32">;
 165 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 166                       AssemblerPredicate<"FeatureMips32">;
 167 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">,
 168                       AssemblerPredicate<"FeatureMips32">;
 169 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
 170                       AssemblerPredicate<"!FeatureMips16">;
 171
 172 class MipsPat<dag pattern, dag result> : Pat<pattern, result> {
 173   let Predicates = [HasStdEnc];
 174 }
 175
 176 class IsCommutable {
 177   bit isCommutable = 1;
 178 }
 179
 180 class IsBranch {
 181   bit isBranch = 1;
 182 }
 183
 184 class IsReturn {
 185   bit isReturn = 1;
 186 }
 187
 188 class IsCall {
 189   bit isCall = 1;
 190 }
 191
 192 class IsTailCall {
 193   bit isCall = 1;
 194   bit isTerminator = 1;
 195   bit isReturn = 1;
 196   bit isBarrier = 1;
 197   bit hasExtraSrcRegAllocReq = 1;
 198   bit isCodeGenOnly = 1;
 199 }
 200
 201 class IsAsCheapAsAMove {
 202   bit isAsCheapAsAMove = 1;
 203 }
 204
 205 class NeverHasSideEffects {
 206   bit neverHasSideEffects = 1;
 207 }
 208
 209 //===----------------------------------------------------------------------===//
 210 // Instruction format superclass
 211 //===----------------------------------------------------------------------===//
 212
 213 include "MipsInstrFormats.td"
 214
 215 //===----------------------------------------------------------------------===//
 216 // Mips Operand, Complex Patterns and Transformations Definitions.
 217 //===----------------------------------------------------------------------===//
 218
 219 // Instruction operand types
 220 def jmptarget   : Operand<OtherVT> {
 221   let EncoderMethod = "getJumpTargetOpValue";
 222 }
 223 def brtarget    : Operand<OtherVT> {
 224   let EncoderMethod = "getBranchTargetOpValue";
 225   let OperandType = "OPERAND_PCREL";
 226   let DecoderMethod = "DecodeBranchTarget";
 227 }
 228 def calltarget  : Operand<iPTR> {
 229   let EncoderMethod = "getJumpTargetOpValue";
 230 }
 231 def calltarget64: Operand<i64>;
 232 def simm16      : Operand<i32> {
 233   let DecoderMethod= "DecodeSimm16";
 234 }
 235 def simm16_64   : Operand<i64>;
 236 def shamt       : Operand<i32>;
 237
 238 // Unsigned Operand
 239 def uimm16      : Operand<i32> {
 240   let PrintMethod = "printUnsignedImm";
 241 }
 242
 243 def MipsMemAsmOperand : AsmOperandClass {
 244   let Name = "Mem";
 245   let ParserMethod = "parseMemOperand";
 246 }
 247
 248 // Address operand
 249 def mem : Operand<i32> {
 250   let PrintMethod = "printMemOperand";
 251   let MIOperandInfo = (ops CPURegs, simm16);
 252   let EncoderMethod = "getMemEncoding";
 253   let ParserMatchClass = MipsMemAsmOperand;
 254 }
 255
 256 def mem64 : Operand<i64> {
 257   let PrintMethod = "printMemOperand";
 258   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 259   let EncoderMethod = "getMemEncoding";
 260   let ParserMatchClass = MipsMemAsmOperand;
 261 }
 262
 263 def mem_ea : Operand<i32> {
 264   let PrintMethod = "printMemOperandEA";
 265   let MIOperandInfo = (ops CPURegs, simm16);
 266   let EncoderMethod = "getMemEncoding";
 267 }
 268
 269 def mem_ea_64 : Operand<i64> {
 270   let PrintMethod = "printMemOperandEA";
 271   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 272   let EncoderMethod = "getMemEncoding";
 273 }
 274
 275 // size operand of ext instruction
 276 def size_ext : Operand<i32> {
 277   let EncoderMethod = "getSizeExtEncoding";
 278   let DecoderMethod = "DecodeExtSize";
 279 }
 280
 281 // size operand of ins instruction
 282 def size_ins : Operand<i32> {
 283   let EncoderMethod = "getSizeInsEncoding";
 284   let DecoderMethod = "DecodeInsSize";
 285 }
 286
 287 // Transformation Function - get the lower 16 bits.
 288 def LO16 : SDNodeXForm<imm, [{
 289   return getImm(N, N->getZExtValue() & 0xFFFF);
 290 }]>;
 291
 292 // Transformation Function - get the higher 16 bits.
 293 def HI16 : SDNodeXForm<imm, [{
 294   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 295 }]>;
 296
 297 // Node immediate fits as 16-bit sign extended on target immediate.
 298 // e.g. addi, andi
 299 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 300
 301 // Node immediate fits as 16-bit zero extended on target immediate.
 302 // The LO16 param means that only the lower 16 bits of the node
 303 // immediate are caught.
 304 // e.g. addiu, sltiu
 305 def immZExt16  : PatLeaf<(imm), [{
 306   if (N->getValueType(0) == MVT::i32)
 307     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 308   else
 309     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 310 }], LO16>;
 311
 312 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 313 def immLow16Zero : PatLeaf<(imm), [{
 314   int64_t Val = N->getSExtValue();
 315   return isInt<32>(Val) && !(Val & 0xffff);
 316 }]>;
 317
 318 // shamt field must fit in 5 bits.
 319 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 320
 321 // Mips Address Mode! SDNode frameindex could possibily be a match
 322 // since load and store instructions from stack used it.
 323 def addr :
 324   ComplexPattern<iPTR, 2, "SelectAddr", [frameindex], [SDNPWantParent]>;
 325
 326 //===----------------------------------------------------------------------===//
 327 // Instructions specific format
 328 //===----------------------------------------------------------------------===//
 329
 330 /// Move Control Registers From/To CPU Registers
 331 def MFC0_3OP  : MFC3OP<0x10, 0, (outs CPURegs:$rt),
 332                        (ins CPURegs:$rd, uimm16:$sel),"mfc0\t$rt, $rd, $sel">;
 333 def : InstAlias<"mfc0 $rt, $rd", (MFC0_3OP CPURegs:$rt, CPURegs:$rd, 0)>;
 334
 335 def MTC0_3OP  : MFC3OP<0x10, 4, (outs CPURegs:$rd, uimm16:$sel),
 336                        (ins CPURegs:$rt),"mtc0\t$rt, $rd, $sel">;
 337 def : InstAlias<"mtc0 $rt, $rd", (MTC0_3OP CPURegs:$rd, 0, CPURegs:$rt)>;
 338
 339 def MFC2_3OP  : MFC3OP<0x12, 0, (outs CPURegs:$rt),
 340                        (ins CPURegs:$rd, uimm16:$sel),"mfc2\t$rt, $rd, $sel">;
 341 def : InstAlias<"mfc2 $rt, $rd", (MFC2_3OP CPURegs:$rt, CPURegs:$rd, 0)>;
 342
 343 def MTC2_3OP  : MFC3OP<0x12, 4, (outs CPURegs:$rd, uimm16:$sel),
 344                        (ins CPURegs:$rt),"mtc2\t$rt, $rd, $sel">;
 345 def : InstAlias<"mtc2 $rt, $rd", (MTC2_3OP CPURegs:$rd, 0, CPURegs:$rt)>;
 346
 347 // Arithmetic and logical instructions with 3 register operands.
 348 class ArithLogicR<bits<6> op, bits<6> func, string instr_asm, SDNode OpNode,
 349                   InstrItinClass itin, RegisterClass RC, bit isComm = 0>:
 350   FR<op, func, (outs RC:$rd), (ins RC:$rs, RC:$rt),
 351      !strconcat(instr_asm, "\t$rd, $rs, $rt"),
 352      [(set RC:$rd, (OpNode RC:$rs, RC:$rt))], itin> {
 353   let shamt = 0;
 354   let isCommutable = isComm;
 355   let isReMaterializable = 1;
 356 }
 357
 358 class ArithOverflowR<bits<6> op, bits<6> func, string instr_asm,
 359                     InstrItinClass itin, RegisterClass RC, bit isComm = 0>:
 360   FR<op, func, (outs RC:$rd), (ins RC:$rs, RC:$rt),
 361      !strconcat(instr_asm, "\t$rd, $rs, $rt"), [], itin> {
 362   let shamt = 0;
 363   let isCommutable = isComm;
 364 }
 365
 366 // Arithmetic and logical instructions with 2 register operands.
 367 class ArithLogicI<bits<6> op, string instr_asm, SDNode OpNode,
 368                   Operand Od, PatLeaf imm_type, RegisterClass RC> :
 369   FI<op, (outs RC:$rt), (ins RC:$rs, Od:$imm16),
 370      !strconcat(instr_asm, "\t$rt, $rs, $imm16"),
 371      [(set RC:$rt, (OpNode RC:$rs, imm_type:$imm16))], IIAlu> {
 372   let isReMaterializable = 1;
 373 }
 374
 375 class ArithOverflowI<bits<6> op, string instr_asm, SDNode OpNode,
 376                      Operand Od, PatLeaf imm_type, RegisterClass RC> :
 377   FI<op, (outs RC:$rt), (ins RC:$rs, Od:$imm16),
 378      !strconcat(instr_asm, "\t$rt, $rs, $imm16"), [], IIAlu>;
 379
 380 // Arithmetic Multiply ADD/SUB
 381 let rd = 0, shamt = 0, Defs = [HI, LO], Uses = [HI, LO] in
 382 class MArithR<bits<6> func, string instr_asm, SDNode op, bit isComm = 0> :
 383   FR<0x1c, func, (outs), (ins CPURegs:$rs, CPURegs:$rt),
 384      !strconcat(instr_asm, "\t$rs, $rt"),
 385      [(op CPURegs:$rs, CPURegs:$rt, LO, HI)], IIImul> {
 386   let rd = 0;
 387   let shamt = 0;
 388   let isCommutable = isComm;
 389 }
 390
 391 //  Logical
 392 class LogicNOR<bits<6> op, bits<6> func, string instr_asm, RegisterClass RC>:
 393   FR<op, func, (outs RC:$rd), (ins RC:$rs, RC:$rt),
 394      !strconcat(instr_asm, "\t$rd, $rs, $rt"),
 395      [(set RC:$rd, (not (or RC:$rs, RC:$rt)))], IIAlu> {
 396   let shamt = 0;
 397   let isCommutable = 1;
 398 }
 399
 400 // Shifts
 401 class shift_rotate_imm<bits<6> func, bits<5> isRotate, string instr_asm,
 402                        SDNode OpNode, PatFrag PF, Operand ImmOpnd,
 403                        RegisterClass RC>:
 404   FR<0x00, func, (outs RC:$rd), (ins RC:$rt, ImmOpnd:$shamt),
 405      !strconcat(instr_asm, "\t$rd, $rt, $shamt"),
 406      [(set RC:$rd, (OpNode RC:$rt, PF:$shamt))], IIAlu> {
 407   let rs = isRotate;
 408 }
 409
 410 // 32-bit shift instructions.
 411 class shift_rotate_imm32<bits<6> func, bits<5> isRotate, string instr_asm,
 412                          SDNode OpNode>:
 413   shift_rotate_imm<func, isRotate, instr_asm, OpNode, immZExt5, shamt, CPURegs>;
 414
 415 class shift_rotate_reg<bits<6> func, bits<5> isRotate, string instr_asm,
 416                        SDNode OpNode, RegisterClass RC>:
 417   FR<0x00, func, (outs RC:$rd), (ins CPURegs:$rs, RC:$rt),
 418      !strconcat(instr_asm, "\t$rd, $rt, $rs"),
 419      [(set RC:$rd, (OpNode RC:$rt, CPURegs:$rs))], IIAlu> {
 420   let shamt = isRotate;
 421 }
 422
 423 // Load Upper Imediate
 424 class LoadUpper<bits<6> op, string instr_asm, RegisterClass RC, Operand Imm>:
 425   FI<op, (outs RC:$rt), (ins Imm:$imm16),
 426      !strconcat(instr_asm, "\t$rt, $imm16"), [], IIAlu>, IsAsCheapAsAMove {
 427   let rs = 0;
 428   let neverHasSideEffects = 1;
 429   let isReMaterializable = 1;
 430 }
 431
 432 class FMem<bits<6> op, dag outs, dag ins, string asmstr, list<dag> pattern,
 433           InstrItinClass itin>: FFI<op, outs, ins, asmstr, pattern> {
 434   bits<21> addr;
 435   let Inst{25-21} = addr{20-16};
 436   let Inst{15-0}  = addr{15-0};
 437   let DecoderMethod = "DecodeMem";
 438 }
 439
 440 // Memory Load/Store
 441 let canFoldAsLoad = 1 in
 442 class LoadM<bits<6> op, string instr_asm, PatFrag OpNode, RegisterClass RC,
 443             Operand MemOpnd, bit Pseudo>:
 444   FMem<op, (outs RC:$rt), (ins MemOpnd:$addr),
 445      !strconcat(instr_asm, "\t$rt, $addr"),
 446      [(set RC:$rt, (OpNode addr:$addr))], IILoad> {
 447   let isPseudo = Pseudo;
 448 }
 449
 450 class StoreM<bits<6> op, string instr_asm, PatFrag OpNode, RegisterClass RC,
 451              Operand MemOpnd, bit Pseudo>:
 452   FMem<op, (outs), (ins RC:$rt, MemOpnd:$addr),
 453      !strconcat(instr_asm, "\t$rt, $addr"),
 454      [(OpNode RC:$rt, addr:$addr)], IIStore> {
 455   let isPseudo = Pseudo;
 456 }
 457
 458 // 32-bit load.
 459 multiclass LoadM32<bits<6> op, string instr_asm, PatFrag OpNode,
 460                    bit Pseudo = 0> {
 461   def #NAME# : LoadM<op, instr_asm, OpNode, CPURegs, mem, Pseudo>,
 462                Requires<[NotN64, HasStdEnc]>;
 463   def _P8    : LoadM<op, instr_asm, OpNode, CPURegs, mem64, Pseudo>,
 464                Requires<[IsN64, HasStdEnc]> {
 465     let DecoderNamespace = "Mips64";
 466     let isCodeGenOnly = 1;
 467   }
 468 }
 469
 470 // 64-bit load.
 471 multiclass LoadM64<bits<6> op, string instr_asm, PatFrag OpNode,
 472                    bit Pseudo = 0> {
 473   def #NAME# : LoadM<op, instr_asm, OpNode, CPU64Regs, mem, Pseudo>,
 474                Requires<[NotN64, HasStdEnc]>;
 475   def _P8    : LoadM<op, instr_asm, OpNode, CPU64Regs, mem64, Pseudo>,
 476                Requires<[IsN64, HasStdEnc]> {
 477     let DecoderNamespace = "Mips64";
 478     let isCodeGenOnly = 1;
 479   }
 480 }
 481
 482 // 32-bit store.
 483 multiclass StoreM32<bits<6> op, string instr_asm, PatFrag OpNode,
 484                     bit Pseudo = 0> {
 485   def #NAME# : StoreM<op, instr_asm, OpNode, CPURegs, mem, Pseudo>,
 486                Requires<[NotN64, HasStdEnc]>;
 487   def _P8    : StoreM<op, instr_asm, OpNode, CPURegs, mem64, Pseudo>,
 488                Requires<[IsN64, HasStdEnc]> {
 489     let DecoderNamespace = "Mips64";
 490     let isCodeGenOnly = 1;
 491   }
 492 }
 493
 494 // 64-bit store.
 495 multiclass StoreM64<bits<6> op, string instr_asm, PatFrag OpNode,
 496                     bit Pseudo = 0> {
 497   def #NAME# : StoreM<op, instr_asm, OpNode, CPU64Regs, mem, Pseudo>,
 498                Requires<[NotN64, HasStdEnc]>;
 499   def _P8    : StoreM<op, instr_asm, OpNode, CPU64Regs, mem64, Pseudo>,
 500                Requires<[IsN64, HasStdEnc]> {
 501     let DecoderNamespace = "Mips64";
 502     let isCodeGenOnly = 1;
 503   }
 504 }
 505
 506 // Load/Store Left/Right
 507 let canFoldAsLoad = 1 in
 508 class LoadLeftRight<bits<6> op, string instr_asm, SDNode OpNode,
 509                     RegisterClass RC, Operand MemOpnd> :
 510   FMem<op, (outs RC:$rt), (ins MemOpnd:$addr, RC:$src),
 511        !strconcat(instr_asm, "\t$rt, $addr"),
 512        [(set RC:$rt, (OpNode addr:$addr, RC:$src))], IILoad> {
 513   string Constraints = "$src = $rt";
 514 }
 515
 516 class StoreLeftRight<bits<6> op, string instr_asm, SDNode OpNode,
 517                      RegisterClass RC, Operand MemOpnd>:
 518   FMem<op, (outs), (ins RC:$rt, MemOpnd:$addr),
 519        !strconcat(instr_asm, "\t$rt, $addr"), [(OpNode RC:$rt, addr:$addr)],
 520        IIStore>;
 521
 522 // 32-bit load left/right.
 523 multiclass LoadLeftRightM32<bits<6> op, string instr_asm, SDNode OpNode> {
 524   def #NAME# : LoadLeftRight<op, instr_asm, OpNode, CPURegs, mem>,
 525                Requires<[NotN64, HasStdEnc]>;
 526   def _P8    : LoadLeftRight<op, instr_asm, OpNode, CPURegs, mem64>,
 527                Requires<[IsN64, HasStdEnc]> {
 528     let DecoderNamespace = "Mips64";
 529     let isCodeGenOnly = 1;
 530   }
 531 }
 532
 533 // 64-bit load left/right.
 534 multiclass LoadLeftRightM64<bits<6> op, string instr_asm, SDNode OpNode> {
 535   def #NAME# : LoadLeftRight<op, instr_asm, OpNode, CPU64Regs, mem>,
 536                Requires<[NotN64, HasStdEnc]>;
 537   def _P8    : LoadLeftRight<op, instr_asm, OpNode, CPU64Regs, mem64>,
 538                Requires<[IsN64, HasStdEnc]> {
 539     let DecoderNamespace = "Mips64";
 540     let isCodeGenOnly = 1;
 541   }
 542 }
 543
 544 // 32-bit store left/right.
 545 multiclass StoreLeftRightM32<bits<6> op, string instr_asm, SDNode OpNode> {
 546   def #NAME# : StoreLeftRight<op, instr_asm, OpNode, CPURegs, mem>,
 547                Requires<[NotN64, HasStdEnc]>;
 548   def _P8    : StoreLeftRight<op, instr_asm, OpNode, CPURegs, mem64>,
 549                Requires<[IsN64, HasStdEnc]> {
 550     let DecoderNamespace = "Mips64";
 551     let isCodeGenOnly = 1;
 552   }
 553 }
 554
 555 // 64-bit store left/right.
 556 multiclass StoreLeftRightM64<bits<6> op, string instr_asm, SDNode OpNode> {
 557   def #NAME# : StoreLeftRight<op, instr_asm, OpNode, CPU64Regs, mem>,
 558                Requires<[NotN64, HasStdEnc]>;
 559   def _P8    : StoreLeftRight<op, instr_asm, OpNode, CPU64Regs, mem64>,
 560                Requires<[IsN64, HasStdEnc]> {
 561     let DecoderNamespace = "Mips64";
 562     let isCodeGenOnly = 1;
 563   }
 564 }
 565
 566 // Conditional Branch
 567 class CBranch<bits<6> op, string instr_asm, PatFrag cond_op, RegisterClass RC>:
 568   BranchBase<op, (outs), (ins RC:$rs, RC:$rt, brtarget:$imm16),
 569              !strconcat(instr_asm, "\t$rs, $rt, $imm16"),
 570              [(brcond (i32 (cond_op RC:$rs, RC:$rt)), bb:$imm16)], IIBranch> {
 571   let isBranch = 1;
 572   let isTerminator = 1;
 573   let hasDelaySlot = 1;
 574   let Defs = [AT];
 575 }
 576
 577 class CBranchZero<bits<6> op, bits<5> _rt, string instr_asm, PatFrag cond_op,
 578                   RegisterClass RC>:
 579   BranchBase<op, (outs), (ins RC:$rs, brtarget:$imm16),
 580              !strconcat(instr_asm, "\t$rs, $imm16"),
 581              [(brcond (i32 (cond_op RC:$rs, 0)), bb:$imm16)], IIBranch> {
 582   let rt = _rt;
 583   let isBranch = 1;
 584   let isTerminator = 1;
 585   let hasDelaySlot = 1;
 586   let Defs = [AT];
 587 }
 588
 589 // SetCC
 590 class SetCC_R<bits<6> op, bits<6> func, string instr_asm, PatFrag cond_op,
 591               RegisterClass RC>:
 592   FR<op, func, (outs CPURegs:$rd), (ins RC:$rs, RC:$rt),
 593      !strconcat(instr_asm, "\t$rd, $rs, $rt"),
 594      [(set CPURegs:$rd, (cond_op RC:$rs, RC:$rt))],
 595      IIAlu> {
 596   let shamt = 0;
 597 }
 598
 599 class SetCC_I<bits<6> op, string instr_asm, PatFrag cond_op, Operand Od,
 600               PatLeaf imm_type, RegisterClass RC>:
 601   FI<op, (outs CPURegs:$rt), (ins RC:$rs, Od:$imm16),
 602      !strconcat(instr_asm, "\t$rt, $rs, $imm16"),
 603      [(set CPURegs:$rt, (cond_op RC:$rs, imm_type:$imm16))],
 604      IIAlu>;
 605
 606 // Jump
 607 class JumpFJ<bits<6> op, DAGOperand opnd, string instr_asm,
 608              SDPatternOperator operator, SDPatternOperator targetoperator>:
 609   FJ<op, (outs), (ins opnd:$target), !strconcat(instr_asm, "\t$target"),
 610      [(operator targetoperator:$target)], IIBranch> {
 611   let isTerminator=1;
 612   let isBarrier=1;
 613   let hasDelaySlot = 1;
 614   let DecoderMethod = "DecodeJumpTarget";
 615   let Defs = [AT];
 616 }
 617
 618 // Unconditional branch
 619 class UncondBranch<bits<6> op, string instr_asm>:
 620   BranchBase<op, (outs), (ins brtarget:$imm16),
 621              !strconcat(instr_asm, "\t$imm16"), [(br bb:$imm16)], IIBranch> {
 622   let rs = 0;
 623   let rt = 0;
 624   let isBranch = 1;
 625   let isTerminator = 1;
 626   let isBarrier = 1;
 627   let hasDelaySlot = 1;
 628   let Predicates = [RelocPIC, HasStdEnc];
 629   let Defs = [AT];
 630 }
 631
 632 // Base class for indirect branch and return instruction classes.
 633 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 634 class JumpFR<RegisterClass RC, SDPatternOperator operator = null_frag>:
 635   FR<0, 0x8, (outs), (ins RC:$rs), "jr\t$rs", [(operator RC:$rs)], IIBranch> {
 636   let rt = 0;
 637   let rd = 0;
 638   let shamt = 0;
 639 }
 640
 641 // Indirect branch
 642 class IndirectBranch<RegisterClass RC>: JumpFR<RC, brind> {
 643   let isBranch = 1;
 644   let isIndirectBranch = 1;
 645 }
 646
 647 // Return instruction
 648 class RetBase<RegisterClass RC>: JumpFR<RC> {
 649   let isReturn = 1;
 650   let isCodeGenOnly = 1;
 651   let hasCtrlDep = 1;
 652   let hasExtraSrcRegAllocReq = 1;
 653 }
 654
 655 // Jump and Link (Call)
 656 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 657   class JumpLink<bits<6> op, string instr_asm>:
 658     FJ<op, (outs), (ins calltarget:$target),
 659        !strconcat(instr_asm, "\t$target"), [(MipsJmpLink imm:$target)],
 660        IIBranch> {
 661        let DecoderMethod = "DecodeJumpTarget";
 662        }
 663
 664   class JumpLinkReg<bits<6> op, bits<6> func, string instr_asm,
 665                     RegisterClass RC>:
 666     FR<op, func, (outs), (ins RC:$rs),
 667        !strconcat(instr_asm, "\t$rs"), [(MipsJmpLink RC:$rs)], IIBranch> {
 668     let rt = 0;
 669     let rd = 31;
 670     let shamt = 0;
 671   }
 672
 673   class BranchLink<string instr_asm, bits<5> _rt, RegisterClass RC>:
 674     FI<0x1, (outs), (ins RC:$rs, brtarget:$imm16),
 675        !strconcat(instr_asm, "\t$rs, $imm16"), [], IIBranch> {
 676     let rt = _rt;
 677   }
 678 }
 679
 680 // Mul, Div
 681 class Mult<bits<6> func, string instr_asm, InstrItinClass itin,
 682            RegisterClass RC, list<Register> DefRegs>:
 683   FR<0x00, func, (outs), (ins RC:$rs, RC:$rt),
 684      !strconcat(instr_asm, "\t$rs, $rt"), [], itin> {
 685   let rd = 0;
 686   let shamt = 0;
 687   let isCommutable = 1;
 688   let Defs = DefRegs;
 689   let neverHasSideEffects = 1;
 690 }
 691
 692 class Mult32<bits<6> func, string instr_asm, InstrItinClass itin>:
 693   Mult<func, instr_asm, itin, CPURegs, [HI, LO]>;
 694
 695 class Div<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin,
 696           RegisterClass RC, list<Register> DefRegs>:
 697   FR<0x00, func, (outs), (ins RC:$rs, RC:$rt),
 698      !strconcat(instr_asm, "\t$$zero, $rs, $rt"),
 699      [(op RC:$rs, RC:$rt)], itin> {
 700   let rd = 0;
 701   let shamt = 0;
 702   let Defs = DefRegs;
 703 }
 704
 705 class Div32<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin>:
 706   Div<op, func, instr_asm, itin, CPURegs, [HI, LO]>;
 707
 708 // Move from Hi/Lo
 709 class MoveFromLOHI<bits<6> func, string instr_asm, RegisterClass RC,
 710                    list<Register> UseRegs>:
 711   FR<0x00, func, (outs RC:$rd), (ins),
 712      !strconcat(instr_asm, "\t$rd"), [], IIHiLo> {
 713   let rs = 0;
 714   let rt = 0;
 715   let shamt = 0;
 716   let Uses = UseRegs;
 717   let neverHasSideEffects = 1;
 718 }
 719
 720 class MoveToLOHI<bits<6> func, string instr_asm, RegisterClass RC,
 721                  list<Register> DefRegs>:
 722   FR<0x00, func, (outs), (ins RC:$rs),
 723      !strconcat(instr_asm, "\t$rs"), [], IIHiLo> {
 724   let rt = 0;
 725   let rd = 0;
 726   let shamt = 0;
 727   let Defs = DefRegs;
 728   let neverHasSideEffects = 1;
 729 }
 730
 731 class EffectiveAddress<bits<6> opc, string instr_asm, RegisterClass RC, Operand Mem> :
 732   FMem<opc, (outs RC:$rt), (ins Mem:$addr),
 733      instr_asm, [(set RC:$rt, addr:$addr)], IIAlu> {
 734  let isCodeGenOnly = 1;
 735 }
 736
 737 // Count Leading Ones/Zeros in Word
 738 class CountLeading0<bits<6> func, string instr_asm, RegisterClass RC>:
 739   FR<0x1c, func, (outs RC:$rd), (ins RC:$rs),
 740      !strconcat(instr_asm, "\t$rd, $rs"),
 741      [(set RC:$rd, (ctlz RC:$rs))], IIAlu>,
 742      Requires<[HasBitCount, HasStdEnc]> {
 743   let shamt = 0;
 744   let rt = rd;
 745 }
 746
 747 class CountLeading1<bits<6> func, string instr_asm, RegisterClass RC>:
 748   FR<0x1c, func, (outs RC:$rd), (ins RC:$rs),
 749      !strconcat(instr_asm, "\t$rd, $rs"),
 750      [(set RC:$rd, (ctlz (not RC:$rs)))], IIAlu>,
 751      Requires<[HasBitCount, HasStdEnc]> {
 752   let shamt = 0;
 753   let rt = rd;
 754 }
 755
 756 // Sign Extend in Register.
 757 class SignExtInReg<bits<5> sa, string instr_asm, ValueType vt,
 758                    RegisterClass RC>:
 759   FR<0x1f, 0x20, (outs RC:$rd), (ins RC:$rt),
 760      !strconcat(instr_asm, "\t$rd, $rt"),
 761      [(set RC:$rd, (sext_inreg RC:$rt, vt))], NoItinerary> {
 762   let rs = 0;
 763   let shamt = sa;
 764   let Predicates = [HasSEInReg, HasStdEnc];
 765 }
 766
 767 // Subword Swap
 768 class SubwordSwap<bits<6> func, bits<5> sa, string instr_asm, RegisterClass RC>:
 769   FR<0x1f, func, (outs RC:$rd), (ins RC:$rt),
 770      !strconcat(instr_asm, "\t$rd, $rt"), [], NoItinerary> {
 771   let rs = 0;
 772   let shamt = sa;
 773   let Predicates = [HasSwap, HasStdEnc];
 774   let neverHasSideEffects = 1;
 775 }
 776
 777 // Read Hardware
 778 class ReadHardware<RegisterClass CPURegClass, RegisterClass HWRegClass>
 779   : FR<0x1f, 0x3b, (outs CPURegClass:$rt), (ins HWRegClass:$rd),
 780        "rdhwr\t$rt, $rd", [], IIAlu> {
 781   let rs = 0;
 782   let shamt = 0;
 783 }
 784
 785 // Ext and Ins
 786 class ExtBase<bits<6> _funct, string instr_asm, RegisterClass RC>:
 787   FR<0x1f, _funct, (outs RC:$rt), (ins RC:$rs, uimm16:$pos, size_ext:$sz),
 788      !strconcat(instr_asm, " $rt, $rs, $pos, $sz"),
 789      [(set RC:$rt, (MipsExt RC:$rs, imm:$pos, imm:$sz))], NoItinerary> {
 790   bits<5> pos;
 791   bits<5> sz;
 792   let rd = sz;
 793   let shamt = pos;
 794   let Predicates = [HasMips32r2, HasStdEnc];
 795 }
 796
 797 class InsBase<bits<6> _funct, string instr_asm, RegisterClass RC>:
 798   FR<0x1f, _funct, (outs RC:$rt),
 799      (ins RC:$rs, uimm16:$pos, size_ins:$sz, RC:$src),
 800      !strconcat(instr_asm, " $rt, $rs, $pos, $sz"),
 801      [(set RC:$rt, (MipsIns RC:$rs, imm:$pos, imm:$sz, RC:$src))],
 802      NoItinerary> {
 803   bits<5> pos;
 804   bits<5> sz;
 805   let rd = sz;
 806   let shamt = pos;
 807   let Predicates = [HasMips32r2, HasStdEnc];
 808   let Constraints = "$src = $rt";
 809 }
 810
 811 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 812 class Atomic2Ops<PatFrag Op, string Opstr, RegisterClass DRC,
 813                  RegisterClass PRC> :
 814   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$incr),
 815            !strconcat("atomic_", Opstr, "\t$dst, $ptr, $incr"),
 816            [(set DRC:$dst, (Op PRC:$ptr, DRC:$incr))]>;
 817
 818 multiclass Atomic2Ops32<PatFrag Op, string Opstr> {
 819   def #NAME# : Atomic2Ops<Op, Opstr, CPURegs, CPURegs>,
 820                           Requires<[NotN64, HasStdEnc]>;
 821   def _P8    : Atomic2Ops<Op, Opstr, CPURegs, CPU64Regs>,
 822                           Requires<[IsN64, HasStdEnc]> {
 823     let DecoderNamespace = "Mips64";
 824   }
 825 }
 826
 827 // Atomic Compare & Swap.
 828 class AtomicCmpSwap<PatFrag Op, string Width, RegisterClass DRC,
 829                     RegisterClass PRC> :
 830   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$cmp, DRC:$swap),
 831            !strconcat("atomic_cmp_swap_", Width, "\t$dst, $ptr, $cmp, $swap"),
 832            [(set DRC:$dst, (Op PRC:$ptr, DRC:$cmp, DRC:$swap))]>;
 833
 834 multiclass AtomicCmpSwap32<PatFrag Op, string Width>  {
 835   def #NAME# : AtomicCmpSwap<Op, Width, CPURegs, CPURegs>,
 836                              Requires<[NotN64, HasStdEnc]>;
 837   def _P8    : AtomicCmpSwap<Op, Width, CPURegs, CPU64Regs>,
 838                              Requires<[IsN64, HasStdEnc]> {
 839     let DecoderNamespace = "Mips64";
 840   }
 841 }
 842
 843 class LLBase<bits<6> Opc, string opstring, RegisterClass RC, Operand Mem> :
 844   FMem<Opc, (outs RC:$rt), (ins Mem:$addr),
 845        !strconcat(opstring, "\t$rt, $addr"), [], IILoad> {
 846   let mayLoad = 1;
 847 }
 848
 849 class SCBase<bits<6> Opc, string opstring, RegisterClass RC, Operand Mem> :
 850   FMem<Opc, (outs RC:$dst), (ins RC:$rt, Mem:$addr),
 851        !strconcat(opstring, "\t$rt, $addr"), [], IIStore> {
 852   let mayStore = 1;
 853   let Constraints = "$rt = $dst";
 854 }
 855
 856 //===----------------------------------------------------------------------===//
 857 // Pseudo instructions
 858 //===----------------------------------------------------------------------===//
 859
 860 // Return RA.
 861 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 862 def RetRA : PseudoSE<(outs), (ins), "", [(MipsRet)]>;
 863
 864 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 865 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
 866                                   "!ADJCALLSTACKDOWN $amt",
 867                                   [(callseq_start timm:$amt)]>;
 868 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 869                                   "!ADJCALLSTACKUP $amt1",
 870                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 871 }
 872
 873 // When handling PIC code the assembler needs .cpload and .cprestore
 874 // directives. If the real instructions corresponding these directives
 875 // are used, we have the same behavior, but get also a bunch of warnings
 876 // from the assembler.
 877 let neverHasSideEffects = 1 in
 878 def CPRESTORE : PseudoSE<(outs), (ins i32imm:$loc, CPURegs:$gp),
 879                          ".cprestore\t$loc", []>;
 880
 881 let usesCustomInserter = 1 in {
 882   defm ATOMIC_LOAD_ADD_I8   : Atomic2Ops32<atomic_load_add_8, "load_add_8">;
 883   defm ATOMIC_LOAD_ADD_I16  : Atomic2Ops32<atomic_load_add_16, "load_add_16">;
 884   defm ATOMIC_LOAD_ADD_I32  : Atomic2Ops32<atomic_load_add_32, "load_add_32">;
 885   defm ATOMIC_LOAD_SUB_I8   : Atomic2Ops32<atomic_load_sub_8, "load_sub_8">;
 886   defm ATOMIC_LOAD_SUB_I16  : Atomic2Ops32<atomic_load_sub_16, "load_sub_16">;
 887   defm ATOMIC_LOAD_SUB_I32  : Atomic2Ops32<atomic_load_sub_32, "load_sub_32">;
 888   defm ATOMIC_LOAD_AND_I8   : Atomic2Ops32<atomic_load_and_8, "load_and_8">;
 889   defm ATOMIC_LOAD_AND_I16  : Atomic2Ops32<atomic_load_and_16, "load_and_16">;
 890   defm ATOMIC_LOAD_AND_I32  : Atomic2Ops32<atomic_load_and_32, "load_and_32">;
 891   defm ATOMIC_LOAD_OR_I8    : Atomic2Ops32<atomic_load_or_8, "load_or_8">;
 892   defm ATOMIC_LOAD_OR_I16   : Atomic2Ops32<atomic_load_or_16, "load_or_16">;
 893   defm ATOMIC_LOAD_OR_I32   : Atomic2Ops32<atomic_load_or_32, "load_or_32">;
 894   defm ATOMIC_LOAD_XOR_I8   : Atomic2Ops32<atomic_load_xor_8, "load_xor_8">;
 895   defm ATOMIC_LOAD_XOR_I16  : Atomic2Ops32<atomic_load_xor_16, "load_xor_16">;
 896   defm ATOMIC_LOAD_XOR_I32  : Atomic2Ops32<atomic_load_xor_32, "load_xor_32">;
 897   defm ATOMIC_LOAD_NAND_I8  : Atomic2Ops32<atomic_load_nand_8, "load_nand_8">;
 898   defm ATOMIC_LOAD_NAND_I16 : Atomic2Ops32<atomic_load_nand_16, "load_nand_16">;
 899   defm ATOMIC_LOAD_NAND_I32 : Atomic2Ops32<atomic_load_nand_32, "load_nand_32">;
 900
 901   defm ATOMIC_SWAP_I8       : Atomic2Ops32<atomic_swap_8, "swap_8">;
 902   defm ATOMIC_SWAP_I16      : Atomic2Ops32<atomic_swap_16, "swap_16">;
 903   defm ATOMIC_SWAP_I32      : Atomic2Ops32<atomic_swap_32, "swap_32">;
 904
 905   defm ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap32<atomic_cmp_swap_8, "8">;
 906   defm ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap32<atomic_cmp_swap_16, "16">;
 907   defm ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap32<atomic_cmp_swap_32, "32">;
 908 }
 909
 910 //===----------------------------------------------------------------------===//
 911 // Instruction definition
 912 //===----------------------------------------------------------------------===//
 913
 914 class LoadImm32< string instr_asm, Operand Od, RegisterClass RC> :
 915   MipsAsmPseudoInst<(outs RC:$rt), (ins Od:$imm32),
 916                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
 917 def LoadImm32Reg : LoadImm32<"li", shamt,CPURegs>;
 918
 919 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterClass RC> :
 920   MipsAsmPseudoInst<(outs RC:$rt), (ins MemOpnd:$addr),
 921                      !strconcat(instr_asm, "\t$rt, $addr")> ;
 922 def LoadAddr32Reg : LoadAddress<"la", mem, CPURegs>;
 923
 924 class LoadAddressImm<string instr_asm, Operand Od, RegisterClass RC> :
 925   MipsAsmPseudoInst<(outs RC:$rt), (ins Od:$imm32),
 926                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
 927 def LoadAddr32Imm : LoadAddressImm<"la", shamt,CPURegs>;
 928
 929 //===----------------------------------------------------------------------===//
 930 // MipsI Instructions
 931 //===----------------------------------------------------------------------===//
 932
 933 /// Arithmetic Instructions (ALU Immediate)
 934 def ADDiu   : ArithLogicI<0x09, "addiu", add, simm16, immSExt16, CPURegs>,
 935               IsAsCheapAsAMove;
 936 def ADDi    : ArithOverflowI<0x08, "addi", add, simm16, immSExt16, CPURegs>;
 937 def SLTi    : SetCC_I<0x0a, "slti", setlt, simm16, immSExt16, CPURegs>;
 938 def SLTiu   : SetCC_I<0x0b, "sltiu", setult, simm16, immSExt16, CPURegs>;
 939 def ANDi    : ArithLogicI<0x0c, "andi", and, uimm16, immZExt16, CPURegs>;
 940 def ORi     : ArithLogicI<0x0d, "ori", or, uimm16, immZExt16, CPURegs>;
 941 def XORi    : ArithLogicI<0x0e, "xori", xor, uimm16, immZExt16, CPURegs>;
 942 def LUi     : LoadUpper<0x0f, "lui", CPURegs, uimm16>;
 943
 944 /// Arithmetic Instructions (3-Operand, R-Type)
 945 def ADDu    : ArithLogicR<0x00, 0x21, "addu", add, IIAlu, CPURegs, 1>;
 946 def SUBu    : ArithLogicR<0x00, 0x23, "subu", sub, IIAlu, CPURegs>;
 947 def ADD     : ArithOverflowR<0x00, 0x20, "add", IIAlu, CPURegs, 1>;
 948 def SUB     : ArithOverflowR<0x00, 0x22, "sub", IIAlu, CPURegs>;
 949 def SLT     : SetCC_R<0x00, 0x2a, "slt", setlt, CPURegs>;
 950 def SLTu    : SetCC_R<0x00, 0x2b, "sltu", setult, CPURegs>;
 951 def AND     : ArithLogicR<0x00, 0x24, "and", and, IIAlu, CPURegs, 1>;
 952 def OR      : ArithLogicR<0x00, 0x25, "or",  or, IIAlu, CPURegs, 1>;
 953 def XOR     : ArithLogicR<0x00, 0x26, "xor", xor, IIAlu, CPURegs, 1>;
 954 def NOR     : LogicNOR<0x00, 0x27, "nor", CPURegs>;
 955
 956 /// Shift Instructions
 957 def SLL     : shift_rotate_imm32<0x00, 0x00, "sll", shl>;
 958 def SRL     : shift_rotate_imm32<0x02, 0x00, "srl", srl>;
 959 def SRA     : shift_rotate_imm32<0x03, 0x00, "sra", sra>;
 960 def SLLV    : shift_rotate_reg<0x04, 0x00, "sllv", shl, CPURegs>;
 961 def SRLV    : shift_rotate_reg<0x06, 0x00, "srlv", srl, CPURegs>;
 962 def SRAV    : shift_rotate_reg<0x07, 0x00, "srav", sra, CPURegs>;
 963
 964 // Rotate Instructions
 965 let Predicates = [HasMips32r2, HasStdEnc] in {
 966     def ROTR    : shift_rotate_imm32<0x02, 0x01, "rotr", rotr>;
 967     def ROTRV   : shift_rotate_reg<0x06, 0x01, "rotrv", rotr, CPURegs>;
 968 }
 969
 970 /// Load and Store Instructions
 971 ///  aligned
 972 defm LB      : LoadM32<0x20, "lb",  sextloadi8>;
 973 defm LBu     : LoadM32<0x24, "lbu", zextloadi8>;
 974 defm LH      : LoadM32<0x21, "lh",  sextloadi16>;
 975 defm LHu     : LoadM32<0x25, "lhu", zextloadi16>;
 976 defm LW      : LoadM32<0x23, "lw",  load>;
 977 defm SB      : StoreM32<0x28, "sb", truncstorei8>;
 978 defm SH      : StoreM32<0x29, "sh", truncstorei16>;
 979 defm SW      : StoreM32<0x2b, "sw", store>;
 980
 981 /// load/store left/right
 982 defm LWL : LoadLeftRightM32<0x22, "lwl", MipsLWL>;
 983 defm LWR : LoadLeftRightM32<0x26, "lwr", MipsLWR>;
 984 defm SWL : StoreLeftRightM32<0x2a, "swl", MipsSWL>;
 985 defm SWR : StoreLeftRightM32<0x2e, "swr", MipsSWR>;
 986
 987 let hasSideEffects = 1 in
 988 def SYNC : InstSE<(outs), (ins i32imm:$stype), "sync $stype",
 989                   [(MipsSync imm:$stype)], NoItinerary, FrmOther>
 990 {
 991   bits<5> stype;
 992   let Opcode = 0;
 993   let Inst{25-11} = 0;
 994   let Inst{10-6} = stype;
 995   let Inst{5-0} = 15;
 996 }
 997
 998 /// Load-linked, Store-conditional
 999 def LL    : LLBase<0x30, "ll", CPURegs, mem>,
1000             Requires<[NotN64, HasStdEnc]>;
1001 def LL_P8 : LLBase<0x30, "ll", CPURegs, mem64>,
1002             Requires<[IsN64, HasStdEnc]> {
1003   let DecoderNamespace = "Mips64";
1004 }
1005
1006 def SC    : SCBase<0x38, "sc", CPURegs, mem>,
1007             Requires<[NotN64, HasStdEnc]>;
1008 def SC_P8 : SCBase<0x38, "sc", CPURegs, mem64>,
1009             Requires<[IsN64, HasStdEnc]> {
1010   let DecoderNamespace = "Mips64";
1011 }
1012
1013 /// Jump and Branch Instructions
1014 def J       : JumpFJ<0x02, jmptarget, "j", br, bb>,
1015               Requires<[RelocStatic, HasStdEnc]>, IsBranch;
1016 def JR      : IndirectBranch<CPURegs>;
1017 def B       : UncondBranch<0x04, "b">;
1018 def BEQ     : CBranch<0x04, "beq", seteq, CPURegs>;
1019 def BNE     : CBranch<0x05, "bne", setne, CPURegs>;
1020 def BGEZ    : CBranchZero<0x01, 1, "bgez", setge, CPURegs>;
1021 def BGTZ    : CBranchZero<0x07, 0, "bgtz", setgt, CPURegs>;
1022 def BLEZ    : CBranchZero<0x06, 0, "blez", setle, CPURegs>;
1023 def BLTZ    : CBranchZero<0x01, 0, "bltz", setlt, CPURegs>;
1024
1025 let rt = 0, rs = 0, isBranch = 1, isTerminator = 1, isBarrier = 1,
1026     hasDelaySlot = 1, Defs = [RA] in
1027 def BAL_BR: FI<0x1, (outs), (ins brtarget:$imm16), "bal\t$imm16", [], IIBranch>;
1028
1029 def JAL  : JumpLink<0x03, "jal">;
1030 def JALR : JumpLinkReg<0x00, 0x09, "jalr", CPURegs>;
1031 def BGEZAL  : BranchLink<"bgezal", 0x11, CPURegs>;
1032 def BLTZAL  : BranchLink<"bltzal", 0x10, CPURegs>;
1033 def TAILCALL : JumpFJ<0x02, calltarget, "j", MipsTailCall, imm>, IsTailCall;
1034 def TAILCALL_R : JumpFR<CPURegs, MipsTailCall>, IsTailCall;
1035
1036 def RET : RetBase<CPURegs>;
1037
1038 /// Multiply and Divide Instructions.
1039 def MULT    : Mult32<0x18, "mult", IIImul>;
1040 def MULTu   : Mult32<0x19, "multu", IIImul>;
1041 def SDIV    : Div32<MipsDivRem, 0x1a, "div", IIIdiv>;
1042 def UDIV    : Div32<MipsDivRemU, 0x1b, "divu", IIIdiv>;
1043
1044 def MTHI : MoveToLOHI<0x11, "mthi", CPURegs, [HI]>;
1045 def MTLO : MoveToLOHI<0x13, "mtlo", CPURegs, [LO]>;
1046 def MFHI : MoveFromLOHI<0x10, "mfhi", CPURegs, [HI]>;
1047 def MFLO : MoveFromLOHI<0x12, "mflo", CPURegs, [LO]>;
1048
1049 /// Sign Ext In Register Instructions.
1050 def SEB : SignExtInReg<0x10, "seb", i8, CPURegs>;
1051 def SEH : SignExtInReg<0x18, "seh", i16, CPURegs>;
1052
1053 /// Count Leading
1054 def CLZ : CountLeading0<0x20, "clz", CPURegs>;
1055 def CLO : CountLeading1<0x21, "clo", CPURegs>;
1056
1057 /// Word Swap Bytes Within Halfwords
1058 def WSBH : SubwordSwap<0x20, 0x2, "wsbh", CPURegs>;
1059
1060 /// No operation
1061 let addr=0 in
1062   def NOP   : FJ<0, (outs), (ins), "nop", [], IIAlu>;
1063
1064 // FrameIndexes are legalized when they are operands from load/store
1065 // instructions. The same not happens for stack address copies, so an
1066 // add op with mem ComplexPattern is used and the stack address copy
1067 // can be matched. It's similar to Sparc LEA_ADDRi
1068 def LEA_ADDiu : EffectiveAddress<0x09,"addiu\t$rt, $addr", CPURegs, mem_ea>;
1069
1070 // MADD*/MSUB*
1071 def MADD  : MArithR<0, "madd", MipsMAdd, 1>;
1072 def MADDU : MArithR<1, "maddu", MipsMAddu, 1>;
1073 def MSUB  : MArithR<4, "msub", MipsMSub>;
1074 def MSUBU : MArithR<5, "msubu", MipsMSubu>;
1075
1076 // MUL is a assembly macro in the current used ISAs. In recent ISA's
1077 // it is a real instruction.
1078 def MUL   : ArithLogicR<0x1c, 0x02, "mul", mul, IIImul, CPURegs, 1>,
1079             Requires<[HasStdEnc]>;
1080
1081 def RDHWR : ReadHardware<CPURegs, HWRegs>;
1082
1083 def EXT : ExtBase<0, "ext", CPURegs>;
1084 def INS : InsBase<4, "ins", CPURegs>;
1085
1086 //===----------------------------------------------------------------------===//
1087 // Instruction aliases
1088 //===----------------------------------------------------------------------===//
1089 def : InstAlias<"move $dst,$src", (ADD CPURegs:$dst,CPURegs:$src,ZERO)>;
1090 def : InstAlias<"bal $offset", (BGEZAL RA,brtarget:$offset)>;
1091 def : InstAlias<"addu $rs,$rt,$imm",
1092                 (ADDiu CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
1093 def : InstAlias<"add $rs,$rt,$imm",
1094                 (ADDi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
1095 def : InstAlias<"and $rs,$rt,$imm",
1096                 (ANDi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
1097 def : InstAlias<"j $rs", (JR CPURegs:$rs)>;
1098 def : InstAlias<"not $rt,$rs", (NOR CPURegs:$rt,CPURegs:$rs,ZERO)>;
1099 def : InstAlias<"neg $rt,$rs", (SUB CPURegs:$rt,ZERO,CPURegs:$rs)>;
1100 def : InstAlias<"negu $rt,$rs", (SUBu CPURegs:$rt,ZERO,CPURegs:$rs)>;
1101 def : InstAlias<"slt $rs,$rt,$imm",
1102                 (SLTi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
1103 def : InstAlias<"xor $rs,$rt,$imm",
1104                 (XORi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
1105
1106 //===----------------------------------------------------------------------===//
1107 //  Arbitrary patterns that map to one or more instructions
1108 //===----------------------------------------------------------------------===//
1109
1110 // Small immediates
1111 def : MipsPat<(i32 immSExt16:$in),
1112               (ADDiu ZERO, imm:$in)>;
1113 def : MipsPat<(i32 immZExt16:$in),
1114               (ORi ZERO, imm:$in)>;
1115 def : MipsPat<(i32 immLow16Zero:$in),
1116               (LUi (HI16 imm:$in))>;
1117
1118 // Arbitrary immediates
1119 def : MipsPat<(i32 imm:$imm),
1120           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1121
1122 // Carry MipsPatterns
1123 def : MipsPat<(subc CPURegs:$lhs, CPURegs:$rhs),
1124               (SUBu CPURegs:$lhs, CPURegs:$rhs)>;
1125 def : MipsPat<(addc CPURegs:$lhs, CPURegs:$rhs),
1126               (ADDu CPURegs:$lhs, CPURegs:$rhs)>;
1127 def : MipsPat<(addc  CPURegs:$src, immSExt16:$imm),
1128               (ADDiu CPURegs:$src, imm:$imm)>;
1129
1130 // Call
1131 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1132               (JAL tglobaladdr:$dst)>;
1133 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1134               (JAL texternalsym:$dst)>;
1135 //def : MipsPat<(MipsJmpLink CPURegs:$dst),
1136 //              (JALR CPURegs:$dst)>;
1137
1138 // Tail call
1139 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1140               (TAILCALL tglobaladdr:$dst)>;
1141 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1142               (TAILCALL texternalsym:$dst)>;
1143 // hi/lo relocs
1144 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1145 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1146 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1147 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1148 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1149 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1150
1151 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1152 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1153 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1154 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1155 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1156 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1157
1158 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaladdr:$lo)),
1159               (ADDiu CPURegs:$hi, tglobaladdr:$lo)>;
1160 def : MipsPat<(add CPURegs:$hi, (MipsLo tblockaddress:$lo)),
1161               (ADDiu CPURegs:$hi, tblockaddress:$lo)>;
1162 def : MipsPat<(add CPURegs:$hi, (MipsLo tjumptable:$lo)),
1163               (ADDiu CPURegs:$hi, tjumptable:$lo)>;
1164 def : MipsPat<(add CPURegs:$hi, (MipsLo tconstpool:$lo)),
1165               (ADDiu CPURegs:$hi, tconstpool:$lo)>;
1166 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaltlsaddr:$lo)),
1167               (ADDiu CPURegs:$hi, tglobaltlsaddr:$lo)>;
1168
1169 // gp_rel relocs
1170 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tglobaladdr:$in)),
1171               (ADDiu CPURegs:$gp, tglobaladdr:$in)>;
1172 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tconstpool:$in)),
1173               (ADDiu CPURegs:$gp, tconstpool:$in)>;
1174
1175 // wrapper_pic
1176 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1177       MipsPat<(MipsWrapper RC:$gp, node:$in),
1178               (ADDiuOp RC:$gp, node:$in)>;
1179
1180 def : WrapperPat<tglobaladdr, ADDiu, CPURegs>;
1181 def : WrapperPat<tconstpool, ADDiu, CPURegs>;
1182 def : WrapperPat<texternalsym, ADDiu, CPURegs>;
1183 def : WrapperPat<tblockaddress, ADDiu, CPURegs>;
1184 def : WrapperPat<tjumptable, ADDiu, CPURegs>;
1185 def : WrapperPat<tglobaltlsaddr, ADDiu, CPURegs>;
1186
1187 // Mips does not have "not", so we expand our way
1188 def : MipsPat<(not CPURegs:$in),
1189               (NOR CPURegs:$in, ZERO)>;
1190
1191 // extended loads
1192 let Predicates = [NotN64, HasStdEnc] in {
1193   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1194   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1195   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1196 }
1197 let Predicates = [IsN64, HasStdEnc] in {
1198   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu_P8 addr:$src)>;
1199   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu_P8 addr:$src)>;
1200   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu_P8 addr:$src)>;
1201 }
1202
1203 // peepholes
1204 let Predicates = [NotN64, HasStdEnc] in {
1205   def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1206 }
1207 let Predicates = [IsN64, HasStdEnc] in {
1208   def : MipsPat<(store (i32 0), addr:$dst), (SW_P8 ZERO, addr:$dst)>;
1209 }
1210
1211 // brcond patterns
1212 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1213                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1214                       Instruction SLTiuOp, Register ZEROReg> {
1215 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1216               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1217 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1218               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1219
1220 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1221               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1222 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1223               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1224 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1225               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1226 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1227               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1228
1229 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1230               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1231 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1232               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1233
1234 def : MipsPat<(brcond RC:$cond, bb:$dst),
1235               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1236 }
1237
1238 defm : BrcondPats<CPURegs, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1239
1240 // setcc patterns
1241 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1242                      Instruction SLTuOp, Register ZEROReg> {
1243   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1244                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1245   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1246                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1247 }
1248
1249 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1250   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1251                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1252   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1253                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1254 }
1255
1256 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1257   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1258                 (SLTOp RC:$rhs, RC:$lhs)>;
1259   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1260                 (SLTuOp RC:$rhs, RC:$lhs)>;
1261 }
1262
1263 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1264   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1265                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1266   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1267                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1268 }
1269
1270 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1271                         Instruction SLTiuOp> {
1272   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1273                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1274   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1275                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1276 }
1277
1278 defm : SeteqPats<CPURegs, SLTiu, XOR, SLTu, ZERO>;
1279 defm : SetlePats<CPURegs, SLT, SLTu>;
1280 defm : SetgtPats<CPURegs, SLT, SLTu>;
1281 defm : SetgePats<CPURegs, SLT, SLTu>;
1282 defm : SetgeImmPats<CPURegs, SLTi, SLTiu>;
1283
1284 // bswap pattern
1285 def : MipsPat<(bswap CPURegs:$rt), (ROTR (WSBH CPURegs:$rt), 16)>;
1286
1287 //===----------------------------------------------------------------------===//
1288 // Floating Point Support
1289 //===----------------------------------------------------------------------===//
1290
1291 include "MipsInstrFPU.td"
1292 include "Mips64InstrInfo.td"
1293 include "MipsCondMov.td"
1294
1295 //
1296 // Mips16
1297
1298 include "Mips16InstrFormats.td"
1299 include "Mips16InstrInfo.td"
1300
1301 // DSP
1302 include "MipsDSPInstrFormats.td"
1303 include "MipsDSPInstrInfo.td"
1304