lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MFLOHI : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisVT<1, untyped>]>;
  27 def SDT_MTLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  28                                       SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  29 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  30                                     SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  32                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  33                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  34 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  35
  36 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  37
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Tail call
  56 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  57                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  58
  59 // Hi and Lo nodes are used to handle global addresses. Used on
  60 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  61 // static model. (nothing to do with Mips Registers Hi and Lo)
  62 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  63 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  64 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  65
  66 // TlsGd node is used to handle General Dynamic TLS
  67 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  68
  69 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  70 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  71 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  72
  73 // Thread pointer
  74 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  75
  76 // Return
  77 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  78                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  79
  80 // These are target-independent nodes, but have target-specific formats.
  81 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  82                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  83 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  84                            [SDNPHasChain, SDNPSideEffect,
  85                             SDNPOptInGlue, SDNPOutGlue]>;
  86
  87 // Nodes used to extract LO/HI registers.
  88 def MipsMFHI : SDNode<"MipsISD::MFHI", SDT_MFLOHI>;
  89 def MipsMFLO : SDNode<"MipsISD::MFLO", SDT_MFLOHI>;
  90
  91 // Node used to insert 32-bit integers to LOHI register pair.
  92 def MipsMTLOHI : SDNode<"MipsISD::MTLOHI", SDT_MTLOHI>;
  93
  94 // Mult nodes.
  95 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  96 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  97
  98 // MAdd*/MSub* nodes
  99 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 100 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 101 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 102 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 103
 104 // DivRem(u) nodes
 105 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 106 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 107 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 108                            [SDNPOutGlue]>;
 109 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 110                            [SDNPOutGlue]>;
 111
 112 // Target constant nodes that are not part of any isel patterns and remain
 113 // unchanged can cause instructions with illegal operands to be emitted.
 114 // Wrapper node patterns give the instruction selector a chance to replace
 115 // target constant nodes that would otherwise remain unchanged with ADDiu
 116 // nodes. Without these wrapper node patterns, the following conditional move
 117 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 118 // compiled:
 119 //  movn  %got(d)($gp), %got(c)($gp), $4
 120 // This instruction is illegal since movn can take only register operands.
 121
 122 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 123
 124 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 125
 126 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 127 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 128
 129 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 130                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 131 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 132                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 133 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 134                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 135 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 136                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 137 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 138                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 139 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 140                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 141 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 142                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 143 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 144                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 145
 146 //===----------------------------------------------------------------------===//
 147 // Mips Instruction Predicate Definitions.
 148 //===----------------------------------------------------------------------===//
 149 def HasMips2     :    Predicate<"Subtarget->hasMips2()">,
 150                       AssemblerPredicate<"FeatureMips2">;
 151 def HasMips3_32  :    Predicate<"Subtarget->hasMips3_32()">,
 152                       AssemblerPredicate<"FeatureMips3_32">;
 153 def HasMips3_32r2 :   Predicate<"Subtarget->hasMips3_32r2()">,
 154                       AssemblerPredicate<"FeatureMips3_32r2">;
 155 def HasMips3     :    Predicate<"Subtarget->hasMips3()">,
 156                       AssemblerPredicate<"FeatureMips3">;
 157 def HasMips4_32  :    Predicate<"Subtarget->hasMips4_32()">,
 158                       AssemblerPredicate<"FeatureMips4_32">;
 159 def NotMips4_32  :    Predicate<"!Subtarget->hasMips4_32()">,
 160                       AssemblerPredicate<"FeatureMips4_32">;
 161 def HasMips4_32r2 :   Predicate<"Subtarget->hasMips4_32r2()">,
 162                       AssemblerPredicate<"FeatureMips4_32r2">;
 163 def HasMips5_32r2 :   Predicate<"Subtarget->hasMips5_32r2()">,
 164                       AssemblerPredicate<"FeatureMips5_32r2">;
 165 def HasMips32    :    Predicate<"Subtarget->hasMips32()">,
 166                       AssemblerPredicate<"FeatureMips32">;
 167 def HasMips32r2  :    Predicate<"Subtarget->hasMips32r2()">,
 168                       AssemblerPredicate<"FeatureMips32r2">;
 169 def HasMips32r5  :    Predicate<"Subtarget->hasMips32r5()">,
 170                       AssemblerPredicate<"FeatureMips32r5">;
 171 def HasMips32r6  :    Predicate<"Subtarget->hasMips32r6()">,
 172                       AssemblerPredicate<"FeatureMips32r6">;
 173 def NotMips32r6  :    Predicate<"!Subtarget->hasMips32r6()">,
 174                       AssemblerPredicate<"!FeatureMips32r6">;
 175 def IsGP64bit    :    Predicate<"Subtarget->isGP64bit()">,
 176                       AssemblerPredicate<"FeatureGP64Bit">;
 177 def IsGP32bit    :    Predicate<"!Subtarget->isGP64bit()">,
 178                       AssemblerPredicate<"!FeatureGP64Bit">;
 179 def HasMips64    :    Predicate<"Subtarget->hasMips64()">,
 180                       AssemblerPredicate<"FeatureMips64">;
 181 def HasMips64r2  :    Predicate<"Subtarget->hasMips64r2()">,
 182                       AssemblerPredicate<"FeatureMips64r2">;
 183 def HasMips64r6  :    Predicate<"Subtarget->hasMips64r6()">,
 184                       AssemblerPredicate<"FeatureMips64r6">;
 185 def NotMips64r6  :    Predicate<"!Subtarget->hasMips64r6()">,
 186                       AssemblerPredicate<"!FeatureMips64r6">;
 187 def HasMicroMips32r6 : Predicate<"Subtarget->inMicroMips32r6Mode()">,
 188                        AssemblerPredicate<"FeatureMicroMips,FeatureMips32r6">;
 189 def InMips16Mode :    Predicate<"Subtarget->inMips16Mode()">,
 190                       AssemblerPredicate<"FeatureMips16">;
 191 def HasCnMips    :    Predicate<"Subtarget->hasCnMips()">,
 192                       AssemblerPredicate<"FeatureCnMips">;
 193 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">;
 194 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">;
 195 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">;
 196 def HasStdEnc :       Predicate<"Subtarget->hasStandardEncoding()">,
 197                       AssemblerPredicate<"!FeatureMips16">;
 198 def NotDSP :          Predicate<"!Subtarget->hasDSP()">;
 199 def InMicroMips    :  Predicate<"Subtarget->inMicroMipsMode()">,
 200                       AssemblerPredicate<"FeatureMicroMips">;
 201 def NotInMicroMips :  Predicate<"!Subtarget->inMicroMipsMode()">,
 202                       AssemblerPredicate<"!FeatureMicroMips">;
 203 def IsLE           :  Predicate<"Subtarget->isLittle()">;
 204 def IsBE           :  Predicate<"!Subtarget->isLittle()">;
 205 def IsNotNaCl    :    Predicate<"!Subtarget->isTargetNaCl()">;
 206
 207 //===----------------------------------------------------------------------===//
 208 // Mips GPR size adjectives.
 209 // They are mutually exclusive.
 210 //===----------------------------------------------------------------------===//
 211
 212 class GPR_32 { list<Predicate> GPRPredicates = [IsGP32bit]; }
 213 class GPR_64 { list<Predicate> GPRPredicates = [IsGP64bit]; }
 214
 215 //===----------------------------------------------------------------------===//
 216 // Mips ISA/ASE membership and instruction group membership adjectives.
 217 // They are mutually exclusive.
 218 //===----------------------------------------------------------------------===//
 219
 220 // FIXME: I'd prefer to use additive predicates to build the instruction sets
 221 //        but we are short on assembler feature bits at the moment. Using a
 222 //        subtractive predicate will hopefully keep us under the 32 predicate
 223 //        limit long enough to develop an alternative way to handle P1||P2
 224 //        predicates.
 225 class ISA_MIPS1_NOT_4_32 {
 226   list<Predicate> InsnPredicates = [NotMips4_32];
 227 }
 228 class ISA_MIPS1_NOT_32R6_64R6 {
 229   list<Predicate> InsnPredicates = [NotMips32r6, NotMips64r6];
 230 }
 231 class ISA_MIPS2    { list<Predicate> InsnPredicates = [HasMips2]; }
 232 class ISA_MIPS2_NOT_32R6_64R6 {
 233   list<Predicate> InsnPredicates = [HasMips2, NotMips32r6, NotMips64r6];
 234 }
 235 class ISA_MIPS3    { list<Predicate> InsnPredicates = [HasMips3]; }
 236 class ISA_MIPS3_NOT_32R6_64R6 {
 237   list<Predicate> InsnPredicates = [HasMips3, NotMips32r6, NotMips64r6];
 238 }
 239 class ISA_MIPS32   { list<Predicate> InsnPredicates = [HasMips32]; }
 240 class ISA_MIPS32_NOT_32R6_64R6 {
 241   list<Predicate> InsnPredicates = [HasMips32, NotMips32r6, NotMips64r6];
 242 }
 243 class ISA_MIPS32R2 { list<Predicate> InsnPredicates = [HasMips32r2]; }
 244 class ISA_MIPS32R2_NOT_32R6_64R6 {
 245   list<Predicate> InsnPredicates = [HasMips32r2, NotMips32r6, NotMips64r6];
 246 }
 247 class ISA_MIPS32R5 { list<Predicate> InsnPredicates = [HasMips32r5]; }
 248 class ISA_MIPS64   { list<Predicate> InsnPredicates = [HasMips64]; }
 249 class ISA_MIPS64_NOT_64R6 {
 250   list<Predicate> InsnPredicates = [HasMips64, NotMips64r6];
 251 }
 252 class ISA_MIPS64R2 { list<Predicate> InsnPredicates = [HasMips64r2]; }
 253 class ISA_MIPS32R6 { list<Predicate> InsnPredicates = [HasMips32r6]; }
 254 class ISA_MIPS64R6 { list<Predicate> InsnPredicates = [HasMips64r6]; }
 255 class ISA_MICROMIPS32R6 {
 256   list<Predicate> InsnPredicates = [HasMicroMips32r6];
 257 }
 258
 259 // The portions of MIPS-III that were also added to MIPS32
 260 class INSN_MIPS3_32 { list<Predicate> InsnPredicates = [HasMips3_32]; }
 261
 262 // The portions of MIPS-III that were also added to MIPS32 but were removed in
 263 // MIPS32r6 and MIPS64r6.
 264 class INSN_MIPS3_32_NOT_32R6_64R6 {
 265   list<Predicate> InsnPredicates = [HasMips3_32, NotMips32r6, NotMips64r6];
 266 }
 267
 268 // The portions of MIPS-III that were also added to MIPS32
 269 class INSN_MIPS3_32R2 { list<Predicate> InsnPredicates = [HasMips3_32r2]; }
 270
 271 // The portions of MIPS-IV that were also added to MIPS32 but were removed in
 272 // MIPS32r6 and MIPS64r6.
 273 class INSN_MIPS4_32_NOT_32R6_64R6 {
 274   list<Predicate> InsnPredicates = [HasMips4_32, NotMips32r6, NotMips64r6];
 275 }
 276
 277 // The portions of MIPS-IV that were also added to MIPS32r2 but were removed in
 278 // MIPS32r6 and MIPS64r6.
 279 class INSN_MIPS4_32R2_NOT_32R6_64R6 {
 280   list<Predicate> InsnPredicates = [HasMips4_32r2, NotMips32r6, NotMips64r6];
 281 }
 282
 283 // The portions of MIPS-V that were also added to MIPS32r2 but were removed in
 284 // MIPS32r6 and MIPS64r6.
 285 class INSN_MIPS5_32R2_NOT_32R6_64R6 {
 286   list<Predicate> InsnPredicates = [HasMips5_32r2, NotMips32r6, NotMips64r6];
 287 }
 288
 289 //===----------------------------------------------------------------------===//
 290
 291 class MipsPat<dag pattern, dag result> : Pat<pattern, result>, PredicateControl {
 292   let EncodingPredicates = [HasStdEnc];
 293 }
 294
 295 class MipsInstAlias<string Asm, dag Result, bit Emit = 0b1> :
 296   InstAlias<Asm, Result, Emit>, PredicateControl;
 297
 298 class IsCommutable {
 299   bit isCommutable = 1;
 300 }
 301
 302 class IsBranch {
 303   bit isBranch = 1;
 304 }
 305
 306 class IsReturn {
 307   bit isReturn = 1;
 308 }
 309
 310 class IsCall {
 311   bit isCall = 1;
 312 }
 313
 314 class IsTailCall {
 315   bit isCall = 1;
 316   bit isTerminator = 1;
 317   bit isReturn = 1;
 318   bit isBarrier = 1;
 319   bit hasExtraSrcRegAllocReq = 1;
 320   bit isCodeGenOnly = 1;
 321 }
 322
 323 class IsAsCheapAsAMove {
 324   bit isAsCheapAsAMove = 1;
 325 }
 326
 327 class NeverHasSideEffects {
 328   bit hasSideEffects = 0;
 329 }
 330
 331 //===----------------------------------------------------------------------===//
 332 // Instruction format superclass
 333 //===----------------------------------------------------------------------===//
 334
 335 include "MipsInstrFormats.td"
 336
 337 //===----------------------------------------------------------------------===//
 338 // Mips Operand, Complex Patterns and Transformations Definitions.
 339 //===----------------------------------------------------------------------===//
 340
 341 def MipsJumpTargetAsmOperand : AsmOperandClass {
 342   let Name = "JumpTarget";
 343   let ParserMethod = "parseJumpTarget";
 344   let PredicateMethod = "isImm";
 345   let RenderMethod = "addImmOperands";
 346 }
 347
 348 // Instruction operand types
 349 def jmptarget   : Operand<OtherVT> {
 350   let EncoderMethod = "getJumpTargetOpValue";
 351   let ParserMatchClass = MipsJumpTargetAsmOperand;
 352 }
 353 def brtarget    : Operand<OtherVT> {
 354   let EncoderMethod = "getBranchTargetOpValue";
 355   let OperandType = "OPERAND_PCREL";
 356   let DecoderMethod = "DecodeBranchTarget";
 357   let ParserMatchClass = MipsJumpTargetAsmOperand;
 358 }
 359 def calltarget  : Operand<iPTR> {
 360   let EncoderMethod = "getJumpTargetOpValue";
 361   let ParserMatchClass = MipsJumpTargetAsmOperand;
 362 }
 363
 364 def imm64: Operand<i64>;
 365
 366 def simm9 : Operand<i32>;
 367 def simm10 : Operand<i32>;
 368 def simm11 : Operand<i32>;
 369
 370 def simm16      : Operand<i32> {
 371   let DecoderMethod= "DecodeSimm16";
 372 }
 373
 374 def simm19_lsl2 : Operand<i32> {
 375   let EncoderMethod = "getSimm19Lsl2Encoding";
 376   let DecoderMethod = "DecodeSimm19Lsl2";
 377   let ParserMatchClass = MipsJumpTargetAsmOperand;
 378 }
 379
 380 def simm18_lsl3 : Operand<i32> {
 381   let EncoderMethod = "getSimm18Lsl3Encoding";
 382   let DecoderMethod = "DecodeSimm18Lsl3";
 383   let ParserMatchClass = MipsJumpTargetAsmOperand;
 384 }
 385
 386 def simm20      : Operand<i32> {
 387 }
 388
 389 def uimm20      : Operand<i32> {
 390 }
 391
 392 def MipsUImm10AsmOperand : AsmOperandClass {
 393   let Name = "UImm10";
 394   let RenderMethod = "addImmOperands";
 395   let ParserMethod = "parseImm";
 396   let PredicateMethod = "isUImm<10>";
 397 }
 398
 399 def uimm10      : Operand<i32> {
 400   let ParserMatchClass = MipsUImm10AsmOperand;
 401 }
 402
 403 def simm16_64   : Operand<i64> {
 404   let DecoderMethod = "DecodeSimm16";
 405 }
 406
 407 // Zero
 408 def uimmz       : Operand<i32> {
 409   let PrintMethod = "printUnsignedImm";
 410 }
 411
 412 // Unsigned Operand
 413 def uimm2 : Operand<i32> {
 414   let PrintMethod = "printUnsignedImm";
 415 }
 416
 417 def uimm3 : Operand<i32> {
 418   let PrintMethod = "printUnsignedImm";
 419 }
 420
 421 def uimm5       : Operand<i32> {
 422   let PrintMethod = "printUnsignedImm";
 423 }
 424
 425 def uimm6 : Operand<i32> {
 426   let PrintMethod = "printUnsignedImm";
 427 }
 428
 429 def uimm16      : Operand<i32> {
 430   let PrintMethod = "printUnsignedImm";
 431 }
 432
 433 def pcrel16      : Operand<i32> {
 434 }
 435
 436 def MipsMemAsmOperand : AsmOperandClass {
 437   let Name = "Mem";
 438   let ParserMethod = "parseMemOperand";
 439 }
 440
 441 def MipsMemSimm11AsmOperand : AsmOperandClass {
 442   let Name = "MemOffsetSimm11";
 443   let SuperClasses = [MipsMemAsmOperand];
 444   let RenderMethod = "addMemOperands";
 445   let ParserMethod = "parseMemOperand";
 446   let PredicateMethod = "isMemWithSimmOffset<11>";
 447 }
 448
 449 def MipsMemSimm16AsmOperand : AsmOperandClass {
 450   let Name = "MemOffsetSimm16";
 451   let SuperClasses = [MipsMemAsmOperand];
 452   let RenderMethod = "addMemOperands";
 453   let ParserMethod = "parseMemOperand";
 454   let PredicateMethod = "isMemWithSimmOffset<16>";
 455 }
 456
 457 def MipsInvertedImmoperand : AsmOperandClass {
 458   let Name = "InvNum";
 459   let RenderMethod = "addImmOperands";
 460   let ParserMethod = "parseInvNum";
 461 }
 462
 463 def InvertedImOperand : Operand<i32> {
 464   let ParserMatchClass = MipsInvertedImmoperand;
 465 }
 466
 467 def InvertedImOperand64 : Operand<i64> {
 468   let ParserMatchClass = MipsInvertedImmoperand;
 469 }
 470
 471 class mem_generic : Operand<iPTR> {
 472   let PrintMethod = "printMemOperand";
 473   let MIOperandInfo = (ops ptr_rc, simm16);
 474   let EncoderMethod = "getMemEncoding";
 475   let ParserMatchClass = MipsMemAsmOperand;
 476   let OperandType = "OPERAND_MEMORY";
 477 }
 478
 479 // Address operand
 480 def mem : mem_generic;
 481
 482 // MSA specific address operand
 483 def mem_msa : mem_generic {
 484   let MIOperandInfo = (ops ptr_rc, simm10);
 485   let EncoderMethod = "getMSAMemEncoding";
 486 }
 487
 488 def mem_simm9 : mem_generic {
 489   let MIOperandInfo = (ops ptr_rc, simm9);
 490   let EncoderMethod = "getMemEncoding";
 491 }
 492
 493 def mem_simm11 : mem_generic {
 494   let MIOperandInfo = (ops ptr_rc, simm11);
 495   let EncoderMethod = "getMemEncoding";
 496   let ParserMatchClass = MipsMemSimm11AsmOperand;
 497 }
 498
 499 def mem_simm16 : mem_generic {
 500   let MIOperandInfo = (ops ptr_rc, simm16);
 501   let EncoderMethod = "getMemEncoding";
 502   let ParserMatchClass = MipsMemSimm16AsmOperand;
 503 }
 504
 505 def mem_ea : Operand<iPTR> {
 506   let PrintMethod = "printMemOperandEA";
 507   let MIOperandInfo = (ops ptr_rc, simm16);
 508   let EncoderMethod = "getMemEncoding";
 509   let OperandType = "OPERAND_MEMORY";
 510 }
 511
 512 def PtrRC : Operand<iPTR> {
 513   let MIOperandInfo = (ops ptr_rc);
 514   let DecoderMethod = "DecodePtrRegisterClass";
 515   let ParserMatchClass = GPR32AsmOperand;
 516 }
 517
 518 // size operand of ext instruction
 519 def size_ext : Operand<i32> {
 520   let EncoderMethod = "getSizeExtEncoding";
 521   let DecoderMethod = "DecodeExtSize";
 522 }
 523
 524 // size operand of ins instruction
 525 def size_ins : Operand<i32> {
 526   let EncoderMethod = "getSizeInsEncoding";
 527   let DecoderMethod = "DecodeInsSize";
 528 }
 529
 530 // Transformation Function - get the lower 16 bits.
 531 def LO16 : SDNodeXForm<imm, [{
 532   return getImm(N, N->getZExtValue() & 0xFFFF);
 533 }]>;
 534
 535 // Transformation Function - get the higher 16 bits.
 536 def HI16 : SDNodeXForm<imm, [{
 537   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 538 }]>;
 539
 540 // Plus 1.
 541 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 542
 543 // Node immediate is zero (e.g. insve.d)
 544 def immz : PatLeaf<(imm), [{ return N->getSExtValue() == 0; }]>;
 545
 546 // Node immediate fits as 16-bit sign extended on target immediate.
 547 // e.g. addi, andi
 548 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 549
 550 // Node immediate fits as 16-bit sign extended on target immediate.
 551 // e.g. addi, andi
 552 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 553
 554 // Node immediate fits as 15-bit sign extended on target immediate.
 555 // e.g. addi, andi
 556 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 557
 558 // Node immediate fits as 16-bit zero extended on target immediate.
 559 // The LO16 param means that only the lower 16 bits of the node
 560 // immediate are caught.
 561 // e.g. addiu, sltiu
 562 def immZExt16  : PatLeaf<(imm), [{
 563   if (N->getValueType(0) == MVT::i32)
 564     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 565   else
 566     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 567 }], LO16>;
 568
 569 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 570 def immLow16Zero : PatLeaf<(imm), [{
 571   int64_t Val = N->getSExtValue();
 572   return isInt<32>(Val) && !(Val & 0xffff);
 573 }]>;
 574
 575 // shamt field must fit in 5 bits.
 576 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 577
 578 // True if (N + 1) fits in 16-bit field.
 579 def immSExt16Plus1 : PatLeaf<(imm), [{
 580   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 581 }]>;
 582
 583 // Mips Address Mode! SDNode frameindex could possibily be a match
 584 // since load and store instructions from stack used it.
 585 def addr :
 586   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 587
 588 def addrRegImm :
 589   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 590
 591 def addrRegReg :
 592   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 593
 594 def addrDefault :
 595   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 596
 597 def addrimm10 : ComplexPattern<iPTR, 2, "selectIntAddrMSA", [frameindex]>;
 598
 599 //===----------------------------------------------------------------------===//
 600 // Instructions specific format
 601 //===----------------------------------------------------------------------===//
 602
 603 // Arithmetic and logical instructions with 3 register operands.
 604 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 605                   InstrItinClass Itin = NoItinerary,
 606                   SDPatternOperator OpNode = null_frag>:
 607   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 608          !strconcat(opstr, "\t$rd, $rs, $rt"),
 609          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 610   let isCommutable = isComm;
 611   let isReMaterializable = 1;
 612   let TwoOperandAliasConstraint = "$rd = $rs";
 613 }
 614
 615 // Arithmetic and logical instructions with 2 register operands.
 616 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 617                   InstrItinClass Itin = NoItinerary,
 618                   SDPatternOperator imm_type = null_frag,
 619                   SDPatternOperator OpNode = null_frag> :
 620   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 621          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 622          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 623          Itin, FrmI, opstr> {
 624   let isReMaterializable = 1;
 625   let TwoOperandAliasConstraint = "$rs = $rt";
 626 }
 627
 628 // Arithmetic Multiply ADD/SUB
 629 class MArithR<string opstr, InstrItinClass itin, bit isComm = 0> :
 630   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 631          !strconcat(opstr, "\t$rs, $rt"), [], itin, FrmR, opstr> {
 632   let Defs = [HI0, LO0];
 633   let Uses = [HI0, LO0];
 634   let isCommutable = isComm;
 635 }
 636
 637 //  Logical
 638 class LogicNOR<string opstr, RegisterOperand RO>:
 639   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 640          !strconcat(opstr, "\t$rd, $rs, $rt"),
 641          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], II_NOR, FrmR, opstr> {
 642   let isCommutable = 1;
 643 }
 644
 645 // Shifts
 646 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 647                        RegisterOperand RO, InstrItinClass itin,
 648                        SDPatternOperator OpNode = null_frag,
 649                        SDPatternOperator PF = null_frag> :
 650   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 651          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 652          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], itin, FrmR, opstr> {
 653   let TwoOperandAliasConstraint = "$rt = $rd";
 654 }
 655
 656 class shift_rotate_reg<string opstr, RegisterOperand RO, InstrItinClass itin,
 657                        SDPatternOperator OpNode = null_frag>:
 658   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 659          !strconcat(opstr, "\t$rd, $rt, $rs"),
 660          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], itin, FrmR,
 661          opstr>;
 662
 663 // Load Upper Imediate
 664 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 665   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 666          [], II_LUI, FrmI, opstr>, IsAsCheapAsAMove {
 667   let hasSideEffects = 0;
 668   let isReMaterializable = 1;
 669 }
 670
 671 // Memory Load/Store
 672 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 673            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 674   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 675          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 676   let DecoderMethod = "DecodeMem";
 677   let canFoldAsLoad = 1;
 678   let mayLoad = 1;
 679 }
 680
 681 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 682             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 683   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 684          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 685   let DecoderMethod = "DecodeMem";
 686   let mayStore = 1;
 687 }
 688
 689 // Load/Store Left/Right
 690 let canFoldAsLoad = 1 in
 691 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 692                     InstrItinClass Itin> :
 693   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 694          !strconcat(opstr, "\t$rt, $addr"),
 695          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 696   let DecoderMethod = "DecodeMem";
 697   string Constraints = "$src = $rt";
 698 }
 699
 700 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 701                      InstrItinClass Itin> :
 702   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 703          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 704   let DecoderMethod = "DecodeMem";
 705 }
 706
 707 // COP2 Load/Store
 708 class LW_FT2<string opstr, RegisterOperand RC, InstrItinClass Itin,
 709              SDPatternOperator OpNode= null_frag> :
 710   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 711          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 712   let DecoderMethod = "DecodeFMem2";
 713   let mayLoad = 1;
 714 }
 715
 716 class SW_FT2<string opstr, RegisterOperand RC, InstrItinClass Itin,
 717              SDPatternOperator OpNode= null_frag> :
 718   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 719          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 720   let DecoderMethod = "DecodeFMem2";
 721   let mayStore = 1;
 722 }
 723
 724 // COP3 Load/Store
 725 class LW_FT3<string opstr, RegisterOperand RC, InstrItinClass Itin,
 726              SDPatternOperator OpNode= null_frag> :
 727   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 728          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 729   let DecoderMethod = "DecodeFMem3";
 730   let mayLoad = 1;
 731 }
 732
 733 class SW_FT3<string opstr, RegisterOperand RC, InstrItinClass Itin,
 734              SDPatternOperator OpNode= null_frag> :
 735   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 736          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 737   let DecoderMethod = "DecodeFMem3";
 738   let mayStore = 1;
 739 }
 740
 741 // Conditional Branch
 742 class CBranch<string opstr, DAGOperand opnd, PatFrag cond_op,
 743               RegisterOperand RO, bit DelaySlot = 1> :
 744   InstSE<(outs), (ins RO:$rs, RO:$rt, opnd:$offset),
 745          !strconcat(opstr, "\t$rs, $rt, $offset"),
 746          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], IIBranch,
 747          FrmI, opstr> {
 748   let isBranch = 1;
 749   let isTerminator = 1;
 750   let hasDelaySlot = DelaySlot;
 751   let Defs = [AT];
 752 }
 753
 754 class CBranchZero<string opstr, DAGOperand opnd, PatFrag cond_op,
 755                   RegisterOperand RO, bit DelaySlot = 1> :
 756   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 757          !strconcat(opstr, "\t$rs, $offset"),
 758          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], IIBranch,
 759          FrmI, opstr> {
 760   let isBranch = 1;
 761   let isTerminator = 1;
 762   let hasDelaySlot = DelaySlot;
 763   let Defs = [AT];
 764 }
 765
 766 // SetCC
 767 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 768   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 769          !strconcat(opstr, "\t$rd, $rs, $rt"),
 770          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 771          II_SLT_SLTU, FrmR, opstr>;
 772
 773 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 774               RegisterOperand RO>:
 775   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 776          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 777          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 778          II_SLTI_SLTIU, FrmI, opstr>;
 779
 780 // Jump
 781 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 782              SDPatternOperator targetoperator, string bopstr> :
 783   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 784          [(operator targetoperator:$target)], IIBranch, FrmJ, bopstr> {
 785   let isTerminator=1;
 786   let isBarrier=1;
 787   let hasDelaySlot = 1;
 788   let DecoderMethod = "DecodeJumpTarget";
 789   let Defs = [AT];
 790 }
 791
 792 // Unconditional branch
 793 class UncondBranch<Instruction BEQInst> :
 794   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], IIBranch>,
 795   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 796   let isBranch = 1;
 797   let isTerminator = 1;
 798   let isBarrier = 1;
 799   let hasDelaySlot = 1;
 800   let AdditionalPredicates = [RelocPIC];
 801   let Defs = [AT];
 802 }
 803
 804 // Base class for indirect branch and return instruction classes.
 805 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 806 class JumpFR<string opstr, RegisterOperand RO,
 807              SDPatternOperator operator = null_frag>:
 808   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], IIBranch,
 809          FrmR, opstr>;
 810
 811 // Indirect branch
 812 class IndirectBranch<string opstr, RegisterOperand RO> : JumpFR<opstr, RO> {
 813   let isBranch = 1;
 814   let isIndirectBranch = 1;
 815 }
 816
 817 // Jump and Link (Call)
 818 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 819   class JumpLink<string opstr, DAGOperand opnd> :
 820     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 821            [(MipsJmpLink imm:$target)], IIBranch, FrmJ, opstr> {
 822     let DecoderMethod = "DecodeJumpTarget";
 823   }
 824
 825   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 826                           Register RetReg, RegisterOperand ResRO = RO>:
 827     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], IIBranch>,
 828     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 829
 830   class JumpLinkReg<string opstr, RegisterOperand RO>:
 831     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 832            [], IIBranch, FrmR>;
 833
 834   class BGEZAL_FT<string opstr, DAGOperand opnd,
 835                   RegisterOperand RO, bit DelaySlot = 1> :
 836     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 837            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr> {
 838     let hasDelaySlot = DelaySlot;
 839   }
 840
 841 }
 842
 843 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, hasDelaySlot = 1,
 844     hasExtraSrcRegAllocReq = 1, Defs = [AT] in {
 845   class TailCall<Instruction JumpInst> :
 846     PseudoSE<(outs), (ins calltarget:$target), [], IIBranch>,
 847     PseudoInstExpansion<(JumpInst jmptarget:$target)>;
 848
 849   class TailCallReg<RegisterOperand RO, Instruction JRInst,
 850                     RegisterOperand ResRO = RO> :
 851     PseudoSE<(outs), (ins RO:$rs), [(MipsTailCall RO:$rs)], IIBranch>,
 852     PseudoInstExpansion<(JRInst ResRO:$rs)>;
 853 }
 854
 855 class BAL_BR_Pseudo<Instruction RealInst> :
 856   PseudoSE<(outs), (ins brtarget:$offset), [], IIBranch>,
 857   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 858   let isBranch = 1;
 859   let isTerminator = 1;
 860   let isBarrier = 1;
 861   let hasDelaySlot = 1;
 862   let Defs = [RA];
 863 }
 864
 865 // Syscall
 866 class SYS_FT<string opstr> :
 867   InstSE<(outs), (ins uimm20:$code_),
 868          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI, opstr>;
 869 // Break
 870 class BRK_FT<string opstr> :
 871   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 872          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary,
 873          FrmOther, opstr>;
 874
 875 // (D)Eret
 876 class ER_FT<string opstr> :
 877   InstSE<(outs), (ins),
 878          opstr, [], NoItinerary, FrmOther, opstr>;
 879
 880 // Interrupts
 881 class DEI_FT<string opstr, RegisterOperand RO> :
 882   InstSE<(outs RO:$rt), (ins),
 883          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther, opstr>;
 884
 885 // Wait
 886 class WAIT_FT<string opstr> :
 887   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther, opstr>;
 888
 889 // Sync
 890 let hasSideEffects = 1 in
 891 class SYNC_FT<string opstr> :
 892   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 893          NoItinerary, FrmOther, opstr>;
 894
 895 class SYNCI_FT<string opstr> :
 896   InstSE<(outs), (ins mem_simm16:$addr), !strconcat(opstr, "\t$addr"), [],
 897          NoItinerary, FrmOther, opstr> {
 898   let hasSideEffects = 1;
 899   let DecoderMethod = "DecodeSyncI";
 900 }
 901
 902 let hasSideEffects = 1 in
 903 class TEQ_FT<string opstr, RegisterOperand RO> :
 904   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
 905          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary,
 906          FrmI, opstr>;
 907
 908 class TEQI_FT<string opstr, RegisterOperand RO> :
 909   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
 910          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther, opstr>;
 911 // Mul, Div
 912 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 913            list<Register> DefRegs> :
 914   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 915          itin, FrmR, opstr> {
 916   let isCommutable = 1;
 917   let Defs = DefRegs;
 918   let hasSideEffects = 0;
 919 }
 920
 921 // Pseudo multiply/divide instruction with explicit accumulator register
 922 // operands.
 923 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 924                     SDPatternOperator OpNode, InstrItinClass Itin,
 925                     bit IsComm = 1, bit HasSideEffects = 0,
 926                     bit UsesCustomInserter = 0> :
 927   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 928            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 929   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 930   let isCommutable = IsComm;
 931   let hasSideEffects = HasSideEffects;
 932   let usesCustomInserter = UsesCustomInserter;
 933 }
 934
 935 // Pseudo multiply add/sub instruction with explicit accumulator register
 936 // operands.
 937 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode,
 938                     InstrItinClass itin>
 939   : PseudoSE<(outs ACC64:$ac),
 940              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
 941              [(set ACC64:$ac,
 942               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
 943              itin>,
 944     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
 945   string Constraints = "$acin = $ac";
 946 }
 947
 948 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 949           list<Register> DefRegs> :
 950   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 951          [], itin, FrmR, opstr> {
 952   let Defs = DefRegs;
 953 }
 954
 955 // Move from Hi/Lo
 956 class PseudoMFLOHI<RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode>
 957   : PseudoSE<(outs DstRC:$rd), (ins SrcRC:$hilo),
 958              [(set DstRC:$rd, (OpNode SrcRC:$hilo))], II_MFHI_MFLO>;
 959
 960 class MoveFromLOHI<string opstr, RegisterOperand RO, Register UseReg>:
 961   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], II_MFHI_MFLO,
 962          FrmR, opstr> {
 963   let Uses = [UseReg];
 964   let hasSideEffects = 0;
 965 }
 966
 967 class PseudoMTLOHI<RegisterClass DstRC, RegisterClass SrcRC>
 968   : PseudoSE<(outs DstRC:$lohi), (ins SrcRC:$lo, SrcRC:$hi),
 969              [(set DstRC:$lohi, (MipsMTLOHI SrcRC:$lo, SrcRC:$hi))],
 970              II_MTHI_MTLO>;
 971
 972 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
 973   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], II_MTHI_MTLO,
 974   FrmR, opstr> {
 975   let Defs = DefRegs;
 976   let hasSideEffects = 0;
 977 }
 978
 979 class EffectiveAddress<string opstr, RegisterOperand RO> :
 980   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
 981          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI,
 982          !strconcat(opstr, "_lea")> {
 983   let isCodeGenOnly = 1;
 984   let DecoderMethod = "DecodeMem";
 985 }
 986
 987 // Count Leading Ones/Zeros in Word
 988 class CountLeading0<string opstr, RegisterOperand RO>:
 989   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 990          [(set RO:$rd, (ctlz RO:$rs))], II_CLZ, FrmR, opstr>;
 991
 992 class CountLeading1<string opstr, RegisterOperand RO>:
 993   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 994          [(set RO:$rd, (ctlz (not RO:$rs)))], II_CLO, FrmR, opstr>;
 995
 996 // Sign Extend in Register.
 997 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO,
 998                    InstrItinClass itin> :
 999   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
1000          [(set RO:$rd, (sext_inreg RO:$rt, vt))], itin, FrmR, opstr>;
1001
1002 // Subword Swap
1003 class SubwordSwap<string opstr, RegisterOperand RO>:
1004   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
1005          NoItinerary, FrmR, opstr> {
1006   let hasSideEffects = 0;
1007 }
1008
1009 // Read Hardware
1010 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
1011   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
1012          II_RDHWR, FrmR, "rdhwr">;
1013
1014 // Ext and Ins
1015 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
1016               SDPatternOperator Op = null_frag>:
1017   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
1018          !strconcat(opstr, " $rt, $rs, $pos, $size"),
1019          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], II_EXT,
1020          FrmR, opstr>, ISA_MIPS32R2;
1021
1022 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
1023               SDPatternOperator Op = null_frag>:
1024   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
1025          !strconcat(opstr, " $rt, $rs, $pos, $size"),
1026          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
1027          II_INS, FrmR, opstr>, ISA_MIPS32R2 {
1028   let Constraints = "$src = $rt";
1029 }
1030
1031 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
1032 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
1033   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
1034            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
1035
1036 // Atomic Compare & Swap.
1037 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
1038   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
1039            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
1040
1041 class LLBase<string opstr, RegisterOperand RO> :
1042   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
1043          [], NoItinerary, FrmI> {
1044   let DecoderMethod = "DecodeMem";
1045   let mayLoad = 1;
1046 }
1047
1048 class SCBase<string opstr, RegisterOperand RO> :
1049   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
1050          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
1051   let DecoderMethod = "DecodeMem";
1052   let mayStore = 1;
1053   let Constraints = "$rt = $dst";
1054 }
1055
1056 class MFC3OP<string asmstr, RegisterOperand RO, RegisterOperand RD> :
1057   InstSE<(outs RO:$rt), (ins RD:$rd, uimm16:$sel),
1058          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
1059
1060 class MTC3OP<string asmstr, RegisterOperand RO, RegisterOperand RD> :
1061   InstSE<(outs RO:$rd), (ins RD:$rt, uimm16:$sel),
1062          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
1063
1064 class TrapBase<Instruction RealInst>
1065   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
1066     PseudoInstExpansion<(RealInst 0, 0)> {
1067   let isBarrier = 1;
1068   let isTerminator = 1;
1069   let isCodeGenOnly = 1;
1070 }
1071
1072 //===----------------------------------------------------------------------===//
1073 // Pseudo instructions
1074 //===----------------------------------------------------------------------===//
1075
1076 // Return RA.
1077 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
1078 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
1079
1080 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1081 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
1082                                   [(callseq_start timm:$amt)]>;
1083 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
1084                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
1085 }
1086
1087 let usesCustomInserter = 1 in {
1088   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
1089   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
1090   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
1091   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
1092   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
1093   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
1094   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
1095   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
1096   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
1097   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
1098   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
1099   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
1100   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
1101   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
1102   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
1103   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
1104   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
1105   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
1106
1107   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
1108   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
1109   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
1110
1111   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
1112   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
1113   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
1114 }
1115
1116 /// Pseudo instructions for loading and storing accumulator registers.
1117 let isPseudo = 1, isCodeGenOnly = 1 in {
1118   def LOAD_ACC64  : Load<"", ACC64>;
1119   def STORE_ACC64 : Store<"", ACC64>;
1120 }
1121
1122 // We need these two pseudo instructions to avoid offset calculation for long
1123 // branches.  See the comment in file MipsLongBranch.cpp for detailed
1124 // explanation.
1125
1126 // Expands to: lui $dst, %hi($tgt - $baltgt)
1127 def LONG_BRANCH_LUi : PseudoSE<(outs GPR32Opnd:$dst),
1128   (ins brtarget:$tgt, brtarget:$baltgt), []>;
1129
1130 // Expands to: addiu $dst, $src, %lo($tgt - $baltgt)
1131 def LONG_BRANCH_ADDiu : PseudoSE<(outs GPR32Opnd:$dst),
1132   (ins GPR32Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>;
1133
1134 //===----------------------------------------------------------------------===//
1135 // Instruction definition
1136 //===----------------------------------------------------------------------===//
1137 //===----------------------------------------------------------------------===//
1138 // MipsI Instructions
1139 //===----------------------------------------------------------------------===//
1140
1141 /// Arithmetic Instructions (ALU Immediate)
1142 let AdditionalPredicates = [NotInMicroMips] in {
1143 def ADDiu : MMRel, StdMMR6Rel, ArithLogicI<"addiu", simm16, GPR32Opnd,
1144                                            II_ADDIU, immSExt16, add>,
1145             ADDI_FM<0x9>, IsAsCheapAsAMove;
1146 }
1147 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>,
1148             ISA_MIPS1_NOT_32R6_64R6;
1149 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
1150             SLTI_FM<0xa>;
1151 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
1152             SLTI_FM<0xb>;
1153 let AdditionalPredicates = [NotInMicroMips] in {
1154 def ANDi  : MMRel, StdMMR6Rel,
1155             ArithLogicI<"andi", uimm16, GPR32Opnd, II_ANDI, immZExt16, and>,
1156             ADDI_FM<0xc>;
1157 }
1158 def ORi   : MMRel, StdMMR6Rel,
1159             ArithLogicI<"ori", uimm16, GPR32Opnd, II_ORI, immZExt16, or>,
1160             ADDI_FM<0xd>;
1161 def XORi  : MMRel, StdMMR6Rel,
1162             ArithLogicI<"xori", uimm16, GPR32Opnd, II_XORI, immZExt16, xor>,
1163             ADDI_FM<0xe>;
1164 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
1165 let AdditionalPredicates = [NotInMicroMips] in {
1166 /// Arithmetic Instructions (3-Operand, R-Type)
1167 def ADDu  : MMRel, StdMMR6Rel, ArithLogicR<"addu", GPR32Opnd, 1, II_ADDU, add>,
1168             ADD_FM<0, 0x21>;
1169 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, II_SUBU, sub>,
1170             ADD_FM<0, 0x23>;
1171 }
1172 let Defs = [HI0, LO0] in
1173 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, II_MUL, mul>,
1174             ADD_FM<0x1c, 2>, ISA_MIPS32_NOT_32R6_64R6;
1175 def ADD   : MMRel, StdMMR6Rel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
1176 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
1177 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
1178 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
1179 let AdditionalPredicates = [NotInMicroMips] in {
1180 def AND   : MMRel, StdMMR6Rel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
1181             ADD_FM<0, 0x24>;
1182 def OR    : MMRel, StdMMR6Rel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
1183             ADD_FM<0, 0x25>;
1184 def XOR   : MMRel, StdMMR6Rel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
1185             ADD_FM<0, 0x26>;
1186 }
1187 def NOR   : MMRel, StdMMR6Rel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
1188
1189 /// Shift Instructions
1190 let AdditionalPredicates = [NotInMicroMips] in {
1191 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL, shl,
1192                                    immZExt5>, SRA_FM<0, 0>;
1193 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL, srl,
1194                                    immZExt5>, SRA_FM<2, 0>;
1195 }
1196 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA, sra,
1197                                    immZExt5>, SRA_FM<3, 0>;
1198 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV, shl>,
1199            SRLV_FM<4, 0>;
1200 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV, srl>,
1201            SRLV_FM<6, 0>;
1202 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV, sra>,
1203            SRLV_FM<7, 0>;
1204
1205 // Rotate Instructions
1206 def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR, rotr,
1207                                     immZExt5>,
1208             SRA_FM<2, 1>, ISA_MIPS32R2;
1209 def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV, rotr>,
1210             SRLV_FM<6, 1>, ISA_MIPS32R2;
1211
1212 /// Load and Store Instructions
1213 ///  aligned
1214 def LB  : Load<"lb", GPR32Opnd, sextloadi8, II_LB>, MMRel, LW_FM<0x20>;
1215 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, II_LBU, addrDefault>, MMRel,
1216           LW_FM<0x24>;
1217 def LH  : Load<"lh", GPR32Opnd, sextloadi16, II_LH, addrDefault>, MMRel,
1218           LW_FM<0x21>;
1219 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, II_LHU>, MMRel, LW_FM<0x25>;
1220 let AdditionalPredicates = [NotInMicroMips] in {
1221 def LW  : Load<"lw", GPR32Opnd, load, II_LW, addrDefault>, MMRel,
1222           LW_FM<0x23>;
1223 }
1224 def SB  : Store<"sb", GPR32Opnd, truncstorei8, II_SB>, MMRel, LW_FM<0x28>;
1225 def SH  : Store<"sh", GPR32Opnd, truncstorei16, II_SH>, MMRel, LW_FM<0x29>;
1226 let AdditionalPredicates = [NotInMicroMips] in {
1227 def SW  : Store<"sw", GPR32Opnd, store, II_SW>, MMRel, LW_FM<0x2b>;
1228 }
1229
1230 /// load/store left/right
1231 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1232     AdditionalPredicates = [NotInMicroMips] in {
1233 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, II_LWL>, LW_FM<0x22>,
1234           ISA_MIPS1_NOT_32R6_64R6;
1235 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, II_LWR>, LW_FM<0x26>,
1236           ISA_MIPS1_NOT_32R6_64R6;
1237 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, II_SWL>, LW_FM<0x2a>,
1238           ISA_MIPS1_NOT_32R6_64R6;
1239 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, II_SWR>, LW_FM<0x2e>,
1240           ISA_MIPS1_NOT_32R6_64R6;
1241 }
1242
1243 let AdditionalPredicates = [NotInMicroMips] in {
1244 // COP2 Memory Instructions
1245 def LWC2 : LW_FT2<"lwc2", COP2Opnd, NoItinerary, load>, LW_FM<0x32>,
1246            ISA_MIPS1_NOT_32R6_64R6;
1247 def SWC2 : SW_FT2<"swc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3a>,
1248            ISA_MIPS1_NOT_32R6_64R6;
1249 def LDC2 : LW_FT2<"ldc2", COP2Opnd, NoItinerary, load>, LW_FM<0x36>,
1250            ISA_MIPS2_NOT_32R6_64R6;
1251 def SDC2 : SW_FT2<"sdc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3e>,
1252            ISA_MIPS2_NOT_32R6_64R6;
1253
1254 // COP3 Memory Instructions
1255 let DecoderNamespace = "COP3_" in {
1256   def LWC3 : LW_FT3<"lwc3", COP3Opnd, NoItinerary, load>, LW_FM<0x33>;
1257   def SWC3 : SW_FT3<"swc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3b>;
1258   def LDC3 : LW_FT3<"ldc3", COP3Opnd, NoItinerary, load>, LW_FM<0x37>,
1259              ISA_MIPS2;
1260   def SDC3 : SW_FT3<"sdc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3f>,
1261              ISA_MIPS2;
1262 }
1263 }
1264
1265 def SYNC : MMRel, SYNC_FT<"sync">, SYNC_FM, ISA_MIPS32;
1266 def SYNCI : MMRel, SYNCI_FT<"synci">, SYNCI_FM, ISA_MIPS32R2;
1267
1268 def TEQ : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>, ISA_MIPS2;
1269 def TGE : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>, ISA_MIPS2;
1270 def TGEU : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>, ISA_MIPS2;
1271 def TLT : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>, ISA_MIPS2;
1272 def TLTU : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>, ISA_MIPS2;
1273 def TNE : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>, ISA_MIPS2;
1274
1275 def TEQI : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>,
1276            ISA_MIPS2_NOT_32R6_64R6;
1277 def TGEI : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>,
1278            ISA_MIPS2_NOT_32R6_64R6;
1279 def TGEIU : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>,
1280            ISA_MIPS2_NOT_32R6_64R6;
1281 def TLTI : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>,
1282            ISA_MIPS2_NOT_32R6_64R6;
1283 def TTLTIU : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>,
1284            ISA_MIPS2_NOT_32R6_64R6;
1285 def TNEI : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>,
1286            ISA_MIPS2_NOT_32R6_64R6;
1287
1288 let AdditionalPredicates = [NotInMicroMips] in {
1289 def BREAK : MMRel, StdMMR6Rel, BRK_FT<"break">, BRK_FM<0xd>;
1290 }
1291 def SYSCALL : MMRel, SYS_FT<"syscall">, SYS_FM<0xc>;
1292 def TRAP : TrapBase<BREAK>;
1293 def SDBBP : MMRel, SYS_FT<"sdbbp">, SDBBP_FM, ISA_MIPS32_NOT_32R6_64R6;
1294
1295 let AdditionalPredicates = [NotInMicroMips] in {
1296 def ERET : MMRel, ER_FT<"eret">, ER_FM<0x18, 0x0>, INSN_MIPS3_32;
1297 def ERETNC : MMRel, ER_FT<"eretnc">, ER_FM<0x18, 0x1>, ISA_MIPS32R5;
1298 }
1299 def DERET : MMRel, ER_FT<"deret">, ER_FM<0x1f, 0x0>, ISA_MIPS32;
1300
1301 let AdditionalPredicates = [NotInMicroMips] in {
1302 def EI : MMRel, StdMMR6Rel, DEI_FT<"ei", GPR32Opnd>, EI_FM<1>, ISA_MIPS32R2;
1303 }
1304 def DI : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM<0>, ISA_MIPS32R2;
1305
1306 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1307     AdditionalPredicates = [NotInMicroMips] in {
1308 def WAIT : WAIT_FT<"wait">, WAIT_FM;
1309
1310 /// Load-linked, Store-conditional
1311 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>, ISA_MIPS2_NOT_32R6_64R6;
1312 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>, ISA_MIPS2_NOT_32R6_64R6;
1313 }
1314
1315 /// Jump and Branch Instructions
1316 def J       : MMRel, JumpFJ<jmptarget, "j", br, bb, "j">, FJ<2>,
1317               AdditionalRequires<[RelocStatic]>, IsBranch;
1318 def JR      : MMRel, IndirectBranch<"jr", GPR32Opnd>, MTLO_FM<8>;
1319 def BEQ     : MMRel, CBranch<"beq", brtarget, seteq, GPR32Opnd>, BEQ_FM<4>;
1320 def BEQL    : MMRel, CBranch<"beql", brtarget, seteq, GPR32Opnd, 0>,
1321               BEQ_FM<20>, ISA_MIPS2_NOT_32R6_64R6;
1322 def BNE     : MMRel, CBranch<"bne", brtarget, setne, GPR32Opnd>, BEQ_FM<5>;
1323 def BNEL    : MMRel, CBranch<"bnel", brtarget, setne, GPR32Opnd, 0>,
1324               BEQ_FM<21>, ISA_MIPS2_NOT_32R6_64R6;
1325 def BGEZ    : MMRel, CBranchZero<"bgez", brtarget, setge, GPR32Opnd>,
1326               BGEZ_FM<1, 1>;
1327 def BGEZL   : MMRel, CBranchZero<"bgezl", brtarget, setge, GPR32Opnd, 0>,
1328               BGEZ_FM<1, 3>, ISA_MIPS2_NOT_32R6_64R6;
1329 def BGTZ    : MMRel, CBranchZero<"bgtz", brtarget, setgt, GPR32Opnd>,
1330               BGEZ_FM<7, 0>;
1331 def BGTZL   : MMRel, CBranchZero<"bgtzl", brtarget, setgt, GPR32Opnd, 0>,
1332               BGEZ_FM<23, 0>, ISA_MIPS2_NOT_32R6_64R6;
1333 def BLEZ    : MMRel, CBranchZero<"blez", brtarget, setle, GPR32Opnd>,
1334               BGEZ_FM<6, 0>;
1335 def BLEZL   : MMRel, CBranchZero<"blezl", brtarget, setle, GPR32Opnd, 0>,
1336               BGEZ_FM<22, 0>, ISA_MIPS2_NOT_32R6_64R6;
1337 def BLTZ    : MMRel, CBranchZero<"bltz", brtarget, setlt, GPR32Opnd>,
1338               BGEZ_FM<1, 0>;
1339 def BLTZL   : MMRel, CBranchZero<"bltzl", brtarget, setlt, GPR32Opnd, 0>,
1340               BGEZ_FM<1, 2>, ISA_MIPS2_NOT_32R6_64R6;
1341 def B       : UncondBranch<BEQ>;
1342
1343 def JAL  : MMRel, JumpLink<"jal", calltarget>, FJ<3>;
1344 let AdditionalPredicates = [NotInMicroMips] in {
1345   def JALR : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
1346   def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
1347 }
1348
1349 def JALX : MMRel, JumpLink<"jalx", calltarget>, FJ<0x1D>,
1350            ISA_MIPS32_NOT_32R6_64R6;
1351 def BGEZAL : MMRel, BGEZAL_FT<"bgezal", brtarget, GPR32Opnd>, BGEZAL_FM<0x11>,
1352              ISA_MIPS1_NOT_32R6_64R6;
1353 def BGEZALL : MMRel, BGEZAL_FT<"bgezall", brtarget, GPR32Opnd, 0>,
1354               BGEZAL_FM<0x13>, ISA_MIPS2_NOT_32R6_64R6;
1355 def BLTZAL : MMRel, BGEZAL_FT<"bltzal", brtarget, GPR32Opnd>, BGEZAL_FM<0x10>,
1356              ISA_MIPS1_NOT_32R6_64R6;
1357 def BLTZALL : MMRel, BGEZAL_FT<"bltzall", brtarget, GPR32Opnd, 0>,
1358               BGEZAL_FM<0x12>, ISA_MIPS2_NOT_32R6_64R6;
1359 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
1360 def TAILCALL : TailCall<J>;
1361 def TAILCALL_R : TailCallReg<GPR32Opnd, JR>;
1362
1363 // Indirect branches are matched as PseudoIndirectBranch/PseudoIndirectBranch64
1364 // then are expanded to JR, JR64, JALR, or JALR64 depending on the ISA.
1365 class PseudoIndirectBranchBase<RegisterOperand RO> :
1366     MipsPseudo<(outs), (ins RO:$rs), [(brind RO:$rs)], IIBranch> {
1367   let isTerminator=1;
1368   let isBarrier=1;
1369   let hasDelaySlot = 1;
1370   let isBranch = 1;
1371   let isIndirectBranch = 1;
1372 }
1373
1374 def PseudoIndirectBranch : PseudoIndirectBranchBase<GPR32Opnd>;
1375
1376 // Return instructions are matched as a RetRA instruction, then ar expanded
1377 // into PseudoReturn/PseudoReturn64 after register allocation. Finally,
1378 // MipsAsmPrinter expands this into JR, JR64, JALR, or JALR64 depending on the
1379 // ISA.
1380 class PseudoReturnBase<RegisterOperand RO> : MipsPseudo<(outs), (ins RO:$rs),
1381                                                         [], IIBranch> {
1382   let isTerminator = 1;
1383   let isBarrier = 1;
1384   let hasDelaySlot = 1;
1385   let isReturn = 1;
1386   let isCodeGenOnly = 1;
1387   let hasCtrlDep = 1;
1388   let hasExtraSrcRegAllocReq = 1;
1389 }
1390
1391 def PseudoReturn : PseudoReturnBase<GPR32Opnd>;
1392
1393 // Exception handling related node and instructions.
1394 // The conversion sequence is:
1395 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1396 // MIPSeh_return -> (stack change + indirect branch)
1397 //
1398 // MIPSeh_return takes the place of regular return instruction
1399 // but takes two arguments (V1, V0) which are used for storing
1400 // the offset and return address respectively.
1401 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1402
1403 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1404                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1405
1406 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1407   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1408                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1409   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1410                                                 GPR64:$dst),
1411                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1412 }
1413
1414 /// Multiply and Divide Instructions.
1415 def MULT  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
1416             MULT_FM<0, 0x18>, ISA_MIPS1_NOT_32R6_64R6;
1417 def MULTu : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
1418             MULT_FM<0, 0x19>, ISA_MIPS1_NOT_32R6_64R6;
1419 def SDIV  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
1420             MULT_FM<0, 0x1a>, ISA_MIPS1_NOT_32R6_64R6;
1421 def UDIV  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
1422             MULT_FM<0, 0x1b>, ISA_MIPS1_NOT_32R6_64R6;
1423
1424 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>,
1425            ISA_MIPS1_NOT_32R6_64R6;
1426 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>,
1427            ISA_MIPS1_NOT_32R6_64R6;
1428 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1429     AdditionalPredicates = [NotInMicroMips] in {
1430 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>, MFLO_FM<0x10>,
1431            ISA_MIPS1_NOT_32R6_64R6;
1432 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>, MFLO_FM<0x12>,
1433            ISA_MIPS1_NOT_32R6_64R6;
1434 }
1435
1436 /// Sign Ext In Register Instructions.
1437 def SEB : MMRel, StdMMR6Rel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
1438           SEB_FM<0x10, 0x20>, ISA_MIPS32R2;
1439 def SEH : MMRel, StdMMR6Rel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
1440           SEB_FM<0x18, 0x20>, ISA_MIPS32R2;
1441
1442 /// Count Leading
1443 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>,
1444           ISA_MIPS32_NOT_32R6_64R6;
1445 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>,
1446           ISA_MIPS32_NOT_32R6_64R6;
1447
1448 /// Word Swap Bytes Within Halfwords
1449 def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM<2, 0x20>, ISA_MIPS32R2;
1450
1451 /// No operation.
1452 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1453
1454 // FrameIndexes are legalized when they are operands from load/store
1455 // instructions. The same not happens for stack address copies, so an
1456 // add op with mem ComplexPattern is used and the stack address copy
1457 // can be matched. It's similar to Sparc LEA_ADDRi
1458 def LEA_ADDiu : MMRel, EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1459
1460 // MADD*/MSUB*
1461 def MADD  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM<0x1c, 0>,
1462             ISA_MIPS32_NOT_32R6_64R6;
1463 def MADDU : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM<0x1c, 1>,
1464             ISA_MIPS32_NOT_32R6_64R6;
1465 def MSUB  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM<0x1c, 4>,
1466             ISA_MIPS32_NOT_32R6_64R6;
1467 def MSUBU : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM<0x1c, 5>,
1468             ISA_MIPS32_NOT_32R6_64R6;
1469
1470 let AdditionalPredicates = [NotDSP] in {
1471 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, II_MULT>,
1472                   ISA_MIPS1_NOT_32R6_64R6;
1473 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, II_MULTU>,
1474                   ISA_MIPS1_NOT_32R6_64R6;
1475 def PseudoMFHI : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>, ISA_MIPS1_NOT_32R6_64R6;
1476 def PseudoMFLO : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>, ISA_MIPS1_NOT_32R6_64R6;
1477 def PseudoMTLOHI : PseudoMTLOHI<ACC64, GPR32>, ISA_MIPS1_NOT_32R6_64R6;
1478 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd, II_MADD>,
1479                   ISA_MIPS32_NOT_32R6_64R6;
1480 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu, II_MADDU>,
1481                   ISA_MIPS32_NOT_32R6_64R6;
1482 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub, II_MSUB>,
1483                   ISA_MIPS32_NOT_32R6_64R6;
1484 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu, II_MSUBU>,
1485                   ISA_MIPS32_NOT_32R6_64R6;
1486 }
1487
1488 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, II_DIV,
1489                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1490 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, II_DIVU,
1491                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1492
1493 def RDHWR : MMRel, ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1494
1495 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1496 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1497
1498 /// Move Control Registers From/To CPU Registers
1499 def MFC0 : MFC3OP<"mfc0", GPR32Opnd, COP0Opnd>, MFC3OP_FM<0x10, 0>, ISA_MIPS32;
1500 def MTC0 : MTC3OP<"mtc0", COP0Opnd, GPR32Opnd>, MFC3OP_FM<0x10, 4>, ISA_MIPS32;
1501 def MFC2 : MFC3OP<"mfc2", GPR32Opnd, COP2Opnd>, MFC3OP_FM<0x12, 0>;
1502 def MTC2 : MTC3OP<"mtc2", COP2Opnd, GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1503
1504 class Barrier<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1505                                       FrmOther, asmstr>;
1506 def SSNOP : MMRel, Barrier<"ssnop">, BARRIER_FM<1>;
1507 def EHB : MMRel, Barrier<"ehb">, BARRIER_FM<3>;
1508 def PAUSE : MMRel, Barrier<"pause">, BARRIER_FM<5>, ISA_MIPS32R2;
1509
1510 // JR_HB and JALR_HB are defined here using the new style naming
1511 // scheme because some of this code is shared with Mips32r6InstrInfo.td
1512 // and because of that it doesn't follow the naming convention of the
1513 // rest of the file. To avoid a mixture of old vs new style, the new
1514 // style was chosen.
1515 class JR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1516   dag OutOperandList = (outs);
1517   dag InOperandList = (ins GPROpnd:$rs);
1518   string AsmString = !strconcat(instr_asm, "\t$rs");
1519   list<dag> Pattern = [];
1520 }
1521
1522 class JALR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1523   dag OutOperandList = (outs GPROpnd:$rd);
1524   dag InOperandList = (ins GPROpnd:$rs);
1525   string AsmString = !strconcat(instr_asm, "\t$rd, $rs");
1526   list<dag> Pattern = [];
1527 }
1528
1529 class JR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1530                    JR_HB_DESC_BASE<"jr.hb", GPR32Opnd> {
1531   let isBranch=1;
1532   let isIndirectBranch=1;
1533   let hasDelaySlot=1;
1534   let isTerminator=1;
1535   let isBarrier=1;
1536 }
1537
1538 class JALR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1539                      JALR_HB_DESC_BASE<"jalr.hb", GPR32Opnd> {
1540   let isIndirectBranch=1;
1541   let hasDelaySlot=1;
1542 }
1543
1544 class JR_HB_ENC : JR_HB_FM<8>;
1545 class JALR_HB_ENC : JALR_HB_FM<9>;
1546
1547 def JR_HB : JR_HB_DESC, JR_HB_ENC, ISA_MIPS32_NOT_32R6_64R6;
1548 def JALR_HB : JALR_HB_DESC, JALR_HB_ENC, ISA_MIPS32;
1549
1550 class TLB<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1551                                       FrmOther, asmstr>;
1552 def TLBP : MMRel, TLB<"tlbp">, COP0_TLB_FM<0x08>;
1553 def TLBR : MMRel, TLB<"tlbr">, COP0_TLB_FM<0x01>;
1554 def TLBWI : MMRel, TLB<"tlbwi">, COP0_TLB_FM<0x02>;
1555 def TLBWR : MMRel, TLB<"tlbwr">, COP0_TLB_FM<0x06>;
1556
1557 class CacheOp<string instr_asm, Operand MemOpnd> :
1558     InstSE<(outs), (ins  MemOpnd:$addr, uimm5:$hint),
1559            !strconcat(instr_asm, "\t$hint, $addr"), [], NoItinerary, FrmOther,
1560            instr_asm> {
1561   let DecoderMethod = "DecodeCacheOp";
1562 }
1563
1564 def CACHE : MMRel, CacheOp<"cache", mem>, CACHEOP_FM<0b101111>,
1565             INSN_MIPS3_32_NOT_32R6_64R6;
1566 def PREF :  MMRel, CacheOp<"pref", mem>, CACHEOP_FM<0b110011>,
1567             INSN_MIPS3_32_NOT_32R6_64R6;
1568
1569 //===----------------------------------------------------------------------===//
1570 // Instruction aliases
1571 //===----------------------------------------------------------------------===//
1572 def : MipsInstAlias<"move $dst, $src",
1573                     (ADDu GPR32Opnd:$dst, GPR32Opnd:$src,ZERO), 1>,
1574       GPR_32 {
1575   let AdditionalPredicates = [NotInMicroMips];
1576 }
1577 def : MipsInstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>,
1578       ISA_MIPS1_NOT_32R6_64R6;
1579 def : MipsInstAlias<"addu $rs, $rt, $imm",
1580                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1581 def : MipsInstAlias<"addu $rs, $imm",
1582                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>;
1583 def : MipsInstAlias<"add $rs, $rt, $imm",
1584                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>,
1585                     ISA_MIPS1_NOT_32R6_64R6;
1586 def : MipsInstAlias<"add $rs, $imm",
1587                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>,
1588                     ISA_MIPS1_NOT_32R6_64R6;
1589 def : MipsInstAlias<"and $rs, $rt, $imm",
1590                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1591 def : MipsInstAlias<"and $rs, $imm",
1592                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>;
1593 def : MipsInstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1594 let Predicates = [NotInMicroMips] in {
1595 def : MipsInstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1596 }
1597 def : MipsInstAlias<"jalr.hb $rs", (JALR_HB RA, GPR32Opnd:$rs), 1>, ISA_MIPS32;
1598 def : MipsInstAlias<"not $rt, $rs",
1599                     (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1600 def : MipsInstAlias<"neg $rt, $rs",
1601                     (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1602 def : MipsInstAlias<"negu $rt",
1603                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rt), 0>;
1604 def : MipsInstAlias<"negu $rt, $rs",
1605                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1606 def : MipsInstAlias<"slt $rs, $rt, $imm",
1607                     (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1608 def : MipsInstAlias<"sltu $rt, $rs, $imm",
1609                     (SLTiu GPR32Opnd:$rt, GPR32Opnd:$rs, simm16:$imm), 0>;
1610 def : MipsInstAlias<"xor $rs, $rt, $imm",
1611                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1612 def : MipsInstAlias<"xor $rs, $imm",
1613                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rs, uimm16:$imm), 0>;
1614 def : MipsInstAlias<"or $rs, $rt, $imm",
1615                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1616 def : MipsInstAlias<"or $rs, $imm",
1617                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rs, uimm16:$imm), 0>;
1618 let AdditionalPredicates = [NotInMicroMips] in {
1619 def : MipsInstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1620 }
1621 def : MipsInstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, COP0Opnd:$rd, 0), 0>;
1622 def : MipsInstAlias<"mtc0 $rt, $rd", (MTC0 COP0Opnd:$rd, GPR32Opnd:$rt, 0), 0>;
1623 def : MipsInstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, COP2Opnd:$rd, 0), 0>;
1624 def : MipsInstAlias<"mtc2 $rt, $rd", (MTC2 COP2Opnd:$rd, GPR32Opnd:$rt, 0), 0>;
1625 let AdditionalPredicates = [NotInMicroMips] in {
1626 def : MipsInstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1627 }
1628 def : MipsInstAlias<"bnez $rs,$offset",
1629                     (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1630 def : MipsInstAlias<"bnezl $rs,$offset",
1631                     (BNEL GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1632 def : MipsInstAlias<"beqz $rs,$offset",
1633                     (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1634 def : MipsInstAlias<"beqzl $rs,$offset",
1635                     (BEQL GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1636 def : MipsInstAlias<"syscall", (SYSCALL 0), 1>;
1637
1638 def : MipsInstAlias<"break", (BREAK 0, 0), 1>;
1639 def : MipsInstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1640 let AdditionalPredicates = [NotInMicroMips] in {
1641 def : MipsInstAlias<"ei", (EI ZERO), 1>, ISA_MIPS32R2;
1642 }
1643 def : MipsInstAlias<"di", (DI ZERO), 1>, ISA_MIPS32R2;
1644
1645 def : MipsInstAlias<"teq $rs, $rt",
1646                     (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1647 def : MipsInstAlias<"tge $rs, $rt",
1648                     (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1649 def : MipsInstAlias<"tgeu $rs, $rt",
1650                     (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1651 def : MipsInstAlias<"tlt $rs, $rt",
1652                     (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1653 def : MipsInstAlias<"tltu $rs, $rt",
1654                     (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1655 def : MipsInstAlias<"tne $rs, $rt",
1656                     (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1657
1658 def  : MipsInstAlias<"sll $rd, $rt, $rs",
1659                      (SLLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1660 def : MipsInstAlias<"sub, $rd, $rs, $imm",
1661                     (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs,
1662                           InvertedImOperand:$imm), 0>, ISA_MIPS1_NOT_32R6_64R6;
1663 def : MipsInstAlias<"sub $rs, $imm",
1664                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, InvertedImOperand:$imm),
1665                     0>, ISA_MIPS1_NOT_32R6_64R6;
1666 def : MipsInstAlias<"subu, $rd, $rs, $imm",
1667                     (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs,
1668                            InvertedImOperand:$imm), 0>;
1669 def : MipsInstAlias<"subu $rs, $imm", (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs,
1670                                              InvertedImOperand:$imm), 0>;
1671 def : MipsInstAlias<"sra $rd, $rt, $rs",
1672                     (SRAV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1673 def : MipsInstAlias<"srl $rd, $rt, $rs",
1674                     (SRLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1675 def : MipsInstAlias<"sdbbp", (SDBBP 0)>, ISA_MIPS32_NOT_32R6_64R6;
1676 def : MipsInstAlias<"sync",
1677                     (SYNC 0), 1>, ISA_MIPS2;
1678 //===----------------------------------------------------------------------===//
1679 // Assembler Pseudo Instructions
1680 //===----------------------------------------------------------------------===//
1681
1682 class LoadImmediate32<string instr_asm, Operand Od, RegisterOperand RO> :
1683   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1684                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1685 def LoadImm32 : LoadImmediate32<"li", uimm5, GPR32Opnd>;
1686
1687 class LoadAddressFromReg32<string instr_asm, Operand MemOpnd,
1688                            RegisterOperand RO> :
1689   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1690                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1691 def LoadAddrReg32 : LoadAddressFromReg32<"la", mem, GPR32Opnd>;
1692
1693 class LoadAddressFromImm32<string instr_asm, Operand Od, RegisterOperand RO> :
1694   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1695                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1696 def LoadAddrImm32 : LoadAddressFromImm32<"la", uimm5, GPR32Opnd>;
1697
1698 def JalTwoReg : MipsAsmPseudoInst<(outs GPR32Opnd:$rd), (ins GPR32Opnd:$rs),
1699                       "jal\t$rd, $rs"> ;
1700 def JalOneReg : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs),
1701                       "jal\t$rs"> ;
1702
1703 let hasDelaySlot = 1 in {
1704 def BneImm : MipsAsmPseudoInst<(outs GPR32Opnd:$rt),
1705                                (ins imm64:$imm64, brtarget:$offset),
1706                                "bne\t$rt, $imm64, $offset">;
1707 def BeqImm : MipsAsmPseudoInst<(outs GPR32Opnd:$rt),
1708                                (ins imm64:$imm64, brtarget:$offset),
1709                                "beq\t$rt, $imm64, $offset">;
1710
1711 class CondBranchPseudo<string instr_asm> :
1712   MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt,
1713                                  brtarget:$offset),
1714                     !strconcat(instr_asm, "\t$rs, $rt, $offset")>;
1715 }
1716
1717 def BLT : CondBranchPseudo<"blt">;
1718 def BLE : CondBranchPseudo<"ble">;
1719 def BGE : CondBranchPseudo<"bge">;
1720 def BGT : CondBranchPseudo<"bgt">;
1721 def BLTU : CondBranchPseudo<"bltu">;
1722 def BLEU : CondBranchPseudo<"bleu">;
1723 def BGEU : CondBranchPseudo<"bgeu">;
1724 def BGTU : CondBranchPseudo<"bgtu">;
1725
1726 def Ulhu : MipsAsmPseudoInst<(outs GPR32Opnd:$rt), (ins mem:$addr),
1727                              "ulhu\t$rt, $addr">, ISA_MIPS1_NOT_32R6_64R6;
1728
1729 def Ulw : MipsAsmPseudoInst<(outs GPR32Opnd:$rt), (ins mem:$addr),
1730                             "ulw\t$rt, $addr">, ISA_MIPS1_NOT_32R6_64R6;
1731
1732 //===----------------------------------------------------------------------===//
1733 //  Arbitrary patterns that map to one or more instructions
1734 //===----------------------------------------------------------------------===//
1735
1736 // Load/store pattern templates.
1737 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1738   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1739
1740 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1741   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1742
1743 // Small immediates
1744 let AdditionalPredicates = [NotInMicroMips] in {
1745 def : MipsPat<(i32 immSExt16:$in),
1746               (ADDiu ZERO, imm:$in)>;
1747 def : MipsPat<(i32 immZExt16:$in),
1748               (ORi ZERO, imm:$in)>;
1749 }
1750 def : MipsPat<(i32 immLow16Zero:$in),
1751               (LUi (HI16 imm:$in))>;
1752
1753 // Arbitrary immediates
1754 def : MipsPat<(i32 imm:$imm),
1755           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1756
1757 // Carry MipsPatterns
1758 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1759               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1760 let AdditionalPredicates = [NotDSP] in {
1761   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1762                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1763   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1764                 (ADDiu GPR32:$src, imm:$imm)>;
1765 }
1766
1767 // Support multiplication for pre-Mips32 targets that don't have
1768 // the MUL instruction.
1769 def : MipsPat<(mul GPR32:$lhs, GPR32:$rhs),
1770               (PseudoMFLO (PseudoMULT GPR32:$lhs, GPR32:$rhs))>,
1771       ISA_MIPS1_NOT_32R6_64R6;
1772
1773 // SYNC
1774 def : MipsPat<(MipsSync (i32 immz)),
1775               (SYNC 0)>, ISA_MIPS2;
1776
1777 // Call
1778 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1779               (JAL tglobaladdr:$dst)>;
1780 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1781               (JAL texternalsym:$dst)>;
1782 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1783 //              (JALR GPR32:$dst)>;
1784
1785 // Tail call
1786 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1787               (TAILCALL tglobaladdr:$dst)>;
1788 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1789               (TAILCALL texternalsym:$dst)>;
1790 // hi/lo relocs
1791 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1792 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1793 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1794 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1795 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1796 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1797
1798 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1799 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1800 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1801 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1802 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1803 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1804
1805 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1806               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1807 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1808               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1809 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1810               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1811 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1812               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1813 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1814               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1815
1816 // gp_rel relocs
1817 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1818               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1819 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1820               (ADDiu GPR32:$gp, tconstpool:$in)>;
1821
1822 // wrapper_pic
1823 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1824       MipsPat<(MipsWrapper RC:$gp, node:$in),
1825               (ADDiuOp RC:$gp, node:$in)>;
1826
1827 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
1828 def : WrapperPat<tconstpool, ADDiu, GPR32>;
1829 def : WrapperPat<texternalsym, ADDiu, GPR32>;
1830 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
1831 def : WrapperPat<tjumptable, ADDiu, GPR32>;
1832 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
1833
1834 let AdditionalPredicates = [NotInMicroMips] in {
1835 // Mips does not have "not", so we expand our way
1836 def : MipsPat<(not GPR32:$in),
1837               (NOR GPR32Opnd:$in, ZERO)>;
1838 }
1839
1840 // extended loads
1841 def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1842 def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1843 def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1844
1845 // peepholes
1846 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1847
1848 // brcond patterns
1849 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1850                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1851                       Instruction SLTiuOp, Register ZEROReg> {
1852 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1853               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1854 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1855               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1856
1857 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1858               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1859 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1860               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1861 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1862               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1863 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1864               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1865 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1866               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1867 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1868               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1869
1870 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1871               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1872 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1873               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1874
1875 def : MipsPat<(brcond RC:$cond, bb:$dst),
1876               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1877 }
1878
1879 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1880
1881 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1882               (BLEZ i32:$lhs, bb:$dst)>;
1883 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1884               (BGEZ i32:$lhs, bb:$dst)>;
1885
1886 // setcc patterns
1887 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1888                      Instruction SLTuOp, Register ZEROReg> {
1889   def : MipsPat<(seteq RC:$lhs, 0),
1890                 (SLTiuOp RC:$lhs, 1)>;
1891   def : MipsPat<(setne RC:$lhs, 0),
1892                 (SLTuOp ZEROReg, RC:$lhs)>;
1893   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1894                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1895   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1896                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1897 }
1898
1899 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1900   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1901                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1902   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1903                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1904 }
1905
1906 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1907   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1908                 (SLTOp RC:$rhs, RC:$lhs)>;
1909   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1910                 (SLTuOp RC:$rhs, RC:$lhs)>;
1911 }
1912
1913 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1914   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1915                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1916   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1917                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1918 }
1919
1920 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1921                         Instruction SLTiuOp> {
1922   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1923                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1924   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1925                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1926 }
1927
1928 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
1929 defm : SetlePats<GPR32, SLT, SLTu>;
1930 defm : SetgtPats<GPR32, SLT, SLTu>;
1931 defm : SetgePats<GPR32, SLT, SLTu>;
1932 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
1933
1934 // bswap pattern
1935 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
1936
1937 // Load halfword/word patterns.
1938 let AddedComplexity = 40 in {
1939   def : LoadRegImmPat<LBu, i32, zextloadi8>;
1940   def : LoadRegImmPat<LH, i32, sextloadi16>;
1941   let AdditionalPredicates = [NotInMicroMips] in {
1942   def : LoadRegImmPat<LW, i32, load>;
1943   }
1944 }
1945
1946 //===----------------------------------------------------------------------===//
1947 // Floating Point Support
1948 //===----------------------------------------------------------------------===//
1949
1950 include "MipsInstrFPU.td"
1951 include "Mips64InstrInfo.td"
1952 include "MipsCondMov.td"
1953
1954 include "Mips32r6InstrInfo.td"
1955 include "Mips64r6InstrInfo.td"
1956
1957 //
1958 // Mips16
1959
1960 include "Mips16InstrFormats.td"
1961 include "Mips16InstrInfo.td"
1962
1963 // DSP
1964 include "MipsDSPInstrFormats.td"
1965 include "MipsDSPInstrInfo.td"
1966
1967 // MSA
1968 include "MipsMSAInstrFormats.td"
1969 include "MipsMSAInstrInfo.td"
1970
1971 // Micromips
1972 include "MicroMipsInstrFormats.td"
1973 include "MicroMipsInstrInfo.td"
1974 include "MicroMipsInstrFPU.td"
1975
1976 // Micromips r6
1977 include "MicroMips32r6InstrFormats.td"
1978 include "MicroMips32r6InstrInfo.td"