lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MFLOHI : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisVT<1, untyped>]>;
  27 def SDT_MTLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  28                                       SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  29 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  30                                     SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  32                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  33                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  34 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  35
  36 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  37
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Tail call
  56 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  57                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  58
  59 // Hi and Lo nodes are used to handle global addresses. Used on
  60 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  61 // static model. (nothing to do with Mips Registers Hi and Lo)
  62 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  63 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  64 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  65
  66 // TlsGd node is used to handle General Dynamic TLS
  67 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  68
  69 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  70 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  71 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  72
  73 // Thread pointer
  74 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  75
  76 // Return
  77 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  78                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  79
  80 // These are target-independent nodes, but have target-specific formats.
  81 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  82                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  83 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  84                            [SDNPHasChain, SDNPSideEffect,
  85                             SDNPOptInGlue, SDNPOutGlue]>;
  86
  87 // Nodes used to extract LO/HI registers.
  88 def MipsMFHI : SDNode<"MipsISD::MFHI", SDT_MFLOHI>;
  89 def MipsMFLO : SDNode<"MipsISD::MFLO", SDT_MFLOHI>;
  90
  91 // Node used to insert 32-bit integers to LOHI register pair.
  92 def MipsMTLOHI : SDNode<"MipsISD::MTLOHI", SDT_MTLOHI>;
  93
  94 // Mult nodes.
  95 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  96 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  97
  98 // MAdd*/MSub* nodes
  99 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 100 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 101 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 102 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 103
 104 // DivRem(u) nodes
 105 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 106 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 107 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 108                            [SDNPOutGlue]>;
 109 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 110                            [SDNPOutGlue]>;
 111
 112 // Target constant nodes that are not part of any isel patterns and remain
 113 // unchanged can cause instructions with illegal operands to be emitted.
 114 // Wrapper node patterns give the instruction selector a chance to replace
 115 // target constant nodes that would otherwise remain unchanged with ADDiu
 116 // nodes. Without these wrapper node patterns, the following conditional move
 117 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 118 // compiled:
 119 //  movn  %got(d)($gp), %got(c)($gp), $4
 120 // This instruction is illegal since movn can take only register operands.
 121
 122 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 123
 124 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 125
 126 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 127 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 128
 129 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 130                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 131 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 132                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 133 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 134                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 135 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 136                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 137 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 138                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 139 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 140                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 141 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 142                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 143 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 144                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 145
 146 //===----------------------------------------------------------------------===//
 147 // Mips Instruction Predicate Definitions.
 148 //===----------------------------------------------------------------------===//
 149 def HasMips2     :    Predicate<"Subtarget->hasMips2()">,
 150                       AssemblerPredicate<"FeatureMips2">;
 151 def HasMips3_32  :    Predicate<"Subtarget->hasMips3_32()">,
 152                       AssemblerPredicate<"FeatureMips3_32">;
 153 def HasMips3_32r2 :   Predicate<"Subtarget->hasMips3_32r2()">,
 154                       AssemblerPredicate<"FeatureMips3_32r2">;
 155 def HasMips3     :    Predicate<"Subtarget->hasMips3()">,
 156                       AssemblerPredicate<"FeatureMips3">;
 157 def HasMips4_32  :    Predicate<"Subtarget->hasMips4_32()">,
 158                       AssemblerPredicate<"FeatureMips4_32">;
 159 def NotMips4_32  :    Predicate<"!Subtarget->hasMips4_32()">,
 160                       AssemblerPredicate<"FeatureMips4_32">;
 161 def HasMips4_32r2 :   Predicate<"Subtarget->hasMips4_32r2()">,
 162                       AssemblerPredicate<"FeatureMips4_32r2">;
 163 def HasMips5_32r2 :   Predicate<"Subtarget->hasMips5_32r2()">,
 164                       AssemblerPredicate<"FeatureMips5_32r2">;
 165 def HasMips32    :    Predicate<"Subtarget->hasMips32()">,
 166                       AssemblerPredicate<"FeatureMips32">;
 167 def HasMips32r2  :    Predicate<"Subtarget->hasMips32r2()">,
 168                       AssemblerPredicate<"FeatureMips32r2">;
 169 def HasMips32r6  :    Predicate<"Subtarget->hasMips32r6()">,
 170                       AssemblerPredicate<"FeatureMips32r6">;
 171 def NotMips32r6  :    Predicate<"!Subtarget->hasMips32r6()">,
 172                       AssemblerPredicate<"!FeatureMips32r6">;
 173 def IsGP64bit    :    Predicate<"Subtarget->isGP64bit()">,
 174                       AssemblerPredicate<"FeatureGP64Bit">;
 175 def IsGP32bit    :    Predicate<"!Subtarget->isGP64bit()">,
 176                       AssemblerPredicate<"!FeatureGP64Bit">;
 177 def HasMips64    :    Predicate<"Subtarget->hasMips64()">,
 178                       AssemblerPredicate<"FeatureMips64">;
 179 def HasMips64r2  :    Predicate<"Subtarget->hasMips64r2()">,
 180                       AssemblerPredicate<"FeatureMips64r2">;
 181 def HasMips64r6  :    Predicate<"Subtarget->hasMips64r6()">,
 182                       AssemblerPredicate<"FeatureMips64r6">;
 183 def NotMips64r6  :    Predicate<"!Subtarget->hasMips64r6()">,
 184                       AssemblerPredicate<"!FeatureMips64r6">;
 185 def HasMicroMips32r6 : Predicate<"Subtarget->inMicroMips32r6Mode()">,
 186                        AssemblerPredicate<"FeatureMicroMips,FeatureMips32r6">;
 187 def InMips16Mode :    Predicate<"Subtarget->inMips16Mode()">,
 188                       AssemblerPredicate<"FeatureMips16">;
 189 def HasCnMips    :    Predicate<"Subtarget->hasCnMips()">,
 190                       AssemblerPredicate<"FeatureCnMips">;
 191 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">;
 192 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">;
 193 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">;
 194 def HasStdEnc :       Predicate<"Subtarget->hasStandardEncoding()">,
 195                       AssemblerPredicate<"!FeatureMips16">;
 196 def NotDSP :          Predicate<"!Subtarget->hasDSP()">;
 197 def InMicroMips    :  Predicate<"Subtarget->inMicroMipsMode()">,
 198                       AssemblerPredicate<"FeatureMicroMips">;
 199 def NotInMicroMips :  Predicate<"!Subtarget->inMicroMipsMode()">,
 200                       AssemblerPredicate<"!FeatureMicroMips">;
 201 def IsLE           :  Predicate<"Subtarget->isLittle()">;
 202 def IsBE           :  Predicate<"!Subtarget->isLittle()">;
 203 def IsNotNaCl    :    Predicate<"!Subtarget->isTargetNaCl()">;
 204
 205 //===----------------------------------------------------------------------===//
 206 // Mips GPR size adjectives.
 207 // They are mutually exclusive.
 208 //===----------------------------------------------------------------------===//
 209
 210 class GPR_32 { list<Predicate> GPRPredicates = [IsGP32bit]; }
 211 class GPR_64 { list<Predicate> GPRPredicates = [IsGP64bit]; }
 212
 213 //===----------------------------------------------------------------------===//
 214 // Mips ISA/ASE membership and instruction group membership adjectives.
 215 // They are mutually exclusive.
 216 //===----------------------------------------------------------------------===//
 217
 218 // FIXME: I'd prefer to use additive predicates to build the instruction sets
 219 //        but we are short on assembler feature bits at the moment. Using a
 220 //        subtractive predicate will hopefully keep us under the 32 predicate
 221 //        limit long enough to develop an alternative way to handle P1||P2
 222 //        predicates.
 223 class ISA_MIPS1_NOT_4_32 {
 224   list<Predicate> InsnPredicates = [NotMips4_32];
 225 }
 226 class ISA_MIPS1_NOT_32R6_64R6 {
 227   list<Predicate> InsnPredicates = [NotMips32r6, NotMips64r6];
 228 }
 229 class ISA_MIPS2    { list<Predicate> InsnPredicates = [HasMips2]; }
 230 class ISA_MIPS2_NOT_32R6_64R6 {
 231   list<Predicate> InsnPredicates = [HasMips2, NotMips32r6, NotMips64r6];
 232 }
 233 class ISA_MIPS3    { list<Predicate> InsnPredicates = [HasMips3]; }
 234 class ISA_MIPS3_NOT_32R6_64R6 {
 235   list<Predicate> InsnPredicates = [HasMips3, NotMips32r6, NotMips64r6];
 236 }
 237 class ISA_MIPS32   { list<Predicate> InsnPredicates = [HasMips32]; }
 238 class ISA_MIPS32_NOT_32R6_64R6 {
 239   list<Predicate> InsnPredicates = [HasMips32, NotMips32r6, NotMips64r6];
 240 }
 241 class ISA_MIPS32R2 { list<Predicate> InsnPredicates = [HasMips32r2]; }
 242 class ISA_MIPS32R2_NOT_32R6_64R6 {
 243   list<Predicate> InsnPredicates = [HasMips32r2, NotMips32r6, NotMips64r6];
 244 }
 245 class ISA_MIPS64   { list<Predicate> InsnPredicates = [HasMips64]; }
 246 class ISA_MIPS64_NOT_64R6 {
 247   list<Predicate> InsnPredicates = [HasMips64, NotMips64r6];
 248 }
 249 class ISA_MIPS64R2 { list<Predicate> InsnPredicates = [HasMips64r2]; }
 250 class ISA_MIPS32R6 { list<Predicate> InsnPredicates = [HasMips32r6]; }
 251 class ISA_MIPS64R6 { list<Predicate> InsnPredicates = [HasMips64r6]; }
 252 class ISA_MICROMIPS32R6 {
 253   list<Predicate> InsnPredicates = [HasMicroMips32r6];
 254 }
 255
 256 // The portions of MIPS-III that were also added to MIPS32
 257 class INSN_MIPS3_32 { list<Predicate> InsnPredicates = [HasMips3_32]; }
 258
 259 // The portions of MIPS-III that were also added to MIPS32 but were removed in
 260 // MIPS32r6 and MIPS64r6.
 261 class INSN_MIPS3_32_NOT_32R6_64R6 {
 262   list<Predicate> InsnPredicates = [HasMips3_32, NotMips32r6, NotMips64r6];
 263 }
 264
 265 // The portions of MIPS-III that were also added to MIPS32
 266 class INSN_MIPS3_32R2 { list<Predicate> InsnPredicates = [HasMips3_32r2]; }
 267
 268 // The portions of MIPS-IV that were also added to MIPS32 but were removed in
 269 // MIPS32r6 and MIPS64r6.
 270 class INSN_MIPS4_32_NOT_32R6_64R6 {
 271   list<Predicate> InsnPredicates = [HasMips4_32, NotMips32r6, NotMips64r6];
 272 }
 273
 274 // The portions of MIPS-IV that were also added to MIPS32r2 but were removed in
 275 // MIPS32r6 and MIPS64r6.
 276 class INSN_MIPS4_32R2_NOT_32R6_64R6 {
 277   list<Predicate> InsnPredicates = [HasMips4_32r2, NotMips32r6, NotMips64r6];
 278 }
 279
 280 // The portions of MIPS-V that were also added to MIPS32r2 but were removed in
 281 // MIPS32r6 and MIPS64r6.
 282 class INSN_MIPS5_32R2_NOT_32R6_64R6 {
 283   list<Predicate> InsnPredicates = [HasMips5_32r2, NotMips32r6, NotMips64r6];
 284 }
 285
 286 //===----------------------------------------------------------------------===//
 287
 288 class MipsPat<dag pattern, dag result> : Pat<pattern, result>, PredicateControl {
 289   let EncodingPredicates = [HasStdEnc];
 290 }
 291
 292 class MipsInstAlias<string Asm, dag Result, bit Emit = 0b1> :
 293   InstAlias<Asm, Result, Emit>, PredicateControl;
 294
 295 class IsCommutable {
 296   bit isCommutable = 1;
 297 }
 298
 299 class IsBranch {
 300   bit isBranch = 1;
 301 }
 302
 303 class IsReturn {
 304   bit isReturn = 1;
 305 }
 306
 307 class IsCall {
 308   bit isCall = 1;
 309 }
 310
 311 class IsTailCall {
 312   bit isCall = 1;
 313   bit isTerminator = 1;
 314   bit isReturn = 1;
 315   bit isBarrier = 1;
 316   bit hasExtraSrcRegAllocReq = 1;
 317   bit isCodeGenOnly = 1;
 318 }
 319
 320 class IsAsCheapAsAMove {
 321   bit isAsCheapAsAMove = 1;
 322 }
 323
 324 class NeverHasSideEffects {
 325   bit hasSideEffects = 0;
 326 }
 327
 328 //===----------------------------------------------------------------------===//
 329 // Instruction format superclass
 330 //===----------------------------------------------------------------------===//
 331
 332 include "MipsInstrFormats.td"
 333
 334 //===----------------------------------------------------------------------===//
 335 // Mips Operand, Complex Patterns and Transformations Definitions.
 336 //===----------------------------------------------------------------------===//
 337
 338 def MipsJumpTargetAsmOperand : AsmOperandClass {
 339   let Name = "JumpTarget";
 340   let ParserMethod = "parseJumpTarget";
 341   let PredicateMethod = "isImm";
 342   let RenderMethod = "addImmOperands";
 343 }
 344
 345 // Instruction operand types
 346 def jmptarget   : Operand<OtherVT> {
 347   let EncoderMethod = "getJumpTargetOpValue";
 348   let ParserMatchClass = MipsJumpTargetAsmOperand;
 349 }
 350 def brtarget    : Operand<OtherVT> {
 351   let EncoderMethod = "getBranchTargetOpValue";
 352   let OperandType = "OPERAND_PCREL";
 353   let DecoderMethod = "DecodeBranchTarget";
 354   let ParserMatchClass = MipsJumpTargetAsmOperand;
 355 }
 356 def calltarget  : Operand<iPTR> {
 357   let EncoderMethod = "getJumpTargetOpValue";
 358   let ParserMatchClass = MipsJumpTargetAsmOperand;
 359 }
 360
 361 def imm64: Operand<i64>;
 362
 363 def simm9 : Operand<i32>;
 364 def simm10 : Operand<i32>;
 365 def simm11 : Operand<i32>;
 366
 367 def simm16      : Operand<i32> {
 368   let DecoderMethod= "DecodeSimm16";
 369 }
 370
 371 def simm19_lsl2 : Operand<i32> {
 372   let EncoderMethod = "getSimm19Lsl2Encoding";
 373   let DecoderMethod = "DecodeSimm19Lsl2";
 374   let ParserMatchClass = MipsJumpTargetAsmOperand;
 375 }
 376
 377 def simm18_lsl3 : Operand<i32> {
 378   let EncoderMethod = "getSimm18Lsl3Encoding";
 379   let DecoderMethod = "DecodeSimm18Lsl3";
 380   let ParserMatchClass = MipsJumpTargetAsmOperand;
 381 }
 382
 383 def simm20      : Operand<i32> {
 384 }
 385
 386 def uimm20      : Operand<i32> {
 387 }
 388
 389 def MipsUImm10AsmOperand : AsmOperandClass {
 390   let Name = "UImm10";
 391   let RenderMethod = "addImmOperands";
 392   let ParserMethod = "parseImm";
 393   let PredicateMethod = "isUImm<10>";
 394 }
 395
 396 def uimm10      : Operand<i32> {
 397   let ParserMatchClass = MipsUImm10AsmOperand;
 398 }
 399
 400 def simm16_64   : Operand<i64> {
 401   let DecoderMethod = "DecodeSimm16";
 402 }
 403
 404 // Zero
 405 def uimmz       : Operand<i32> {
 406   let PrintMethod = "printUnsignedImm";
 407 }
 408
 409 // Unsigned Operand
 410 def uimm2 : Operand<i32> {
 411   let PrintMethod = "printUnsignedImm";
 412 }
 413
 414 def uimm3 : Operand<i32> {
 415   let PrintMethod = "printUnsignedImm";
 416 }
 417
 418 def uimm5       : Operand<i32> {
 419   let PrintMethod = "printUnsignedImm";
 420 }
 421
 422 def uimm6 : Operand<i32> {
 423   let PrintMethod = "printUnsignedImm";
 424 }
 425
 426 def uimm16      : Operand<i32> {
 427   let PrintMethod = "printUnsignedImm";
 428 }
 429
 430 def pcrel16      : Operand<i32> {
 431 }
 432
 433 def MipsMemAsmOperand : AsmOperandClass {
 434   let Name = "Mem";
 435   let ParserMethod = "parseMemOperand";
 436 }
 437
 438 def MipsMemSimm11AsmOperand : AsmOperandClass {
 439   let Name = "MemOffsetSimm11";
 440   let SuperClasses = [MipsMemAsmOperand];
 441   let RenderMethod = "addMemOperands";
 442   let ParserMethod = "parseMemOperand";
 443   let PredicateMethod = "isMemWithSimmOffset<11>";
 444 }
 445
 446 def MipsMemSimm16AsmOperand : AsmOperandClass {
 447   let Name = "MemOffsetSimm16";
 448   let SuperClasses = [MipsMemAsmOperand];
 449   let RenderMethod = "addMemOperands";
 450   let ParserMethod = "parseMemOperand";
 451   let PredicateMethod = "isMemWithSimmOffset<16>";
 452 }
 453
 454 def MipsInvertedImmoperand : AsmOperandClass {
 455   let Name = "InvNum";
 456   let RenderMethod = "addImmOperands";
 457   let ParserMethod = "parseInvNum";
 458 }
 459
 460 def InvertedImOperand : Operand<i32> {
 461   let ParserMatchClass = MipsInvertedImmoperand;
 462 }
 463
 464 def InvertedImOperand64 : Operand<i64> {
 465   let ParserMatchClass = MipsInvertedImmoperand;
 466 }
 467
 468 class mem_generic : Operand<iPTR> {
 469   let PrintMethod = "printMemOperand";
 470   let MIOperandInfo = (ops ptr_rc, simm16);
 471   let EncoderMethod = "getMemEncoding";
 472   let ParserMatchClass = MipsMemAsmOperand;
 473   let OperandType = "OPERAND_MEMORY";
 474 }
 475
 476 // Address operand
 477 def mem : mem_generic;
 478
 479 // MSA specific address operand
 480 def mem_msa : mem_generic {
 481   let MIOperandInfo = (ops ptr_rc, simm10);
 482   let EncoderMethod = "getMSAMemEncoding";
 483 }
 484
 485 def mem_simm9 : mem_generic {
 486   let MIOperandInfo = (ops ptr_rc, simm9);
 487   let EncoderMethod = "getMemEncoding";
 488 }
 489
 490 def mem_simm11 : mem_generic {
 491   let MIOperandInfo = (ops ptr_rc, simm11);
 492   let EncoderMethod = "getMemEncoding";
 493   let ParserMatchClass = MipsMemSimm11AsmOperand;
 494 }
 495
 496 def mem_simm16 : mem_generic {
 497   let MIOperandInfo = (ops ptr_rc, simm16);
 498   let EncoderMethod = "getMemEncoding";
 499   let ParserMatchClass = MipsMemSimm16AsmOperand;
 500 }
 501
 502 def mem_ea : Operand<iPTR> {
 503   let PrintMethod = "printMemOperandEA";
 504   let MIOperandInfo = (ops ptr_rc, simm16);
 505   let EncoderMethod = "getMemEncoding";
 506   let OperandType = "OPERAND_MEMORY";
 507 }
 508
 509 def PtrRC : Operand<iPTR> {
 510   let MIOperandInfo = (ops ptr_rc);
 511   let DecoderMethod = "DecodePtrRegisterClass";
 512   let ParserMatchClass = GPR32AsmOperand;
 513 }
 514
 515 // size operand of ext instruction
 516 def size_ext : Operand<i32> {
 517   let EncoderMethod = "getSizeExtEncoding";
 518   let DecoderMethod = "DecodeExtSize";
 519 }
 520
 521 // size operand of ins instruction
 522 def size_ins : Operand<i32> {
 523   let EncoderMethod = "getSizeInsEncoding";
 524   let DecoderMethod = "DecodeInsSize";
 525 }
 526
 527 // Transformation Function - get the lower 16 bits.
 528 def LO16 : SDNodeXForm<imm, [{
 529   return getImm(N, N->getZExtValue() & 0xFFFF);
 530 }]>;
 531
 532 // Transformation Function - get the higher 16 bits.
 533 def HI16 : SDNodeXForm<imm, [{
 534   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 535 }]>;
 536
 537 // Plus 1.
 538 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 539
 540 // Node immediate is zero (e.g. insve.d)
 541 def immz : PatLeaf<(imm), [{ return N->getSExtValue() == 0; }]>;
 542
 543 // Node immediate fits as 16-bit sign extended on target immediate.
 544 // e.g. addi, andi
 545 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 546
 547 // Node immediate fits as 16-bit sign extended on target immediate.
 548 // e.g. addi, andi
 549 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 550
 551 // Node immediate fits as 15-bit sign extended on target immediate.
 552 // e.g. addi, andi
 553 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 554
 555 // Node immediate fits as 16-bit zero extended on target immediate.
 556 // The LO16 param means that only the lower 16 bits of the node
 557 // immediate are caught.
 558 // e.g. addiu, sltiu
 559 def immZExt16  : PatLeaf<(imm), [{
 560   if (N->getValueType(0) == MVT::i32)
 561     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 562   else
 563     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 564 }], LO16>;
 565
 566 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 567 def immLow16Zero : PatLeaf<(imm), [{
 568   int64_t Val = N->getSExtValue();
 569   return isInt<32>(Val) && !(Val & 0xffff);
 570 }]>;
 571
 572 // shamt field must fit in 5 bits.
 573 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 574
 575 // True if (N + 1) fits in 16-bit field.
 576 def immSExt16Plus1 : PatLeaf<(imm), [{
 577   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 578 }]>;
 579
 580 // Mips Address Mode! SDNode frameindex could possibily be a match
 581 // since load and store instructions from stack used it.
 582 def addr :
 583   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 584
 585 def addrRegImm :
 586   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 587
 588 def addrRegReg :
 589   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 590
 591 def addrDefault :
 592   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 593
 594 def addrimm10 : ComplexPattern<iPTR, 2, "selectIntAddrMSA", [frameindex]>;
 595
 596 //===----------------------------------------------------------------------===//
 597 // Instructions specific format
 598 //===----------------------------------------------------------------------===//
 599
 600 // Arithmetic and logical instructions with 3 register operands.
 601 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 602                   InstrItinClass Itin = NoItinerary,
 603                   SDPatternOperator OpNode = null_frag>:
 604   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 605          !strconcat(opstr, "\t$rd, $rs, $rt"),
 606          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 607   let isCommutable = isComm;
 608   let isReMaterializable = 1;
 609   let TwoOperandAliasConstraint = "$rd = $rs";
 610 }
 611
 612 // Arithmetic and logical instructions with 2 register operands.
 613 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 614                   InstrItinClass Itin = NoItinerary,
 615                   SDPatternOperator imm_type = null_frag,
 616                   SDPatternOperator OpNode = null_frag> :
 617   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 618          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 619          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 620          Itin, FrmI, opstr> {
 621   let isReMaterializable = 1;
 622   let TwoOperandAliasConstraint = "$rs = $rt";
 623 }
 624
 625 // Arithmetic Multiply ADD/SUB
 626 class MArithR<string opstr, InstrItinClass itin, bit isComm = 0> :
 627   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 628          !strconcat(opstr, "\t$rs, $rt"), [], itin, FrmR, opstr> {
 629   let Defs = [HI0, LO0];
 630   let Uses = [HI0, LO0];
 631   let isCommutable = isComm;
 632 }
 633
 634 //  Logical
 635 class LogicNOR<string opstr, RegisterOperand RO>:
 636   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 637          !strconcat(opstr, "\t$rd, $rs, $rt"),
 638          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], II_NOR, FrmR, opstr> {
 639   let isCommutable = 1;
 640 }
 641
 642 // Shifts
 643 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 644                        RegisterOperand RO, InstrItinClass itin,
 645                        SDPatternOperator OpNode = null_frag,
 646                        SDPatternOperator PF = null_frag> :
 647   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 648          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 649          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], itin, FrmR, opstr> {
 650   let TwoOperandAliasConstraint = "$rt = $rd";
 651 }
 652
 653 class shift_rotate_reg<string opstr, RegisterOperand RO, InstrItinClass itin,
 654                        SDPatternOperator OpNode = null_frag>:
 655   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 656          !strconcat(opstr, "\t$rd, $rt, $rs"),
 657          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], itin, FrmR,
 658          opstr>;
 659
 660 // Load Upper Imediate
 661 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 662   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 663          [], II_LUI, FrmI, opstr>, IsAsCheapAsAMove {
 664   let hasSideEffects = 0;
 665   let isReMaterializable = 1;
 666 }
 667
 668 // Memory Load/Store
 669 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 670            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 671   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 672          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 673   let DecoderMethod = "DecodeMem";
 674   let canFoldAsLoad = 1;
 675   let mayLoad = 1;
 676 }
 677
 678 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 679             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 680   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 681          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 682   let DecoderMethod = "DecodeMem";
 683   let mayStore = 1;
 684 }
 685
 686 // Load/Store Left/Right
 687 let canFoldAsLoad = 1 in
 688 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 689                     InstrItinClass Itin> :
 690   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 691          !strconcat(opstr, "\t$rt, $addr"),
 692          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 693   let DecoderMethod = "DecodeMem";
 694   string Constraints = "$src = $rt";
 695 }
 696
 697 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 698                      InstrItinClass Itin> :
 699   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 700          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 701   let DecoderMethod = "DecodeMem";
 702 }
 703
 704 // COP2 Load/Store
 705 class LW_FT2<string opstr, RegisterOperand RC, InstrItinClass Itin,
 706              SDPatternOperator OpNode= null_frag> :
 707   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 708          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 709   let DecoderMethod = "DecodeFMem2";
 710   let mayLoad = 1;
 711 }
 712
 713 class SW_FT2<string opstr, RegisterOperand RC, InstrItinClass Itin,
 714              SDPatternOperator OpNode= null_frag> :
 715   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 716          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 717   let DecoderMethod = "DecodeFMem2";
 718   let mayStore = 1;
 719 }
 720
 721 // COP3 Load/Store
 722 class LW_FT3<string opstr, RegisterOperand RC, InstrItinClass Itin,
 723              SDPatternOperator OpNode= null_frag> :
 724   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 725          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 726   let DecoderMethod = "DecodeFMem3";
 727   let mayLoad = 1;
 728 }
 729
 730 class SW_FT3<string opstr, RegisterOperand RC, InstrItinClass Itin,
 731              SDPatternOperator OpNode= null_frag> :
 732   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 733          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 734   let DecoderMethod = "DecodeFMem3";
 735   let mayStore = 1;
 736 }
 737
 738 // Conditional Branch
 739 class CBranch<string opstr, DAGOperand opnd, PatFrag cond_op,
 740               RegisterOperand RO, bit DelaySlot = 1> :
 741   InstSE<(outs), (ins RO:$rs, RO:$rt, opnd:$offset),
 742          !strconcat(opstr, "\t$rs, $rt, $offset"),
 743          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], IIBranch,
 744          FrmI, opstr> {
 745   let isBranch = 1;
 746   let isTerminator = 1;
 747   let hasDelaySlot = DelaySlot;
 748   let Defs = [AT];
 749 }
 750
 751 class CBranchZero<string opstr, DAGOperand opnd, PatFrag cond_op,
 752                   RegisterOperand RO, bit DelaySlot = 1> :
 753   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 754          !strconcat(opstr, "\t$rs, $offset"),
 755          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], IIBranch,
 756          FrmI, opstr> {
 757   let isBranch = 1;
 758   let isTerminator = 1;
 759   let hasDelaySlot = DelaySlot;
 760   let Defs = [AT];
 761 }
 762
 763 // SetCC
 764 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 765   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 766          !strconcat(opstr, "\t$rd, $rs, $rt"),
 767          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 768          II_SLT_SLTU, FrmR, opstr>;
 769
 770 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 771               RegisterOperand RO>:
 772   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 773          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 774          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 775          II_SLTI_SLTIU, FrmI, opstr>;
 776
 777 // Jump
 778 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 779              SDPatternOperator targetoperator, string bopstr> :
 780   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 781          [(operator targetoperator:$target)], IIBranch, FrmJ, bopstr> {
 782   let isTerminator=1;
 783   let isBarrier=1;
 784   let hasDelaySlot = 1;
 785   let DecoderMethod = "DecodeJumpTarget";
 786   let Defs = [AT];
 787 }
 788
 789 // Unconditional branch
 790 class UncondBranch<Instruction BEQInst> :
 791   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], IIBranch>,
 792   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 793   let isBranch = 1;
 794   let isTerminator = 1;
 795   let isBarrier = 1;
 796   let hasDelaySlot = 1;
 797   let AdditionalPredicates = [RelocPIC];
 798   let Defs = [AT];
 799 }
 800
 801 // Base class for indirect branch and return instruction classes.
 802 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 803 class JumpFR<string opstr, RegisterOperand RO,
 804              SDPatternOperator operator = null_frag>:
 805   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], IIBranch,
 806          FrmR, opstr>;
 807
 808 // Indirect branch
 809 class IndirectBranch<string opstr, RegisterOperand RO> : JumpFR<opstr, RO> {
 810   let isBranch = 1;
 811   let isIndirectBranch = 1;
 812 }
 813
 814 // Jump and Link (Call)
 815 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 816   class JumpLink<string opstr, DAGOperand opnd> :
 817     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 818            [(MipsJmpLink imm:$target)], IIBranch, FrmJ, opstr> {
 819     let DecoderMethod = "DecodeJumpTarget";
 820   }
 821
 822   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 823                           Register RetReg, RegisterOperand ResRO = RO>:
 824     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], IIBranch>,
 825     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 826
 827   class JumpLinkReg<string opstr, RegisterOperand RO>:
 828     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 829            [], IIBranch, FrmR>;
 830
 831   class BGEZAL_FT<string opstr, DAGOperand opnd,
 832                   RegisterOperand RO, bit DelaySlot = 1> :
 833     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 834            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr> {
 835     let hasDelaySlot = DelaySlot;
 836   }
 837
 838 }
 839
 840 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, hasDelaySlot = 1,
 841     hasExtraSrcRegAllocReq = 1, Defs = [AT] in {
 842   class TailCall<Instruction JumpInst> :
 843     PseudoSE<(outs), (ins calltarget:$target), [], IIBranch>,
 844     PseudoInstExpansion<(JumpInst jmptarget:$target)>;
 845
 846   class TailCallReg<RegisterOperand RO, Instruction JRInst,
 847                     RegisterOperand ResRO = RO> :
 848     PseudoSE<(outs), (ins RO:$rs), [(MipsTailCall RO:$rs)], IIBranch>,
 849     PseudoInstExpansion<(JRInst ResRO:$rs)>;
 850 }
 851
 852 class BAL_BR_Pseudo<Instruction RealInst> :
 853   PseudoSE<(outs), (ins brtarget:$offset), [], IIBranch>,
 854   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 855   let isBranch = 1;
 856   let isTerminator = 1;
 857   let isBarrier = 1;
 858   let hasDelaySlot = 1;
 859   let Defs = [RA];
 860 }
 861
 862 // Syscall
 863 class SYS_FT<string opstr> :
 864   InstSE<(outs), (ins uimm20:$code_),
 865          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI, opstr>;
 866 // Break
 867 class BRK_FT<string opstr> :
 868   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 869          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary,
 870          FrmOther, opstr>;
 871
 872 // (D)Eret
 873 class ER_FT<string opstr> :
 874   InstSE<(outs), (ins),
 875          opstr, [], NoItinerary, FrmOther, opstr>;
 876
 877 // Interrupts
 878 class DEI_FT<string opstr, RegisterOperand RO> :
 879   InstSE<(outs RO:$rt), (ins),
 880          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther, opstr>;
 881
 882 // Wait
 883 class WAIT_FT<string opstr> :
 884   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther, opstr>;
 885
 886 // Sync
 887 let hasSideEffects = 1 in
 888 class SYNC_FT<string opstr> :
 889   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 890          NoItinerary, FrmOther, opstr>;
 891
 892 class SYNCI_FT<string opstr> :
 893   InstSE<(outs), (ins mem_simm16:$addr), !strconcat(opstr, "\t$addr"), [],
 894          NoItinerary, FrmOther, opstr> {
 895   let hasSideEffects = 1;
 896   let DecoderMethod = "DecodeSyncI";
 897 }
 898
 899 let hasSideEffects = 1 in
 900 class TEQ_FT<string opstr, RegisterOperand RO> :
 901   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
 902          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary,
 903          FrmI, opstr>;
 904
 905 class TEQI_FT<string opstr, RegisterOperand RO> :
 906   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
 907          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther, opstr>;
 908 // Mul, Div
 909 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 910            list<Register> DefRegs> :
 911   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 912          itin, FrmR, opstr> {
 913   let isCommutable = 1;
 914   let Defs = DefRegs;
 915   let hasSideEffects = 0;
 916 }
 917
 918 // Pseudo multiply/divide instruction with explicit accumulator register
 919 // operands.
 920 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 921                     SDPatternOperator OpNode, InstrItinClass Itin,
 922                     bit IsComm = 1, bit HasSideEffects = 0,
 923                     bit UsesCustomInserter = 0> :
 924   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 925            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 926   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 927   let isCommutable = IsComm;
 928   let hasSideEffects = HasSideEffects;
 929   let usesCustomInserter = UsesCustomInserter;
 930 }
 931
 932 // Pseudo multiply add/sub instruction with explicit accumulator register
 933 // operands.
 934 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode,
 935                     InstrItinClass itin>
 936   : PseudoSE<(outs ACC64:$ac),
 937              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
 938              [(set ACC64:$ac,
 939               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
 940              itin>,
 941     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
 942   string Constraints = "$acin = $ac";
 943 }
 944
 945 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 946           list<Register> DefRegs> :
 947   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 948          [], itin, FrmR, opstr> {
 949   let Defs = DefRegs;
 950 }
 951
 952 // Move from Hi/Lo
 953 class PseudoMFLOHI<RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode>
 954   : PseudoSE<(outs DstRC:$rd), (ins SrcRC:$hilo),
 955              [(set DstRC:$rd, (OpNode SrcRC:$hilo))], II_MFHI_MFLO>;
 956
 957 class MoveFromLOHI<string opstr, RegisterOperand RO, Register UseReg>:
 958   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], II_MFHI_MFLO,
 959          FrmR, opstr> {
 960   let Uses = [UseReg];
 961   let hasSideEffects = 0;
 962 }
 963
 964 class PseudoMTLOHI<RegisterClass DstRC, RegisterClass SrcRC>
 965   : PseudoSE<(outs DstRC:$lohi), (ins SrcRC:$lo, SrcRC:$hi),
 966              [(set DstRC:$lohi, (MipsMTLOHI SrcRC:$lo, SrcRC:$hi))],
 967              II_MTHI_MTLO>;
 968
 969 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
 970   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], II_MTHI_MTLO,
 971   FrmR, opstr> {
 972   let Defs = DefRegs;
 973   let hasSideEffects = 0;
 974 }
 975
 976 class EffectiveAddress<string opstr, RegisterOperand RO> :
 977   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
 978          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI,
 979          !strconcat(opstr, "_lea")> {
 980   let isCodeGenOnly = 1;
 981   let DecoderMethod = "DecodeMem";
 982 }
 983
 984 // Count Leading Ones/Zeros in Word
 985 class CountLeading0<string opstr, RegisterOperand RO>:
 986   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 987          [(set RO:$rd, (ctlz RO:$rs))], II_CLZ, FrmR, opstr>;
 988
 989 class CountLeading1<string opstr, RegisterOperand RO>:
 990   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 991          [(set RO:$rd, (ctlz (not RO:$rs)))], II_CLO, FrmR, opstr>;
 992
 993 // Sign Extend in Register.
 994 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO,
 995                    InstrItinClass itin> :
 996   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
 997          [(set RO:$rd, (sext_inreg RO:$rt, vt))], itin, FrmR, opstr>;
 998
 999 // Subword Swap
1000 class SubwordSwap<string opstr, RegisterOperand RO>:
1001   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
1002          NoItinerary, FrmR, opstr> {
1003   let hasSideEffects = 0;
1004 }
1005
1006 // Read Hardware
1007 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
1008   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
1009          II_RDHWR, FrmR, "rdhwr">;
1010
1011 // Ext and Ins
1012 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
1013               SDPatternOperator Op = null_frag>:
1014   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
1015          !strconcat(opstr, " $rt, $rs, $pos, $size"),
1016          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], II_EXT,
1017          FrmR, opstr>, ISA_MIPS32R2;
1018
1019 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
1020               SDPatternOperator Op = null_frag>:
1021   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
1022          !strconcat(opstr, " $rt, $rs, $pos, $size"),
1023          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
1024          II_INS, FrmR, opstr>, ISA_MIPS32R2 {
1025   let Constraints = "$src = $rt";
1026 }
1027
1028 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
1029 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
1030   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
1031            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
1032
1033 // Atomic Compare & Swap.
1034 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
1035   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
1036            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
1037
1038 class LLBase<string opstr, RegisterOperand RO> :
1039   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
1040          [], NoItinerary, FrmI> {
1041   let DecoderMethod = "DecodeMem";
1042   let mayLoad = 1;
1043 }
1044
1045 class SCBase<string opstr, RegisterOperand RO> :
1046   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
1047          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
1048   let DecoderMethod = "DecodeMem";
1049   let mayStore = 1;
1050   let Constraints = "$rt = $dst";
1051 }
1052
1053 class MFC3OP<string asmstr, RegisterOperand RO> :
1054   InstSE<(outs RO:$rt, RO:$rd, uimm16:$sel), (ins),
1055          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
1056
1057 class TrapBase<Instruction RealInst>
1058   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
1059     PseudoInstExpansion<(RealInst 0, 0)> {
1060   let isBarrier = 1;
1061   let isTerminator = 1;
1062   let isCodeGenOnly = 1;
1063 }
1064
1065 //===----------------------------------------------------------------------===//
1066 // Pseudo instructions
1067 //===----------------------------------------------------------------------===//
1068
1069 // Return RA.
1070 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
1071 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
1072
1073 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1074 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
1075                                   [(callseq_start timm:$amt)]>;
1076 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
1077                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
1078 }
1079
1080 let usesCustomInserter = 1 in {
1081   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
1082   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
1083   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
1084   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
1085   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
1086   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
1087   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
1088   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
1089   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
1090   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
1091   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
1092   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
1093   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
1094   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
1095   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
1096   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
1097   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
1098   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
1099
1100   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
1101   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
1102   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
1103
1104   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
1105   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
1106   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
1107 }
1108
1109 /// Pseudo instructions for loading and storing accumulator registers.
1110 let isPseudo = 1, isCodeGenOnly = 1 in {
1111   def LOAD_ACC64  : Load<"", ACC64>;
1112   def STORE_ACC64 : Store<"", ACC64>;
1113 }
1114
1115 // We need these two pseudo instructions to avoid offset calculation for long
1116 // branches.  See the comment in file MipsLongBranch.cpp for detailed
1117 // explanation.
1118
1119 // Expands to: lui $dst, %hi($tgt - $baltgt)
1120 def LONG_BRANCH_LUi : PseudoSE<(outs GPR32Opnd:$dst),
1121   (ins brtarget:$tgt, brtarget:$baltgt), []>;
1122
1123 // Expands to: addiu $dst, $src, %lo($tgt - $baltgt)
1124 def LONG_BRANCH_ADDiu : PseudoSE<(outs GPR32Opnd:$dst),
1125   (ins GPR32Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>;
1126
1127 //===----------------------------------------------------------------------===//
1128 // Instruction definition
1129 //===----------------------------------------------------------------------===//
1130 //===----------------------------------------------------------------------===//
1131 // MipsI Instructions
1132 //===----------------------------------------------------------------------===//
1133
1134 /// Arithmetic Instructions (ALU Immediate)
1135 let AdditionalPredicates = [NotInMicroMips] in {
1136 def ADDiu : MMRel, StdMMR6Rel, ArithLogicI<"addiu", simm16, GPR32Opnd,
1137                                            II_ADDIU, immSExt16, add>,
1138             ADDI_FM<0x9>, IsAsCheapAsAMove;
1139 }
1140 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>,
1141             ISA_MIPS1_NOT_32R6_64R6;
1142 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
1143             SLTI_FM<0xa>;
1144 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
1145             SLTI_FM<0xb>;
1146 let AdditionalPredicates = [NotInMicroMips] in {
1147 def ANDi  : MMRel, StdMMR6Rel,
1148             ArithLogicI<"andi", uimm16, GPR32Opnd, II_ANDI, immZExt16, and>,
1149             ADDI_FM<0xc>;
1150 }
1151 def ORi   : MMRel, StdMMR6Rel,
1152             ArithLogicI<"ori", uimm16, GPR32Opnd, II_ORI, immZExt16, or>,
1153             ADDI_FM<0xd>;
1154 def XORi  : MMRel, StdMMR6Rel,
1155             ArithLogicI<"xori", uimm16, GPR32Opnd, II_XORI, immZExt16, xor>,
1156             ADDI_FM<0xe>;
1157 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
1158 let AdditionalPredicates = [NotInMicroMips] in {
1159 /// Arithmetic Instructions (3-Operand, R-Type)
1160 def ADDu  : MMRel, StdMMR6Rel, ArithLogicR<"addu", GPR32Opnd, 1, II_ADDU, add>,
1161             ADD_FM<0, 0x21>;
1162 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, II_SUBU, sub>,
1163             ADD_FM<0, 0x23>;
1164 }
1165 let Defs = [HI0, LO0] in
1166 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, II_MUL, mul>,
1167             ADD_FM<0x1c, 2>, ISA_MIPS32_NOT_32R6_64R6;
1168 def ADD   : MMRel, StdMMR6Rel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
1169 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
1170 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
1171 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
1172 let AdditionalPredicates = [NotInMicroMips] in {
1173 def AND   : MMRel, StdMMR6Rel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
1174             ADD_FM<0, 0x24>;
1175 def OR    : MMRel, StdMMR6Rel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
1176             ADD_FM<0, 0x25>;
1177 def XOR   : MMRel, StdMMR6Rel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
1178             ADD_FM<0, 0x26>;
1179 }
1180 def NOR   : MMRel, StdMMR6Rel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
1181
1182 /// Shift Instructions
1183 let AdditionalPredicates = [NotInMicroMips] in {
1184 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL, shl,
1185                                    immZExt5>, SRA_FM<0, 0>;
1186 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL, srl,
1187                                    immZExt5>, SRA_FM<2, 0>;
1188 }
1189 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA, sra,
1190                                    immZExt5>, SRA_FM<3, 0>;
1191 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV, shl>,
1192            SRLV_FM<4, 0>;
1193 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV, srl>,
1194            SRLV_FM<6, 0>;
1195 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV, sra>,
1196            SRLV_FM<7, 0>;
1197
1198 // Rotate Instructions
1199 def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR, rotr,
1200                                     immZExt5>,
1201             SRA_FM<2, 1>, ISA_MIPS32R2;
1202 def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV, rotr>,
1203             SRLV_FM<6, 1>, ISA_MIPS32R2;
1204
1205 /// Load and Store Instructions
1206 ///  aligned
1207 def LB  : Load<"lb", GPR32Opnd, sextloadi8, II_LB>, MMRel, LW_FM<0x20>;
1208 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, II_LBU, addrDefault>, MMRel,
1209           LW_FM<0x24>;
1210 def LH  : Load<"lh", GPR32Opnd, sextloadi16, II_LH, addrDefault>, MMRel,
1211           LW_FM<0x21>;
1212 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, II_LHU>, MMRel, LW_FM<0x25>;
1213 let AdditionalPredicates = [NotInMicroMips] in {
1214 def LW  : Load<"lw", GPR32Opnd, load, II_LW, addrDefault>, MMRel,
1215           LW_FM<0x23>;
1216 }
1217 def SB  : Store<"sb", GPR32Opnd, truncstorei8, II_SB>, MMRel, LW_FM<0x28>;
1218 def SH  : Store<"sh", GPR32Opnd, truncstorei16, II_SH>, MMRel, LW_FM<0x29>;
1219 let AdditionalPredicates = [NotInMicroMips] in {
1220 def SW  : Store<"sw", GPR32Opnd, store, II_SW>, MMRel, LW_FM<0x2b>;
1221 }
1222
1223 /// load/store left/right
1224 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1225     AdditionalPredicates = [NotInMicroMips] in {
1226 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, II_LWL>, LW_FM<0x22>,
1227           ISA_MIPS1_NOT_32R6_64R6;
1228 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, II_LWR>, LW_FM<0x26>,
1229           ISA_MIPS1_NOT_32R6_64R6;
1230 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, II_SWL>, LW_FM<0x2a>,
1231           ISA_MIPS1_NOT_32R6_64R6;
1232 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, II_SWR>, LW_FM<0x2e>,
1233           ISA_MIPS1_NOT_32R6_64R6;
1234 }
1235
1236 let AdditionalPredicates = [NotInMicroMips] in {
1237 // COP2 Memory Instructions
1238 def LWC2 : LW_FT2<"lwc2", COP2Opnd, NoItinerary, load>, LW_FM<0x32>,
1239            ISA_MIPS1_NOT_32R6_64R6;
1240 def SWC2 : SW_FT2<"swc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3a>,
1241            ISA_MIPS1_NOT_32R6_64R6;
1242 def LDC2 : LW_FT2<"ldc2", COP2Opnd, NoItinerary, load>, LW_FM<0x36>,
1243            ISA_MIPS2_NOT_32R6_64R6;
1244 def SDC2 : SW_FT2<"sdc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3e>,
1245            ISA_MIPS2_NOT_32R6_64R6;
1246
1247 // COP3 Memory Instructions
1248 let DecoderNamespace = "COP3_" in {
1249   def LWC3 : LW_FT3<"lwc3", COP3Opnd, NoItinerary, load>, LW_FM<0x33>;
1250   def SWC3 : SW_FT3<"swc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3b>;
1251   def LDC3 : LW_FT3<"ldc3", COP3Opnd, NoItinerary, load>, LW_FM<0x37>,
1252              ISA_MIPS2;
1253   def SDC3 : SW_FT3<"sdc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3f>,
1254              ISA_MIPS2;
1255 }
1256 }
1257
1258 def SYNC : MMRel, SYNC_FT<"sync">, SYNC_FM, ISA_MIPS32;
1259 def SYNCI : MMRel, SYNCI_FT<"synci">, SYNCI_FM, ISA_MIPS32R2;
1260
1261 def TEQ : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>, ISA_MIPS2;
1262 def TGE : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>, ISA_MIPS2;
1263 def TGEU : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>, ISA_MIPS2;
1264 def TLT : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>, ISA_MIPS2;
1265 def TLTU : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>, ISA_MIPS2;
1266 def TNE : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>, ISA_MIPS2;
1267
1268 def TEQI : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>,
1269            ISA_MIPS2_NOT_32R6_64R6;
1270 def TGEI : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>,
1271            ISA_MIPS2_NOT_32R6_64R6;
1272 def TGEIU : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>,
1273            ISA_MIPS2_NOT_32R6_64R6;
1274 def TLTI : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>,
1275            ISA_MIPS2_NOT_32R6_64R6;
1276 def TTLTIU : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>,
1277            ISA_MIPS2_NOT_32R6_64R6;
1278 def TNEI : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>,
1279            ISA_MIPS2_NOT_32R6_64R6;
1280
1281 def BREAK : MMRel, BRK_FT<"break">, BRK_FM<0xd>;
1282 def SYSCALL : MMRel, SYS_FT<"syscall">, SYS_FM<0xc>;
1283 def TRAP : TrapBase<BREAK>;
1284 def SDBBP : MMRel, SYS_FT<"sdbbp">, SDBBP_FM, ISA_MIPS32_NOT_32R6_64R6;
1285
1286 let AdditionalPredicates = [NotInMicroMips] in {
1287 def ERET : MMRel, ER_FT<"eret">, ER_FM<0x18>, INSN_MIPS3_32;
1288 }
1289 def DERET : MMRel, ER_FT<"deret">, ER_FM<0x1f>, ISA_MIPS32;
1290
1291 def EI : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM<1>, ISA_MIPS32R2;
1292 def DI : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM<0>, ISA_MIPS32R2;
1293
1294 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1295     AdditionalPredicates = [NotInMicroMips] in {
1296 def WAIT : WAIT_FT<"wait">, WAIT_FM;
1297
1298 /// Load-linked, Store-conditional
1299 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>, ISA_MIPS2_NOT_32R6_64R6;
1300 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>, ISA_MIPS2_NOT_32R6_64R6;
1301 }
1302
1303 /// Jump and Branch Instructions
1304 def J       : MMRel, JumpFJ<jmptarget, "j", br, bb, "j">, FJ<2>,
1305               AdditionalRequires<[RelocStatic]>, IsBranch;
1306 def JR      : MMRel, IndirectBranch<"jr", GPR32Opnd>, MTLO_FM<8>;
1307 def BEQ     : MMRel, CBranch<"beq", brtarget, seteq, GPR32Opnd>, BEQ_FM<4>;
1308 def BEQL    : MMRel, CBranch<"beql", brtarget, seteq, GPR32Opnd, 0>,
1309               BEQ_FM<20>, ISA_MIPS2_NOT_32R6_64R6;
1310 def BNE     : MMRel, CBranch<"bne", brtarget, setne, GPR32Opnd>, BEQ_FM<5>;
1311 def BNEL    : MMRel, CBranch<"bnel", brtarget, setne, GPR32Opnd, 0>,
1312               BEQ_FM<21>, ISA_MIPS2_NOT_32R6_64R6;
1313 def BGEZ    : MMRel, CBranchZero<"bgez", brtarget, setge, GPR32Opnd>,
1314               BGEZ_FM<1, 1>;
1315 def BGEZL   : MMRel, CBranchZero<"bgezl", brtarget, setge, GPR32Opnd, 0>,
1316               BGEZ_FM<1, 3>, ISA_MIPS2_NOT_32R6_64R6;
1317 def BGTZ    : MMRel, CBranchZero<"bgtz", brtarget, setgt, GPR32Opnd>,
1318               BGEZ_FM<7, 0>;
1319 def BGTZL   : MMRel, CBranchZero<"bgtzl", brtarget, setgt, GPR32Opnd, 0>,
1320               BGEZ_FM<23, 0>, ISA_MIPS2_NOT_32R6_64R6;
1321 def BLEZ    : MMRel, CBranchZero<"blez", brtarget, setle, GPR32Opnd>,
1322               BGEZ_FM<6, 0>;
1323 def BLEZL   : MMRel, CBranchZero<"blezl", brtarget, setle, GPR32Opnd, 0>,
1324               BGEZ_FM<22, 0>, ISA_MIPS2_NOT_32R6_64R6;
1325 def BLTZ    : MMRel, CBranchZero<"bltz", brtarget, setlt, GPR32Opnd>,
1326               BGEZ_FM<1, 0>;
1327 def BLTZL   : MMRel, CBranchZero<"bltzl", brtarget, setlt, GPR32Opnd, 0>,
1328               BGEZ_FM<1, 2>, ISA_MIPS2_NOT_32R6_64R6;
1329 def B       : UncondBranch<BEQ>;
1330
1331 def JAL  : MMRel, JumpLink<"jal", calltarget>, FJ<3>;
1332 let AdditionalPredicates = [NotInMicroMips] in {
1333   def JALR : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
1334   def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
1335 }
1336
1337 def JALX : MMRel, JumpLink<"jalx", calltarget>, FJ<0x1D>,
1338            ISA_MIPS32_NOT_32R6_64R6;
1339 def BGEZAL : MMRel, BGEZAL_FT<"bgezal", brtarget, GPR32Opnd>, BGEZAL_FM<0x11>,
1340              ISA_MIPS1_NOT_32R6_64R6;
1341 def BGEZALL : MMRel, BGEZAL_FT<"bgezall", brtarget, GPR32Opnd, 0>,
1342               BGEZAL_FM<0x13>, ISA_MIPS2_NOT_32R6_64R6;
1343 def BLTZAL : MMRel, BGEZAL_FT<"bltzal", brtarget, GPR32Opnd>, BGEZAL_FM<0x10>,
1344              ISA_MIPS1_NOT_32R6_64R6;
1345 def BLTZALL : MMRel, BGEZAL_FT<"bltzall", brtarget, GPR32Opnd, 0>,
1346               BGEZAL_FM<0x12>, ISA_MIPS2_NOT_32R6_64R6;
1347 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
1348 def TAILCALL : TailCall<J>;
1349 def TAILCALL_R : TailCallReg<GPR32Opnd, JR>;
1350
1351 // Indirect branches are matched as PseudoIndirectBranch/PseudoIndirectBranch64
1352 // then are expanded to JR, JR64, JALR, or JALR64 depending on the ISA.
1353 class PseudoIndirectBranchBase<RegisterOperand RO> :
1354     MipsPseudo<(outs), (ins RO:$rs), [(brind RO:$rs)], IIBranch> {
1355   let isTerminator=1;
1356   let isBarrier=1;
1357   let hasDelaySlot = 1;
1358   let isBranch = 1;
1359   let isIndirectBranch = 1;
1360 }
1361
1362 def PseudoIndirectBranch : PseudoIndirectBranchBase<GPR32Opnd>;
1363
1364 // Return instructions are matched as a RetRA instruction, then ar expanded
1365 // into PseudoReturn/PseudoReturn64 after register allocation. Finally,
1366 // MipsAsmPrinter expands this into JR, JR64, JALR, or JALR64 depending on the
1367 // ISA.
1368 class PseudoReturnBase<RegisterOperand RO> : MipsPseudo<(outs), (ins RO:$rs),
1369                                                         [], IIBranch> {
1370   let isTerminator = 1;
1371   let isBarrier = 1;
1372   let hasDelaySlot = 1;
1373   let isReturn = 1;
1374   let isCodeGenOnly = 1;
1375   let hasCtrlDep = 1;
1376   let hasExtraSrcRegAllocReq = 1;
1377 }
1378
1379 def PseudoReturn : PseudoReturnBase<GPR32Opnd>;
1380
1381 // Exception handling related node and instructions.
1382 // The conversion sequence is:
1383 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1384 // MIPSeh_return -> (stack change + indirect branch)
1385 //
1386 // MIPSeh_return takes the place of regular return instruction
1387 // but takes two arguments (V1, V0) which are used for storing
1388 // the offset and return address respectively.
1389 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1390
1391 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1392                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1393
1394 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1395   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1396                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1397   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1398                                                 GPR64:$dst),
1399                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1400 }
1401
1402 /// Multiply and Divide Instructions.
1403 def MULT  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
1404             MULT_FM<0, 0x18>, ISA_MIPS1_NOT_32R6_64R6;
1405 def MULTu : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
1406             MULT_FM<0, 0x19>, ISA_MIPS1_NOT_32R6_64R6;
1407 def SDIV  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
1408             MULT_FM<0, 0x1a>, ISA_MIPS1_NOT_32R6_64R6;
1409 def UDIV  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
1410             MULT_FM<0, 0x1b>, ISA_MIPS1_NOT_32R6_64R6;
1411
1412 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>,
1413            ISA_MIPS1_NOT_32R6_64R6;
1414 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>,
1415            ISA_MIPS1_NOT_32R6_64R6;
1416 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1417     AdditionalPredicates = [NotInMicroMips] in {
1418 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>, MFLO_FM<0x10>,
1419            ISA_MIPS1_NOT_32R6_64R6;
1420 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>, MFLO_FM<0x12>,
1421            ISA_MIPS1_NOT_32R6_64R6;
1422 }
1423
1424 /// Sign Ext In Register Instructions.
1425 def SEB : MMRel, StdMMR6Rel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
1426           SEB_FM<0x10, 0x20>, ISA_MIPS32R2;
1427 def SEH : MMRel, StdMMR6Rel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
1428           SEB_FM<0x18, 0x20>, ISA_MIPS32R2;
1429
1430 /// Count Leading
1431 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>,
1432           ISA_MIPS32_NOT_32R6_64R6;
1433 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>,
1434           ISA_MIPS32_NOT_32R6_64R6;
1435
1436 /// Word Swap Bytes Within Halfwords
1437 def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM<2, 0x20>, ISA_MIPS32R2;
1438
1439 /// No operation.
1440 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1441
1442 // FrameIndexes are legalized when they are operands from load/store
1443 // instructions. The same not happens for stack address copies, so an
1444 // add op with mem ComplexPattern is used and the stack address copy
1445 // can be matched. It's similar to Sparc LEA_ADDRi
1446 def LEA_ADDiu : MMRel, EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1447
1448 // MADD*/MSUB*
1449 def MADD  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM<0x1c, 0>,
1450             ISA_MIPS32_NOT_32R6_64R6;
1451 def MADDU : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM<0x1c, 1>,
1452             ISA_MIPS32_NOT_32R6_64R6;
1453 def MSUB  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM<0x1c, 4>,
1454             ISA_MIPS32_NOT_32R6_64R6;
1455 def MSUBU : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM<0x1c, 5>,
1456             ISA_MIPS32_NOT_32R6_64R6;
1457
1458 let AdditionalPredicates = [NotDSP] in {
1459 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, II_MULT>,
1460                   ISA_MIPS1_NOT_32R6_64R6;
1461 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, II_MULTU>,
1462                   ISA_MIPS1_NOT_32R6_64R6;
1463 def PseudoMFHI : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>, ISA_MIPS1_NOT_32R6_64R6;
1464 def PseudoMFLO : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>, ISA_MIPS1_NOT_32R6_64R6;
1465 def PseudoMTLOHI : PseudoMTLOHI<ACC64, GPR32>, ISA_MIPS1_NOT_32R6_64R6;
1466 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd, II_MADD>,
1467                   ISA_MIPS32_NOT_32R6_64R6;
1468 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu, II_MADDU>,
1469                   ISA_MIPS32_NOT_32R6_64R6;
1470 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub, II_MSUB>,
1471                   ISA_MIPS32_NOT_32R6_64R6;
1472 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu, II_MSUBU>,
1473                   ISA_MIPS32_NOT_32R6_64R6;
1474 }
1475
1476 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, II_DIV,
1477                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1478 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, II_DIVU,
1479                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1480
1481 def RDHWR : MMRel, ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1482
1483 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1484 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1485
1486 /// Move Control Registers From/To CPU Registers
1487 def MFC0 : MFC3OP<"mfc0", GPR32Opnd>, MFC3OP_FM<0x10, 0>, ISA_MIPS32;
1488 def MTC0 : MFC3OP<"mtc0", GPR32Opnd>, MFC3OP_FM<0x10, 4>, ISA_MIPS32;
1489 def MFC2 : MFC3OP<"mfc2", GPR32Opnd>, MFC3OP_FM<0x12, 0>;
1490 def MTC2 : MFC3OP<"mtc2", GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1491
1492 class Barrier<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1493                                       FrmOther, asmstr>;
1494 def SSNOP : MMRel, Barrier<"ssnop">, BARRIER_FM<1>;
1495 def EHB : MMRel, Barrier<"ehb">, BARRIER_FM<3>;
1496 def PAUSE : MMRel, Barrier<"pause">, BARRIER_FM<5>, ISA_MIPS32R2;
1497
1498 // JR_HB and JALR_HB are defined here using the new style naming
1499 // scheme because some of this code is shared with Mips32r6InstrInfo.td
1500 // and because of that it doesn't follow the naming convention of the
1501 // rest of the file. To avoid a mixture of old vs new style, the new
1502 // style was chosen.
1503 class JR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1504   dag OutOperandList = (outs);
1505   dag InOperandList = (ins GPROpnd:$rs);
1506   string AsmString = !strconcat(instr_asm, "\t$rs");
1507   list<dag> Pattern = [];
1508 }
1509
1510 class JALR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1511   dag OutOperandList = (outs GPROpnd:$rd);
1512   dag InOperandList = (ins GPROpnd:$rs);
1513   string AsmString = !strconcat(instr_asm, "\t$rd, $rs");
1514   list<dag> Pattern = [];
1515 }
1516
1517 class JR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1518                    JR_HB_DESC_BASE<"jr.hb", GPR32Opnd> {
1519   let isBranch=1;
1520   let isIndirectBranch=1;
1521   let hasDelaySlot=1;
1522   let isTerminator=1;
1523   let isBarrier=1;
1524 }
1525
1526 class JALR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1527                      JALR_HB_DESC_BASE<"jalr.hb", GPR32Opnd> {
1528   let isIndirectBranch=1;
1529   let hasDelaySlot=1;
1530 }
1531
1532 class JR_HB_ENC : JR_HB_FM<8>;
1533 class JALR_HB_ENC : JALR_HB_FM<9>;
1534
1535 def JR_HB : JR_HB_DESC, JR_HB_ENC, ISA_MIPS32_NOT_32R6_64R6;
1536 def JALR_HB : JALR_HB_DESC, JALR_HB_ENC, ISA_MIPS32;
1537
1538 class TLB<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1539                                       FrmOther, asmstr>;
1540 def TLBP : MMRel, TLB<"tlbp">, COP0_TLB_FM<0x08>;
1541 def TLBR : MMRel, TLB<"tlbr">, COP0_TLB_FM<0x01>;
1542 def TLBWI : MMRel, TLB<"tlbwi">, COP0_TLB_FM<0x02>;
1543 def TLBWR : MMRel, TLB<"tlbwr">, COP0_TLB_FM<0x06>;
1544
1545 class CacheOp<string instr_asm, Operand MemOpnd> :
1546     InstSE<(outs), (ins  MemOpnd:$addr, uimm5:$hint),
1547            !strconcat(instr_asm, "\t$hint, $addr"), [], NoItinerary, FrmOther,
1548            instr_asm> {
1549   let DecoderMethod = "DecodeCacheOp";
1550 }
1551
1552 def CACHE : MMRel, CacheOp<"cache", mem>, CACHEOP_FM<0b101111>,
1553             INSN_MIPS3_32_NOT_32R6_64R6;
1554 def PREF :  MMRel, CacheOp<"pref", mem>, CACHEOP_FM<0b110011>,
1555             INSN_MIPS3_32_NOT_32R6_64R6;
1556
1557 //===----------------------------------------------------------------------===//
1558 // Instruction aliases
1559 //===----------------------------------------------------------------------===//
1560 def : MipsInstAlias<"move $dst, $src",
1561                     (ADDu GPR32Opnd:$dst, GPR32Opnd:$src,ZERO), 1>,
1562       GPR_32 {
1563   let AdditionalPredicates = [NotInMicroMips];
1564 }
1565 def : MipsInstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>,
1566       ISA_MIPS1_NOT_32R6_64R6;
1567 def : MipsInstAlias<"addu $rs, $rt, $imm",
1568                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1569 def : MipsInstAlias<"addu $rs, $imm",
1570                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>;
1571 def : MipsInstAlias<"add $rs, $rt, $imm",
1572                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>,
1573                     ISA_MIPS1_NOT_32R6_64R6;
1574 def : MipsInstAlias<"add $rs, $imm",
1575                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>,
1576                     ISA_MIPS1_NOT_32R6_64R6;
1577 def : MipsInstAlias<"and $rs, $rt, $imm",
1578                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1579 def : MipsInstAlias<"and $rs, $imm",
1580                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>;
1581 def : MipsInstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1582 let Predicates = [NotInMicroMips] in {
1583 def : MipsInstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1584 }
1585 def : MipsInstAlias<"jalr.hb $rs", (JALR_HB RA, GPR32Opnd:$rs), 1>, ISA_MIPS32;
1586 def : MipsInstAlias<"not $rt, $rs",
1587                     (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1588 def : MipsInstAlias<"neg $rt, $rs",
1589                     (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1590 def : MipsInstAlias<"negu $rt",
1591                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rt), 0>;
1592 def : MipsInstAlias<"negu $rt, $rs",
1593                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1594 def : MipsInstAlias<"slt $rs, $rt, $imm",
1595                     (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1596 def : MipsInstAlias<"sltu $rt, $rs, $imm",
1597                     (SLTiu GPR32Opnd:$rt, GPR32Opnd:$rs, simm16:$imm), 0>;
1598 def : MipsInstAlias<"xor $rs, $rt, $imm",
1599                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1600 def : MipsInstAlias<"xor $rs, $imm",
1601                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rs, uimm16:$imm), 0>;
1602 def : MipsInstAlias<"or $rs, $rt, $imm",
1603                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1604 def : MipsInstAlias<"or $rs, $imm",
1605                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rs, uimm16:$imm), 0>;
1606 def : MipsInstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1607 def : MipsInstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1608 def : MipsInstAlias<"mtc0 $rt, $rd", (MTC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1609 def : MipsInstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1610 def : MipsInstAlias<"mtc2 $rt, $rd", (MTC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1611 let AdditionalPredicates = [NotInMicroMips] in {
1612 def : MipsInstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1613 }
1614 def : MipsInstAlias<"bnez $rs,$offset",
1615                     (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1616 def : MipsInstAlias<"bnezl $rs,$offset",
1617                     (BNEL GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1618 def : MipsInstAlias<"beqz $rs,$offset",
1619                     (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1620 def : MipsInstAlias<"beqzl $rs,$offset",
1621                     (BEQL GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1622 def : MipsInstAlias<"syscall", (SYSCALL 0), 1>;
1623
1624 def : MipsInstAlias<"break", (BREAK 0, 0), 1>;
1625 def : MipsInstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1626 def : MipsInstAlias<"ei", (EI ZERO), 1>, ISA_MIPS32R2;
1627 def : MipsInstAlias<"di", (DI ZERO), 1>, ISA_MIPS32R2;
1628
1629 def : MipsInstAlias<"teq $rs, $rt",
1630                     (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1631 def : MipsInstAlias<"tge $rs, $rt",
1632                     (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1633 def : MipsInstAlias<"tgeu $rs, $rt",
1634                     (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1635 def : MipsInstAlias<"tlt $rs, $rt",
1636                     (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1637 def : MipsInstAlias<"tltu $rs, $rt",
1638                     (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1639 def : MipsInstAlias<"tne $rs, $rt",
1640                     (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1641
1642 def  : MipsInstAlias<"sll $rd, $rt, $rs",
1643                      (SLLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1644 def : MipsInstAlias<"sub, $rd, $rs, $imm",
1645                     (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs,
1646                           InvertedImOperand:$imm), 0>, ISA_MIPS1_NOT_32R6_64R6;
1647 def : MipsInstAlias<"sub $rs, $imm",
1648                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, InvertedImOperand:$imm),
1649                     0>, ISA_MIPS1_NOT_32R6_64R6;
1650 def : MipsInstAlias<"subu, $rd, $rs, $imm",
1651                     (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs,
1652                            InvertedImOperand:$imm), 0>;
1653 def : MipsInstAlias<"subu $rs, $imm", (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs,
1654                                              InvertedImOperand:$imm), 0>;
1655 def : MipsInstAlias<"sra $rd, $rt, $rs",
1656                     (SRAV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1657 def : MipsInstAlias<"srl $rd, $rt, $rs",
1658                     (SRLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1659 def : MipsInstAlias<"sdbbp", (SDBBP 0)>, ISA_MIPS32_NOT_32R6_64R6;
1660 def : MipsInstAlias<"sync",
1661                     (SYNC 0), 1>, ISA_MIPS2;
1662 //===----------------------------------------------------------------------===//
1663 // Assembler Pseudo Instructions
1664 //===----------------------------------------------------------------------===//
1665
1666 class LoadImmediate32<string instr_asm, Operand Od, RegisterOperand RO> :
1667   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1668                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1669 def LoadImm32 : LoadImmediate32<"li", uimm5, GPR32Opnd>;
1670
1671 class LoadAddressFromReg32<string instr_asm, Operand MemOpnd,
1672                            RegisterOperand RO> :
1673   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1674                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1675 def LoadAddrReg32 : LoadAddressFromReg32<"la", mem, GPR32Opnd>;
1676
1677 class LoadAddressFromImm32<string instr_asm, Operand Od, RegisterOperand RO> :
1678   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1679                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1680 def LoadAddrImm32 : LoadAddressFromImm32<"la", uimm5, GPR32Opnd>;
1681
1682 def JalTwoReg : MipsAsmPseudoInst<(outs GPR32Opnd:$rd), (ins GPR32Opnd:$rs),
1683                       "jal\t$rd, $rs"> ;
1684 def JalOneReg : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs),
1685                       "jal\t$rs"> ;
1686
1687 let hasDelaySlot = 1 in {
1688 def BneImm : MipsAsmPseudoInst<(outs GPR32Opnd:$rt),
1689                                (ins imm64:$imm64, brtarget:$offset),
1690                                "bne\t$rt, $imm64, $offset">;
1691 def BeqImm : MipsAsmPseudoInst<(outs GPR32Opnd:$rt),
1692                                (ins imm64:$imm64, brtarget:$offset),
1693                                "beq\t$rt, $imm64, $offset">;
1694
1695 class CondBranchPseudo<string instr_asm> :
1696   MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt,
1697                                  brtarget:$offset),
1698                     !strconcat(instr_asm, "\t$rs, $rt, $offset")>;
1699 }
1700
1701 def BLT : CondBranchPseudo<"blt">;
1702 def BLE : CondBranchPseudo<"ble">;
1703 def BGE : CondBranchPseudo<"bge">;
1704 def BGT : CondBranchPseudo<"bgt">;
1705 def BLTU : CondBranchPseudo<"bltu">;
1706 def BLEU : CondBranchPseudo<"bleu">;
1707 def BGEU : CondBranchPseudo<"bgeu">;
1708 def BGTU : CondBranchPseudo<"bgtu">;
1709
1710 //===----------------------------------------------------------------------===//
1711 //  Arbitrary patterns that map to one or more instructions
1712 //===----------------------------------------------------------------------===//
1713
1714 // Load/store pattern templates.
1715 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1716   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1717
1718 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1719   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1720
1721 // Small immediates
1722 let AdditionalPredicates = [NotInMicroMips] in {
1723 def : MipsPat<(i32 immSExt16:$in),
1724               (ADDiu ZERO, imm:$in)>;
1725 def : MipsPat<(i32 immZExt16:$in),
1726               (ORi ZERO, imm:$in)>;
1727 }
1728 def : MipsPat<(i32 immLow16Zero:$in),
1729               (LUi (HI16 imm:$in))>;
1730
1731 // Arbitrary immediates
1732 def : MipsPat<(i32 imm:$imm),
1733           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1734
1735 // Carry MipsPatterns
1736 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1737               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1738 let AdditionalPredicates = [NotDSP] in {
1739   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1740                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1741   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1742                 (ADDiu GPR32:$src, imm:$imm)>;
1743 }
1744
1745 // Support multiplication for pre-Mips32 targets that don't have
1746 // the MUL instruction.
1747 def : MipsPat<(mul GPR32:$lhs, GPR32:$rhs),
1748               (PseudoMFLO (PseudoMULT GPR32:$lhs, GPR32:$rhs))>,
1749       ISA_MIPS1_NOT_32R6_64R6;
1750
1751 // SYNC
1752 def : MipsPat<(MipsSync (i32 immz)),
1753               (SYNC 0)>, ISA_MIPS2;
1754
1755 // Call
1756 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1757               (JAL tglobaladdr:$dst)>;
1758 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1759               (JAL texternalsym:$dst)>;
1760 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1761 //              (JALR GPR32:$dst)>;
1762
1763 // Tail call
1764 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1765               (TAILCALL tglobaladdr:$dst)>;
1766 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1767               (TAILCALL texternalsym:$dst)>;
1768 // hi/lo relocs
1769 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1770 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1771 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1772 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1773 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1774 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1775
1776 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1777 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1778 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1779 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1780 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1781 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1782
1783 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1784               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1785 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1786               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1787 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1788               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1789 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1790               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1791 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1792               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1793
1794 // gp_rel relocs
1795 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1796               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1797 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1798               (ADDiu GPR32:$gp, tconstpool:$in)>;
1799
1800 // wrapper_pic
1801 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1802       MipsPat<(MipsWrapper RC:$gp, node:$in),
1803               (ADDiuOp RC:$gp, node:$in)>;
1804
1805 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
1806 def : WrapperPat<tconstpool, ADDiu, GPR32>;
1807 def : WrapperPat<texternalsym, ADDiu, GPR32>;
1808 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
1809 def : WrapperPat<tjumptable, ADDiu, GPR32>;
1810 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
1811
1812 let AdditionalPredicates = [NotInMicroMips] in {
1813 // Mips does not have "not", so we expand our way
1814 def : MipsPat<(not GPR32:$in),
1815               (NOR GPR32Opnd:$in, ZERO)>;
1816 }
1817
1818 // extended loads
1819 def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1820 def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1821 def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1822
1823 // peepholes
1824 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1825
1826 // brcond patterns
1827 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1828                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1829                       Instruction SLTiuOp, Register ZEROReg> {
1830 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1831               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1832 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1833               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1834
1835 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1836               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1837 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1838               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1839 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1840               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1841 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1842               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1843 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1844               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1845 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1846               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1847
1848 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1849               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1850 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1851               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1852
1853 def : MipsPat<(brcond RC:$cond, bb:$dst),
1854               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1855 }
1856
1857 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1858
1859 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1860               (BLEZ i32:$lhs, bb:$dst)>;
1861 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1862               (BGEZ i32:$lhs, bb:$dst)>;
1863
1864 // setcc patterns
1865 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1866                      Instruction SLTuOp, Register ZEROReg> {
1867   def : MipsPat<(seteq RC:$lhs, 0),
1868                 (SLTiuOp RC:$lhs, 1)>;
1869   def : MipsPat<(setne RC:$lhs, 0),
1870                 (SLTuOp ZEROReg, RC:$lhs)>;
1871   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1872                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1873   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1874                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1875 }
1876
1877 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1878   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1879                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1880   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1881                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1882 }
1883
1884 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1885   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1886                 (SLTOp RC:$rhs, RC:$lhs)>;
1887   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1888                 (SLTuOp RC:$rhs, RC:$lhs)>;
1889 }
1890
1891 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1892   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1893                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1894   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1895                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1896 }
1897
1898 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1899                         Instruction SLTiuOp> {
1900   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1901                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1902   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1903                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1904 }
1905
1906 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
1907 defm : SetlePats<GPR32, SLT, SLTu>;
1908 defm : SetgtPats<GPR32, SLT, SLTu>;
1909 defm : SetgePats<GPR32, SLT, SLTu>;
1910 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
1911
1912 // bswap pattern
1913 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
1914
1915 // Load halfword/word patterns.
1916 let AddedComplexity = 40 in {
1917   def : LoadRegImmPat<LBu, i32, zextloadi8>;
1918   def : LoadRegImmPat<LH, i32, sextloadi16>;
1919   let AdditionalPredicates = [NotInMicroMips] in {
1920   def : LoadRegImmPat<LW, i32, load>;
1921   }
1922 }
1923
1924 //===----------------------------------------------------------------------===//
1925 // Floating Point Support
1926 //===----------------------------------------------------------------------===//
1927
1928 include "MipsInstrFPU.td"
1929 include "Mips64InstrInfo.td"
1930 include "MipsCondMov.td"
1931
1932 include "Mips32r6InstrInfo.td"
1933 include "Mips64r6InstrInfo.td"
1934
1935 //
1936 // Mips16
1937
1938 include "Mips16InstrFormats.td"
1939 include "Mips16InstrInfo.td"
1940
1941 // DSP
1942 include "MipsDSPInstrFormats.td"
1943 include "MipsDSPInstrInfo.td"
1944
1945 // MSA
1946 include "MipsMSAInstrFormats.td"
1947 include "MipsMSAInstrInfo.td"
1948
1949 // Micromips
1950 include "MicroMipsInstrFormats.td"
1951 include "MicroMipsInstrInfo.td"
1952 include "MicroMipsInstrFPU.td"
1953
1954 // Micromips r6
1955 include "MicroMips32r6InstrFormats.td"
1956 include "MicroMips32r6InstrInfo.td"