lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MFLOHI : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisVT<1, untyped>]>;
  27 def SDT_MTLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  28                                       SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  29 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  30                                     SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  32                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  33                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  34 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  35
  36 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  37
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Tail call
  56 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  57                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  58
  59 // Hi and Lo nodes are used to handle global addresses. Used on
  60 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  61 // static model. (nothing to do with Mips Registers Hi and Lo)
  62 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  63 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  64 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  65
  66 // TlsGd node is used to handle General Dynamic TLS
  67 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  68
  69 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  70 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  71 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  72
  73 // Thread pointer
  74 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  75
  76 // Return
  77 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  78                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  79
  80 // These are target-independent nodes, but have target-specific formats.
  81 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  82                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  83 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  84                            [SDNPHasChain, SDNPSideEffect,
  85                             SDNPOptInGlue, SDNPOutGlue]>;
  86
  87 // Nodes used to extract LO/HI registers.
  88 def MipsMFHI : SDNode<"MipsISD::MFHI", SDT_MFLOHI>;
  89 def MipsMFLO : SDNode<"MipsISD::MFLO", SDT_MFLOHI>;
  90
  91 // Node used to insert 32-bit integers to LOHI register pair.
  92 def MipsMTLOHI : SDNode<"MipsISD::MTLOHI", SDT_MTLOHI>;
  93
  94 // Mult nodes.
  95 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  96 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  97
  98 // MAdd*/MSub* nodes
  99 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 100 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 101 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 102 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 103
 104 // DivRem(u) nodes
 105 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 106 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 107 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 108                            [SDNPOutGlue]>;
 109 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 110                            [SDNPOutGlue]>;
 111
 112 // Target constant nodes that are not part of any isel patterns and remain
 113 // unchanged can cause instructions with illegal operands to be emitted.
 114 // Wrapper node patterns give the instruction selector a chance to replace
 115 // target constant nodes that would otherwise remain unchanged with ADDiu
 116 // nodes. Without these wrapper node patterns, the following conditional move
 117 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 118 // compiled:
 119 //  movn  %got(d)($gp), %got(c)($gp), $4
 120 // This instruction is illegal since movn can take only register operands.
 121
 122 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 123
 124 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 125
 126 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 127 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 128
 129 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 130                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 131 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 132                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 133 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 134                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 135 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 136                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 137 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 138                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 139 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 140                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 141 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 142                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 143 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 144                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 145
 146 //===----------------------------------------------------------------------===//
 147 // Mips Instruction Predicate Definitions.
 148 //===----------------------------------------------------------------------===//
 149 def HasMips2     :    Predicate<"Subtarget.hasMips2()">,
 150                       AssemblerPredicate<"FeatureMips2">;
 151 def HasMips3_32  :    Predicate<"Subtarget.hasMips3_32()">,
 152                       AssemblerPredicate<"FeatureMips3_32">;
 153 def HasMips3_32r2 :   Predicate<"Subtarget.hasMips3_32r2()">,
 154                       AssemblerPredicate<"FeatureMips3_32r2">;
 155 def HasMips3     :    Predicate<"Subtarget.hasMips3()">,
 156                       AssemblerPredicate<"FeatureMips3">;
 157 def HasMips4_32  :    Predicate<"Subtarget.hasMips4_32()">,
 158                       AssemblerPredicate<"FeatureMips4_32">;
 159 def HasMips4_32r2 :   Predicate<"Subtarget.hasMips4_32r2()">,
 160                       AssemblerPredicate<"FeatureMips4_32r2">;
 161 def HasMips5_32r2 :   Predicate<"Subtarget.hasMips5_32r2()">,
 162                       AssemblerPredicate<"FeatureMips5_32r2">;
 163 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 164                       AssemblerPredicate<"FeatureMips32">;
 165 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 166                       AssemblerPredicate<"FeatureMips32r2">;
 167 def HasMips32r6  :    Predicate<"Subtarget.hasMips32r6()">,
 168                       AssemblerPredicate<"FeatureMips32r6">;
 169 def NotMips32r6  :    Predicate<"!Subtarget.hasMips32r6()">,
 170                       AssemblerPredicate<"!FeatureMips32r6">;
 171 def IsGP64bit    :    Predicate<"Subtarget.isGP64bit()">,
 172                       AssemblerPredicate<"FeatureGP64Bit">;
 173 def IsGP32bit    :    Predicate<"!Subtarget.isGP64bit()">,
 174                       AssemblerPredicate<"!FeatureGP64Bit">;
 175 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 176                       AssemblerPredicate<"FeatureMips64">;
 177 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 178                       AssemblerPredicate<"FeatureMips64r2">;
 179 def HasMips64r6  :    Predicate<"Subtarget.hasMips64r6()">,
 180                       AssemblerPredicate<"FeatureMips64r6">;
 181 def NotMips64r6  :    Predicate<"!Subtarget.hasMips64r6()">,
 182                       AssemblerPredicate<"!FeatureMips64r6">;
 183 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 184                       AssemblerPredicate<"FeatureN64">;
 185 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 186                       AssemblerPredicate<"FeatureMips16">;
 187 def HasCnMips    :    Predicate<"Subtarget.hasCnMips()">,
 188                       AssemblerPredicate<"FeatureCnMips">;
 189 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 190                       AssemblerPredicate<"FeatureMips32">;
 191 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 192                       AssemblerPredicate<"FeatureMips32">;
 193 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">;
 194 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
 195                       AssemblerPredicate<"!FeatureMips16">;
 196 def NotDSP :          Predicate<"!Subtarget.hasDSP()">;
 197 def InMicroMips    :  Predicate<"Subtarget.inMicroMipsMode()">,
 198                       AssemblerPredicate<"FeatureMicroMips">;
 199 def NotInMicroMips :  Predicate<"!Subtarget.inMicroMipsMode()">,
 200                       AssemblerPredicate<"!FeatureMicroMips">;
 201 def IsLE           :  Predicate<"Subtarget.isLittle()">;
 202 def IsBE           :  Predicate<"!Subtarget.isLittle()">;
 203 def IsNotNaCl    :    Predicate<"!Subtarget.isTargetNaCl()">;
 204
 205 //===----------------------------------------------------------------------===//
 206 // Mips GPR size adjectives.
 207 // They are mutually exclusive.
 208 //===----------------------------------------------------------------------===//
 209
 210 class GPR_32 { list<Predicate> GPRPredicates = [IsGP32bit]; }
 211 class GPR_64 { list<Predicate> GPRPredicates = [IsGP64bit]; }
 212
 213 //===----------------------------------------------------------------------===//
 214 // Mips ISA/ASE membership and instruction group membership adjectives.
 215 // They are mutually exclusive.
 216 //===----------------------------------------------------------------------===//
 217
 218 // FIXME: I'd prefer to use additive predicates to build the instruction sets
 219 //        but we are short on assembler feature bits at the moment. Using a
 220 //        subtractive predicate will hopefully keep us under the 32 predicate
 221 //        limit long enough to develop an alternative way to handle P1||P2
 222 //        predicates.
 223 class ISA_MIPS1_NOT_32R6_64R6 {
 224   list<Predicate> InsnPredicates = [NotMips32r6, NotMips64r6];
 225 }
 226 class ISA_MIPS2    { list<Predicate> InsnPredicates = [HasMips2]; }
 227 class ISA_MIPS2_NOT_32R6_64R6 {
 228   list<Predicate> InsnPredicates = [HasMips2, NotMips32r6, NotMips64r6];
 229 }
 230 class ISA_MIPS3    { list<Predicate> InsnPredicates = [HasMips3]; }
 231 class ISA_MIPS3_NOT_32R6_64R6 {
 232   list<Predicate> InsnPredicates = [HasMips3, NotMips32r6, NotMips64r6];
 233 }
 234 class ISA_MIPS32   { list<Predicate> InsnPredicates = [HasMips32]; }
 235 class ISA_MIPS32_NOT_32R6_64R6 {
 236   list<Predicate> InsnPredicates = [HasMips32, NotMips32r6, NotMips64r6];
 237 }
 238 class ISA_MIPS32R2 { list<Predicate> InsnPredicates = [HasMips32r2]; }
 239 class ISA_MIPS32R2_NOT_32R6_64R6 {
 240   list<Predicate> InsnPredicates = [HasMips32r2, NotMips32r6, NotMips64r6];
 241 }
 242 class ISA_MIPS64   { list<Predicate> InsnPredicates = [HasMips64]; }
 243 class ISA_MIPS64R2 { list<Predicate> InsnPredicates = [HasMips64r2]; }
 244 class ISA_MIPS32R6 { list<Predicate> InsnPredicates = [HasMips32r6]; }
 245 class ISA_MIPS64R6 { list<Predicate> InsnPredicates = [HasMips64r6]; }
 246
 247 // The portions of MIPS-III that were also added to MIPS32
 248 class INSN_MIPS3_32 { list<Predicate> InsnPredicates = [HasMips3_32]; }
 249
 250 // The portions of MIPS-III that were also added to MIPS32
 251 class INSN_MIPS3_32R2 { list<Predicate> InsnPredicates = [HasMips3_32r2]; }
 252
 253 // The portions of MIPS-IV that were also added to MIPS32
 254 class INSN_MIPS4_32 { list<Predicate> InsnPredicates = [HasMips4_32]; }
 255
 256 // The portions of MIPS-IV that were also added to MIPS32R2
 257 class INSN_MIPS4_32R2 { list<Predicate> InsnPredicates = [HasMips4_32r2]; }
 258
 259 // The portions of MIPS-V that were also added to MIPS32R2
 260 class INSN_MIPS5_32R2 { list<Predicate> InsnPredicates = [HasMips5_32r2]; }
 261
 262 //===----------------------------------------------------------------------===//
 263
 264 class MipsPat<dag pattern, dag result> : Pat<pattern, result>, PredicateControl {
 265   let EncodingPredicates = [HasStdEnc];
 266 }
 267
 268 class MipsInstAlias<string Asm, dag Result, bit Emit = 0b1> :
 269   InstAlias<Asm, Result, Emit>, PredicateControl;
 270
 271 class IsCommutable {
 272   bit isCommutable = 1;
 273 }
 274
 275 class IsBranch {
 276   bit isBranch = 1;
 277 }
 278
 279 class IsReturn {
 280   bit isReturn = 1;
 281 }
 282
 283 class IsCall {
 284   bit isCall = 1;
 285 }
 286
 287 class IsTailCall {
 288   bit isCall = 1;
 289   bit isTerminator = 1;
 290   bit isReturn = 1;
 291   bit isBarrier = 1;
 292   bit hasExtraSrcRegAllocReq = 1;
 293   bit isCodeGenOnly = 1;
 294 }
 295
 296 class IsAsCheapAsAMove {
 297   bit isAsCheapAsAMove = 1;
 298 }
 299
 300 class NeverHasSideEffects {
 301   bit neverHasSideEffects = 1;
 302 }
 303
 304 //===----------------------------------------------------------------------===//
 305 // Instruction format superclass
 306 //===----------------------------------------------------------------------===//
 307
 308 include "MipsInstrFormats.td"
 309
 310 //===----------------------------------------------------------------------===//
 311 // Mips Operand, Complex Patterns and Transformations Definitions.
 312 //===----------------------------------------------------------------------===//
 313
 314 def MipsJumpTargetAsmOperand : AsmOperandClass {
 315   let Name = "JumpTarget";
 316   let ParserMethod = "ParseJumpTarget";
 317   let PredicateMethod = "isImm";
 318   let RenderMethod = "addImmOperands";
 319 }
 320
 321 // Instruction operand types
 322 def jmptarget   : Operand<OtherVT> {
 323   let EncoderMethod = "getJumpTargetOpValue";
 324   let ParserMatchClass = MipsJumpTargetAsmOperand;
 325 }
 326 def brtarget    : Operand<OtherVT> {
 327   let EncoderMethod = "getBranchTargetOpValue";
 328   let OperandType = "OPERAND_PCREL";
 329   let DecoderMethod = "DecodeBranchTarget";
 330   let ParserMatchClass = MipsJumpTargetAsmOperand;
 331 }
 332 def calltarget  : Operand<iPTR> {
 333   let EncoderMethod = "getJumpTargetOpValue";
 334   let ParserMatchClass = MipsJumpTargetAsmOperand;
 335 }
 336
 337 def simm10 : Operand<i32>;
 338
 339 def simm16      : Operand<i32> {
 340   let DecoderMethod= "DecodeSimm16";
 341 }
 342
 343 def simm19_lsl2 : Operand<i32> {
 344   let EncoderMethod = "getSimm19Lsl2Encoding";
 345   let DecoderMethod = "DecodeSimm19Lsl2";
 346 }
 347
 348 def simm18_lsl3 : Operand<i32> {
 349   let EncoderMethod = "getSimm18Lsl3Encoding";
 350   let DecoderMethod = "DecodeSimm18Lsl3";
 351 }
 352
 353 def simm20      : Operand<i32> {
 354 }
 355
 356 def uimm20      : Operand<i32> {
 357 }
 358
 359 def uimm10      : Operand<i32> {
 360 }
 361
 362 def simm16_64   : Operand<i64> {
 363   let DecoderMethod = "DecodeSimm16";
 364 }
 365
 366 // Zero
 367 def uimmz       : Operand<i32> {
 368   let PrintMethod = "printUnsignedImm";
 369 }
 370
 371 // Unsigned Operand
 372 def uimm2 : Operand<i32> {
 373   let PrintMethod = "printUnsignedImm";
 374 }
 375
 376 def uimm3 : Operand<i32> {
 377   let PrintMethod = "printUnsignedImm";
 378 }
 379
 380 def uimm5       : Operand<i32> {
 381   let PrintMethod = "printUnsignedImm";
 382 }
 383
 384 def uimm6 : Operand<i32> {
 385   let PrintMethod = "printUnsignedImm";
 386 }
 387
 388 def uimm16      : Operand<i32> {
 389   let PrintMethod = "printUnsignedImm";
 390 }
 391
 392 def pcrel16      : Operand<i32> {
 393 }
 394
 395 def MipsMemAsmOperand : AsmOperandClass {
 396   let Name = "Mem";
 397   let ParserMethod = "parseMemOperand";
 398 }
 399
 400 def MipsInvertedImmoperand : AsmOperandClass {
 401   let Name = "InvNum";
 402   let RenderMethod = "addImmOperands";
 403   let ParserMethod = "parseInvNum";
 404 }
 405
 406 def InvertedImOperand : Operand<i32> {
 407   let ParserMatchClass = MipsInvertedImmoperand;
 408 }
 409
 410 def InvertedImOperand64 : Operand<i64> {
 411   let ParserMatchClass = MipsInvertedImmoperand;
 412 }
 413
 414 class mem_generic : Operand<iPTR> {
 415   let PrintMethod = "printMemOperand";
 416   let MIOperandInfo = (ops ptr_rc, simm16);
 417   let EncoderMethod = "getMemEncoding";
 418   let ParserMatchClass = MipsMemAsmOperand;
 419   let OperandType = "OPERAND_MEMORY";
 420 }
 421
 422 // Address operand
 423 def mem : mem_generic;
 424
 425 // MSA specific address operand
 426 def mem_msa : mem_generic {
 427   let MIOperandInfo = (ops ptr_rc, simm10);
 428   let EncoderMethod = "getMSAMemEncoding";
 429 }
 430
 431 def mem_ea : Operand<iPTR> {
 432   let PrintMethod = "printMemOperandEA";
 433   let MIOperandInfo = (ops ptr_rc, simm16);
 434   let EncoderMethod = "getMemEncoding";
 435   let OperandType = "OPERAND_MEMORY";
 436 }
 437
 438 def PtrRC : Operand<iPTR> {
 439   let MIOperandInfo = (ops ptr_rc);
 440   let DecoderMethod = "DecodePtrRegisterClass";
 441   let ParserMatchClass = GPR32AsmOperand;
 442 }
 443
 444 // size operand of ext instruction
 445 def size_ext : Operand<i32> {
 446   let EncoderMethod = "getSizeExtEncoding";
 447   let DecoderMethod = "DecodeExtSize";
 448 }
 449
 450 // size operand of ins instruction
 451 def size_ins : Operand<i32> {
 452   let EncoderMethod = "getSizeInsEncoding";
 453   let DecoderMethod = "DecodeInsSize";
 454 }
 455
 456 // Transformation Function - get the lower 16 bits.
 457 def LO16 : SDNodeXForm<imm, [{
 458   return getImm(N, N->getZExtValue() & 0xFFFF);
 459 }]>;
 460
 461 // Transformation Function - get the higher 16 bits.
 462 def HI16 : SDNodeXForm<imm, [{
 463   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 464 }]>;
 465
 466 // Plus 1.
 467 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 468
 469 // Node immediate is zero (e.g. insve.d)
 470 def immz : PatLeaf<(imm), [{ return N->getSExtValue() == 0; }]>;
 471
 472 // Node immediate fits as 16-bit sign extended on target immediate.
 473 // e.g. addi, andi
 474 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 475
 476 // Node immediate fits as 16-bit sign extended on target immediate.
 477 // e.g. addi, andi
 478 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 479
 480 // Node immediate fits as 15-bit sign extended on target immediate.
 481 // e.g. addi, andi
 482 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 483
 484 // Node immediate fits as 16-bit zero extended on target immediate.
 485 // The LO16 param means that only the lower 16 bits of the node
 486 // immediate are caught.
 487 // e.g. addiu, sltiu
 488 def immZExt16  : PatLeaf<(imm), [{
 489   if (N->getValueType(0) == MVT::i32)
 490     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 491   else
 492     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 493 }], LO16>;
 494
 495 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 496 def immLow16Zero : PatLeaf<(imm), [{
 497   int64_t Val = N->getSExtValue();
 498   return isInt<32>(Val) && !(Val & 0xffff);
 499 }]>;
 500
 501 // shamt field must fit in 5 bits.
 502 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 503
 504 // True if (N + 1) fits in 16-bit field.
 505 def immSExt16Plus1 : PatLeaf<(imm), [{
 506   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 507 }]>;
 508
 509 // Mips Address Mode! SDNode frameindex could possibily be a match
 510 // since load and store instructions from stack used it.
 511 def addr :
 512   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 513
 514 def addrRegImm :
 515   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 516
 517 def addrRegReg :
 518   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 519
 520 def addrDefault :
 521   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 522
 523 def addrimm10 : ComplexPattern<iPTR, 2, "selectIntAddrMSA", [frameindex]>;
 524
 525 //===----------------------------------------------------------------------===//
 526 // Instructions specific format
 527 //===----------------------------------------------------------------------===//
 528
 529 // Arithmetic and logical instructions with 3 register operands.
 530 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 531                   InstrItinClass Itin = NoItinerary,
 532                   SDPatternOperator OpNode = null_frag>:
 533   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 534          !strconcat(opstr, "\t$rd, $rs, $rt"),
 535          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 536   let isCommutable = isComm;
 537   let isReMaterializable = 1;
 538   let TwoOperandAliasConstraint = "$rd = $rs";
 539 }
 540
 541 // Arithmetic and logical instructions with 2 register operands.
 542 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 543                   InstrItinClass Itin = NoItinerary,
 544                   SDPatternOperator imm_type = null_frag,
 545                   SDPatternOperator OpNode = null_frag> :
 546   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 547          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 548          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 549          Itin, FrmI, opstr> {
 550   let isReMaterializable = 1;
 551   let TwoOperandAliasConstraint = "$rs = $rt";
 552 }
 553
 554 // Arithmetic Multiply ADD/SUB
 555 class MArithR<string opstr, InstrItinClass itin, bit isComm = 0> :
 556   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 557          !strconcat(opstr, "\t$rs, $rt"), [], itin, FrmR, opstr> {
 558   let Defs = [HI0, LO0];
 559   let Uses = [HI0, LO0];
 560   let isCommutable = isComm;
 561 }
 562
 563 //  Logical
 564 class LogicNOR<string opstr, RegisterOperand RO>:
 565   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 566          !strconcat(opstr, "\t$rd, $rs, $rt"),
 567          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], II_NOR, FrmR, opstr> {
 568   let isCommutable = 1;
 569 }
 570
 571 // Shifts
 572 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 573                        RegisterOperand RO, InstrItinClass itin,
 574                        SDPatternOperator OpNode = null_frag,
 575                        SDPatternOperator PF = null_frag> :
 576   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 577          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 578          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], itin, FrmR, opstr> {
 579   let TwoOperandAliasConstraint = "$rt = $rd";
 580 }
 581
 582 class shift_rotate_reg<string opstr, RegisterOperand RO, InstrItinClass itin,
 583                        SDPatternOperator OpNode = null_frag>:
 584   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 585          !strconcat(opstr, "\t$rd, $rt, $rs"),
 586          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], itin, FrmR,
 587          opstr>;
 588
 589 // Load Upper Imediate
 590 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 591   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 592          [], II_LUI, FrmI, opstr>, IsAsCheapAsAMove {
 593   let neverHasSideEffects = 1;
 594   let isReMaterializable = 1;
 595 }
 596
 597 // Memory Load/Store
 598 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 599            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 600   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 601          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 602   let DecoderMethod = "DecodeMem";
 603   let canFoldAsLoad = 1;
 604   let mayLoad = 1;
 605 }
 606
 607 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 608             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 609   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 610          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 611   let DecoderMethod = "DecodeMem";
 612   let mayStore = 1;
 613 }
 614
 615 // Load/Store Left/Right
 616 let canFoldAsLoad = 1 in
 617 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 618                     InstrItinClass Itin> :
 619   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 620          !strconcat(opstr, "\t$rt, $addr"),
 621          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 622   let DecoderMethod = "DecodeMem";
 623   string Constraints = "$src = $rt";
 624 }
 625
 626 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 627                      InstrItinClass Itin> :
 628   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 629          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 630   let DecoderMethod = "DecodeMem";
 631 }
 632
 633 // Conditional Branch
 634 class CBranch<string opstr, DAGOperand opnd, PatFrag cond_op,
 635               RegisterOperand RO> :
 636   InstSE<(outs), (ins RO:$rs, RO:$rt, opnd:$offset),
 637          !strconcat(opstr, "\t$rs, $rt, $offset"),
 638          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], IIBranch,
 639          FrmI, opstr> {
 640   let isBranch = 1;
 641   let isTerminator = 1;
 642   let hasDelaySlot = 1;
 643   let Defs = [AT];
 644 }
 645
 646 class CBranchZero<string opstr, DAGOperand opnd, PatFrag cond_op,
 647                   RegisterOperand RO> :
 648   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 649          !strconcat(opstr, "\t$rs, $offset"),
 650          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], IIBranch,
 651          FrmI, opstr> {
 652   let isBranch = 1;
 653   let isTerminator = 1;
 654   let hasDelaySlot = 1;
 655   let Defs = [AT];
 656 }
 657
 658 // SetCC
 659 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 660   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 661          !strconcat(opstr, "\t$rd, $rs, $rt"),
 662          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 663          II_SLT_SLTU, FrmR, opstr>;
 664
 665 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 666               RegisterOperand RO>:
 667   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 668          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 669          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 670          II_SLTI_SLTIU, FrmI, opstr>;
 671
 672 // Jump
 673 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 674              SDPatternOperator targetoperator, string bopstr> :
 675   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 676          [(operator targetoperator:$target)], IIBranch, FrmJ, bopstr> {
 677   let isTerminator=1;
 678   let isBarrier=1;
 679   let hasDelaySlot = 1;
 680   let DecoderMethod = "DecodeJumpTarget";
 681   let Defs = [AT];
 682 }
 683
 684 // Unconditional branch
 685 class UncondBranch<Instruction BEQInst> :
 686   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], IIBranch>,
 687   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 688   let isBranch = 1;
 689   let isTerminator = 1;
 690   let isBarrier = 1;
 691   let hasDelaySlot = 1;
 692   let AdditionalPredicates = [RelocPIC];
 693   let Defs = [AT];
 694 }
 695
 696 // Base class for indirect branch and return instruction classes.
 697 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 698 class JumpFR<string opstr, RegisterOperand RO,
 699              SDPatternOperator operator = null_frag>:
 700   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], IIBranch,
 701          FrmR, opstr>;
 702
 703 // Indirect branch
 704 class IndirectBranch<string opstr, RegisterOperand RO> :
 705       JumpFR<opstr, RO, brind> {
 706   let isBranch = 1;
 707   let isIndirectBranch = 1;
 708 }
 709
 710 // Return instruction
 711 class RetBase<string opstr, RegisterOperand RO>: JumpFR<opstr, RO> {
 712   let isReturn = 1;
 713   let isCodeGenOnly = 1;
 714   let hasCtrlDep = 1;
 715   let hasExtraSrcRegAllocReq = 1;
 716 }
 717
 718 // Jump and Link (Call)
 719 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 720   class JumpLink<string opstr, DAGOperand opnd> :
 721     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 722            [(MipsJmpLink imm:$target)], IIBranch, FrmJ, opstr> {
 723     let DecoderMethod = "DecodeJumpTarget";
 724   }
 725
 726   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 727                           Register RetReg, RegisterOperand ResRO = RO>:
 728     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], IIBranch>,
 729     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 730
 731   class JumpLinkReg<string opstr, RegisterOperand RO>:
 732     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 733            [], IIBranch, FrmR>;
 734
 735   class BGEZAL_FT<string opstr, DAGOperand opnd, RegisterOperand RO> :
 736     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 737            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 738
 739 }
 740
 741 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, hasDelaySlot = 1,
 742     hasExtraSrcRegAllocReq = 1, Defs = [AT] in {
 743   class TailCall<Instruction JumpInst> :
 744     PseudoSE<(outs), (ins calltarget:$target), [], IIBranch>,
 745     PseudoInstExpansion<(JumpInst jmptarget:$target)>;
 746
 747   class TailCallReg<RegisterOperand RO, Instruction JRInst,
 748                     RegisterOperand ResRO = RO> :
 749     PseudoSE<(outs), (ins RO:$rs), [(MipsTailCall RO:$rs)], IIBranch>,
 750     PseudoInstExpansion<(JRInst ResRO:$rs)>;
 751 }
 752
 753 class BAL_BR_Pseudo<Instruction RealInst> :
 754   PseudoSE<(outs), (ins brtarget:$offset), [], IIBranch>,
 755   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 756   let isBranch = 1;
 757   let isTerminator = 1;
 758   let isBarrier = 1;
 759   let hasDelaySlot = 1;
 760   let Defs = [RA];
 761 }
 762
 763 // Syscall
 764 class SYS_FT<string opstr> :
 765   InstSE<(outs), (ins uimm20:$code_),
 766          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI, opstr>;
 767 // Break
 768 class BRK_FT<string opstr> :
 769   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 770          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary,
 771          FrmOther, opstr>;
 772
 773 // (D)Eret
 774 class ER_FT<string opstr> :
 775   InstSE<(outs), (ins),
 776          opstr, [], NoItinerary, FrmOther, opstr>;
 777
 778 // Interrupts
 779 class DEI_FT<string opstr, RegisterOperand RO> :
 780   InstSE<(outs RO:$rt), (ins),
 781          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther, opstr>;
 782
 783 // Wait
 784 class WAIT_FT<string opstr> :
 785   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther, opstr>;
 786
 787 // Sync
 788 let hasSideEffects = 1 in
 789 class SYNC_FT<string opstr> :
 790   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 791          NoItinerary, FrmOther, opstr>;
 792
 793 let hasSideEffects = 1 in
 794 class TEQ_FT<string opstr, RegisterOperand RO> :
 795   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
 796          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary,
 797          FrmI, opstr>;
 798
 799 class TEQI_FT<string opstr, RegisterOperand RO> :
 800   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
 801          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther, opstr>;
 802 // Mul, Div
 803 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 804            list<Register> DefRegs> :
 805   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 806          itin, FrmR, opstr> {
 807   let isCommutable = 1;
 808   let Defs = DefRegs;
 809   let neverHasSideEffects = 1;
 810 }
 811
 812 // Pseudo multiply/divide instruction with explicit accumulator register
 813 // operands.
 814 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 815                     SDPatternOperator OpNode, InstrItinClass Itin,
 816                     bit IsComm = 1, bit HasSideEffects = 0,
 817                     bit UsesCustomInserter = 0> :
 818   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 819            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 820   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 821   let isCommutable = IsComm;
 822   let hasSideEffects = HasSideEffects;
 823   let usesCustomInserter = UsesCustomInserter;
 824 }
 825
 826 // Pseudo multiply add/sub instruction with explicit accumulator register
 827 // operands.
 828 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode,
 829                     InstrItinClass itin>
 830   : PseudoSE<(outs ACC64:$ac),
 831              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
 832              [(set ACC64:$ac,
 833               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
 834              itin>,
 835     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
 836   string Constraints = "$acin = $ac";
 837 }
 838
 839 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 840           list<Register> DefRegs> :
 841   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 842          [], itin, FrmR, opstr> {
 843   let Defs = DefRegs;
 844 }
 845
 846 // Move from Hi/Lo
 847 class PseudoMFLOHI<RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode>
 848   : PseudoSE<(outs DstRC:$rd), (ins SrcRC:$hilo),
 849              [(set DstRC:$rd, (OpNode SrcRC:$hilo))], II_MFHI_MFLO>;
 850
 851 class MoveFromLOHI<string opstr, RegisterOperand RO, Register UseReg>:
 852   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], II_MFHI_MFLO,
 853          FrmR, opstr> {
 854   let Uses = [UseReg];
 855   let neverHasSideEffects = 1;
 856 }
 857
 858 class PseudoMTLOHI<RegisterClass DstRC, RegisterClass SrcRC>
 859   : PseudoSE<(outs DstRC:$lohi), (ins SrcRC:$lo, SrcRC:$hi),
 860              [(set DstRC:$lohi, (MipsMTLOHI SrcRC:$lo, SrcRC:$hi))],
 861              II_MTHI_MTLO>;
 862
 863 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
 864   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], II_MTHI_MTLO,
 865   FrmR, opstr> {
 866   let Defs = DefRegs;
 867   let neverHasSideEffects = 1;
 868 }
 869
 870 class EffectiveAddress<string opstr, RegisterOperand RO> :
 871   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
 872          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI,
 873          !strconcat(opstr, "_lea")> {
 874   let isCodeGenOnly = 1;
 875   let DecoderMethod = "DecodeMem";
 876 }
 877
 878 // Count Leading Ones/Zeros in Word
 879 class CountLeading0<string opstr, RegisterOperand RO>:
 880   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 881          [(set RO:$rd, (ctlz RO:$rs))], II_CLZ, FrmR, opstr>;
 882
 883 class CountLeading1<string opstr, RegisterOperand RO>:
 884   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 885          [(set RO:$rd, (ctlz (not RO:$rs)))], II_CLO, FrmR, opstr>;
 886
 887 // Sign Extend in Register.
 888 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO,
 889                    InstrItinClass itin> :
 890   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
 891          [(set RO:$rd, (sext_inreg RO:$rt, vt))], itin, FrmR, opstr>;
 892
 893 // Subword Swap
 894 class SubwordSwap<string opstr, RegisterOperand RO>:
 895   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
 896          NoItinerary, FrmR, opstr> {
 897   let neverHasSideEffects = 1;
 898 }
 899
 900 // Read Hardware
 901 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
 902   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
 903          II_RDHWR, FrmR>;
 904
 905 // Ext and Ins
 906 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 907               SDPatternOperator Op = null_frag>:
 908   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
 909          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 910          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], NoItinerary,
 911          FrmR, opstr>, ISA_MIPS32R2;
 912
 913 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 914               SDPatternOperator Op = null_frag>:
 915   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
 916          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 917          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
 918          NoItinerary, FrmR, opstr>, ISA_MIPS32R2 {
 919   let Constraints = "$src = $rt";
 920 }
 921
 922 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 923 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
 924   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
 925            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
 926
 927 // Atomic Compare & Swap.
 928 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
 929   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
 930            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
 931
 932 class LLBase<string opstr, RegisterOperand RO> :
 933   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 934          [], NoItinerary, FrmI> {
 935   let DecoderMethod = "DecodeMem";
 936   let mayLoad = 1;
 937 }
 938
 939 class SCBase<string opstr, RegisterOperand RO> :
 940   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
 941          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 942   let DecoderMethod = "DecodeMem";
 943   let mayStore = 1;
 944   let Constraints = "$rt = $dst";
 945 }
 946
 947 class MFC3OP<string asmstr, RegisterOperand RO> :
 948   InstSE<(outs RO:$rt, RO:$rd, uimm16:$sel), (ins),
 949          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
 950
 951 class TrapBase<Instruction RealInst>
 952   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
 953     PseudoInstExpansion<(RealInst 0, 0)> {
 954   let isBarrier = 1;
 955   let isTerminator = 1;
 956   let isCodeGenOnly = 1;
 957 }
 958
 959 //===----------------------------------------------------------------------===//
 960 // Pseudo instructions
 961 //===----------------------------------------------------------------------===//
 962
 963 // Return RA.
 964 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 965 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
 966
 967 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 968 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
 969                                   [(callseq_start timm:$amt)]>;
 970 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 971                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 972 }
 973
 974 let usesCustomInserter = 1 in {
 975   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
 976   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
 977   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
 978   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
 979   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
 980   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
 981   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
 982   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
 983   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
 984   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
 985   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
 986   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
 987   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
 988   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
 989   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
 990   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
 991   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
 992   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
 993
 994   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
 995   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
 996   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
 997
 998   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
 999   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
1000   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
1001 }
1002
1003 /// Pseudo instructions for loading and storing accumulator registers.
1004 let isPseudo = 1, isCodeGenOnly = 1 in {
1005   def LOAD_ACC64  : Load<"", ACC64>;
1006   def STORE_ACC64 : Store<"", ACC64>;
1007 }
1008
1009 // We need these two pseudo instructions to avoid offset calculation for long
1010 // branches.  See the comment in file MipsLongBranch.cpp for detailed
1011 // explanation.
1012
1013 // Expands to: lui $dst, %hi($tgt - $baltgt)
1014 def LONG_BRANCH_LUi : PseudoSE<(outs GPR32Opnd:$dst),
1015   (ins brtarget:$tgt, brtarget:$baltgt), []>;
1016
1017 // Expands to: addiu $dst, $src, %lo($tgt - $baltgt)
1018 def LONG_BRANCH_ADDiu : PseudoSE<(outs GPR32Opnd:$dst),
1019   (ins GPR32Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>;
1020
1021 //===----------------------------------------------------------------------===//
1022 // Instruction definition
1023 //===----------------------------------------------------------------------===//
1024 //===----------------------------------------------------------------------===//
1025 // MipsI Instructions
1026 //===----------------------------------------------------------------------===//
1027
1028 /// Arithmetic Instructions (ALU Immediate)
1029 def ADDiu : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd, II_ADDIU, immSExt16,
1030                                add>,
1031             ADDI_FM<0x9>, IsAsCheapAsAMove;
1032 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>,
1033             ISA_MIPS1_NOT_32R6_64R6;
1034 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
1035             SLTI_FM<0xa>;
1036 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
1037             SLTI_FM<0xb>;
1038 def ANDi  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd, II_ANDI, immZExt16,
1039                                and>,
1040             ADDI_FM<0xc>;
1041 def ORi   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd, II_ORI, immZExt16,
1042                                or>,
1043             ADDI_FM<0xd>;
1044 def XORi  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd, II_XORI, immZExt16,
1045                                xor>,
1046             ADDI_FM<0xe>;
1047 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
1048
1049 /// Arithmetic Instructions (3-Operand, R-Type)
1050 def ADDu  : MMRel, ArithLogicR<"addu", GPR32Opnd, 1, II_ADDU, add>,
1051             ADD_FM<0, 0x21>;
1052 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, II_SUBU, sub>,
1053             ADD_FM<0, 0x23>;
1054 let Defs = [HI0, LO0] in
1055 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, II_MUL, mul>,
1056             ADD_FM<0x1c, 2>, ISA_MIPS32_NOT_32R6_64R6;
1057 def ADD   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
1058 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
1059 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
1060 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
1061 def AND   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
1062             ADD_FM<0, 0x24>;
1063 def OR    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
1064             ADD_FM<0, 0x25>;
1065 def XOR   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
1066             ADD_FM<0, 0x26>;
1067 def NOR   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
1068
1069 /// Shift Instructions
1070 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL, shl,
1071                                    immZExt5>, SRA_FM<0, 0>;
1072 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL, srl,
1073                                    immZExt5>, SRA_FM<2, 0>;
1074 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA, sra,
1075                                    immZExt5>, SRA_FM<3, 0>;
1076 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV, shl>,
1077            SRLV_FM<4, 0>;
1078 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV, srl>,
1079            SRLV_FM<6, 0>;
1080 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV, sra>,
1081            SRLV_FM<7, 0>;
1082
1083 // Rotate Instructions
1084 def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR, rotr,
1085                                     immZExt5>,
1086             SRA_FM<2, 1>, ISA_MIPS32R2;
1087 def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV, rotr>,
1088             SRLV_FM<6, 1>, ISA_MIPS32R2;
1089
1090 /// Load and Store Instructions
1091 ///  aligned
1092 def LB  : Load<"lb", GPR32Opnd, sextloadi8, II_LB>, MMRel, LW_FM<0x20>;
1093 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, II_LBU, addrDefault>, MMRel,
1094           LW_FM<0x24>;
1095 def LH  : Load<"lh", GPR32Opnd, sextloadi16, II_LH, addrDefault>, MMRel,
1096           LW_FM<0x21>;
1097 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, II_LHU>, MMRel, LW_FM<0x25>;
1098 def LW  : Load<"lw", GPR32Opnd, load, II_LW, addrDefault>, MMRel,
1099           LW_FM<0x23>;
1100 def SB  : Store<"sb", GPR32Opnd, truncstorei8, II_SB>, MMRel, LW_FM<0x28>;
1101 def SH  : Store<"sh", GPR32Opnd, truncstorei16, II_SH>, MMRel, LW_FM<0x29>;
1102 def SW  : Store<"sw", GPR32Opnd, store, II_SW>, MMRel, LW_FM<0x2b>;
1103
1104 /// load/store left/right
1105 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1106     AdditionalPredicates = [NotInMicroMips] in {
1107 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, II_LWL>, LW_FM<0x22>,
1108           ISA_MIPS1_NOT_32R6_64R6;
1109 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, II_LWR>, LW_FM<0x26>,
1110           ISA_MIPS1_NOT_32R6_64R6;
1111 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, II_SWL>, LW_FM<0x2a>,
1112           ISA_MIPS1_NOT_32R6_64R6;
1113 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, II_SWR>, LW_FM<0x2e>,
1114           ISA_MIPS1_NOT_32R6_64R6;
1115 }
1116
1117 def SYNC : MMRel, SYNC_FT<"sync">, SYNC_FM;
1118 def TEQ : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>;
1119 def TGE : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>;
1120 def TGEU : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>;
1121 def TLT : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>;
1122 def TLTU : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>;
1123 def TNE : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>;
1124
1125 def TEQI : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>,
1126            ISA_MIPS2_NOT_32R6_64R6;
1127 def TGEI : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>,
1128            ISA_MIPS2_NOT_32R6_64R6;
1129 def TGEIU : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>,
1130            ISA_MIPS2_NOT_32R6_64R6;
1131 def TLTI : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>,
1132            ISA_MIPS2_NOT_32R6_64R6;
1133 def TTLTIU : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>,
1134            ISA_MIPS2_NOT_32R6_64R6;
1135 def TNEI : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>,
1136            ISA_MIPS2_NOT_32R6_64R6;
1137
1138 def BREAK : MMRel, BRK_FT<"break">, BRK_FM<0xd>;
1139 def SYSCALL : MMRel, SYS_FT<"syscall">, SYS_FM<0xc>;
1140 def TRAP : TrapBase<BREAK>;
1141
1142 def ERET : MMRel, ER_FT<"eret">, ER_FM<0x18>, INSN_MIPS3_32;
1143 def DERET : MMRel, ER_FT<"deret">, ER_FM<0x1f>, ISA_MIPS32;
1144
1145 def EI : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM<1>, ISA_MIPS32R2;
1146 def DI : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM<0>, ISA_MIPS32R2;
1147
1148 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1149     AdditionalPredicates = [NotInMicroMips] in {
1150 def WAIT : WAIT_FT<"wait">, WAIT_FM;
1151
1152 /// Load-linked, Store-conditional
1153 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>, ISA_MIPS2;
1154 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>, ISA_MIPS2;
1155 }
1156
1157 /// Jump and Branch Instructions
1158 def J       : MMRel, JumpFJ<jmptarget, "j", br, bb, "j">, FJ<2>,
1159               AdditionalRequires<[RelocStatic]>, IsBranch;
1160 def JR      : MMRel, IndirectBranch<"jr", GPR32Opnd>, MTLO_FM<8>;
1161 def BEQ     : MMRel, CBranch<"beq", brtarget, seteq, GPR32Opnd>, BEQ_FM<4>;
1162 def BNE     : MMRel, CBranch<"bne", brtarget, setne, GPR32Opnd>, BEQ_FM<5>;
1163 def BGEZ    : MMRel, CBranchZero<"bgez", brtarget, setge, GPR32Opnd>,
1164               BGEZ_FM<1, 1>;
1165 def BGTZ    : MMRel, CBranchZero<"bgtz", brtarget, setgt, GPR32Opnd>,
1166               BGEZ_FM<7, 0>;
1167 def BLEZ    : MMRel, CBranchZero<"blez", brtarget, setle, GPR32Opnd>,
1168               BGEZ_FM<6, 0>;
1169 def BLTZ    : MMRel, CBranchZero<"bltz", brtarget, setlt, GPR32Opnd>,
1170               BGEZ_FM<1, 0>;
1171 def B       : UncondBranch<BEQ>;
1172
1173 def JAL  : MMRel, JumpLink<"jal", calltarget>, FJ<3>;
1174 let AdditionalPredicates = [NotInMicroMips] in {
1175 def JALR : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
1176 def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
1177 }
1178 def JALX  : JumpLink<"jalx", calltarget>, FJ<0x1D>;
1179 def BGEZAL : MMRel, BGEZAL_FT<"bgezal", brtarget, GPR32Opnd>, BGEZAL_FM<0x11>;
1180 def BLTZAL : MMRel, BGEZAL_FT<"bltzal", brtarget, GPR32Opnd>, BGEZAL_FM<0x10>;
1181 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
1182 def TAILCALL : TailCall<J>;
1183 def TAILCALL_R : TailCallReg<GPR32Opnd, JR>;
1184
1185 def RET : MMRel, RetBase<"ret", GPR32Opnd>, MTLO_FM<8>;
1186
1187 // Exception handling related node and instructions.
1188 // The conversion sequence is:
1189 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1190 // MIPSeh_return -> (stack change + indirect branch)
1191 //
1192 // MIPSeh_return takes the place of regular return instruction
1193 // but takes two arguments (V1, V0) which are used for storing
1194 // the offset and return address respectively.
1195 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1196
1197 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1198                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1199
1200 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1201   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1202                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1203   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1204                                                 GPR64:$dst),
1205                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1206 }
1207
1208 /// Multiply and Divide Instructions.
1209 def MULT  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
1210             MULT_FM<0, 0x18>, ISA_MIPS1_NOT_32R6_64R6;
1211 def MULTu : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
1212             MULT_FM<0, 0x19>, ISA_MIPS1_NOT_32R6_64R6;
1213 def SDIV  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
1214             MULT_FM<0, 0x1a>, ISA_MIPS1_NOT_32R6_64R6;
1215 def UDIV  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
1216             MULT_FM<0, 0x1b>, ISA_MIPS1_NOT_32R6_64R6;
1217
1218 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>,
1219            ISA_MIPS1_NOT_32R6_64R6;
1220 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>,
1221            ISA_MIPS1_NOT_32R6_64R6;
1222 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1223     AdditionalPredicates = [NotInMicroMips] in {
1224 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>, MFLO_FM<0x10>,
1225            ISA_MIPS1_NOT_32R6_64R6;
1226 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>, MFLO_FM<0x12>,
1227            ISA_MIPS1_NOT_32R6_64R6;
1228 }
1229
1230 /// Sign Ext In Register Instructions.
1231 def SEB : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
1232           SEB_FM<0x10, 0x20>, ISA_MIPS32R2;
1233 def SEH : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
1234           SEB_FM<0x18, 0x20>, ISA_MIPS32R2;
1235
1236 /// Count Leading
1237 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>, ISA_MIPS32;
1238 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>, ISA_MIPS32;
1239
1240 /// Word Swap Bytes Within Halfwords
1241 def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM<2, 0x20>, ISA_MIPS32R2;
1242
1243 /// No operation.
1244 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1245
1246 // FrameIndexes are legalized when they are operands from load/store
1247 // instructions. The same not happens for stack address copies, so an
1248 // add op with mem ComplexPattern is used and the stack address copy
1249 // can be matched. It's similar to Sparc LEA_ADDRi
1250 def LEA_ADDiu : MMRel, EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1251
1252 // MADD*/MSUB*
1253 def MADD  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM<0x1c, 0>,
1254             ISA_MIPS32_NOT_32R6_64R6;
1255 def MADDU : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM<0x1c, 1>,
1256             ISA_MIPS32_NOT_32R6_64R6;
1257 def MSUB  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM<0x1c, 4>,
1258             ISA_MIPS32_NOT_32R6_64R6;
1259 def MSUBU : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM<0x1c, 5>,
1260             ISA_MIPS32_NOT_32R6_64R6;
1261
1262 let AdditionalPredicates = [NotDSP] in {
1263 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, II_MULT>,
1264                   ISA_MIPS1_NOT_32R6_64R6;
1265 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, II_MULTU>,
1266                   ISA_MIPS1_NOT_32R6_64R6;
1267 def PseudoMFHI : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>, ISA_MIPS1_NOT_32R6_64R6;
1268 def PseudoMFLO : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>, ISA_MIPS1_NOT_32R6_64R6;
1269 def PseudoMTLOHI : PseudoMTLOHI<ACC64, GPR32>, ISA_MIPS1_NOT_32R6_64R6;
1270 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd, II_MADD>,
1271                   ISA_MIPS32_NOT_32R6_64R6;
1272 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu, II_MADDU>,
1273                   ISA_MIPS32_NOT_32R6_64R6;
1274 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub, II_MSUB>,
1275                   ISA_MIPS32_NOT_32R6_64R6;
1276 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu, II_MSUBU>,
1277                   ISA_MIPS32_NOT_32R6_64R6;
1278 }
1279
1280 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, II_DIV,
1281                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1282 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, II_DIVU,
1283                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1284
1285 def RDHWR : ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1286
1287 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1288 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1289
1290 /// Move Control Registers From/To CPU Registers
1291 def MFC0 : MFC3OP<"mfc0", GPR32Opnd>, MFC3OP_FM<0x10, 0>, ISA_MIPS32;
1292 def MTC0 : MFC3OP<"mtc0", GPR32Opnd>, MFC3OP_FM<0x10, 4>, ISA_MIPS32;
1293 def MFC2 : MFC3OP<"mfc2", GPR32Opnd>, MFC3OP_FM<0x12, 0>;
1294 def MTC2 : MFC3OP<"mtc2", GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1295
1296 class Barrier<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1297                                       FrmOther>;
1298 def SSNOP : Barrier<"ssnop">, BARRIER_FM<1>;
1299 def EHB : Barrier<"ehb">, BARRIER_FM<3>;
1300 def PAUSE : Barrier<"pause">, BARRIER_FM<5>, ISA_MIPS32R2;
1301
1302 // JR_HB and JALR_HB are defined here using the new style naming
1303 // scheme because some of this code is shared with Mips32r6InstrInfo.td
1304 // and because of that it doesn't follow the naming convention of the
1305 // rest of the file. To avoid a mixture of old vs new style, the new
1306 // style was chosen.
1307 class JR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1308   dag OutOperandList = (outs);
1309   dag InOperandList = (ins GPROpnd:$rs);
1310   string AsmString = !strconcat(instr_asm, "\t$rs");
1311   list<dag> Pattern = [];
1312 }
1313
1314 class JALR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1315   dag OutOperandList = (outs GPROpnd:$rd);
1316   dag InOperandList = (ins GPROpnd:$rs);
1317   string AsmString = !strconcat(instr_asm, "\t$rd, $rs");
1318   list<dag> Pattern = [];
1319 }
1320
1321 class JR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1322                    JR_HB_DESC_BASE<"jr.hb", GPR32Opnd> {
1323   let isBranch=1;
1324   let isIndirectBranch=1;
1325   let hasDelaySlot=1;
1326   let isTerminator=1;
1327   let isBarrier=1;
1328 }
1329
1330 class JALR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1331                      JALR_HB_DESC_BASE<"jalr.hb", GPR32Opnd> {
1332   let isIndirectBranch=1;
1333   let hasDelaySlot=1;
1334 }
1335
1336 class JR_HB_ENC : JR_HB_FM<8>;
1337 class JALR_HB_ENC : JALR_HB_FM<9>;
1338
1339 def JR_HB : JR_HB_DESC, JR_HB_ENC, ISA_MIPS32_NOT_32R6_64R6;
1340 def JALR_HB : JALR_HB_DESC, JALR_HB_ENC, ISA_MIPS32;
1341
1342 class TLB<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1343                                       FrmOther>;
1344 def TLBP : TLB<"tlbp">, COP0_TLB_FM<0x08>;
1345 def TLBR : TLB<"tlbr">, COP0_TLB_FM<0x01>;
1346 def TLBWI : TLB<"tlbwi">, COP0_TLB_FM<0x02>;
1347 def TLBWR : TLB<"tlbwr">, COP0_TLB_FM<0x06>;
1348
1349 //===----------------------------------------------------------------------===//
1350 // Instruction aliases
1351 //===----------------------------------------------------------------------===//
1352 def : MipsInstAlias<"move $dst, $src",
1353                     (ADDu GPR32Opnd:$dst, GPR32Opnd:$src,ZERO), 1>,
1354       GPR_32 {
1355   let AdditionalPredicates = [NotInMicroMips];
1356 }
1357 def : MipsInstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>;
1358 def : MipsInstAlias<"addu $rs, $rt, $imm",
1359                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1360 def : MipsInstAlias<"add $rs, $rt, $imm",
1361                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1362 def : MipsInstAlias<"and $rs, $rt, $imm",
1363                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1364 def : MipsInstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1365 let Predicates = [NotInMicroMips] in {
1366 def : MipsInstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1367 }
1368 def : MipsInstAlias<"jal $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1369 def : MipsInstAlias<"jal $rd,$rs", (JALR GPR32Opnd:$rd, GPR32Opnd:$rs), 0>;
1370 def : MipsInstAlias<"jalr.hb $rs", (JALR_HB RA, GPR32Opnd:$rs), 1>, ISA_MIPS32;
1371 def : MipsInstAlias<"not $rt, $rs",
1372                     (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1373 def : MipsInstAlias<"neg $rt, $rs",
1374                     (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1375 def : MipsInstAlias<"negu $rt",
1376                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rt), 0>;
1377 def : MipsInstAlias<"negu $rt, $rs",
1378                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1379 def : MipsInstAlias<"slt $rs, $rt, $imm",
1380                     (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1381 def : MipsInstAlias<"sltu $rt, $rs, $imm",
1382                     (SLTiu GPR32Opnd:$rt, GPR32Opnd:$rs, simm16:$imm), 0>;
1383 def : MipsInstAlias<"xor $rs, $rt, $imm",
1384                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1385 def : MipsInstAlias<"or $rs, $rt, $imm",
1386                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1387 def : MipsInstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1388 def : MipsInstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1389 def : MipsInstAlias<"mtc0 $rt, $rd", (MTC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1390 def : MipsInstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1391 def : MipsInstAlias<"mtc2 $rt, $rd", (MTC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1392 def : MipsInstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1393 def : MipsInstAlias<"bnez $rs,$offset",
1394                     (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1395 def : MipsInstAlias<"beqz $rs,$offset",
1396                     (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1397 def : MipsInstAlias<"syscall", (SYSCALL 0), 1>;
1398
1399 def : MipsInstAlias<"break", (BREAK 0, 0), 1>;
1400 def : MipsInstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1401 def : MipsInstAlias<"ei", (EI ZERO), 1>;
1402 def : MipsInstAlias<"di", (DI ZERO), 1>;
1403
1404 def  : MipsInstAlias<"teq $rs, $rt", (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1405 def  : MipsInstAlias<"tge $rs, $rt", (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1406 def  : MipsInstAlias<"tgeu $rs, $rt", (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0),
1407                      1>;
1408 def  : MipsInstAlias<"tlt $rs, $rt", (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1409 def  : MipsInstAlias<"tltu $rs, $rt", (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0),
1410                      1>;
1411 def  : MipsInstAlias<"tne $rs, $rt", (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1412 def  : MipsInstAlias<"sll $rd, $rt, $rs",
1413                      (SLLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1414 def : MipsInstAlias<"sub, $rd, $rs, $imm",
1415                     (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs,
1416                           InvertedImOperand:$imm), 0>;
1417 def : MipsInstAlias<"sub $rs, $imm",
1418                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, InvertedImOperand:$imm),
1419                     0>;
1420 def : MipsInstAlias<"subu, $rd, $rs, $imm",
1421                     (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs,
1422                            InvertedImOperand:$imm), 0>;
1423 def : MipsInstAlias<"subu $rs, $imm", (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs,
1424                                              InvertedImOperand:$imm), 0>;
1425 def : MipsInstAlias<"sra $rd, $rt, $rs",
1426                     (SRAV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1427 def : MipsInstAlias<"srl $rd, $rt, $rs",
1428                     (SRLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1429 //===----------------------------------------------------------------------===//
1430 // Assembler Pseudo Instructions
1431 //===----------------------------------------------------------------------===//
1432
1433 class LoadImm32< string instr_asm, Operand Od, RegisterOperand RO> :
1434   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1435                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1436 def LoadImm32Reg : LoadImm32<"li", uimm5, GPR32Opnd>;
1437
1438 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterOperand RO> :
1439   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1440                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1441 def LoadAddr32Reg : LoadAddress<"la", mem, GPR32Opnd>;
1442
1443 class LoadAddressImm<string instr_asm, Operand Od, RegisterOperand RO> :
1444   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1445                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1446 def LoadAddr32Imm : LoadAddressImm<"la", uimm5, GPR32Opnd>;
1447
1448 //===----------------------------------------------------------------------===//
1449 //  Arbitrary patterns that map to one or more instructions
1450 //===----------------------------------------------------------------------===//
1451
1452 // Load/store pattern templates.
1453 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1454   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1455
1456 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1457   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1458
1459 // Small immediates
1460 def : MipsPat<(i32 immSExt16:$in),
1461               (ADDiu ZERO, imm:$in)>;
1462 def : MipsPat<(i32 immZExt16:$in),
1463               (ORi ZERO, imm:$in)>;
1464 def : MipsPat<(i32 immLow16Zero:$in),
1465               (LUi (HI16 imm:$in))>;
1466
1467 // Arbitrary immediates
1468 def : MipsPat<(i32 imm:$imm),
1469           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1470
1471 // Carry MipsPatterns
1472 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1473               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1474 let AdditionalPredicates = [NotDSP] in {
1475   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1476                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1477   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1478                 (ADDiu GPR32:$src, imm:$imm)>;
1479 }
1480
1481 // Call
1482 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1483               (JAL tglobaladdr:$dst)>;
1484 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1485               (JAL texternalsym:$dst)>;
1486 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1487 //              (JALR GPR32:$dst)>;
1488
1489 // Tail call
1490 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1491               (TAILCALL tglobaladdr:$dst)>;
1492 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1493               (TAILCALL texternalsym:$dst)>;
1494 // hi/lo relocs
1495 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1496 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1497 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1498 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1499 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1500 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1501
1502 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1503 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1504 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1505 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1506 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1507 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1508
1509 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1510               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1511 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1512               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1513 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1514               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1515 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1516               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1517 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1518               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1519
1520 // gp_rel relocs
1521 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1522               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1523 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1524               (ADDiu GPR32:$gp, tconstpool:$in)>;
1525
1526 // wrapper_pic
1527 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1528       MipsPat<(MipsWrapper RC:$gp, node:$in),
1529               (ADDiuOp RC:$gp, node:$in)>;
1530
1531 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
1532 def : WrapperPat<tconstpool, ADDiu, GPR32>;
1533 def : WrapperPat<texternalsym, ADDiu, GPR32>;
1534 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
1535 def : WrapperPat<tjumptable, ADDiu, GPR32>;
1536 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
1537
1538 // Mips does not have "not", so we expand our way
1539 def : MipsPat<(not GPR32:$in),
1540               (NOR GPR32Opnd:$in, ZERO)>;
1541
1542 // extended loads
1543 def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1544 def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1545 def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1546
1547 // peepholes
1548 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1549
1550 // brcond patterns
1551 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1552                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1553                       Instruction SLTiuOp, Register ZEROReg> {
1554 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1555               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1556 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1557               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1558
1559 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1560               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1561 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1562               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1563 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1564               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1565 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1566               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1567 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1568               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1569 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1570               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1571
1572 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1573               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1574 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1575               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1576
1577 def : MipsPat<(brcond RC:$cond, bb:$dst),
1578               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1579 }
1580
1581 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1582
1583 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1584               (BLEZ i32:$lhs, bb:$dst)>;
1585 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1586               (BGEZ i32:$lhs, bb:$dst)>;
1587
1588 // setcc patterns
1589 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1590                      Instruction SLTuOp, Register ZEROReg> {
1591   def : MipsPat<(seteq RC:$lhs, 0),
1592                 (SLTiuOp RC:$lhs, 1)>;
1593   def : MipsPat<(setne RC:$lhs, 0),
1594                 (SLTuOp ZEROReg, RC:$lhs)>;
1595   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1596                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1597   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1598                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1599 }
1600
1601 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1602   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1603                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1604   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1605                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1606 }
1607
1608 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1609   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1610                 (SLTOp RC:$rhs, RC:$lhs)>;
1611   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1612                 (SLTuOp RC:$rhs, RC:$lhs)>;
1613 }
1614
1615 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1616   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1617                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1618   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1619                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1620 }
1621
1622 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1623                         Instruction SLTiuOp> {
1624   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1625                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1626   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1627                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1628 }
1629
1630 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
1631 defm : SetlePats<GPR32, SLT, SLTu>;
1632 defm : SetgtPats<GPR32, SLT, SLTu>;
1633 defm : SetgePats<GPR32, SLT, SLTu>;
1634 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
1635
1636 // bswap pattern
1637 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
1638
1639 // Load halfword/word patterns.
1640 let AddedComplexity = 40 in {
1641   def : LoadRegImmPat<LBu, i32, zextloadi8>;
1642   def : LoadRegImmPat<LH, i32, sextloadi16>;
1643   def : LoadRegImmPat<LW, i32, load>;
1644 }
1645
1646 //===----------------------------------------------------------------------===//
1647 // Floating Point Support
1648 //===----------------------------------------------------------------------===//
1649
1650 include "MipsInstrFPU.td"
1651 include "Mips64InstrInfo.td"
1652 include "MipsCondMov.td"
1653
1654 include "Mips32r6InstrInfo.td"
1655 include "Mips64r6InstrInfo.td"
1656
1657 //
1658 // Mips16
1659
1660 include "Mips16InstrFormats.td"
1661 include "Mips16InstrInfo.td"
1662
1663 // DSP
1664 include "MipsDSPInstrFormats.td"
1665 include "MipsDSPInstrInfo.td"
1666
1667 // MSA
1668 include "MipsMSAInstrFormats.td"
1669 include "MipsMSAInstrInfo.td"
1670
1671 // Micromips
1672 include "MicroMipsInstrFormats.td"
1673 include "MicroMipsInstrInfo.td"
1674 include "MicroMipsInstrFPU.td"