lib/Target/NVPTX/NVPTXTargetMachine.cpp

   1 //===-- NVPTXTargetMachine.cpp - Define TargetMachine for NVPTX -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Top-level implementation for the NVPTX target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "NVPTXTargetMachine.h"
  15 #include "MCTargetDesc/NVPTXMCAsmInfo.h"
  16 #include "NVPTX.h"
  17 #include "NVPTXAllocaHoisting.h"
  18 #include "NVPTXLowerAggrCopies.h"
  19 #include "llvm/Analysis/Passes.h"
  20 #include "llvm/CodeGen/AsmPrinter.h"
  21 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  22 #include "llvm/CodeGen/MachineModuleInfo.h"
  23 #include "llvm/CodeGen/Passes.h"
  24 #include "llvm/IR/DataLayout.h"
  25 #include "llvm/IR/IRPrintingPasses.h"
  26 #include "llvm/IR/Verifier.h"
  27 #include "llvm/MC/MCAsmInfo.h"
  28 #include "llvm/MC/MCInstrInfo.h"
  29 #include "llvm/MC/MCStreamer.h"
  30 #include "llvm/MC/MCSubtargetInfo.h"
  31 #include "llvm/PassManager.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/Debug.h"
  34 #include "llvm/Support/FormattedStream.h"
  35 #include "llvm/Support/TargetRegistry.h"
  36 #include "llvm/Support/raw_ostream.h"
  37 #include "llvm/Target/TargetInstrInfo.h"
  38 #include "llvm/Target/TargetLowering.h"
  39 #include "llvm/Target/TargetLoweringObjectFile.h"
  40 #include "llvm/Target/TargetMachine.h"
  41 #include "llvm/Target/TargetOptions.h"
  42 #include "llvm/Target/TargetRegisterInfo.h"
  43 #include "llvm/Target/TargetSubtargetInfo.h"
  44 #include "llvm/Transforms/Scalar.h"
  45
  46 using namespace llvm;
  47
  48 namespace llvm {
  49 void initializeNVVMReflectPass(PassRegistry&);
  50 void initializeGenericToNVVMPass(PassRegistry&);
  51 void initializeNVPTXAssignValidGlobalNamesPass(PassRegistry&);
  52 void initializeNVPTXFavorNonGenericAddrSpacesPass(PassRegistry &);
  53 void initializeNVPTXLowerStructArgsPass(PassRegistry &);
  54 }
  55
  56 extern "C" void LLVMInitializeNVPTXTarget() {
  57   // Register the target.
  58   RegisterTargetMachine<NVPTXTargetMachine32> X(TheNVPTXTarget32);
  59   RegisterTargetMachine<NVPTXTargetMachine64> Y(TheNVPTXTarget64);
  60
  61   // FIXME: This pass is really intended to be invoked during IR optimization,
  62   // but it's very NVPTX-specific.
  63   initializeNVVMReflectPass(*PassRegistry::getPassRegistry());
  64   initializeGenericToNVVMPass(*PassRegistry::getPassRegistry());
  65   initializeNVPTXAssignValidGlobalNamesPass(*PassRegistry::getPassRegistry());
  66   initializeNVPTXFavorNonGenericAddrSpacesPass(
  67     *PassRegistry::getPassRegistry());
  68   initializeNVPTXLowerStructArgsPass(*PassRegistry::getPassRegistry());
  69 }
  70
  71 NVPTXTargetMachine::NVPTXTargetMachine(const Target &T, StringRef TT,
  72                                        StringRef CPU, StringRef FS,
  73                                        const TargetOptions &Options,
  74                                        Reloc::Model RM, CodeModel::Model CM,
  75                                        CodeGenOpt::Level OL, bool is64bit)
  76     : LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
  77       Subtarget(TT, CPU, FS, *this, is64bit) {
  78   initAsmInfo();
  79 }
  80
  81 void NVPTXTargetMachine32::anchor() {}
  82
  83 NVPTXTargetMachine32::NVPTXTargetMachine32(
  84     const Target &T, StringRef TT, StringRef CPU, StringRef FS,
  85     const TargetOptions &Options, Reloc::Model RM, CodeModel::Model CM,
  86     CodeGenOpt::Level OL)
  87     : NVPTXTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, false) {}
  88
  89 void NVPTXTargetMachine64::anchor() {}
  90
  91 NVPTXTargetMachine64::NVPTXTargetMachine64(
  92     const Target &T, StringRef TT, StringRef CPU, StringRef FS,
  93     const TargetOptions &Options, Reloc::Model RM, CodeModel::Model CM,
  94     CodeGenOpt::Level OL)
  95     : NVPTXTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, true) {}
  96
  97 namespace {
  98 class NVPTXPassConfig : public TargetPassConfig {
  99 public:
 100   NVPTXPassConfig(NVPTXTargetMachine *TM, PassManagerBase &PM)
 101       : TargetPassConfig(TM, PM) {}
 102
 103   NVPTXTargetMachine &getNVPTXTargetMachine() const {
 104     return getTM<NVPTXTargetMachine>();
 105   }
 106
 107   void addIRPasses() override;
 108   bool addInstSelector() override;
 109   bool addPreRegAlloc() override;
 110   bool addPostRegAlloc() override;
 111   void addMachineSSAOptimization() override;
 112
 113   FunctionPass *createTargetRegisterAllocator(bool) override;
 114   void addFastRegAlloc(FunctionPass *RegAllocPass) override;
 115   void addOptimizedRegAlloc(FunctionPass *RegAllocPass) override;
 116 };
 117 } // end anonymous namespace
 118
 119 TargetPassConfig *NVPTXTargetMachine::createPassConfig(PassManagerBase &PM) {
 120   NVPTXPassConfig *PassConfig = new NVPTXPassConfig(this, PM);
 121   return PassConfig;
 122 }
 123
 124 void NVPTXTargetMachine::addAnalysisPasses(PassManagerBase &PM) {
 125   // Add first the target-independent BasicTTI pass, then our NVPTX pass. This
 126   // allows the NVPTX pass to delegate to the target independent layer when
 127   // appropriate.
 128   PM.add(createBasicTargetTransformInfoPass(this));
 129   PM.add(createNVPTXTargetTransformInfoPass(this));
 130 }
 131
 132 void NVPTXPassConfig::addIRPasses() {
 133   // The following passes are known to not play well with virtual regs hanging
 134   // around after register allocation (which in our case, is *all* registers).
 135   // We explicitly disable them here.  We do, however, need some functionality
 136   // of the PrologEpilogCodeInserter pass, so we emulate that behavior in the
 137   // NVPTXPrologEpilog pass (see NVPTXPrologEpilogPass.cpp).
 138   disablePass(&PrologEpilogCodeInserterID);
 139   disablePass(&MachineCopyPropagationID);
 140   disablePass(&BranchFolderPassID);
 141   disablePass(&TailDuplicateID);
 142
 143   addPass(createNVPTXImageOptimizerPass());
 144   TargetPassConfig::addIRPasses();
 145   addPass(createNVPTXAssignValidGlobalNamesPass());
 146   addPass(createGenericToNVVMPass());
 147   addPass(createNVPTXFavorNonGenericAddrSpacesPass());
 148   addPass(createSeparateConstOffsetFromGEPPass());
 149   // The SeparateConstOffsetFromGEP pass creates variadic bases that can be used
 150   // by multiple GEPs. Run GVN or EarlyCSE to really reuse them. GVN generates
 151   // significantly better code than EarlyCSE for some of our benchmarks.
 152   if (getOptLevel() == CodeGenOpt::Aggressive)
 153     addPass(createGVNPass());
 154   else
 155     addPass(createEarlyCSEPass());
 156   // Both FavorNonGenericAddrSpaces and SeparateConstOffsetFromGEP may leave
 157   // some dead code.  We could remove dead code in an ad-hoc manner, but that
 158   // requires manual work and might be error-prone.
 159   //
 160   // The FavorNonGenericAddrSpaces pass shortcuts unnecessary addrspacecasts,
 161   // and leave them unused.
 162   //
 163   // SeparateConstOffsetFromGEP rebuilds a new index from the old index, and the
 164   // old index and some of its intermediate results may become unused.
 165   addPass(createDeadCodeEliminationPass());
 166 }
 167
 168 bool NVPTXPassConfig::addInstSelector() {
 169   const NVPTXSubtarget &ST =
 170     getTM<NVPTXTargetMachine>().getSubtarget<NVPTXSubtarget>();
 171
 172   addPass(createLowerAggrCopies());
 173   addPass(createAllocaHoisting());
 174   addPass(createNVPTXISelDag(getNVPTXTargetMachine(), getOptLevel()));
 175
 176   if (!ST.hasImageHandles())
 177     addPass(createNVPTXReplaceImageHandlesPass());
 178
 179   return false;
 180 }
 181
 182 bool NVPTXPassConfig::addPreRegAlloc() { return false; }
 183 bool NVPTXPassConfig::addPostRegAlloc() {
 184   addPass(createNVPTXPrologEpilogPass());
 185   return false;
 186 }
 187
 188 FunctionPass *NVPTXPassConfig::createTargetRegisterAllocator(bool) {
 189   return nullptr; // No reg alloc
 190 }
 191
 192 void NVPTXPassConfig::addFastRegAlloc(FunctionPass *RegAllocPass) {
 193   assert(!RegAllocPass && "NVPTX uses no regalloc!");
 194   addPass(&PHIEliminationID);
 195   addPass(&TwoAddressInstructionPassID);
 196 }
 197
 198 void NVPTXPassConfig::addOptimizedRegAlloc(FunctionPass *RegAllocPass) {
 199   assert(!RegAllocPass && "NVPTX uses no regalloc!");
 200
 201   addPass(&ProcessImplicitDefsID);
 202   addPass(&LiveVariablesID);
 203   addPass(&MachineLoopInfoID);
 204   addPass(&PHIEliminationID);
 205
 206   addPass(&TwoAddressInstructionPassID);
 207   addPass(&RegisterCoalescerID);
 208
 209   // PreRA instruction scheduling.
 210   if (addPass(&MachineSchedulerID))
 211     printAndVerify("After Machine Scheduling");
 212
 213
 214   addPass(&StackSlotColoringID);
 215
 216   // FIXME: Needs physical registers
 217   //addPass(&PostRAMachineLICMID);
 218
 219   printAndVerify("After StackSlotColoring");
 220 }
 221
 222 void NVPTXPassConfig::addMachineSSAOptimization() {
 223   // Pre-ra tail duplication.
 224   if (addPass(&EarlyTailDuplicateID))
 225     printAndVerify("After Pre-RegAlloc TailDuplicate");
 226
 227   // Optimize PHIs before DCE: removing dead PHI cycles may make more
 228   // instructions dead.
 229   addPass(&OptimizePHIsID);
 230
 231   // This pass merges large allocas. StackSlotColoring is a different pass
 232   // which merges spill slots.
 233   addPass(&StackColoringID);
 234
 235   // If the target requests it, assign local variables to stack slots relative
 236   // to one another and simplify frame index references where possible.
 237   addPass(&LocalStackSlotAllocationID);
 238
 239   // With optimization, dead code should already be eliminated. However
 240   // there is one known exception: lowered code for arguments that are only
 241   // used by tail calls, where the tail calls reuse the incoming stack
 242   // arguments directly (see t11 in test/CodeGen/X86/sibcall.ll).
 243   addPass(&DeadMachineInstructionElimID);
 244   printAndVerify("After codegen DCE pass");
 245
 246   // Allow targets to insert passes that improve instruction level parallelism,
 247   // like if-conversion. Such passes will typically need dominator trees and
 248   // loop info, just like LICM and CSE below.
 249   if (addILPOpts())
 250     printAndVerify("After ILP optimizations");
 251
 252   addPass(&MachineLICMID);
 253   addPass(&MachineCSEID);
 254
 255   addPass(&MachineSinkingID);
 256   printAndVerify("After Machine LICM, CSE and Sinking passes");
 257
 258   addPass(&PeepholeOptimizerID);
 259   printAndVerify("After codegen peephole optimization pass");
 260 }