lib/Target/NVPTX/NVPTXTargetMachine.cpp

   1 //===-- NVPTXTargetMachine.cpp - Define TargetMachine for NVPTX -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Top-level implementation for the NVPTX target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "NVPTXTargetMachine.h"
  15 #include "MCTargetDesc/NVPTXMCAsmInfo.h"
  16 #include "NVPTX.h"
  17 #include "NVPTXAllocaHoisting.h"
  18 #include "NVPTXLowerAggrCopies.h"
  19 #include "NVPTXTargetObjectFile.h"
  20 #include "NVPTXTargetTransformInfo.h"
  21 #include "llvm/Analysis/Passes.h"
  22 #include "llvm/CodeGen/AsmPrinter.h"
  23 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  24 #include "llvm/CodeGen/MachineModuleInfo.h"
  25 #include "llvm/CodeGen/Passes.h"
  26 #include "llvm/IR/DataLayout.h"
  27 #include "llvm/IR/IRPrintingPasses.h"
  28 #include "llvm/IR/Verifier.h"
  29 #include "llvm/MC/MCAsmInfo.h"
  30 #include "llvm/MC/MCInstrInfo.h"
  31 #include "llvm/MC/MCStreamer.h"
  32 #include "llvm/MC/MCSubtargetInfo.h"
  33 #include "llvm/PassManager.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/FormattedStream.h"
  37 #include "llvm/Support/TargetRegistry.h"
  38 #include "llvm/Support/raw_ostream.h"
  39 #include "llvm/Target/TargetInstrInfo.h"
  40 #include "llvm/Target/TargetLowering.h"
  41 #include "llvm/Target/TargetLoweringObjectFile.h"
  42 #include "llvm/Target/TargetMachine.h"
  43 #include "llvm/Target/TargetOptions.h"
  44 #include "llvm/Target/TargetRegisterInfo.h"
  45 #include "llvm/Target/TargetSubtargetInfo.h"
  46 #include "llvm/Transforms/Scalar.h"
  47
  48 using namespace llvm;
  49
  50 namespace llvm {
  51 void initializeNVVMReflectPass(PassRegistry&);
  52 void initializeGenericToNVVMPass(PassRegistry&);
  53 void initializeNVPTXAssignValidGlobalNamesPass(PassRegistry&);
  54 void initializeNVPTXFavorNonGenericAddrSpacesPass(PassRegistry &);
  55 void initializeNVPTXLowerStructArgsPass(PassRegistry &);
  56 }
  57
  58 extern "C" void LLVMInitializeNVPTXTarget() {
  59   // Register the target.
  60   RegisterTargetMachine<NVPTXTargetMachine32> X(TheNVPTXTarget32);
  61   RegisterTargetMachine<NVPTXTargetMachine64> Y(TheNVPTXTarget64);
  62
  63   // FIXME: This pass is really intended to be invoked during IR optimization,
  64   // but it's very NVPTX-specific.
  65   initializeNVVMReflectPass(*PassRegistry::getPassRegistry());
  66   initializeGenericToNVVMPass(*PassRegistry::getPassRegistry());
  67   initializeNVPTXAssignValidGlobalNamesPass(*PassRegistry::getPassRegistry());
  68   initializeNVPTXFavorNonGenericAddrSpacesPass(
  69     *PassRegistry::getPassRegistry());
  70   initializeNVPTXLowerStructArgsPass(*PassRegistry::getPassRegistry());
  71 }
  72
  73 static std::string computeDataLayout(bool is64Bit) {
  74   std::string Ret = "e";
  75
  76   if (!is64Bit)
  77     Ret += "-p:32:32";
  78
  79   Ret += "-i64:64-v16:16-v32:32-n16:32:64";
  80
  81   return Ret;
  82 }
  83
  84 NVPTXTargetMachine::NVPTXTargetMachine(const Target &T, StringRef TT,
  85                                        StringRef CPU, StringRef FS,
  86                                        const TargetOptions &Options,
  87                                        Reloc::Model RM, CodeModel::Model CM,
  88                                        CodeGenOpt::Level OL, bool is64bit)
  89     : LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
  90       TLOF(make_unique<NVPTXTargetObjectFile>()),
  91       DL(computeDataLayout(is64bit)),
  92       Subtarget(TT, CPU, FS, *this, is64bit) {
  93   initAsmInfo();
  94 }
  95
  96 NVPTXTargetMachine::~NVPTXTargetMachine() {}
  97
  98 void NVPTXTargetMachine32::anchor() {}
  99
 100 NVPTXTargetMachine32::NVPTXTargetMachine32(
 101     const Target &T, StringRef TT, StringRef CPU, StringRef FS,
 102     const TargetOptions &Options, Reloc::Model RM, CodeModel::Model CM,
 103     CodeGenOpt::Level OL)
 104     : NVPTXTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, false) {}
 105
 106 void NVPTXTargetMachine64::anchor() {}
 107
 108 NVPTXTargetMachine64::NVPTXTargetMachine64(
 109     const Target &T, StringRef TT, StringRef CPU, StringRef FS,
 110     const TargetOptions &Options, Reloc::Model RM, CodeModel::Model CM,
 111     CodeGenOpt::Level OL)
 112     : NVPTXTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, true) {}
 113
 114 namespace {
 115 class NVPTXPassConfig : public TargetPassConfig {
 116 public:
 117   NVPTXPassConfig(NVPTXTargetMachine *TM, PassManagerBase &PM)
 118       : TargetPassConfig(TM, PM) {}
 119
 120   NVPTXTargetMachine &getNVPTXTargetMachine() const {
 121     return getTM<NVPTXTargetMachine>();
 122   }
 123
 124   void addIRPasses() override;
 125   bool addInstSelector() override;
 126   void addPostRegAlloc() override;
 127   void addMachineSSAOptimization() override;
 128
 129   FunctionPass *createTargetRegisterAllocator(bool) override;
 130   void addFastRegAlloc(FunctionPass *RegAllocPass) override;
 131   void addOptimizedRegAlloc(FunctionPass *RegAllocPass) override;
 132 };
 133 } // end anonymous namespace
 134
 135 TargetPassConfig *NVPTXTargetMachine::createPassConfig(PassManagerBase &PM) {
 136   NVPTXPassConfig *PassConfig = new NVPTXPassConfig(this, PM);
 137   return PassConfig;
 138 }
 139
 140 TargetTransformInfo NVPTXTargetMachine::getTTI() {
 141   return TargetTransformInfo(NVPTXTTIImpl(this));
 142 }
 143
 144 void NVPTXPassConfig::addIRPasses() {
 145   // The following passes are known to not play well with virtual regs hanging
 146   // around after register allocation (which in our case, is *all* registers).
 147   // We explicitly disable them here.  We do, however, need some functionality
 148   // of the PrologEpilogCodeInserter pass, so we emulate that behavior in the
 149   // NVPTXPrologEpilog pass (see NVPTXPrologEpilogPass.cpp).
 150   disablePass(&PrologEpilogCodeInserterID);
 151   disablePass(&MachineCopyPropagationID);
 152   disablePass(&BranchFolderPassID);
 153   disablePass(&TailDuplicateID);
 154
 155   addPass(createNVPTXImageOptimizerPass());
 156   TargetPassConfig::addIRPasses();
 157   addPass(createNVPTXAssignValidGlobalNamesPass());
 158   addPass(createGenericToNVVMPass());
 159   addPass(createNVPTXFavorNonGenericAddrSpacesPass());
 160   addPass(createSeparateConstOffsetFromGEPPass());
 161   // The SeparateConstOffsetFromGEP pass creates variadic bases that can be used
 162   // by multiple GEPs. Run GVN or EarlyCSE to really reuse them. GVN generates
 163   // significantly better code than EarlyCSE for some of our benchmarks.
 164   if (getOptLevel() == CodeGenOpt::Aggressive)
 165     addPass(createGVNPass());
 166   else
 167     addPass(createEarlyCSEPass());
 168   // Both FavorNonGenericAddrSpaces and SeparateConstOffsetFromGEP may leave
 169   // some dead code.  We could remove dead code in an ad-hoc manner, but that
 170   // requires manual work and might be error-prone.
 171   //
 172   // The FavorNonGenericAddrSpaces pass shortcuts unnecessary addrspacecasts,
 173   // and leave them unused.
 174   //
 175   // SeparateConstOffsetFromGEP rebuilds a new index from the old index, and the
 176   // old index and some of its intermediate results may become unused.
 177   addPass(createDeadCodeEliminationPass());
 178 }
 179
 180 bool NVPTXPassConfig::addInstSelector() {
 181   const NVPTXSubtarget &ST =
 182     getTM<NVPTXTargetMachine>().getSubtarget<NVPTXSubtarget>();
 183
 184   addPass(createLowerAggrCopies());
 185   addPass(createAllocaHoisting());
 186   addPass(createNVPTXISelDag(getNVPTXTargetMachine(), getOptLevel()));
 187
 188   if (!ST.hasImageHandles())
 189     addPass(createNVPTXReplaceImageHandlesPass());
 190
 191   return false;
 192 }
 193
 194 void NVPTXPassConfig::addPostRegAlloc() {
 195   addPass(createNVPTXPrologEpilogPass(), false);
 196 }
 197
 198 FunctionPass *NVPTXPassConfig::createTargetRegisterAllocator(bool) {
 199   return nullptr; // No reg alloc
 200 }
 201
 202 void NVPTXPassConfig::addFastRegAlloc(FunctionPass *RegAllocPass) {
 203   assert(!RegAllocPass && "NVPTX uses no regalloc!");
 204   addPass(&PHIEliminationID);
 205   addPass(&TwoAddressInstructionPassID);
 206 }
 207
 208 void NVPTXPassConfig::addOptimizedRegAlloc(FunctionPass *RegAllocPass) {
 209   assert(!RegAllocPass && "NVPTX uses no regalloc!");
 210
 211   addPass(&ProcessImplicitDefsID);
 212   addPass(&LiveVariablesID);
 213   addPass(&MachineLoopInfoID);
 214   addPass(&PHIEliminationID);
 215
 216   addPass(&TwoAddressInstructionPassID);
 217   addPass(&RegisterCoalescerID);
 218
 219   // PreRA instruction scheduling.
 220   if (addPass(&MachineSchedulerID))
 221     printAndVerify("After Machine Scheduling");
 222
 223
 224   addPass(&StackSlotColoringID);
 225
 226   // FIXME: Needs physical registers
 227   //addPass(&PostRAMachineLICMID);
 228
 229   printAndVerify("After StackSlotColoring");
 230 }
 231
 232 void NVPTXPassConfig::addMachineSSAOptimization() {
 233   // Pre-ra tail duplication.
 234   if (addPass(&EarlyTailDuplicateID))
 235     printAndVerify("After Pre-RegAlloc TailDuplicate");
 236
 237   // Optimize PHIs before DCE: removing dead PHI cycles may make more
 238   // instructions dead.
 239   addPass(&OptimizePHIsID);
 240
 241   // This pass merges large allocas. StackSlotColoring is a different pass
 242   // which merges spill slots.
 243   addPass(&StackColoringID);
 244
 245   // If the target requests it, assign local variables to stack slots relative
 246   // to one another and simplify frame index references where possible.
 247   addPass(&LocalStackSlotAllocationID);
 248
 249   // With optimization, dead code should already be eliminated. However
 250   // there is one known exception: lowered code for arguments that are only
 251   // used by tail calls, where the tail calls reuse the incoming stack
 252   // arguments directly (see t11 in test/CodeGen/X86/sibcall.ll).
 253   addPass(&DeadMachineInstructionElimID);
 254   printAndVerify("After codegen DCE pass");
 255
 256   // Allow targets to insert passes that improve instruction level parallelism,
 257   // like if-conversion. Such passes will typically need dominator trees and
 258   // loop info, just like LICM and CSE below.
 259   if (addILPOpts())
 260     printAndVerify("After ILP optimizations");
 261
 262   addPass(&MachineLICMID);
 263   addPass(&MachineCSEID);
 264
 265   addPass(&MachineSinkingID);
 266   printAndVerify("After Machine LICM, CSE and Sinking passes");
 267
 268   addPass(&PeepholeOptimizerID);
 269   printAndVerify("After codegen peephole optimization pass");
 270 }