lib/Target/PowerPC/PPCHazardRecognizers.cpp

   1 //===-- PPCHazardRecognizers.cpp - PowerPC Hazard Recognizer Impls --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements hazard recognizers for scheduling on PowerPC processors.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "sched"
  15 #include "PPCHazardRecognizers.h"
  16 #include "PPC.h"
  17 #include "llvm/Support/Debug.h"
  18 #include <iostream>
  19 using namespace llvm;
  20
  21
  22 //===----------------------------------------------------------------------===//
  23 // PowerPC 970 Hazard Recognizer
  24 //
  25 // This models the dispatch group formation of the PPC970 processor.  Dispatch
  26 // groups are bundles of up to five instructions that can contain up to two ALU
  27 // (aka FXU) ops, two FPU ops, two Load/Store ops, one CR op, one VALU op, one
  28 // VPERM op, and one BRANCH op.  If the code contains more instructions in a
  29 // sequence than the dispatch group can contain (e.g. three loads in a row) the
  30 // processor terminates the dispatch group early, wasting execution resources.
  31 //
  32 // In addition to these restrictions, there are a number of other restrictions:
  33 // some instructions, e.g. branches, are required to be the last instruction in
  34 // a group.  Additionally, only branches can issue in the 5th (last) slot.
  35 //
  36 // Finally, there are a number of "structural" hazards on the PPC970.  These
  37 // conditions cause large performance penalties due to misprediction, recovery,
  38 // and replay logic that has to happen.  These cases include setting a CTR and
  39 // branching through it in the same dispatch group, and storing to an address,
  40 // then loading from the same address within a dispatch group.  To avoid these
  41 // conditions, we insert no-op instructions when appropriate.
  42 //
  43 // FIXME: This is missing some significant cases:
  44 //  -1. Handle all of the instruction types in GetInstrType.
  45 //   0. Handling of instructions that must be the first/last in a group.
  46 //   1. Modeling of microcoded instructions.
  47 //   2. Handling of cracked instructions.
  48 //   3. Handling of serialized operations.
  49 //   4. Handling of the esoteric cases in "Resource-based Instruction Grouping",
  50 //      e.g. integer divides that only execute in the second slot.
  51 //
  52
  53 void PPCHazardRecognizer970::EndDispatchGroup() {
  54   DEBUG(std::cerr << "=== Start of dispatch group\n");
  55   // Pipeline units.
  56   NumFXU = NumLSU = NumFPU = 0;
  57   HasCR = HasSPR = HasVALU = HasVPERM = false;
  58   NumIssued = 0;
  59
  60   // Structural hazard info.
  61   HasCTRSet = false;
  62   StorePtr1 = StorePtr2 = SDOperand();
  63   StoreSize = 0;
  64 }
  65
  66
  67 PPCHazardRecognizer970::PPC970InstrType
  68 PPCHazardRecognizer970::GetInstrType(unsigned Opcode) {
  69   if (Opcode < ISD::BUILTIN_OP_END)
  70     return PseudoInst;
  71   Opcode -= ISD::BUILTIN_OP_END;
  72
  73   switch (Opcode) {
  74   case PPC::FMRSD: return PseudoInst;  // Usually coallesced away.
  75   case PPC::BCTRL:
  76   case PPC::BL:
  77   case PPC::BLA:
  78     return BR;
  79   case PPC::MCRF:
  80   case PPC::MFCR:
  81   case PPC::MFOCRF:
  82     return CR;
  83   case PPC::MFLR:
  84   case PPC::MFCTR:
  85   case PPC::MTLR:
  86   case PPC::MTCTR:
  87     return SPR;
  88   case PPC::LFS:
  89   case PPC::LFD:
  90   case PPC::LWZ:
  91   case PPC::LFSX:
  92   case PPC::LWZX:
  93   case PPC::LBZ:
  94   case PPC::LHA:
  95   case PPC::LHZ:
  96   case PPC::LWZU:
  97     return LSU_LD;
  98   case PPC::STFD:
  99   case PPC::STW:
 100   case PPC::STB:
 101   case PPC::STH:
 102   case PPC::STWU:
 103     return LSU_ST;
 104   case PPC::DIVW:
 105   case PPC::DIVWU:
 106   case PPC::DIVD:
 107   case PPC::DIVDU:
 108     return FXU_FIRST;
 109   case PPC::FADDS:
 110   case PPC::FCTIWZ:
 111   case PPC::FRSP:
 112   case PPC::FSUB:
 113     return FPU;
 114   }
 115
 116   return FXU;
 117 }
 118
 119
 120 /// StartBasicBlock - Initiate a new dispatch group.
 121 void PPCHazardRecognizer970::StartBasicBlock() {
 122   EndDispatchGroup();
 123 }
 124
 125 /// isLoadOfStoredAddress - If we have a load from the previously stored pointer
 126 /// as indicated by StorePtr1/StorePtr2/StoreSize, return true.
 127 bool PPCHazardRecognizer970::
 128 isLoadOfStoredAddress(unsigned LoadSize, SDOperand Ptr1, SDOperand Ptr2) const {
 129   // Handle exact and commuted addresses.
 130   if (Ptr1 == StorePtr1 && Ptr2 == StorePtr2)
 131     return true;
 132   if (Ptr2 == StorePtr1 && Ptr1 == StorePtr2)
 133     return true;
 134
 135   // Okay, we don't have an exact match, if this is an indexed offset, see if we
 136   // have overlap (which happens during fp->int conversion for example).
 137   if (StorePtr2 == Ptr2) {
 138     if (ConstantSDNode *StoreOffset = dyn_cast<ConstantSDNode>(StorePtr1))
 139       if (ConstantSDNode *LoadOffset = dyn_cast<ConstantSDNode>(Ptr1)) {
 140         // Okay the base pointers match, so we have [c1+r] vs [c2+r].  Check to
 141         // see if the load and store actually overlap.
 142         int StoreOffs = StoreOffset->getValue();
 143         int LoadOffs  = LoadOffset->getValue();
 144         if (StoreOffs < LoadOffs) {
 145           if (int(StoreOffs+StoreSize) > LoadOffs) return true;
 146         } else {
 147           if (int(LoadOffs+LoadSize) > StoreOffs) return true;
 148         }
 149       }
 150   }
 151   return false;
 152 }
 153
 154 /// getHazardType - We return hazard for any non-branch instruction that would
 155 /// terminate terminate the dispatch group.  We turn NoopHazard for any
 156 /// instructions that wouldn't terminate the dispatch group that would cause a
 157 /// pipeline flush.
 158 HazardRecognizer::HazardType PPCHazardRecognizer970::
 159 getHazardType(SDNode *Node) {
 160   PPC970InstrType InstrType = GetInstrType(Node->getOpcode());
 161   if (InstrType == PseudoInst) return NoHazard;
 162   unsigned Opcode = Node->getOpcode()-ISD::BUILTIN_OP_END;
 163
 164   switch (InstrType) {
 165   default: assert(0 && "Unknown instruction type!");
 166   case FXU:
 167   case FXU_FIRST: if (NumFXU  == 2) return Hazard;
 168   case LSU_ST:
 169   case LSU_LD:    if (NumLSU  == 2) return Hazard;
 170   case FPU:       if (NumFPU  == 2) return Hazard;
 171   case CR:        if (HasCR) return Hazard;
 172   case SPR:       if (HasSPR) return Hazard;
 173   case VALU:      if (HasVALU) return Hazard;
 174   case VPERM:     if (HasVPERM) return Hazard;
 175   case BR:  break;
 176   }
 177
 178   // We can only issue a CR or SPR instruction, or an FXU instruction that needs
 179   // to lead a dispatch group as the first instruction in the group.
 180   if (NumIssued != 0 &&
 181       (InstrType == CR || InstrType == SPR || InstrType == FXU_FIRST))
 182     return Hazard;
 183
 184   // We can only issue a branch as the last instruction in a group.
 185   if (NumIssued == 4 && InstrType != BR)
 186     return Hazard;
 187
 188   // Do not allow MTCTR and BCTRL to be in the same dispatch group.
 189   if (HasCTRSet && Opcode == PPC::BCTRL)
 190     return NoopHazard;
 191
 192   // If this is a load following a store, make sure it's not to the same or
 193   // overlapping address.
 194   if (InstrType == LSU_LD && StoreSize) {
 195     unsigned LoadSize;
 196     switch (Opcode) {
 197     default: assert(0 && "Unknown load!");
 198     case PPC::LBZ: LoadSize = 1; break;
 199     case PPC::LHA:
 200     case PPC::LHZ: LoadSize = 2; break;
 201     case PPC::LWZU:
 202     case PPC::LFSX:
 203     case PPC::LFS:
 204     case PPC::LWZX:
 205     case PPC::LWZ: LoadSize = 4; break;
 206     case PPC::LFD: LoadSize = 8; break;
 207     }
 208
 209     if (isLoadOfStoredAddress(LoadSize,
 210                               Node->getOperand(0), Node->getOperand(1)))
 211       return NoopHazard;
 212   }
 213
 214   return NoHazard;
 215 }
 216
 217 void PPCHazardRecognizer970::EmitInstruction(SDNode *Node) {
 218   PPC970InstrType InstrType = GetInstrType(Node->getOpcode());
 219   if (InstrType == PseudoInst) return;
 220   unsigned Opcode = Node->getOpcode()-ISD::BUILTIN_OP_END;
 221
 222   // Update structural hazard information.
 223   if (Opcode == PPC::MTCTR) HasCTRSet = true;
 224
 225   // Track the address stored to.
 226   if (InstrType == LSU_ST) {
 227     StorePtr1 = Node->getOperand(1);
 228     StorePtr2 = Node->getOperand(2);
 229     switch (Opcode) {
 230     default: assert(0 && "Unknown store instruction!");
 231     case PPC::STB:  StoreSize = 1; break;
 232     case PPC::STH:  StoreSize = 2; break;
 233     case PPC::STWU:
 234     case PPC::STW:  StoreSize = 4; break;
 235     case PPC::STFD: StoreSize = 8; break;
 236     }
 237   }
 238
 239   switch (InstrType) {
 240   default: assert(0 && "Unknown instruction type!");
 241   case FXU:
 242   case FXU_FIRST: ++NumFXU; break;
 243   case LSU_LD:
 244   case LSU_ST:    ++NumLSU; break;
 245   case FPU:       ++NumFPU; break;
 246   case CR:        HasCR    = true; break;
 247   case SPR:       HasSPR   = true; break;
 248   case VALU:      HasVALU  = true; break;
 249   case VPERM:     HasVPERM = true; break;
 250   case BR:        NumIssued = 4; return;  // ends a d-group.
 251   }
 252   ++NumIssued;
 253
 254   if (NumIssued == 5)
 255     EndDispatchGroup();
 256 }
 257
 258 void PPCHazardRecognizer970::AdvanceCycle() {
 259   assert(NumIssued < 5 && "Illegal dispatch group!");
 260   ++NumIssued;
 261   if (NumIssued == 5)
 262     EndDispatchGroup();
 263 }
 264
 265 void PPCHazardRecognizer970::EmitNoop() {
 266   AdvanceCycle();
 267 }