lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "ppc-codegen"
  16 #include "PPC.h"
  17 #include "PPCPredicates.h"
  18 #include "PPCTargetMachine.h"
  19 #include "PPCISelLowering.h"
  20 #include "PPCHazardRecognizers.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineRegisterInfo.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/SelectionDAGISel.h"
  26 #include "llvm/Target/TargetOptions.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/GlobalValue.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/MathExtras.h"
  32 #include "llvm/Support/Compiler.h"
  33 using namespace llvm;
  34
  35 namespace {
  36   //===--------------------------------------------------------------------===//
  37   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  38   /// instructions for SelectionDAG operations.
  39   ///
  40   class VISIBILITY_HIDDEN PPCDAGToDAGISel : public SelectionDAGISel {
  41     PPCTargetMachine &TM;
  42     PPCTargetLowering &PPCLowering;
  43     const PPCSubtarget &PPCSubTarget;
  44     unsigned GlobalBaseReg;
  45   public:
  46     explicit PPCDAGToDAGISel(PPCTargetMachine &tm)
  47       : SelectionDAGISel(tm), TM(tm),
  48         PPCLowering(*TM.getTargetLowering()),
  49         PPCSubTarget(*TM.getSubtargetImpl()) {}
  50
  51     virtual bool runOnFunction(Function &Fn) {
  52       // Make sure we re-emit a set of the global base reg if necessary
  53       GlobalBaseReg = 0;
  54       SelectionDAGISel::runOnFunction(Fn);
  55
  56       InsertVRSaveCode(Fn);
  57       return true;
  58     }
  59
  60     /// getI32Imm - Return a target constant with the specified value, of type
  61     /// i32.
  62     inline SDValue getI32Imm(unsigned Imm) {
  63       return CurDAG->getTargetConstant(Imm, MVT::i32);
  64     }
  65
  66     /// getI64Imm - Return a target constant with the specified value, of type
  67     /// i64.
  68     inline SDValue getI64Imm(uint64_t Imm) {
  69       return CurDAG->getTargetConstant(Imm, MVT::i64);
  70     }
  71
  72     /// getSmallIPtrImm - Return a target constant of pointer type.
  73     inline SDValue getSmallIPtrImm(unsigned Imm) {
  74       return CurDAG->getTargetConstant(Imm, PPCLowering.getPointerTy());
  75     }
  76
  77     /// isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s
  78     /// with any number of 0s on either side.  The 1s are allowed to wrap from
  79     /// LSB to MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.
  80     /// 0x0F0F0000 is not, since all 1s are not contiguous.
  81     static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME);
  82
  83
  84     /// isRotateAndMask - Returns true if Mask and Shift can be folded into a
  85     /// rotate and mask opcode and mask operation.
  86     static bool isRotateAndMask(SDNode *N, unsigned Mask, bool IsShiftMask,
  87                                 unsigned &SH, unsigned &MB, unsigned &ME);
  88
  89     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  90     /// base register.  Return the virtual register that holds this value.
  91     SDNode *getGlobalBaseReg();
  92
  93     // Select - Convert the specified operand from a target-independent to a
  94     // target-specific node if it hasn't already been changed.
  95     SDNode *Select(SDValue Op);
  96
  97     SDNode *SelectBitfieldInsert(SDNode *N);
  98
  99     /// SelectCC - Select a comparison of the specified values with the
 100     /// specified condition code, returning the CR# of the expression.
 101     SDValue SelectCC(SDValue LHS, SDValue RHS, ISD::CondCode CC, DebugLoc dl);
 102
 103     /// SelectAddrImm - Returns true if the address N can be represented by
 104     /// a base register plus a signed 16-bit displacement [r+imm].
 105     bool SelectAddrImm(SDValue Op, SDValue N, SDValue &Disp,
 106                        SDValue &Base) {
 107       return PPCLowering.SelectAddressRegImm(N, Disp, Base, *CurDAG);
 108     }
 109
 110     /// SelectAddrImmOffs - Return true if the operand is valid for a preinc
 111     /// immediate field.  Because preinc imms have already been validated, just
 112     /// accept it.
 113     bool SelectAddrImmOffs(SDValue Op, SDValue N, SDValue &Out) const {
 114       Out = N;
 115       return true;
 116     }
 117
 118     /// SelectAddrIdx - Given the specified addressed, check to see if it can be
 119     /// represented as an indexed [r+r] operation.  Returns false if it can
 120     /// be represented by [r+imm], which are preferred.
 121     bool SelectAddrIdx(SDValue Op, SDValue N, SDValue &Base,
 122                        SDValue &Index) {
 123       return PPCLowering.SelectAddressRegReg(N, Base, Index, *CurDAG);
 124     }
 125
 126     /// SelectAddrIdxOnly - Given the specified addressed, force it to be
 127     /// represented as an indexed [r+r] operation.
 128     bool SelectAddrIdxOnly(SDValue Op, SDValue N, SDValue &Base,
 129                            SDValue &Index) {
 130       return PPCLowering.SelectAddressRegRegOnly(N, Base, Index, *CurDAG);
 131     }
 132
 133     /// SelectAddrImmShift - Returns true if the address N can be represented by
 134     /// a base register plus a signed 14-bit displacement [r+imm*4].  Suitable
 135     /// for use by STD and friends.
 136     bool SelectAddrImmShift(SDValue Op, SDValue N, SDValue &Disp,
 137                             SDValue &Base) {
 138       return PPCLowering.SelectAddressRegImmShift(N, Disp, Base, *CurDAG);
 139     }
 140
 141     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 142     /// inline asm expressions.
 143     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 144                                               char ConstraintCode,
 145                                               std::vector<SDValue> &OutOps) {
 146       SDValue Op0, Op1;
 147       switch (ConstraintCode) {
 148       default: return true;
 149       case 'm':   // memory
 150         if (!SelectAddrIdx(Op, Op, Op0, Op1))
 151           SelectAddrImm(Op, Op, Op0, Op1);
 152         break;
 153       case 'o':   // offsetable
 154         if (!SelectAddrImm(Op, Op, Op0, Op1)) {
 155           Op0 = Op;
 156           Op1 = getSmallIPtrImm(0);
 157         }
 158         break;
 159       case 'v':   // not offsetable
 160         SelectAddrIdxOnly(Op, Op, Op0, Op1);
 161         break;
 162       }
 163
 164       OutOps.push_back(Op0);
 165       OutOps.push_back(Op1);
 166       return false;
 167     }
 168
 169     SDValue BuildSDIVSequence(SDNode *N);
 170     SDValue BuildUDIVSequence(SDNode *N);
 171
 172     /// InstructionSelect - This callback is invoked by
 173     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 174     virtual void InstructionSelect();
 175
 176     void InsertVRSaveCode(Function &Fn);
 177
 178     virtual const char *getPassName() const {
 179       return "PowerPC DAG->DAG Pattern Instruction Selection";
 180     }
 181
 182     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for
 183     /// this target when scheduling the DAG.
 184     virtual ScheduleHazardRecognizer *CreateTargetHazardRecognizer() {
 185       // Should use subtarget info to pick the right hazard recognizer.  For
 186       // now, always return a PPC970 recognizer.
 187       const TargetInstrInfo *II = TM.getInstrInfo();
 188       assert(II && "No InstrInfo?");
 189       return new PPCHazardRecognizer970(*II);
 190     }
 191
 192 // Include the pieces autogenerated from the target description.
 193 #include "PPCGenDAGISel.inc"
 194
 195 private:
 196     SDNode *SelectSETCC(SDValue Op);
 197   };
 198 }
 199
 200 /// InstructionSelect - This callback is invoked by
 201 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 202 void PPCDAGToDAGISel::InstructionSelect() {
 203   DEBUG(BB->dump());
 204
 205   // Select target instructions for the DAG.
 206   SelectRoot(*CurDAG);
 207   CurDAG->RemoveDeadNodes();
 208 }
 209
 210 /// InsertVRSaveCode - Once the entire function has been instruction selected,
 211 /// all virtual registers are created and all machine instructions are built,
 212 /// check to see if we need to save/restore VRSAVE.  If so, do it.
 213 void PPCDAGToDAGISel::InsertVRSaveCode(Function &F) {
 214   // Check to see if this function uses vector registers, which means we have to
 215   // save and restore the VRSAVE register and update it with the regs we use.
 216   //
 217   // In this case, there will be virtual registers of vector type type created
 218   // by the scheduler.  Detect them now.
 219   MachineFunction &Fn = MachineFunction::get(&F);
 220   bool HasVectorVReg = false;
 221   for (unsigned i = TargetRegisterInfo::FirstVirtualRegister,
 222        e = RegInfo->getLastVirtReg()+1; i != e; ++i)
 223     if (RegInfo->getRegClass(i) == &PPC::VRRCRegClass) {
 224       HasVectorVReg = true;
 225       break;
 226     }
 227   if (!HasVectorVReg) return;  // nothing to do.
 228
 229   // If we have a vector register, we want to emit code into the entry and exit
 230   // blocks to save and restore the VRSAVE register.  We do this here (instead
 231   // of marking all vector instructions as clobbering VRSAVE) for two reasons:
 232   //
 233   // 1. This (trivially) reduces the load on the register allocator, by not
 234   //    having to represent the live range of the VRSAVE register.
 235   // 2. This (more significantly) allows us to create a temporary virtual
 236   //    register to hold the saved VRSAVE value, allowing this temporary to be
 237   //    register allocated, instead of forcing it to be spilled to the stack.
 238
 239   // Create two vregs - one to hold the VRSAVE register that is live-in to the
 240   // function and one for the value after having bits or'd into it.
 241   unsigned InVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 242   unsigned UpdatedVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 243
 244   const TargetInstrInfo &TII = *TM.getInstrInfo();
 245   MachineBasicBlock &EntryBB = *Fn.begin();
 246   // Emit the following code into the entry block:
 247   // InVRSAVE = MFVRSAVE
 248   // UpdatedVRSAVE = UPDATE_VRSAVE InVRSAVE
 249   // MTVRSAVE UpdatedVRSAVE
 250   MachineBasicBlock::iterator IP = EntryBB.begin();  // Insert Point
 251   BuildMI(EntryBB, IP, TII.get(PPC::MFVRSAVE), InVRSAVE);
 252   BuildMI(EntryBB, IP, TII.get(PPC::UPDATE_VRSAVE),
 253           UpdatedVRSAVE).addReg(InVRSAVE);
 254   BuildMI(EntryBB, IP, TII.get(PPC::MTVRSAVE)).addReg(UpdatedVRSAVE);
 255
 256   // Find all return blocks, outputting a restore in each epilog.
 257   for (MachineFunction::iterator BB = Fn.begin(), E = Fn.end(); BB != E; ++BB) {
 258     if (!BB->empty() && BB->back().getDesc().isReturn()) {
 259       IP = BB->end(); --IP;
 260
 261       // Skip over all terminator instructions, which are part of the return
 262       // sequence.
 263       MachineBasicBlock::iterator I2 = IP;
 264       while (I2 != BB->begin() && (--I2)->getDesc().isTerminator())
 265         IP = I2;
 266
 267       // Emit: MTVRSAVE InVRSave
 268       BuildMI(*BB, IP, TII.get(PPC::MTVRSAVE)).addReg(InVRSAVE);
 269     }
 270   }
 271 }
 272
 273
 274 /// getGlobalBaseReg - Output the instructions required to put the
 275 /// base address to use for accessing globals into a register.
 276 ///
 277 SDNode *PPCDAGToDAGISel::getGlobalBaseReg() {
 278   if (!GlobalBaseReg) {
 279     const TargetInstrInfo &TII = *TM.getInstrInfo();
 280     // Insert the set of GlobalBaseReg into the first MBB of the function
 281     MachineBasicBlock &FirstMBB = BB->getParent()->front();
 282     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 283
 284     if (PPCLowering.getPointerTy() == MVT::i32) {
 285       GlobalBaseReg = RegInfo->createVirtualRegister(PPC::GPRCRegisterClass);
 286       BuildMI(FirstMBB, MBBI, TII.get(PPC::MovePCtoLR), PPC::LR);
 287       BuildMI(FirstMBB, MBBI, TII.get(PPC::MFLR), GlobalBaseReg);
 288     } else {
 289       GlobalBaseReg = RegInfo->createVirtualRegister(PPC::G8RCRegisterClass);
 290       BuildMI(FirstMBB, MBBI, TII.get(PPC::MovePCtoLR8), PPC::LR8);
 291       BuildMI(FirstMBB, MBBI, TII.get(PPC::MFLR8), GlobalBaseReg);
 292     }
 293   }
 294   return CurDAG->getRegister(GlobalBaseReg,
 295                              PPCLowering.getPointerTy()).getNode();
 296 }
 297
 298 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 299 /// or 64-bit immediate, and if the value can be accurately represented as a
 300 /// sign extension from a 16-bit value.  If so, this returns true and the
 301 /// immediate.
 302 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 303   if (N->getOpcode() != ISD::Constant)
 304     return false;
 305
 306   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 307   if (N->getValueType(0) == MVT::i32)
 308     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 309   else
 310     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 311 }
 312
 313 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 314   return isIntS16Immediate(Op.getNode(), Imm);
 315 }
 316
 317
 318 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 319 /// operand. If so Imm will receive the 32-bit value.
 320 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 321   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 322     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 323     return true;
 324   }
 325   return false;
 326 }
 327
 328 /// isInt64Immediate - This method tests to see if the node is a 64-bit constant
 329 /// operand.  If so Imm will receive the 64-bit value.
 330 static bool isInt64Immediate(SDNode *N, uint64_t &Imm) {
 331   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i64) {
 332     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 333     return true;
 334   }
 335   return false;
 336 }
 337
 338 // isInt32Immediate - This method tests to see if a constant operand.
 339 // If so Imm will receive the 32 bit value.
 340 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 341   return isInt32Immediate(N.getNode(), Imm);
 342 }
 343
 344
 345 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 346 // opcode and that it has a immediate integer right operand.
 347 // If so Imm will receive the 32 bit value.
 348 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 349   return N->getOpcode() == Opc
 350          && isInt32Immediate(N->getOperand(1).getNode(), Imm);
 351 }
 352
 353 bool PPCDAGToDAGISel::isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 354   if (isShiftedMask_32(Val)) {
 355     // look for the first non-zero bit
 356     MB = CountLeadingZeros_32(Val);
 357     // look for the first zero bit after the run of ones
 358     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 359     return true;
 360   } else {
 361     Val = ~Val; // invert mask
 362     if (isShiftedMask_32(Val)) {
 363       // effectively look for the first zero bit
 364       ME = CountLeadingZeros_32(Val) - 1;
 365       // effectively look for the first one bit after the run of zeros
 366       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 367       return true;
 368     }
 369   }
 370   // no run present
 371   return false;
 372 }
 373
 374 bool PPCDAGToDAGISel::isRotateAndMask(SDNode *N, unsigned Mask,
 375                                       bool IsShiftMask, unsigned &SH,
 376                                       unsigned &MB, unsigned &ME) {
 377   // Don't even go down this path for i64, since different logic will be
 378   // necessary for rldicl/rldicr/rldimi.
 379   if (N->getValueType(0) != MVT::i32)
 380     return false;
 381
 382   unsigned Shift  = 32;
 383   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 384   unsigned Opcode = N->getOpcode();
 385   if (N->getNumOperands() != 2 ||
 386       !isInt32Immediate(N->getOperand(1).getNode(), Shift) || (Shift > 31))
 387     return false;
 388
 389   if (Opcode == ISD::SHL) {
 390     // apply shift left to mask if it comes first
 391     if (IsShiftMask) Mask = Mask << Shift;
 392     // determine which bits are made indeterminant by shift
 393     Indeterminant = ~(0xFFFFFFFFu << Shift);
 394   } else if (Opcode == ISD::SRL) {
 395     // apply shift right to mask if it comes first
 396     if (IsShiftMask) Mask = Mask >> Shift;
 397     // determine which bits are made indeterminant by shift
 398     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 399     // adjust for the left rotate
 400     Shift = 32 - Shift;
 401   } else if (Opcode == ISD::ROTL) {
 402     Indeterminant = 0;
 403   } else {
 404     return false;
 405   }
 406
 407   // if the mask doesn't intersect any Indeterminant bits
 408   if (Mask && !(Mask & Indeterminant)) {
 409     SH = Shift & 31;
 410     // make sure the mask is still a mask (wrap arounds may not be)
 411     return isRunOfOnes(Mask, MB, ME);
 412   }
 413   return false;
 414 }
 415
 416 /// SelectBitfieldInsert - turn an or of two masked values into
 417 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 418 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 419   SDValue Op0 = N->getOperand(0);
 420   SDValue Op1 = N->getOperand(1);
 421   DebugLoc dl = N->getDebugLoc();
 422
 423   APInt LKZ, LKO, RKZ, RKO;
 424   CurDAG->ComputeMaskedBits(Op0, APInt::getAllOnesValue(32), LKZ, LKO);
 425   CurDAG->ComputeMaskedBits(Op1, APInt::getAllOnesValue(32), RKZ, RKO);
 426
 427   unsigned TargetMask = LKZ.getZExtValue();
 428   unsigned InsertMask = RKZ.getZExtValue();
 429
 430   if ((TargetMask | InsertMask) == 0xFFFFFFFF) {
 431     unsigned Op0Opc = Op0.getOpcode();
 432     unsigned Op1Opc = Op1.getOpcode();
 433     unsigned Value, SH = 0;
 434     TargetMask = ~TargetMask;
 435     InsertMask = ~InsertMask;
 436
 437     // If the LHS has a foldable shift and the RHS does not, then swap it to the
 438     // RHS so that we can fold the shift into the insert.
 439     if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 440       if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 441           Op0.getOperand(0).getOpcode() == ISD::SRL) {
 442         if (Op1.getOperand(0).getOpcode() != ISD::SHL &&
 443             Op1.getOperand(0).getOpcode() != ISD::SRL) {
 444           std::swap(Op0, Op1);
 445           std::swap(Op0Opc, Op1Opc);
 446           std::swap(TargetMask, InsertMask);
 447         }
 448       }
 449     } else if (Op0Opc == ISD::SHL || Op0Opc == ISD::SRL) {
 450       if (Op1Opc == ISD::AND && Op1.getOperand(0).getOpcode() != ISD::SHL &&
 451           Op1.getOperand(0).getOpcode() != ISD::SRL) {
 452         std::swap(Op0, Op1);
 453         std::swap(Op0Opc, Op1Opc);
 454         std::swap(TargetMask, InsertMask);
 455       }
 456     }
 457
 458     unsigned MB, ME;
 459     if (InsertMask && isRunOfOnes(InsertMask, MB, ME)) {
 460       SDValue Tmp1, Tmp2, Tmp3;
 461       bool DisjointMask = (TargetMask ^ InsertMask) == 0xFFFFFFFF;
 462
 463       if ((Op1Opc == ISD::SHL || Op1Opc == ISD::SRL) &&
 464           isInt32Immediate(Op1.getOperand(1), Value)) {
 465         Op1 = Op1.getOperand(0);
 466         SH  = (Op1Opc == ISD::SHL) ? Value : 32 - Value;
 467       }
 468       if (Op1Opc == ISD::AND) {
 469         unsigned SHOpc = Op1.getOperand(0).getOpcode();
 470         if ((SHOpc == ISD::SHL || SHOpc == ISD::SRL) &&
 471             isInt32Immediate(Op1.getOperand(0).getOperand(1), Value)) {
 472           Op1 = Op1.getOperand(0).getOperand(0);
 473           SH  = (SHOpc == ISD::SHL) ? Value : 32 - Value;
 474         } else {
 475           Op1 = Op1.getOperand(0);
 476         }
 477       }
 478
 479       Tmp3 = (Op0Opc == ISD::AND && DisjointMask) ? Op0.getOperand(0) : Op0;
 480       SH &= 31;
 481       SDValue Ops[] = { Tmp3, Op1, getI32Imm(SH), getI32Imm(MB),
 482                           getI32Imm(ME) };
 483       return CurDAG->getTargetNode(PPC::RLWIMI, dl, MVT::i32, Ops, 5);
 484     }
 485   }
 486   return 0;
 487 }
 488
 489 /// SelectCC - Select a comparison of the specified values with the specified
 490 /// condition code, returning the CR# of the expression.
 491 SDValue PPCDAGToDAGISel::SelectCC(SDValue LHS, SDValue RHS,
 492                                     ISD::CondCode CC, DebugLoc dl) {
 493   // Always select the LHS.
 494   unsigned Opc;
 495
 496   if (LHS.getValueType() == MVT::i32) {
 497     unsigned Imm;
 498     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 499       if (isInt32Immediate(RHS, Imm)) {
 500         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 501         if (isUInt16(Imm))
 502           return SDValue(CurDAG->getTargetNode(PPC::CMPLWI, dl, MVT::i32, LHS,
 503                                                  getI32Imm(Imm & 0xFFFF)), 0);
 504         // If this is a 16-bit signed immediate, fold it.
 505         if (isInt16((int)Imm))
 506           return SDValue(CurDAG->getTargetNode(PPC::CMPWI, dl, MVT::i32, LHS,
 507                                                  getI32Imm(Imm & 0xFFFF)), 0);
 508
 509         // For non-equality comparisons, the default code would materialize the
 510         // constant, then compare against it, like this:
 511         //   lis r2, 4660
 512         //   ori r2, r2, 22136
 513         //   cmpw cr0, r3, r2
 514         // Since we are just comparing for equality, we can emit this instead:
 515         //   xoris r0,r3,0x1234
 516         //   cmplwi cr0,r0,0x5678
 517         //   beq cr0,L6
 518         SDValue Xor(CurDAG->getTargetNode(PPC::XORIS, dl, MVT::i32, LHS,
 519                                             getI32Imm(Imm >> 16)), 0);
 520         return SDValue(CurDAG->getTargetNode(PPC::CMPLWI, dl, MVT::i32, Xor,
 521                                                getI32Imm(Imm & 0xFFFF)), 0);
 522       }
 523       Opc = PPC::CMPLW;
 524     } else if (ISD::isUnsignedIntSetCC(CC)) {
 525       if (isInt32Immediate(RHS, Imm) && isUInt16(Imm))
 526         return SDValue(CurDAG->getTargetNode(PPC::CMPLWI, dl, MVT::i32, LHS,
 527                                                getI32Imm(Imm & 0xFFFF)), 0);
 528       Opc = PPC::CMPLW;
 529     } else {
 530       short SImm;
 531       if (isIntS16Immediate(RHS, SImm))
 532         return SDValue(CurDAG->getTargetNode(PPC::CMPWI, dl, MVT::i32, LHS,
 533                                                getI32Imm((int)SImm & 0xFFFF)),
 534                          0);
 535       Opc = PPC::CMPW;
 536     }
 537   } else if (LHS.getValueType() == MVT::i64) {
 538     uint64_t Imm;
 539     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 540       if (isInt64Immediate(RHS.getNode(), Imm)) {
 541         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 542         if (isUInt16(Imm))
 543           return SDValue(CurDAG->getTargetNode(PPC::CMPLDI, dl, MVT::i64, LHS,
 544                                                  getI32Imm(Imm & 0xFFFF)), 0);
 545         // If this is a 16-bit signed immediate, fold it.
 546         if (isInt16(Imm))
 547           return SDValue(CurDAG->getTargetNode(PPC::CMPDI, dl, MVT::i64, LHS,
 548                                                  getI32Imm(Imm & 0xFFFF)), 0);
 549
 550         // For non-equality comparisons, the default code would materialize the
 551         // constant, then compare against it, like this:
 552         //   lis r2, 4660
 553         //   ori r2, r2, 22136
 554         //   cmpd cr0, r3, r2
 555         // Since we are just comparing for equality, we can emit this instead:
 556         //   xoris r0,r3,0x1234
 557         //   cmpldi cr0,r0,0x5678
 558         //   beq cr0,L6
 559         if (isUInt32(Imm)) {
 560           SDValue Xor(CurDAG->getTargetNode(PPC::XORIS8, dl, MVT::i64, LHS,
 561                                               getI64Imm(Imm >> 16)), 0);
 562           return SDValue(CurDAG->getTargetNode(PPC::CMPLDI, dl, MVT::i64, Xor,
 563                                                  getI64Imm(Imm & 0xFFFF)), 0);
 564         }
 565       }
 566       Opc = PPC::CMPLD;
 567     } else if (ISD::isUnsignedIntSetCC(CC)) {
 568       if (isInt64Immediate(RHS.getNode(), Imm) && isUInt16(Imm))
 569         return SDValue(CurDAG->getTargetNode(PPC::CMPLDI, dl, MVT::i64, LHS,
 570                                                getI64Imm(Imm & 0xFFFF)), 0);
 571       Opc = PPC::CMPLD;
 572     } else {
 573       short SImm;
 574       if (isIntS16Immediate(RHS, SImm))
 575         return SDValue(CurDAG->getTargetNode(PPC::CMPDI, dl, MVT::i64, LHS,
 576                                                getI64Imm(SImm & 0xFFFF)),
 577                          0);
 578       Opc = PPC::CMPD;
 579     }
 580   } else if (LHS.getValueType() == MVT::f32) {
 581     Opc = PPC::FCMPUS;
 582   } else {
 583     assert(LHS.getValueType() == MVT::f64 && "Unknown vt!");
 584     Opc = PPC::FCMPUD;
 585   }
 586   return SDValue(CurDAG->getTargetNode(Opc, dl, MVT::i32, LHS, RHS), 0);
 587 }
 588
 589 static PPC::Predicate getPredicateForSetCC(ISD::CondCode CC) {
 590   switch (CC) {
 591   case ISD::SETUEQ:
 592   case ISD::SETONE:
 593   case ISD::SETOLE:
 594   case ISD::SETOGE:
 595     assert(0 && "Should be lowered by legalize!");
 596   default: assert(0 && "Unknown condition!"); abort();
 597   case ISD::SETOEQ:
 598   case ISD::SETEQ:  return PPC::PRED_EQ;
 599   case ISD::SETUNE:
 600   case ISD::SETNE:  return PPC::PRED_NE;
 601   case ISD::SETOLT:
 602   case ISD::SETLT:  return PPC::PRED_LT;
 603   case ISD::SETULE:
 604   case ISD::SETLE:  return PPC::PRED_LE;
 605   case ISD::SETOGT:
 606   case ISD::SETGT:  return PPC::PRED_GT;
 607   case ISD::SETUGE:
 608   case ISD::SETGE:  return PPC::PRED_GE;
 609   case ISD::SETO:   return PPC::PRED_NU;
 610   case ISD::SETUO:  return PPC::PRED_UN;
 611     // These two are invalid for floating point.  Assume we have int.
 612   case ISD::SETULT: return PPC::PRED_LT;
 613   case ISD::SETUGT: return PPC::PRED_GT;
 614   }
 615 }
 616
 617 /// getCRIdxForSetCC - Return the index of the condition register field
 618 /// associated with the SetCC condition, and whether or not the field is
 619 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 620 ///
 621 /// If this returns with Other != -1, then the returned comparison is an or of
 622 /// two simpler comparisons.  In this case, Invert is guaranteed to be false.
 623 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool &Invert, int &Other) {
 624   Invert = false;
 625   Other = -1;
 626   switch (CC) {
 627   default: assert(0 && "Unknown condition!"); abort();
 628   case ISD::SETOLT:
 629   case ISD::SETLT:  return 0;                  // Bit #0 = SETOLT
 630   case ISD::SETOGT:
 631   case ISD::SETGT:  return 1;                  // Bit #1 = SETOGT
 632   case ISD::SETOEQ:
 633   case ISD::SETEQ:  return 2;                  // Bit #2 = SETOEQ
 634   case ISD::SETUO:  return 3;                  // Bit #3 = SETUO
 635   case ISD::SETUGE:
 636   case ISD::SETGE:  Invert = true; return 0;   // !Bit #0 = SETUGE
 637   case ISD::SETULE:
 638   case ISD::SETLE:  Invert = true; return 1;   // !Bit #1 = SETULE
 639   case ISD::SETUNE:
 640   case ISD::SETNE:  Invert = true; return 2;   // !Bit #2 = SETUNE
 641   case ISD::SETO:   Invert = true; return 3;   // !Bit #3 = SETO
 642   case ISD::SETUEQ:
 643   case ISD::SETOGE:
 644   case ISD::SETOLE:
 645   case ISD::SETONE:
 646     assert(0 && "Invalid branch code: should be expanded by legalize");
 647   // These are invalid for floating point.  Assume integer.
 648   case ISD::SETULT: return 0;
 649   case ISD::SETUGT: return 1;
 650   }
 651   return 0;
 652 }
 653
 654 SDNode *PPCDAGToDAGISel::SelectSETCC(SDValue Op) {
 655   SDNode *N = Op.getNode();
 656   DebugLoc dl = N->getDebugLoc();
 657   unsigned Imm;
 658   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 659   if (isInt32Immediate(N->getOperand(1), Imm)) {
 660     // We can codegen setcc op, imm very efficiently compared to a brcond.
 661     // Check for those cases here.
 662     // setcc op, 0
 663     if (Imm == 0) {
 664       SDValue Op = N->getOperand(0);
 665       switch (CC) {
 666       default: break;
 667       case ISD::SETEQ: {
 668         Op = SDValue(CurDAG->getTargetNode(PPC::CNTLZW, dl, MVT::i32, Op), 0);
 669         SDValue Ops[] = { Op, getI32Imm(27), getI32Imm(5), getI32Imm(31) };
 670         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 671       }
 672       case ISD::SETNE: {
 673         SDValue AD =
 674           SDValue(CurDAG->getTargetNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
 675                                           Op, getI32Imm(~0U)), 0);
 676         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 677                                     AD.getValue(1));
 678       }
 679       case ISD::SETLT: {
 680         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 681         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 682       }
 683       case ISD::SETGT: {
 684         SDValue T =
 685           SDValue(CurDAG->getTargetNode(PPC::NEG, dl, MVT::i32, Op), 0);
 686         T = SDValue(CurDAG->getTargetNode(PPC::ANDC, dl, MVT::i32, T, Op), 0);
 687         SDValue Ops[] = { T, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 688         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 689       }
 690       }
 691     } else if (Imm == ~0U) {        // setcc op, -1
 692       SDValue Op = N->getOperand(0);
 693       switch (CC) {
 694       default: break;
 695       case ISD::SETEQ:
 696         Op = SDValue(CurDAG->getTargetNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
 697                                              Op, getI32Imm(1)), 0);
 698         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 699                               SDValue(CurDAG->getTargetNode(PPC::LI, dl,
 700                                                             MVT::i32,
 701                                                             getI32Imm(0)), 0),
 702                                       Op.getValue(1));
 703       case ISD::SETNE: {
 704         Op = SDValue(CurDAG->getTargetNode(PPC::NOR, dl, MVT::i32, Op, Op), 0);
 705         SDNode *AD = CurDAG->getTargetNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
 706                                            Op, getI32Imm(~0U));
 707         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, SDValue(AD, 0),
 708                                     Op, SDValue(AD, 1));
 709       }
 710       case ISD::SETLT: {
 711         SDValue AD = SDValue(CurDAG->getTargetNode(PPC::ADDI, dl, MVT::i32, Op,
 712                                                        getI32Imm(1)), 0);
 713         SDValue AN = SDValue(CurDAG->getTargetNode(PPC::AND, dl, MVT::i32, AD,
 714                                                        Op), 0);
 715         SDValue Ops[] = { AN, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 716         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 717       }
 718       case ISD::SETGT: {
 719         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 720         Op = SDValue(CurDAG->getTargetNode(PPC::RLWINM, dl, MVT::i32, Ops, 4),
 721                      0);
 722         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op,
 723                                     getI32Imm(1));
 724       }
 725       }
 726     }
 727   }
 728
 729   bool Inv;
 730   int OtherCondIdx;
 731   unsigned Idx = getCRIdxForSetCC(CC, Inv, OtherCondIdx);
 732   SDValue CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC, dl);
 733   SDValue IntCR;
 734
 735   // Force the ccreg into CR7.
 736   SDValue CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 737
 738   SDValue InFlag(0, 0);  // Null incoming flag value.
 739   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, CR7Reg, CCReg,
 740                                InFlag).getValue(1);
 741
 742   if (PPCSubTarget.isGigaProcessor() && OtherCondIdx == -1)
 743     IntCR = SDValue(CurDAG->getTargetNode(PPC::MFOCRF, dl, MVT::i32, CR7Reg,
 744                                             CCReg), 0);
 745   else
 746     IntCR = SDValue(CurDAG->getTargetNode(PPC::MFCR, dl, MVT::i32, CCReg), 0);
 747
 748   SDValue Ops[] = { IntCR, getI32Imm((32-(3-Idx)) & 31),
 749                       getI32Imm(31), getI32Imm(31) };
 750   if (OtherCondIdx == -1 && !Inv)
 751     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 752
 753   // Get the specified bit.
 754   SDValue Tmp =
 755     SDValue(CurDAG->getTargetNode(PPC::RLWINM, dl, MVT::i32, Ops, 4), 0);
 756   if (Inv) {
 757     assert(OtherCondIdx == -1 && "Can't have split plus negation");
 758     return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 759   }
 760
 761   // Otherwise, we have to turn an operation like SETONE -> SETOLT | SETOGT.
 762   // We already got the bit for the first part of the comparison (e.g. SETULE).
 763
 764   // Get the other bit of the comparison.
 765   Ops[1] = getI32Imm((32-(3-OtherCondIdx)) & 31);
 766   SDValue OtherCond =
 767     SDValue(CurDAG->getTargetNode(PPC::RLWINM, dl, MVT::i32, Ops, 4), 0);
 768
 769   return CurDAG->SelectNodeTo(N, PPC::OR, MVT::i32, Tmp, OtherCond);
 770 }
 771
 772
 773 // Select - Convert the specified operand from a target-independent to a
 774 // target-specific node if it hasn't already been changed.
 775 SDNode *PPCDAGToDAGISel::Select(SDValue Op) {
 776   SDNode *N = Op.getNode();
 777   DebugLoc dl = Op.getDebugLoc();
 778   if (N->isMachineOpcode())
 779     return NULL;   // Already selected.
 780
 781   switch (N->getOpcode()) {
 782   default: break;
 783
 784   case ISD::Constant: {
 785     if (N->getValueType(0) == MVT::i64) {
 786       // Get 64 bit value.
 787       int64_t Imm = cast<ConstantSDNode>(N)->getZExtValue();
 788       // Assume no remaining bits.
 789       unsigned Remainder = 0;
 790       // Assume no shift required.
 791       unsigned Shift = 0;
 792
 793       // If it can't be represented as a 32 bit value.
 794       if (!isInt32(Imm)) {
 795         Shift = CountTrailingZeros_64(Imm);
 796         int64_t ImmSh = static_cast<uint64_t>(Imm) >> Shift;
 797
 798         // If the shifted value fits 32 bits.
 799         if (isInt32(ImmSh)) {
 800           // Go with the shifted value.
 801           Imm = ImmSh;
 802         } else {
 803           // Still stuck with a 64 bit value.
 804           Remainder = Imm;
 805           Shift = 32;
 806           Imm >>= 32;
 807         }
 808       }
 809
 810       // Intermediate operand.
 811       SDNode *Result;
 812
 813       // Handle first 32 bits.
 814       unsigned Lo = Imm & 0xFFFF;
 815       unsigned Hi = (Imm >> 16) & 0xFFFF;
 816
 817       // Simple value.
 818       if (isInt16(Imm)) {
 819        // Just the Lo bits.
 820         Result = CurDAG->getTargetNode(PPC::LI8, dl, MVT::i64, getI32Imm(Lo));
 821       } else if (Lo) {
 822         // Handle the Hi bits.
 823         unsigned OpC = Hi ? PPC::LIS8 : PPC::LI8;
 824         Result = CurDAG->getTargetNode(OpC, dl, MVT::i64, getI32Imm(Hi));
 825         // And Lo bits.
 826         Result = CurDAG->getTargetNode(PPC::ORI8, dl, MVT::i64,
 827                                        SDValue(Result, 0), getI32Imm(Lo));
 828       } else {
 829        // Just the Hi bits.
 830         Result = CurDAG->getTargetNode(PPC::LIS8, dl, MVT::i64, getI32Imm(Hi));
 831       }
 832
 833       // If no shift, we're done.
 834       if (!Shift) return Result;
 835
 836       // Shift for next step if the upper 32-bits were not zero.
 837       if (Imm) {
 838         Result = CurDAG->getTargetNode(PPC::RLDICR, dl, MVT::i64,
 839                                        SDValue(Result, 0),
 840                                        getI32Imm(Shift), getI32Imm(63 - Shift));
 841       }
 842
 843       // Add in the last bits as required.
 844       if ((Hi = (Remainder >> 16) & 0xFFFF)) {
 845         Result = CurDAG->getTargetNode(PPC::ORIS8, dl, MVT::i64,
 846                                        SDValue(Result, 0), getI32Imm(Hi));
 847       }
 848       if ((Lo = Remainder & 0xFFFF)) {
 849         Result = CurDAG->getTargetNode(PPC::ORI8, dl, MVT::i64,
 850                                        SDValue(Result, 0), getI32Imm(Lo));
 851       }
 852
 853       return Result;
 854     }
 855     break;
 856   }
 857
 858   case ISD::SETCC:
 859     return SelectSETCC(Op);
 860   case PPCISD::GlobalBaseReg:
 861     return getGlobalBaseReg();
 862
 863   case ISD::FrameIndex: {
 864     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 865     SDValue TFI = CurDAG->getTargetFrameIndex(FI, Op.getValueType());
 866     unsigned Opc = Op.getValueType() == MVT::i32 ? PPC::ADDI : PPC::ADDI8;
 867     if (N->hasOneUse())
 868       return CurDAG->SelectNodeTo(N, Opc, Op.getValueType(), TFI,
 869                                   getSmallIPtrImm(0));
 870     return CurDAG->getTargetNode(Opc, dl, Op.getValueType(), TFI,
 871                                  getSmallIPtrImm(0));
 872   }
 873
 874   case PPCISD::MFCR: {
 875     SDValue InFlag = N->getOperand(1);
 876     // Use MFOCRF if supported.
 877     if (PPCSubTarget.isGigaProcessor())
 878       return CurDAG->getTargetNode(PPC::MFOCRF, dl, MVT::i32,
 879                                    N->getOperand(0), InFlag);
 880     else
 881       return CurDAG->getTargetNode(PPC::MFCR, dl, MVT::i32, InFlag);
 882   }
 883
 884   case ISD::SDIV: {
 885     // FIXME: since this depends on the setting of the carry flag from the srawi
 886     //        we should really be making notes about that for the scheduler.
 887     // FIXME: It sure would be nice if we could cheaply recognize the
 888     //        srl/add/sra pattern the dag combiner will generate for this as
 889     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
 890     unsigned Imm;
 891     if (isInt32Immediate(N->getOperand(1), Imm)) {
 892       SDValue N0 = N->getOperand(0);
 893       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
 894         SDNode *Op =
 895           CurDAG->getTargetNode(PPC::SRAWI, dl, MVT::i32, MVT::Flag,
 896                                 N0, getI32Imm(Log2_32(Imm)));
 897         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 898                                     SDValue(Op, 0), SDValue(Op, 1));
 899       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
 900         SDNode *Op =
 901           CurDAG->getTargetNode(PPC::SRAWI, dl, MVT::i32, MVT::Flag,
 902                                 N0, getI32Imm(Log2_32(-Imm)));
 903         SDValue PT =
 904           SDValue(CurDAG->getTargetNode(PPC::ADDZE, dl, MVT::i32,
 905                                           SDValue(Op, 0), SDValue(Op, 1)),
 906                     0);
 907         return CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
 908       }
 909     }
 910
 911     // Other cases are autogenerated.
 912     break;
 913   }
 914
 915   case ISD::LOAD: {
 916     // Handle preincrement loads.
 917     LoadSDNode *LD = cast<LoadSDNode>(Op);
 918     MVT LoadedVT = LD->getMemoryVT();
 919
 920     // Normal loads are handled by code generated from the .td file.
 921     if (LD->getAddressingMode() != ISD::PRE_INC)
 922       break;
 923
 924     SDValue Offset = LD->getOffset();
 925     if (isa<ConstantSDNode>(Offset) ||
 926         Offset.getOpcode() == ISD::TargetGlobalAddress) {
 927
 928       unsigned Opcode;
 929       bool isSExt = LD->getExtensionType() == ISD::SEXTLOAD;
 930       if (LD->getValueType(0) != MVT::i64) {
 931         // Handle PPC32 integer and normal FP loads.
 932         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
 933         switch (LoadedVT.getSimpleVT()) {
 934           default: assert(0 && "Invalid PPC load type!");
 935           case MVT::f64: Opcode = PPC::LFDU; break;
 936           case MVT::f32: Opcode = PPC::LFSU; break;
 937           case MVT::i32: Opcode = PPC::LWZU; break;
 938           case MVT::i16: Opcode = isSExt ? PPC::LHAU : PPC::LHZU; break;
 939           case MVT::i1:
 940           case MVT::i8:  Opcode = PPC::LBZU; break;
 941         }
 942       } else {
 943         assert(LD->getValueType(0) == MVT::i64 && "Unknown load result type!");
 944         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
 945         switch (LoadedVT.getSimpleVT()) {
 946           default: assert(0 && "Invalid PPC load type!");
 947           case MVT::i64: Opcode = PPC::LDU; break;
 948           case MVT::i32: Opcode = PPC::LWZU8; break;
 949           case MVT::i16: Opcode = isSExt ? PPC::LHAU8 : PPC::LHZU8; break;
 950           case MVT::i1:
 951           case MVT::i8:  Opcode = PPC::LBZU8; break;
 952         }
 953       }
 954
 955       SDValue Chain = LD->getChain();
 956       SDValue Base = LD->getBasePtr();
 957       SDValue Ops[] = { Offset, Base, Chain };
 958       // FIXME: PPC64
 959       return CurDAG->getTargetNode(Opcode, dl, LD->getValueType(0),
 960                                    PPCLowering.getPointerTy(),
 961                                    MVT::Other, Ops, 3);
 962     } else {
 963       assert(0 && "R+R preindex loads not supported yet!");
 964     }
 965   }
 966
 967   case ISD::AND: {
 968     unsigned Imm, Imm2, SH, MB, ME;
 969
 970     // If this is an and of a value rotated between 0 and 31 bits and then and'd
 971     // with a mask, emit rlwinm
 972     if (isInt32Immediate(N->getOperand(1), Imm) &&
 973         isRotateAndMask(N->getOperand(0).getNode(), Imm, false, SH, MB, ME)) {
 974       SDValue Val = N->getOperand(0).getOperand(0);
 975       SDValue Ops[] = { Val, getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
 976       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 977     }
 978     // If this is just a masked value where the input is not handled above, and
 979     // is not a rotate-left (handled by a pattern in the .td file), emit rlwinm
 980     if (isInt32Immediate(N->getOperand(1), Imm) &&
 981         isRunOfOnes(Imm, MB, ME) &&
 982         N->getOperand(0).getOpcode() != ISD::ROTL) {
 983       SDValue Val = N->getOperand(0);
 984       SDValue Ops[] = { Val, getI32Imm(0), getI32Imm(MB), getI32Imm(ME) };
 985       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 986     }
 987     // AND X, 0 -> 0, not "rlwinm 32".
 988     if (isInt32Immediate(N->getOperand(1), Imm) && (Imm == 0)) {
 989       ReplaceUses(SDValue(N, 0), N->getOperand(1));
 990       return NULL;
 991     }
 992     // ISD::OR doesn't get all the bitfield insertion fun.
 993     // (and (or x, c1), c2) where isRunOfOnes(~(c1^c2)) is a bitfield insert
 994     if (isInt32Immediate(N->getOperand(1), Imm) &&
 995         N->getOperand(0).getOpcode() == ISD::OR &&
 996         isInt32Immediate(N->getOperand(0).getOperand(1), Imm2)) {
 997       unsigned MB, ME;
 998       Imm = ~(Imm^Imm2);
 999       if (isRunOfOnes(Imm, MB, ME)) {
1000         SDValue Ops[] = { N->getOperand(0).getOperand(0),
1001                             N->getOperand(0).getOperand(1),
1002                             getI32Imm(0), getI32Imm(MB),getI32Imm(ME) };
1003         return CurDAG->getTargetNode(PPC::RLWIMI, dl, MVT::i32, Ops, 5);
1004       }
1005     }
1006
1007     // Other cases are autogenerated.
1008     break;
1009   }
1010   case ISD::OR:
1011     if (N->getValueType(0) == MVT::i32)
1012       if (SDNode *I = SelectBitfieldInsert(N))
1013         return I;
1014
1015     // Other cases are autogenerated.
1016     break;
1017   case ISD::SHL: {
1018     unsigned Imm, SH, MB, ME;
1019     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
1020         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1021       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1022                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1023       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
1024     }
1025
1026     // Other cases are autogenerated.
1027     break;
1028   }
1029   case ISD::SRL: {
1030     unsigned Imm, SH, MB, ME;
1031     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
1032         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1033       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1034                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1035       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
1036     }
1037
1038     // Other cases are autogenerated.
1039     break;
1040   }
1041   case ISD::SELECT_CC: {
1042     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1043
1044     // Handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1045     if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1046       if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1047         if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1048           if (N1C->isNullValue() && N3C->isNullValue() &&
1049               N2C->getZExtValue() == 1ULL && CC == ISD::SETNE &&
1050               // FIXME: Implement this optzn for PPC64.
1051               N->getValueType(0) == MVT::i32) {
1052             SDNode *Tmp =
1053               CurDAG->getTargetNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
1054                                     N->getOperand(0), getI32Imm(~0U));
1055             return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32,
1056                                         SDValue(Tmp, 0), N->getOperand(0),
1057                                         SDValue(Tmp, 1));
1058           }
1059
1060     SDValue CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC, dl);
1061     unsigned BROpc = getPredicateForSetCC(CC);
1062
1063     unsigned SelectCCOp;
1064     if (N->getValueType(0) == MVT::i32)
1065       SelectCCOp = PPC::SELECT_CC_I4;
1066     else if (N->getValueType(0) == MVT::i64)
1067       SelectCCOp = PPC::SELECT_CC_I8;
1068     else if (N->getValueType(0) == MVT::f32)
1069       SelectCCOp = PPC::SELECT_CC_F4;
1070     else if (N->getValueType(0) == MVT::f64)
1071       SelectCCOp = PPC::SELECT_CC_F8;
1072     else
1073       SelectCCOp = PPC::SELECT_CC_VRRC;
1074
1075     SDValue Ops[] = { CCReg, N->getOperand(2), N->getOperand(3),
1076                         getI32Imm(BROpc) };
1077     return CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), Ops, 4);
1078   }
1079   case PPCISD::COND_BRANCH: {
1080     // Op #0 is the Chain.
1081     // Op #1 is the PPC::PRED_* number.
1082     // Op #2 is the CR#
1083     // Op #3 is the Dest MBB
1084     // Op #4 is the Flag.
1085     // Prevent PPC::PRED_* from being selected into LI.
1086     SDValue Pred =
1087       getI32Imm(cast<ConstantSDNode>(N->getOperand(1))->getZExtValue());
1088     SDValue Ops[] = { Pred, N->getOperand(2), N->getOperand(3),
1089       N->getOperand(0), N->getOperand(4) };
1090     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 5);
1091   }
1092   case ISD::BR_CC: {
1093     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1094     SDValue CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC, dl);
1095     SDValue Ops[] = { getI32Imm(getPredicateForSetCC(CC)), CondCode,
1096                         N->getOperand(4), N->getOperand(0) };
1097     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 4);
1098   }
1099   case ISD::BRIND: {
1100     // FIXME: Should custom lower this.
1101     SDValue Chain = N->getOperand(0);
1102     SDValue Target = N->getOperand(1);
1103     unsigned Opc = Target.getValueType() == MVT::i32 ? PPC::MTCTR : PPC::MTCTR8;
1104     Chain = SDValue(CurDAG->getTargetNode(Opc, dl, MVT::Other, Target,
1105                                             Chain), 0);
1106     return CurDAG->SelectNodeTo(N, PPC::BCTR, MVT::Other, Chain);
1107   }
1108   case ISD::DECLARE: {
1109     SDValue Chain = N->getOperand(0);
1110     SDValue N1 = N->getOperand(1);
1111     SDValue N2 = N->getOperand(2);
1112     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(N1);
1113     if (!FINode)
1114       break;
1115     if (N2.getOpcode() == ISD::ADD) {
1116       if (N2.getOperand(0).getOpcode() == ISD::ADD &&
1117           N2.getOperand(0).getOperand(0).getOpcode() == PPCISD::GlobalBaseReg &&
1118           N2.getOperand(0).getOperand(1).getOpcode() == PPCISD::Hi &&
1119           N2.getOperand(1).getOpcode() == PPCISD::Lo)
1120         N2 = N2.getOperand(0).getOperand(1).getOperand(0);
1121       else if (N2.getOperand(0).getOpcode() == ISD::ADD &&
1122           N2.getOperand(0).getOperand(0).getOpcode() == PPCISD::GlobalBaseReg &&
1123           N2.getOperand(0).getOperand(1).getOpcode() == PPCISD::Lo &&
1124                N2.getOperand(1).getOpcode() == PPCISD::Hi)
1125         N2 = N2.getOperand(0).getOperand(1).getOperand(0);
1126       else if (N2.getOperand(0).getOpcode() == PPCISD::Hi &&
1127                N2.getOperand(1).getOpcode() == PPCISD::Lo)
1128         N2 = N2.getOperand(0).getOperand(0);
1129     }
1130     if (!isa<GlobalAddressSDNode>(N2))
1131       break;
1132     int FI = cast<FrameIndexSDNode>(N1)->getIndex();
1133     GlobalValue *GV = cast<GlobalAddressSDNode>(N2)->getGlobal();
1134     SDValue Tmp1 = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
1135     SDValue Tmp2 = CurDAG->getTargetGlobalAddress(GV, TLI.getPointerTy());
1136     return CurDAG->SelectNodeTo(N, TargetInstrInfo::DECLARE,
1137                                 MVT::Other, Tmp1, Tmp2, Chain);
1138   }
1139   }
1140
1141   return SelectCode(Op);
1142 }
1143
1144
1145
1146 /// createPPCISelDag - This pass converts a legalized DAG into a
1147 /// PowerPC-specific DAG, ready for instruction scheduling.
1148 ///
1149 FunctionPass *llvm::createPPCISelDag(PPCTargetMachine &TM) {
1150   return new PPCDAGToDAGISel(TM);
1151 }
1152