lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "ppc-codegen"
  16 #include "PPC.h"
  17 #include "PPCPredicates.h"
  18 #include "PPCTargetMachine.h"
  19 #include "PPCHazardRecognizers.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  23 #include "llvm/CodeGen/MachineRegisterInfo.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/SelectionDAGISel.h"
  26 #include "llvm/Target/TargetOptions.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Intrinsics.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 using namespace llvm;
  36
  37 namespace {
  38   //===--------------------------------------------------------------------===//
  39   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  40   /// instructions for SelectionDAG operations.
  41   ///
  42   class PPCDAGToDAGISel : public SelectionDAGISel {
  43     const PPCTargetMachine &TM;
  44     const PPCTargetLowering &PPCLowering;
  45     const PPCSubtarget &PPCSubTarget;
  46     unsigned GlobalBaseReg;
  47   public:
  48     explicit PPCDAGToDAGISel(PPCTargetMachine &tm)
  49       : SelectionDAGISel(tm), TM(tm),
  50         PPCLowering(*TM.getTargetLowering()),
  51         PPCSubTarget(*TM.getSubtargetImpl()) {}
  52
  53     virtual bool runOnMachineFunction(MachineFunction &MF) {
  54       // Make sure we re-emit a set of the global base reg if necessary
  55       GlobalBaseReg = 0;
  56       SelectionDAGISel::runOnMachineFunction(MF);
  57
  58       InsertVRSaveCode(MF);
  59       return true;
  60     }
  61
  62     /// getI32Imm - Return a target constant with the specified value, of type
  63     /// i32.
  64     inline SDValue getI32Imm(unsigned Imm) {
  65       return CurDAG->getTargetConstant(Imm, MVT::i32);
  66     }
  67
  68     /// getI64Imm - Return a target constant with the specified value, of type
  69     /// i64.
  70     inline SDValue getI64Imm(uint64_t Imm) {
  71       return CurDAG->getTargetConstant(Imm, MVT::i64);
  72     }
  73
  74     /// getSmallIPtrImm - Return a target constant of pointer type.
  75     inline SDValue getSmallIPtrImm(unsigned Imm) {
  76       return CurDAG->getTargetConstant(Imm, PPCLowering.getPointerTy());
  77     }
  78
  79     /// isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s
  80     /// with any number of 0s on either side.  The 1s are allowed to wrap from
  81     /// LSB to MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.
  82     /// 0x0F0F0000 is not, since all 1s are not contiguous.
  83     static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME);
  84
  85
  86     /// isRotateAndMask - Returns true if Mask and Shift can be folded into a
  87     /// rotate and mask opcode and mask operation.
  88     static bool isRotateAndMask(SDNode *N, unsigned Mask, bool isShiftMask,
  89                                 unsigned &SH, unsigned &MB, unsigned &ME);
  90
  91     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  92     /// base register.  Return the virtual register that holds this value.
  93     SDNode *getGlobalBaseReg();
  94
  95     // Select - Convert the specified operand from a target-independent to a
  96     // target-specific node if it hasn't already been changed.
  97     SDNode *Select(SDNode *N);
  98
  99     SDNode *SelectBitfieldInsert(SDNode *N);
 100
 101     /// SelectCC - Select a comparison of the specified values with the
 102     /// specified condition code, returning the CR# of the expression.
 103     SDValue SelectCC(SDValue LHS, SDValue RHS, ISD::CondCode CC, DebugLoc dl);
 104
 105     /// SelectAddrImm - Returns true if the address N can be represented by
 106     /// a base register plus a signed 16-bit displacement [r+imm].
 107     bool SelectAddrImm(SDValue N, SDValue &Disp,
 108                        SDValue &Base) {
 109       return PPCLowering.SelectAddressRegImm(N, Disp, Base, *CurDAG);
 110     }
 111
 112     /// SelectAddrImmOffs - Return true if the operand is valid for a preinc
 113     /// immediate field.  Because preinc imms have already been validated, just
 114     /// accept it.
 115     bool SelectAddrImmOffs(SDValue N, SDValue &Out) const {
 116       Out = N;
 117       return true;
 118     }
 119
 120     /// SelectAddrIdx - Given the specified addressed, check to see if it can be
 121     /// represented as an indexed [r+r] operation.  Returns false if it can
 122     /// be represented by [r+imm], which are preferred.
 123     bool SelectAddrIdx(SDValue N, SDValue &Base, SDValue &Index) {
 124       return PPCLowering.SelectAddressRegReg(N, Base, Index, *CurDAG);
 125     }
 126
 127     /// SelectAddrIdxOnly - Given the specified addressed, force it to be
 128     /// represented as an indexed [r+r] operation.
 129     bool SelectAddrIdxOnly(SDValue N, SDValue &Base, SDValue &Index) {
 130       return PPCLowering.SelectAddressRegRegOnly(N, Base, Index, *CurDAG);
 131     }
 132
 133     /// SelectAddrImmShift - Returns true if the address N can be represented by
 134     /// a base register plus a signed 14-bit displacement [r+imm*4].  Suitable
 135     /// for use by STD and friends.
 136     bool SelectAddrImmShift(SDValue N, SDValue &Disp, SDValue &Base) {
 137       return PPCLowering.SelectAddressRegImmShift(N, Disp, Base, *CurDAG);
 138     }
 139
 140     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 141     /// inline asm expressions.  It is always correct to compute the value into
 142     /// a register.  The case of adding a (possibly relocatable) constant to a
 143     /// register can be improved, but it is wrong to substitute Reg+Reg for
 144     /// Reg in an asm, because the load or store opcode would have to change.
 145    virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 146                                               char ConstraintCode,
 147                                               std::vector<SDValue> &OutOps) {
 148       OutOps.push_back(Op);
 149       return false;
 150     }
 151
 152     void InsertVRSaveCode(MachineFunction &MF);
 153
 154     virtual const char *getPassName() const {
 155       return "PowerPC DAG->DAG Pattern Instruction Selection";
 156     }
 157
 158     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for
 159     /// this target when scheduling the DAG.
 160     virtual ScheduleHazardRecognizer *CreateTargetHazardRecognizer() {
 161       // Should use subtarget info to pick the right hazard recognizer.  For
 162       // now, always return a PPC970 recognizer.
 163       const TargetInstrInfo *II = TM.getInstrInfo();
 164       assert(II && "No InstrInfo?");
 165       return new PPCHazardRecognizer970(*II);
 166     }
 167
 168 // Include the pieces autogenerated from the target description.
 169 #include "PPCGenDAGISel.inc"
 170
 171 private:
 172     SDNode *SelectSETCC(SDNode *N);
 173   };
 174 }
 175
 176 /// InsertVRSaveCode - Once the entire function has been instruction selected,
 177 /// all virtual registers are created and all machine instructions are built,
 178 /// check to see if we need to save/restore VRSAVE.  If so, do it.
 179 void PPCDAGToDAGISel::InsertVRSaveCode(MachineFunction &Fn) {
 180   // Check to see if this function uses vector registers, which means we have to
 181   // save and restore the VRSAVE register and update it with the regs we use.
 182   //
 183   // In this case, there will be virtual registers of vector type created
 184   // by the scheduler.  Detect them now.
 185   bool HasVectorVReg = false;
 186   for (unsigned i = TargetRegisterInfo::FirstVirtualRegister,
 187        e = RegInfo->getLastVirtReg()+1; i != e; ++i)
 188     if (RegInfo->getRegClass(i) == &PPC::VRRCRegClass) {
 189       HasVectorVReg = true;
 190       break;
 191     }
 192   if (!HasVectorVReg) return;  // nothing to do.
 193
 194   // If we have a vector register, we want to emit code into the entry and exit
 195   // blocks to save and restore the VRSAVE register.  We do this here (instead
 196   // of marking all vector instructions as clobbering VRSAVE) for two reasons:
 197   //
 198   // 1. This (trivially) reduces the load on the register allocator, by not
 199   //    having to represent the live range of the VRSAVE register.
 200   // 2. This (more significantly) allows us to create a temporary virtual
 201   //    register to hold the saved VRSAVE value, allowing this temporary to be
 202   //    register allocated, instead of forcing it to be spilled to the stack.
 203
 204   // Create two vregs - one to hold the VRSAVE register that is live-in to the
 205   // function and one for the value after having bits or'd into it.
 206   unsigned InVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 207   unsigned UpdatedVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 208
 209   const TargetInstrInfo &TII = *TM.getInstrInfo();
 210   MachineBasicBlock &EntryBB = *Fn.begin();
 211   DebugLoc dl;
 212   // Emit the following code into the entry block:
 213   // InVRSAVE = MFVRSAVE
 214   // UpdatedVRSAVE = UPDATE_VRSAVE InVRSAVE
 215   // MTVRSAVE UpdatedVRSAVE
 216   MachineBasicBlock::iterator IP = EntryBB.begin();  // Insert Point
 217   BuildMI(EntryBB, IP, dl, TII.get(PPC::MFVRSAVE), InVRSAVE);
 218   BuildMI(EntryBB, IP, dl, TII.get(PPC::UPDATE_VRSAVE),
 219           UpdatedVRSAVE).addReg(InVRSAVE);
 220   BuildMI(EntryBB, IP, dl, TII.get(PPC::MTVRSAVE)).addReg(UpdatedVRSAVE);
 221
 222   // Find all return blocks, outputting a restore in each epilog.
 223   for (MachineFunction::iterator BB = Fn.begin(), E = Fn.end(); BB != E; ++BB) {
 224     if (!BB->empty() && BB->back().getDesc().isReturn()) {
 225       IP = BB->end(); --IP;
 226
 227       // Skip over all terminator instructions, which are part of the return
 228       // sequence.
 229       MachineBasicBlock::iterator I2 = IP;
 230       while (I2 != BB->begin() && (--I2)->getDesc().isTerminator())
 231         IP = I2;
 232
 233       // Emit: MTVRSAVE InVRSave
 234       BuildMI(*BB, IP, dl, TII.get(PPC::MTVRSAVE)).addReg(InVRSAVE);
 235     }
 236   }
 237 }
 238
 239
 240 /// getGlobalBaseReg - Output the instructions required to put the
 241 /// base address to use for accessing globals into a register.
 242 ///
 243 SDNode *PPCDAGToDAGISel::getGlobalBaseReg() {
 244   if (!GlobalBaseReg) {
 245     const TargetInstrInfo &TII = *TM.getInstrInfo();
 246     // Insert the set of GlobalBaseReg into the first MBB of the function
 247     MachineBasicBlock &FirstMBB = MF->front();
 248     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 249     DebugLoc dl;
 250
 251     if (PPCLowering.getPointerTy() == MVT::i32) {
 252       GlobalBaseReg = RegInfo->createVirtualRegister(PPC::GPRCRegisterClass);
 253       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MovePCtoLR), PPC::LR);
 254       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MFLR), GlobalBaseReg);
 255     } else {
 256       GlobalBaseReg = RegInfo->createVirtualRegister(PPC::G8RCRegisterClass);
 257       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MovePCtoLR8), PPC::LR8);
 258       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MFLR8), GlobalBaseReg);
 259     }
 260   }
 261   return CurDAG->getRegister(GlobalBaseReg,
 262                              PPCLowering.getPointerTy()).getNode();
 263 }
 264
 265 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 266 /// or 64-bit immediate, and if the value can be accurately represented as a
 267 /// sign extension from a 16-bit value.  If so, this returns true and the
 268 /// immediate.
 269 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 270   if (N->getOpcode() != ISD::Constant)
 271     return false;
 272
 273   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 274   if (N->getValueType(0) == MVT::i32)
 275     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 276   else
 277     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 278 }
 279
 280 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 281   return isIntS16Immediate(Op.getNode(), Imm);
 282 }
 283
 284
 285 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 286 /// operand. If so Imm will receive the 32-bit value.
 287 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 288   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 289     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 290     return true;
 291   }
 292   return false;
 293 }
 294
 295 /// isInt64Immediate - This method tests to see if the node is a 64-bit constant
 296 /// operand.  If so Imm will receive the 64-bit value.
 297 static bool isInt64Immediate(SDNode *N, uint64_t &Imm) {
 298   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i64) {
 299     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 300     return true;
 301   }
 302   return false;
 303 }
 304
 305 // isInt32Immediate - This method tests to see if a constant operand.
 306 // If so Imm will receive the 32 bit value.
 307 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 308   return isInt32Immediate(N.getNode(), Imm);
 309 }
 310
 311
 312 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 313 // opcode and that it has a immediate integer right operand.
 314 // If so Imm will receive the 32 bit value.
 315 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 316   return N->getOpcode() == Opc
 317          && isInt32Immediate(N->getOperand(1).getNode(), Imm);
 318 }
 319
 320 bool PPCDAGToDAGISel::isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 321   if (isShiftedMask_32(Val)) {
 322     // look for the first non-zero bit
 323     MB = CountLeadingZeros_32(Val);
 324     // look for the first zero bit after the run of ones
 325     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 326     return true;
 327   } else {
 328     Val = ~Val; // invert mask
 329     if (isShiftedMask_32(Val)) {
 330       // effectively look for the first zero bit
 331       ME = CountLeadingZeros_32(Val) - 1;
 332       // effectively look for the first one bit after the run of zeros
 333       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 334       return true;
 335     }
 336   }
 337   // no run present
 338   return false;
 339 }
 340
 341 bool PPCDAGToDAGISel::isRotateAndMask(SDNode *N, unsigned Mask,
 342                                       bool isShiftMask, unsigned &SH,
 343                                       unsigned &MB, unsigned &ME) {
 344   // Don't even go down this path for i64, since different logic will be
 345   // necessary for rldicl/rldicr/rldimi.
 346   if (N->getValueType(0) != MVT::i32)
 347     return false;
 348
 349   unsigned Shift  = 32;
 350   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 351   unsigned Opcode = N->getOpcode();
 352   if (N->getNumOperands() != 2 ||
 353       !isInt32Immediate(N->getOperand(1).getNode(), Shift) || (Shift > 31))
 354     return false;
 355
 356   if (Opcode == ISD::SHL) {
 357     // apply shift left to mask if it comes first
 358     if (isShiftMask) Mask = Mask << Shift;
 359     // determine which bits are made indeterminant by shift
 360     Indeterminant = ~(0xFFFFFFFFu << Shift);
 361   } else if (Opcode == ISD::SRL) {
 362     // apply shift right to mask if it comes first
 363     if (isShiftMask) Mask = Mask >> Shift;
 364     // determine which bits are made indeterminant by shift
 365     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 366     // adjust for the left rotate
 367     Shift = 32 - Shift;
 368   } else if (Opcode == ISD::ROTL) {
 369     Indeterminant = 0;
 370   } else {
 371     return false;
 372   }
 373
 374   // if the mask doesn't intersect any Indeterminant bits
 375   if (Mask && !(Mask & Indeterminant)) {
 376     SH = Shift & 31;
 377     // make sure the mask is still a mask (wrap arounds may not be)
 378     return isRunOfOnes(Mask, MB, ME);
 379   }
 380   return false;
 381 }
 382
 383 /// SelectBitfieldInsert - turn an or of two masked values into
 384 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 385 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 386   SDValue Op0 = N->getOperand(0);
 387   SDValue Op1 = N->getOperand(1);
 388   DebugLoc dl = N->getDebugLoc();
 389
 390   APInt LKZ, LKO, RKZ, RKO;
 391   CurDAG->ComputeMaskedBits(Op0, APInt::getAllOnesValue(32), LKZ, LKO);
 392   CurDAG->ComputeMaskedBits(Op1, APInt::getAllOnesValue(32), RKZ, RKO);
 393
 394   unsigned TargetMask = LKZ.getZExtValue();
 395   unsigned InsertMask = RKZ.getZExtValue();
 396
 397   if ((TargetMask | InsertMask) == 0xFFFFFFFF) {
 398     unsigned Op0Opc = Op0.getOpcode();
 399     unsigned Op1Opc = Op1.getOpcode();
 400     unsigned Value, SH = 0;
 401     TargetMask = ~TargetMask;
 402     InsertMask = ~InsertMask;
 403
 404     // If the LHS has a foldable shift and the RHS does not, then swap it to the
 405     // RHS so that we can fold the shift into the insert.
 406     if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 407       if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 408           Op0.getOperand(0).getOpcode() == ISD::SRL) {
 409         if (Op1.getOperand(0).getOpcode() != ISD::SHL &&
 410             Op1.getOperand(0).getOpcode() != ISD::SRL) {
 411           std::swap(Op0, Op1);
 412           std::swap(Op0Opc, Op1Opc);
 413           std::swap(TargetMask, InsertMask);
 414         }
 415       }
 416     } else if (Op0Opc == ISD::SHL || Op0Opc == ISD::SRL) {
 417       if (Op1Opc == ISD::AND && Op1.getOperand(0).getOpcode() != ISD::SHL &&
 418           Op1.getOperand(0).getOpcode() != ISD::SRL) {
 419         std::swap(Op0, Op1);
 420         std::swap(Op0Opc, Op1Opc);
 421         std::swap(TargetMask, InsertMask);
 422       }
 423     }
 424
 425     unsigned MB, ME;
 426     if (InsertMask && isRunOfOnes(InsertMask, MB, ME)) {
 427       SDValue Tmp1, Tmp2;
 428
 429       if ((Op1Opc == ISD::SHL || Op1Opc == ISD::SRL) &&
 430           isInt32Immediate(Op1.getOperand(1), Value)) {
 431         Op1 = Op1.getOperand(0);
 432         SH  = (Op1Opc == ISD::SHL) ? Value : 32 - Value;
 433       }
 434       if (Op1Opc == ISD::AND) {
 435         unsigned SHOpc = Op1.getOperand(0).getOpcode();
 436         if ((SHOpc == ISD::SHL || SHOpc == ISD::SRL) &&
 437             isInt32Immediate(Op1.getOperand(0).getOperand(1), Value)) {
 438           Op1 = Op1.getOperand(0).getOperand(0);
 439           SH  = (SHOpc == ISD::SHL) ? Value : 32 - Value;
 440         } else {
 441           Op1 = Op1.getOperand(0);
 442         }
 443       }
 444
 445       SH &= 31;
 446       SDValue Ops[] = { Op0, Op1, getI32Imm(SH), getI32Imm(MB),
 447                           getI32Imm(ME) };
 448       return CurDAG->getMachineNode(PPC::RLWIMI, dl, MVT::i32, Ops, 5);
 449     }
 450   }
 451   return 0;
 452 }
 453
 454 /// SelectCC - Select a comparison of the specified values with the specified
 455 /// condition code, returning the CR# of the expression.
 456 SDValue PPCDAGToDAGISel::SelectCC(SDValue LHS, SDValue RHS,
 457                                     ISD::CondCode CC, DebugLoc dl) {
 458   // Always select the LHS.
 459   unsigned Opc;
 460
 461   if (LHS.getValueType() == MVT::i32) {
 462     unsigned Imm;
 463     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 464       if (isInt32Immediate(RHS, Imm)) {
 465         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 466         if (isUInt<16>(Imm))
 467           return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, LHS,
 468                                                 getI32Imm(Imm & 0xFFFF)), 0);
 469         // If this is a 16-bit signed immediate, fold it.
 470         if (isInt<16>((int)Imm))
 471           return SDValue(CurDAG->getMachineNode(PPC::CMPWI, dl, MVT::i32, LHS,
 472                                                 getI32Imm(Imm & 0xFFFF)), 0);
 473
 474         // For non-equality comparisons, the default code would materialize the
 475         // constant, then compare against it, like this:
 476         //   lis r2, 4660
 477         //   ori r2, r2, 22136
 478         //   cmpw cr0, r3, r2
 479         // Since we are just comparing for equality, we can emit this instead:
 480         //   xoris r0,r3,0x1234
 481         //   cmplwi cr0,r0,0x5678
 482         //   beq cr0,L6
 483         SDValue Xor(CurDAG->getMachineNode(PPC::XORIS, dl, MVT::i32, LHS,
 484                                            getI32Imm(Imm >> 16)), 0);
 485         return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, Xor,
 486                                               getI32Imm(Imm & 0xFFFF)), 0);
 487       }
 488       Opc = PPC::CMPLW;
 489     } else if (ISD::isUnsignedIntSetCC(CC)) {
 490       if (isInt32Immediate(RHS, Imm) && isUInt<16>(Imm))
 491         return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, LHS,
 492                                               getI32Imm(Imm & 0xFFFF)), 0);
 493       Opc = PPC::CMPLW;
 494     } else {
 495       short SImm;
 496       if (isIntS16Immediate(RHS, SImm))
 497         return SDValue(CurDAG->getMachineNode(PPC::CMPWI, dl, MVT::i32, LHS,
 498                                               getI32Imm((int)SImm & 0xFFFF)),
 499                          0);
 500       Opc = PPC::CMPW;
 501     }
 502   } else if (LHS.getValueType() == MVT::i64) {
 503     uint64_t Imm;
 504     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 505       if (isInt64Immediate(RHS.getNode(), Imm)) {
 506         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 507         if (isUInt<16>(Imm))
 508           return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, LHS,
 509                                                 getI32Imm(Imm & 0xFFFF)), 0);
 510         // If this is a 16-bit signed immediate, fold it.
 511         if (isInt<16>(Imm))
 512           return SDValue(CurDAG->getMachineNode(PPC::CMPDI, dl, MVT::i64, LHS,
 513                                                 getI32Imm(Imm & 0xFFFF)), 0);
 514
 515         // For non-equality comparisons, the default code would materialize the
 516         // constant, then compare against it, like this:
 517         //   lis r2, 4660
 518         //   ori r2, r2, 22136
 519         //   cmpd cr0, r3, r2
 520         // Since we are just comparing for equality, we can emit this instead:
 521         //   xoris r0,r3,0x1234
 522         //   cmpldi cr0,r0,0x5678
 523         //   beq cr0,L6
 524         if (isUInt<32>(Imm)) {
 525           SDValue Xor(CurDAG->getMachineNode(PPC::XORIS8, dl, MVT::i64, LHS,
 526                                              getI64Imm(Imm >> 16)), 0);
 527           return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, Xor,
 528                                                 getI64Imm(Imm & 0xFFFF)), 0);
 529         }
 530       }
 531       Opc = PPC::CMPLD;
 532     } else if (ISD::isUnsignedIntSetCC(CC)) {
 533       if (isInt64Immediate(RHS.getNode(), Imm) && isUInt<16>(Imm))
 534         return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, LHS,
 535                                               getI64Imm(Imm & 0xFFFF)), 0);
 536       Opc = PPC::CMPLD;
 537     } else {
 538       short SImm;
 539       if (isIntS16Immediate(RHS, SImm))
 540         return SDValue(CurDAG->getMachineNode(PPC::CMPDI, dl, MVT::i64, LHS,
 541                                               getI64Imm(SImm & 0xFFFF)),
 542                          0);
 543       Opc = PPC::CMPD;
 544     }
 545   } else if (LHS.getValueType() == MVT::f32) {
 546     Opc = PPC::FCMPUS;
 547   } else {
 548     assert(LHS.getValueType() == MVT::f64 && "Unknown vt!");
 549     Opc = PPC::FCMPUD;
 550   }
 551   return SDValue(CurDAG->getMachineNode(Opc, dl, MVT::i32, LHS, RHS), 0);
 552 }
 553
 554 static PPC::Predicate getPredicateForSetCC(ISD::CondCode CC) {
 555   switch (CC) {
 556   case ISD::SETUEQ:
 557   case ISD::SETONE:
 558   case ISD::SETOLE:
 559   case ISD::SETOGE:
 560     llvm_unreachable("Should be lowered by legalize!");
 561   default: llvm_unreachable("Unknown condition!");
 562   case ISD::SETOEQ:
 563   case ISD::SETEQ:  return PPC::PRED_EQ;
 564   case ISD::SETUNE:
 565   case ISD::SETNE:  return PPC::PRED_NE;
 566   case ISD::SETOLT:
 567   case ISD::SETLT:  return PPC::PRED_LT;
 568   case ISD::SETULE:
 569   case ISD::SETLE:  return PPC::PRED_LE;
 570   case ISD::SETOGT:
 571   case ISD::SETGT:  return PPC::PRED_GT;
 572   case ISD::SETUGE:
 573   case ISD::SETGE:  return PPC::PRED_GE;
 574   case ISD::SETO:   return PPC::PRED_NU;
 575   case ISD::SETUO:  return PPC::PRED_UN;
 576     // These two are invalid for floating point.  Assume we have int.
 577   case ISD::SETULT: return PPC::PRED_LT;
 578   case ISD::SETUGT: return PPC::PRED_GT;
 579   }
 580 }
 581
 582 /// getCRIdxForSetCC - Return the index of the condition register field
 583 /// associated with the SetCC condition, and whether or not the field is
 584 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 585 ///
 586 /// If this returns with Other != -1, then the returned comparison is an or of
 587 /// two simpler comparisons.  In this case, Invert is guaranteed to be false.
 588 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool &Invert, int &Other) {
 589   Invert = false;
 590   Other = -1;
 591   switch (CC) {
 592   default: llvm_unreachable("Unknown condition!");
 593   case ISD::SETOLT:
 594   case ISD::SETLT:  return 0;                  // Bit #0 = SETOLT
 595   case ISD::SETOGT:
 596   case ISD::SETGT:  return 1;                  // Bit #1 = SETOGT
 597   case ISD::SETOEQ:
 598   case ISD::SETEQ:  return 2;                  // Bit #2 = SETOEQ
 599   case ISD::SETUO:  return 3;                  // Bit #3 = SETUO
 600   case ISD::SETUGE:
 601   case ISD::SETGE:  Invert = true; return 0;   // !Bit #0 = SETUGE
 602   case ISD::SETULE:
 603   case ISD::SETLE:  Invert = true; return 1;   // !Bit #1 = SETULE
 604   case ISD::SETUNE:
 605   case ISD::SETNE:  Invert = true; return 2;   // !Bit #2 = SETUNE
 606   case ISD::SETO:   Invert = true; return 3;   // !Bit #3 = SETO
 607   case ISD::SETUEQ:
 608   case ISD::SETOGE:
 609   case ISD::SETOLE:
 610   case ISD::SETONE:
 611     llvm_unreachable("Invalid branch code: should be expanded by legalize");
 612   // These are invalid for floating point.  Assume integer.
 613   case ISD::SETULT: return 0;
 614   case ISD::SETUGT: return 1;
 615   }
 616   return 0;
 617 }
 618
 619 SDNode *PPCDAGToDAGISel::SelectSETCC(SDNode *N) {
 620   DebugLoc dl = N->getDebugLoc();
 621   unsigned Imm;
 622   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 623   if (isInt32Immediate(N->getOperand(1), Imm)) {
 624     // We can codegen setcc op, imm very efficiently compared to a brcond.
 625     // Check for those cases here.
 626     // setcc op, 0
 627     if (Imm == 0) {
 628       SDValue Op = N->getOperand(0);
 629       switch (CC) {
 630       default: break;
 631       case ISD::SETEQ: {
 632         Op = SDValue(CurDAG->getMachineNode(PPC::CNTLZW, dl, MVT::i32, Op), 0);
 633         SDValue Ops[] = { Op, getI32Imm(27), getI32Imm(5), getI32Imm(31) };
 634         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 635       }
 636       case ISD::SETNE: {
 637         SDValue AD =
 638           SDValue(CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
 639                                          Op, getI32Imm(~0U)), 0);
 640         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 641                                     AD.getValue(1));
 642       }
 643       case ISD::SETLT: {
 644         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 645         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 646       }
 647       case ISD::SETGT: {
 648         SDValue T =
 649           SDValue(CurDAG->getMachineNode(PPC::NEG, dl, MVT::i32, Op), 0);
 650         T = SDValue(CurDAG->getMachineNode(PPC::ANDC, dl, MVT::i32, T, Op), 0);
 651         SDValue Ops[] = { T, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 652         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 653       }
 654       }
 655     } else if (Imm == ~0U) {        // setcc op, -1
 656       SDValue Op = N->getOperand(0);
 657       switch (CC) {
 658       default: break;
 659       case ISD::SETEQ:
 660         Op = SDValue(CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
 661                                             Op, getI32Imm(1)), 0);
 662         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 663                               SDValue(CurDAG->getMachineNode(PPC::LI, dl,
 664                                                              MVT::i32,
 665                                                              getI32Imm(0)), 0),
 666                                       Op.getValue(1));
 667       case ISD::SETNE: {
 668         Op = SDValue(CurDAG->getMachineNode(PPC::NOR, dl, MVT::i32, Op, Op), 0);
 669         SDNode *AD = CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
 670                                             Op, getI32Imm(~0U));
 671         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, SDValue(AD, 0),
 672                                     Op, SDValue(AD, 1));
 673       }
 674       case ISD::SETLT: {
 675         SDValue AD = SDValue(CurDAG->getMachineNode(PPC::ADDI, dl, MVT::i32, Op,
 676                                                     getI32Imm(1)), 0);
 677         SDValue AN = SDValue(CurDAG->getMachineNode(PPC::AND, dl, MVT::i32, AD,
 678                                                     Op), 0);
 679         SDValue Ops[] = { AN, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 680         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 681       }
 682       case ISD::SETGT: {
 683         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 684         Op = SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops, 4),
 685                      0);
 686         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op,
 687                                     getI32Imm(1));
 688       }
 689       }
 690     }
 691   }
 692
 693   bool Inv;
 694   int OtherCondIdx;
 695   unsigned Idx = getCRIdxForSetCC(CC, Inv, OtherCondIdx);
 696   SDValue CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC, dl);
 697   SDValue IntCR;
 698
 699   // Force the ccreg into CR7.
 700   SDValue CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 701
 702   SDValue InFlag(0, 0);  // Null incoming flag value.
 703   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, CR7Reg, CCReg,
 704                                InFlag).getValue(1);
 705
 706   if (PPCSubTarget.isGigaProcessor() && OtherCondIdx == -1)
 707     IntCR = SDValue(CurDAG->getMachineNode(PPC::MFOCRF, dl, MVT::i32, CR7Reg,
 708                                            CCReg), 0);
 709  else
 710     IntCR = SDValue(CurDAG->getMachineNode(PPC::MFCRpseud, dl, MVT::i32,
 711                                            CR7Reg, CCReg), 0);
 712
 713   SDValue Ops[] = { IntCR, getI32Imm((32-(3-Idx)) & 31),
 714                       getI32Imm(31), getI32Imm(31) };
 715   if (OtherCondIdx == -1 && !Inv)
 716     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 717
 718   // Get the specified bit.
 719   SDValue Tmp =
 720     SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops, 4), 0);
 721   if (Inv) {
 722     assert(OtherCondIdx == -1 && "Can't have split plus negation");
 723     return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 724   }
 725
 726   // Otherwise, we have to turn an operation like SETONE -> SETOLT | SETOGT.
 727   // We already got the bit for the first part of the comparison (e.g. SETULE).
 728
 729   // Get the other bit of the comparison.
 730   Ops[1] = getI32Imm((32-(3-OtherCondIdx)) & 31);
 731   SDValue OtherCond =
 732     SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops, 4), 0);
 733
 734   return CurDAG->SelectNodeTo(N, PPC::OR, MVT::i32, Tmp, OtherCond);
 735 }
 736
 737
 738 // Select - Convert the specified operand from a target-independent to a
 739 // target-specific node if it hasn't already been changed.
 740 SDNode *PPCDAGToDAGISel::Select(SDNode *N) {
 741   DebugLoc dl = N->getDebugLoc();
 742   if (N->isMachineOpcode())
 743     return NULL;   // Already selected.
 744
 745   switch (N->getOpcode()) {
 746   default: break;
 747
 748   case ISD::Constant: {
 749     if (N->getValueType(0) == MVT::i64) {
 750       // Get 64 bit value.
 751       int64_t Imm = cast<ConstantSDNode>(N)->getZExtValue();
 752       // Assume no remaining bits.
 753       unsigned Remainder = 0;
 754       // Assume no shift required.
 755       unsigned Shift = 0;
 756
 757       // If it can't be represented as a 32 bit value.
 758       if (!isInt<32>(Imm)) {
 759         Shift = CountTrailingZeros_64(Imm);
 760         int64_t ImmSh = static_cast<uint64_t>(Imm) >> Shift;
 761
 762         // If the shifted value fits 32 bits.
 763         if (isInt<32>(ImmSh)) {
 764           // Go with the shifted value.
 765           Imm = ImmSh;
 766         } else {
 767           // Still stuck with a 64 bit value.
 768           Remainder = Imm;
 769           Shift = 32;
 770           Imm >>= 32;
 771         }
 772       }
 773
 774       // Intermediate operand.
 775       SDNode *Result;
 776
 777       // Handle first 32 bits.
 778       unsigned Lo = Imm & 0xFFFF;
 779       unsigned Hi = (Imm >> 16) & 0xFFFF;
 780
 781       // Simple value.
 782       if (isInt<16>(Imm)) {
 783        // Just the Lo bits.
 784         Result = CurDAG->getMachineNode(PPC::LI8, dl, MVT::i64, getI32Imm(Lo));
 785       } else if (Lo) {
 786         // Handle the Hi bits.
 787         unsigned OpC = Hi ? PPC::LIS8 : PPC::LI8;
 788         Result = CurDAG->getMachineNode(OpC, dl, MVT::i64, getI32Imm(Hi));
 789         // And Lo bits.
 790         Result = CurDAG->getMachineNode(PPC::ORI8, dl, MVT::i64,
 791                                         SDValue(Result, 0), getI32Imm(Lo));
 792       } else {
 793        // Just the Hi bits.
 794         Result = CurDAG->getMachineNode(PPC::LIS8, dl, MVT::i64, getI32Imm(Hi));
 795       }
 796
 797       // If no shift, we're done.
 798       if (!Shift) return Result;
 799
 800       // Shift for next step if the upper 32-bits were not zero.
 801       if (Imm) {
 802         Result = CurDAG->getMachineNode(PPC::RLDICR, dl, MVT::i64,
 803                                         SDValue(Result, 0),
 804                                         getI32Imm(Shift),
 805                                         getI32Imm(63 - Shift));
 806       }
 807
 808       // Add in the last bits as required.
 809       if ((Hi = (Remainder >> 16) & 0xFFFF)) {
 810         Result = CurDAG->getMachineNode(PPC::ORIS8, dl, MVT::i64,
 811                                         SDValue(Result, 0), getI32Imm(Hi));
 812       }
 813       if ((Lo = Remainder & 0xFFFF)) {
 814         Result = CurDAG->getMachineNode(PPC::ORI8, dl, MVT::i64,
 815                                         SDValue(Result, 0), getI32Imm(Lo));
 816       }
 817
 818       return Result;
 819     }
 820     break;
 821   }
 822
 823   case ISD::SETCC:
 824     return SelectSETCC(N);
 825   case PPCISD::GlobalBaseReg:
 826     return getGlobalBaseReg();
 827
 828   case ISD::FrameIndex: {
 829     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 830     SDValue TFI = CurDAG->getTargetFrameIndex(FI, N->getValueType(0));
 831     unsigned Opc = N->getValueType(0) == MVT::i32 ? PPC::ADDI : PPC::ADDI8;
 832     if (N->hasOneUse())
 833       return CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), TFI,
 834                                   getSmallIPtrImm(0));
 835     return CurDAG->getMachineNode(Opc, dl, N->getValueType(0), TFI,
 836                                   getSmallIPtrImm(0));
 837   }
 838
 839   case PPCISD::MFCR: {
 840     SDValue InFlag = N->getOperand(1);
 841     // Use MFOCRF if supported.
 842     if (PPCSubTarget.isGigaProcessor())
 843       return CurDAG->getMachineNode(PPC::MFOCRF, dl, MVT::i32,
 844                                     N->getOperand(0), InFlag);
 845     else
 846       return CurDAG->getMachineNode(PPC::MFCRpseud, dl, MVT::i32,
 847                                     N->getOperand(0), InFlag);
 848   }
 849
 850   case ISD::SDIV: {
 851     // FIXME: since this depends on the setting of the carry flag from the srawi
 852     //        we should really be making notes about that for the scheduler.
 853     // FIXME: It sure would be nice if we could cheaply recognize the
 854     //        srl/add/sra pattern the dag combiner will generate for this as
 855     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
 856     unsigned Imm;
 857     if (isInt32Immediate(N->getOperand(1), Imm)) {
 858       SDValue N0 = N->getOperand(0);
 859       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
 860         SDNode *Op =
 861           CurDAG->getMachineNode(PPC::SRAWI, dl, MVT::i32, MVT::Flag,
 862                                  N0, getI32Imm(Log2_32(Imm)));
 863         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 864                                     SDValue(Op, 0), SDValue(Op, 1));
 865       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
 866         SDNode *Op =
 867           CurDAG->getMachineNode(PPC::SRAWI, dl, MVT::i32, MVT::Flag,
 868                                  N0, getI32Imm(Log2_32(-Imm)));
 869         SDValue PT =
 870           SDValue(CurDAG->getMachineNode(PPC::ADDZE, dl, MVT::i32,
 871                                          SDValue(Op, 0), SDValue(Op, 1)),
 872                     0);
 873         return CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
 874       }
 875     }
 876
 877     // Other cases are autogenerated.
 878     break;
 879   }
 880
 881   case ISD::LOAD: {
 882     // Handle preincrement loads.
 883     LoadSDNode *LD = cast<LoadSDNode>(N);
 884     EVT LoadedVT = LD->getMemoryVT();
 885
 886     // Normal loads are handled by code generated from the .td file.
 887     if (LD->getAddressingMode() != ISD::PRE_INC)
 888       break;
 889
 890     SDValue Offset = LD->getOffset();
 891     if (isa<ConstantSDNode>(Offset) ||
 892         Offset.getOpcode() == ISD::TargetGlobalAddress) {
 893
 894       unsigned Opcode;
 895       bool isSExt = LD->getExtensionType() == ISD::SEXTLOAD;
 896       if (LD->getValueType(0) != MVT::i64) {
 897         // Handle PPC32 integer and normal FP loads.
 898         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
 899         switch (LoadedVT.getSimpleVT().SimpleTy) {
 900           default: llvm_unreachable("Invalid PPC load type!");
 901           case MVT::f64: Opcode = PPC::LFDU; break;
 902           case MVT::f32: Opcode = PPC::LFSU; break;
 903           case MVT::i32: Opcode = PPC::LWZU; break;
 904           case MVT::i16: Opcode = isSExt ? PPC::LHAU : PPC::LHZU; break;
 905           case MVT::i1:
 906           case MVT::i8:  Opcode = PPC::LBZU; break;
 907         }
 908       } else {
 909         assert(LD->getValueType(0) == MVT::i64 && "Unknown load result type!");
 910         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
 911         switch (LoadedVT.getSimpleVT().SimpleTy) {
 912           default: llvm_unreachable("Invalid PPC load type!");
 913           case MVT::i64: Opcode = PPC::LDU; break;
 914           case MVT::i32: Opcode = PPC::LWZU8; break;
 915           case MVT::i16: Opcode = isSExt ? PPC::LHAU8 : PPC::LHZU8; break;
 916           case MVT::i1:
 917           case MVT::i8:  Opcode = PPC::LBZU8; break;
 918         }
 919       }
 920
 921       SDValue Chain = LD->getChain();
 922       SDValue Base = LD->getBasePtr();
 923       SDValue Ops[] = { Offset, Base, Chain };
 924       // FIXME: PPC64
 925       return CurDAG->getMachineNode(Opcode, dl, LD->getValueType(0),
 926                                     PPCLowering.getPointerTy(),
 927                                     MVT::Other, Ops, 3);
 928     } else {
 929       llvm_unreachable("R+R preindex loads not supported yet!");
 930     }
 931   }
 932
 933   case ISD::AND: {
 934     unsigned Imm, Imm2, SH, MB, ME;
 935
 936     // If this is an and of a value rotated between 0 and 31 bits and then and'd
 937     // with a mask, emit rlwinm
 938     if (isInt32Immediate(N->getOperand(1), Imm) &&
 939         isRotateAndMask(N->getOperand(0).getNode(), Imm, false, SH, MB, ME)) {
 940       SDValue Val = N->getOperand(0).getOperand(0);
 941       SDValue Ops[] = { Val, getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
 942       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 943     }
 944     // If this is just a masked value where the input is not handled above, and
 945     // is not a rotate-left (handled by a pattern in the .td file), emit rlwinm
 946     if (isInt32Immediate(N->getOperand(1), Imm) &&
 947         isRunOfOnes(Imm, MB, ME) &&
 948         N->getOperand(0).getOpcode() != ISD::ROTL) {
 949       SDValue Val = N->getOperand(0);
 950       SDValue Ops[] = { Val, getI32Imm(0), getI32Imm(MB), getI32Imm(ME) };
 951       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 952     }
 953     // AND X, 0 -> 0, not "rlwinm 32".
 954     if (isInt32Immediate(N->getOperand(1), Imm) && (Imm == 0)) {
 955       ReplaceUses(SDValue(N, 0), N->getOperand(1));
 956       return NULL;
 957     }
 958     // ISD::OR doesn't get all the bitfield insertion fun.
 959     // (and (or x, c1), c2) where isRunOfOnes(~(c1^c2)) is a bitfield insert
 960     if (isInt32Immediate(N->getOperand(1), Imm) &&
 961         N->getOperand(0).getOpcode() == ISD::OR &&
 962         isInt32Immediate(N->getOperand(0).getOperand(1), Imm2)) {
 963       unsigned MB, ME;
 964       Imm = ~(Imm^Imm2);
 965       if (isRunOfOnes(Imm, MB, ME)) {
 966         SDValue Ops[] = { N->getOperand(0).getOperand(0),
 967                             N->getOperand(0).getOperand(1),
 968                             getI32Imm(0), getI32Imm(MB),getI32Imm(ME) };
 969         return CurDAG->getMachineNode(PPC::RLWIMI, dl, MVT::i32, Ops, 5);
 970       }
 971     }
 972
 973     // Other cases are autogenerated.
 974     break;
 975   }
 976   case ISD::OR:
 977     if (N->getValueType(0) == MVT::i32)
 978       if (SDNode *I = SelectBitfieldInsert(N))
 979         return I;
 980
 981     // Other cases are autogenerated.
 982     break;
 983   case ISD::SHL: {
 984     unsigned Imm, SH, MB, ME;
 985     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
 986         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
 987       SDValue Ops[] = { N->getOperand(0).getOperand(0),
 988                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
 989       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 990     }
 991
 992     // Other cases are autogenerated.
 993     break;
 994   }
 995   case ISD::SRL: {
 996     unsigned Imm, SH, MB, ME;
 997     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
 998         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
 999       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1000                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1001       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
1002     }
1003
1004     // Other cases are autogenerated.
1005     break;
1006   }
1007   case ISD::SELECT_CC: {
1008     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1009
1010     // Handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1011     if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1012       if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1013         if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1014           if (N1C->isNullValue() && N3C->isNullValue() &&
1015               N2C->getZExtValue() == 1ULL && CC == ISD::SETNE &&
1016               // FIXME: Implement this optzn for PPC64.
1017               N->getValueType(0) == MVT::i32) {
1018             SDNode *Tmp =
1019               CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
1020                                      N->getOperand(0), getI32Imm(~0U));
1021             return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32,
1022                                         SDValue(Tmp, 0), N->getOperand(0),
1023                                         SDValue(Tmp, 1));
1024           }
1025
1026     SDValue CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC, dl);
1027     unsigned BROpc = getPredicateForSetCC(CC);
1028
1029     unsigned SelectCCOp;
1030     if (N->getValueType(0) == MVT::i32)
1031       SelectCCOp = PPC::SELECT_CC_I4;
1032     else if (N->getValueType(0) == MVT::i64)
1033       SelectCCOp = PPC::SELECT_CC_I8;
1034     else if (N->getValueType(0) == MVT::f32)
1035       SelectCCOp = PPC::SELECT_CC_F4;
1036     else if (N->getValueType(0) == MVT::f64)
1037       SelectCCOp = PPC::SELECT_CC_F8;
1038     else
1039       SelectCCOp = PPC::SELECT_CC_VRRC;
1040
1041     SDValue Ops[] = { CCReg, N->getOperand(2), N->getOperand(3),
1042                         getI32Imm(BROpc) };
1043     return CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), Ops, 4);
1044   }
1045   case PPCISD::COND_BRANCH: {
1046     // Op #0 is the Chain.
1047     // Op #1 is the PPC::PRED_* number.
1048     // Op #2 is the CR#
1049     // Op #3 is the Dest MBB
1050     // Op #4 is the Flag.
1051     // Prevent PPC::PRED_* from being selected into LI.
1052     SDValue Pred =
1053       getI32Imm(cast<ConstantSDNode>(N->getOperand(1))->getZExtValue());
1054     SDValue Ops[] = { Pred, N->getOperand(2), N->getOperand(3),
1055       N->getOperand(0), N->getOperand(4) };
1056     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 5);
1057   }
1058   case ISD::BR_CC: {
1059     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1060     SDValue CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC, dl);
1061     SDValue Ops[] = { getI32Imm(getPredicateForSetCC(CC)), CondCode,
1062                         N->getOperand(4), N->getOperand(0) };
1063     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 4);
1064   }
1065   case ISD::BRIND: {
1066     // FIXME: Should custom lower this.
1067     SDValue Chain = N->getOperand(0);
1068     SDValue Target = N->getOperand(1);
1069     unsigned Opc = Target.getValueType() == MVT::i32 ? PPC::MTCTR : PPC::MTCTR8;
1070     Chain = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Target,
1071                                            Chain), 0);
1072     return CurDAG->SelectNodeTo(N, PPC::BCTR, MVT::Other, Chain);
1073   }
1074   }
1075
1076   return SelectCode(N);
1077 }
1078
1079
1080
1081 /// createPPCISelDag - This pass converts a legalized DAG into a
1082 /// PowerPC-specific DAG, ready for instruction scheduling.
1083 ///
1084 FunctionPass *llvm::createPPCISelDag(PPCTargetMachine &TM) {
1085   return new PPCDAGToDAGISel(TM);
1086 }
1087