lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "ppc-codegen"
  16 #include "PPC.h"
  17 #include "PPCPredicates.h"
  18 #include "PPCTargetMachine.h"
  19 #include "PPCHazardRecognizers.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  23 #include "llvm/CodeGen/MachineRegisterInfo.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/SelectionDAGISel.h"
  26 #include "llvm/Target/TargetOptions.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Intrinsics.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 using namespace llvm;
  36
  37 namespace {
  38   //===--------------------------------------------------------------------===//
  39   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  40   /// instructions for SelectionDAG operations.
  41   ///
  42   class PPCDAGToDAGISel : public SelectionDAGISel {
  43     const PPCTargetMachine &TM;
  44     const PPCTargetLowering &PPCLowering;
  45     const PPCSubtarget &PPCSubTarget;
  46     unsigned GlobalBaseReg;
  47   public:
  48     explicit PPCDAGToDAGISel(PPCTargetMachine &tm)
  49       : SelectionDAGISel(tm), TM(tm),
  50         PPCLowering(*TM.getTargetLowering()),
  51         PPCSubTarget(*TM.getSubtargetImpl()) {}
  52
  53     virtual bool runOnMachineFunction(MachineFunction &MF) {
  54       // Make sure we re-emit a set of the global base reg if necessary
  55       GlobalBaseReg = 0;
  56       SelectionDAGISel::runOnMachineFunction(MF);
  57
  58       InsertVRSaveCode(MF);
  59       return true;
  60     }
  61
  62     /// getI32Imm - Return a target constant with the specified value, of type
  63     /// i32.
  64     inline SDValue getI32Imm(unsigned Imm) {
  65       return CurDAG->getTargetConstant(Imm, MVT::i32);
  66     }
  67
  68     /// getI64Imm - Return a target constant with the specified value, of type
  69     /// i64.
  70     inline SDValue getI64Imm(uint64_t Imm) {
  71       return CurDAG->getTargetConstant(Imm, MVT::i64);
  72     }
  73
  74     /// getSmallIPtrImm - Return a target constant of pointer type.
  75     inline SDValue getSmallIPtrImm(unsigned Imm) {
  76       return CurDAG->getTargetConstant(Imm, PPCLowering.getPointerTy());
  77     }
  78
  79     /// isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s
  80     /// with any number of 0s on either side.  The 1s are allowed to wrap from
  81     /// LSB to MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.
  82     /// 0x0F0F0000 is not, since all 1s are not contiguous.
  83     static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME);
  84
  85
  86     /// isRotateAndMask - Returns true if Mask and Shift can be folded into a
  87     /// rotate and mask opcode and mask operation.
  88     static bool isRotateAndMask(SDNode *N, unsigned Mask, bool isShiftMask,
  89                                 unsigned &SH, unsigned &MB, unsigned &ME);
  90
  91     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  92     /// base register.  Return the virtual register that holds this value.
  93     SDNode *getGlobalBaseReg();
  94
  95     // Select - Convert the specified operand from a target-independent to a
  96     // target-specific node if it hasn't already been changed.
  97     SDNode *Select(SDNode *N);
  98
  99     SDNode *SelectBitfieldInsert(SDNode *N);
 100
 101     /// SelectCC - Select a comparison of the specified values with the
 102     /// specified condition code, returning the CR# of the expression.
 103     SDValue SelectCC(SDValue LHS, SDValue RHS, ISD::CondCode CC, DebugLoc dl);
 104
 105     /// SelectAddrImm - Returns true if the address N can be represented by
 106     /// a base register plus a signed 16-bit displacement [r+imm].
 107     bool SelectAddrImm(SDNode *Op, SDValue N, SDValue &Disp,
 108                        SDValue &Base) {
 109       return PPCLowering.SelectAddressRegImm(N, Disp, Base, *CurDAG);
 110     }
 111
 112     /// SelectAddrImmOffs - Return true if the operand is valid for a preinc
 113     /// immediate field.  Because preinc imms have already been validated, just
 114     /// accept it.
 115     bool SelectAddrImmOffs(SDNode *Op, SDValue N, SDValue &Out) const {
 116       Out = N;
 117       return true;
 118     }
 119
 120     /// SelectAddrIdx - Given the specified addressed, check to see if it can be
 121     /// represented as an indexed [r+r] operation.  Returns false if it can
 122     /// be represented by [r+imm], which are preferred.
 123     bool SelectAddrIdx(SDNode *Op, SDValue N, SDValue &Base,
 124                        SDValue &Index) {
 125       return PPCLowering.SelectAddressRegReg(N, Base, Index, *CurDAG);
 126     }
 127
 128     /// SelectAddrIdxOnly - Given the specified addressed, force it to be
 129     /// represented as an indexed [r+r] operation.
 130     bool SelectAddrIdxOnly(SDNode *Op, SDValue N, SDValue &Base,
 131                            SDValue &Index) {
 132       return PPCLowering.SelectAddressRegRegOnly(N, Base, Index, *CurDAG);
 133     }
 134
 135     /// SelectAddrImmShift - Returns true if the address N can be represented by
 136     /// a base register plus a signed 14-bit displacement [r+imm*4].  Suitable
 137     /// for use by STD and friends.
 138     bool SelectAddrImmShift(SDNode *Op, SDValue N, SDValue &Disp,
 139                             SDValue &Base) {
 140       return PPCLowering.SelectAddressRegImmShift(N, Disp, Base, *CurDAG);
 141     }
 142
 143     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 144     /// inline asm expressions.  It is always correct to compute the value into
 145     /// a register.  The case of adding a (possibly relocatable) constant to a
 146     /// register can be improved, but it is wrong to substitute Reg+Reg for
 147     /// Reg in an asm, because the load or store opcode would have to change.
 148    virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 149                                               char ConstraintCode,
 150                                               std::vector<SDValue> &OutOps) {
 151       OutOps.push_back(Op);
 152       return false;
 153     }
 154
 155     SDValue BuildSDIVSequence(SDNode *N);
 156     SDValue BuildUDIVSequence(SDNode *N);
 157
 158     void InsertVRSaveCode(MachineFunction &MF);
 159
 160     virtual const char *getPassName() const {
 161       return "PowerPC DAG->DAG Pattern Instruction Selection";
 162     }
 163
 164     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for
 165     /// this target when scheduling the DAG.
 166     virtual ScheduleHazardRecognizer *CreateTargetHazardRecognizer() {
 167       // Should use subtarget info to pick the right hazard recognizer.  For
 168       // now, always return a PPC970 recognizer.
 169       const TargetInstrInfo *II = TM.getInstrInfo();
 170       assert(II && "No InstrInfo?");
 171       return new PPCHazardRecognizer970(*II);
 172     }
 173
 174 // Include the pieces autogenerated from the target description.
 175 #include "PPCGenDAGISel.inc"
 176
 177 private:
 178     SDNode *SelectSETCC(SDNode *N);
 179   };
 180 }
 181
 182 /// InsertVRSaveCode - Once the entire function has been instruction selected,
 183 /// all virtual registers are created and all machine instructions are built,
 184 /// check to see if we need to save/restore VRSAVE.  If so, do it.
 185 void PPCDAGToDAGISel::InsertVRSaveCode(MachineFunction &Fn) {
 186   // Check to see if this function uses vector registers, which means we have to
 187   // save and restore the VRSAVE register and update it with the regs we use.
 188   //
 189   // In this case, there will be virtual registers of vector type created
 190   // by the scheduler.  Detect them now.
 191   bool HasVectorVReg = false;
 192   for (unsigned i = TargetRegisterInfo::FirstVirtualRegister,
 193        e = RegInfo->getLastVirtReg()+1; i != e; ++i)
 194     if (RegInfo->getRegClass(i) == &PPC::VRRCRegClass) {
 195       HasVectorVReg = true;
 196       break;
 197     }
 198   if (!HasVectorVReg) return;  // nothing to do.
 199
 200   // If we have a vector register, we want to emit code into the entry and exit
 201   // blocks to save and restore the VRSAVE register.  We do this here (instead
 202   // of marking all vector instructions as clobbering VRSAVE) for two reasons:
 203   //
 204   // 1. This (trivially) reduces the load on the register allocator, by not
 205   //    having to represent the live range of the VRSAVE register.
 206   // 2. This (more significantly) allows us to create a temporary virtual
 207   //    register to hold the saved VRSAVE value, allowing this temporary to be
 208   //    register allocated, instead of forcing it to be spilled to the stack.
 209
 210   // Create two vregs - one to hold the VRSAVE register that is live-in to the
 211   // function and one for the value after having bits or'd into it.
 212   unsigned InVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 213   unsigned UpdatedVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 214
 215   const TargetInstrInfo &TII = *TM.getInstrInfo();
 216   MachineBasicBlock &EntryBB = *Fn.begin();
 217   DebugLoc dl;
 218   // Emit the following code into the entry block:
 219   // InVRSAVE = MFVRSAVE
 220   // UpdatedVRSAVE = UPDATE_VRSAVE InVRSAVE
 221   // MTVRSAVE UpdatedVRSAVE
 222   MachineBasicBlock::iterator IP = EntryBB.begin();  // Insert Point
 223   BuildMI(EntryBB, IP, dl, TII.get(PPC::MFVRSAVE), InVRSAVE);
 224   BuildMI(EntryBB, IP, dl, TII.get(PPC::UPDATE_VRSAVE),
 225           UpdatedVRSAVE).addReg(InVRSAVE);
 226   BuildMI(EntryBB, IP, dl, TII.get(PPC::MTVRSAVE)).addReg(UpdatedVRSAVE);
 227
 228   // Find all return blocks, outputting a restore in each epilog.
 229   for (MachineFunction::iterator BB = Fn.begin(), E = Fn.end(); BB != E; ++BB) {
 230     if (!BB->empty() && BB->back().getDesc().isReturn()) {
 231       IP = BB->end(); --IP;
 232
 233       // Skip over all terminator instructions, which are part of the return
 234       // sequence.
 235       MachineBasicBlock::iterator I2 = IP;
 236       while (I2 != BB->begin() && (--I2)->getDesc().isTerminator())
 237         IP = I2;
 238
 239       // Emit: MTVRSAVE InVRSave
 240       BuildMI(*BB, IP, dl, TII.get(PPC::MTVRSAVE)).addReg(InVRSAVE);
 241     }
 242   }
 243 }
 244
 245
 246 /// getGlobalBaseReg - Output the instructions required to put the
 247 /// base address to use for accessing globals into a register.
 248 ///
 249 SDNode *PPCDAGToDAGISel::getGlobalBaseReg() {
 250   if (!GlobalBaseReg) {
 251     const TargetInstrInfo &TII = *TM.getInstrInfo();
 252     // Insert the set of GlobalBaseReg into the first MBB of the function
 253     MachineBasicBlock &FirstMBB = MF->front();
 254     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 255     DebugLoc dl;
 256
 257     if (PPCLowering.getPointerTy() == MVT::i32) {
 258       GlobalBaseReg = RegInfo->createVirtualRegister(PPC::GPRCRegisterClass);
 259       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MovePCtoLR), PPC::LR);
 260       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MFLR), GlobalBaseReg);
 261     } else {
 262       GlobalBaseReg = RegInfo->createVirtualRegister(PPC::G8RCRegisterClass);
 263       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MovePCtoLR8), PPC::LR8);
 264       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MFLR8), GlobalBaseReg);
 265     }
 266   }
 267   return CurDAG->getRegister(GlobalBaseReg,
 268                              PPCLowering.getPointerTy()).getNode();
 269 }
 270
 271 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 272 /// or 64-bit immediate, and if the value can be accurately represented as a
 273 /// sign extension from a 16-bit value.  If so, this returns true and the
 274 /// immediate.
 275 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 276   if (N->getOpcode() != ISD::Constant)
 277     return false;
 278
 279   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 280   if (N->getValueType(0) == MVT::i32)
 281     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 282   else
 283     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 284 }
 285
 286 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 287   return isIntS16Immediate(Op.getNode(), Imm);
 288 }
 289
 290
 291 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 292 /// operand. If so Imm will receive the 32-bit value.
 293 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 294   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 295     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 296     return true;
 297   }
 298   return false;
 299 }
 300
 301 /// isInt64Immediate - This method tests to see if the node is a 64-bit constant
 302 /// operand.  If so Imm will receive the 64-bit value.
 303 static bool isInt64Immediate(SDNode *N, uint64_t &Imm) {
 304   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i64) {
 305     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 306     return true;
 307   }
 308   return false;
 309 }
 310
 311 // isInt32Immediate - This method tests to see if a constant operand.
 312 // If so Imm will receive the 32 bit value.
 313 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 314   return isInt32Immediate(N.getNode(), Imm);
 315 }
 316
 317
 318 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 319 // opcode and that it has a immediate integer right operand.
 320 // If so Imm will receive the 32 bit value.
 321 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 322   return N->getOpcode() == Opc
 323          && isInt32Immediate(N->getOperand(1).getNode(), Imm);
 324 }
 325
 326 bool PPCDAGToDAGISel::isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 327   if (isShiftedMask_32(Val)) {
 328     // look for the first non-zero bit
 329     MB = CountLeadingZeros_32(Val);
 330     // look for the first zero bit after the run of ones
 331     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 332     return true;
 333   } else {
 334     Val = ~Val; // invert mask
 335     if (isShiftedMask_32(Val)) {
 336       // effectively look for the first zero bit
 337       ME = CountLeadingZeros_32(Val) - 1;
 338       // effectively look for the first one bit after the run of zeros
 339       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 340       return true;
 341     }
 342   }
 343   // no run present
 344   return false;
 345 }
 346
 347 bool PPCDAGToDAGISel::isRotateAndMask(SDNode *N, unsigned Mask,
 348                                       bool isShiftMask, unsigned &SH,
 349                                       unsigned &MB, unsigned &ME) {
 350   // Don't even go down this path for i64, since different logic will be
 351   // necessary for rldicl/rldicr/rldimi.
 352   if (N->getValueType(0) != MVT::i32)
 353     return false;
 354
 355   unsigned Shift  = 32;
 356   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 357   unsigned Opcode = N->getOpcode();
 358   if (N->getNumOperands() != 2 ||
 359       !isInt32Immediate(N->getOperand(1).getNode(), Shift) || (Shift > 31))
 360     return false;
 361
 362   if (Opcode == ISD::SHL) {
 363     // apply shift left to mask if it comes first
 364     if (isShiftMask) Mask = Mask << Shift;
 365     // determine which bits are made indeterminant by shift
 366     Indeterminant = ~(0xFFFFFFFFu << Shift);
 367   } else if (Opcode == ISD::SRL) {
 368     // apply shift right to mask if it comes first
 369     if (isShiftMask) Mask = Mask >> Shift;
 370     // determine which bits are made indeterminant by shift
 371     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 372     // adjust for the left rotate
 373     Shift = 32 - Shift;
 374   } else if (Opcode == ISD::ROTL) {
 375     Indeterminant = 0;
 376   } else {
 377     return false;
 378   }
 379
 380   // if the mask doesn't intersect any Indeterminant bits
 381   if (Mask && !(Mask & Indeterminant)) {
 382     SH = Shift & 31;
 383     // make sure the mask is still a mask (wrap arounds may not be)
 384     return isRunOfOnes(Mask, MB, ME);
 385   }
 386   return false;
 387 }
 388
 389 /// SelectBitfieldInsert - turn an or of two masked values into
 390 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 391 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 392   SDValue Op0 = N->getOperand(0);
 393   SDValue Op1 = N->getOperand(1);
 394   DebugLoc dl = N->getDebugLoc();
 395
 396   APInt LKZ, LKO, RKZ, RKO;
 397   CurDAG->ComputeMaskedBits(Op0, APInt::getAllOnesValue(32), LKZ, LKO);
 398   CurDAG->ComputeMaskedBits(Op1, APInt::getAllOnesValue(32), RKZ, RKO);
 399
 400   unsigned TargetMask = LKZ.getZExtValue();
 401   unsigned InsertMask = RKZ.getZExtValue();
 402
 403   if ((TargetMask | InsertMask) == 0xFFFFFFFF) {
 404     unsigned Op0Opc = Op0.getOpcode();
 405     unsigned Op1Opc = Op1.getOpcode();
 406     unsigned Value, SH = 0;
 407     TargetMask = ~TargetMask;
 408     InsertMask = ~InsertMask;
 409
 410     // If the LHS has a foldable shift and the RHS does not, then swap it to the
 411     // RHS so that we can fold the shift into the insert.
 412     if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 413       if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 414           Op0.getOperand(0).getOpcode() == ISD::SRL) {
 415         if (Op1.getOperand(0).getOpcode() != ISD::SHL &&
 416             Op1.getOperand(0).getOpcode() != ISD::SRL) {
 417           std::swap(Op0, Op1);
 418           std::swap(Op0Opc, Op1Opc);
 419           std::swap(TargetMask, InsertMask);
 420         }
 421       }
 422     } else if (Op0Opc == ISD::SHL || Op0Opc == ISD::SRL) {
 423       if (Op1Opc == ISD::AND && Op1.getOperand(0).getOpcode() != ISD::SHL &&
 424           Op1.getOperand(0).getOpcode() != ISD::SRL) {
 425         std::swap(Op0, Op1);
 426         std::swap(Op0Opc, Op1Opc);
 427         std::swap(TargetMask, InsertMask);
 428       }
 429     }
 430
 431     unsigned MB, ME;
 432     if (InsertMask && isRunOfOnes(InsertMask, MB, ME)) {
 433       SDValue Tmp1, Tmp2;
 434
 435       if ((Op1Opc == ISD::SHL || Op1Opc == ISD::SRL) &&
 436           isInt32Immediate(Op1.getOperand(1), Value)) {
 437         Op1 = Op1.getOperand(0);
 438         SH  = (Op1Opc == ISD::SHL) ? Value : 32 - Value;
 439       }
 440       if (Op1Opc == ISD::AND) {
 441         unsigned SHOpc = Op1.getOperand(0).getOpcode();
 442         if ((SHOpc == ISD::SHL || SHOpc == ISD::SRL) &&
 443             isInt32Immediate(Op1.getOperand(0).getOperand(1), Value)) {
 444           Op1 = Op1.getOperand(0).getOperand(0);
 445           SH  = (SHOpc == ISD::SHL) ? Value : 32 - Value;
 446         } else {
 447           Op1 = Op1.getOperand(0);
 448         }
 449       }
 450
 451       SH &= 31;
 452       SDValue Ops[] = { Op0, Op1, getI32Imm(SH), getI32Imm(MB),
 453                           getI32Imm(ME) };
 454       return CurDAG->getMachineNode(PPC::RLWIMI, dl, MVT::i32, Ops, 5);
 455     }
 456   }
 457   return 0;
 458 }
 459
 460 /// SelectCC - Select a comparison of the specified values with the specified
 461 /// condition code, returning the CR# of the expression.
 462 SDValue PPCDAGToDAGISel::SelectCC(SDValue LHS, SDValue RHS,
 463                                     ISD::CondCode CC, DebugLoc dl) {
 464   // Always select the LHS.
 465   unsigned Opc;
 466
 467   if (LHS.getValueType() == MVT::i32) {
 468     unsigned Imm;
 469     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 470       if (isInt32Immediate(RHS, Imm)) {
 471         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 472         if (isUInt<16>(Imm))
 473           return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, LHS,
 474                                                 getI32Imm(Imm & 0xFFFF)), 0);
 475         // If this is a 16-bit signed immediate, fold it.
 476         if (isInt<16>((int)Imm))
 477           return SDValue(CurDAG->getMachineNode(PPC::CMPWI, dl, MVT::i32, LHS,
 478                                                 getI32Imm(Imm & 0xFFFF)), 0);
 479
 480         // For non-equality comparisons, the default code would materialize the
 481         // constant, then compare against it, like this:
 482         //   lis r2, 4660
 483         //   ori r2, r2, 22136
 484         //   cmpw cr0, r3, r2
 485         // Since we are just comparing for equality, we can emit this instead:
 486         //   xoris r0,r3,0x1234
 487         //   cmplwi cr0,r0,0x5678
 488         //   beq cr0,L6
 489         SDValue Xor(CurDAG->getMachineNode(PPC::XORIS, dl, MVT::i32, LHS,
 490                                            getI32Imm(Imm >> 16)), 0);
 491         return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, Xor,
 492                                               getI32Imm(Imm & 0xFFFF)), 0);
 493       }
 494       Opc = PPC::CMPLW;
 495     } else if (ISD::isUnsignedIntSetCC(CC)) {
 496       if (isInt32Immediate(RHS, Imm) && isUInt<16>(Imm))
 497         return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, LHS,
 498                                               getI32Imm(Imm & 0xFFFF)), 0);
 499       Opc = PPC::CMPLW;
 500     } else {
 501       short SImm;
 502       if (isIntS16Immediate(RHS, SImm))
 503         return SDValue(CurDAG->getMachineNode(PPC::CMPWI, dl, MVT::i32, LHS,
 504                                               getI32Imm((int)SImm & 0xFFFF)),
 505                          0);
 506       Opc = PPC::CMPW;
 507     }
 508   } else if (LHS.getValueType() == MVT::i64) {
 509     uint64_t Imm;
 510     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 511       if (isInt64Immediate(RHS.getNode(), Imm)) {
 512         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 513         if (isUInt<16>(Imm))
 514           return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, LHS,
 515                                                 getI32Imm(Imm & 0xFFFF)), 0);
 516         // If this is a 16-bit signed immediate, fold it.
 517         if (isInt<16>(Imm))
 518           return SDValue(CurDAG->getMachineNode(PPC::CMPDI, dl, MVT::i64, LHS,
 519                                                 getI32Imm(Imm & 0xFFFF)), 0);
 520
 521         // For non-equality comparisons, the default code would materialize the
 522         // constant, then compare against it, like this:
 523         //   lis r2, 4660
 524         //   ori r2, r2, 22136
 525         //   cmpd cr0, r3, r2
 526         // Since we are just comparing for equality, we can emit this instead:
 527         //   xoris r0,r3,0x1234
 528         //   cmpldi cr0,r0,0x5678
 529         //   beq cr0,L6
 530         if (isUInt<32>(Imm)) {
 531           SDValue Xor(CurDAG->getMachineNode(PPC::XORIS8, dl, MVT::i64, LHS,
 532                                              getI64Imm(Imm >> 16)), 0);
 533           return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, Xor,
 534                                                 getI64Imm(Imm & 0xFFFF)), 0);
 535         }
 536       }
 537       Opc = PPC::CMPLD;
 538     } else if (ISD::isUnsignedIntSetCC(CC)) {
 539       if (isInt64Immediate(RHS.getNode(), Imm) && isUInt<16>(Imm))
 540         return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, LHS,
 541                                               getI64Imm(Imm & 0xFFFF)), 0);
 542       Opc = PPC::CMPLD;
 543     } else {
 544       short SImm;
 545       if (isIntS16Immediate(RHS, SImm))
 546         return SDValue(CurDAG->getMachineNode(PPC::CMPDI, dl, MVT::i64, LHS,
 547                                               getI64Imm(SImm & 0xFFFF)),
 548                          0);
 549       Opc = PPC::CMPD;
 550     }
 551   } else if (LHS.getValueType() == MVT::f32) {
 552     Opc = PPC::FCMPUS;
 553   } else {
 554     assert(LHS.getValueType() == MVT::f64 && "Unknown vt!");
 555     Opc = PPC::FCMPUD;
 556   }
 557   return SDValue(CurDAG->getMachineNode(Opc, dl, MVT::i32, LHS, RHS), 0);
 558 }
 559
 560 static PPC::Predicate getPredicateForSetCC(ISD::CondCode CC) {
 561   switch (CC) {
 562   case ISD::SETUEQ:
 563   case ISD::SETONE:
 564   case ISD::SETOLE:
 565   case ISD::SETOGE:
 566     llvm_unreachable("Should be lowered by legalize!");
 567   default: llvm_unreachable("Unknown condition!");
 568   case ISD::SETOEQ:
 569   case ISD::SETEQ:  return PPC::PRED_EQ;
 570   case ISD::SETUNE:
 571   case ISD::SETNE:  return PPC::PRED_NE;
 572   case ISD::SETOLT:
 573   case ISD::SETLT:  return PPC::PRED_LT;
 574   case ISD::SETULE:
 575   case ISD::SETLE:  return PPC::PRED_LE;
 576   case ISD::SETOGT:
 577   case ISD::SETGT:  return PPC::PRED_GT;
 578   case ISD::SETUGE:
 579   case ISD::SETGE:  return PPC::PRED_GE;
 580   case ISD::SETO:   return PPC::PRED_NU;
 581   case ISD::SETUO:  return PPC::PRED_UN;
 582     // These two are invalid for floating point.  Assume we have int.
 583   case ISD::SETULT: return PPC::PRED_LT;
 584   case ISD::SETUGT: return PPC::PRED_GT;
 585   }
 586 }
 587
 588 /// getCRIdxForSetCC - Return the index of the condition register field
 589 /// associated with the SetCC condition, and whether or not the field is
 590 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 591 ///
 592 /// If this returns with Other != -1, then the returned comparison is an or of
 593 /// two simpler comparisons.  In this case, Invert is guaranteed to be false.
 594 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool &Invert, int &Other) {
 595   Invert = false;
 596   Other = -1;
 597   switch (CC) {
 598   default: llvm_unreachable("Unknown condition!");
 599   case ISD::SETOLT:
 600   case ISD::SETLT:  return 0;                  // Bit #0 = SETOLT
 601   case ISD::SETOGT:
 602   case ISD::SETGT:  return 1;                  // Bit #1 = SETOGT
 603   case ISD::SETOEQ:
 604   case ISD::SETEQ:  return 2;                  // Bit #2 = SETOEQ
 605   case ISD::SETUO:  return 3;                  // Bit #3 = SETUO
 606   case ISD::SETUGE:
 607   case ISD::SETGE:  Invert = true; return 0;   // !Bit #0 = SETUGE
 608   case ISD::SETULE:
 609   case ISD::SETLE:  Invert = true; return 1;   // !Bit #1 = SETULE
 610   case ISD::SETUNE:
 611   case ISD::SETNE:  Invert = true; return 2;   // !Bit #2 = SETUNE
 612   case ISD::SETO:   Invert = true; return 3;   // !Bit #3 = SETO
 613   case ISD::SETUEQ:
 614   case ISD::SETOGE:
 615   case ISD::SETOLE:
 616   case ISD::SETONE:
 617     llvm_unreachable("Invalid branch code: should be expanded by legalize");
 618   // These are invalid for floating point.  Assume integer.
 619   case ISD::SETULT: return 0;
 620   case ISD::SETUGT: return 1;
 621   }
 622   return 0;
 623 }
 624
 625 SDNode *PPCDAGToDAGISel::SelectSETCC(SDNode *N) {
 626   DebugLoc dl = N->getDebugLoc();
 627   unsigned Imm;
 628   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 629   if (isInt32Immediate(N->getOperand(1), Imm)) {
 630     // We can codegen setcc op, imm very efficiently compared to a brcond.
 631     // Check for those cases here.
 632     // setcc op, 0
 633     if (Imm == 0) {
 634       SDValue Op = N->getOperand(0);
 635       switch (CC) {
 636       default: break;
 637       case ISD::SETEQ: {
 638         Op = SDValue(CurDAG->getMachineNode(PPC::CNTLZW, dl, MVT::i32, Op), 0);
 639         SDValue Ops[] = { Op, getI32Imm(27), getI32Imm(5), getI32Imm(31) };
 640         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 641       }
 642       case ISD::SETNE: {
 643         SDValue AD =
 644           SDValue(CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
 645                                          Op, getI32Imm(~0U)), 0);
 646         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 647                                     AD.getValue(1));
 648       }
 649       case ISD::SETLT: {
 650         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 651         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 652       }
 653       case ISD::SETGT: {
 654         SDValue T =
 655           SDValue(CurDAG->getMachineNode(PPC::NEG, dl, MVT::i32, Op), 0);
 656         T = SDValue(CurDAG->getMachineNode(PPC::ANDC, dl, MVT::i32, T, Op), 0);
 657         SDValue Ops[] = { T, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 658         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 659       }
 660       }
 661     } else if (Imm == ~0U) {        // setcc op, -1
 662       SDValue Op = N->getOperand(0);
 663       switch (CC) {
 664       default: break;
 665       case ISD::SETEQ:
 666         Op = SDValue(CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
 667                                             Op, getI32Imm(1)), 0);
 668         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 669                               SDValue(CurDAG->getMachineNode(PPC::LI, dl,
 670                                                              MVT::i32,
 671                                                              getI32Imm(0)), 0),
 672                                       Op.getValue(1));
 673       case ISD::SETNE: {
 674         Op = SDValue(CurDAG->getMachineNode(PPC::NOR, dl, MVT::i32, Op, Op), 0);
 675         SDNode *AD = CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
 676                                             Op, getI32Imm(~0U));
 677         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, SDValue(AD, 0),
 678                                     Op, SDValue(AD, 1));
 679       }
 680       case ISD::SETLT: {
 681         SDValue AD = SDValue(CurDAG->getMachineNode(PPC::ADDI, dl, MVT::i32, Op,
 682                                                     getI32Imm(1)), 0);
 683         SDValue AN = SDValue(CurDAG->getMachineNode(PPC::AND, dl, MVT::i32, AD,
 684                                                     Op), 0);
 685         SDValue Ops[] = { AN, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 686         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 687       }
 688       case ISD::SETGT: {
 689         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 690         Op = SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops, 4),
 691                      0);
 692         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op,
 693                                     getI32Imm(1));
 694       }
 695       }
 696     }
 697   }
 698
 699   bool Inv;
 700   int OtherCondIdx;
 701   unsigned Idx = getCRIdxForSetCC(CC, Inv, OtherCondIdx);
 702   SDValue CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC, dl);
 703   SDValue IntCR;
 704
 705   // Force the ccreg into CR7.
 706   SDValue CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 707
 708   SDValue InFlag(0, 0);  // Null incoming flag value.
 709   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, CR7Reg, CCReg,
 710                                InFlag).getValue(1);
 711
 712   if (PPCSubTarget.isGigaProcessor() && OtherCondIdx == -1)
 713     IntCR = SDValue(CurDAG->getMachineNode(PPC::MFOCRF, dl, MVT::i32, CR7Reg,
 714                                            CCReg), 0);
 715   else
 716     IntCR = SDValue(CurDAG->getMachineNode(PPC::MFCR, dl, MVT::i32, CCReg), 0);
 717
 718   SDValue Ops[] = { IntCR, getI32Imm((32-(3-Idx)) & 31),
 719                       getI32Imm(31), getI32Imm(31) };
 720   if (OtherCondIdx == -1 && !Inv)
 721     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 722
 723   // Get the specified bit.
 724   SDValue Tmp =
 725     SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops, 4), 0);
 726   if (Inv) {
 727     assert(OtherCondIdx == -1 && "Can't have split plus negation");
 728     return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 729   }
 730
 731   // Otherwise, we have to turn an operation like SETONE -> SETOLT | SETOGT.
 732   // We already got the bit for the first part of the comparison (e.g. SETULE).
 733
 734   // Get the other bit of the comparison.
 735   Ops[1] = getI32Imm((32-(3-OtherCondIdx)) & 31);
 736   SDValue OtherCond =
 737     SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops, 4), 0);
 738
 739   return CurDAG->SelectNodeTo(N, PPC::OR, MVT::i32, Tmp, OtherCond);
 740 }
 741
 742
 743 // Select - Convert the specified operand from a target-independent to a
 744 // target-specific node if it hasn't already been changed.
 745 SDNode *PPCDAGToDAGISel::Select(SDNode *N) {
 746   DebugLoc dl = N->getDebugLoc();
 747   if (N->isMachineOpcode())
 748     return NULL;   // Already selected.
 749
 750   switch (N->getOpcode()) {
 751   default: break;
 752
 753   case ISD::Constant: {
 754     if (N->getValueType(0) == MVT::i64) {
 755       // Get 64 bit value.
 756       int64_t Imm = cast<ConstantSDNode>(N)->getZExtValue();
 757       // Assume no remaining bits.
 758       unsigned Remainder = 0;
 759       // Assume no shift required.
 760       unsigned Shift = 0;
 761
 762       // If it can't be represented as a 32 bit value.
 763       if (!isInt<32>(Imm)) {
 764         Shift = CountTrailingZeros_64(Imm);
 765         int64_t ImmSh = static_cast<uint64_t>(Imm) >> Shift;
 766
 767         // If the shifted value fits 32 bits.
 768         if (isInt<32>(ImmSh)) {
 769           // Go with the shifted value.
 770           Imm = ImmSh;
 771         } else {
 772           // Still stuck with a 64 bit value.
 773           Remainder = Imm;
 774           Shift = 32;
 775           Imm >>= 32;
 776         }
 777       }
 778
 779       // Intermediate operand.
 780       SDNode *Result;
 781
 782       // Handle first 32 bits.
 783       unsigned Lo = Imm & 0xFFFF;
 784       unsigned Hi = (Imm >> 16) & 0xFFFF;
 785
 786       // Simple value.
 787       if (isInt<16>(Imm)) {
 788        // Just the Lo bits.
 789         Result = CurDAG->getMachineNode(PPC::LI8, dl, MVT::i64, getI32Imm(Lo));
 790       } else if (Lo) {
 791         // Handle the Hi bits.
 792         unsigned OpC = Hi ? PPC::LIS8 : PPC::LI8;
 793         Result = CurDAG->getMachineNode(OpC, dl, MVT::i64, getI32Imm(Hi));
 794         // And Lo bits.
 795         Result = CurDAG->getMachineNode(PPC::ORI8, dl, MVT::i64,
 796                                         SDValue(Result, 0), getI32Imm(Lo));
 797       } else {
 798        // Just the Hi bits.
 799         Result = CurDAG->getMachineNode(PPC::LIS8, dl, MVT::i64, getI32Imm(Hi));
 800       }
 801
 802       // If no shift, we're done.
 803       if (!Shift) return Result;
 804
 805       // Shift for next step if the upper 32-bits were not zero.
 806       if (Imm) {
 807         Result = CurDAG->getMachineNode(PPC::RLDICR, dl, MVT::i64,
 808                                         SDValue(Result, 0),
 809                                         getI32Imm(Shift),
 810                                         getI32Imm(63 - Shift));
 811       }
 812
 813       // Add in the last bits as required.
 814       if ((Hi = (Remainder >> 16) & 0xFFFF)) {
 815         Result = CurDAG->getMachineNode(PPC::ORIS8, dl, MVT::i64,
 816                                         SDValue(Result, 0), getI32Imm(Hi));
 817       }
 818       if ((Lo = Remainder & 0xFFFF)) {
 819         Result = CurDAG->getMachineNode(PPC::ORI8, dl, MVT::i64,
 820                                         SDValue(Result, 0), getI32Imm(Lo));
 821       }
 822
 823       return Result;
 824     }
 825     break;
 826   }
 827
 828   case ISD::SETCC:
 829     return SelectSETCC(N);
 830   case PPCISD::GlobalBaseReg:
 831     return getGlobalBaseReg();
 832
 833   case ISD::FrameIndex: {
 834     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 835     SDValue TFI = CurDAG->getTargetFrameIndex(FI, N->getValueType(0));
 836     unsigned Opc = N->getValueType(0) == MVT::i32 ? PPC::ADDI : PPC::ADDI8;
 837     if (N->hasOneUse())
 838       return CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), TFI,
 839                                   getSmallIPtrImm(0));
 840     return CurDAG->getMachineNode(Opc, dl, N->getValueType(0), TFI,
 841                                   getSmallIPtrImm(0));
 842   }
 843
 844   case PPCISD::MFCR: {
 845     SDValue InFlag = N->getOperand(1);
 846     // Use MFOCRF if supported.
 847     if (PPCSubTarget.isGigaProcessor())
 848       return CurDAG->getMachineNode(PPC::MFOCRF, dl, MVT::i32,
 849                                     N->getOperand(0), InFlag);
 850     else
 851       return CurDAG->getMachineNode(PPC::MFCR, dl, MVT::i32, InFlag);
 852   }
 853
 854   case ISD::SDIV: {
 855     // FIXME: since this depends on the setting of the carry flag from the srawi
 856     //        we should really be making notes about that for the scheduler.
 857     // FIXME: It sure would be nice if we could cheaply recognize the
 858     //        srl/add/sra pattern the dag combiner will generate for this as
 859     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
 860     unsigned Imm;
 861     if (isInt32Immediate(N->getOperand(1), Imm)) {
 862       SDValue N0 = N->getOperand(0);
 863       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
 864         SDNode *Op =
 865           CurDAG->getMachineNode(PPC::SRAWI, dl, MVT::i32, MVT::Flag,
 866                                  N0, getI32Imm(Log2_32(Imm)));
 867         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 868                                     SDValue(Op, 0), SDValue(Op, 1));
 869       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
 870         SDNode *Op =
 871           CurDAG->getMachineNode(PPC::SRAWI, dl, MVT::i32, MVT::Flag,
 872                                  N0, getI32Imm(Log2_32(-Imm)));
 873         SDValue PT =
 874           SDValue(CurDAG->getMachineNode(PPC::ADDZE, dl, MVT::i32,
 875                                          SDValue(Op, 0), SDValue(Op, 1)),
 876                     0);
 877         return CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
 878       }
 879     }
 880
 881     // Other cases are autogenerated.
 882     break;
 883   }
 884
 885   case ISD::LOAD: {
 886     // Handle preincrement loads.
 887     LoadSDNode *LD = cast<LoadSDNode>(N);
 888     EVT LoadedVT = LD->getMemoryVT();
 889
 890     // Normal loads are handled by code generated from the .td file.
 891     if (LD->getAddressingMode() != ISD::PRE_INC)
 892       break;
 893
 894     SDValue Offset = LD->getOffset();
 895     if (isa<ConstantSDNode>(Offset) ||
 896         Offset.getOpcode() == ISD::TargetGlobalAddress) {
 897
 898       unsigned Opcode;
 899       bool isSExt = LD->getExtensionType() == ISD::SEXTLOAD;
 900       if (LD->getValueType(0) != MVT::i64) {
 901         // Handle PPC32 integer and normal FP loads.
 902         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
 903         switch (LoadedVT.getSimpleVT().SimpleTy) {
 904           default: llvm_unreachable("Invalid PPC load type!");
 905           case MVT::f64: Opcode = PPC::LFDU; break;
 906           case MVT::f32: Opcode = PPC::LFSU; break;
 907           case MVT::i32: Opcode = PPC::LWZU; break;
 908           case MVT::i16: Opcode = isSExt ? PPC::LHAU : PPC::LHZU; break;
 909           case MVT::i1:
 910           case MVT::i8:  Opcode = PPC::LBZU; break;
 911         }
 912       } else {
 913         assert(LD->getValueType(0) == MVT::i64 && "Unknown load result type!");
 914         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
 915         switch (LoadedVT.getSimpleVT().SimpleTy) {
 916           default: llvm_unreachable("Invalid PPC load type!");
 917           case MVT::i64: Opcode = PPC::LDU; break;
 918           case MVT::i32: Opcode = PPC::LWZU8; break;
 919           case MVT::i16: Opcode = isSExt ? PPC::LHAU8 : PPC::LHZU8; break;
 920           case MVT::i1:
 921           case MVT::i8:  Opcode = PPC::LBZU8; break;
 922         }
 923       }
 924
 925       SDValue Chain = LD->getChain();
 926       SDValue Base = LD->getBasePtr();
 927       SDValue Ops[] = { Offset, Base, Chain };
 928       // FIXME: PPC64
 929       return CurDAG->getMachineNode(Opcode, dl, LD->getValueType(0),
 930                                     PPCLowering.getPointerTy(),
 931                                     MVT::Other, Ops, 3);
 932     } else {
 933       llvm_unreachable("R+R preindex loads not supported yet!");
 934     }
 935   }
 936
 937   case ISD::AND: {
 938     unsigned Imm, Imm2, SH, MB, ME;
 939
 940     // If this is an and of a value rotated between 0 and 31 bits and then and'd
 941     // with a mask, emit rlwinm
 942     if (isInt32Immediate(N->getOperand(1), Imm) &&
 943         isRotateAndMask(N->getOperand(0).getNode(), Imm, false, SH, MB, ME)) {
 944       SDValue Val = N->getOperand(0).getOperand(0);
 945       SDValue Ops[] = { Val, getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
 946       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 947     }
 948     // If this is just a masked value where the input is not handled above, and
 949     // is not a rotate-left (handled by a pattern in the .td file), emit rlwinm
 950     if (isInt32Immediate(N->getOperand(1), Imm) &&
 951         isRunOfOnes(Imm, MB, ME) &&
 952         N->getOperand(0).getOpcode() != ISD::ROTL) {
 953       SDValue Val = N->getOperand(0);
 954       SDValue Ops[] = { Val, getI32Imm(0), getI32Imm(MB), getI32Imm(ME) };
 955       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 956     }
 957     // AND X, 0 -> 0, not "rlwinm 32".
 958     if (isInt32Immediate(N->getOperand(1), Imm) && (Imm == 0)) {
 959       ReplaceUses(SDValue(N, 0), N->getOperand(1));
 960       return NULL;
 961     }
 962     // ISD::OR doesn't get all the bitfield insertion fun.
 963     // (and (or x, c1), c2) where isRunOfOnes(~(c1^c2)) is a bitfield insert
 964     if (isInt32Immediate(N->getOperand(1), Imm) &&
 965         N->getOperand(0).getOpcode() == ISD::OR &&
 966         isInt32Immediate(N->getOperand(0).getOperand(1), Imm2)) {
 967       unsigned MB, ME;
 968       Imm = ~(Imm^Imm2);
 969       if (isRunOfOnes(Imm, MB, ME)) {
 970         SDValue Ops[] = { N->getOperand(0).getOperand(0),
 971                             N->getOperand(0).getOperand(1),
 972                             getI32Imm(0), getI32Imm(MB),getI32Imm(ME) };
 973         return CurDAG->getMachineNode(PPC::RLWIMI, dl, MVT::i32, Ops, 5);
 974       }
 975     }
 976
 977     // Other cases are autogenerated.
 978     break;
 979   }
 980   case ISD::OR:
 981     if (N->getValueType(0) == MVT::i32)
 982       if (SDNode *I = SelectBitfieldInsert(N))
 983         return I;
 984
 985     // Other cases are autogenerated.
 986     break;
 987   case ISD::SHL: {
 988     unsigned Imm, SH, MB, ME;
 989     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
 990         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
 991       SDValue Ops[] = { N->getOperand(0).getOperand(0),
 992                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
 993       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 994     }
 995
 996     // Other cases are autogenerated.
 997     break;
 998   }
 999   case ISD::SRL: {
1000     unsigned Imm, SH, MB, ME;
1001     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
1002         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1003       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1004                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1005       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
1006     }
1007
1008     // Other cases are autogenerated.
1009     break;
1010   }
1011   case ISD::SELECT_CC: {
1012     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1013
1014     // Handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1015     if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1016       if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1017         if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1018           if (N1C->isNullValue() && N3C->isNullValue() &&
1019               N2C->getZExtValue() == 1ULL && CC == ISD::SETNE &&
1020               // FIXME: Implement this optzn for PPC64.
1021               N->getValueType(0) == MVT::i32) {
1022             SDNode *Tmp =
1023               CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
1024                                      N->getOperand(0), getI32Imm(~0U));
1025             return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32,
1026                                         SDValue(Tmp, 0), N->getOperand(0),
1027                                         SDValue(Tmp, 1));
1028           }
1029
1030     SDValue CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC, dl);
1031     unsigned BROpc = getPredicateForSetCC(CC);
1032
1033     unsigned SelectCCOp;
1034     if (N->getValueType(0) == MVT::i32)
1035       SelectCCOp = PPC::SELECT_CC_I4;
1036     else if (N->getValueType(0) == MVT::i64)
1037       SelectCCOp = PPC::SELECT_CC_I8;
1038     else if (N->getValueType(0) == MVT::f32)
1039       SelectCCOp = PPC::SELECT_CC_F4;
1040     else if (N->getValueType(0) == MVT::f64)
1041       SelectCCOp = PPC::SELECT_CC_F8;
1042     else
1043       SelectCCOp = PPC::SELECT_CC_VRRC;
1044
1045     SDValue Ops[] = { CCReg, N->getOperand(2), N->getOperand(3),
1046                         getI32Imm(BROpc) };
1047     return CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), Ops, 4);
1048   }
1049   case PPCISD::COND_BRANCH: {
1050     // Op #0 is the Chain.
1051     // Op #1 is the PPC::PRED_* number.
1052     // Op #2 is the CR#
1053     // Op #3 is the Dest MBB
1054     // Op #4 is the Flag.
1055     // Prevent PPC::PRED_* from being selected into LI.
1056     SDValue Pred =
1057       getI32Imm(cast<ConstantSDNode>(N->getOperand(1))->getZExtValue());
1058     SDValue Ops[] = { Pred, N->getOperand(2), N->getOperand(3),
1059       N->getOperand(0), N->getOperand(4) };
1060     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 5);
1061   }
1062   case ISD::BR_CC: {
1063     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1064     SDValue CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC, dl);
1065     SDValue Ops[] = { getI32Imm(getPredicateForSetCC(CC)), CondCode,
1066                         N->getOperand(4), N->getOperand(0) };
1067     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 4);
1068   }
1069   case ISD::BRIND: {
1070     // FIXME: Should custom lower this.
1071     SDValue Chain = N->getOperand(0);
1072     SDValue Target = N->getOperand(1);
1073     unsigned Opc = Target.getValueType() == MVT::i32 ? PPC::MTCTR : PPC::MTCTR8;
1074     Chain = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Target,
1075                                            Chain), 0);
1076     return CurDAG->SelectNodeTo(N, PPC::BCTR, MVT::Other, Chain);
1077   }
1078   }
1079
1080   return SelectCode(N);
1081 }
1082
1083
1084
1085 /// createPPCISelDag - This pass converts a legalized DAG into a
1086 /// PowerPC-specific DAG, ready for instruction scheduling.
1087 ///
1088 FunctionPass *llvm::createPPCISelDag(PPCTargetMachine &TM) {
1089   return new PPCDAGToDAGISel(TM);
1090 }
1091