lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "ppc-codegen"
  16 #include "PPC.h"
  17 #include "PPCTargetMachine.h"
  18 #include "MCTargetDesc/PPCPredicates.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/SelectionDAGISel.h"
  24 #include "llvm/Target/TargetOptions.h"
  25 #include "llvm/Constants.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/GlobalValue.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/Support/Debug.h"
  30 #include "llvm/Support/MathExtras.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 using namespace llvm;
  34
  35 namespace {
  36   //===--------------------------------------------------------------------===//
  37   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  38   /// instructions for SelectionDAG operations.
  39   ///
  40   class PPCDAGToDAGISel : public SelectionDAGISel {
  41     const PPCTargetMachine &TM;
  42     const PPCTargetLowering &PPCLowering;
  43     const PPCSubtarget &PPCSubTarget;
  44     unsigned GlobalBaseReg;
  45   public:
  46     explicit PPCDAGToDAGISel(PPCTargetMachine &tm)
  47       : SelectionDAGISel(tm), TM(tm),
  48         PPCLowering(*TM.getTargetLowering()),
  49         PPCSubTarget(*TM.getSubtargetImpl()) {}
  50
  51     virtual bool runOnMachineFunction(MachineFunction &MF) {
  52       // Make sure we re-emit a set of the global base reg if necessary
  53       GlobalBaseReg = 0;
  54       SelectionDAGISel::runOnMachineFunction(MF);
  55
  56       InsertVRSaveCode(MF);
  57       return true;
  58     }
  59
  60     /// getI32Imm - Return a target constant with the specified value, of type
  61     /// i32.
  62     inline SDValue getI32Imm(unsigned Imm) {
  63       return CurDAG->getTargetConstant(Imm, MVT::i32);
  64     }
  65
  66     /// getI64Imm - Return a target constant with the specified value, of type
  67     /// i64.
  68     inline SDValue getI64Imm(uint64_t Imm) {
  69       return CurDAG->getTargetConstant(Imm, MVT::i64);
  70     }
  71
  72     /// getSmallIPtrImm - Return a target constant of pointer type.
  73     inline SDValue getSmallIPtrImm(unsigned Imm) {
  74       return CurDAG->getTargetConstant(Imm, PPCLowering.getPointerTy());
  75     }
  76
  77     /// isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s
  78     /// with any number of 0s on either side.  The 1s are allowed to wrap from
  79     /// LSB to MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.
  80     /// 0x0F0F0000 is not, since all 1s are not contiguous.
  81     static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME);
  82
  83
  84     /// isRotateAndMask - Returns true if Mask and Shift can be folded into a
  85     /// rotate and mask opcode and mask operation.
  86     static bool isRotateAndMask(SDNode *N, unsigned Mask, bool isShiftMask,
  87                                 unsigned &SH, unsigned &MB, unsigned &ME);
  88
  89     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  90     /// base register.  Return the virtual register that holds this value.
  91     SDNode *getGlobalBaseReg();
  92
  93     // Select - Convert the specified operand from a target-independent to a
  94     // target-specific node if it hasn't already been changed.
  95     SDNode *Select(SDNode *N);
  96
  97     SDNode *SelectBitfieldInsert(SDNode *N);
  98
  99     /// SelectCC - Select a comparison of the specified values with the
 100     /// specified condition code, returning the CR# of the expression.
 101     SDValue SelectCC(SDValue LHS, SDValue RHS, ISD::CondCode CC, DebugLoc dl);
 102
 103     /// SelectAddrImm - Returns true if the address N can be represented by
 104     /// a base register plus a signed 16-bit displacement [r+imm].
 105     bool SelectAddrImm(SDValue N, SDValue &Disp,
 106                        SDValue &Base) {
 107       return PPCLowering.SelectAddressRegImm(N, Disp, Base, *CurDAG);
 108     }
 109
 110     /// SelectAddrImmOffs - Return true if the operand is valid for a preinc
 111     /// immediate field.  Because preinc imms have already been validated, just
 112     /// accept it.
 113     bool SelectAddrImmOffs(SDValue N, SDValue &Out) const {
 114       if (isa<ConstantSDNode>(N)) {
 115         Out = N;
 116         return true;
 117       }
 118
 119       return false;
 120     }
 121
 122     /// SelectAddrIdxOffs - Return true if the operand is valid for a preinc
 123     /// index field.  Because preinc imms have already been validated, just
 124     /// accept it.
 125     bool SelectAddrIdxOffs(SDValue N, SDValue &Out) const {
 126       Out = N;
 127       return true;
 128     }
 129
 130     /// SelectAddrIdx - Given the specified addressed, check to see if it can be
 131     /// represented as an indexed [r+r] operation.  Returns false if it can
 132     /// be represented by [r+imm], which are preferred.
 133     bool SelectAddrIdx(SDValue N, SDValue &Base, SDValue &Index) {
 134       return PPCLowering.SelectAddressRegReg(N, Base, Index, *CurDAG);
 135     }
 136
 137     /// SelectAddrIdxOnly - Given the specified addressed, force it to be
 138     /// represented as an indexed [r+r] operation.
 139     bool SelectAddrIdxOnly(SDValue N, SDValue &Base, SDValue &Index) {
 140       return PPCLowering.SelectAddressRegRegOnly(N, Base, Index, *CurDAG);
 141     }
 142
 143     /// SelectAddrImmShift - Returns true if the address N can be represented by
 144     /// a base register plus a signed 14-bit displacement [r+imm*4].  Suitable
 145     /// for use by STD and friends.
 146     bool SelectAddrImmShift(SDValue N, SDValue &Disp, SDValue &Base) {
 147       return PPCLowering.SelectAddressRegImmShift(N, Disp, Base, *CurDAG);
 148     }
 149
 150     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 151     /// inline asm expressions.  It is always correct to compute the value into
 152     /// a register.  The case of adding a (possibly relocatable) constant to a
 153     /// register can be improved, but it is wrong to substitute Reg+Reg for
 154     /// Reg in an asm, because the load or store opcode would have to change.
 155    virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 156                                               char ConstraintCode,
 157                                               std::vector<SDValue> &OutOps) {
 158       OutOps.push_back(Op);
 159       return false;
 160     }
 161
 162     void InsertVRSaveCode(MachineFunction &MF);
 163
 164     virtual const char *getPassName() const {
 165       return "PowerPC DAG->DAG Pattern Instruction Selection";
 166     }
 167
 168 // Include the pieces autogenerated from the target description.
 169 #include "PPCGenDAGISel.inc"
 170
 171 private:
 172     SDNode *SelectSETCC(SDNode *N);
 173   };
 174 }
 175
 176 /// InsertVRSaveCode - Once the entire function has been instruction selected,
 177 /// all virtual registers are created and all machine instructions are built,
 178 /// check to see if we need to save/restore VRSAVE.  If so, do it.
 179 void PPCDAGToDAGISel::InsertVRSaveCode(MachineFunction &Fn) {
 180   // Check to see if this function uses vector registers, which means we have to
 181   // save and restore the VRSAVE register and update it with the regs we use.
 182   //
 183   // In this case, there will be virtual registers of vector type created
 184   // by the scheduler.  Detect them now.
 185   bool HasVectorVReg = false;
 186   for (unsigned i = 0, e = RegInfo->getNumVirtRegs(); i != e; ++i) {
 187     unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
 188     if (RegInfo->getRegClass(Reg) == &PPC::VRRCRegClass) {
 189       HasVectorVReg = true;
 190       break;
 191     }
 192   }
 193   if (!HasVectorVReg) return;  // nothing to do.
 194
 195   // If we have a vector register, we want to emit code into the entry and exit
 196   // blocks to save and restore the VRSAVE register.  We do this here (instead
 197   // of marking all vector instructions as clobbering VRSAVE) for two reasons:
 198   //
 199   // 1. This (trivially) reduces the load on the register allocator, by not
 200   //    having to represent the live range of the VRSAVE register.
 201   // 2. This (more significantly) allows us to create a temporary virtual
 202   //    register to hold the saved VRSAVE value, allowing this temporary to be
 203   //    register allocated, instead of forcing it to be spilled to the stack.
 204
 205   // Create two vregs - one to hold the VRSAVE register that is live-in to the
 206   // function and one for the value after having bits or'd into it.
 207   unsigned InVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 208   unsigned UpdatedVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 209
 210   const TargetInstrInfo &TII = *TM.getInstrInfo();
 211   MachineBasicBlock &EntryBB = *Fn.begin();
 212   DebugLoc dl;
 213   // Emit the following code into the entry block:
 214   // InVRSAVE = MFVRSAVE
 215   // UpdatedVRSAVE = UPDATE_VRSAVE InVRSAVE
 216   // MTVRSAVE UpdatedVRSAVE
 217   MachineBasicBlock::iterator IP = EntryBB.begin();  // Insert Point
 218   BuildMI(EntryBB, IP, dl, TII.get(PPC::MFVRSAVE), InVRSAVE);
 219   BuildMI(EntryBB, IP, dl, TII.get(PPC::UPDATE_VRSAVE),
 220           UpdatedVRSAVE).addReg(InVRSAVE);
 221   BuildMI(EntryBB, IP, dl, TII.get(PPC::MTVRSAVE)).addReg(UpdatedVRSAVE);
 222
 223   // Find all return blocks, outputting a restore in each epilog.
 224   for (MachineFunction::iterator BB = Fn.begin(), E = Fn.end(); BB != E; ++BB) {
 225     if (!BB->empty() && BB->back().isReturn()) {
 226       IP = BB->end(); --IP;
 227
 228       // Skip over all terminator instructions, which are part of the return
 229       // sequence.
 230       MachineBasicBlock::iterator I2 = IP;
 231       while (I2 != BB->begin() && (--I2)->isTerminator())
 232         IP = I2;
 233
 234       // Emit: MTVRSAVE InVRSave
 235       BuildMI(*BB, IP, dl, TII.get(PPC::MTVRSAVE)).addReg(InVRSAVE);
 236     }
 237   }
 238 }
 239
 240
 241 /// getGlobalBaseReg - Output the instructions required to put the
 242 /// base address to use for accessing globals into a register.
 243 ///
 244 SDNode *PPCDAGToDAGISel::getGlobalBaseReg() {
 245   if (!GlobalBaseReg) {
 246     const TargetInstrInfo &TII = *TM.getInstrInfo();
 247     // Insert the set of GlobalBaseReg into the first MBB of the function
 248     MachineBasicBlock &FirstMBB = MF->front();
 249     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 250     DebugLoc dl;
 251
 252     if (PPCLowering.getPointerTy() == MVT::i32) {
 253       GlobalBaseReg = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 254       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MovePCtoLR));
 255       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MFLR), GlobalBaseReg);
 256     } else {
 257       GlobalBaseReg = RegInfo->createVirtualRegister(&PPC::G8RCRegClass);
 258       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MovePCtoLR8));
 259       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MFLR8), GlobalBaseReg);
 260     }
 261   }
 262   return CurDAG->getRegister(GlobalBaseReg,
 263                              PPCLowering.getPointerTy()).getNode();
 264 }
 265
 266 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 267 /// or 64-bit immediate, and if the value can be accurately represented as a
 268 /// sign extension from a 16-bit value.  If so, this returns true and the
 269 /// immediate.
 270 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 271   if (N->getOpcode() != ISD::Constant)
 272     return false;
 273
 274   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 275   if (N->getValueType(0) == MVT::i32)
 276     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 277   else
 278     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 279 }
 280
 281 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 282   return isIntS16Immediate(Op.getNode(), Imm);
 283 }
 284
 285
 286 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 287 /// operand. If so Imm will receive the 32-bit value.
 288 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 289   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 290     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 291     return true;
 292   }
 293   return false;
 294 }
 295
 296 /// isInt64Immediate - This method tests to see if the node is a 64-bit constant
 297 /// operand.  If so Imm will receive the 64-bit value.
 298 static bool isInt64Immediate(SDNode *N, uint64_t &Imm) {
 299   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i64) {
 300     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 301     return true;
 302   }
 303   return false;
 304 }
 305
 306 // isInt32Immediate - This method tests to see if a constant operand.
 307 // If so Imm will receive the 32 bit value.
 308 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 309   return isInt32Immediate(N.getNode(), Imm);
 310 }
 311
 312
 313 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 314 // opcode and that it has a immediate integer right operand.
 315 // If so Imm will receive the 32 bit value.
 316 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 317   return N->getOpcode() == Opc
 318          && isInt32Immediate(N->getOperand(1).getNode(), Imm);
 319 }
 320
 321 bool PPCDAGToDAGISel::isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 322   if (isShiftedMask_32(Val)) {
 323     // look for the first non-zero bit
 324     MB = CountLeadingZeros_32(Val);
 325     // look for the first zero bit after the run of ones
 326     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 327     return true;
 328   } else {
 329     Val = ~Val; // invert mask
 330     if (isShiftedMask_32(Val)) {
 331       // effectively look for the first zero bit
 332       ME = CountLeadingZeros_32(Val) - 1;
 333       // effectively look for the first one bit after the run of zeros
 334       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 335       return true;
 336     }
 337   }
 338   // no run present
 339   return false;
 340 }
 341
 342 bool PPCDAGToDAGISel::isRotateAndMask(SDNode *N, unsigned Mask,
 343                                       bool isShiftMask, unsigned &SH,
 344                                       unsigned &MB, unsigned &ME) {
 345   // Don't even go down this path for i64, since different logic will be
 346   // necessary for rldicl/rldicr/rldimi.
 347   if (N->getValueType(0) != MVT::i32)
 348     return false;
 349
 350   unsigned Shift  = 32;
 351   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 352   unsigned Opcode = N->getOpcode();
 353   if (N->getNumOperands() != 2 ||
 354       !isInt32Immediate(N->getOperand(1).getNode(), Shift) || (Shift > 31))
 355     return false;
 356
 357   if (Opcode == ISD::SHL) {
 358     // apply shift left to mask if it comes first
 359     if (isShiftMask) Mask = Mask << Shift;
 360     // determine which bits are made indeterminant by shift
 361     Indeterminant = ~(0xFFFFFFFFu << Shift);
 362   } else if (Opcode == ISD::SRL) {
 363     // apply shift right to mask if it comes first
 364     if (isShiftMask) Mask = Mask >> Shift;
 365     // determine which bits are made indeterminant by shift
 366     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 367     // adjust for the left rotate
 368     Shift = 32 - Shift;
 369   } else if (Opcode == ISD::ROTL) {
 370     Indeterminant = 0;
 371   } else {
 372     return false;
 373   }
 374
 375   // if the mask doesn't intersect any Indeterminant bits
 376   if (Mask && !(Mask & Indeterminant)) {
 377     SH = Shift & 31;
 378     // make sure the mask is still a mask (wrap arounds may not be)
 379     return isRunOfOnes(Mask, MB, ME);
 380   }
 381   return false;
 382 }
 383
 384 /// SelectBitfieldInsert - turn an or of two masked values into
 385 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 386 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 387   SDValue Op0 = N->getOperand(0);
 388   SDValue Op1 = N->getOperand(1);
 389   DebugLoc dl = N->getDebugLoc();
 390
 391   APInt LKZ, LKO, RKZ, RKO;
 392   CurDAG->ComputeMaskedBits(Op0, LKZ, LKO);
 393   CurDAG->ComputeMaskedBits(Op1, RKZ, RKO);
 394
 395   unsigned TargetMask = LKZ.getZExtValue();
 396   unsigned InsertMask = RKZ.getZExtValue();
 397
 398   if ((TargetMask | InsertMask) == 0xFFFFFFFF) {
 399     unsigned Op0Opc = Op0.getOpcode();
 400     unsigned Op1Opc = Op1.getOpcode();
 401     unsigned Value, SH = 0;
 402     TargetMask = ~TargetMask;
 403     InsertMask = ~InsertMask;
 404
 405     // If the LHS has a foldable shift and the RHS does not, then swap it to the
 406     // RHS so that we can fold the shift into the insert.
 407     if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 408       if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 409           Op0.getOperand(0).getOpcode() == ISD::SRL) {
 410         if (Op1.getOperand(0).getOpcode() != ISD::SHL &&
 411             Op1.getOperand(0).getOpcode() != ISD::SRL) {
 412           std::swap(Op0, Op1);
 413           std::swap(Op0Opc, Op1Opc);
 414           std::swap(TargetMask, InsertMask);
 415         }
 416       }
 417     } else if (Op0Opc == ISD::SHL || Op0Opc == ISD::SRL) {
 418       if (Op1Opc == ISD::AND && Op1.getOperand(0).getOpcode() != ISD::SHL &&
 419           Op1.getOperand(0).getOpcode() != ISD::SRL) {
 420         std::swap(Op0, Op1);
 421         std::swap(Op0Opc, Op1Opc);
 422         std::swap(TargetMask, InsertMask);
 423       }
 424     }
 425
 426     unsigned MB, ME;
 427     if (InsertMask && isRunOfOnes(InsertMask, MB, ME)) {
 428       SDValue Tmp1, Tmp2;
 429
 430       if ((Op1Opc == ISD::SHL || Op1Opc == ISD::SRL) &&
 431           isInt32Immediate(Op1.getOperand(1), Value)) {
 432         Op1 = Op1.getOperand(0);
 433         SH  = (Op1Opc == ISD::SHL) ? Value : 32 - Value;
 434       }
 435       if (Op1Opc == ISD::AND) {
 436         unsigned SHOpc = Op1.getOperand(0).getOpcode();
 437         if ((SHOpc == ISD::SHL || SHOpc == ISD::SRL) &&
 438             isInt32Immediate(Op1.getOperand(0).getOperand(1), Value)) {
 439           Op1 = Op1.getOperand(0).getOperand(0);
 440           SH  = (SHOpc == ISD::SHL) ? Value : 32 - Value;
 441         } else {
 442           Op1 = Op1.getOperand(0);
 443         }
 444       }
 445
 446       SH &= 31;
 447       SDValue Ops[] = { Op0, Op1, getI32Imm(SH), getI32Imm(MB),
 448                           getI32Imm(ME) };
 449       return CurDAG->getMachineNode(PPC::RLWIMI, dl, MVT::i32, Ops, 5);
 450     }
 451   }
 452   return 0;
 453 }
 454
 455 /// SelectCC - Select a comparison of the specified values with the specified
 456 /// condition code, returning the CR# of the expression.
 457 SDValue PPCDAGToDAGISel::SelectCC(SDValue LHS, SDValue RHS,
 458                                     ISD::CondCode CC, DebugLoc dl) {
 459   // Always select the LHS.
 460   unsigned Opc;
 461
 462   if (LHS.getValueType() == MVT::i32) {
 463     unsigned Imm;
 464     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 465       if (isInt32Immediate(RHS, Imm)) {
 466         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 467         if (isUInt<16>(Imm))
 468           return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, LHS,
 469                                                 getI32Imm(Imm & 0xFFFF)), 0);
 470         // If this is a 16-bit signed immediate, fold it.
 471         if (isInt<16>((int)Imm))
 472           return SDValue(CurDAG->getMachineNode(PPC::CMPWI, dl, MVT::i32, LHS,
 473                                                 getI32Imm(Imm & 0xFFFF)), 0);
 474
 475         // For non-equality comparisons, the default code would materialize the
 476         // constant, then compare against it, like this:
 477         //   lis r2, 4660
 478         //   ori r2, r2, 22136
 479         //   cmpw cr0, r3, r2
 480         // Since we are just comparing for equality, we can emit this instead:
 481         //   xoris r0,r3,0x1234
 482         //   cmplwi cr0,r0,0x5678
 483         //   beq cr0,L6
 484         SDValue Xor(CurDAG->getMachineNode(PPC::XORIS, dl, MVT::i32, LHS,
 485                                            getI32Imm(Imm >> 16)), 0);
 486         return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, Xor,
 487                                               getI32Imm(Imm & 0xFFFF)), 0);
 488       }
 489       Opc = PPC::CMPLW;
 490     } else if (ISD::isUnsignedIntSetCC(CC)) {
 491       if (isInt32Immediate(RHS, Imm) && isUInt<16>(Imm))
 492         return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, LHS,
 493                                               getI32Imm(Imm & 0xFFFF)), 0);
 494       Opc = PPC::CMPLW;
 495     } else {
 496       short SImm;
 497       if (isIntS16Immediate(RHS, SImm))
 498         return SDValue(CurDAG->getMachineNode(PPC::CMPWI, dl, MVT::i32, LHS,
 499                                               getI32Imm((int)SImm & 0xFFFF)),
 500                          0);
 501       Opc = PPC::CMPW;
 502     }
 503   } else if (LHS.getValueType() == MVT::i64) {
 504     uint64_t Imm;
 505     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 506       if (isInt64Immediate(RHS.getNode(), Imm)) {
 507         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 508         if (isUInt<16>(Imm))
 509           return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, LHS,
 510                                                 getI32Imm(Imm & 0xFFFF)), 0);
 511         // If this is a 16-bit signed immediate, fold it.
 512         if (isInt<16>(Imm))
 513           return SDValue(CurDAG->getMachineNode(PPC::CMPDI, dl, MVT::i64, LHS,
 514                                                 getI32Imm(Imm & 0xFFFF)), 0);
 515
 516         // For non-equality comparisons, the default code would materialize the
 517         // constant, then compare against it, like this:
 518         //   lis r2, 4660
 519         //   ori r2, r2, 22136
 520         //   cmpd cr0, r3, r2
 521         // Since we are just comparing for equality, we can emit this instead:
 522         //   xoris r0,r3,0x1234
 523         //   cmpldi cr0,r0,0x5678
 524         //   beq cr0,L6
 525         if (isUInt<32>(Imm)) {
 526           SDValue Xor(CurDAG->getMachineNode(PPC::XORIS8, dl, MVT::i64, LHS,
 527                                              getI64Imm(Imm >> 16)), 0);
 528           return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, Xor,
 529                                                 getI64Imm(Imm & 0xFFFF)), 0);
 530         }
 531       }
 532       Opc = PPC::CMPLD;
 533     } else if (ISD::isUnsignedIntSetCC(CC)) {
 534       if (isInt64Immediate(RHS.getNode(), Imm) && isUInt<16>(Imm))
 535         return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, LHS,
 536                                               getI64Imm(Imm & 0xFFFF)), 0);
 537       Opc = PPC::CMPLD;
 538     } else {
 539       short SImm;
 540       if (isIntS16Immediate(RHS, SImm))
 541         return SDValue(CurDAG->getMachineNode(PPC::CMPDI, dl, MVT::i64, LHS,
 542                                               getI64Imm(SImm & 0xFFFF)),
 543                          0);
 544       Opc = PPC::CMPD;
 545     }
 546   } else if (LHS.getValueType() == MVT::f32) {
 547     Opc = PPC::FCMPUS;
 548   } else {
 549     assert(LHS.getValueType() == MVT::f64 && "Unknown vt!");
 550     Opc = PPC::FCMPUD;
 551   }
 552   return SDValue(CurDAG->getMachineNode(Opc, dl, MVT::i32, LHS, RHS), 0);
 553 }
 554
 555 static PPC::Predicate getPredicateForSetCC(ISD::CondCode CC) {
 556   switch (CC) {
 557   case ISD::SETUEQ:
 558   case ISD::SETONE:
 559   case ISD::SETOLE:
 560   case ISD::SETOGE:
 561     llvm_unreachable("Should be lowered by legalize!");
 562   default: llvm_unreachable("Unknown condition!");
 563   case ISD::SETOEQ:
 564   case ISD::SETEQ:  return PPC::PRED_EQ;
 565   case ISD::SETUNE:
 566   case ISD::SETNE:  return PPC::PRED_NE;
 567   case ISD::SETOLT:
 568   case ISD::SETLT:  return PPC::PRED_LT;
 569   case ISD::SETULE:
 570   case ISD::SETLE:  return PPC::PRED_LE;
 571   case ISD::SETOGT:
 572   case ISD::SETGT:  return PPC::PRED_GT;
 573   case ISD::SETUGE:
 574   case ISD::SETGE:  return PPC::PRED_GE;
 575   case ISD::SETO:   return PPC::PRED_NU;
 576   case ISD::SETUO:  return PPC::PRED_UN;
 577     // These two are invalid for floating point.  Assume we have int.
 578   case ISD::SETULT: return PPC::PRED_LT;
 579   case ISD::SETUGT: return PPC::PRED_GT;
 580   }
 581 }
 582
 583 /// getCRIdxForSetCC - Return the index of the condition register field
 584 /// associated with the SetCC condition, and whether or not the field is
 585 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 586 ///
 587 /// If this returns with Other != -1, then the returned comparison is an or of
 588 /// two simpler comparisons.  In this case, Invert is guaranteed to be false.
 589 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool &Invert, int &Other) {
 590   Invert = false;
 591   Other = -1;
 592   switch (CC) {
 593   default: llvm_unreachable("Unknown condition!");
 594   case ISD::SETOLT:
 595   case ISD::SETLT:  return 0;                  // Bit #0 = SETOLT
 596   case ISD::SETOGT:
 597   case ISD::SETGT:  return 1;                  // Bit #1 = SETOGT
 598   case ISD::SETOEQ:
 599   case ISD::SETEQ:  return 2;                  // Bit #2 = SETOEQ
 600   case ISD::SETUO:  return 3;                  // Bit #3 = SETUO
 601   case ISD::SETUGE:
 602   case ISD::SETGE:  Invert = true; return 0;   // !Bit #0 = SETUGE
 603   case ISD::SETULE:
 604   case ISD::SETLE:  Invert = true; return 1;   // !Bit #1 = SETULE
 605   case ISD::SETUNE:
 606   case ISD::SETNE:  Invert = true; return 2;   // !Bit #2 = SETUNE
 607   case ISD::SETO:   Invert = true; return 3;   // !Bit #3 = SETO
 608   case ISD::SETUEQ:
 609   case ISD::SETOGE:
 610   case ISD::SETOLE:
 611   case ISD::SETONE:
 612     llvm_unreachable("Invalid branch code: should be expanded by legalize");
 613   // These are invalid for floating point.  Assume integer.
 614   case ISD::SETULT: return 0;
 615   case ISD::SETUGT: return 1;
 616   }
 617 }
 618
 619 SDNode *PPCDAGToDAGISel::SelectSETCC(SDNode *N) {
 620   DebugLoc dl = N->getDebugLoc();
 621   unsigned Imm;
 622   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 623   EVT PtrVT = CurDAG->getTargetLoweringInfo().getPointerTy();
 624   bool isPPC64 = (PtrVT == MVT::i64);
 625
 626   if (isInt32Immediate(N->getOperand(1), Imm)) {
 627     // We can codegen setcc op, imm very efficiently compared to a brcond.
 628     // Check for those cases here.
 629     // setcc op, 0
 630     if (Imm == 0) {
 631       SDValue Op = N->getOperand(0);
 632       switch (CC) {
 633       default: break;
 634       case ISD::SETEQ: {
 635         Op = SDValue(CurDAG->getMachineNode(PPC::CNTLZW, dl, MVT::i32, Op), 0);
 636         SDValue Ops[] = { Op, getI32Imm(27), getI32Imm(5), getI32Imm(31) };
 637         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 638       }
 639       case ISD::SETNE: {
 640         if (isPPC64) break;
 641         SDValue AD =
 642           SDValue(CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Glue,
 643                                          Op, getI32Imm(~0U)), 0);
 644         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 645                                     AD.getValue(1));
 646       }
 647       case ISD::SETLT: {
 648         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 649         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 650       }
 651       case ISD::SETGT: {
 652         SDValue T =
 653           SDValue(CurDAG->getMachineNode(PPC::NEG, dl, MVT::i32, Op), 0);
 654         T = SDValue(CurDAG->getMachineNode(PPC::ANDC, dl, MVT::i32, T, Op), 0);
 655         SDValue Ops[] = { T, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 656         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 657       }
 658       }
 659     } else if (Imm == ~0U) {        // setcc op, -1
 660       SDValue Op = N->getOperand(0);
 661       switch (CC) {
 662       default: break;
 663       case ISD::SETEQ:
 664         if (isPPC64) break;
 665         Op = SDValue(CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Glue,
 666                                             Op, getI32Imm(1)), 0);
 667         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 668                               SDValue(CurDAG->getMachineNode(PPC::LI, dl,
 669                                                              MVT::i32,
 670                                                              getI32Imm(0)), 0),
 671                                       Op.getValue(1));
 672       case ISD::SETNE: {
 673         if (isPPC64) break;
 674         Op = SDValue(CurDAG->getMachineNode(PPC::NOR, dl, MVT::i32, Op, Op), 0);
 675         SDNode *AD = CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Glue,
 676                                             Op, getI32Imm(~0U));
 677         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, SDValue(AD, 0),
 678                                     Op, SDValue(AD, 1));
 679       }
 680       case ISD::SETLT: {
 681         SDValue AD = SDValue(CurDAG->getMachineNode(PPC::ADDI, dl, MVT::i32, Op,
 682                                                     getI32Imm(1)), 0);
 683         SDValue AN = SDValue(CurDAG->getMachineNode(PPC::AND, dl, MVT::i32, AD,
 684                                                     Op), 0);
 685         SDValue Ops[] = { AN, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 686         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 687       }
 688       case ISD::SETGT: {
 689         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 690         Op = SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops, 4),
 691                      0);
 692         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op,
 693                                     getI32Imm(1));
 694       }
 695       }
 696     }
 697   }
 698
 699   bool Inv;
 700   int OtherCondIdx;
 701   unsigned Idx = getCRIdxForSetCC(CC, Inv, OtherCondIdx);
 702   SDValue CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC, dl);
 703   SDValue IntCR;
 704
 705   // Force the ccreg into CR7.
 706   SDValue CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 707
 708   SDValue InFlag(0, 0);  // Null incoming flag value.
 709   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, CR7Reg, CCReg,
 710                                InFlag).getValue(1);
 711
 712   if (PPCSubTarget.hasMFOCRF() && OtherCondIdx == -1)
 713     IntCR = SDValue(CurDAG->getMachineNode(PPC::MFOCRF, dl, MVT::i32, CR7Reg,
 714                                            CCReg), 0);
 715  else
 716     IntCR = SDValue(CurDAG->getMachineNode(PPC::MFCRpseud, dl, MVT::i32,
 717                                            CR7Reg, CCReg), 0);
 718
 719   SDValue Ops[] = { IntCR, getI32Imm((32-(3-Idx)) & 31),
 720                       getI32Imm(31), getI32Imm(31) };
 721   if (OtherCondIdx == -1 && !Inv)
 722     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 723
 724   // Get the specified bit.
 725   SDValue Tmp =
 726     SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops, 4), 0);
 727   if (Inv) {
 728     assert(OtherCondIdx == -1 && "Can't have split plus negation");
 729     return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 730   }
 731
 732   // Otherwise, we have to turn an operation like SETONE -> SETOLT | SETOGT.
 733   // We already got the bit for the first part of the comparison (e.g. SETULE).
 734
 735   // Get the other bit of the comparison.
 736   Ops[1] = getI32Imm((32-(3-OtherCondIdx)) & 31);
 737   SDValue OtherCond =
 738     SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops, 4), 0);
 739
 740   return CurDAG->SelectNodeTo(N, PPC::OR, MVT::i32, Tmp, OtherCond);
 741 }
 742
 743
 744 // Select - Convert the specified operand from a target-independent to a
 745 // target-specific node if it hasn't already been changed.
 746 SDNode *PPCDAGToDAGISel::Select(SDNode *N) {
 747   DebugLoc dl = N->getDebugLoc();
 748   if (N->isMachineOpcode())
 749     return NULL;   // Already selected.
 750
 751   switch (N->getOpcode()) {
 752   default: break;
 753
 754   case ISD::Constant: {
 755     if (N->getValueType(0) == MVT::i64) {
 756       // Get 64 bit value.
 757       int64_t Imm = cast<ConstantSDNode>(N)->getZExtValue();
 758       // Assume no remaining bits.
 759       unsigned Remainder = 0;
 760       // Assume no shift required.
 761       unsigned Shift = 0;
 762
 763       // If it can't be represented as a 32 bit value.
 764       if (!isInt<32>(Imm)) {
 765         Shift = CountTrailingZeros_64(Imm);
 766         int64_t ImmSh = static_cast<uint64_t>(Imm) >> Shift;
 767
 768         // If the shifted value fits 32 bits.
 769         if (isInt<32>(ImmSh)) {
 770           // Go with the shifted value.
 771           Imm = ImmSh;
 772         } else {
 773           // Still stuck with a 64 bit value.
 774           Remainder = Imm;
 775           Shift = 32;
 776           Imm >>= 32;
 777         }
 778       }
 779
 780       // Intermediate operand.
 781       SDNode *Result;
 782
 783       // Handle first 32 bits.
 784       unsigned Lo = Imm & 0xFFFF;
 785       unsigned Hi = (Imm >> 16) & 0xFFFF;
 786
 787       // Simple value.
 788       if (isInt<16>(Imm)) {
 789        // Just the Lo bits.
 790         Result = CurDAG->getMachineNode(PPC::LI8, dl, MVT::i64, getI32Imm(Lo));
 791       } else if (Lo) {
 792         // Handle the Hi bits.
 793         unsigned OpC = Hi ? PPC::LIS8 : PPC::LI8;
 794         Result = CurDAG->getMachineNode(OpC, dl, MVT::i64, getI32Imm(Hi));
 795         // And Lo bits.
 796         Result = CurDAG->getMachineNode(PPC::ORI8, dl, MVT::i64,
 797                                         SDValue(Result, 0), getI32Imm(Lo));
 798       } else {
 799        // Just the Hi bits.
 800         Result = CurDAG->getMachineNode(PPC::LIS8, dl, MVT::i64, getI32Imm(Hi));
 801       }
 802
 803       // If no shift, we're done.
 804       if (!Shift) return Result;
 805
 806       // Shift for next step if the upper 32-bits were not zero.
 807       if (Imm) {
 808         Result = CurDAG->getMachineNode(PPC::RLDICR, dl, MVT::i64,
 809                                         SDValue(Result, 0),
 810                                         getI32Imm(Shift),
 811                                         getI32Imm(63 - Shift));
 812       }
 813
 814       // Add in the last bits as required.
 815       if ((Hi = (Remainder >> 16) & 0xFFFF)) {
 816         Result = CurDAG->getMachineNode(PPC::ORIS8, dl, MVT::i64,
 817                                         SDValue(Result, 0), getI32Imm(Hi));
 818       }
 819       if ((Lo = Remainder & 0xFFFF)) {
 820         Result = CurDAG->getMachineNode(PPC::ORI8, dl, MVT::i64,
 821                                         SDValue(Result, 0), getI32Imm(Lo));
 822       }
 823
 824       return Result;
 825     }
 826     break;
 827   }
 828
 829   case ISD::SETCC:
 830     return SelectSETCC(N);
 831   case PPCISD::GlobalBaseReg:
 832     return getGlobalBaseReg();
 833
 834   case ISD::FrameIndex: {
 835     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 836     SDValue TFI = CurDAG->getTargetFrameIndex(FI, N->getValueType(0));
 837     unsigned Opc = N->getValueType(0) == MVT::i32 ? PPC::ADDI : PPC::ADDI8;
 838     if (N->hasOneUse())
 839       return CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), TFI,
 840                                   getSmallIPtrImm(0));
 841     return CurDAG->getMachineNode(Opc, dl, N->getValueType(0), TFI,
 842                                   getSmallIPtrImm(0));
 843   }
 844
 845   case PPCISD::MFCR: {
 846     SDValue InFlag = N->getOperand(1);
 847     // Use MFOCRF if supported.
 848     if (PPCSubTarget.hasMFOCRF())
 849       return CurDAG->getMachineNode(PPC::MFOCRF, dl, MVT::i32,
 850                                     N->getOperand(0), InFlag);
 851     else
 852       return CurDAG->getMachineNode(PPC::MFCRpseud, dl, MVT::i32,
 853                                     N->getOperand(0), InFlag);
 854   }
 855
 856   case ISD::SDIV: {
 857     // FIXME: since this depends on the setting of the carry flag from the srawi
 858     //        we should really be making notes about that for the scheduler.
 859     // FIXME: It sure would be nice if we could cheaply recognize the
 860     //        srl/add/sra pattern the dag combiner will generate for this as
 861     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
 862     unsigned Imm;
 863     if (isInt32Immediate(N->getOperand(1), Imm)) {
 864       SDValue N0 = N->getOperand(0);
 865       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
 866         SDNode *Op =
 867           CurDAG->getMachineNode(PPC::SRAWI, dl, MVT::i32, MVT::Glue,
 868                                  N0, getI32Imm(Log2_32(Imm)));
 869         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 870                                     SDValue(Op, 0), SDValue(Op, 1));
 871       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
 872         SDNode *Op =
 873           CurDAG->getMachineNode(PPC::SRAWI, dl, MVT::i32, MVT::Glue,
 874                                  N0, getI32Imm(Log2_32(-Imm)));
 875         SDValue PT =
 876           SDValue(CurDAG->getMachineNode(PPC::ADDZE, dl, MVT::i32,
 877                                          SDValue(Op, 0), SDValue(Op, 1)),
 878                     0);
 879         return CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
 880       }
 881     }
 882
 883     // Other cases are autogenerated.
 884     break;
 885   }
 886
 887   case ISD::LOAD: {
 888     // Handle preincrement loads.
 889     LoadSDNode *LD = cast<LoadSDNode>(N);
 890     EVT LoadedVT = LD->getMemoryVT();
 891
 892     // Normal loads are handled by code generated from the .td file.
 893     if (LD->getAddressingMode() != ISD::PRE_INC)
 894       break;
 895
 896     SDValue Offset = LD->getOffset();
 897     if (isa<ConstantSDNode>(Offset) ||
 898         Offset.getOpcode() == ISD::TargetGlobalAddress) {
 899
 900       unsigned Opcode;
 901       bool isSExt = LD->getExtensionType() == ISD::SEXTLOAD;
 902       if (LD->getValueType(0) != MVT::i64) {
 903         // Handle PPC32 integer and normal FP loads.
 904         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
 905         switch (LoadedVT.getSimpleVT().SimpleTy) {
 906           default: llvm_unreachable("Invalid PPC load type!");
 907           case MVT::f64: Opcode = PPC::LFDU; break;
 908           case MVT::f32: Opcode = PPC::LFSU; break;
 909           case MVT::i32: Opcode = PPC::LWZU; break;
 910           case MVT::i16: Opcode = isSExt ? PPC::LHAU : PPC::LHZU; break;
 911           case MVT::i1:
 912           case MVT::i8:  Opcode = PPC::LBZU; break;
 913         }
 914       } else {
 915         assert(LD->getValueType(0) == MVT::i64 && "Unknown load result type!");
 916         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
 917         switch (LoadedVT.getSimpleVT().SimpleTy) {
 918           default: llvm_unreachable("Invalid PPC load type!");
 919           case MVT::i64: Opcode = PPC::LDU; break;
 920           case MVT::i32: Opcode = PPC::LWZU8; break;
 921           case MVT::i16: Opcode = isSExt ? PPC::LHAU8 : PPC::LHZU8; break;
 922           case MVT::i1:
 923           case MVT::i8:  Opcode = PPC::LBZU8; break;
 924         }
 925       }
 926
 927       SDValue Chain = LD->getChain();
 928       SDValue Base = LD->getBasePtr();
 929       SDValue Ops[] = { Offset, Base, Chain };
 930       // FIXME: PPC64
 931       return CurDAG->getMachineNode(Opcode, dl, LD->getValueType(0),
 932                                     PPCLowering.getPointerTy(),
 933                                     MVT::Other, Ops, 3);
 934     } else {
 935       llvm_unreachable("R+R preindex loads not supported yet!");
 936     }
 937   }
 938
 939   case ISD::AND: {
 940     unsigned Imm, Imm2, SH, MB, ME;
 941
 942     // If this is an and of a value rotated between 0 and 31 bits and then and'd
 943     // with a mask, emit rlwinm
 944     if (isInt32Immediate(N->getOperand(1), Imm) &&
 945         isRotateAndMask(N->getOperand(0).getNode(), Imm, false, SH, MB, ME)) {
 946       SDValue Val = N->getOperand(0).getOperand(0);
 947       SDValue Ops[] = { Val, getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
 948       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 949     }
 950     // If this is just a masked value where the input is not handled above, and
 951     // is not a rotate-left (handled by a pattern in the .td file), emit rlwinm
 952     if (isInt32Immediate(N->getOperand(1), Imm) &&
 953         isRunOfOnes(Imm, MB, ME) &&
 954         N->getOperand(0).getOpcode() != ISD::ROTL) {
 955       SDValue Val = N->getOperand(0);
 956       SDValue Ops[] = { Val, getI32Imm(0), getI32Imm(MB), getI32Imm(ME) };
 957       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 958     }
 959     // AND X, 0 -> 0, not "rlwinm 32".
 960     if (isInt32Immediate(N->getOperand(1), Imm) && (Imm == 0)) {
 961       ReplaceUses(SDValue(N, 0), N->getOperand(1));
 962       return NULL;
 963     }
 964     // ISD::OR doesn't get all the bitfield insertion fun.
 965     // (and (or x, c1), c2) where isRunOfOnes(~(c1^c2)) is a bitfield insert
 966     if (isInt32Immediate(N->getOperand(1), Imm) &&
 967         N->getOperand(0).getOpcode() == ISD::OR &&
 968         isInt32Immediate(N->getOperand(0).getOperand(1), Imm2)) {
 969       unsigned MB, ME;
 970       Imm = ~(Imm^Imm2);
 971       if (isRunOfOnes(Imm, MB, ME)) {
 972         SDValue Ops[] = { N->getOperand(0).getOperand(0),
 973                             N->getOperand(0).getOperand(1),
 974                             getI32Imm(0), getI32Imm(MB),getI32Imm(ME) };
 975         return CurDAG->getMachineNode(PPC::RLWIMI, dl, MVT::i32, Ops, 5);
 976       }
 977     }
 978
 979     // Other cases are autogenerated.
 980     break;
 981   }
 982   case ISD::OR:
 983     if (N->getValueType(0) == MVT::i32)
 984       if (SDNode *I = SelectBitfieldInsert(N))
 985         return I;
 986
 987     // Other cases are autogenerated.
 988     break;
 989   case ISD::SHL: {
 990     unsigned Imm, SH, MB, ME;
 991     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
 992         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
 993       SDValue Ops[] = { N->getOperand(0).getOperand(0),
 994                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
 995       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 996     }
 997
 998     // Other cases are autogenerated.
 999     break;
1000   }
1001   case ISD::SRL: {
1002     unsigned Imm, SH, MB, ME;
1003     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
1004         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1005       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1006                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1007       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
1008     }
1009
1010     // Other cases are autogenerated.
1011     break;
1012   }
1013   case ISD::SELECT_CC: {
1014     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1015     EVT PtrVT = CurDAG->getTargetLoweringInfo().getPointerTy();
1016     bool isPPC64 = (PtrVT == MVT::i64);
1017
1018     // Handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1019     if (!isPPC64)
1020       if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1021         if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1022           if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1023             if (N1C->isNullValue() && N3C->isNullValue() &&
1024                 N2C->getZExtValue() == 1ULL && CC == ISD::SETNE &&
1025                 // FIXME: Implement this optzn for PPC64.
1026                 N->getValueType(0) == MVT::i32) {
1027               SDNode *Tmp =
1028                 CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Glue,
1029                                        N->getOperand(0), getI32Imm(~0U));
1030               return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32,
1031                                           SDValue(Tmp, 0), N->getOperand(0),
1032                                           SDValue(Tmp, 1));
1033             }
1034
1035     SDValue CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC, dl);
1036     unsigned BROpc = getPredicateForSetCC(CC);
1037
1038     unsigned SelectCCOp;
1039     if (N->getValueType(0) == MVT::i32)
1040       SelectCCOp = PPC::SELECT_CC_I4;
1041     else if (N->getValueType(0) == MVT::i64)
1042       SelectCCOp = PPC::SELECT_CC_I8;
1043     else if (N->getValueType(0) == MVT::f32)
1044       SelectCCOp = PPC::SELECT_CC_F4;
1045     else if (N->getValueType(0) == MVT::f64)
1046       SelectCCOp = PPC::SELECT_CC_F8;
1047     else
1048       SelectCCOp = PPC::SELECT_CC_VRRC;
1049
1050     SDValue Ops[] = { CCReg, N->getOperand(2), N->getOperand(3),
1051                         getI32Imm(BROpc) };
1052     return CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), Ops, 4);
1053   }
1054   case PPCISD::COND_BRANCH: {
1055     // Op #0 is the Chain.
1056     // Op #1 is the PPC::PRED_* number.
1057     // Op #2 is the CR#
1058     // Op #3 is the Dest MBB
1059     // Op #4 is the Flag.
1060     // Prevent PPC::PRED_* from being selected into LI.
1061     SDValue Pred =
1062       getI32Imm(cast<ConstantSDNode>(N->getOperand(1))->getZExtValue());
1063     SDValue Ops[] = { Pred, N->getOperand(2), N->getOperand(3),
1064       N->getOperand(0), N->getOperand(4) };
1065     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 5);
1066   }
1067   case ISD::BR_CC: {
1068     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1069     SDValue CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC, dl);
1070     SDValue Ops[] = { getI32Imm(getPredicateForSetCC(CC)), CondCode,
1071                         N->getOperand(4), N->getOperand(0) };
1072     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 4);
1073   }
1074   case ISD::BRIND: {
1075     // FIXME: Should custom lower this.
1076     SDValue Chain = N->getOperand(0);
1077     SDValue Target = N->getOperand(1);
1078     unsigned Opc = Target.getValueType() == MVT::i32 ? PPC::MTCTR : PPC::MTCTR8;
1079     unsigned Reg = Target.getValueType() == MVT::i32 ? PPC::BCTR : PPC::BCTR8;
1080     Chain = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, Target,
1081                                            Chain), 0);
1082     return CurDAG->SelectNodeTo(N, Reg, MVT::Other, Chain);
1083   }
1084   }
1085
1086   return SelectCode(N);
1087 }
1088
1089
1090
1091 /// createPPCISelDag - This pass converts a legalized DAG into a
1092 /// PowerPC-specific DAG, ready for instruction scheduling.
1093 ///
1094 FunctionPass *llvm::createPPCISelDag(PPCTargetMachine &TM) {
1095   return new PPCDAGToDAGISel(TM);
1096 }
1097