lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "PPC.h"
  16 #include "MCTargetDesc/PPCPredicates.h"
  17 #include "PPCMachineFunctionInfo.h"
  18 #include "PPCTargetMachine.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/SelectionDAGISel.h"
  24 #include "llvm/IR/Constants.h"
  25 #include "llvm/IR/Function.h"
  26 #include "llvm/IR/GlobalAlias.h"
  27 #include "llvm/IR/GlobalValue.h"
  28 #include "llvm/IR/GlobalVariable.h"
  29 #include "llvm/IR/Intrinsics.h"
  30 #include "llvm/IR/Module.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 using namespace llvm;
  38
  39 #define DEBUG_TYPE "ppc-codegen"
  40
  41 // FIXME: Remove this once the bug has been fixed!
  42 cl::opt<bool> ANDIGlueBug("expose-ppc-andi-glue-bug",
  43 cl::desc("expose the ANDI glue bug on PPC"), cl::Hidden);
  44
  45 namespace llvm {
  46   void initializePPCDAGToDAGISelPass(PassRegistry&);
  47 }
  48
  49 namespace {
  50   //===--------------------------------------------------------------------===//
  51   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  52   /// instructions for SelectionDAG operations.
  53   ///
  54   class PPCDAGToDAGISel : public SelectionDAGISel {
  55     const PPCTargetMachine &TM;
  56     const PPCTargetLowering *PPCLowering;
  57     const PPCSubtarget *PPCSubTarget;
  58     unsigned GlobalBaseReg;
  59   public:
  60     explicit PPCDAGToDAGISel(PPCTargetMachine &tm)
  61         : SelectionDAGISel(tm), TM(tm),
  62           PPCLowering(TM.getSubtargetImpl()->getTargetLowering()),
  63           PPCSubTarget(TM.getSubtargetImpl()) {
  64       initializePPCDAGToDAGISelPass(*PassRegistry::getPassRegistry());
  65     }
  66
  67     bool runOnMachineFunction(MachineFunction &MF) override {
  68       // Make sure we re-emit a set of the global base reg if necessary
  69       GlobalBaseReg = 0;
  70       PPCLowering = TM.getSubtargetImpl()->getTargetLowering();
  71       PPCSubTarget = TM.getSubtargetImpl();
  72       SelectionDAGISel::runOnMachineFunction(MF);
  73
  74       if (!PPCSubTarget->isSVR4ABI())
  75         InsertVRSaveCode(MF);
  76
  77       return true;
  78     }
  79
  80     void PostprocessISelDAG() override;
  81
  82     /// getI32Imm - Return a target constant with the specified value, of type
  83     /// i32.
  84     inline SDValue getI32Imm(unsigned Imm) {
  85       return CurDAG->getTargetConstant(Imm, MVT::i32);
  86     }
  87
  88     /// getI64Imm - Return a target constant with the specified value, of type
  89     /// i64.
  90     inline SDValue getI64Imm(uint64_t Imm) {
  91       return CurDAG->getTargetConstant(Imm, MVT::i64);
  92     }
  93
  94     /// getSmallIPtrImm - Return a target constant of pointer type.
  95     inline SDValue getSmallIPtrImm(unsigned Imm) {
  96       return CurDAG->getTargetConstant(Imm, PPCLowering->getPointerTy());
  97     }
  98
  99     /// isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s
 100     /// with any number of 0s on either side.  The 1s are allowed to wrap from
 101     /// LSB to MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.
 102     /// 0x0F0F0000 is not, since all 1s are not contiguous.
 103     static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME);
 104
 105
 106     /// isRotateAndMask - Returns true if Mask and Shift can be folded into a
 107     /// rotate and mask opcode and mask operation.
 108     static bool isRotateAndMask(SDNode *N, unsigned Mask, bool isShiftMask,
 109                                 unsigned &SH, unsigned &MB, unsigned &ME);
 110
 111     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
 112     /// base register.  Return the virtual register that holds this value.
 113     SDNode *getGlobalBaseReg();
 114
 115     // Select - Convert the specified operand from a target-independent to a
 116     // target-specific node if it hasn't already been changed.
 117     SDNode *Select(SDNode *N) override;
 118
 119     SDNode *SelectBitfieldInsert(SDNode *N);
 120
 121     /// SelectCC - Select a comparison of the specified values with the
 122     /// specified condition code, returning the CR# of the expression.
 123     SDValue SelectCC(SDValue LHS, SDValue RHS, ISD::CondCode CC, SDLoc dl);
 124
 125     /// SelectAddrImm - Returns true if the address N can be represented by
 126     /// a base register plus a signed 16-bit displacement [r+imm].
 127     bool SelectAddrImm(SDValue N, SDValue &Disp,
 128                        SDValue &Base) {
 129       return PPCLowering->SelectAddressRegImm(N, Disp, Base, *CurDAG, false);
 130     }
 131
 132     /// SelectAddrImmOffs - Return true if the operand is valid for a preinc
 133     /// immediate field.  Note that the operand at this point is already the
 134     /// result of a prior SelectAddressRegImm call.
 135     bool SelectAddrImmOffs(SDValue N, SDValue &Out) const {
 136       if (N.getOpcode() == ISD::TargetConstant ||
 137           N.getOpcode() == ISD::TargetGlobalAddress) {
 138         Out = N;
 139         return true;
 140       }
 141
 142       return false;
 143     }
 144
 145     /// SelectAddrIdx - Given the specified addressed, check to see if it can be
 146     /// represented as an indexed [r+r] operation.  Returns false if it can
 147     /// be represented by [r+imm], which are preferred.
 148     bool SelectAddrIdx(SDValue N, SDValue &Base, SDValue &Index) {
 149       return PPCLowering->SelectAddressRegReg(N, Base, Index, *CurDAG);
 150     }
 151
 152     /// SelectAddrIdxOnly - Given the specified addressed, force it to be
 153     /// represented as an indexed [r+r] operation.
 154     bool SelectAddrIdxOnly(SDValue N, SDValue &Base, SDValue &Index) {
 155       return PPCLowering->SelectAddressRegRegOnly(N, Base, Index, *CurDAG);
 156     }
 157
 158     /// SelectAddrImmX4 - Returns true if the address N can be represented by
 159     /// a base register plus a signed 16-bit displacement that is a multiple of 4.
 160     /// Suitable for use by STD and friends.
 161     bool SelectAddrImmX4(SDValue N, SDValue &Disp, SDValue &Base) {
 162       return PPCLowering->SelectAddressRegImm(N, Disp, Base, *CurDAG, true);
 163     }
 164
 165     // Select an address into a single register.
 166     bool SelectAddr(SDValue N, SDValue &Base) {
 167       Base = N;
 168       return true;
 169     }
 170
 171     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 172     /// inline asm expressions.  It is always correct to compute the value into
 173     /// a register.  The case of adding a (possibly relocatable) constant to a
 174     /// register can be improved, but it is wrong to substitute Reg+Reg for
 175     /// Reg in an asm, because the load or store opcode would have to change.
 176    bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 177                                       char ConstraintCode,
 178                                       std::vector<SDValue> &OutOps) override {
 179       OutOps.push_back(Op);
 180       return false;
 181     }
 182
 183     void InsertVRSaveCode(MachineFunction &MF);
 184
 185     const char *getPassName() const override {
 186       return "PowerPC DAG->DAG Pattern Instruction Selection";
 187     }
 188
 189 // Include the pieces autogenerated from the target description.
 190 #include "PPCGenDAGISel.inc"
 191
 192 private:
 193     SDNode *SelectSETCC(SDNode *N);
 194
 195     void PeepholePPC64();
 196     void PeepholeCROps();
 197
 198     bool AllUsersSelectZero(SDNode *N);
 199     void SwapAllSelectUsers(SDNode *N);
 200   };
 201 }
 202
 203 /// InsertVRSaveCode - Once the entire function has been instruction selected,
 204 /// all virtual registers are created and all machine instructions are built,
 205 /// check to see if we need to save/restore VRSAVE.  If so, do it.
 206 void PPCDAGToDAGISel::InsertVRSaveCode(MachineFunction &Fn) {
 207   // Check to see if this function uses vector registers, which means we have to
 208   // save and restore the VRSAVE register and update it with the regs we use.
 209   //
 210   // In this case, there will be virtual registers of vector type created
 211   // by the scheduler.  Detect them now.
 212   bool HasVectorVReg = false;
 213   for (unsigned i = 0, e = RegInfo->getNumVirtRegs(); i != e; ++i) {
 214     unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
 215     if (RegInfo->getRegClass(Reg) == &PPC::VRRCRegClass) {
 216       HasVectorVReg = true;
 217       break;
 218     }
 219   }
 220   if (!HasVectorVReg) return;  // nothing to do.
 221
 222   // If we have a vector register, we want to emit code into the entry and exit
 223   // blocks to save and restore the VRSAVE register.  We do this here (instead
 224   // of marking all vector instructions as clobbering VRSAVE) for two reasons:
 225   //
 226   // 1. This (trivially) reduces the load on the register allocator, by not
 227   //    having to represent the live range of the VRSAVE register.
 228   // 2. This (more significantly) allows us to create a temporary virtual
 229   //    register to hold the saved VRSAVE value, allowing this temporary to be
 230   //    register allocated, instead of forcing it to be spilled to the stack.
 231
 232   // Create two vregs - one to hold the VRSAVE register that is live-in to the
 233   // function and one for the value after having bits or'd into it.
 234   unsigned InVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 235   unsigned UpdatedVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 236
 237   const TargetInstrInfo &TII = *TM.getSubtargetImpl()->getInstrInfo();
 238   MachineBasicBlock &EntryBB = *Fn.begin();
 239   DebugLoc dl;
 240   // Emit the following code into the entry block:
 241   // InVRSAVE = MFVRSAVE
 242   // UpdatedVRSAVE = UPDATE_VRSAVE InVRSAVE
 243   // MTVRSAVE UpdatedVRSAVE
 244   MachineBasicBlock::iterator IP = EntryBB.begin();  // Insert Point
 245   BuildMI(EntryBB, IP, dl, TII.get(PPC::MFVRSAVE), InVRSAVE);
 246   BuildMI(EntryBB, IP, dl, TII.get(PPC::UPDATE_VRSAVE),
 247           UpdatedVRSAVE).addReg(InVRSAVE);
 248   BuildMI(EntryBB, IP, dl, TII.get(PPC::MTVRSAVE)).addReg(UpdatedVRSAVE);
 249
 250   // Find all return blocks, outputting a restore in each epilog.
 251   for (MachineFunction::iterator BB = Fn.begin(), E = Fn.end(); BB != E; ++BB) {
 252     if (!BB->empty() && BB->back().isReturn()) {
 253       IP = BB->end(); --IP;
 254
 255       // Skip over all terminator instructions, which are part of the return
 256       // sequence.
 257       MachineBasicBlock::iterator I2 = IP;
 258       while (I2 != BB->begin() && (--I2)->isTerminator())
 259         IP = I2;
 260
 261       // Emit: MTVRSAVE InVRSave
 262       BuildMI(*BB, IP, dl, TII.get(PPC::MTVRSAVE)).addReg(InVRSAVE);
 263     }
 264   }
 265 }
 266
 267
 268 /// getGlobalBaseReg - Output the instructions required to put the
 269 /// base address to use for accessing globals into a register.
 270 ///
 271 SDNode *PPCDAGToDAGISel::getGlobalBaseReg() {
 272   if (!GlobalBaseReg) {
 273     const TargetInstrInfo &TII = *TM.getSubtargetImpl()->getInstrInfo();
 274     // Insert the set of GlobalBaseReg into the first MBB of the function
 275     MachineBasicBlock &FirstMBB = MF->front();
 276     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 277     const Module *M = MF->getFunction()->getParent();
 278     DebugLoc dl;
 279
 280     if (PPCLowering->getPointerTy() == MVT::i32) {
 281       if (PPCSubTarget->isTargetELF()) {
 282         GlobalBaseReg = PPC::R30;
 283         if (M->getPICLevel() == PICLevel::Small) {
 284           BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MoveGOTtoLR));
 285           BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MFLR), GlobalBaseReg);
 286         } else {
 287           BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MovePCtoLR));
 288           BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MFLR), GlobalBaseReg);
 289           unsigned TempReg = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 290           BuildMI(FirstMBB, MBBI, dl,
 291                   TII.get(PPC::UpdateGBR)).addReg(GlobalBaseReg)
 292                   .addReg(TempReg, RegState::Define).addReg(GlobalBaseReg);
 293           MF->getInfo<PPCFunctionInfo>()->setUsesPICBase(true);
 294         }
 295       } else {
 296         GlobalBaseReg =
 297           RegInfo->createVirtualRegister(&PPC::GPRC_NOR0RegClass);
 298         BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MovePCtoLR));
 299         BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MFLR), GlobalBaseReg);
 300       }
 301     } else {
 302       GlobalBaseReg = RegInfo->createVirtualRegister(&PPC::G8RC_NOX0RegClass);
 303       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MovePCtoLR8));
 304       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MFLR8), GlobalBaseReg);
 305     }
 306   }
 307   return CurDAG->getRegister(GlobalBaseReg,
 308                              PPCLowering->getPointerTy()).getNode();
 309 }
 310
 311 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 312 /// or 64-bit immediate, and if the value can be accurately represented as a
 313 /// sign extension from a 16-bit value.  If so, this returns true and the
 314 /// immediate.
 315 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 316   if (N->getOpcode() != ISD::Constant)
 317     return false;
 318
 319   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 320   if (N->getValueType(0) == MVT::i32)
 321     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 322   else
 323     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 324 }
 325
 326 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 327   return isIntS16Immediate(Op.getNode(), Imm);
 328 }
 329
 330
 331 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 332 /// operand. If so Imm will receive the 32-bit value.
 333 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 334   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 335     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 336     return true;
 337   }
 338   return false;
 339 }
 340
 341 /// isInt64Immediate - This method tests to see if the node is a 64-bit constant
 342 /// operand.  If so Imm will receive the 64-bit value.
 343 static bool isInt64Immediate(SDNode *N, uint64_t &Imm) {
 344   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i64) {
 345     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 346     return true;
 347   }
 348   return false;
 349 }
 350
 351 // isInt32Immediate - This method tests to see if a constant operand.
 352 // If so Imm will receive the 32 bit value.
 353 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 354   return isInt32Immediate(N.getNode(), Imm);
 355 }
 356
 357
 358 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 359 // opcode and that it has a immediate integer right operand.
 360 // If so Imm will receive the 32 bit value.
 361 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 362   return N->getOpcode() == Opc
 363          && isInt32Immediate(N->getOperand(1).getNode(), Imm);
 364 }
 365
 366 bool PPCDAGToDAGISel::isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 367   if (!Val)
 368     return false;
 369
 370   if (isShiftedMask_32(Val)) {
 371     // look for the first non-zero bit
 372     MB = countLeadingZeros(Val);
 373     // look for the first zero bit after the run of ones
 374     ME = countLeadingZeros((Val - 1) ^ Val);
 375     return true;
 376   } else {
 377     Val = ~Val; // invert mask
 378     if (isShiftedMask_32(Val)) {
 379       // effectively look for the first zero bit
 380       ME = countLeadingZeros(Val) - 1;
 381       // effectively look for the first one bit after the run of zeros
 382       MB = countLeadingZeros((Val - 1) ^ Val) + 1;
 383       return true;
 384     }
 385   }
 386   // no run present
 387   return false;
 388 }
 389
 390 bool PPCDAGToDAGISel::isRotateAndMask(SDNode *N, unsigned Mask,
 391                                       bool isShiftMask, unsigned &SH,
 392                                       unsigned &MB, unsigned &ME) {
 393   // Don't even go down this path for i64, since different logic will be
 394   // necessary for rldicl/rldicr/rldimi.
 395   if (N->getValueType(0) != MVT::i32)
 396     return false;
 397
 398   unsigned Shift  = 32;
 399   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 400   unsigned Opcode = N->getOpcode();
 401   if (N->getNumOperands() != 2 ||
 402       !isInt32Immediate(N->getOperand(1).getNode(), Shift) || (Shift > 31))
 403     return false;
 404
 405   if (Opcode == ISD::SHL) {
 406     // apply shift left to mask if it comes first
 407     if (isShiftMask) Mask = Mask << Shift;
 408     // determine which bits are made indeterminant by shift
 409     Indeterminant = ~(0xFFFFFFFFu << Shift);
 410   } else if (Opcode == ISD::SRL) {
 411     // apply shift right to mask if it comes first
 412     if (isShiftMask) Mask = Mask >> Shift;
 413     // determine which bits are made indeterminant by shift
 414     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 415     // adjust for the left rotate
 416     Shift = 32 - Shift;
 417   } else if (Opcode == ISD::ROTL) {
 418     Indeterminant = 0;
 419   } else {
 420     return false;
 421   }
 422
 423   // if the mask doesn't intersect any Indeterminant bits
 424   if (Mask && !(Mask & Indeterminant)) {
 425     SH = Shift & 31;
 426     // make sure the mask is still a mask (wrap arounds may not be)
 427     return isRunOfOnes(Mask, MB, ME);
 428   }
 429   return false;
 430 }
 431
 432 /// SelectBitfieldInsert - turn an or of two masked values into
 433 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 434 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 435   SDValue Op0 = N->getOperand(0);
 436   SDValue Op1 = N->getOperand(1);
 437   SDLoc dl(N);
 438
 439   APInt LKZ, LKO, RKZ, RKO;
 440   CurDAG->computeKnownBits(Op0, LKZ, LKO);
 441   CurDAG->computeKnownBits(Op1, RKZ, RKO);
 442
 443   unsigned TargetMask = LKZ.getZExtValue();
 444   unsigned InsertMask = RKZ.getZExtValue();
 445
 446   if ((TargetMask | InsertMask) == 0xFFFFFFFF) {
 447     unsigned Op0Opc = Op0.getOpcode();
 448     unsigned Op1Opc = Op1.getOpcode();
 449     unsigned Value, SH = 0;
 450     TargetMask = ~TargetMask;
 451     InsertMask = ~InsertMask;
 452
 453     // If the LHS has a foldable shift and the RHS does not, then swap it to the
 454     // RHS so that we can fold the shift into the insert.
 455     if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 456       if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 457           Op0.getOperand(0).getOpcode() == ISD::SRL) {
 458         if (Op1.getOperand(0).getOpcode() != ISD::SHL &&
 459             Op1.getOperand(0).getOpcode() != ISD::SRL) {
 460           std::swap(Op0, Op1);
 461           std::swap(Op0Opc, Op1Opc);
 462           std::swap(TargetMask, InsertMask);
 463         }
 464       }
 465     } else if (Op0Opc == ISD::SHL || Op0Opc == ISD::SRL) {
 466       if (Op1Opc == ISD::AND && Op1.getOperand(0).getOpcode() != ISD::SHL &&
 467           Op1.getOperand(0).getOpcode() != ISD::SRL) {
 468         std::swap(Op0, Op1);
 469         std::swap(Op0Opc, Op1Opc);
 470         std::swap(TargetMask, InsertMask);
 471       }
 472     }
 473
 474     unsigned MB, ME;
 475     if (isRunOfOnes(InsertMask, MB, ME)) {
 476       SDValue Tmp1, Tmp2;
 477
 478       if ((Op1Opc == ISD::SHL || Op1Opc == ISD::SRL) &&
 479           isInt32Immediate(Op1.getOperand(1), Value)) {
 480         Op1 = Op1.getOperand(0);
 481         SH  = (Op1Opc == ISD::SHL) ? Value : 32 - Value;
 482       }
 483       if (Op1Opc == ISD::AND) {
 484        // The AND mask might not be a constant, and we need to make sure that
 485        // if we're going to fold the masking with the insert, all bits not
 486        // know to be zero in the mask are known to be one.
 487         APInt MKZ, MKO;
 488         CurDAG->computeKnownBits(Op1.getOperand(1), MKZ, MKO);
 489         bool CanFoldMask = InsertMask == MKO.getZExtValue();
 490
 491         unsigned SHOpc = Op1.getOperand(0).getOpcode();
 492         if ((SHOpc == ISD::SHL || SHOpc == ISD::SRL) && CanFoldMask &&
 493             isInt32Immediate(Op1.getOperand(0).getOperand(1), Value)) {
 494           // Note that Value must be in range here (less than 32) because
 495           // otherwise there would not be any bits set in InsertMask.
 496           Op1 = Op1.getOperand(0).getOperand(0);
 497           SH  = (SHOpc == ISD::SHL) ? Value : 32 - Value;
 498         }
 499       }
 500
 501       SH &= 31;
 502       SDValue Ops[] = { Op0, Op1, getI32Imm(SH), getI32Imm(MB),
 503                           getI32Imm(ME) };
 504       return CurDAG->getMachineNode(PPC::RLWIMI, dl, MVT::i32, Ops);
 505     }
 506   }
 507   return nullptr;
 508 }
 509
 510 /// SelectCC - Select a comparison of the specified values with the specified
 511 /// condition code, returning the CR# of the expression.
 512 SDValue PPCDAGToDAGISel::SelectCC(SDValue LHS, SDValue RHS,
 513                                     ISD::CondCode CC, SDLoc dl) {
 514   // Always select the LHS.
 515   unsigned Opc;
 516
 517   if (LHS.getValueType() == MVT::i32) {
 518     unsigned Imm;
 519     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 520       if (isInt32Immediate(RHS, Imm)) {
 521         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 522         if (isUInt<16>(Imm))
 523           return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, LHS,
 524                                                 getI32Imm(Imm & 0xFFFF)), 0);
 525         // If this is a 16-bit signed immediate, fold it.
 526         if (isInt<16>((int)Imm))
 527           return SDValue(CurDAG->getMachineNode(PPC::CMPWI, dl, MVT::i32, LHS,
 528                                                 getI32Imm(Imm & 0xFFFF)), 0);
 529
 530         // For non-equality comparisons, the default code would materialize the
 531         // constant, then compare against it, like this:
 532         //   lis r2, 4660
 533         //   ori r2, r2, 22136
 534         //   cmpw cr0, r3, r2
 535         // Since we are just comparing for equality, we can emit this instead:
 536         //   xoris r0,r3,0x1234
 537         //   cmplwi cr0,r0,0x5678
 538         //   beq cr0,L6
 539         SDValue Xor(CurDAG->getMachineNode(PPC::XORIS, dl, MVT::i32, LHS,
 540                                            getI32Imm(Imm >> 16)), 0);
 541         return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, Xor,
 542                                               getI32Imm(Imm & 0xFFFF)), 0);
 543       }
 544       Opc = PPC::CMPLW;
 545     } else if (ISD::isUnsignedIntSetCC(CC)) {
 546       if (isInt32Immediate(RHS, Imm) && isUInt<16>(Imm))
 547         return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, LHS,
 548                                               getI32Imm(Imm & 0xFFFF)), 0);
 549       Opc = PPC::CMPLW;
 550     } else {
 551       short SImm;
 552       if (isIntS16Immediate(RHS, SImm))
 553         return SDValue(CurDAG->getMachineNode(PPC::CMPWI, dl, MVT::i32, LHS,
 554                                               getI32Imm((int)SImm & 0xFFFF)),
 555                          0);
 556       Opc = PPC::CMPW;
 557     }
 558   } else if (LHS.getValueType() == MVT::i64) {
 559     uint64_t Imm;
 560     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 561       if (isInt64Immediate(RHS.getNode(), Imm)) {
 562         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 563         if (isUInt<16>(Imm))
 564           return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, LHS,
 565                                                 getI32Imm(Imm & 0xFFFF)), 0);
 566         // If this is a 16-bit signed immediate, fold it.
 567         if (isInt<16>(Imm))
 568           return SDValue(CurDAG->getMachineNode(PPC::CMPDI, dl, MVT::i64, LHS,
 569                                                 getI32Imm(Imm & 0xFFFF)), 0);
 570
 571         // For non-equality comparisons, the default code would materialize the
 572         // constant, then compare against it, like this:
 573         //   lis r2, 4660
 574         //   ori r2, r2, 22136
 575         //   cmpd cr0, r3, r2
 576         // Since we are just comparing for equality, we can emit this instead:
 577         //   xoris r0,r3,0x1234
 578         //   cmpldi cr0,r0,0x5678
 579         //   beq cr0,L6
 580         if (isUInt<32>(Imm)) {
 581           SDValue Xor(CurDAG->getMachineNode(PPC::XORIS8, dl, MVT::i64, LHS,
 582                                              getI64Imm(Imm >> 16)), 0);
 583           return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, Xor,
 584                                                 getI64Imm(Imm & 0xFFFF)), 0);
 585         }
 586       }
 587       Opc = PPC::CMPLD;
 588     } else if (ISD::isUnsignedIntSetCC(CC)) {
 589       if (isInt64Immediate(RHS.getNode(), Imm) && isUInt<16>(Imm))
 590         return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, LHS,
 591                                               getI64Imm(Imm & 0xFFFF)), 0);
 592       Opc = PPC::CMPLD;
 593     } else {
 594       short SImm;
 595       if (isIntS16Immediate(RHS, SImm))
 596         return SDValue(CurDAG->getMachineNode(PPC::CMPDI, dl, MVT::i64, LHS,
 597                                               getI64Imm(SImm & 0xFFFF)),
 598                          0);
 599       Opc = PPC::CMPD;
 600     }
 601   } else if (LHS.getValueType() == MVT::f32) {
 602     Opc = PPC::FCMPUS;
 603   } else {
 604     assert(LHS.getValueType() == MVT::f64 && "Unknown vt!");
 605     Opc = PPCSubTarget->hasVSX() ? PPC::XSCMPUDP : PPC::FCMPUD;
 606   }
 607   return SDValue(CurDAG->getMachineNode(Opc, dl, MVT::i32, LHS, RHS), 0);
 608 }
 609
 610 static PPC::Predicate getPredicateForSetCC(ISD::CondCode CC) {
 611   switch (CC) {
 612   case ISD::SETUEQ:
 613   case ISD::SETONE:
 614   case ISD::SETOLE:
 615   case ISD::SETOGE:
 616     llvm_unreachable("Should be lowered by legalize!");
 617   default: llvm_unreachable("Unknown condition!");
 618   case ISD::SETOEQ:
 619   case ISD::SETEQ:  return PPC::PRED_EQ;
 620   case ISD::SETUNE:
 621   case ISD::SETNE:  return PPC::PRED_NE;
 622   case ISD::SETOLT:
 623   case ISD::SETLT:  return PPC::PRED_LT;
 624   case ISD::SETULE:
 625   case ISD::SETLE:  return PPC::PRED_LE;
 626   case ISD::SETOGT:
 627   case ISD::SETGT:  return PPC::PRED_GT;
 628   case ISD::SETUGE:
 629   case ISD::SETGE:  return PPC::PRED_GE;
 630   case ISD::SETO:   return PPC::PRED_NU;
 631   case ISD::SETUO:  return PPC::PRED_UN;
 632     // These two are invalid for floating point.  Assume we have int.
 633   case ISD::SETULT: return PPC::PRED_LT;
 634   case ISD::SETUGT: return PPC::PRED_GT;
 635   }
 636 }
 637
 638 /// getCRIdxForSetCC - Return the index of the condition register field
 639 /// associated with the SetCC condition, and whether or not the field is
 640 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 641 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool &Invert) {
 642   Invert = false;
 643   switch (CC) {
 644   default: llvm_unreachable("Unknown condition!");
 645   case ISD::SETOLT:
 646   case ISD::SETLT:  return 0;                  // Bit #0 = SETOLT
 647   case ISD::SETOGT:
 648   case ISD::SETGT:  return 1;                  // Bit #1 = SETOGT
 649   case ISD::SETOEQ:
 650   case ISD::SETEQ:  return 2;                  // Bit #2 = SETOEQ
 651   case ISD::SETUO:  return 3;                  // Bit #3 = SETUO
 652   case ISD::SETUGE:
 653   case ISD::SETGE:  Invert = true; return 0;   // !Bit #0 = SETUGE
 654   case ISD::SETULE:
 655   case ISD::SETLE:  Invert = true; return 1;   // !Bit #1 = SETULE
 656   case ISD::SETUNE:
 657   case ISD::SETNE:  Invert = true; return 2;   // !Bit #2 = SETUNE
 658   case ISD::SETO:   Invert = true; return 3;   // !Bit #3 = SETO
 659   case ISD::SETUEQ:
 660   case ISD::SETOGE:
 661   case ISD::SETOLE:
 662   case ISD::SETONE:
 663     llvm_unreachable("Invalid branch code: should be expanded by legalize");
 664   // These are invalid for floating point.  Assume integer.
 665   case ISD::SETULT: return 0;
 666   case ISD::SETUGT: return 1;
 667   }
 668 }
 669
 670 // getVCmpInst: return the vector compare instruction for the specified
 671 // vector type and condition code. Since this is for altivec specific code,
 672 // only support the altivec types (v16i8, v8i16, v4i32, and v4f32).
 673 static unsigned int getVCmpInst(MVT VecVT, ISD::CondCode CC,
 674                                 bool HasVSX, bool &Swap, bool &Negate) {
 675   Swap = false;
 676   Negate = false;
 677
 678   if (VecVT.isFloatingPoint()) {
 679     /* Handle some cases by swapping input operands.  */
 680     switch (CC) {
 681       case ISD::SETLE: CC = ISD::SETGE; Swap = true; break;
 682       case ISD::SETLT: CC = ISD::SETGT; Swap = true; break;
 683       case ISD::SETOLE: CC = ISD::SETOGE; Swap = true; break;
 684       case ISD::SETOLT: CC = ISD::SETOGT; Swap = true; break;
 685       case ISD::SETUGE: CC = ISD::SETULE; Swap = true; break;
 686       case ISD::SETUGT: CC = ISD::SETULT; Swap = true; break;
 687       default: break;
 688     }
 689     /* Handle some cases by negating the result.  */
 690     switch (CC) {
 691       case ISD::SETNE: CC = ISD::SETEQ; Negate = true; break;
 692       case ISD::SETUNE: CC = ISD::SETOEQ; Negate = true; break;
 693       case ISD::SETULE: CC = ISD::SETOGT; Negate = true; break;
 694       case ISD::SETULT: CC = ISD::SETOGE; Negate = true; break;
 695       default: break;
 696     }
 697     /* We have instructions implementing the remaining cases.  */
 698     switch (CC) {
 699       case ISD::SETEQ:
 700       case ISD::SETOEQ:
 701         if (VecVT == MVT::v4f32)
 702           return HasVSX ? PPC::XVCMPEQSP : PPC::VCMPEQFP;
 703         else if (VecVT == MVT::v2f64)
 704           return PPC::XVCMPEQDP;
 705         break;
 706       case ISD::SETGT:
 707       case ISD::SETOGT:
 708         if (VecVT == MVT::v4f32)
 709           return HasVSX ? PPC::XVCMPGTSP : PPC::VCMPGTFP;
 710         else if (VecVT == MVT::v2f64)
 711           return PPC::XVCMPGTDP;
 712         break;
 713       case ISD::SETGE:
 714       case ISD::SETOGE:
 715         if (VecVT == MVT::v4f32)
 716           return HasVSX ? PPC::XVCMPGESP : PPC::VCMPGEFP;
 717         else if (VecVT == MVT::v2f64)
 718           return PPC::XVCMPGEDP;
 719         break;
 720       default:
 721         break;
 722     }
 723     llvm_unreachable("Invalid floating-point vector compare condition");
 724   } else {
 725     /* Handle some cases by swapping input operands.  */
 726     switch (CC) {
 727       case ISD::SETGE: CC = ISD::SETLE; Swap = true; break;
 728       case ISD::SETLT: CC = ISD::SETGT; Swap = true; break;
 729       case ISD::SETUGE: CC = ISD::SETULE; Swap = true; break;
 730       case ISD::SETULT: CC = ISD::SETUGT; Swap = true; break;
 731       default: break;
 732     }
 733     /* Handle some cases by negating the result.  */
 734     switch (CC) {
 735       case ISD::SETNE: CC = ISD::SETEQ; Negate = true; break;
 736       case ISD::SETUNE: CC = ISD::SETUEQ; Negate = true; break;
 737       case ISD::SETLE: CC = ISD::SETGT; Negate = true; break;
 738       case ISD::SETULE: CC = ISD::SETUGT; Negate = true; break;
 739       default: break;
 740     }
 741     /* We have instructions implementing the remaining cases.  */
 742     switch (CC) {
 743       case ISD::SETEQ:
 744       case ISD::SETUEQ:
 745         if (VecVT == MVT::v16i8)
 746           return PPC::VCMPEQUB;
 747         else if (VecVT == MVT::v8i16)
 748           return PPC::VCMPEQUH;
 749         else if (VecVT == MVT::v4i32)
 750           return PPC::VCMPEQUW;
 751         break;
 752       case ISD::SETGT:
 753         if (VecVT == MVT::v16i8)
 754           return PPC::VCMPGTSB;
 755         else if (VecVT == MVT::v8i16)
 756           return PPC::VCMPGTSH;
 757         else if (VecVT == MVT::v4i32)
 758           return PPC::VCMPGTSW;
 759         break;
 760       case ISD::SETUGT:
 761         if (VecVT == MVT::v16i8)
 762           return PPC::VCMPGTUB;
 763         else if (VecVT == MVT::v8i16)
 764           return PPC::VCMPGTUH;
 765         else if (VecVT == MVT::v4i32)
 766           return PPC::VCMPGTUW;
 767         break;
 768       default:
 769         break;
 770     }
 771     llvm_unreachable("Invalid integer vector compare condition");
 772   }
 773 }
 774
 775 SDNode *PPCDAGToDAGISel::SelectSETCC(SDNode *N) {
 776   SDLoc dl(N);
 777   unsigned Imm;
 778   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 779   EVT PtrVT = CurDAG->getTargetLoweringInfo().getPointerTy();
 780   bool isPPC64 = (PtrVT == MVT::i64);
 781
 782   if (!PPCSubTarget->useCRBits() &&
 783       isInt32Immediate(N->getOperand(1), Imm)) {
 784     // We can codegen setcc op, imm very efficiently compared to a brcond.
 785     // Check for those cases here.
 786     // setcc op, 0
 787     if (Imm == 0) {
 788       SDValue Op = N->getOperand(0);
 789       switch (CC) {
 790       default: break;
 791       case ISD::SETEQ: {
 792         Op = SDValue(CurDAG->getMachineNode(PPC::CNTLZW, dl, MVT::i32, Op), 0);
 793         SDValue Ops[] = { Op, getI32Imm(27), getI32Imm(5), getI32Imm(31) };
 794         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops);
 795       }
 796       case ISD::SETNE: {
 797         if (isPPC64) break;
 798         SDValue AD =
 799           SDValue(CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Glue,
 800                                          Op, getI32Imm(~0U)), 0);
 801         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 802                                     AD.getValue(1));
 803       }
 804       case ISD::SETLT: {
 805         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 806         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops);
 807       }
 808       case ISD::SETGT: {
 809         SDValue T =
 810           SDValue(CurDAG->getMachineNode(PPC::NEG, dl, MVT::i32, Op), 0);
 811         T = SDValue(CurDAG->getMachineNode(PPC::ANDC, dl, MVT::i32, T, Op), 0);
 812         SDValue Ops[] = { T, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 813         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops);
 814       }
 815       }
 816     } else if (Imm == ~0U) {        // setcc op, -1
 817       SDValue Op = N->getOperand(0);
 818       switch (CC) {
 819       default: break;
 820       case ISD::SETEQ:
 821         if (isPPC64) break;
 822         Op = SDValue(CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Glue,
 823                                             Op, getI32Imm(1)), 0);
 824         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 825                               SDValue(CurDAG->getMachineNode(PPC::LI, dl,
 826                                                              MVT::i32,
 827                                                              getI32Imm(0)), 0),
 828                                       Op.getValue(1));
 829       case ISD::SETNE: {
 830         if (isPPC64) break;
 831         Op = SDValue(CurDAG->getMachineNode(PPC::NOR, dl, MVT::i32, Op, Op), 0);
 832         SDNode *AD = CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Glue,
 833                                             Op, getI32Imm(~0U));
 834         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, SDValue(AD, 0),
 835                                     Op, SDValue(AD, 1));
 836       }
 837       case ISD::SETLT: {
 838         SDValue AD = SDValue(CurDAG->getMachineNode(PPC::ADDI, dl, MVT::i32, Op,
 839                                                     getI32Imm(1)), 0);
 840         SDValue AN = SDValue(CurDAG->getMachineNode(PPC::AND, dl, MVT::i32, AD,
 841                                                     Op), 0);
 842         SDValue Ops[] = { AN, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 843         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops);
 844       }
 845       case ISD::SETGT: {
 846         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 847         Op = SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops),
 848                      0);
 849         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op,
 850                                     getI32Imm(1));
 851       }
 852       }
 853     }
 854   }
 855
 856   SDValue LHS = N->getOperand(0);
 857   SDValue RHS = N->getOperand(1);
 858
 859   // Altivec Vector compare instructions do not set any CR register by default and
 860   // vector compare operations return the same type as the operands.
 861   if (LHS.getValueType().isVector()) {
 862     EVT VecVT = LHS.getValueType();
 863     bool Swap, Negate;
 864     unsigned int VCmpInst = getVCmpInst(VecVT.getSimpleVT(), CC,
 865                                         PPCSubTarget->hasVSX(), Swap, Negate);
 866     if (Swap)
 867       std::swap(LHS, RHS);
 868
 869     if (Negate) {
 870       SDValue VCmp(CurDAG->getMachineNode(VCmpInst, dl, VecVT, LHS, RHS), 0);
 871       return CurDAG->SelectNodeTo(N, PPCSubTarget->hasVSX() ? PPC::XXLNOR :
 872                                                               PPC::VNOR,
 873                                   VecVT, VCmp, VCmp);
 874     }
 875
 876     return CurDAG->SelectNodeTo(N, VCmpInst, VecVT, LHS, RHS);
 877   }
 878
 879   if (PPCSubTarget->useCRBits())
 880     return nullptr;
 881
 882   bool Inv;
 883   unsigned Idx = getCRIdxForSetCC(CC, Inv);
 884   SDValue CCReg = SelectCC(LHS, RHS, CC, dl);
 885   SDValue IntCR;
 886
 887   // Force the ccreg into CR7.
 888   SDValue CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 889
 890   SDValue InFlag(nullptr, 0);  // Null incoming flag value.
 891   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, CR7Reg, CCReg,
 892                                InFlag).getValue(1);
 893
 894   IntCR = SDValue(CurDAG->getMachineNode(PPC::MFOCRF, dl, MVT::i32, CR7Reg,
 895                                          CCReg), 0);
 896
 897   SDValue Ops[] = { IntCR, getI32Imm((32-(3-Idx)) & 31),
 898                       getI32Imm(31), getI32Imm(31) };
 899   if (!Inv)
 900     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops);
 901
 902   // Get the specified bit.
 903   SDValue Tmp =
 904     SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops), 0);
 905   return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 906 }
 907
 908
 909 // Select - Convert the specified operand from a target-independent to a
 910 // target-specific node if it hasn't already been changed.
 911 SDNode *PPCDAGToDAGISel::Select(SDNode *N) {
 912   SDLoc dl(N);
 913   if (N->isMachineOpcode()) {
 914     N->setNodeId(-1);
 915     return nullptr;   // Already selected.
 916   }
 917
 918   // In case any misguided DAG-level optimizations form an ADD with a
 919   // TargetConstant operand, crash here instead of miscompiling (by selecting
 920   // an r+r add instead of some kind of r+i add).
 921   if (N->getOpcode() == ISD::ADD &&
 922       N->getOperand(1).getOpcode() == ISD::TargetConstant)
 923     llvm_unreachable("Invalid ADD with TargetConstant operand");
 924
 925   switch (N->getOpcode()) {
 926   default: break;
 927
 928   case ISD::Constant: {
 929     if (N->getValueType(0) == MVT::i64) {
 930       // Get 64 bit value.
 931       int64_t Imm = cast<ConstantSDNode>(N)->getZExtValue();
 932       // Assume no remaining bits.
 933       unsigned Remainder = 0;
 934       // Assume no shift required.
 935       unsigned Shift = 0;
 936
 937       // If it can't be represented as a 32 bit value.
 938       if (!isInt<32>(Imm)) {
 939         Shift = countTrailingZeros<uint64_t>(Imm);
 940         int64_t ImmSh = static_cast<uint64_t>(Imm) >> Shift;
 941
 942         // If the shifted value fits 32 bits.
 943         if (isInt<32>(ImmSh)) {
 944           // Go with the shifted value.
 945           Imm = ImmSh;
 946         } else {
 947           // Still stuck with a 64 bit value.
 948           Remainder = Imm;
 949           Shift = 32;
 950           Imm >>= 32;
 951         }
 952       }
 953
 954       // Intermediate operand.
 955       SDNode *Result;
 956
 957       // Handle first 32 bits.
 958       unsigned Lo = Imm & 0xFFFF;
 959       unsigned Hi = (Imm >> 16) & 0xFFFF;
 960
 961       // Simple value.
 962       if (isInt<16>(Imm)) {
 963        // Just the Lo bits.
 964         Result = CurDAG->getMachineNode(PPC::LI8, dl, MVT::i64, getI32Imm(Lo));
 965       } else if (Lo) {
 966         // Handle the Hi bits.
 967         unsigned OpC = Hi ? PPC::LIS8 : PPC::LI8;
 968         Result = CurDAG->getMachineNode(OpC, dl, MVT::i64, getI32Imm(Hi));
 969         // And Lo bits.
 970         Result = CurDAG->getMachineNode(PPC::ORI8, dl, MVT::i64,
 971                                         SDValue(Result, 0), getI32Imm(Lo));
 972       } else {
 973        // Just the Hi bits.
 974         Result = CurDAG->getMachineNode(PPC::LIS8, dl, MVT::i64, getI32Imm(Hi));
 975       }
 976
 977       // If no shift, we're done.
 978       if (!Shift) return Result;
 979
 980       // Shift for next step if the upper 32-bits were not zero.
 981       if (Imm) {
 982         Result = CurDAG->getMachineNode(PPC::RLDICR, dl, MVT::i64,
 983                                         SDValue(Result, 0),
 984                                         getI32Imm(Shift),
 985                                         getI32Imm(63 - Shift));
 986       }
 987
 988       // Add in the last bits as required.
 989       if ((Hi = (Remainder >> 16) & 0xFFFF)) {
 990         Result = CurDAG->getMachineNode(PPC::ORIS8, dl, MVT::i64,
 991                                         SDValue(Result, 0), getI32Imm(Hi));
 992       }
 993       if ((Lo = Remainder & 0xFFFF)) {
 994         Result = CurDAG->getMachineNode(PPC::ORI8, dl, MVT::i64,
 995                                         SDValue(Result, 0), getI32Imm(Lo));
 996       }
 997
 998       return Result;
 999     }
1000     break;
1001   }
1002
1003   case ISD::SETCC: {
1004     SDNode *SN = SelectSETCC(N);
1005     if (SN)
1006       return SN;
1007     break;
1008   }
1009   case PPCISD::GlobalBaseReg:
1010     return getGlobalBaseReg();
1011
1012   case ISD::FrameIndex: {
1013     int FI = cast<FrameIndexSDNode>(N)->getIndex();
1014     SDValue TFI = CurDAG->getTargetFrameIndex(FI, N->getValueType(0));
1015     unsigned Opc = N->getValueType(0) == MVT::i32 ? PPC::ADDI : PPC::ADDI8;
1016     if (N->hasOneUse())
1017       return CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), TFI,
1018                                   getSmallIPtrImm(0));
1019     return CurDAG->getMachineNode(Opc, dl, N->getValueType(0), TFI,
1020                                   getSmallIPtrImm(0));
1021   }
1022
1023   case PPCISD::MFOCRF: {
1024     SDValue InFlag = N->getOperand(1);
1025     return CurDAG->getMachineNode(PPC::MFOCRF, dl, MVT::i32,
1026                                   N->getOperand(0), InFlag);
1027   }
1028
1029   case PPCISD::READ_TIME_BASE: {
1030     return CurDAG->getMachineNode(PPC::ReadTB, dl, MVT::i32, MVT::i32,
1031                                   MVT::Other, N->getOperand(0));
1032   }
1033
1034   case ISD::SDIV: {
1035     // FIXME: since this depends on the setting of the carry flag from the srawi
1036     //        we should really be making notes about that for the scheduler.
1037     // FIXME: It sure would be nice if we could cheaply recognize the
1038     //        srl/add/sra pattern the dag combiner will generate for this as
1039     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
1040     unsigned Imm;
1041     if (isInt32Immediate(N->getOperand(1), Imm)) {
1042       SDValue N0 = N->getOperand(0);
1043       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
1044         SDNode *Op =
1045           CurDAG->getMachineNode(PPC::SRAWI, dl, MVT::i32, MVT::Glue,
1046                                  N0, getI32Imm(Log2_32(Imm)));
1047         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
1048                                     SDValue(Op, 0), SDValue(Op, 1));
1049       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
1050         SDNode *Op =
1051           CurDAG->getMachineNode(PPC::SRAWI, dl, MVT::i32, MVT::Glue,
1052                                  N0, getI32Imm(Log2_32(-Imm)));
1053         SDValue PT =
1054           SDValue(CurDAG->getMachineNode(PPC::ADDZE, dl, MVT::i32,
1055                                          SDValue(Op, 0), SDValue(Op, 1)),
1056                     0);
1057         return CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
1058       }
1059     }
1060
1061     // Other cases are autogenerated.
1062     break;
1063   }
1064
1065   case ISD::LOAD: {
1066     // Handle preincrement loads.
1067     LoadSDNode *LD = cast<LoadSDNode>(N);
1068     EVT LoadedVT = LD->getMemoryVT();
1069
1070     // Normal loads are handled by code generated from the .td file.
1071     if (LD->getAddressingMode() != ISD::PRE_INC)
1072       break;
1073
1074     SDValue Offset = LD->getOffset();
1075     if (Offset.getOpcode() == ISD::TargetConstant ||
1076         Offset.getOpcode() == ISD::TargetGlobalAddress) {
1077
1078       unsigned Opcode;
1079       bool isSExt = LD->getExtensionType() == ISD::SEXTLOAD;
1080       if (LD->getValueType(0) != MVT::i64) {
1081         // Handle PPC32 integer and normal FP loads.
1082         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
1083         switch (LoadedVT.getSimpleVT().SimpleTy) {
1084           default: llvm_unreachable("Invalid PPC load type!");
1085           case MVT::f64: Opcode = PPC::LFDU; break;
1086           case MVT::f32: Opcode = PPC::LFSU; break;
1087           case MVT::i32: Opcode = PPC::LWZU; break;
1088           case MVT::i16: Opcode = isSExt ? PPC::LHAU : PPC::LHZU; break;
1089           case MVT::i1:
1090           case MVT::i8:  Opcode = PPC::LBZU; break;
1091         }
1092       } else {
1093         assert(LD->getValueType(0) == MVT::i64 && "Unknown load result type!");
1094         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
1095         switch (LoadedVT.getSimpleVT().SimpleTy) {
1096           default: llvm_unreachable("Invalid PPC load type!");
1097           case MVT::i64: Opcode = PPC::LDU; break;
1098           case MVT::i32: Opcode = PPC::LWZU8; break;
1099           case MVT::i16: Opcode = isSExt ? PPC::LHAU8 : PPC::LHZU8; break;
1100           case MVT::i1:
1101           case MVT::i8:  Opcode = PPC::LBZU8; break;
1102         }
1103       }
1104
1105       SDValue Chain = LD->getChain();
1106       SDValue Base = LD->getBasePtr();
1107       SDValue Ops[] = { Offset, Base, Chain };
1108       return CurDAG->getMachineNode(Opcode, dl, LD->getValueType(0),
1109                                     PPCLowering->getPointerTy(),
1110                                     MVT::Other, Ops);
1111     } else {
1112       unsigned Opcode;
1113       bool isSExt = LD->getExtensionType() == ISD::SEXTLOAD;
1114       if (LD->getValueType(0) != MVT::i64) {
1115         // Handle PPC32 integer and normal FP loads.
1116         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
1117         switch (LoadedVT.getSimpleVT().SimpleTy) {
1118           default: llvm_unreachable("Invalid PPC load type!");
1119           case MVT::f64: Opcode = PPC::LFDUX; break;
1120           case MVT::f32: Opcode = PPC::LFSUX; break;
1121           case MVT::i32: Opcode = PPC::LWZUX; break;
1122           case MVT::i16: Opcode = isSExt ? PPC::LHAUX : PPC::LHZUX; break;
1123           case MVT::i1:
1124           case MVT::i8:  Opcode = PPC::LBZUX; break;
1125         }
1126       } else {
1127         assert(LD->getValueType(0) == MVT::i64 && "Unknown load result type!");
1128         assert((!isSExt || LoadedVT == MVT::i16 || LoadedVT == MVT::i32) &&
1129                "Invalid sext update load");
1130         switch (LoadedVT.getSimpleVT().SimpleTy) {
1131           default: llvm_unreachable("Invalid PPC load type!");
1132           case MVT::i64: Opcode = PPC::LDUX; break;
1133           case MVT::i32: Opcode = isSExt ? PPC::LWAUX  : PPC::LWZUX8; break;
1134           case MVT::i16: Opcode = isSExt ? PPC::LHAUX8 : PPC::LHZUX8; break;
1135           case MVT::i1:
1136           case MVT::i8:  Opcode = PPC::LBZUX8; break;
1137         }
1138       }
1139
1140       SDValue Chain = LD->getChain();
1141       SDValue Base = LD->getBasePtr();
1142       SDValue Ops[] = { Base, Offset, Chain };
1143       return CurDAG->getMachineNode(Opcode, dl, LD->getValueType(0),
1144                                     PPCLowering->getPointerTy(),
1145                                     MVT::Other, Ops);
1146     }
1147   }
1148
1149   case ISD::AND: {
1150     unsigned Imm, Imm2, SH, MB, ME;
1151     uint64_t Imm64;
1152
1153     // If this is an and of a value rotated between 0 and 31 bits and then and'd
1154     // with a mask, emit rlwinm
1155     if (isInt32Immediate(N->getOperand(1), Imm) &&
1156         isRotateAndMask(N->getOperand(0).getNode(), Imm, false, SH, MB, ME)) {
1157       SDValue Val = N->getOperand(0).getOperand(0);
1158       SDValue Ops[] = { Val, getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1159       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops);
1160     }
1161     // If this is just a masked value where the input is not handled above, and
1162     // is not a rotate-left (handled by a pattern in the .td file), emit rlwinm
1163     if (isInt32Immediate(N->getOperand(1), Imm) &&
1164         isRunOfOnes(Imm, MB, ME) &&
1165         N->getOperand(0).getOpcode() != ISD::ROTL) {
1166       SDValue Val = N->getOperand(0);
1167       SDValue Ops[] = { Val, getI32Imm(0), getI32Imm(MB), getI32Imm(ME) };
1168       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops);
1169     }
1170     // If this is a 64-bit zero-extension mask, emit rldicl.
1171     if (isInt64Immediate(N->getOperand(1).getNode(), Imm64) &&
1172         isMask_64(Imm64)) {
1173       SDValue Val = N->getOperand(0);
1174       MB = 64 - CountTrailingOnes_64(Imm64);
1175       SH = 0;
1176
1177       // If the operand is a logical right shift, we can fold it into this
1178       // instruction: rldicl(rldicl(x, 64-n, n), 0, mb) -> rldicl(x, 64-n, mb)
1179       // for n <= mb. The right shift is really a left rotate followed by a
1180       // mask, and this mask is a more-restrictive sub-mask of the mask implied
1181       // by the shift.
1182       if (Val.getOpcode() == ISD::SRL &&
1183           isInt32Immediate(Val.getOperand(1).getNode(), Imm) && Imm <= MB) {
1184         assert(Imm < 64 && "Illegal shift amount");
1185         Val = Val.getOperand(0);
1186         SH = 64 - Imm;
1187       }
1188
1189       SDValue Ops[] = { Val, getI32Imm(SH), getI32Imm(MB) };
1190       return CurDAG->SelectNodeTo(N, PPC::RLDICL, MVT::i64, Ops);
1191     }
1192     // AND X, 0 -> 0, not "rlwinm 32".
1193     if (isInt32Immediate(N->getOperand(1), Imm) && (Imm == 0)) {
1194       ReplaceUses(SDValue(N, 0), N->getOperand(1));
1195       return nullptr;
1196     }
1197     // ISD::OR doesn't get all the bitfield insertion fun.
1198     // (and (or x, c1), c2) where isRunOfOnes(~(c1^c2)) is a bitfield insert
1199     if (isInt32Immediate(N->getOperand(1), Imm) &&
1200         N->getOperand(0).getOpcode() == ISD::OR &&
1201         isInt32Immediate(N->getOperand(0).getOperand(1), Imm2)) {
1202       unsigned MB, ME;
1203       Imm = ~(Imm^Imm2);
1204       if (isRunOfOnes(Imm, MB, ME)) {
1205         SDValue Ops[] = { N->getOperand(0).getOperand(0),
1206                             N->getOperand(0).getOperand(1),
1207                             getI32Imm(0), getI32Imm(MB),getI32Imm(ME) };
1208         return CurDAG->getMachineNode(PPC::RLWIMI, dl, MVT::i32, Ops);
1209       }
1210     }
1211
1212     // Other cases are autogenerated.
1213     break;
1214   }
1215   case ISD::OR:
1216     if (N->getValueType(0) == MVT::i32)
1217       if (SDNode *I = SelectBitfieldInsert(N))
1218         return I;
1219
1220     // Other cases are autogenerated.
1221     break;
1222   case ISD::SHL: {
1223     unsigned Imm, SH, MB, ME;
1224     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
1225         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1226       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1227                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1228       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops);
1229     }
1230
1231     // Other cases are autogenerated.
1232     break;
1233   }
1234   case ISD::SRL: {
1235     unsigned Imm, SH, MB, ME;
1236     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
1237         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1238       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1239                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1240       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops);
1241     }
1242
1243     // Other cases are autogenerated.
1244     break;
1245   }
1246   // FIXME: Remove this once the ANDI glue bug is fixed:
1247   case PPCISD::ANDIo_1_EQ_BIT:
1248   case PPCISD::ANDIo_1_GT_BIT: {
1249     if (!ANDIGlueBug)
1250       break;
1251
1252     EVT InVT = N->getOperand(0).getValueType();
1253     assert((InVT == MVT::i64 || InVT == MVT::i32) &&
1254            "Invalid input type for ANDIo_1_EQ_BIT");
1255
1256     unsigned Opcode = (InVT == MVT::i64) ? PPC::ANDIo8 : PPC::ANDIo;
1257     SDValue AndI(CurDAG->getMachineNode(Opcode, dl, InVT, MVT::Glue,
1258                                         N->getOperand(0),
1259                                         CurDAG->getTargetConstant(1, InVT)), 0);
1260     SDValue CR0Reg = CurDAG->getRegister(PPC::CR0, MVT::i32);
1261     SDValue SRIdxVal =
1262       CurDAG->getTargetConstant(N->getOpcode() == PPCISD::ANDIo_1_EQ_BIT ?
1263                                 PPC::sub_eq : PPC::sub_gt, MVT::i32);
1264
1265     return CurDAG->SelectNodeTo(N, TargetOpcode::EXTRACT_SUBREG, MVT::i1,
1266                                 CR0Reg, SRIdxVal,
1267                                 SDValue(AndI.getNode(), 1) /* glue */);
1268   }
1269   case ISD::SELECT_CC: {
1270     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1271     EVT PtrVT = CurDAG->getTargetLoweringInfo().getPointerTy();
1272     bool isPPC64 = (PtrVT == MVT::i64);
1273
1274     // If this is a select of i1 operands, we'll pattern match it.
1275     if (PPCSubTarget->useCRBits() &&
1276         N->getOperand(0).getValueType() == MVT::i1)
1277       break;
1278
1279     // Handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1280     if (!isPPC64)
1281       if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1282         if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1283           if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1284             if (N1C->isNullValue() && N3C->isNullValue() &&
1285                 N2C->getZExtValue() == 1ULL && CC == ISD::SETNE &&
1286                 // FIXME: Implement this optzn for PPC64.
1287                 N->getValueType(0) == MVT::i32) {
1288               SDNode *Tmp =
1289                 CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Glue,
1290                                        N->getOperand(0), getI32Imm(~0U));
1291               return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32,
1292                                           SDValue(Tmp, 0), N->getOperand(0),
1293                                           SDValue(Tmp, 1));
1294             }
1295
1296     SDValue CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC, dl);
1297
1298     if (N->getValueType(0) == MVT::i1) {
1299       // An i1 select is: (c & t) | (!c & f).
1300       bool Inv;
1301       unsigned Idx = getCRIdxForSetCC(CC, Inv);
1302
1303       unsigned SRI;
1304       switch (Idx) {
1305       default: llvm_unreachable("Invalid CC index");
1306       case 0: SRI = PPC::sub_lt; break;
1307       case 1: SRI = PPC::sub_gt; break;
1308       case 2: SRI = PPC::sub_eq; break;
1309       case 3: SRI = PPC::sub_un; break;
1310       }
1311
1312       SDValue CCBit = CurDAG->getTargetExtractSubreg(SRI, dl, MVT::i1, CCReg);
1313
1314       SDValue NotCCBit(CurDAG->getMachineNode(PPC::CRNOR, dl, MVT::i1,
1315                                               CCBit, CCBit), 0);
1316       SDValue C =    Inv ? NotCCBit : CCBit,
1317               NotC = Inv ? CCBit    : NotCCBit;
1318
1319       SDValue CAndT(CurDAG->getMachineNode(PPC::CRAND, dl, MVT::i1,
1320                                            C, N->getOperand(2)), 0);
1321       SDValue NotCAndF(CurDAG->getMachineNode(PPC::CRAND, dl, MVT::i1,
1322                                               NotC, N->getOperand(3)), 0);
1323
1324       return CurDAG->SelectNodeTo(N, PPC::CROR, MVT::i1, CAndT, NotCAndF);
1325     }
1326
1327     unsigned BROpc = getPredicateForSetCC(CC);
1328
1329     unsigned SelectCCOp;
1330     if (N->getValueType(0) == MVT::i32)
1331       SelectCCOp = PPC::SELECT_CC_I4;
1332     else if (N->getValueType(0) == MVT::i64)
1333       SelectCCOp = PPC::SELECT_CC_I8;
1334     else if (N->getValueType(0) == MVT::f32)
1335       SelectCCOp = PPC::SELECT_CC_F4;
1336     else if (N->getValueType(0) == MVT::f64)
1337       if (PPCSubTarget->hasVSX())
1338         SelectCCOp = PPC::SELECT_CC_VSFRC;
1339       else
1340         SelectCCOp = PPC::SELECT_CC_F8;
1341     else if (N->getValueType(0) == MVT::v2f64 ||
1342              N->getValueType(0) == MVT::v2i64)
1343       SelectCCOp = PPC::SELECT_CC_VSRC;
1344     else
1345       SelectCCOp = PPC::SELECT_CC_VRRC;
1346
1347     SDValue Ops[] = { CCReg, N->getOperand(2), N->getOperand(3),
1348                         getI32Imm(BROpc) };
1349     return CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), Ops);
1350   }
1351   case ISD::VSELECT:
1352     if (PPCSubTarget->hasVSX()) {
1353       SDValue Ops[] = { N->getOperand(2), N->getOperand(1), N->getOperand(0) };
1354       return CurDAG->SelectNodeTo(N, PPC::XXSEL, N->getValueType(0), Ops);
1355     }
1356
1357     break;
1358   case ISD::VECTOR_SHUFFLE:
1359     if (PPCSubTarget->hasVSX() && (N->getValueType(0) == MVT::v2f64 ||
1360                                   N->getValueType(0) == MVT::v2i64)) {
1361       ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
1362
1363       SDValue Op1 = N->getOperand(SVN->getMaskElt(0) < 2 ? 0 : 1),
1364               Op2 = N->getOperand(SVN->getMaskElt(1) < 2 ? 0 : 1);
1365       unsigned DM[2];
1366
1367       for (int i = 0; i < 2; ++i)
1368         if (SVN->getMaskElt(i) <= 0 || SVN->getMaskElt(i) == 2)
1369           DM[i] = 0;
1370         else
1371           DM[i] = 1;
1372
1373       SDValue DMV = CurDAG->getTargetConstant(DM[1] | (DM[0] << 1), MVT::i32);
1374
1375       if (Op1 == Op2 && DM[0] == 0 && DM[1] == 0 &&
1376           Op1.getOpcode() == ISD::SCALAR_TO_VECTOR &&
1377           isa<LoadSDNode>(Op1.getOperand(0))) {
1378         LoadSDNode *LD = cast<LoadSDNode>(Op1.getOperand(0));
1379         SDValue Base, Offset;
1380
1381         if (LD->isUnindexed() &&
1382             SelectAddrIdxOnly(LD->getBasePtr(), Base, Offset)) {
1383           SDValue Chain = LD->getChain();
1384           SDValue Ops[] = { Base, Offset, Chain };
1385           return CurDAG->SelectNodeTo(N, PPC::LXVDSX,
1386                                       N->getValueType(0), Ops);
1387         }
1388       }
1389
1390       SDValue Ops[] = { Op1, Op2, DMV };
1391       return CurDAG->SelectNodeTo(N, PPC::XXPERMDI, N->getValueType(0), Ops);
1392     }
1393
1394     break;
1395   case PPCISD::BDNZ:
1396   case PPCISD::BDZ: {
1397     bool IsPPC64 = PPCSubTarget->isPPC64();
1398     SDValue Ops[] = { N->getOperand(1), N->getOperand(0) };
1399     return CurDAG->SelectNodeTo(N, N->getOpcode() == PPCISD::BDNZ ?
1400                                    (IsPPC64 ? PPC::BDNZ8 : PPC::BDNZ) :
1401                                    (IsPPC64 ? PPC::BDZ8 : PPC::BDZ),
1402                                 MVT::Other, Ops);
1403   }
1404   case PPCISD::COND_BRANCH: {
1405     // Op #0 is the Chain.
1406     // Op #1 is the PPC::PRED_* number.
1407     // Op #2 is the CR#
1408     // Op #3 is the Dest MBB
1409     // Op #4 is the Flag.
1410     // Prevent PPC::PRED_* from being selected into LI.
1411     SDValue Pred =
1412       getI32Imm(cast<ConstantSDNode>(N->getOperand(1))->getZExtValue());
1413     SDValue Ops[] = { Pred, N->getOperand(2), N->getOperand(3),
1414       N->getOperand(0), N->getOperand(4) };
1415     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops);
1416   }
1417   case ISD::BR_CC: {
1418     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1419     unsigned PCC = getPredicateForSetCC(CC);
1420
1421     if (N->getOperand(2).getValueType() == MVT::i1) {
1422       unsigned Opc;
1423       bool Swap;
1424       switch (PCC) {
1425       default: llvm_unreachable("Unexpected Boolean-operand predicate");
1426       case PPC::PRED_LT: Opc = PPC::CRANDC; Swap = true;  break;
1427       case PPC::PRED_LE: Opc = PPC::CRORC;  Swap = true;  break;
1428       case PPC::PRED_EQ: Opc = PPC::CREQV;  Swap = false; break;
1429       case PPC::PRED_GE: Opc = PPC::CRORC;  Swap = false; break;
1430       case PPC::PRED_GT: Opc = PPC::CRANDC; Swap = false; break;
1431       case PPC::PRED_NE: Opc = PPC::CRXOR;  Swap = false; break;
1432       }
1433
1434       SDValue BitComp(CurDAG->getMachineNode(Opc, dl, MVT::i1,
1435                                              N->getOperand(Swap ? 3 : 2),
1436                                              N->getOperand(Swap ? 2 : 3)), 0);
1437       return CurDAG->SelectNodeTo(N, PPC::BC, MVT::Other,
1438                                   BitComp, N->getOperand(4), N->getOperand(0));
1439     }
1440
1441     SDValue CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC, dl);
1442     SDValue Ops[] = { getI32Imm(PCC), CondCode,
1443                         N->getOperand(4), N->getOperand(0) };
1444     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops);
1445   }
1446   case ISD::BRIND: {
1447     // FIXME: Should custom lower this.
1448     SDValue Chain = N->getOperand(0);
1449     SDValue Target = N->getOperand(1);
1450     unsigned Opc = Target.getValueType() == MVT::i32 ? PPC::MTCTR : PPC::MTCTR8;
1451     unsigned Reg = Target.getValueType() == MVT::i32 ? PPC::BCTR : PPC::BCTR8;
1452     Chain = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, Target,
1453                                            Chain), 0);
1454     return CurDAG->SelectNodeTo(N, Reg, MVT::Other, Chain);
1455   }
1456   case PPCISD::TOC_ENTRY: {
1457     assert ((PPCSubTarget->isPPC64() || PPCSubTarget->isSVR4ABI()) &&
1458             "Only supported for 64-bit ABI and 32-bit SVR4");
1459     if (PPCSubTarget->isSVR4ABI() && !PPCSubTarget->isPPC64()) {
1460       SDValue GA = N->getOperand(0);
1461       return CurDAG->getMachineNode(PPC::LWZtoc, dl, MVT::i32, GA,
1462                                     N->getOperand(1));
1463     }
1464
1465     // For medium and large code model, we generate two instructions as
1466     // described below.  Otherwise we allow SelectCodeCommon to handle this,
1467     // selecting one of LDtoc, LDtocJTI, LDtocCPT, and LDtocBA.
1468     CodeModel::Model CModel = TM.getCodeModel();
1469     if (CModel != CodeModel::Medium && CModel != CodeModel::Large)
1470       break;
1471
1472     // The first source operand is a TargetGlobalAddress or a TargetJumpTable.
1473     // If it is an externally defined symbol, a symbol with common linkage,
1474     // a non-local function address, or a jump table address, or if we are
1475     // generating code for large code model, we generate:
1476     //   LDtocL(<ga:@sym>, ADDIStocHA(%X2, <ga:@sym>))
1477     // Otherwise we generate:
1478     //   ADDItocL(ADDIStocHA(%X2, <ga:@sym>), <ga:@sym>)
1479     SDValue GA = N->getOperand(0);
1480     SDValue TOCbase = N->getOperand(1);
1481     SDNode *Tmp = CurDAG->getMachineNode(PPC::ADDIStocHA, dl, MVT::i64,
1482                                         TOCbase, GA);
1483
1484     if (isa<JumpTableSDNode>(GA) || isa<BlockAddressSDNode>(GA) ||
1485         CModel == CodeModel::Large)
1486       return CurDAG->getMachineNode(PPC::LDtocL, dl, MVT::i64, GA,
1487                                     SDValue(Tmp, 0));
1488
1489     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(GA)) {
1490       const GlobalValue *GValue = G->getGlobal();
1491       if ((GValue->getType()->getElementType()->isFunctionTy() &&
1492            (GValue->isDeclaration() || GValue->isWeakForLinker())) ||
1493           GValue->isDeclaration() || GValue->hasCommonLinkage() ||
1494           GValue->hasAvailableExternallyLinkage())
1495         return CurDAG->getMachineNode(PPC::LDtocL, dl, MVT::i64, GA,
1496                                       SDValue(Tmp, 0));
1497     }
1498
1499     return CurDAG->getMachineNode(PPC::ADDItocL, dl, MVT::i64,
1500                                   SDValue(Tmp, 0), GA);
1501   }
1502   case PPCISD::PPC32_PICGOT: {
1503     // Generate a PIC-safe GOT reference.
1504     assert(!PPCSubTarget->isPPC64() && PPCSubTarget->isSVR4ABI() &&
1505       "PPCISD::PPC32_PICGOT is only supported for 32-bit SVR4");
1506     return CurDAG->SelectNodeTo(N, PPC::PPC32PICGOT, PPCLowering->getPointerTy(),  MVT::i32);
1507   }
1508   case PPCISD::VADD_SPLAT: {
1509     // This expands into one of three sequences, depending on whether
1510     // the first operand is odd or even, positive or negative.
1511     assert(isa<ConstantSDNode>(N->getOperand(0)) &&
1512            isa<ConstantSDNode>(N->getOperand(1)) &&
1513            "Invalid operand on VADD_SPLAT!");
1514
1515     int Elt     = N->getConstantOperandVal(0);
1516     int EltSize = N->getConstantOperandVal(1);
1517     unsigned Opc1, Opc2, Opc3;
1518     EVT VT;
1519
1520     if (EltSize == 1) {
1521       Opc1 = PPC::VSPLTISB;
1522       Opc2 = PPC::VADDUBM;
1523       Opc3 = PPC::VSUBUBM;
1524       VT = MVT::v16i8;
1525     } else if (EltSize == 2) {
1526       Opc1 = PPC::VSPLTISH;
1527       Opc2 = PPC::VADDUHM;
1528       Opc3 = PPC::VSUBUHM;
1529       VT = MVT::v8i16;
1530     } else {
1531       assert(EltSize == 4 && "Invalid element size on VADD_SPLAT!");
1532       Opc1 = PPC::VSPLTISW;
1533       Opc2 = PPC::VADDUWM;
1534       Opc3 = PPC::VSUBUWM;
1535       VT = MVT::v4i32;
1536     }
1537
1538     if ((Elt & 1) == 0) {
1539       // Elt is even, in the range [-32,-18] + [16,30].
1540       //
1541       // Convert: VADD_SPLAT elt, size
1542       // Into:    tmp = VSPLTIS[BHW] elt
1543       //          VADDU[BHW]M tmp, tmp
1544       // Where:   [BHW] = B for size = 1, H for size = 2, W for size = 4
1545       SDValue EltVal = getI32Imm(Elt >> 1);
1546       SDNode *Tmp = CurDAG->getMachineNode(Opc1, dl, VT, EltVal);
1547       SDValue TmpVal = SDValue(Tmp, 0);
1548       return CurDAG->getMachineNode(Opc2, dl, VT, TmpVal, TmpVal);
1549
1550     } else if (Elt > 0) {
1551       // Elt is odd and positive, in the range [17,31].
1552       //
1553       // Convert: VADD_SPLAT elt, size
1554       // Into:    tmp1 = VSPLTIS[BHW] elt-16
1555       //          tmp2 = VSPLTIS[BHW] -16
1556       //          VSUBU[BHW]M tmp1, tmp2
1557       SDValue EltVal = getI32Imm(Elt - 16);
1558       SDNode *Tmp1 = CurDAG->getMachineNode(Opc1, dl, VT, EltVal);
1559       EltVal = getI32Imm(-16);
1560       SDNode *Tmp2 = CurDAG->getMachineNode(Opc1, dl, VT, EltVal);
1561       return CurDAG->getMachineNode(Opc3, dl, VT, SDValue(Tmp1, 0),
1562                                     SDValue(Tmp2, 0));
1563
1564     } else {
1565       // Elt is odd and negative, in the range [-31,-17].
1566       //
1567       // Convert: VADD_SPLAT elt, size
1568       // Into:    tmp1 = VSPLTIS[BHW] elt+16
1569       //          tmp2 = VSPLTIS[BHW] -16
1570       //          VADDU[BHW]M tmp1, tmp2
1571       SDValue EltVal = getI32Imm(Elt + 16);
1572       SDNode *Tmp1 = CurDAG->getMachineNode(Opc1, dl, VT, EltVal);
1573       EltVal = getI32Imm(-16);
1574       SDNode *Tmp2 = CurDAG->getMachineNode(Opc1, dl, VT, EltVal);
1575       return CurDAG->getMachineNode(Opc2, dl, VT, SDValue(Tmp1, 0),
1576                                     SDValue(Tmp2, 0));
1577     }
1578   }
1579   }
1580
1581   return SelectCode(N);
1582 }
1583
1584 /// PostprocessISelDAG - Perform some late peephole optimizations
1585 /// on the DAG representation.
1586 void PPCDAGToDAGISel::PostprocessISelDAG() {
1587
1588   // Skip peepholes at -O0.
1589   if (TM.getOptLevel() == CodeGenOpt::None)
1590     return;
1591
1592   PeepholePPC64();
1593   PeepholeCROps();
1594 }
1595
1596 // Check if all users of this node will become isel where the second operand
1597 // is the constant zero. If this is so, and if we can negate the condition,
1598 // then we can flip the true and false operands. This will allow the zero to
1599 // be folded with the isel so that we don't need to materialize a register
1600 // containing zero.
1601 bool PPCDAGToDAGISel::AllUsersSelectZero(SDNode *N) {
1602   // If we're not using isel, then this does not matter.
1603   if (!PPCSubTarget->hasISEL())
1604     return false;
1605
1606   for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
1607        UI != UE; ++UI) {
1608     SDNode *User = *UI;
1609     if (!User->isMachineOpcode())
1610       return false;
1611     if (User->getMachineOpcode() != PPC::SELECT_I4 &&
1612         User->getMachineOpcode() != PPC::SELECT_I8)
1613       return false;
1614
1615     SDNode *Op2 = User->getOperand(2).getNode();
1616     if (!Op2->isMachineOpcode())
1617       return false;
1618
1619     if (Op2->getMachineOpcode() != PPC::LI &&
1620         Op2->getMachineOpcode() != PPC::LI8)
1621       return false;
1622
1623     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op2->getOperand(0));
1624     if (!C)
1625       return false;
1626
1627     if (!C->isNullValue())
1628       return false;
1629   }
1630
1631   return true;
1632 }
1633
1634 void PPCDAGToDAGISel::SwapAllSelectUsers(SDNode *N) {
1635   SmallVector<SDNode *, 4> ToReplace;
1636   for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
1637        UI != UE; ++UI) {
1638     SDNode *User = *UI;
1639     assert((User->getMachineOpcode() == PPC::SELECT_I4 ||
1640             User->getMachineOpcode() == PPC::SELECT_I8) &&
1641            "Must have all select users");
1642     ToReplace.push_back(User);
1643   }
1644
1645   for (SmallVector<SDNode *, 4>::iterator UI = ToReplace.begin(),
1646        UE = ToReplace.end(); UI != UE; ++UI) {
1647     SDNode *User = *UI;
1648     SDNode *ResNode =
1649       CurDAG->getMachineNode(User->getMachineOpcode(), SDLoc(User),
1650                              User->getValueType(0), User->getOperand(0),
1651                              User->getOperand(2),
1652                              User->getOperand(1));
1653
1654       DEBUG(dbgs() << "CR Peephole replacing:\nOld:    ");
1655       DEBUG(User->dump(CurDAG));
1656       DEBUG(dbgs() << "\nNew: ");
1657       DEBUG(ResNode->dump(CurDAG));
1658       DEBUG(dbgs() << "\n");
1659
1660       ReplaceUses(User, ResNode);
1661   }
1662 }
1663
1664 void PPCDAGToDAGISel::PeepholeCROps() {
1665   bool IsModified;
1666   do {
1667     IsModified = false;
1668     for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
1669          E = CurDAG->allnodes_end(); I != E; ++I) {
1670       MachineSDNode *MachineNode = dyn_cast<MachineSDNode>(I);
1671       if (!MachineNode || MachineNode->use_empty())
1672         continue;
1673       SDNode *ResNode = MachineNode;
1674
1675       bool Op1Set   = false, Op1Unset = false,
1676            Op1Not   = false,
1677            Op2Set   = false, Op2Unset = false,
1678            Op2Not   = false;
1679
1680       unsigned Opcode = MachineNode->getMachineOpcode();
1681       switch (Opcode) {
1682       default: break;
1683       case PPC::CRAND:
1684       case PPC::CRNAND:
1685       case PPC::CROR:
1686       case PPC::CRXOR:
1687       case PPC::CRNOR:
1688       case PPC::CREQV:
1689       case PPC::CRANDC:
1690       case PPC::CRORC: {
1691         SDValue Op = MachineNode->getOperand(1);
1692         if (Op.isMachineOpcode()) {
1693           if (Op.getMachineOpcode() == PPC::CRSET)
1694             Op2Set = true;
1695           else if (Op.getMachineOpcode() == PPC::CRUNSET)
1696             Op2Unset = true;
1697           else if (Op.getMachineOpcode() == PPC::CRNOR &&
1698                    Op.getOperand(0) == Op.getOperand(1))
1699             Op2Not = true;
1700         }
1701         }  // fallthrough
1702       case PPC::BC:
1703       case PPC::BCn:
1704       case PPC::SELECT_I4:
1705       case PPC::SELECT_I8:
1706       case PPC::SELECT_F4:
1707       case PPC::SELECT_F8:
1708       case PPC::SELECT_VRRC:
1709       case PPC::SELECT_VSFRC:
1710       case PPC::SELECT_VSRC: {
1711         SDValue Op = MachineNode->getOperand(0);
1712         if (Op.isMachineOpcode()) {
1713           if (Op.getMachineOpcode() == PPC::CRSET)
1714             Op1Set = true;
1715           else if (Op.getMachineOpcode() == PPC::CRUNSET)
1716             Op1Unset = true;
1717           else if (Op.getMachineOpcode() == PPC::CRNOR &&
1718                    Op.getOperand(0) == Op.getOperand(1))
1719             Op1Not = true;
1720         }
1721         }
1722         break;
1723       }
1724
1725       bool SelectSwap = false;
1726       switch (Opcode) {
1727       default: break;
1728       case PPC::CRAND:
1729         if (MachineNode->getOperand(0) == MachineNode->getOperand(1))
1730           // x & x = x
1731           ResNode = MachineNode->getOperand(0).getNode();
1732         else if (Op1Set)
1733           // 1 & y = y
1734           ResNode = MachineNode->getOperand(1).getNode();
1735         else if (Op2Set)
1736           // x & 1 = x
1737           ResNode = MachineNode->getOperand(0).getNode();
1738         else if (Op1Unset || Op2Unset)
1739           // x & 0 = 0 & y = 0
1740           ResNode = CurDAG->getMachineNode(PPC::CRUNSET, SDLoc(MachineNode),
1741                                            MVT::i1);
1742         else if (Op1Not)
1743           // ~x & y = andc(y, x)
1744           ResNode = CurDAG->getMachineNode(PPC::CRANDC, SDLoc(MachineNode),
1745                                            MVT::i1, MachineNode->getOperand(1),
1746                                            MachineNode->getOperand(0).
1747                                              getOperand(0));
1748         else if (Op2Not)
1749           // x & ~y = andc(x, y)
1750           ResNode = CurDAG->getMachineNode(PPC::CRANDC, SDLoc(MachineNode),
1751                                            MVT::i1, MachineNode->getOperand(0),
1752                                            MachineNode->getOperand(1).
1753                                              getOperand(0));
1754         else if (AllUsersSelectZero(MachineNode))
1755           ResNode = CurDAG->getMachineNode(PPC::CRNAND, SDLoc(MachineNode),
1756                                            MVT::i1, MachineNode->getOperand(0),
1757                                            MachineNode->getOperand(1)),
1758           SelectSwap = true;
1759         break;
1760       case PPC::CRNAND:
1761         if (MachineNode->getOperand(0) == MachineNode->getOperand(1))
1762           // nand(x, x) -> nor(x, x)
1763           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1764                                            MVT::i1, MachineNode->getOperand(0),
1765                                            MachineNode->getOperand(0));
1766         else if (Op1Set)
1767           // nand(1, y) -> nor(y, y)
1768           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1769                                            MVT::i1, MachineNode->getOperand(1),
1770                                            MachineNode->getOperand(1));
1771         else if (Op2Set)
1772           // nand(x, 1) -> nor(x, x)
1773           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1774                                            MVT::i1, MachineNode->getOperand(0),
1775                                            MachineNode->getOperand(0));
1776         else if (Op1Unset || Op2Unset)
1777           // nand(x, 0) = nand(0, y) = 1
1778           ResNode = CurDAG->getMachineNode(PPC::CRSET, SDLoc(MachineNode),
1779                                            MVT::i1);
1780         else if (Op1Not)
1781           // nand(~x, y) = ~(~x & y) = x | ~y = orc(x, y)
1782           ResNode = CurDAG->getMachineNode(PPC::CRORC, SDLoc(MachineNode),
1783                                            MVT::i1, MachineNode->getOperand(0).
1784                                                       getOperand(0),
1785                                            MachineNode->getOperand(1));
1786         else if (Op2Not)
1787           // nand(x, ~y) = ~x | y = orc(y, x)
1788           ResNode = CurDAG->getMachineNode(PPC::CRORC, SDLoc(MachineNode),
1789                                            MVT::i1, MachineNode->getOperand(1).
1790                                                       getOperand(0),
1791                                            MachineNode->getOperand(0));
1792         else if (AllUsersSelectZero(MachineNode))
1793           ResNode = CurDAG->getMachineNode(PPC::CRAND, SDLoc(MachineNode),
1794                                            MVT::i1, MachineNode->getOperand(0),
1795                                            MachineNode->getOperand(1)),
1796           SelectSwap = true;
1797         break;
1798       case PPC::CROR:
1799         if (MachineNode->getOperand(0) == MachineNode->getOperand(1))
1800           // x | x = x
1801           ResNode = MachineNode->getOperand(0).getNode();
1802         else if (Op1Set || Op2Set)
1803           // x | 1 = 1 | y = 1
1804           ResNode = CurDAG->getMachineNode(PPC::CRSET, SDLoc(MachineNode),
1805                                            MVT::i1);
1806         else if (Op1Unset)
1807           // 0 | y = y
1808           ResNode = MachineNode->getOperand(1).getNode();
1809         else if (Op2Unset)
1810           // x | 0 = x
1811           ResNode = MachineNode->getOperand(0).getNode();
1812         else if (Op1Not)
1813           // ~x | y = orc(y, x)
1814           ResNode = CurDAG->getMachineNode(PPC::CRORC, SDLoc(MachineNode),
1815                                            MVT::i1, MachineNode->getOperand(1),
1816                                            MachineNode->getOperand(0).
1817                                              getOperand(0));
1818         else if (Op2Not)
1819           // x | ~y = orc(x, y)
1820           ResNode = CurDAG->getMachineNode(PPC::CRORC, SDLoc(MachineNode),
1821                                            MVT::i1, MachineNode->getOperand(0),
1822                                            MachineNode->getOperand(1).
1823                                              getOperand(0));
1824         else if (AllUsersSelectZero(MachineNode))
1825           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1826                                            MVT::i1, MachineNode->getOperand(0),
1827                                            MachineNode->getOperand(1)),
1828           SelectSwap = true;
1829         break;
1830       case PPC::CRXOR:
1831         if (MachineNode->getOperand(0) == MachineNode->getOperand(1))
1832           // xor(x, x) = 0
1833           ResNode = CurDAG->getMachineNode(PPC::CRUNSET, SDLoc(MachineNode),
1834                                            MVT::i1);
1835         else if (Op1Set)
1836           // xor(1, y) -> nor(y, y)
1837           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1838                                            MVT::i1, MachineNode->getOperand(1),
1839                                            MachineNode->getOperand(1));
1840         else if (Op2Set)
1841           // xor(x, 1) -> nor(x, x)
1842           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1843                                            MVT::i1, MachineNode->getOperand(0),
1844                                            MachineNode->getOperand(0));
1845         else if (Op1Unset)
1846           // xor(0, y) = y
1847           ResNode = MachineNode->getOperand(1).getNode();
1848         else if (Op2Unset)
1849           // xor(x, 0) = x
1850           ResNode = MachineNode->getOperand(0).getNode();
1851         else if (Op1Not)
1852           // xor(~x, y) = eqv(x, y)
1853           ResNode = CurDAG->getMachineNode(PPC::CREQV, SDLoc(MachineNode),
1854                                            MVT::i1, MachineNode->getOperand(0).
1855                                                       getOperand(0),
1856                                            MachineNode->getOperand(1));
1857         else if (Op2Not)
1858           // xor(x, ~y) = eqv(x, y)
1859           ResNode = CurDAG->getMachineNode(PPC::CREQV, SDLoc(MachineNode),
1860                                            MVT::i1, MachineNode->getOperand(0),
1861                                            MachineNode->getOperand(1).
1862                                              getOperand(0));
1863         else if (AllUsersSelectZero(MachineNode))
1864           ResNode = CurDAG->getMachineNode(PPC::CREQV, SDLoc(MachineNode),
1865                                            MVT::i1, MachineNode->getOperand(0),
1866                                            MachineNode->getOperand(1)),
1867           SelectSwap = true;
1868         break;
1869       case PPC::CRNOR:
1870         if (Op1Set || Op2Set)
1871           // nor(1, y) -> 0
1872           ResNode = CurDAG->getMachineNode(PPC::CRUNSET, SDLoc(MachineNode),
1873                                            MVT::i1);
1874         else if (Op1Unset)
1875           // nor(0, y) = ~y -> nor(y, y)
1876           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1877                                            MVT::i1, MachineNode->getOperand(1),
1878                                            MachineNode->getOperand(1));
1879         else if (Op2Unset)
1880           // nor(x, 0) = ~x
1881           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1882                                            MVT::i1, MachineNode->getOperand(0),
1883                                            MachineNode->getOperand(0));
1884         else if (Op1Not)
1885           // nor(~x, y) = andc(x, y)
1886           ResNode = CurDAG->getMachineNode(PPC::CRANDC, SDLoc(MachineNode),
1887                                            MVT::i1, MachineNode->getOperand(0).
1888                                                       getOperand(0),
1889                                            MachineNode->getOperand(1));
1890         else if (Op2Not)
1891           // nor(x, ~y) = andc(y, x)
1892           ResNode = CurDAG->getMachineNode(PPC::CRANDC, SDLoc(MachineNode),
1893                                            MVT::i1, MachineNode->getOperand(1).
1894                                                       getOperand(0),
1895                                            MachineNode->getOperand(0));
1896         else if (AllUsersSelectZero(MachineNode))
1897           ResNode = CurDAG->getMachineNode(PPC::CROR, SDLoc(MachineNode),
1898                                            MVT::i1, MachineNode->getOperand(0),
1899                                            MachineNode->getOperand(1)),
1900           SelectSwap = true;
1901         break;
1902       case PPC::CREQV:
1903         if (MachineNode->getOperand(0) == MachineNode->getOperand(1))
1904           // eqv(x, x) = 1
1905           ResNode = CurDAG->getMachineNode(PPC::CRSET, SDLoc(MachineNode),
1906                                            MVT::i1);
1907         else if (Op1Set)
1908           // eqv(1, y) = y
1909           ResNode = MachineNode->getOperand(1).getNode();
1910         else if (Op2Set)
1911           // eqv(x, 1) = x
1912           ResNode = MachineNode->getOperand(0).getNode();
1913         else if (Op1Unset)
1914           // eqv(0, y) = ~y -> nor(y, y)
1915           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1916                                            MVT::i1, MachineNode->getOperand(1),
1917                                            MachineNode->getOperand(1));
1918         else if (Op2Unset)
1919           // eqv(x, 0) = ~x
1920           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1921                                            MVT::i1, MachineNode->getOperand(0),
1922                                            MachineNode->getOperand(0));
1923         else if (Op1Not)
1924           // eqv(~x, y) = xor(x, y)
1925           ResNode = CurDAG->getMachineNode(PPC::CRXOR, SDLoc(MachineNode),
1926                                            MVT::i1, MachineNode->getOperand(0).
1927                                                       getOperand(0),
1928                                            MachineNode->getOperand(1));
1929         else if (Op2Not)
1930           // eqv(x, ~y) = xor(x, y)
1931           ResNode = CurDAG->getMachineNode(PPC::CRXOR, SDLoc(MachineNode),
1932                                            MVT::i1, MachineNode->getOperand(0),
1933                                            MachineNode->getOperand(1).
1934                                              getOperand(0));
1935         else if (AllUsersSelectZero(MachineNode))
1936           ResNode = CurDAG->getMachineNode(PPC::CRXOR, SDLoc(MachineNode),
1937                                            MVT::i1, MachineNode->getOperand(0),
1938                                            MachineNode->getOperand(1)),
1939           SelectSwap = true;
1940         break;
1941       case PPC::CRANDC:
1942         if (MachineNode->getOperand(0) == MachineNode->getOperand(1))
1943           // andc(x, x) = 0
1944           ResNode = CurDAG->getMachineNode(PPC::CRUNSET, SDLoc(MachineNode),
1945                                            MVT::i1);
1946         else if (Op1Set)
1947           // andc(1, y) = ~y
1948           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1949                                            MVT::i1, MachineNode->getOperand(1),
1950                                            MachineNode->getOperand(1));
1951         else if (Op1Unset || Op2Set)
1952           // andc(0, y) = andc(x, 1) = 0
1953           ResNode = CurDAG->getMachineNode(PPC::CRUNSET, SDLoc(MachineNode),
1954                                            MVT::i1);
1955         else if (Op2Unset)
1956           // andc(x, 0) = x
1957           ResNode = MachineNode->getOperand(0).getNode();
1958         else if (Op1Not)
1959           // andc(~x, y) = ~(x | y) = nor(x, y)
1960           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1961                                            MVT::i1, MachineNode->getOperand(0).
1962                                                       getOperand(0),
1963                                            MachineNode->getOperand(1));
1964         else if (Op2Not)
1965           // andc(x, ~y) = x & y
1966           ResNode = CurDAG->getMachineNode(PPC::CRAND, SDLoc(MachineNode),
1967                                            MVT::i1, MachineNode->getOperand(0),
1968                                            MachineNode->getOperand(1).
1969                                              getOperand(0));
1970         else if (AllUsersSelectZero(MachineNode))
1971           ResNode = CurDAG->getMachineNode(PPC::CRORC, SDLoc(MachineNode),
1972                                            MVT::i1, MachineNode->getOperand(1),
1973                                            MachineNode->getOperand(0)),
1974           SelectSwap = true;
1975         break;
1976       case PPC::CRORC:
1977         if (MachineNode->getOperand(0) == MachineNode->getOperand(1))
1978           // orc(x, x) = 1
1979           ResNode = CurDAG->getMachineNode(PPC::CRSET, SDLoc(MachineNode),
1980                                            MVT::i1);
1981         else if (Op1Set || Op2Unset)
1982           // orc(1, y) = orc(x, 0) = 1
1983           ResNode = CurDAG->getMachineNode(PPC::CRSET, SDLoc(MachineNode),
1984                                            MVT::i1);
1985         else if (Op2Set)
1986           // orc(x, 1) = x
1987           ResNode = MachineNode->getOperand(0).getNode();
1988         else if (Op1Unset)
1989           // orc(0, y) = ~y
1990           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1991                                            MVT::i1, MachineNode->getOperand(1),
1992                                            MachineNode->getOperand(1));
1993         else if (Op1Not)
1994           // orc(~x, y) = ~(x & y) = nand(x, y)
1995           ResNode = CurDAG->getMachineNode(PPC::CRNAND, SDLoc(MachineNode),
1996                                            MVT::i1, MachineNode->getOperand(0).
1997                                                       getOperand(0),
1998                                            MachineNode->getOperand(1));
1999         else if (Op2Not)
2000           // orc(x, ~y) = x | y
2001           ResNode = CurDAG->getMachineNode(PPC::CROR, SDLoc(MachineNode),
2002                                            MVT::i1, MachineNode->getOperand(0),
2003                                            MachineNode->getOperand(1).
2004                                              getOperand(0));
2005         else if (AllUsersSelectZero(MachineNode))
2006           ResNode = CurDAG->getMachineNode(PPC::CRANDC, SDLoc(MachineNode),
2007                                            MVT::i1, MachineNode->getOperand(1),
2008                                            MachineNode->getOperand(0)),
2009           SelectSwap = true;
2010         break;
2011       case PPC::SELECT_I4:
2012       case PPC::SELECT_I8:
2013       case PPC::SELECT_F4:
2014       case PPC::SELECT_F8:
2015       case PPC::SELECT_VRRC:
2016       case PPC::SELECT_VSFRC:
2017       case PPC::SELECT_VSRC:
2018         if (Op1Set)
2019           ResNode = MachineNode->getOperand(1).getNode();
2020         else if (Op1Unset)
2021           ResNode = MachineNode->getOperand(2).getNode();
2022         else if (Op1Not)
2023           ResNode = CurDAG->getMachineNode(MachineNode->getMachineOpcode(),
2024                                            SDLoc(MachineNode),
2025                                            MachineNode->getValueType(0),
2026                                            MachineNode->getOperand(0).
2027                                              getOperand(0),
2028                                            MachineNode->getOperand(2),
2029                                            MachineNode->getOperand(1));
2030         break;
2031       case PPC::BC:
2032       case PPC::BCn:
2033         if (Op1Not)
2034           ResNode = CurDAG->getMachineNode(Opcode == PPC::BC ? PPC::BCn :
2035                                                                PPC::BC,
2036                                            SDLoc(MachineNode),
2037                                            MVT::Other,
2038                                            MachineNode->getOperand(0).
2039                                              getOperand(0),
2040                                            MachineNode->getOperand(1),
2041                                            MachineNode->getOperand(2));
2042         // FIXME: Handle Op1Set, Op1Unset here too.
2043         break;
2044       }
2045
2046       // If we're inverting this node because it is used only by selects that
2047       // we'd like to swap, then swap the selects before the node replacement.
2048       if (SelectSwap)
2049         SwapAllSelectUsers(MachineNode);
2050
2051       if (ResNode != MachineNode) {
2052         DEBUG(dbgs() << "CR Peephole replacing:\nOld:    ");
2053         DEBUG(MachineNode->dump(CurDAG));
2054         DEBUG(dbgs() << "\nNew: ");
2055         DEBUG(ResNode->dump(CurDAG));
2056         DEBUG(dbgs() << "\n");
2057
2058         ReplaceUses(MachineNode, ResNode);
2059         IsModified = true;
2060       }
2061     }
2062     if (IsModified)
2063       CurDAG->RemoveDeadNodes();
2064   } while (IsModified);
2065 }
2066
2067 void PPCDAGToDAGISel::PeepholePPC64() {
2068   // These optimizations are currently supported only for 64-bit SVR4.
2069   if (PPCSubTarget->isDarwin() || !PPCSubTarget->isPPC64())
2070     return;
2071
2072   SelectionDAG::allnodes_iterator Position(CurDAG->getRoot().getNode());
2073   ++Position;
2074
2075   while (Position != CurDAG->allnodes_begin()) {
2076     SDNode *N = --Position;
2077     // Skip dead nodes and any non-machine opcodes.
2078     if (N->use_empty() || !N->isMachineOpcode())
2079       continue;
2080
2081     unsigned FirstOp;
2082     unsigned StorageOpcode = N->getMachineOpcode();
2083
2084     switch (StorageOpcode) {
2085     default: continue;
2086
2087     case PPC::LBZ:
2088     case PPC::LBZ8:
2089     case PPC::LD:
2090     case PPC::LFD:
2091     case PPC::LFS:
2092     case PPC::LHA:
2093     case PPC::LHA8:
2094     case PPC::LHZ:
2095     case PPC::LHZ8:
2096     case PPC::LWA:
2097     case PPC::LWZ:
2098     case PPC::LWZ8:
2099       FirstOp = 0;
2100       break;
2101
2102     case PPC::STB:
2103     case PPC::STB8:
2104     case PPC::STD:
2105     case PPC::STFD:
2106     case PPC::STFS:
2107     case PPC::STH:
2108     case PPC::STH8:
2109     case PPC::STW:
2110     case PPC::STW8:
2111       FirstOp = 1;
2112       break;
2113     }
2114
2115     // If this is a load or store with a zero offset, we may be able to
2116     // fold an add-immediate into the memory operation.
2117     if (!isa<ConstantSDNode>(N->getOperand(FirstOp)) ||
2118         N->getConstantOperandVal(FirstOp) != 0)
2119       continue;
2120
2121     SDValue Base = N->getOperand(FirstOp + 1);
2122     if (!Base.isMachineOpcode())
2123       continue;
2124
2125     unsigned Flags = 0;
2126     bool ReplaceFlags = true;
2127
2128     // When the feeding operation is an add-immediate of some sort,
2129     // determine whether we need to add relocation information to the
2130     // target flags on the immediate operand when we fold it into the
2131     // load instruction.
2132     //
2133     // For something like ADDItocL, the relocation information is
2134     // inferred from the opcode; when we process it in the AsmPrinter,
2135     // we add the necessary relocation there.  A load, though, can receive
2136     // relocation from various flavors of ADDIxxx, so we need to carry
2137     // the relocation information in the target flags.
2138     switch (Base.getMachineOpcode()) {
2139     default: continue;
2140
2141     case PPC::ADDI8:
2142     case PPC::ADDI:
2143       // In some cases (such as TLS) the relocation information
2144       // is already in place on the operand, so copying the operand
2145       // is sufficient.
2146       ReplaceFlags = false;
2147       // For these cases, the immediate may not be divisible by 4, in
2148       // which case the fold is illegal for DS-form instructions.  (The
2149       // other cases provide aligned addresses and are always safe.)
2150       if ((StorageOpcode == PPC::LWA ||
2151            StorageOpcode == PPC::LD  ||
2152            StorageOpcode == PPC::STD) &&
2153           (!isa<ConstantSDNode>(Base.getOperand(1)) ||
2154            Base.getConstantOperandVal(1) % 4 != 0))
2155         continue;
2156       break;
2157     case PPC::ADDIdtprelL:
2158       Flags = PPCII::MO_DTPREL_LO;
2159       break;
2160     case PPC::ADDItlsldL:
2161       Flags = PPCII::MO_TLSLD_LO;
2162       break;
2163     case PPC::ADDItocL:
2164       Flags = PPCII::MO_TOC_LO;
2165       break;
2166     }
2167
2168     // We found an opportunity.  Reverse the operands from the add
2169     // immediate and substitute them into the load or store.  If
2170     // needed, update the target flags for the immediate operand to
2171     // reflect the necessary relocation information.
2172     DEBUG(dbgs() << "Folding add-immediate into mem-op:\nBase:    ");
2173     DEBUG(Base->dump(CurDAG));
2174     DEBUG(dbgs() << "\nN: ");
2175     DEBUG(N->dump(CurDAG));
2176     DEBUG(dbgs() << "\n");
2177
2178     SDValue ImmOpnd = Base.getOperand(1);
2179
2180     // If the relocation information isn't already present on the
2181     // immediate operand, add it now.
2182     if (ReplaceFlags) {
2183       if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(ImmOpnd)) {
2184         SDLoc dl(GA);
2185         const GlobalValue *GV = GA->getGlobal();
2186         // We can't perform this optimization for data whose alignment
2187         // is insufficient for the instruction encoding.
2188         if (GV->getAlignment() < 4 &&
2189             (StorageOpcode == PPC::LD || StorageOpcode == PPC::STD ||
2190              StorageOpcode == PPC::LWA)) {
2191           DEBUG(dbgs() << "Rejected this candidate for alignment.\n\n");
2192           continue;
2193         }
2194         ImmOpnd = CurDAG->getTargetGlobalAddress(GV, dl, MVT::i64, 0, Flags);
2195       } else if (ConstantPoolSDNode *CP =
2196                  dyn_cast<ConstantPoolSDNode>(ImmOpnd)) {
2197         const Constant *C = CP->getConstVal();
2198         ImmOpnd = CurDAG->getTargetConstantPool(C, MVT::i64,
2199                                                 CP->getAlignment(),
2200                                                 0, Flags);
2201       }
2202     }
2203
2204     if (FirstOp == 1) // Store
2205       (void)CurDAG->UpdateNodeOperands(N, N->getOperand(0), ImmOpnd,
2206                                        Base.getOperand(0), N->getOperand(3));
2207     else // Load
2208       (void)CurDAG->UpdateNodeOperands(N, ImmOpnd, Base.getOperand(0),
2209                                        N->getOperand(2));
2210
2211     // The add-immediate may now be dead, in which case remove it.
2212     if (Base.getNode()->use_empty())
2213       CurDAG->RemoveDeadNode(Base.getNode());
2214   }
2215 }
2216
2217
2218 /// createPPCISelDag - This pass converts a legalized DAG into a
2219 /// PowerPC-specific DAG, ready for instruction scheduling.
2220 ///
2221 FunctionPass *llvm::createPPCISelDag(PPCTargetMachine &TM) {
2222   return new PPCDAGToDAGISel(TM);
2223 }
2224
2225 static void initializePassOnce(PassRegistry &Registry) {
2226   const char *Name = "PowerPC DAG->DAG Pattern Instruction Selection";
2227   PassInfo *PI = new PassInfo(Name, "ppc-codegen", &SelectionDAGISel::ID,
2228                               nullptr, false, false);
2229   Registry.registerPass(*PI, true);
2230 }
2231
2232 void llvm::initializePPCDAGToDAGISelPass(PassRegistry &Registry) {
2233   CALL_ONCE_INITIALIZATION(initializePassOnce);
2234 }
2235