lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "PPC.h"
  16 #include "PPCTargetMachine.h"
  17 #include "PPCISelLowering.h"
  18 #include "PPCHazardRecognizers.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/SSARegMap.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/SelectionDAGISel.h"
  24 #include "llvm/Target/TargetOptions.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/Constants.h"
  27 #include "llvm/GlobalValue.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/Support/Debug.h"
  30 #include "llvm/Support/MathExtras.h"
  31 #include <iostream>
  32 #include <set>
  33 using namespace llvm;
  34
  35 namespace {
  36   Statistic<> FrameOff("ppc-codegen", "Number of frame idx offsets collapsed");
  37
  38   //===--------------------------------------------------------------------===//
  39   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  40   /// instructions for SelectionDAG operations.
  41   ///
  42   class PPCDAGToDAGISel : public SelectionDAGISel {
  43     PPCTargetMachine &TM;
  44     PPCTargetLowering PPCLowering;
  45     unsigned GlobalBaseReg;
  46   public:
  47     PPCDAGToDAGISel(PPCTargetMachine &tm)
  48       : SelectionDAGISel(PPCLowering), TM(tm),
  49         PPCLowering(*TM.getTargetLowering()) {}
  50
  51     virtual bool runOnFunction(Function &Fn) {
  52       // Make sure we re-emit a set of the global base reg if necessary
  53       GlobalBaseReg = 0;
  54       SelectionDAGISel::runOnFunction(Fn);
  55
  56       InsertVRSaveCode(Fn);
  57       return true;
  58     }
  59
  60     /// getI32Imm - Return a target constant with the specified value, of type
  61     /// i32.
  62     inline SDOperand getI32Imm(unsigned Imm) {
  63       return CurDAG->getTargetConstant(Imm, MVT::i32);
  64     }
  65
  66     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  67     /// base register.  Return the virtual register that holds this value.
  68     SDOperand getGlobalBaseReg();
  69
  70     // Select - Convert the specified operand from a target-independent to a
  71     // target-specific node if it hasn't already been changed.
  72     void Select(SDOperand &Result, SDOperand Op);
  73
  74     SDNode *SelectBitfieldInsert(SDNode *N);
  75
  76     /// SelectCC - Select a comparison of the specified values with the
  77     /// specified condition code, returning the CR# of the expression.
  78     SDOperand SelectCC(SDOperand LHS, SDOperand RHS, ISD::CondCode CC);
  79
  80     /// SelectAddrImm - Returns true if the address N can be represented by
  81     /// a base register plus a signed 16-bit displacement [r+imm].
  82     bool SelectAddrImm(SDOperand N, SDOperand &Disp, SDOperand &Base);
  83
  84     /// SelectAddrIdx - Given the specified addressed, check to see if it can be
  85     /// represented as an indexed [r+r] operation.  Returns false if it can
  86     /// be represented by [r+imm], which are preferred.
  87     bool SelectAddrIdx(SDOperand N, SDOperand &Base, SDOperand &Index);
  88
  89     /// SelectAddrIdxOnly - Given the specified addressed, force it to be
  90     /// represented as an indexed [r+r] operation.
  91     bool SelectAddrIdxOnly(SDOperand N, SDOperand &Base, SDOperand &Index);
  92
  93     /// SelectAddrImmShift - Returns true if the address N can be represented by
  94     /// a base register plus a signed 14-bit displacement [r+imm*4].  Suitable
  95     /// for use by STD and friends.
  96     bool SelectAddrImmShift(SDOperand N, SDOperand &Disp, SDOperand &Base);
  97
  98     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
  99     /// inline asm expressions.
 100     virtual bool SelectInlineAsmMemoryOperand(const SDOperand &Op,
 101                                               char ConstraintCode,
 102                                               std::vector<SDOperand> &OutOps,
 103                                               SelectionDAG &DAG) {
 104       SDOperand Op0, Op1;
 105       switch (ConstraintCode) {
 106       default: return true;
 107       case 'm':   // memory
 108         if (!SelectAddrIdx(Op, Op0, Op1))
 109           SelectAddrImm(Op, Op0, Op1);
 110         break;
 111       case 'o':   // offsetable
 112         if (!SelectAddrImm(Op, Op0, Op1)) {
 113           Select(Op0, Op);     // r+0.
 114           Op1 = getI32Imm(0);
 115         }
 116         break;
 117       case 'v':   // not offsetable
 118         SelectAddrIdxOnly(Op, Op0, Op1);
 119         break;
 120       }
 121
 122       OutOps.push_back(Op0);
 123       OutOps.push_back(Op1);
 124       return false;
 125     }
 126
 127     SDOperand BuildSDIVSequence(SDNode *N);
 128     SDOperand BuildUDIVSequence(SDNode *N);
 129
 130     /// InstructionSelectBasicBlock - This callback is invoked by
 131     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 132     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
 133
 134     void InsertVRSaveCode(Function &Fn);
 135
 136     virtual const char *getPassName() const {
 137       return "PowerPC DAG->DAG Pattern Instruction Selection";
 138     }
 139
 140     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for this
 141     /// target when scheduling the DAG.
 142     virtual HazardRecognizer *CreateTargetHazardRecognizer() {
 143       // Should use subtarget info to pick the right hazard recognizer.  For
 144       // now, always return a PPC970 recognizer.
 145       const TargetInstrInfo *II = PPCLowering.getTargetMachine().getInstrInfo();
 146       assert(II && "No InstrInfo?");
 147       return new PPCHazardRecognizer970(*II);
 148     }
 149
 150 // Include the pieces autogenerated from the target description.
 151 #include "PPCGenDAGISel.inc"
 152
 153 private:
 154     SDOperand SelectSETCC(SDOperand Op);
 155     SDOperand SelectCALL(SDOperand Op);
 156   };
 157 }
 158
 159 /// InstructionSelectBasicBlock - This callback is invoked by
 160 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 161 void PPCDAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 162   DEBUG(BB->dump());
 163
 164   // The selection process is inherently a bottom-up recursive process (users
 165   // select their uses before themselves).  Given infinite stack space, we
 166   // could just start selecting on the root and traverse the whole graph.  In
 167   // practice however, this causes us to run out of stack space on large basic
 168   // blocks.  To avoid this problem, select the entry node, then all its uses,
 169   // iteratively instead of recursively.
 170   std::vector<SDOperand> Worklist;
 171   Worklist.push_back(DAG.getEntryNode());
 172
 173   // Note that we can do this in the PPC target (scanning forward across token
 174   // chain edges) because no nodes ever get folded across these edges.  On a
 175   // target like X86 which supports load/modify/store operations, this would
 176   // have to be more careful.
 177   while (!Worklist.empty()) {
 178     SDOperand Node = Worklist.back();
 179     Worklist.pop_back();
 180
 181     // Chose from the least deep of the top two nodes.
 182     if (!Worklist.empty() &&
 183         Worklist.back().Val->getNodeDepth() < Node.Val->getNodeDepth())
 184       std::swap(Worklist.back(), Node);
 185
 186     if ((Node.Val->getOpcode() >= ISD::BUILTIN_OP_END &&
 187          Node.Val->getOpcode() < PPCISD::FIRST_NUMBER) ||
 188         CodeGenMap.count(Node)) continue;
 189
 190     for (SDNode::use_iterator UI = Node.Val->use_begin(),
 191          E = Node.Val->use_end(); UI != E; ++UI) {
 192       // Scan the values.  If this use has a value that is a token chain, add it
 193       // to the worklist.
 194       SDNode *User = *UI;
 195       for (unsigned i = 0, e = User->getNumValues(); i != e; ++i)
 196         if (User->getValueType(i) == MVT::Other) {
 197           Worklist.push_back(SDOperand(User, i));
 198           break;
 199         }
 200     }
 201
 202     // Finally, legalize this node.
 203     SDOperand Dummy;
 204     Select(Dummy, Node);
 205   }
 206
 207   // Select target instructions for the DAG.
 208   DAG.setRoot(SelectRoot(DAG.getRoot()));
 209   CodeGenMap.clear();
 210   DAG.RemoveDeadNodes();
 211
 212   // Emit machine code to BB.
 213   ScheduleAndEmitDAG(DAG);
 214 }
 215
 216 /// InsertVRSaveCode - Once the entire function has been instruction selected,
 217 /// all virtual registers are created and all machine instructions are built,
 218 /// check to see if we need to save/restore VRSAVE.  If so, do it.
 219 void PPCDAGToDAGISel::InsertVRSaveCode(Function &F) {
 220   // Check to see if this function uses vector registers, which means we have to
 221   // save and restore the VRSAVE register and update it with the regs we use.
 222   //
 223   // In this case, there will be virtual registers of vector type type created
 224   // by the scheduler.  Detect them now.
 225   MachineFunction &Fn = MachineFunction::get(&F);
 226   SSARegMap *RegMap = Fn.getSSARegMap();
 227   bool HasVectorVReg = false;
 228   for (unsigned i = MRegisterInfo::FirstVirtualRegister,
 229        e = RegMap->getLastVirtReg()+1; i != e; ++i)
 230     if (RegMap->getRegClass(i) == &PPC::VRRCRegClass) {
 231       HasVectorVReg = true;
 232       break;
 233     }
 234   if (!HasVectorVReg) return;  // nothing to do.
 235
 236   // If we have a vector register, we want to emit code into the entry and exit
 237   // blocks to save and restore the VRSAVE register.  We do this here (instead
 238   // of marking all vector instructions as clobbering VRSAVE) for two reasons:
 239   //
 240   // 1. This (trivially) reduces the load on the register allocator, by not
 241   //    having to represent the live range of the VRSAVE register.
 242   // 2. This (more significantly) allows us to create a temporary virtual
 243   //    register to hold the saved VRSAVE value, allowing this temporary to be
 244   //    register allocated, instead of forcing it to be spilled to the stack.
 245
 246   // Create two vregs - one to hold the VRSAVE register that is live-in to the
 247   // function and one for the value after having bits or'd into it.
 248   unsigned InVRSAVE = RegMap->createVirtualRegister(&PPC::GPRCRegClass);
 249   unsigned UpdatedVRSAVE = RegMap->createVirtualRegister(&PPC::GPRCRegClass);
 250
 251   MachineBasicBlock &EntryBB = *Fn.begin();
 252   // Emit the following code into the entry block:
 253   // InVRSAVE = MFVRSAVE
 254   // UpdatedVRSAVE = UPDATE_VRSAVE InVRSAVE
 255   // MTVRSAVE UpdatedVRSAVE
 256   MachineBasicBlock::iterator IP = EntryBB.begin();  // Insert Point
 257   BuildMI(EntryBB, IP, PPC::MFVRSAVE, 0, InVRSAVE);
 258   BuildMI(EntryBB, IP, PPC::UPDATE_VRSAVE, 1, UpdatedVRSAVE).addReg(InVRSAVE);
 259   BuildMI(EntryBB, IP, PPC::MTVRSAVE, 1).addReg(UpdatedVRSAVE);
 260
 261   // Find all return blocks, outputting a restore in each epilog.
 262   const TargetInstrInfo &TII = *TM.getInstrInfo();
 263   for (MachineFunction::iterator BB = Fn.begin(), E = Fn.end(); BB != E; ++BB) {
 264     if (!BB->empty() && TII.isReturn(BB->back().getOpcode())) {
 265       IP = BB->end(); --IP;
 266
 267       // Skip over all terminator instructions, which are part of the return
 268       // sequence.
 269       MachineBasicBlock::iterator I2 = IP;
 270       while (I2 != BB->begin() && TII.isTerminatorInstr((--I2)->getOpcode()))
 271         IP = I2;
 272
 273       // Emit: MTVRSAVE InVRSave
 274       BuildMI(*BB, IP, PPC::MTVRSAVE, 1).addReg(InVRSAVE);
 275     }
 276   }
 277 }
 278
 279
 280 /// getGlobalBaseReg - Output the instructions required to put the
 281 /// base address to use for accessing globals into a register.
 282 ///
 283 SDOperand PPCDAGToDAGISel::getGlobalBaseReg() {
 284   if (!GlobalBaseReg) {
 285     // Insert the set of GlobalBaseReg into the first MBB of the function
 286     MachineBasicBlock &FirstMBB = BB->getParent()->front();
 287     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 288     SSARegMap *RegMap = BB->getParent()->getSSARegMap();
 289     // FIXME: when we get to LP64, we will need to create the appropriate
 290     // type of register here.
 291     GlobalBaseReg = RegMap->createVirtualRegister(PPC::GPRCRegisterClass);
 292     BuildMI(FirstMBB, MBBI, PPC::MovePCtoLR, 0, PPC::LR);
 293     BuildMI(FirstMBB, MBBI, PPC::MFLR, 1, GlobalBaseReg);
 294   }
 295   return CurDAG->getRegister(GlobalBaseReg, MVT::i32);
 296 }
 297
 298
 299 // isIntImmediate - This method tests to see if a constant operand.
 300 // If so Imm will receive the 32 bit value.
 301 static bool isIntImmediate(SDNode *N, unsigned& Imm) {
 302   if (N->getOpcode() == ISD::Constant) {
 303     Imm = cast<ConstantSDNode>(N)->getValue();
 304     return true;
 305   }
 306   return false;
 307 }
 308
 309 // isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s with
 310 // any number of 0s on either side.  The 1s are allowed to wrap from LSB to
 311 // MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.  0x0F0F0000 is
 312 // not, since all 1s are not contiguous.
 313 static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 314   if (isShiftedMask_32(Val)) {
 315     // look for the first non-zero bit
 316     MB = CountLeadingZeros_32(Val);
 317     // look for the first zero bit after the run of ones
 318     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 319     return true;
 320   } else {
 321     Val = ~Val; // invert mask
 322     if (isShiftedMask_32(Val)) {
 323       // effectively look for the first zero bit
 324       ME = CountLeadingZeros_32(Val) - 1;
 325       // effectively look for the first one bit after the run of zeros
 326       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 327       return true;
 328     }
 329   }
 330   // no run present
 331   return false;
 332 }
 333
 334 // isRotateAndMask - Returns true if Mask and Shift can be folded into a rotate
 335 // and mask opcode and mask operation.
 336 static bool isRotateAndMask(SDNode *N, unsigned Mask, bool IsShiftMask,
 337                             unsigned &SH, unsigned &MB, unsigned &ME) {
 338   // Don't even go down this path for i64, since different logic will be
 339   // necessary for rldicl/rldicr/rldimi.
 340   if (N->getValueType(0) != MVT::i32)
 341     return false;
 342
 343   unsigned Shift  = 32;
 344   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 345   unsigned Opcode = N->getOpcode();
 346   if (N->getNumOperands() != 2 ||
 347       !isIntImmediate(N->getOperand(1).Val, Shift) || (Shift > 31))
 348     return false;
 349
 350   if (Opcode == ISD::SHL) {
 351     // apply shift left to mask if it comes first
 352     if (IsShiftMask) Mask = Mask << Shift;
 353     // determine which bits are made indeterminant by shift
 354     Indeterminant = ~(0xFFFFFFFFu << Shift);
 355   } else if (Opcode == ISD::SRL) {
 356     // apply shift right to mask if it comes first
 357     if (IsShiftMask) Mask = Mask >> Shift;
 358     // determine which bits are made indeterminant by shift
 359     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 360     // adjust for the left rotate
 361     Shift = 32 - Shift;
 362   } else {
 363     return false;
 364   }
 365
 366   // if the mask doesn't intersect any Indeterminant bits
 367   if (Mask && !(Mask & Indeterminant)) {
 368     SH = Shift;
 369     // make sure the mask is still a mask (wrap arounds may not be)
 370     return isRunOfOnes(Mask, MB, ME);
 371   }
 372   return false;
 373 }
 374
 375 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 376 // opcode and that it has a immediate integer right operand.
 377 // If so Imm will receive the 32 bit value.
 378 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 379   return N->getOpcode() == Opc && isIntImmediate(N->getOperand(1).Val, Imm);
 380 }
 381
 382 // isIntImmediate - This method tests to see if a constant operand.
 383 // If so Imm will receive the 32 bit value.
 384 static bool isIntImmediate(SDOperand N, unsigned& Imm) {
 385   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 386     Imm = (unsigned)CN->getSignExtended();
 387     return true;
 388   }
 389   return false;
 390 }
 391
 392 /// SelectBitfieldInsert - turn an or of two masked values into
 393 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 394 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 395   unsigned TgtMask = 0xFFFFFFFF, InsMask = 0xFFFFFFFF, SH = 0;
 396   unsigned Value;
 397
 398   SDOperand Op0 = N->getOperand(0);
 399   SDOperand Op1 = N->getOperand(1);
 400
 401   unsigned Op0Opc = Op0.getOpcode();
 402   unsigned Op1Opc = Op1.getOpcode();
 403
 404   uint64_t LKZ, LKO, RKZ, RKO;
 405   TLI.ComputeMaskedBits(Op0, TgtMask, LKZ, LKO);
 406   TLI.ComputeMaskedBits(Op1, TgtMask, RKZ, RKO);
 407
 408   if ((LKZ | RKZ) == 0x00000000FFFFFFFFULL) {
 409     unsigned PInsMask = ~RKZ;
 410     unsigned PTgtMask = ~LKZ;
 411
 412     // If the LHS has a foldable shift, then swap it to the RHS so that we can
 413     // fold the shift into the insert.
 414     if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 415       if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 416           Op0.getOperand(0).getOpcode() == ISD::SRL) {
 417         if (Op1.getOperand(0).getOpcode() != ISD::SHL &&
 418             Op1.getOperand(0).getOpcode() != ISD::SRL) {
 419           std::swap(Op0, Op1);
 420           std::swap(Op0Opc, Op1Opc);
 421           std::swap(PInsMask, PTgtMask);
 422         }
 423       }
 424     }
 425
 426     unsigned MB, ME;
 427     if (isRunOfOnes(PInsMask, MB, ME)) {
 428       SDOperand Tmp1, Tmp2, Tmp3;
 429       bool DisjointMask = (PTgtMask ^ PInsMask) == 0xFFFFFFFF;
 430
 431       if ((Op1Opc == ISD::SHL || Op1Opc == ISD::SRL) &&
 432           isIntImmediate(Op1.getOperand(1), Value)) {
 433         Op1 = Op1.getOperand(0);
 434         SH  = (Op1Opc == ISD::SHL) ? Value : 32 - Value;
 435       }
 436       if (Op1Opc == ISD::AND) {
 437         unsigned SHOpc = Op1.getOperand(0).getOpcode();
 438         if ((SHOpc == ISD::SHL || SHOpc == ISD::SRL) &&
 439             isIntImmediate(Op1.getOperand(0).getOperand(1), Value)) {
 440           Op1 = Op1.getOperand(0).getOperand(0);
 441           SH  = (SHOpc == ISD::SHL) ? Value : 32 - Value;
 442         } else {
 443           Op1 = Op1.getOperand(0);
 444         }
 445       }
 446
 447       Tmp3 = (Op0Opc == ISD::AND && DisjointMask) ? Op0.getOperand(0) : Op0;
 448       Select(Tmp1, Tmp3);
 449       Select(Tmp2, Op1);
 450       return CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32, Tmp1, Tmp2,
 451                                    getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
 452     }
 453   }
 454   return 0;
 455 }
 456
 457 /// SelectAddrImm - Returns true if the address N can be represented by
 458 /// a base register plus a signed 16-bit displacement [r+imm].
 459 bool PPCDAGToDAGISel::SelectAddrImm(SDOperand N, SDOperand &Disp,
 460                                     SDOperand &Base) {
 461   // If this can be more profitably realized as r+r, fail.
 462   if (SelectAddrIdx(N, Disp, Base))
 463     return false;
 464
 465   if (N.getOpcode() == ISD::ADD) {
 466     unsigned imm = 0;
 467     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm)) {
 468       Disp = getI32Imm(imm & 0xFFFF);
 469       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 470         Base = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 471       } else {
 472         Base = N.getOperand(0);
 473       }
 474       return true; // [r+i]
 475     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 476       // Match LOAD (ADD (X, Lo(G))).
 477       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 478              && "Cannot handle constant offsets yet!");
 479       Disp = N.getOperand(1).getOperand(0);  // The global address.
 480       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 481              Disp.getOpcode() == ISD::TargetConstantPool ||
 482              Disp.getOpcode() == ISD::TargetJumpTable);
 483       Base = N.getOperand(0);
 484       return true;  // [&g+r]
 485     }
 486   } else if (N.getOpcode() == ISD::OR) {
 487     unsigned imm = 0;
 488     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm)) {
 489       // If this is an or of disjoint bitfields, we can codegen this as an add
 490       // (for better address arithmetic) if the LHS and RHS of the OR are
 491       // provably disjoint.
 492       uint64_t LHSKnownZero, LHSKnownOne;
 493       PPCLowering.ComputeMaskedBits(N.getOperand(0), ~0U,
 494                                     LHSKnownZero, LHSKnownOne);
 495       if ((LHSKnownZero|~imm) == ~0U) {
 496         // If all of the bits are known zero on the LHS or RHS, the add won't
 497         // carry.
 498         Base = N.getOperand(0);
 499         Disp = getI32Imm(imm & 0xFFFF);
 500         return true;
 501       }
 502     }
 503   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 504     // Loading from a constant address.
 505     int Addr = (int)CN->getValue();
 506
 507     // If this address fits entirely in a 16-bit sext immediate field, codegen
 508     // this as "d, 0"
 509     if (Addr == (short)Addr) {
 510       Disp = getI32Imm(Addr);
 511       Base = CurDAG->getRegister(PPC::R0, MVT::i32);
 512       return true;
 513     }
 514
 515     // Otherwise, break this down into an LIS + disp.
 516     Disp = getI32Imm((short)Addr);
 517     Base = CurDAG->getConstant(Addr - (signed short)Addr, MVT::i32);
 518     return true;
 519   }
 520
 521   Disp = getI32Imm(0);
 522   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 523     Base = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 524   else
 525     Base = N;
 526   return true;      // [r+0]
 527 }
 528
 529 /// SelectAddrIdx - Given the specified addressed, check to see if it can be
 530 /// represented as an indexed [r+r] operation.  Returns false if it can
 531 /// be represented by [r+imm], which are preferred.
 532 bool PPCDAGToDAGISel::SelectAddrIdx(SDOperand N, SDOperand &Base,
 533                                     SDOperand &Index) {
 534   unsigned imm = 0;
 535   if (N.getOpcode() == ISD::ADD) {
 536     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm))
 537       return false;    // r+i
 538     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 539       return false;    // r+i
 540
 541     Base = N.getOperand(0);
 542     Index = N.getOperand(1);
 543     return true;
 544   } else if (N.getOpcode() == ISD::OR) {
 545     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm))
 546       return false;    // r+i can fold it if we can.
 547
 548     // If this is an or of disjoint bitfields, we can codegen this as an add
 549     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 550     // disjoint.
 551     uint64_t LHSKnownZero, LHSKnownOne;
 552     uint64_t RHSKnownZero, RHSKnownOne;
 553     PPCLowering.ComputeMaskedBits(N.getOperand(0), ~0U,
 554                                   LHSKnownZero, LHSKnownOne);
 555
 556     if (LHSKnownZero) {
 557       PPCLowering.ComputeMaskedBits(N.getOperand(1), ~0U,
 558                                     RHSKnownZero, RHSKnownOne);
 559       // If all of the bits are known zero on the LHS or RHS, the add won't
 560       // carry.
 561       if ((LHSKnownZero | RHSKnownZero) == ~0U) {
 562         Base = N.getOperand(0);
 563         Index = N.getOperand(1);
 564         return true;
 565       }
 566     }
 567   }
 568
 569   return false;
 570 }
 571
 572 /// SelectAddrIdxOnly - Given the specified addressed, force it to be
 573 /// represented as an indexed [r+r] operation.
 574 bool PPCDAGToDAGISel::SelectAddrIdxOnly(SDOperand N, SDOperand &Base,
 575                                         SDOperand &Index) {
 576   // Check to see if we can easily represent this as an [r+r] address.  This
 577   // will fail if it thinks that the address is more profitably represented as
 578   // reg+imm, e.g. where imm = 0.
 579   if (SelectAddrIdx(N, Base, Index))
 580     return true;
 581
 582   // If the operand is an addition, always emit this as [r+r], since this is
 583   // better (for code size, and execution, as the memop does the add for free)
 584   // than emitting an explicit add.
 585   if (N.getOpcode() == ISD::ADD) {
 586     Base = N.getOperand(0);
 587     Index = N.getOperand(1);
 588     return true;
 589   }
 590
 591   // Otherwise, do it the hard way, using R0 as the base register.
 592   Base = CurDAG->getRegister(PPC::R0, MVT::i32);
 593   Index = N;
 594   return true;
 595 }
 596
 597 /// SelectAddrImmShift - Returns true if the address N can be represented by
 598 /// a base register plus a signed 14-bit displacement [r+imm*4].  Suitable
 599 /// for use by STD and friends.
 600 bool PPCDAGToDAGISel::SelectAddrImmShift(SDOperand N, SDOperand &Disp,
 601                                          SDOperand &Base) {
 602   // If this can be more profitably realized as r+r, fail.
 603   if (SelectAddrIdx(N, Disp, Base))
 604     return false;
 605
 606   if (N.getOpcode() == ISD::ADD) {
 607     unsigned imm = 0;
 608     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm) &&
 609         (imm & 3) == 0) {
 610       Disp = getI32Imm((imm & 0xFFFF) >> 2);
 611       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 612         Base = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 613       } else {
 614         Base = N.getOperand(0);
 615       }
 616       return true; // [r+i]
 617     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 618       // Match LOAD (ADD (X, Lo(G))).
 619       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 620              && "Cannot handle constant offsets yet!");
 621       Disp = N.getOperand(1).getOperand(0);  // The global address.
 622       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 623              Disp.getOpcode() == ISD::TargetConstantPool ||
 624              Disp.getOpcode() == ISD::TargetJumpTable);
 625       Base = N.getOperand(0);
 626       return true;  // [&g+r]
 627     }
 628   } else if (N.getOpcode() == ISD::OR) {
 629     unsigned imm = 0;
 630     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm) &&
 631         (imm & 3) == 0) {
 632       // If this is an or of disjoint bitfields, we can codegen this as an add
 633       // (for better address arithmetic) if the LHS and RHS of the OR are
 634       // provably disjoint.
 635       uint64_t LHSKnownZero, LHSKnownOne;
 636       PPCLowering.ComputeMaskedBits(N.getOperand(0), ~0U,
 637                                     LHSKnownZero, LHSKnownOne);
 638       if ((LHSKnownZero|~imm) == ~0U) {
 639         // If all of the bits are known zero on the LHS or RHS, the add won't
 640         // carry.
 641         Base = N.getOperand(0);
 642         Disp = getI32Imm((imm & 0xFFFF) >> 2);
 643         return true;
 644       }
 645     }
 646   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 647     // Loading from a constant address.
 648     int Addr = (int)CN->getValue();
 649     if ((Addr & 3) == 0) {
 650       // If this address fits entirely in a 16-bit sext immediate field, codegen
 651       // this as "d, 0"
 652       if (Addr == (short)Addr) {
 653         Disp = getI32Imm(Addr >> 2);
 654         Base = CurDAG->getRegister(PPC::R0, MVT::i32);
 655         return true;
 656       }
 657
 658       // Otherwise, break this down into an LIS + disp.
 659       Disp = getI32Imm((short)Addr >> 2);
 660       Base = CurDAG->getConstant(Addr - (signed short)Addr, MVT::i32);
 661       return true;
 662     }
 663   }
 664
 665   Disp = getI32Imm(0);
 666   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 667     Base = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 668   else
 669     Base = N;
 670   return true;      // [r+0]
 671 }
 672
 673
 674 /// SelectCC - Select a comparison of the specified values with the specified
 675 /// condition code, returning the CR# of the expression.
 676 SDOperand PPCDAGToDAGISel::SelectCC(SDOperand LHS, SDOperand RHS,
 677                                     ISD::CondCode CC) {
 678   // Always select the LHS.
 679   Select(LHS, LHS);
 680
 681   // Use U to determine whether the SETCC immediate range is signed or not.
 682   if (MVT::isInteger(LHS.getValueType())) {
 683     bool U = ISD::isUnsignedIntSetCC(CC);
 684     unsigned Imm;
 685     if (isIntImmediate(RHS, Imm) &&
 686         ((U && isUInt16(Imm)) || (!U && isInt16(Imm))))
 687       return SDOperand(CurDAG->getTargetNode(U ? PPC::CMPLWI : PPC::CMPWI,
 688                                     MVT::i32, LHS, getI32Imm(Imm & 0xFFFF)), 0);
 689     Select(RHS, RHS);
 690     return SDOperand(CurDAG->getTargetNode(U ? PPC::CMPLW : PPC::CMPW, MVT::i32,
 691                                            LHS, RHS), 0);
 692   } else if (LHS.getValueType() == MVT::f32) {
 693     Select(RHS, RHS);
 694     return SDOperand(CurDAG->getTargetNode(PPC::FCMPUS, MVT::i32, LHS, RHS), 0);
 695   } else {
 696     Select(RHS, RHS);
 697     return SDOperand(CurDAG->getTargetNode(PPC::FCMPUD, MVT::i32, LHS, RHS), 0);
 698   }
 699 }
 700
 701 /// getBCCForSetCC - Returns the PowerPC condition branch mnemonic corresponding
 702 /// to Condition.
 703 static unsigned getBCCForSetCC(ISD::CondCode CC) {
 704   switch (CC) {
 705   default: assert(0 && "Unknown condition!"); abort();
 706   case ISD::SETOEQ:    // FIXME: This is incorrect see PR642.
 707   case ISD::SETEQ:  return PPC::BEQ;
 708   case ISD::SETONE:    // FIXME: This is incorrect see PR642.
 709   case ISD::SETNE:  return PPC::BNE;
 710   case ISD::SETOLT:    // FIXME: This is incorrect see PR642.
 711   case ISD::SETULT:
 712   case ISD::SETLT:  return PPC::BLT;
 713   case ISD::SETOLE:    // FIXME: This is incorrect see PR642.
 714   case ISD::SETULE:
 715   case ISD::SETLE:  return PPC::BLE;
 716   case ISD::SETOGT:    // FIXME: This is incorrect see PR642.
 717   case ISD::SETUGT:
 718   case ISD::SETGT:  return PPC::BGT;
 719   case ISD::SETOGE:    // FIXME: This is incorrect see PR642.
 720   case ISD::SETUGE:
 721   case ISD::SETGE:  return PPC::BGE;
 722
 723   case ISD::SETO:   return PPC::BUN;
 724   case ISD::SETUO:  return PPC::BNU;
 725   }
 726   return 0;
 727 }
 728
 729 /// getCRIdxForSetCC - Return the index of the condition register field
 730 /// associated with the SetCC condition, and whether or not the field is
 731 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 732 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool& Inv) {
 733   switch (CC) {
 734   default: assert(0 && "Unknown condition!"); abort();
 735   case ISD::SETOLT:  // FIXME: This is incorrect see PR642.
 736   case ISD::SETULT:
 737   case ISD::SETLT:  Inv = false;  return 0;
 738   case ISD::SETOGE:  // FIXME: This is incorrect see PR642.
 739   case ISD::SETUGE:
 740   case ISD::SETGE:  Inv = true;   return 0;
 741   case ISD::SETOGT:  // FIXME: This is incorrect see PR642.
 742   case ISD::SETUGT:
 743   case ISD::SETGT:  Inv = false;  return 1;
 744   case ISD::SETOLE:  // FIXME: This is incorrect see PR642.
 745   case ISD::SETULE:
 746   case ISD::SETLE:  Inv = true;   return 1;
 747   case ISD::SETOEQ:  // FIXME: This is incorrect see PR642.
 748   case ISD::SETEQ:  Inv = false;  return 2;
 749   case ISD::SETONE:  // FIXME: This is incorrect see PR642.
 750   case ISD::SETNE:  Inv = true;   return 2;
 751   case ISD::SETO:   Inv = true;   return 3;
 752   case ISD::SETUO:  Inv = false;  return 3;
 753   }
 754   return 0;
 755 }
 756
 757 SDOperand PPCDAGToDAGISel::SelectSETCC(SDOperand Op) {
 758   SDNode *N = Op.Val;
 759   unsigned Imm;
 760   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 761   if (isIntImmediate(N->getOperand(1), Imm)) {
 762     // We can codegen setcc op, imm very efficiently compared to a brcond.
 763     // Check for those cases here.
 764     // setcc op, 0
 765     if (Imm == 0) {
 766       SDOperand Op;
 767       Select(Op, N->getOperand(0));
 768       switch (CC) {
 769       default: break;
 770       case ISD::SETEQ:
 771         Op = SDOperand(CurDAG->getTargetNode(PPC::CNTLZW, MVT::i32, Op), 0);
 772         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(27),
 773                                     getI32Imm(5), getI32Imm(31));
 774       case ISD::SETNE: {
 775         SDOperand AD =
 776           SDOperand(CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 777                                           Op, getI32Imm(~0U)), 0);
 778         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 779                                     AD.getValue(1));
 780       }
 781       case ISD::SETLT:
 782         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(1),
 783                                     getI32Imm(31), getI32Imm(31));
 784       case ISD::SETGT: {
 785         SDOperand T =
 786           SDOperand(CurDAG->getTargetNode(PPC::NEG, MVT::i32, Op), 0);
 787         T = SDOperand(CurDAG->getTargetNode(PPC::ANDC, MVT::i32, T, Op), 0);
 788         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, T, getI32Imm(1),
 789                                     getI32Imm(31), getI32Imm(31));
 790       }
 791       }
 792     } else if (Imm == ~0U) {        // setcc op, -1
 793       SDOperand Op;
 794       Select(Op, N->getOperand(0));
 795       switch (CC) {
 796       default: break;
 797       case ISD::SETEQ:
 798         Op = SDOperand(CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 799                                              Op, getI32Imm(1)), 0);
 800         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 801                               SDOperand(CurDAG->getTargetNode(PPC::LI, MVT::i32,
 802                                                               getI32Imm(0)), 0),
 803                                     Op.getValue(1));
 804       case ISD::SETNE: {
 805         Op = SDOperand(CurDAG->getTargetNode(PPC::NOR, MVT::i32, Op, Op), 0);
 806         SDNode *AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 807                                            Op, getI32Imm(~0U));
 808         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, SDOperand(AD, 0), Op,
 809                                     SDOperand(AD, 1));
 810       }
 811       case ISD::SETLT: {
 812         SDOperand AD = SDOperand(CurDAG->getTargetNode(PPC::ADDI, MVT::i32, Op,
 813                                                        getI32Imm(1)), 0);
 814         SDOperand AN = SDOperand(CurDAG->getTargetNode(PPC::AND, MVT::i32, AD,
 815                                                        Op), 0);
 816         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, AN, getI32Imm(1),
 817                                     getI32Imm(31), getI32Imm(31));
 818       }
 819       case ISD::SETGT:
 820         Op = SDOperand(CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Op,
 821                                              getI32Imm(1), getI32Imm(31),
 822                                              getI32Imm(31)), 0);
 823         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op, getI32Imm(1));
 824       }
 825     }
 826   }
 827
 828   bool Inv;
 829   unsigned Idx = getCRIdxForSetCC(CC, Inv);
 830   SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
 831   SDOperand IntCR;
 832
 833   // Force the ccreg into CR7.
 834   SDOperand CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 835
 836   SDOperand InFlag(0, 0);  // Null incoming flag value.
 837   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), CR7Reg, CCReg,
 838                                InFlag).getValue(1);
 839
 840   if (TLI.getTargetMachine().getSubtarget<PPCSubtarget>().isGigaProcessor())
 841     IntCR = SDOperand(CurDAG->getTargetNode(PPC::MFOCRF, MVT::i32, CR7Reg,
 842                                             CCReg), 0);
 843   else
 844     IntCR = SDOperand(CurDAG->getTargetNode(PPC::MFCR, MVT::i32, CCReg), 0);
 845
 846   if (!Inv) {
 847     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, IntCR,
 848                                 getI32Imm((32-(3-Idx)) & 31),
 849                                 getI32Imm(31), getI32Imm(31));
 850   } else {
 851     SDOperand Tmp =
 852       SDOperand(CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, IntCR,
 853                                       getI32Imm((32-(3-Idx)) & 31),
 854                                       getI32Imm(31),getI32Imm(31)), 0);
 855     return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 856   }
 857 }
 858
 859 /// isCallCompatibleAddress - Return true if the specified 32-bit value is
 860 /// representable in the immediate field of a Bx instruction.
 861 static bool isCallCompatibleAddress(ConstantSDNode *C) {
 862   int Addr = C->getValue();
 863   if (Addr & 3) return false;  // Low 2 bits are implicitly zero.
 864   return (Addr << 6 >> 6) == Addr;  // Top 6 bits have to be sext of immediate.
 865 }
 866
 867 SDOperand PPCDAGToDAGISel::SelectCALL(SDOperand Op) {
 868   SDNode *N = Op.Val;
 869   SDOperand Chain;
 870   Select(Chain, N->getOperand(0));
 871
 872   unsigned CallOpcode;
 873   std::vector<SDOperand> CallOperands;
 874
 875   if (GlobalAddressSDNode *GASD =
 876       dyn_cast<GlobalAddressSDNode>(N->getOperand(1))) {
 877     CallOpcode = PPC::BL;
 878     CallOperands.push_back(N->getOperand(1));
 879   } else if (ExternalSymbolSDNode *ESSDN =
 880              dyn_cast<ExternalSymbolSDNode>(N->getOperand(1))) {
 881     CallOpcode = PPC::BL;
 882     CallOperands.push_back(N->getOperand(1));
 883   } else if (isa<ConstantSDNode>(N->getOperand(1)) &&
 884              isCallCompatibleAddress(cast<ConstantSDNode>(N->getOperand(1)))) {
 885     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(1));
 886     CallOpcode = PPC::BLA;
 887     CallOperands.push_back(getI32Imm((int)C->getValue() >> 2));
 888   } else {
 889     // Copy the callee address into the CTR register.
 890     SDOperand Callee;
 891     Select(Callee, N->getOperand(1));
 892     Chain = SDOperand(CurDAG->getTargetNode(PPC::MTCTR, MVT::Other, Callee,
 893                                             Chain), 0);
 894
 895     // Copy the callee address into R12 on darwin.
 896     SDOperand R12 = CurDAG->getRegister(PPC::R12, MVT::i32);
 897     Chain = CurDAG->getNode(ISD::CopyToReg, MVT::Other, Chain, R12, Callee);
 898
 899     CallOperands.push_back(R12);
 900     CallOpcode = PPC::BCTRL;
 901   }
 902
 903   unsigned GPR_idx = 0, FPR_idx = 0;
 904   static const unsigned GPR[] = {
 905     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
 906     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
 907   };
 908   static const unsigned FPR[] = {
 909     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
 910     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
 911   };
 912
 913   SDOperand InFlag;  // Null incoming flag value.
 914
 915   for (unsigned i = 2, e = N->getNumOperands(); i != e; ++i) {
 916     unsigned DestReg = 0;
 917     MVT::ValueType RegTy = N->getOperand(i).getValueType();
 918     if (RegTy == MVT::i32) {
 919       assert(GPR_idx < 8 && "Too many int args");
 920       DestReg = GPR[GPR_idx++];
 921     } else {
 922       assert(MVT::isFloatingPoint(N->getOperand(i).getValueType()) &&
 923              "Unpromoted integer arg?");
 924       assert(FPR_idx < 13 && "Too many fp args");
 925       DestReg = FPR[FPR_idx++];
 926     }
 927
 928     if (N->getOperand(i).getOpcode() != ISD::UNDEF) {
 929       SDOperand Val;
 930       Select(Val, N->getOperand(i));
 931       Chain = CurDAG->getCopyToReg(Chain, DestReg, Val, InFlag);
 932       InFlag = Chain.getValue(1);
 933       CallOperands.push_back(CurDAG->getRegister(DestReg, RegTy));
 934     }
 935   }
 936
 937   // Finally, once everything is in registers to pass to the call, emit the
 938   // call itself.
 939   if (InFlag.Val)
 940     CallOperands.push_back(InFlag);   // Strong dep on register copies.
 941   else
 942     CallOperands.push_back(Chain);    // Weak dep on whatever occurs before
 943   Chain = SDOperand(CurDAG->getTargetNode(CallOpcode, MVT::Other, MVT::Flag,
 944                                           CallOperands), 0);
 945
 946   std::vector<SDOperand> CallResults;
 947
 948   // If the call has results, copy the values out of the ret val registers.
 949   switch (N->getValueType(0)) {
 950     default: assert(0 && "Unexpected ret value!");
 951     case MVT::Other: break;
 952     case MVT::i32:
 953       if (N->getValueType(1) == MVT::i32) {
 954         Chain = CurDAG->getCopyFromReg(Chain, PPC::R4, MVT::i32,
 955                                        Chain.getValue(1)).getValue(1);
 956         CallResults.push_back(Chain.getValue(0));
 957         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
 958                                        Chain.getValue(2)).getValue(1);
 959         CallResults.push_back(Chain.getValue(0));
 960       } else {
 961         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
 962                                        Chain.getValue(1)).getValue(1);
 963         CallResults.push_back(Chain.getValue(0));
 964       }
 965       break;
 966     case MVT::f32:
 967     case MVT::f64:
 968       Chain = CurDAG->getCopyFromReg(Chain, PPC::F1, N->getValueType(0),
 969                                      Chain.getValue(1)).getValue(1);
 970       CallResults.push_back(Chain.getValue(0));
 971       break;
 972   }
 973
 974   CallResults.push_back(Chain);
 975   for (unsigned i = 0, e = CallResults.size(); i != e; ++i)
 976     CodeGenMap[Op.getValue(i)] = CallResults[i];
 977   return CallResults[Op.ResNo];
 978 }
 979
 980 // Select - Convert the specified operand from a target-independent to a
 981 // target-specific node if it hasn't already been changed.
 982 void PPCDAGToDAGISel::Select(SDOperand &Result, SDOperand Op) {
 983   SDNode *N = Op.Val;
 984   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
 985       N->getOpcode() < PPCISD::FIRST_NUMBER) {
 986     Result = Op;
 987     return;   // Already selected.
 988   }
 989
 990   // If this has already been converted, use it.
 991   std::map<SDOperand, SDOperand>::iterator CGMI = CodeGenMap.find(Op);
 992   if (CGMI != CodeGenMap.end()) {
 993     Result = CGMI->second;
 994     return;
 995   }
 996
 997   switch (N->getOpcode()) {
 998   default: break;
 999   case ISD::SETCC:
1000     Result = SelectSETCC(Op);
1001     return;
1002   case PPCISD::CALL:
1003     Result = SelectCALL(Op);
1004     return;
1005   case PPCISD::GlobalBaseReg:
1006     Result = getGlobalBaseReg();
1007     return;
1008
1009   case ISD::FrameIndex: {
1010     int FI = cast<FrameIndexSDNode>(N)->getIndex();
1011     if (N->hasOneUse()) {
1012       Result = CurDAG->SelectNodeTo(N, PPC::ADDI, MVT::i32,
1013                                     CurDAG->getTargetFrameIndex(FI, MVT::i32),
1014                                     getI32Imm(0));
1015       return;
1016     }
1017     Result = CodeGenMap[Op] =
1018       SDOperand(CurDAG->getTargetNode(PPC::ADDI, MVT::i32,
1019                                       CurDAG->getTargetFrameIndex(FI, MVT::i32),
1020                                       getI32Imm(0)), 0);
1021     return;
1022   }
1023
1024   case PPCISD::MFCR: {
1025     SDOperand InFlag;
1026     Select(InFlag, N->getOperand(1));
1027     // Use MFOCRF if supported.
1028     if (TLI.getTargetMachine().getSubtarget<PPCSubtarget>().isGigaProcessor())
1029       Result = SDOperand(CurDAG->getTargetNode(PPC::MFOCRF, MVT::i32,
1030                                                N->getOperand(0), InFlag), 0);
1031     else
1032       Result = SDOperand(CurDAG->getTargetNode(PPC::MFCR, MVT::i32, InFlag), 0);
1033     CodeGenMap[Op] = Result;
1034     return;
1035   }
1036
1037   case ISD::SDIV: {
1038     // FIXME: since this depends on the setting of the carry flag from the srawi
1039     //        we should really be making notes about that for the scheduler.
1040     // FIXME: It sure would be nice if we could cheaply recognize the
1041     //        srl/add/sra pattern the dag combiner will generate for this as
1042     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
1043     unsigned Imm;
1044     if (isIntImmediate(N->getOperand(1), Imm)) {
1045       SDOperand N0;
1046       Select(N0, N->getOperand(0));
1047       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
1048         SDNode *Op =
1049           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
1050                                 N0, getI32Imm(Log2_32(Imm)));
1051         Result = CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
1052                                       SDOperand(Op, 0), SDOperand(Op, 1));
1053       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
1054         SDNode *Op =
1055           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
1056                                 N0, getI32Imm(Log2_32(-Imm)));
1057         SDOperand PT =
1058           SDOperand(CurDAG->getTargetNode(PPC::ADDZE, MVT::i32,
1059                                           SDOperand(Op, 0), SDOperand(Op, 1)),
1060                     0);
1061         Result = CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
1062       }
1063       return;
1064     }
1065
1066     // Other cases are autogenerated.
1067     break;
1068   }
1069   case ISD::AND: {
1070     unsigned Imm, Imm2;
1071     // If this is an and of a value rotated between 0 and 31 bits and then and'd
1072     // with a mask, emit rlwinm
1073     if (isIntImmediate(N->getOperand(1), Imm) && (isShiftedMask_32(Imm) ||
1074                                                   isShiftedMask_32(~Imm))) {
1075       SDOperand Val;
1076       unsigned SH, MB, ME;
1077       if (isRotateAndMask(N->getOperand(0).Val, Imm, false, SH, MB, ME)) {
1078         Select(Val, N->getOperand(0).getOperand(0));
1079       } else if (Imm == 0) {
1080         // AND X, 0 -> 0, not "rlwinm 32".
1081         Select(Result, N->getOperand(1));
1082         return ;
1083       } else {
1084         Select(Val, N->getOperand(0));
1085         isRunOfOnes(Imm, MB, ME);
1086         SH = 0;
1087       }
1088       Result = CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Val,
1089                                     getI32Imm(SH), getI32Imm(MB),
1090                                     getI32Imm(ME));
1091       return;
1092     }
1093     // ISD::OR doesn't get all the bitfield insertion fun.
1094     // (and (or x, c1), c2) where isRunOfOnes(~(c1^c2)) is a bitfield insert
1095     if (isIntImmediate(N->getOperand(1), Imm) &&
1096         N->getOperand(0).getOpcode() == ISD::OR &&
1097         isIntImmediate(N->getOperand(0).getOperand(1), Imm2)) {
1098       unsigned MB, ME;
1099       Imm = ~(Imm^Imm2);
1100       if (isRunOfOnes(Imm, MB, ME)) {
1101         SDOperand Tmp1, Tmp2;
1102         Select(Tmp1, N->getOperand(0).getOperand(0));
1103         Select(Tmp2, N->getOperand(0).getOperand(1));
1104         Result = SDOperand(CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32,
1105                                                  Tmp1, Tmp2,
1106                                                  getI32Imm(0), getI32Imm(MB),
1107                                                  getI32Imm(ME)), 0);
1108         return;
1109       }
1110     }
1111
1112     // Other cases are autogenerated.
1113     break;
1114   }
1115   case ISD::OR:
1116     if (SDNode *I = SelectBitfieldInsert(N)) {
1117       Result = CodeGenMap[Op] = SDOperand(I, 0);
1118       return;
1119     }
1120
1121     // Other cases are autogenerated.
1122     break;
1123   case ISD::SHL: {
1124     unsigned Imm, SH, MB, ME;
1125     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
1126         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1127       SDOperand Val;
1128       Select(Val, N->getOperand(0).getOperand(0));
1129       Result = CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
1130                                     Val, getI32Imm(SH), getI32Imm(MB),
1131                                     getI32Imm(ME));
1132       return;
1133     }
1134
1135     // Other cases are autogenerated.
1136     break;
1137   }
1138   case ISD::SRL: {
1139     unsigned Imm, SH, MB, ME;
1140     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
1141         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1142       SDOperand Val;
1143       Select(Val, N->getOperand(0).getOperand(0));
1144       Result = CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
1145                                     Val, getI32Imm(SH & 0x1F), getI32Imm(MB),
1146                                     getI32Imm(ME));
1147       return;
1148     }
1149
1150     // Other cases are autogenerated.
1151     break;
1152   }
1153   case ISD::SELECT_CC: {
1154     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1155
1156     // handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1157     if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1158       if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1159         if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1160           if (N1C->isNullValue() && N3C->isNullValue() &&
1161               N2C->getValue() == 1ULL && CC == ISD::SETNE) {
1162             SDOperand LHS;
1163             Select(LHS, N->getOperand(0));
1164             SDNode *Tmp =
1165               CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
1166                                     LHS, getI32Imm(~0U));
1167             Result = CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32,
1168                                           SDOperand(Tmp, 0), LHS,
1169                                           SDOperand(Tmp, 1));
1170             return;
1171           }
1172
1173     SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
1174     unsigned BROpc = getBCCForSetCC(CC);
1175
1176     bool isFP = MVT::isFloatingPoint(N->getValueType(0));
1177     unsigned SelectCCOp;
1178     if (MVT::isInteger(N->getValueType(0)))
1179       SelectCCOp = PPC::SELECT_CC_Int;
1180     else if (N->getValueType(0) == MVT::f32)
1181       SelectCCOp = PPC::SELECT_CC_F4;
1182     else if (N->getValueType(0) == MVT::f64)
1183       SelectCCOp = PPC::SELECT_CC_F8;
1184     else
1185       SelectCCOp = PPC::SELECT_CC_VRRC;
1186
1187     SDOperand N2, N3;
1188     Select(N2, N->getOperand(2));
1189     Select(N3, N->getOperand(3));
1190     Result = CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), CCReg,
1191                                   N2, N3, getI32Imm(BROpc));
1192     return;
1193   }
1194   case ISD::BR_CC: {
1195     SDOperand Chain;
1196     Select(Chain, N->getOperand(0));
1197     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1198     SDOperand CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC);
1199     Result = CurDAG->SelectNodeTo(N, PPC::COND_BRANCH, MVT::Other,
1200                                   CondCode, getI32Imm(getBCCForSetCC(CC)),
1201                                   N->getOperand(4), Chain);
1202     return;
1203   }
1204   case ISD::BRIND: {
1205     SDOperand Chain, Target;
1206     Select(Chain, N->getOperand(0));
1207     Select(Target,N->getOperand(1));
1208     Chain = SDOperand(CurDAG->getTargetNode(PPC::MTCTR, MVT::Other, Target,
1209                                             Chain), 0);
1210     Result = CurDAG->SelectNodeTo(N, PPC::BCTR, MVT::Other, Chain);
1211     return;
1212   }
1213   }
1214
1215   SelectCode(Result, Op);
1216 }
1217
1218
1219 /// createPPCISelDag - This pass converts a legalized DAG into a
1220 /// PowerPC-specific DAG, ready for instruction scheduling.
1221 ///
1222 FunctionPass *llvm::createPPCISelDag(PPCTargetMachine &TM) {
1223   return new PPCDAGToDAGISel(TM);
1224 }
1225