lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPC32ISelDAGToDAG.cpp - PPC32 pattern matching inst selector ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for 32 bit PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "PowerPC.h"
  16 #include "PPC32TargetMachine.h"
  17 #include "PPC32ISelLowering.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/SSARegMap.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/CodeGen/SelectionDAGISel.h"
  23 #include "llvm/Target/TargetOptions.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/Constants.h"
  26 #include "llvm/GlobalValue.h"
  27 #include "llvm/Support/Debug.h"
  28 #include "llvm/Support/MathExtras.h"
  29 using namespace llvm;
  30
  31 namespace {
  32   Statistic<> FusedFP ("ppc-codegen", "Number of fused fp operations");
  33   Statistic<> FrameOff("ppc-codegen", "Number of frame idx offsets collapsed");
  34
  35   //===--------------------------------------------------------------------===//
  36   /// PPC32DAGToDAGISel - PPC32 specific code to select PPC32 machine
  37   /// instructions for SelectionDAG operations.
  38   ///
  39   class PPC32DAGToDAGISel : public SelectionDAGISel {
  40     PPC32TargetLowering PPC32Lowering;
  41     unsigned GlobalBaseReg;
  42   public:
  43     PPC32DAGToDAGISel(TargetMachine &TM)
  44       : SelectionDAGISel(PPC32Lowering), PPC32Lowering(TM) {}
  45
  46     virtual bool runOnFunction(Function &Fn) {
  47       // Make sure we re-emit a set of the global base reg if necessary
  48       GlobalBaseReg = 0;
  49       return SelectionDAGISel::runOnFunction(Fn);
  50     }
  51
  52     /// getI32Imm - Return a target constant with the specified value, of type
  53     /// i32.
  54     inline SDOperand getI32Imm(unsigned Imm) {
  55       return CurDAG->getTargetConstant(Imm, MVT::i32);
  56     }
  57
  58     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  59     /// base register.  Return the virtual register that holds this value.
  60     SDOperand getGlobalBaseReg();
  61
  62     // Select - Convert the specified operand from a target-independent to a
  63     // target-specific node if it hasn't already been changed.
  64     SDOperand Select(SDOperand Op);
  65
  66     SDNode *SelectIntImmediateExpr(SDOperand LHS, SDOperand RHS,
  67                                    unsigned OCHi, unsigned OCLo,
  68                                    bool IsArithmetic = false,
  69                                    bool Negate = false);
  70     SDNode *SelectBitfieldInsert(SDNode *N);
  71
  72     /// SelectCC - Select a comparison of the specified values with the
  73     /// specified condition code, returning the CR# of the expression.
  74     SDOperand SelectCC(SDOperand LHS, SDOperand RHS, ISD::CondCode CC);
  75
  76     /// SelectAddr - Given the specified address, return the two operands for a
  77     /// load/store instruction, and return true if it should be an indexed [r+r]
  78     /// operation.
  79     bool SelectAddr(SDOperand Addr, SDOperand &Op1, SDOperand &Op2);
  80
  81     SDOperand BuildSDIVSequence(SDNode *N);
  82     SDOperand BuildUDIVSequence(SDNode *N);
  83
  84     /// InstructionSelectBasicBlock - This callback is invoked by
  85     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
  86     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG) {
  87       DEBUG(BB->dump());
  88       // Select target instructions for the DAG.
  89       DAG.setRoot(Select(DAG.getRoot()));
  90       CodeGenMap.clear();
  91       DAG.RemoveDeadNodes();
  92
  93       // Emit machine code to BB.
  94       ScheduleAndEmitDAG(DAG);
  95     }
  96
  97     virtual const char *getPassName() const {
  98       return "PowerPC DAG->DAG Pattern Instruction Selection";
  99     }
 100
 101 // Include the pieces autogenerated from the target description.
 102 #include "PPC32GenDAGISel.inc"
 103   };
 104 }
 105
 106
 107 /// getGlobalBaseReg - Output the instructions required to put the
 108 /// base address to use for accessing globals into a register.
 109 ///
 110 SDOperand PPC32DAGToDAGISel::getGlobalBaseReg() {
 111   if (!GlobalBaseReg) {
 112     // Insert the set of GlobalBaseReg into the first MBB of the function
 113     MachineBasicBlock &FirstMBB = BB->getParent()->front();
 114     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 115     SSARegMap *RegMap = BB->getParent()->getSSARegMap();
 116     GlobalBaseReg = RegMap->createVirtualRegister(PPC32::GPRCRegisterClass);
 117     BuildMI(FirstMBB, MBBI, PPC::MovePCtoLR, 0, PPC::LR);
 118     BuildMI(FirstMBB, MBBI, PPC::MFLR, 1, GlobalBaseReg);
 119   }
 120   return CurDAG->getRegister(GlobalBaseReg, MVT::i32);
 121 }
 122
 123
 124 // isIntImmediate - This method tests to see if a constant operand.
 125 // If so Imm will receive the 32 bit value.
 126 static bool isIntImmediate(SDNode *N, unsigned& Imm) {
 127   if (N->getOpcode() == ISD::Constant) {
 128     Imm = cast<ConstantSDNode>(N)->getValue();
 129     return true;
 130   }
 131   return false;
 132 }
 133
 134 // isOprShiftImm - Returns true if the specified operand is a shift opcode with
 135 // a immediate shift count less than 32.
 136 static bool isOprShiftImm(SDNode *N, unsigned& Opc, unsigned& SH) {
 137   Opc = N->getOpcode();
 138   return (Opc == ISD::SHL || Opc == ISD::SRL || Opc == ISD::SRA) &&
 139     isIntImmediate(N->getOperand(1).Val, SH) && SH < 32;
 140 }
 141
 142 // isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s with
 143 // any number of 0s on either side.  The 1s are allowed to wrap from LSB to
 144 // MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.  0x0F0F0000 is
 145 // not, since all 1s are not contiguous.
 146 static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 147   if (isShiftedMask_32(Val)) {
 148     // look for the first non-zero bit
 149     MB = CountLeadingZeros_32(Val);
 150     // look for the first zero bit after the run of ones
 151     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 152     return true;
 153   } else {
 154     Val = ~Val; // invert mask
 155     if (isShiftedMask_32(Val)) {
 156       // effectively look for the first zero bit
 157       ME = CountLeadingZeros_32(Val) - 1;
 158       // effectively look for the first one bit after the run of zeros
 159       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 160       return true;
 161     }
 162   }
 163   // no run present
 164   return false;
 165 }
 166
 167 // isRotateAndMask - Returns true if Mask and Shift can be folded in to a rotate
 168 // and mask opcode and mask operation.
 169 static bool isRotateAndMask(SDNode *N, unsigned Mask, bool IsShiftMask,
 170                             unsigned &SH, unsigned &MB, unsigned &ME) {
 171   unsigned Shift  = 32;
 172   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 173   unsigned Opcode = N->getOpcode();
 174   if (N->getNumOperands() != 2 ||
 175       !isIntImmediate(N->getOperand(1).Val, Shift) || (Shift > 31))
 176     return false;
 177
 178   if (Opcode == ISD::SHL) {
 179     // apply shift left to mask if it comes first
 180     if (IsShiftMask) Mask = Mask << Shift;
 181     // determine which bits are made indeterminant by shift
 182     Indeterminant = ~(0xFFFFFFFFu << Shift);
 183   } else if (Opcode == ISD::SRA || Opcode == ISD::SRL) {
 184     // apply shift right to mask if it comes first
 185     if (IsShiftMask) Mask = Mask >> Shift;
 186     // determine which bits are made indeterminant by shift
 187     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 188     // adjust for the left rotate
 189     Shift = 32 - Shift;
 190   } else {
 191     return false;
 192   }
 193
 194   // if the mask doesn't intersect any Indeterminant bits
 195   if (Mask && !(Mask & Indeterminant)) {
 196     SH = Shift;
 197     // make sure the mask is still a mask (wrap arounds may not be)
 198     return isRunOfOnes(Mask, MB, ME);
 199   }
 200   return false;
 201 }
 202
 203 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 204 // opcode and that it has a immediate integer right operand.
 205 // If so Imm will receive the 32 bit value.
 206 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 207   return N->getOpcode() == Opc && isIntImmediate(N->getOperand(1).Val, Imm);
 208 }
 209
 210 // isOprNot - Returns true if the specified operand is an xor with immediate -1.
 211 static bool isOprNot(SDNode *N) {
 212   unsigned Imm;
 213   return isOpcWithIntImmediate(N, ISD::XOR, Imm) && (signed)Imm == -1;
 214 }
 215
 216 // Immediate constant composers.
 217 // Lo16 - grabs the lo 16 bits from a 32 bit constant.
 218 // Hi16 - grabs the hi 16 bits from a 32 bit constant.
 219 // HA16 - computes the hi bits required if the lo bits are add/subtracted in
 220 // arithmethically.
 221 static unsigned Lo16(unsigned x)  { return x & 0x0000FFFF; }
 222 static unsigned Hi16(unsigned x)  { return Lo16(x >> 16); }
 223 static unsigned HA16(unsigned x)  { return Hi16((signed)x - (signed short)x); }
 224
 225 // isIntImmediate - This method tests to see if a constant operand.
 226 // If so Imm will receive the 32 bit value.
 227 static bool isIntImmediate(SDOperand N, unsigned& Imm) {
 228   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 229     Imm = (unsigned)CN->getSignExtended();
 230     return true;
 231   }
 232   return false;
 233 }
 234
 235 /// SelectBitfieldInsert - turn an or of two masked values into
 236 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 237 /// Returns true on success, false if the caller still needs to select OR.
 238 ///
 239 /// Patterns matched:
 240 /// 1. or shl, and   5. or and, and
 241 /// 2. or and, shl   6. or shl, shr
 242 /// 3. or shr, and   7. or shr, shl
 243 /// 4. or and, shr
 244 SDNode *PPC32DAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 245   bool IsRotate = false;
 246   unsigned TgtMask = 0xFFFFFFFF, InsMask = 0xFFFFFFFF, SH = 0;
 247   unsigned Value;
 248
 249   SDOperand Op0 = N->getOperand(0);
 250   SDOperand Op1 = N->getOperand(1);
 251
 252   unsigned Op0Opc = Op0.getOpcode();
 253   unsigned Op1Opc = Op1.getOpcode();
 254
 255   // Verify that we have the correct opcodes
 256   if (ISD::SHL != Op0Opc && ISD::SRL != Op0Opc && ISD::AND != Op0Opc)
 257     return false;
 258   if (ISD::SHL != Op1Opc && ISD::SRL != Op1Opc && ISD::AND != Op1Opc)
 259     return false;
 260
 261   // Generate Mask value for Target
 262   if (isIntImmediate(Op0.getOperand(1), Value)) {
 263     switch(Op0Opc) {
 264     case ISD::SHL: TgtMask <<= Value; break;
 265     case ISD::SRL: TgtMask >>= Value; break;
 266     case ISD::AND: TgtMask &= Value; break;
 267     }
 268   } else {
 269     return 0;
 270   }
 271
 272   // Generate Mask value for Insert
 273   if (!isIntImmediate(Op1.getOperand(1), Value))
 274     return 0;
 275
 276   switch(Op1Opc) {
 277   case ISD::SHL:
 278     SH = Value;
 279     InsMask <<= SH;
 280     if (Op0Opc == ISD::SRL) IsRotate = true;
 281     break;
 282   case ISD::SRL:
 283     SH = Value;
 284     InsMask >>= SH;
 285     SH = 32-SH;
 286     if (Op0Opc == ISD::SHL) IsRotate = true;
 287     break;
 288   case ISD::AND:
 289     InsMask &= Value;
 290     break;
 291   }
 292
 293   // If both of the inputs are ANDs and one of them has a logical shift by
 294   // constant as its input, make that AND the inserted value so that we can
 295   // combine the shift into the rotate part of the rlwimi instruction
 296   bool IsAndWithShiftOp = false;
 297   if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 298     if (Op1.getOperand(0).getOpcode() == ISD::SHL ||
 299         Op1.getOperand(0).getOpcode() == ISD::SRL) {
 300       if (isIntImmediate(Op1.getOperand(0).getOperand(1), Value)) {
 301         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 302         IsAndWithShiftOp = true;
 303       }
 304     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 305                Op0.getOperand(0).getOpcode() == ISD::SRL) {
 306       if (isIntImmediate(Op0.getOperand(0).getOperand(1), Value)) {
 307         std::swap(Op0, Op1);
 308         std::swap(TgtMask, InsMask);
 309         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 310         IsAndWithShiftOp = true;
 311       }
 312     }
 313   }
 314
 315   // Verify that the Target mask and Insert mask together form a full word mask
 316   // and that the Insert mask is a run of set bits (which implies both are runs
 317   // of set bits).  Given that, Select the arguments and generate the rlwimi
 318   // instruction.
 319   unsigned MB, ME;
 320   if (((TgtMask & InsMask) == 0) && isRunOfOnes(InsMask, MB, ME)) {
 321     bool fullMask = (TgtMask ^ InsMask) == 0xFFFFFFFF;
 322     bool Op0IsAND = Op0Opc == ISD::AND;
 323     // Check for rotlwi / rotrwi here, a special case of bitfield insert
 324     // where both bitfield halves are sourced from the same value.
 325     if (IsRotate && fullMask &&
 326         N->getOperand(0).getOperand(0) == N->getOperand(1).getOperand(0)) {
 327       Op0 = CurDAG->getTargetNode(PPC::RLWINM, MVT::i32,
 328                                   Select(N->getOperand(0).getOperand(0)),
 329                                   getI32Imm(SH), getI32Imm(0), getI32Imm(31));
 330       return Op0.Val;
 331     }
 332     SDOperand Tmp1 = (Op0IsAND && fullMask) ? Select(Op0.getOperand(0))
 333                                             : Select(Op0);
 334     SDOperand Tmp2 = IsAndWithShiftOp ? Select(Op1.getOperand(0).getOperand(0))
 335                                       : Select(Op1.getOperand(0));
 336     Op0 = CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32, Tmp1, Tmp2,
 337                                 getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
 338     return Op0.Val;
 339   }
 340   return 0;
 341 }
 342
 343 // SelectIntImmediateExpr - Choose code for integer operations with an immediate
 344 // operand.
 345 SDNode *PPC32DAGToDAGISel::SelectIntImmediateExpr(SDOperand LHS, SDOperand RHS,
 346                                                   unsigned OCHi, unsigned OCLo,
 347                                                   bool IsArithmetic,
 348                                                   bool Negate) {
 349   // Check to make sure this is a constant.
 350   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(RHS);
 351   // Exit if not a constant.
 352   if (!CN) return 0;
 353   // Extract immediate.
 354   unsigned C = (unsigned)CN->getValue();
 355   // Negate if required (ISD::SUB).
 356   if (Negate) C = -C;
 357   // Get the hi and lo portions of constant.
 358   unsigned Hi = IsArithmetic ? HA16(C) : Hi16(C);
 359   unsigned Lo = Lo16(C);
 360
 361   // If two instructions are needed and usage indicates it would be better to
 362   // load immediate into a register, bail out.
 363   if (Hi && Lo && CN->use_size() > 2) return false;
 364
 365   // Select the first operand.
 366   SDOperand Opr0 = Select(LHS);
 367
 368   if (Lo)  // Add in the lo-part.
 369     Opr0 = CurDAG->getTargetNode(OCLo, MVT::i32, Opr0, getI32Imm(Lo));
 370   if (Hi)  // Add in the hi-part.
 371     Opr0 = CurDAG->getTargetNode(OCHi, MVT::i32, Opr0, getI32Imm(Hi));
 372   return Opr0.Val;
 373 }
 374
 375 /// SelectAddr - Given the specified address, return the two operands for a
 376 /// load/store instruction, and return true if it should be an indexed [r+r]
 377 /// operation.
 378 bool PPC32DAGToDAGISel::SelectAddr(SDOperand Addr, SDOperand &Op1,
 379                                    SDOperand &Op2) {
 380   unsigned imm = 0;
 381   if (Addr.getOpcode() == ISD::ADD) {
 382     if (isIntImmediate(Addr.getOperand(1), imm) && isInt16(imm)) {
 383       Op1 = getI32Imm(Lo16(imm));
 384       if (FrameIndexSDNode *FI =
 385             dyn_cast<FrameIndexSDNode>(Addr.getOperand(0))) {
 386         ++FrameOff;
 387         Op2 = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 388       } else {
 389         Op2 = Select(Addr.getOperand(0));
 390       }
 391       return false;
 392     } else {
 393       Op1 = Select(Addr.getOperand(0));
 394       Op2 = Select(Addr.getOperand(1));
 395       return true;   // [r+r]
 396     }
 397   }
 398
 399   // Now check if we're dealing with a global, and whether or not we should emit
 400   // an optimized load or store for statics.
 401   if (GlobalAddressSDNode *GN = dyn_cast<GlobalAddressSDNode>(Addr)) {
 402     GlobalValue *GV = GN->getGlobal();
 403     if (!GV->hasWeakLinkage() && !GV->isExternal()) {
 404       Op1 = CurDAG->getTargetGlobalAddress(GV, MVT::i32);
 405       if (PICEnabled)
 406         Op2 = CurDAG->getTargetNode(PPC::ADDIS, MVT::i32, getGlobalBaseReg(),
 407                                     Op1);
 408       else
 409         Op2 = CurDAG->getTargetNode(PPC::LIS, MVT::i32, Op1);
 410       return false;
 411     }
 412   } else if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(Addr)) {
 413     Op1 = getI32Imm(0);
 414     Op2 = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 415     return false;
 416   } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Addr)) {
 417     Op1 = Addr;
 418     if (PICEnabled)
 419       Op2 = CurDAG->getTargetNode(PPC::ADDIS, MVT::i32, getGlobalBaseReg(),Op1);
 420     else
 421       Op2 = CurDAG->getTargetNode(PPC::LIS, MVT::i32, Op1);
 422     return false;
 423   }
 424   Op1 = getI32Imm(0);
 425   Op2 = Select(Addr);
 426   return false;
 427 }
 428
 429 /// SelectCC - Select a comparison of the specified values with the specified
 430 /// condition code, returning the CR# of the expression.
 431 SDOperand PPC32DAGToDAGISel::SelectCC(SDOperand LHS, SDOperand RHS,
 432                                       ISD::CondCode CC) {
 433   // Always select the LHS.
 434   LHS = Select(LHS);
 435
 436   // Use U to determine whether the SETCC immediate range is signed or not.
 437   if (MVT::isInteger(LHS.getValueType())) {
 438     bool U = ISD::isUnsignedIntSetCC(CC);
 439     unsigned Imm;
 440     if (isIntImmediate(RHS, Imm) &&
 441         ((U && isUInt16(Imm)) || (!U && isInt16(Imm))))
 442       return CurDAG->getTargetNode(U ? PPC::CMPLWI : PPC::CMPWI, MVT::i32,
 443                                    LHS, getI32Imm(Lo16(Imm)));
 444     return CurDAG->getTargetNode(U ? PPC::CMPLW : PPC::CMPW, MVT::i32,
 445                                  LHS, Select(RHS));
 446   } else {
 447     return CurDAG->getTargetNode(PPC::FCMPU, MVT::i32, LHS, Select(RHS));
 448   }
 449 }
 450
 451 /// getBCCForSetCC - Returns the PowerPC condition branch mnemonic corresponding
 452 /// to Condition.
 453 static unsigned getBCCForSetCC(ISD::CondCode CC) {
 454   switch (CC) {
 455   default: assert(0 && "Unknown condition!"); abort();
 456   case ISD::SETEQ:  return PPC::BEQ;
 457   case ISD::SETNE:  return PPC::BNE;
 458   case ISD::SETULT:
 459   case ISD::SETLT:  return PPC::BLT;
 460   case ISD::SETULE:
 461   case ISD::SETLE:  return PPC::BLE;
 462   case ISD::SETUGT:
 463   case ISD::SETGT:  return PPC::BGT;
 464   case ISD::SETUGE:
 465   case ISD::SETGE:  return PPC::BGE;
 466   }
 467   return 0;
 468 }
 469
 470 /// getCRIdxForSetCC - Return the index of the condition register field
 471 /// associated with the SetCC condition, and whether or not the field is
 472 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 473 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool& Inv) {
 474   switch (CC) {
 475   default: assert(0 && "Unknown condition!"); abort();
 476   case ISD::SETULT:
 477   case ISD::SETLT:  Inv = false;  return 0;
 478   case ISD::SETUGE:
 479   case ISD::SETGE:  Inv = true;   return 0;
 480   case ISD::SETUGT:
 481   case ISD::SETGT:  Inv = false;  return 1;
 482   case ISD::SETULE:
 483   case ISD::SETLE:  Inv = true;   return 1;
 484   case ISD::SETEQ:  Inv = false;  return 2;
 485   case ISD::SETNE:  Inv = true;   return 2;
 486   }
 487   return 0;
 488 }
 489
 490 // Structure used to return the necessary information to codegen an SDIV as
 491 // a multiply.
 492 struct ms {
 493   int m; // magic number
 494   int s; // shift amount
 495 };
 496
 497 struct mu {
 498   unsigned int m; // magic number
 499   int a;          // add indicator
 500   int s;          // shift amount
 501 };
 502
 503 /// magic - calculate the magic numbers required to codegen an integer sdiv as
 504 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
 505 /// or -1.
 506 static struct ms magic(int d) {
 507   int p;
 508   unsigned int ad, anc, delta, q1, r1, q2, r2, t;
 509   const unsigned int two31 = 0x80000000U;
 510   struct ms mag;
 511
 512   ad = abs(d);
 513   t = two31 + ((unsigned int)d >> 31);
 514   anc = t - 1 - t%ad;   // absolute value of nc
 515   p = 31;               // initialize p
 516   q1 = two31/anc;       // initialize q1 = 2p/abs(nc)
 517   r1 = two31 - q1*anc;  // initialize r1 = rem(2p,abs(nc))
 518   q2 = two31/ad;        // initialize q2 = 2p/abs(d)
 519   r2 = two31 - q2*ad;   // initialize r2 = rem(2p,abs(d))
 520   do {
 521     p = p + 1;
 522     q1 = 2*q1;        // update q1 = 2p/abs(nc)
 523     r1 = 2*r1;        // update r1 = rem(2p/abs(nc))
 524     if (r1 >= anc) {  // must be unsigned comparison
 525       q1 = q1 + 1;
 526       r1 = r1 - anc;
 527     }
 528     q2 = 2*q2;        // update q2 = 2p/abs(d)
 529     r2 = 2*r2;        // update r2 = rem(2p/abs(d))
 530     if (r2 >= ad) {   // must be unsigned comparison
 531       q2 = q2 + 1;
 532       r2 = r2 - ad;
 533     }
 534     delta = ad - r2;
 535   } while (q1 < delta || (q1 == delta && r1 == 0));
 536
 537   mag.m = q2 + 1;
 538   if (d < 0) mag.m = -mag.m; // resulting magic number
 539   mag.s = p - 32;            // resulting shift
 540   return mag;
 541 }
 542
 543 /// magicu - calculate the magic numbers required to codegen an integer udiv as
 544 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
 545 static struct mu magicu(unsigned d)
 546 {
 547   int p;
 548   unsigned int nc, delta, q1, r1, q2, r2;
 549   struct mu magu;
 550   magu.a = 0;               // initialize "add" indicator
 551   nc = - 1 - (-d)%d;
 552   p = 31;                   // initialize p
 553   q1 = 0x80000000/nc;       // initialize q1 = 2p/nc
 554   r1 = 0x80000000 - q1*nc;  // initialize r1 = rem(2p,nc)
 555   q2 = 0x7FFFFFFF/d;        // initialize q2 = (2p-1)/d
 556   r2 = 0x7FFFFFFF - q2*d;   // initialize r2 = rem((2p-1),d)
 557   do {
 558     p = p + 1;
 559     if (r1 >= nc - r1 ) {
 560       q1 = 2*q1 + 1;  // update q1
 561       r1 = 2*r1 - nc; // update r1
 562     }
 563     else {
 564       q1 = 2*q1; // update q1
 565       r1 = 2*r1; // update r1
 566     }
 567     if (r2 + 1 >= d - r2) {
 568       if (q2 >= 0x7FFFFFFF) magu.a = 1;
 569       q2 = 2*q2 + 1;     // update q2
 570       r2 = 2*r2 + 1 - d; // update r2
 571     }
 572     else {
 573       if (q2 >= 0x80000000) magu.a = 1;
 574       q2 = 2*q2;     // update q2
 575       r2 = 2*r2 + 1; // update r2
 576     }
 577     delta = d - 1 - r2;
 578   } while (p < 64 && (q1 < delta || (q1 == delta && r1 == 0)));
 579   magu.m = q2 + 1; // resulting magic number
 580   magu.s = p - 32;  // resulting shift
 581   return magu;
 582 }
 583
 584 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
 585 /// return a DAG expression to select that will generate the same value by
 586 /// multiplying by a magic number.  See:
 587 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
 588 SDOperand PPC32DAGToDAGISel::BuildSDIVSequence(SDNode *N) {
 589   int d = (int)cast<ConstantSDNode>(N->getOperand(1))->getValue();
 590   ms magics = magic(d);
 591   // Multiply the numerator (operand 0) by the magic value
 592   SDOperand Q = CurDAG->getNode(ISD::MULHS, MVT::i32, N->getOperand(0),
 593                                 CurDAG->getConstant(magics.m, MVT::i32));
 594   // If d > 0 and m < 0, add the numerator
 595   if (d > 0 && magics.m < 0)
 596     Q = CurDAG->getNode(ISD::ADD, MVT::i32, Q, N->getOperand(0));
 597   // If d < 0 and m > 0, subtract the numerator.
 598   if (d < 0 && magics.m > 0)
 599     Q = CurDAG->getNode(ISD::SUB, MVT::i32, Q, N->getOperand(0));
 600   // Shift right algebraic if shift value is nonzero
 601   if (magics.s > 0)
 602     Q = CurDAG->getNode(ISD::SRA, MVT::i32, Q,
 603                         CurDAG->getConstant(magics.s, MVT::i32));
 604   // Extract the sign bit and add it to the quotient
 605   SDOperand T =
 606     CurDAG->getNode(ISD::SRL, MVT::i32, Q, CurDAG->getConstant(31, MVT::i32));
 607   return CurDAG->getNode(ISD::ADD, MVT::i32, Q, T);
 608 }
 609
 610 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
 611 /// return a DAG expression to select that will generate the same value by
 612 /// multiplying by a magic number.  See:
 613 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
 614 SDOperand PPC32DAGToDAGISel::BuildUDIVSequence(SDNode *N) {
 615   unsigned d = (unsigned)cast<ConstantSDNode>(N->getOperand(1))->getValue();
 616   mu magics = magicu(d);
 617   // Multiply the numerator (operand 0) by the magic value
 618   SDOperand Q = CurDAG->getNode(ISD::MULHU, MVT::i32, N->getOperand(0),
 619                                 CurDAG->getConstant(magics.m, MVT::i32));
 620   if (magics.a == 0) {
 621     return CurDAG->getNode(ISD::SRL, MVT::i32, Q,
 622                            CurDAG->getConstant(magics.s, MVT::i32));
 623   } else {
 624     SDOperand NPQ = CurDAG->getNode(ISD::SUB, MVT::i32, N->getOperand(0), Q);
 625     NPQ = CurDAG->getNode(ISD::SRL, MVT::i32, NPQ,
 626                            CurDAG->getConstant(1, MVT::i32));
 627     NPQ = CurDAG->getNode(ISD::ADD, MVT::i32, NPQ, Q);
 628     return CurDAG->getNode(ISD::SRL, MVT::i32, NPQ,
 629                            CurDAG->getConstant(magics.s-1, MVT::i32));
 630   }
 631 }
 632
 633 // Select - Convert the specified operand from a target-independent to a
 634 // target-specific node if it hasn't already been changed.
 635 SDOperand PPC32DAGToDAGISel::Select(SDOperand Op) {
 636   SDNode *N = Op.Val;
 637   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
 638       N->getOpcode() < PPCISD::FIRST_NUMBER)
 639     return Op;   // Already selected.
 640
 641   // If this has already been converted, use it.
 642   std::map<SDOperand, SDOperand>::iterator CGMI = CodeGenMap.find(Op);
 643   if (CGMI != CodeGenMap.end()) return CGMI->second;
 644
 645   switch (N->getOpcode()) {
 646   default: break;
 647   case ISD::TokenFactor: {
 648     SDOperand New;
 649     if (N->getNumOperands() == 2) {
 650       SDOperand Op0 = Select(N->getOperand(0));
 651       SDOperand Op1 = Select(N->getOperand(1));
 652       New = CurDAG->getNode(ISD::TokenFactor, MVT::Other, Op0, Op1);
 653     } else {
 654       std::vector<SDOperand> Ops;
 655       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
 656         Ops.push_back(Select(N->getOperand(i)));
 657       New = CurDAG->getNode(ISD::TokenFactor, MVT::Other, Ops);
 658     }
 659
 660     if (!N->hasOneUse()) CodeGenMap[Op] = New;
 661     return New;
 662   }
 663   case ISD::CopyFromReg: {
 664     SDOperand Chain = Select(N->getOperand(0));
 665     if (Chain == N->getOperand(0)) return Op; // No change
 666     SDOperand New = CurDAG->getCopyFromReg(Chain,
 667          cast<RegisterSDNode>(N->getOperand(1))->getReg(), N->getValueType(0));
 668     return New.getValue(Op.ResNo);
 669   }
 670   case ISD::CopyToReg: {
 671     SDOperand Chain = Select(N->getOperand(0));
 672     SDOperand Reg = N->getOperand(1);
 673     SDOperand Val = Select(N->getOperand(2));
 674     SDOperand New = CurDAG->getNode(ISD::CopyToReg, MVT::Other,
 675                                     Chain, Reg, Val);
 676     if (!N->hasOneUse()) CodeGenMap[Op] = New;
 677     return New;
 678   }
 679   case ISD::UNDEF:
 680     if (N->getValueType(0) == MVT::i32)
 681       CurDAG->SelectNodeTo(N, PPC::IMPLICIT_DEF_GPR, MVT::i32);
 682     else
 683       CurDAG->SelectNodeTo(N, PPC::IMPLICIT_DEF_FP, N->getValueType(0));
 684     return SDOperand(N, 0);
 685   case ISD::FrameIndex: {
 686     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 687     CurDAG->SelectNodeTo(N, PPC::ADDI, MVT::i32,
 688                          CurDAG->getTargetFrameIndex(FI, MVT::i32),
 689                          getI32Imm(0));
 690     return SDOperand(N, 0);
 691   }
 692   case ISD::ConstantPool: {
 693     Constant *C = cast<ConstantPoolSDNode>(N)->get();
 694     SDOperand Tmp, CPI = CurDAG->getTargetConstantPool(C, MVT::i32);
 695     if (PICEnabled)
 696       Tmp = CurDAG->getTargetNode(PPC::ADDIS, MVT::i32, getGlobalBaseReg(),CPI);
 697     else
 698       Tmp = CurDAG->getTargetNode(PPC::LIS, MVT::i32, CPI);
 699     CurDAG->SelectNodeTo(N, PPC::LA, MVT::i32, Tmp, CPI);
 700     return SDOperand(N, 0);
 701   }
 702   case ISD::GlobalAddress: {
 703     GlobalValue *GV = cast<GlobalAddressSDNode>(N)->getGlobal();
 704     SDOperand Tmp;
 705     SDOperand GA = CurDAG->getTargetGlobalAddress(GV, MVT::i32);
 706     if (PICEnabled)
 707       Tmp = CurDAG->getTargetNode(PPC::ADDIS, MVT::i32, getGlobalBaseReg(), GA);
 708     else
 709       Tmp = CurDAG->getTargetNode(PPC::LIS, MVT::i32, GA);
 710
 711     if (GV->hasWeakLinkage() || GV->isExternal())
 712       CurDAG->SelectNodeTo(N, PPC::LWZ, MVT::i32, GA, Tmp);
 713     else
 714       CurDAG->SelectNodeTo(N, PPC::LA, MVT::i32, Tmp, GA);
 715     return SDOperand(N, 0);
 716   }
 717   case ISD::DYNAMIC_STACKALLOC: {
 718     // FIXME: We are currently ignoring the requested alignment for handling
 719     // greater than the stack alignment.  This will need to be revisited at some
 720     // point.  Align = N.getOperand(2);
 721     if (!isa<ConstantSDNode>(N->getOperand(2)) ||
 722         cast<ConstantSDNode>(N->getOperand(2))->getValue() != 0) {
 723       std::cerr << "Cannot allocate stack object with greater alignment than"
 724                 << " the stack alignment yet!";
 725       abort();
 726     }
 727     SDOperand Chain = Select(N->getOperand(0));
 728     SDOperand Amt   = Select(N->getOperand(1));
 729
 730     SDOperand R1Reg = CurDAG->getRegister(PPC::R1, MVT::i32);
 731
 732     SDOperand R1Val = CurDAG->getCopyFromReg(Chain, PPC::R1, MVT::i32);
 733     Chain = R1Val.getValue(1);
 734
 735     // Subtract the amount (guaranteed to be a multiple of the stack alignment)
 736     // from the stack pointer, giving us the result pointer.
 737     SDOperand Result = CurDAG->getTargetNode(PPC::SUBF, MVT::i32, Amt, R1Val);
 738
 739     // Copy this result back into R1.
 740     Chain = CurDAG->getNode(ISD::CopyToReg, MVT::Other, Chain, R1Reg, Result);
 741
 742     // Copy this result back out of R1 to make sure we're not using the stack
 743     // space without decrementing the stack pointer.
 744     Result = CurDAG->getCopyFromReg(Chain, PPC::R1, MVT::i32);
 745
 746     // Finally, replace the DYNAMIC_STACKALLOC with the copyfromreg.
 747     CodeGenMap[Op.getValue(0)] = Result;
 748     CodeGenMap[Op.getValue(1)] = Result.getValue(1);
 749     return SDOperand(Result.Val, Op.ResNo);
 750   }
 751   case PPCISD::FSEL:
 752     CurDAG->SelectNodeTo(N, PPC::FSEL, N->getValueType(0),
 753                          Select(N->getOperand(0)),
 754                          Select(N->getOperand(1)),
 755                          Select(N->getOperand(2)));
 756     return SDOperand(N, 0);
 757   case PPCISD::FCFID:
 758     CurDAG->SelectNodeTo(N, PPC::FCFID, N->getValueType(0),
 759                          Select(N->getOperand(0)));
 760     return SDOperand(N, 0);
 761   case PPCISD::FCTIDZ:
 762     CurDAG->SelectNodeTo(N, PPC::FCTIDZ, N->getValueType(0),
 763                          Select(N->getOperand(0)));
 764     return SDOperand(N, 0);
 765   case PPCISD::FCTIWZ:
 766     CurDAG->SelectNodeTo(N, PPC::FCTIWZ, N->getValueType(0),
 767                          Select(N->getOperand(0)));
 768     return SDOperand(N, 0);
 769   case ISD::FADD: {
 770     MVT::ValueType Ty = N->getValueType(0);
 771     if (!NoExcessFPPrecision) {  // Match FMA ops
 772       if (N->getOperand(0).getOpcode() == ISD::FMUL &&
 773           N->getOperand(0).Val->hasOneUse()) {
 774         ++FusedFP; // Statistic
 775         CurDAG->SelectNodeTo(N, Ty == MVT::f64 ? PPC::FMADD : PPC::FMADDS, Ty,
 776                              Select(N->getOperand(0).getOperand(0)),
 777                              Select(N->getOperand(0).getOperand(1)),
 778                              Select(N->getOperand(1)));
 779         return SDOperand(N, 0);
 780       } else if (N->getOperand(1).getOpcode() == ISD::FMUL &&
 781                  N->getOperand(1).hasOneUse()) {
 782         ++FusedFP; // Statistic
 783         CurDAG->SelectNodeTo(N, Ty == MVT::f64 ? PPC::FMADD : PPC::FMADDS, Ty,
 784                              Select(N->getOperand(1).getOperand(0)),
 785                              Select(N->getOperand(1).getOperand(1)),
 786                              Select(N->getOperand(0)));
 787         return SDOperand(N, 0);
 788       }
 789     }
 790
 791     CurDAG->SelectNodeTo(N, Ty == MVT::f64 ? PPC::FADD : PPC::FADDS, Ty,
 792                          Select(N->getOperand(0)), Select(N->getOperand(1)));
 793     return SDOperand(N, 0);
 794   }
 795   case ISD::FSUB: {
 796     MVT::ValueType Ty = N->getValueType(0);
 797
 798     if (!NoExcessFPPrecision) {  // Match FMA ops
 799       if (N->getOperand(0).getOpcode() == ISD::FMUL &&
 800           N->getOperand(0).Val->hasOneUse()) {
 801         ++FusedFP; // Statistic
 802         CurDAG->SelectNodeTo(N, Ty == MVT::f64 ? PPC::FMSUB : PPC::FMSUBS, Ty,
 803                              Select(N->getOperand(0).getOperand(0)),
 804                              Select(N->getOperand(0).getOperand(1)),
 805                              Select(N->getOperand(1)));
 806         return SDOperand(N, 0);
 807       } else if (N->getOperand(1).getOpcode() == ISD::FMUL &&
 808                  N->getOperand(1).Val->hasOneUse()) {
 809         ++FusedFP; // Statistic
 810         CurDAG->SelectNodeTo(N, Ty == MVT::f64 ? PPC::FNMSUB : PPC::FNMSUBS, Ty,
 811                              Select(N->getOperand(1).getOperand(0)),
 812                              Select(N->getOperand(1).getOperand(1)),
 813                              Select(N->getOperand(0)));
 814         return SDOperand(N, 0);
 815       }
 816     }
 817     CurDAG->SelectNodeTo(N, Ty == MVT::f64 ? PPC::FSUB : PPC::FSUBS, Ty,
 818                          Select(N->getOperand(0)),
 819                          Select(N->getOperand(1)));
 820     return SDOperand(N, 0);
 821   }
 822   case ISD::SDIV: {
 823     unsigned Imm;
 824     if (isIntImmediate(N->getOperand(1), Imm)) {
 825       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
 826         SDOperand Op =
 827           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 828                                 Select(N->getOperand(0)),
 829                                 getI32Imm(Log2_32(Imm)));
 830         CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 831                              Op.getValue(0), Op.getValue(1));
 832         return SDOperand(N, 0);
 833       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
 834         SDOperand Op =
 835           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 836                                 Select(N->getOperand(0)),
 837                                 getI32Imm(Log2_32(-Imm)));
 838         SDOperand PT =
 839           CurDAG->getTargetNode(PPC::ADDZE, MVT::i32, Op.getValue(0),
 840                                 Op.getValue(1));
 841         CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
 842         return SDOperand(N, 0);
 843       } else if (Imm) {
 844         SDOperand Result = Select(BuildSDIVSequence(N));
 845         CodeGenMap[Op] = Result;
 846         return Result;
 847       }
 848     }
 849
 850     CurDAG->SelectNodeTo(N, PPC::DIVW, MVT::i32, Select(N->getOperand(0)),
 851                          Select(N->getOperand(1)));
 852     return SDOperand(N, 0);
 853   }
 854   case ISD::UDIV: {
 855     // If this is a divide by constant, we can emit code using some magic
 856     // constants to implement it as a multiply instead.
 857     unsigned Imm;
 858     if (isIntImmediate(N->getOperand(1), Imm) && Imm) {
 859       SDOperand Result = Select(BuildUDIVSequence(N));
 860       CodeGenMap[Op] = Result;
 861       return Result;
 862     }
 863
 864     CurDAG->SelectNodeTo(N, PPC::DIVWU, MVT::i32, Select(N->getOperand(0)),
 865                          Select(N->getOperand(1)));
 866     return SDOperand(N, 0);
 867   }
 868   case ISD::AND: {
 869     unsigned Imm;
 870     // If this is an and of a value rotated between 0 and 31 bits and then and'd
 871     // with a mask, emit rlwinm
 872     if (isIntImmediate(N->getOperand(1), Imm) && (isShiftedMask_32(Imm) ||
 873                                                   isShiftedMask_32(~Imm))) {
 874       SDOperand Val;
 875       unsigned SH, MB, ME;
 876       if (isRotateAndMask(N->getOperand(0).Val, Imm, false, SH, MB, ME)) {
 877         Val = Select(N->getOperand(0).getOperand(0));
 878       } else {
 879         Val = Select(N->getOperand(0));
 880         isRunOfOnes(Imm, MB, ME);
 881         SH = 0;
 882       }
 883       CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Val, getI32Imm(SH),
 884                            getI32Imm(MB), getI32Imm(ME));
 885       return SDOperand(N, 0);
 886     }
 887     // Finally, check for the case where we are being asked to select
 888     // and (not(a), b) or and (a, not(b)) which can be selected as andc.
 889     if (isOprNot(N->getOperand(0).Val))
 890       CurDAG->SelectNodeTo(N, PPC::ANDC, MVT::i32, Select(N->getOperand(1)),
 891                            Select(N->getOperand(0).getOperand(0)));
 892     else if (isOprNot(N->getOperand(1).Val))
 893       CurDAG->SelectNodeTo(N, PPC::ANDC, MVT::i32, Select(N->getOperand(0)),
 894                            Select(N->getOperand(1).getOperand(0)));
 895     else
 896       CurDAG->SelectNodeTo(N, PPC::AND, MVT::i32, Select(N->getOperand(0)),
 897                            Select(N->getOperand(1)));
 898     return SDOperand(N, 0);
 899   }
 900   case ISD::OR:
 901     if (SDNode *I = SelectBitfieldInsert(N))
 902       return CodeGenMap[Op] = SDOperand(I, 0);
 903
 904     if (SDNode *I = SelectIntImmediateExpr(N->getOperand(0),
 905                                            N->getOperand(1),
 906                                            PPC::ORIS, PPC::ORI))
 907       return CodeGenMap[Op] = SDOperand(I, 0);
 908
 909     // Finally, check for the case where we are being asked to select
 910     // 'or (not(a), b)' or 'or (a, not(b))' which can be selected as orc.
 911     if (isOprNot(N->getOperand(0).Val))
 912       CurDAG->SelectNodeTo(N, PPC::ORC, MVT::i32, Select(N->getOperand(1)),
 913                            Select(N->getOperand(0).getOperand(0)));
 914     else if (isOprNot(N->getOperand(1).Val))
 915       CurDAG->SelectNodeTo(N, PPC::ORC, MVT::i32, Select(N->getOperand(0)),
 916                            Select(N->getOperand(1).getOperand(0)));
 917     else
 918       CurDAG->SelectNodeTo(N, PPC::OR, MVT::i32, Select(N->getOperand(0)),
 919                            Select(N->getOperand(1)));
 920     return SDOperand(N, 0);
 921   case ISD::SHL: {
 922     unsigned Imm, SH, MB, ME;
 923     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
 924         isRotateAndMask(N, Imm, true, SH, MB, ME))
 925       CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
 926                            Select(N->getOperand(0).getOperand(0)),
 927                            getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
 928     else if (isIntImmediate(N->getOperand(1), Imm))
 929       CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Select(N->getOperand(0)),
 930                            getI32Imm(Imm), getI32Imm(0), getI32Imm(31-Imm));
 931     else
 932       CurDAG->SelectNodeTo(N, PPC::SLW, MVT::i32, Select(N->getOperand(0)),
 933                            Select(N->getOperand(1)));
 934     return SDOperand(N, 0);
 935   }
 936   case ISD::SRL: {
 937     unsigned Imm, SH, MB, ME;
 938     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
 939         isRotateAndMask(N, Imm, true, SH, MB, ME))
 940       CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
 941                            Select(N->getOperand(0).getOperand(0)),
 942                            getI32Imm(SH & 0x1F), getI32Imm(MB), getI32Imm(ME));
 943     else if (isIntImmediate(N->getOperand(1), Imm))
 944       CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Select(N->getOperand(0)),
 945                            getI32Imm((32-Imm) & 0x1F), getI32Imm(Imm),
 946                            getI32Imm(31));
 947     else
 948       CurDAG->SelectNodeTo(N, PPC::SRW, MVT::i32, Select(N->getOperand(0)),
 949                            Select(N->getOperand(1)));
 950     return SDOperand(N, 0);
 951   }
 952   case ISD::SRA: {
 953     unsigned Imm, SH, MB, ME;
 954     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
 955         isRotateAndMask(N, Imm, true, SH, MB, ME))
 956       CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
 957                            Select(N->getOperand(0).getOperand(0)),
 958                            getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
 959     else if (isIntImmediate(N->getOperand(1), Imm))
 960       CurDAG->SelectNodeTo(N, PPC::SRAWI, MVT::i32, Select(N->getOperand(0)),
 961                            getI32Imm(Imm));
 962     else
 963       CurDAG->SelectNodeTo(N, PPC::SRAW, MVT::i32, Select(N->getOperand(0)),
 964                            Select(N->getOperand(1)));
 965     return SDOperand(N, 0);
 966   }
 967   case ISD::FMUL: {
 968     unsigned Opc = N->getValueType(0) == MVT::f32 ? PPC::FMULS : PPC::FMUL;
 969     CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), Select(N->getOperand(0)),
 970                          Select(N->getOperand(1)));
 971     return SDOperand(N, 0);
 972   }
 973   case ISD::FDIV: {
 974     unsigned Opc = N->getValueType(0) == MVT::f32 ? PPC::FDIVS : PPC::FDIV;
 975     CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), Select(N->getOperand(0)),
 976                          Select(N->getOperand(1)));
 977     return SDOperand(N, 0);
 978   }
 979   case ISD::FABS:
 980     CurDAG->SelectNodeTo(N, PPC::FABS, N->getValueType(0),
 981                          Select(N->getOperand(0)));
 982     return SDOperand(N, 0);
 983   case ISD::FP_EXTEND:
 984     assert(MVT::f64 == N->getValueType(0) &&
 985            MVT::f32 == N->getOperand(0).getValueType() && "Illegal FP_EXTEND");
 986     // We need to emit an FMR to make sure that the result has the right value
 987     // type.
 988     CurDAG->SelectNodeTo(N, PPC::FMR, MVT::f64, Select(N->getOperand(0)));
 989     return SDOperand(N, 0);
 990   case ISD::FP_ROUND:
 991     assert(MVT::f32 == N->getValueType(0) &&
 992            MVT::f64 == N->getOperand(0).getValueType() && "Illegal FP_ROUND");
 993     CurDAG->SelectNodeTo(N, PPC::FRSP, MVT::f32, Select(N->getOperand(0)));
 994     return SDOperand(N, 0);
 995   case ISD::FNEG: {
 996     SDOperand Val = Select(N->getOperand(0));
 997     MVT::ValueType Ty = N->getValueType(0);
 998     if (Val.Val->hasOneUse()) {
 999       unsigned Opc;
1000       switch (Val.isTargetOpcode() ? Val.getTargetOpcode() : 0) {
1001       default:          Opc = 0;            break;
1002       case PPC::FABS:   Opc = PPC::FNABS;   break;
1003       case PPC::FMADD:  Opc = PPC::FNMADD;  break;
1004       case PPC::FMADDS: Opc = PPC::FNMADDS; break;
1005       case PPC::FMSUB:  Opc = PPC::FNMSUB;  break;
1006       case PPC::FMSUBS: Opc = PPC::FNMSUBS; break;
1007       }
1008       // If we inverted the opcode, then emit the new instruction with the
1009       // inverted opcode and the original instruction's operands.  Otherwise,
1010       // fall through and generate a fneg instruction.
1011       if (Opc) {
1012         if (PPC::FNABS == Opc)
1013           CurDAG->SelectNodeTo(N, Opc, Ty, Val.getOperand(0));
1014         else
1015           CurDAG->SelectNodeTo(N, Opc, Ty, Val.getOperand(0),
1016                                Val.getOperand(1), Val.getOperand(2));
1017         return SDOperand(N, 0);
1018       }
1019     }
1020     CurDAG->SelectNodeTo(N, PPC::FNEG, Ty, Val);
1021     return SDOperand(N, 0);
1022   }
1023   case ISD::FSQRT: {
1024     MVT::ValueType Ty = N->getValueType(0);
1025     CurDAG->SelectNodeTo(N, Ty == MVT::f64 ? PPC::FSQRT : PPC::FSQRTS, Ty,
1026                          Select(N->getOperand(0)));
1027     return SDOperand(N, 0);
1028   }
1029
1030   case ISD::ADD_PARTS: {
1031     SDOperand LHSL = Select(N->getOperand(0));
1032     SDOperand LHSH = Select(N->getOperand(1));
1033
1034     unsigned Imm;
1035     bool ME = false, ZE = false;
1036     if (isIntImmediate(N->getOperand(3), Imm)) {
1037       ME = (signed)Imm == -1;
1038       ZE = Imm == 0;
1039     }
1040
1041     std::vector<SDOperand> Result;
1042     SDOperand CarryFromLo;
1043     if (isIntImmediate(N->getOperand(2), Imm) &&
1044         ((signed)Imm >= -32768 || (signed)Imm < 32768)) {
1045       // Codegen the low 32 bits of the add.  Interestingly, there is no
1046       // shifted form of add immediate carrying.
1047       CarryFromLo = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
1048                                           LHSL, getI32Imm(Imm));
1049     } else {
1050       CarryFromLo = CurDAG->getTargetNode(PPC::ADDC, MVT::i32, MVT::Flag,
1051                                           LHSL, Select(N->getOperand(2)));
1052     }
1053     CarryFromLo = CarryFromLo.getValue(1);
1054
1055     // Codegen the high 32 bits, adding zero, minus one, or the full value
1056     // along with the carry flag produced by addc/addic.
1057     SDOperand ResultHi;
1058     if (ZE)
1059       ResultHi = CurDAG->getTargetNode(PPC::ADDZE, MVT::i32, LHSH, CarryFromLo);
1060     else if (ME)
1061       ResultHi = CurDAG->getTargetNode(PPC::ADDME, MVT::i32, LHSH, CarryFromLo);
1062     else
1063       ResultHi = CurDAG->getTargetNode(PPC::ADDE, MVT::i32, LHSH,
1064                                        Select(N->getOperand(3)), CarryFromLo);
1065     Result.push_back(CarryFromLo.getValue(0));
1066     Result.push_back(ResultHi);
1067
1068     CodeGenMap[Op.getValue(0)] = Result[0];
1069     CodeGenMap[Op.getValue(1)] = Result[1];
1070     return Result[Op.ResNo];
1071   }
1072   case ISD::SUB_PARTS: {
1073     SDOperand LHSL = Select(N->getOperand(0));
1074     SDOperand LHSH = Select(N->getOperand(1));
1075     SDOperand RHSL = Select(N->getOperand(2));
1076     SDOperand RHSH = Select(N->getOperand(3));
1077
1078     std::vector<SDOperand> Result;
1079     Result.push_back(CurDAG->getTargetNode(PPC::SUBFC, MVT::i32, MVT::Flag,
1080                                            RHSL, LHSL));
1081     Result.push_back(CurDAG->getTargetNode(PPC::SUBFE, MVT::i32, RHSH, LHSH,
1082                                            Result[0].getValue(1)));
1083     CodeGenMap[Op.getValue(0)] = Result[0];
1084     CodeGenMap[Op.getValue(1)] = Result[1];
1085     return Result[Op.ResNo];
1086   }
1087
1088   case ISD::LOAD:
1089   case ISD::EXTLOAD:
1090   case ISD::ZEXTLOAD:
1091   case ISD::SEXTLOAD: {
1092     SDOperand Op1, Op2;
1093     bool isIdx = SelectAddr(N->getOperand(1), Op1, Op2);
1094
1095     MVT::ValueType TypeBeingLoaded = (N->getOpcode() == ISD::LOAD) ?
1096       N->getValueType(0) : cast<VTSDNode>(N->getOperand(3))->getVT();
1097     unsigned Opc;
1098     switch (TypeBeingLoaded) {
1099     default: N->dump(); assert(0 && "Cannot load this type!");
1100     case MVT::i1:
1101     case MVT::i8:  Opc = isIdx ? PPC::LBZX : PPC::LBZ; break;
1102     case MVT::i16:
1103       if (N->getOpcode() == ISD::SEXTLOAD) { // SEXT load?
1104         Opc = isIdx ? PPC::LHAX : PPC::LHA;
1105       } else {
1106         Opc = isIdx ? PPC::LHZX : PPC::LHZ;
1107       }
1108       break;
1109     case MVT::i32: Opc = isIdx ? PPC::LWZX : PPC::LWZ; break;
1110     case MVT::f32: Opc = isIdx ? PPC::LFSX : PPC::LFS; break;
1111     case MVT::f64: Opc = isIdx ? PPC::LFDX : PPC::LFD; break;
1112     }
1113
1114     CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), MVT::Other,
1115                          Op1, Op2, Select(N->getOperand(0)));
1116     return SDOperand(N, Op.ResNo);
1117   }
1118
1119   case ISD::TRUNCSTORE:
1120   case ISD::STORE: {
1121     SDOperand AddrOp1, AddrOp2;
1122     bool isIdx = SelectAddr(N->getOperand(2), AddrOp1, AddrOp2);
1123
1124     unsigned Opc;
1125     if (N->getOpcode() == ISD::STORE) {
1126       switch (N->getOperand(1).getValueType()) {
1127       default: assert(0 && "unknown Type in store");
1128       case MVT::i32: Opc = isIdx ? PPC::STWX  : PPC::STW; break;
1129       case MVT::f64: Opc = isIdx ? PPC::STFDX : PPC::STFD; break;
1130       case MVT::f32: Opc = isIdx ? PPC::STFSX : PPC::STFS; break;
1131       }
1132     } else { //ISD::TRUNCSTORE
1133       switch(cast<VTSDNode>(N->getOperand(4))->getVT()) {
1134       default: assert(0 && "unknown Type in store");
1135       case MVT::i8:  Opc = isIdx ? PPC::STBX : PPC::STB; break;
1136       case MVT::i16: Opc = isIdx ? PPC::STHX : PPC::STH; break;
1137       }
1138     }
1139
1140     CurDAG->SelectNodeTo(N, Opc, MVT::Other, Select(N->getOperand(1)),
1141                          AddrOp1, AddrOp2, Select(N->getOperand(0)));
1142     return SDOperand(N, 0);
1143   }
1144
1145   case ISD::SETCC: {
1146     unsigned Imm;
1147     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
1148     if (isIntImmediate(N->getOperand(1), Imm)) {
1149       // We can codegen setcc op, imm very efficiently compared to a brcond.
1150       // Check for those cases here.
1151       // setcc op, 0
1152       if (Imm == 0) {
1153         SDOperand Op = Select(N->getOperand(0));
1154         switch (CC) {
1155         default: assert(0 && "Unhandled SetCC condition"); abort();
1156         case ISD::SETEQ:
1157           Op = CurDAG->getTargetNode(PPC::CNTLZW, MVT::i32, Op);
1158           CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(27),
1159                                getI32Imm(5), getI32Imm(31));
1160           break;
1161         case ISD::SETNE: {
1162           SDOperand AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
1163                                                Op, getI32Imm(~0U));
1164           CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op, AD.getValue(1));
1165           break;
1166         }
1167         case ISD::SETLT:
1168           CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(1),
1169                                getI32Imm(31), getI32Imm(31));
1170           break;
1171         case ISD::SETGT: {
1172           SDOperand T = CurDAG->getTargetNode(PPC::NEG, MVT::i32, Op);
1173           T = CurDAG->getTargetNode(PPC::ANDC, MVT::i32, T, Op);;
1174           CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, T, getI32Imm(1),
1175                                getI32Imm(31), getI32Imm(31));
1176           break;
1177         }
1178         }
1179         return SDOperand(N, 0);
1180       } else if (Imm == ~0U) {        // setcc op, -1
1181         SDOperand Op = Select(N->getOperand(0));
1182         switch (CC) {
1183         default: assert(0 && "Unhandled SetCC condition"); abort();
1184         case ISD::SETEQ:
1185           Op = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
1186                                      Op, getI32Imm(1));
1187           CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
1188                                CurDAG->getTargetNode(PPC::LI, MVT::i32,
1189                                                      getI32Imm(0)),
1190                                Op.getValue(1));
1191           break;
1192         case ISD::SETNE: {
1193           Op = CurDAG->getTargetNode(PPC::NOR, MVT::i32, Op, Op);
1194           SDOperand AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
1195                                                 Op, getI32Imm(~0U));
1196           CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op, AD.getValue(1));
1197           break;
1198         }
1199         case ISD::SETLT: {
1200           SDOperand AD = CurDAG->getTargetNode(PPC::ADDI, MVT::i32, Op,
1201                                                getI32Imm(1));
1202           SDOperand AN = CurDAG->getTargetNode(PPC::AND, MVT::i32, AD, Op);
1203           CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, AN, getI32Imm(1),
1204                                getI32Imm(31), getI32Imm(31));
1205           break;
1206         }
1207         case ISD::SETGT:
1208           Op = CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Op, getI32Imm(1),
1209                                      getI32Imm(31), getI32Imm(31));
1210           CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op, getI32Imm(1));
1211           break;
1212         }
1213         return SDOperand(N, 0);
1214       }
1215     }
1216
1217     bool Inv;
1218     unsigned Idx = getCRIdxForSetCC(CC, Inv);
1219     SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
1220     SDOperand IntCR;
1221
1222     // Force the ccreg into CR7.
1223     SDOperand CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
1224
1225     std::vector<MVT::ValueType> VTs;
1226     VTs.push_back(MVT::Other);
1227     VTs.push_back(MVT::Flag);    // NONSTANDARD CopyToReg node: defines a flag
1228     std::vector<SDOperand> Ops;
1229     Ops.push_back(CurDAG->getEntryNode());
1230     Ops.push_back(CR7Reg);
1231     Ops.push_back(CCReg);
1232     CCReg = CurDAG->getNode(ISD::CopyToReg, VTs, Ops).getValue(1);
1233
1234     if (TLI.getTargetMachine().getSubtarget<PPCSubtarget>().isGigaProcessor())
1235       IntCR = CurDAG->getTargetNode(PPC::MFOCRF, MVT::i32, CR7Reg, CCReg);
1236     else
1237       IntCR = CurDAG->getTargetNode(PPC::MFCR, MVT::i32, CCReg);
1238
1239     if (!Inv) {
1240       CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, IntCR,
1241                            getI32Imm(32-(3-Idx)), getI32Imm(31), getI32Imm(31));
1242     } else {
1243       SDOperand Tmp =
1244       CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, IntCR,
1245                             getI32Imm(32-(3-Idx)), getI32Imm(31),getI32Imm(31));
1246       CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
1247     }
1248
1249     return SDOperand(N, 0);
1250   }
1251
1252   case ISD::SELECT_CC: {
1253     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1254
1255     // handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1256     if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1257       if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1258         if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1259           if (N1C->isNullValue() && N3C->isNullValue() &&
1260               N2C->getValue() == 1ULL && CC == ISD::SETNE) {
1261             SDOperand LHS = Select(N->getOperand(0));
1262             SDOperand Tmp =
1263               CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
1264                                     LHS, getI32Imm(~0U));
1265             CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, Tmp, LHS,
1266                                  Tmp.getValue(1));
1267             return SDOperand(N, 0);
1268           }
1269
1270     SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
1271     unsigned BROpc = getBCCForSetCC(CC);
1272
1273     bool isFP = MVT::isFloatingPoint(N->getValueType(0));
1274     unsigned SelectCCOp = isFP ? PPC::SELECT_CC_FP : PPC::SELECT_CC_Int;
1275     CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), CCReg,
1276                          Select(N->getOperand(2)), Select(N->getOperand(3)),
1277                          getI32Imm(BROpc));
1278     return SDOperand(N, 0);
1279   }
1280
1281   case ISD::CALLSEQ_START:
1282   case ISD::CALLSEQ_END: {
1283     unsigned Amt = cast<ConstantSDNode>(N->getOperand(1))->getValue();
1284     unsigned Opc = N->getOpcode() == ISD::CALLSEQ_START ?
1285                        PPC::ADJCALLSTACKDOWN : PPC::ADJCALLSTACKUP;
1286     CurDAG->SelectNodeTo(N, Opc, MVT::Other,
1287                          getI32Imm(Amt), Select(N->getOperand(0)));
1288     return SDOperand(N, 0);
1289   }
1290   case ISD::CALL:
1291   case ISD::TAILCALL: {
1292     SDOperand Chain = Select(N->getOperand(0));
1293
1294     unsigned CallOpcode;
1295     std::vector<SDOperand> CallOperands;
1296
1297     if (GlobalAddressSDNode *GASD =
1298         dyn_cast<GlobalAddressSDNode>(N->getOperand(1))) {
1299       CallOpcode = PPC::CALLpcrel;
1300       CallOperands.push_back(CurDAG->getTargetGlobalAddress(GASD->getGlobal(),
1301                                                             MVT::i32));
1302     } else if (ExternalSymbolSDNode *ESSDN =
1303                dyn_cast<ExternalSymbolSDNode>(N->getOperand(1))) {
1304       CallOpcode = PPC::CALLpcrel;
1305       CallOperands.push_back(N->getOperand(1));
1306     } else {
1307       // Copy the callee address into the CTR register.
1308       SDOperand Callee = Select(N->getOperand(1));
1309       Chain = CurDAG->getTargetNode(PPC::MTCTR, MVT::Other, Callee, Chain);
1310
1311       // Copy the callee address into R12 on darwin.
1312       SDOperand R12 = CurDAG->getRegister(PPC::R12, MVT::i32);
1313       Chain = CurDAG->getNode(ISD::CopyToReg, MVT::Other, Chain, R12, Callee);
1314
1315       CallOperands.push_back(getI32Imm(20));  // Information to encode indcall
1316       CallOperands.push_back(getI32Imm(0));   // Information to encode indcall
1317       CallOperands.push_back(R12);
1318       CallOpcode = PPC::CALLindirect;
1319     }
1320
1321     unsigned GPR_idx = 0, FPR_idx = 0;
1322     static const unsigned GPR[] = {
1323       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1324       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1325     };
1326     static const unsigned FPR[] = {
1327       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1328       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1329     };
1330
1331     SDOperand InFlag;  // Null incoming flag value.
1332
1333     for (unsigned i = 2, e = N->getNumOperands(); i != e; ++i) {
1334       unsigned DestReg = 0;
1335       MVT::ValueType RegTy = N->getOperand(i).getValueType();
1336       if (RegTy == MVT::i32) {
1337         assert(GPR_idx < 8 && "Too many int args");
1338         DestReg = GPR[GPR_idx++];
1339       } else {
1340         assert(MVT::isFloatingPoint(N->getOperand(i).getValueType()) &&
1341                "Unpromoted integer arg?");
1342         assert(FPR_idx < 13 && "Too many fp args");
1343         DestReg = FPR[FPR_idx++];
1344       }
1345
1346       if (N->getOperand(i).getOpcode() != ISD::UNDEF) {
1347         SDOperand Val = Select(N->getOperand(i));
1348         Chain = CurDAG->getCopyToReg(Chain, DestReg, Val, InFlag);
1349         InFlag = Chain.getValue(1);
1350         CallOperands.push_back(CurDAG->getRegister(DestReg, RegTy));
1351       }
1352     }
1353
1354     // Finally, once everything is in registers to pass to the call, emit the
1355     // call itself.
1356     if (InFlag.Val)
1357       CallOperands.push_back(InFlag);   // Strong dep on register copies.
1358     else
1359       CallOperands.push_back(Chain);    // Weak dep on whatever occurs before
1360     Chain = CurDAG->getTargetNode(CallOpcode, MVT::Other, MVT::Flag,
1361                                   CallOperands);
1362
1363     std::vector<SDOperand> CallResults;
1364
1365     // If the call has results, copy the values out of the ret val registers.
1366     switch (N->getValueType(0)) {
1367     default: assert(0 && "Unexpected ret value!");
1368     case MVT::Other: break;
1369     case MVT::i32:
1370       if (N->getValueType(1) == MVT::i32) {
1371         Chain = CurDAG->getCopyFromReg(Chain, PPC::R4, MVT::i32,
1372                                        Chain.getValue(1)).getValue(1);
1373         CallResults.push_back(Chain.getValue(0));
1374         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
1375                                        Chain.getValue(1)).getValue(1);
1376         CallResults.push_back(Chain.getValue(0));
1377       } else {
1378         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
1379                                        Chain.getValue(1)).getValue(1);
1380         CallResults.push_back(Chain.getValue(0));
1381       }
1382       break;
1383     case MVT::f32:
1384     case MVT::f64:
1385       Chain = CurDAG->getCopyFromReg(Chain, PPC::F1, N->getValueType(0),
1386                                      Chain.getValue(1)).getValue(1);
1387       CallResults.push_back(Chain.getValue(0));
1388       break;
1389     }
1390
1391     CallResults.push_back(Chain);
1392     for (unsigned i = 0, e = CallResults.size(); i != e; ++i)
1393       CodeGenMap[Op.getValue(i)] = CallResults[i];
1394     return CallResults[Op.ResNo];
1395   }
1396   case ISD::RET: {
1397     SDOperand Chain = Select(N->getOperand(0));     // Token chain.
1398
1399     if (N->getNumOperands() == 2) {
1400       SDOperand Val = Select(N->getOperand(1));
1401       if (N->getOperand(1).getValueType() == MVT::i32) {
1402         Chain = CurDAG->getCopyToReg(Chain, PPC::R3, Val);
1403       } else {
1404         assert(MVT::isFloatingPoint(N->getOperand(1).getValueType()));
1405         Chain = CurDAG->getCopyToReg(Chain, PPC::F1, Val);
1406       }
1407     } else if (N->getNumOperands() > 1) {
1408       assert(N->getOperand(1).getValueType() == MVT::i32 &&
1409              N->getOperand(2).getValueType() == MVT::i32 &&
1410              N->getNumOperands() == 3 && "Unknown two-register ret value!");
1411       Chain = CurDAG->getCopyToReg(Chain, PPC::R4, Select(N->getOperand(1)));
1412       Chain = CurDAG->getCopyToReg(Chain, PPC::R3, Select(N->getOperand(2)));
1413     }
1414
1415     // Finally, select this to a blr (return) instruction.
1416     CurDAG->SelectNodeTo(N, PPC::BLR, MVT::Other, Chain);
1417     return SDOperand(N, 0);
1418   }
1419   case ISD::BR:
1420     CurDAG->SelectNodeTo(N, PPC::B, MVT::Other, N->getOperand(1),
1421                          Select(N->getOperand(0)));
1422     return SDOperand(N, 0);
1423   case ISD::BR_CC:
1424   case ISD::BRTWOWAY_CC: {
1425     SDOperand Chain = Select(N->getOperand(0));
1426     MachineBasicBlock *Dest =
1427       cast<BasicBlockSDNode>(N->getOperand(4))->getBasicBlock();
1428     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1429     SDOperand CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC);
1430     unsigned Opc = getBCCForSetCC(CC);
1431
1432     // If this is a two way branch, then grab the fallthrough basic block
1433     // argument and build a PowerPC branch pseudo-op, suitable for long branch
1434     // conversion if necessary by the branch selection pass.  Otherwise, emit a
1435     // standard conditional branch.
1436     if (N->getOpcode() == ISD::BRTWOWAY_CC) {
1437       MachineBasicBlock *Fallthrough =
1438         cast<BasicBlockSDNode>(N->getOperand(5))->getBasicBlock();
1439       SDOperand CB = CurDAG->getTargetNode(PPC::COND_BRANCH, MVT::Other,
1440                                            CondCode, getI32Imm(Opc),
1441                                            N->getOperand(4), N->getOperand(5),
1442                                            Chain);
1443       CurDAG->SelectNodeTo(N, PPC::B, MVT::Other, N->getOperand(5), CB);
1444     } else {
1445       // Iterate to the next basic block
1446       ilist<MachineBasicBlock>::iterator It = BB;
1447       ++It;
1448
1449       // If the fallthrough path is off the end of the function, which would be
1450       // undefined behavior, set it to be the same as the current block because
1451       // we have nothing better to set it to, and leaving it alone will cause
1452       // the PowerPC Branch Selection pass to crash.
1453       if (It == BB->getParent()->end()) It = Dest;
1454       CurDAG->SelectNodeTo(N, PPC::COND_BRANCH, MVT::Other, CondCode,
1455                            getI32Imm(Opc), N->getOperand(4),
1456                            CurDAG->getBasicBlock(It), Chain);
1457     }
1458     return SDOperand(N, 0);
1459   }
1460   }
1461
1462   return SelectCode(Op);
1463 }
1464
1465
1466 /// createPPC32ISelDag - This pass converts a legalized DAG into a
1467 /// PowerPC-specific DAG, ready for instruction scheduling.
1468 ///
1469 FunctionPass *llvm::createPPC32ISelDag(TargetMachine &TM) {
1470   return new PPC32DAGToDAGISel(TM);
1471 }
1472