lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCTargetMachine.h"
  18 #include "MCTargetDesc/PPCPredicates.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAG.h"
  27 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  28 #include "llvm/CallingConv.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/raw_ostream.h"
  37 #include "llvm/DerivedTypes.h"
  38 using namespace llvm;
  39
  40 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  41                                      CCValAssign::LocInfo &LocInfo,
  42                                      ISD::ArgFlagsTy &ArgFlags,
  43                                      CCState &State);
  44 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  45                                             MVT &LocVT,
  46                                             CCValAssign::LocInfo &LocInfo,
  47                                             ISD::ArgFlagsTy &ArgFlags,
  48                                             CCState &State);
  49 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  50                                               MVT &LocVT,
  51                                               CCValAssign::LocInfo &LocInfo,
  52                                               ISD::ArgFlagsTy &ArgFlags,
  53                                               CCState &State);
  54
  55 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  56 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  57                                      cl::Hidden);
  58
  59 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  60   if (TM.getSubtargetImpl()->isDarwin())
  61     return new TargetLoweringObjectFileMachO();
  62
  63   return new TargetLoweringObjectFileELF();
  64 }
  65
  66 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  67   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  68
  69   setPow2DivIsCheap();
  70
  71   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  72   setUseUnderscoreSetJmp(true);
  73   setUseUnderscoreLongJmp(true);
  74
  75   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  76   // arguments are at least 4/8 bytes aligned.
  77   setMinStackArgumentAlignment(TM.getSubtarget<PPCSubtarget>().isPPC64() ? 8:4);
  78
  79   // Set up the register classes.
  80   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  81   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  82   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  83
  84   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  85   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  86   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  87
  88   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  89
  90   // PowerPC has pre-inc load and store's.
  91   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  92   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  93   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  95   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  96   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  97   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  98   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 100   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 101
 102   // This is used in the ppcf128->int sequence.  Note it has different semantics
 103   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 104   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 105
 106   // PowerPC has no SREM/UREM instructions
 107   setOperationAction(ISD::SREM, MVT::i32, Expand);
 108   setOperationAction(ISD::UREM, MVT::i32, Expand);
 109   setOperationAction(ISD::SREM, MVT::i64, Expand);
 110   setOperationAction(ISD::UREM, MVT::i64, Expand);
 111
 112   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 113   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 114   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 115   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 116   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 117   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 118   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 119   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 120   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 121
 122   // We don't support sin/cos/sqrt/fmod/pow
 123   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 124   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 125   setOperationAction(ISD::FREM , MVT::f64, Expand);
 126   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 127   setOperationAction(ISD::FMA  , MVT::f64, Expand);
 128   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 129   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 130   setOperationAction(ISD::FREM , MVT::f32, Expand);
 131   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 132   setOperationAction(ISD::FMA  , MVT::f32, Expand);
 133
 134   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 135
 136   // If we're enabling GP optimizations, use hardware square root
 137   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 138     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 139     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 140   }
 141
 142   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 143   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 144
 145   // PowerPC does not have BSWAP, CTPOP or CTTZ
 146   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 147   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 148   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 149   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 150   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 151   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 152
 153   // PowerPC does not have ROTR
 154   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 155   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 156
 157   // PowerPC does not have Select
 158   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 159   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 160   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 161   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 162
 163   // PowerPC wants to turn select_cc of FP into fsel when possible.
 164   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 165   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 166
 167   // PowerPC wants to optimize integer setcc a bit
 168   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 169
 170   // PowerPC does not have BRCOND which requires SetCC
 171   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 172
 173   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 174
 175   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 176   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 177
 178   // PowerPC does not have [U|S]INT_TO_FP
 179   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 180   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 181
 182   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
 183   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
 184   setOperationAction(ISD::BITCAST, MVT::i64, Expand);
 185   setOperationAction(ISD::BITCAST, MVT::f64, Expand);
 186
 187   // We cannot sextinreg(i1).  Expand to shifts.
 188   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 189
 190   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 191   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 192   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 193   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 194
 195
 196   // We want to legalize GlobalAddress and ConstantPool nodes into the
 197   // appropriate instructions to materialize the address.
 198   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 199   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 200   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 201   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 202   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 203   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 204   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 205   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 206   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 207   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 208
 209   // TRAP is legal.
 210   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 211
 212   // TRAMPOLINE is custom lowered.
 213   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 214   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 215
 216   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 217   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 218
 219   // VAARG is custom lowered with the 32-bit SVR4 ABI.
 220   if (TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
 221       && !TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 222     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 223     setOperationAction(ISD::VAARG, MVT::i64, Custom);
 224   } else
 225     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 226
 227   // Use the default implementation.
 228   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 229   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 230   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 231   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 232   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 233   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 234
 235   // We want to custom lower some of our intrinsics.
 236   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 237
 238   // Comparisons that require checking two conditions.
 239   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 240   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 241   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 242   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 243   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 244   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 245   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 246   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 247   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 248   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 249   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 250   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 251
 252   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 253     // They also have instructions for converting between i64 and fp.
 254     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 255     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 256     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 257     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 258     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 259     // We cannot do this with Promote because i64 is not a legal type.
 260     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 261
 262     // FIXME: disable this lowered code.  This generates 64-bit register values,
 263     // and we don't model the fact that the top part is clobbered by calls.  We
 264     // need to flag these together so that the value isn't live across a call.
 265     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 266   } else {
 267     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 268     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 269   }
 270
 271   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 272     // 64-bit PowerPC implementations can support i64 types directly
 273     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 274     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 275     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 276     // 64-bit PowerPC wants to expand i128 shifts itself.
 277     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 278     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 279     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 280   } else {
 281     // 32-bit PowerPC wants to expand i64 shifts itself.
 282     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 283     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 284     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 285   }
 286
 287   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 288     // First set operation action for all vector types to expand. Then we
 289     // will selectively turn on ones that can be effectively codegen'd.
 290     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 291          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 292       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 293
 294       // add/sub are legal for all supported vector VT's.
 295       setOperationAction(ISD::ADD , VT, Legal);
 296       setOperationAction(ISD::SUB , VT, Legal);
 297
 298       // We promote all shuffles to v16i8.
 299       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 300       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 301
 302       // We promote all non-typed operations to v4i32.
 303       setOperationAction(ISD::AND   , VT, Promote);
 304       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 305       setOperationAction(ISD::OR    , VT, Promote);
 306       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 307       setOperationAction(ISD::XOR   , VT, Promote);
 308       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 309       setOperationAction(ISD::LOAD  , VT, Promote);
 310       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 311       setOperationAction(ISD::SELECT, VT, Promote);
 312       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 313       setOperationAction(ISD::STORE, VT, Promote);
 314       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 315
 316       // No other operations are legal.
 317       setOperationAction(ISD::MUL , VT, Expand);
 318       setOperationAction(ISD::SDIV, VT, Expand);
 319       setOperationAction(ISD::SREM, VT, Expand);
 320       setOperationAction(ISD::UDIV, VT, Expand);
 321       setOperationAction(ISD::UREM, VT, Expand);
 322       setOperationAction(ISD::FDIV, VT, Expand);
 323       setOperationAction(ISD::FNEG, VT, Expand);
 324       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 325       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 326       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 327       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 328       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 329       setOperationAction(ISD::UDIVREM, VT, Expand);
 330       setOperationAction(ISD::SDIVREM, VT, Expand);
 331       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 332       setOperationAction(ISD::FPOW, VT, Expand);
 333       setOperationAction(ISD::CTPOP, VT, Expand);
 334       setOperationAction(ISD::CTLZ, VT, Expand);
 335       setOperationAction(ISD::CTTZ, VT, Expand);
 336     }
 337
 338     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 339     // with merges, splats, etc.
 340     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 341
 342     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 343     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 344     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 345     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 346     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 347     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 348
 349     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 350     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 351     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 352     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 353
 354     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 355     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 356     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 357     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 358
 359     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 360     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 361
 362     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 363     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 364     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 365     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 366   }
 367
 368   setOperationAction(ISD::ATOMIC_LOAD,  MVT::i32, Expand);
 369   setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Expand);
 370
 371   setBooleanContents(ZeroOrOneBooleanContent);
 372   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
 373
 374   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 375     setStackPointerRegisterToSaveRestore(PPC::X1);
 376     setExceptionPointerRegister(PPC::X3);
 377     setExceptionSelectorRegister(PPC::X4);
 378   } else {
 379     setStackPointerRegisterToSaveRestore(PPC::R1);
 380     setExceptionPointerRegister(PPC::R3);
 381     setExceptionSelectorRegister(PPC::R4);
 382   }
 383
 384   // We have target-specific dag combine patterns for the following nodes:
 385   setTargetDAGCombine(ISD::SINT_TO_FP);
 386   setTargetDAGCombine(ISD::STORE);
 387   setTargetDAGCombine(ISD::BR_CC);
 388   setTargetDAGCombine(ISD::BSWAP);
 389
 390   // Darwin long double math library functions have $LDBL128 appended.
 391   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 392     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 393     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 394     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 395     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 396     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 397     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 398     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 399     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 400     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 401     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 402   }
 403
 404   setMinFunctionAlignment(2);
 405   if (PPCSubTarget.isDarwin())
 406     setPrefFunctionAlignment(4);
 407
 408   setInsertFencesForAtomic(true);
 409
 410   setSchedulingPreference(Sched::Hybrid);
 411
 412   computeRegisterProperties();
 413 }
 414
 415 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 416 /// function arguments in the caller parameter area.
 417 unsigned PPCTargetLowering::getByValTypeAlignment(Type *Ty) const {
 418   const TargetMachine &TM = getTargetMachine();
 419   // Darwin passes everything on 4 byte boundary.
 420   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 421     return 4;
 422   // FIXME SVR4 TBD
 423   return 4;
 424 }
 425
 426 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 427   switch (Opcode) {
 428   default: return 0;
 429   case PPCISD::FSEL:            return "PPCISD::FSEL";
 430   case PPCISD::FCFID:           return "PPCISD::FCFID";
 431   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 432   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 433   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 434   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 435   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 436   case PPCISD::VPERM:           return "PPCISD::VPERM";
 437   case PPCISD::Hi:              return "PPCISD::Hi";
 438   case PPCISD::Lo:              return "PPCISD::Lo";
 439   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 440   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 441   case PPCISD::LOAD:            return "PPCISD::LOAD";
 442   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 443   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 444   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 445   case PPCISD::SRL:             return "PPCISD::SRL";
 446   case PPCISD::SRA:             return "PPCISD::SRA";
 447   case PPCISD::SHL:             return "PPCISD::SHL";
 448   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 449   case PPCISD::STD_32:          return "PPCISD::STD_32";
 450   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 451   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 452   case PPCISD::NOP:             return "PPCISD::NOP";
 453   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 454   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 455   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 456   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 457   case PPCISD::MFCR:            return "PPCISD::MFCR";
 458   case PPCISD::VCMP:            return "PPCISD::VCMP";
 459   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 460   case PPCISD::LBRX:            return "PPCISD::LBRX";
 461   case PPCISD::STBRX:           return "PPCISD::STBRX";
 462   case PPCISD::LARX:            return "PPCISD::LARX";
 463   case PPCISD::STCX:            return "PPCISD::STCX";
 464   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 465   case PPCISD::MFFS:            return "PPCISD::MFFS";
 466   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 467   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 468   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 469   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 470   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 471   }
 472 }
 473
 474 EVT PPCTargetLowering::getSetCCResultType(EVT VT) const {
 475   return MVT::i32;
 476 }
 477
 478 //===----------------------------------------------------------------------===//
 479 // Node matching predicates, for use by the tblgen matching code.
 480 //===----------------------------------------------------------------------===//
 481
 482 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 483 static bool isFloatingPointZero(SDValue Op) {
 484   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 485     return CFP->getValueAPF().isZero();
 486   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 487     // Maybe this has already been legalized into the constant pool?
 488     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 489       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 490         return CFP->getValueAPF().isZero();
 491   }
 492   return false;
 493 }
 494
 495 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 496 /// true if Op is undef or if it matches the specified value.
 497 static bool isConstantOrUndef(int Op, int Val) {
 498   return Op < 0 || Op == Val;
 499 }
 500
 501 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 502 /// VPKUHUM instruction.
 503 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 504   if (!isUnary) {
 505     for (unsigned i = 0; i != 16; ++i)
 506       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 507         return false;
 508   } else {
 509     for (unsigned i = 0; i != 8; ++i)
 510       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 511           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 512         return false;
 513   }
 514   return true;
 515 }
 516
 517 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 518 /// VPKUWUM instruction.
 519 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 520   if (!isUnary) {
 521     for (unsigned i = 0; i != 16; i += 2)
 522       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 523           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 524         return false;
 525   } else {
 526     for (unsigned i = 0; i != 8; i += 2)
 527       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 528           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 529           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 530           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 531         return false;
 532   }
 533   return true;
 534 }
 535
 536 /// isVMerge - Common function, used to match vmrg* shuffles.
 537 ///
 538 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 539                      unsigned LHSStart, unsigned RHSStart) {
 540   assert(N->getValueType(0) == MVT::v16i8 &&
 541          "PPC only supports shuffles by bytes!");
 542   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 543          "Unsupported merge size!");
 544
 545   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 546     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 547       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 548                              LHSStart+j+i*UnitSize) ||
 549           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 550                              RHSStart+j+i*UnitSize))
 551         return false;
 552     }
 553   return true;
 554 }
 555
 556 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 557 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 558 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 559                              bool isUnary) {
 560   if (!isUnary)
 561     return isVMerge(N, UnitSize, 8, 24);
 562   return isVMerge(N, UnitSize, 8, 8);
 563 }
 564
 565 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 566 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 567 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 568                              bool isUnary) {
 569   if (!isUnary)
 570     return isVMerge(N, UnitSize, 0, 16);
 571   return isVMerge(N, UnitSize, 0, 0);
 572 }
 573
 574
 575 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 576 /// amount, otherwise return -1.
 577 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 578   assert(N->getValueType(0) == MVT::v16i8 &&
 579          "PPC only supports shuffles by bytes!");
 580
 581   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 582
 583   // Find the first non-undef value in the shuffle mask.
 584   unsigned i;
 585   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 586     /*search*/;
 587
 588   if (i == 16) return -1;  // all undef.
 589
 590   // Otherwise, check to see if the rest of the elements are consecutively
 591   // numbered from this value.
 592   unsigned ShiftAmt = SVOp->getMaskElt(i);
 593   if (ShiftAmt < i) return -1;
 594   ShiftAmt -= i;
 595
 596   if (!isUnary) {
 597     // Check the rest of the elements to see if they are consecutive.
 598     for (++i; i != 16; ++i)
 599       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 600         return -1;
 601   } else {
 602     // Check the rest of the elements to see if they are consecutive.
 603     for (++i; i != 16; ++i)
 604       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 605         return -1;
 606   }
 607   return ShiftAmt;
 608 }
 609
 610 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 611 /// specifies a splat of a single element that is suitable for input to
 612 /// VSPLTB/VSPLTH/VSPLTW.
 613 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 614   assert(N->getValueType(0) == MVT::v16i8 &&
 615          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 616
 617   // This is a splat operation if each element of the permute is the same, and
 618   // if the value doesn't reference the second vector.
 619   unsigned ElementBase = N->getMaskElt(0);
 620
 621   // FIXME: Handle UNDEF elements too!
 622   if (ElementBase >= 16)
 623     return false;
 624
 625   // Check that the indices are consecutive, in the case of a multi-byte element
 626   // splatted with a v16i8 mask.
 627   for (unsigned i = 1; i != EltSize; ++i)
 628     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 629       return false;
 630
 631   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 632     if (N->getMaskElt(i) < 0) continue;
 633     for (unsigned j = 0; j != EltSize; ++j)
 634       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 635         return false;
 636   }
 637   return true;
 638 }
 639
 640 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 641 /// are -0.0.
 642 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 643   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 644
 645   APInt APVal, APUndef;
 646   unsigned BitSize;
 647   bool HasAnyUndefs;
 648
 649   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 650     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 651       return CFP->getValueAPF().isNegZero();
 652
 653   return false;
 654 }
 655
 656 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 657 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 658 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 659   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 660   assert(isSplatShuffleMask(SVOp, EltSize));
 661   return SVOp->getMaskElt(0) / EltSize;
 662 }
 663
 664 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 665 /// by using a vspltis[bhw] instruction of the specified element size, return
 666 /// the constant being splatted.  The ByteSize field indicates the number of
 667 /// bytes of each element [124] -> [bhw].
 668 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 669   SDValue OpVal(0, 0);
 670
 671   // If ByteSize of the splat is bigger than the element size of the
 672   // build_vector, then we have a case where we are checking for a splat where
 673   // multiple elements of the buildvector are folded together into a single
 674   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 675   unsigned EltSize = 16/N->getNumOperands();
 676   if (EltSize < ByteSize) {
 677     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 678     SDValue UniquedVals[4];
 679     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 680
 681     // See if all of the elements in the buildvector agree across.
 682     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 683       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 684       // If the element isn't a constant, bail fully out.
 685       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 686
 687
 688       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 689         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 690       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 691         return SDValue();  // no match.
 692     }
 693
 694     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 695     // either constant or undef values that are identical for each chunk.  See
 696     // if these chunks can form into a larger vspltis*.
 697
 698     // Check to see if all of the leading entries are either 0 or -1.  If
 699     // neither, then this won't fit into the immediate field.
 700     bool LeadingZero = true;
 701     bool LeadingOnes = true;
 702     for (unsigned i = 0; i != Multiple-1; ++i) {
 703       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 704
 705       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 706       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 707     }
 708     // Finally, check the least significant entry.
 709     if (LeadingZero) {
 710       if (UniquedVals[Multiple-1].getNode() == 0)
 711         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 712       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 713       if (Val < 16)
 714         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 715     }
 716     if (LeadingOnes) {
 717       if (UniquedVals[Multiple-1].getNode() == 0)
 718         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 719       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 720       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 721         return DAG.getTargetConstant(Val, MVT::i32);
 722     }
 723
 724     return SDValue();
 725   }
 726
 727   // Check to see if this buildvec has a single non-undef value in its elements.
 728   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 729     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 730     if (OpVal.getNode() == 0)
 731       OpVal = N->getOperand(i);
 732     else if (OpVal != N->getOperand(i))
 733       return SDValue();
 734   }
 735
 736   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 737
 738   unsigned ValSizeInBytes = EltSize;
 739   uint64_t Value = 0;
 740   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 741     Value = CN->getZExtValue();
 742   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 743     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 744     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 745   }
 746
 747   // If the splat value is larger than the element value, then we can never do
 748   // this splat.  The only case that we could fit the replicated bits into our
 749   // immediate field for would be zero, and we prefer to use vxor for it.
 750   if (ValSizeInBytes < ByteSize) return SDValue();
 751
 752   // If the element value is larger than the splat value, cut it in half and
 753   // check to see if the two halves are equal.  Continue doing this until we
 754   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 755   while (ValSizeInBytes > ByteSize) {
 756     ValSizeInBytes >>= 1;
 757
 758     // If the top half equals the bottom half, we're still ok.
 759     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 760          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 761       return SDValue();
 762   }
 763
 764   // Properly sign extend the value.
 765   int ShAmt = (4-ByteSize)*8;
 766   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 767
 768   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 769   if (MaskVal == 0) return SDValue();
 770
 771   // Finally, if this value fits in a 5 bit sext field, return it
 772   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 773     return DAG.getTargetConstant(MaskVal, MVT::i32);
 774   return SDValue();
 775 }
 776
 777 //===----------------------------------------------------------------------===//
 778 //  Addressing Mode Selection
 779 //===----------------------------------------------------------------------===//
 780
 781 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 782 /// or 64-bit immediate, and if the value can be accurately represented as a
 783 /// sign extension from a 16-bit value.  If so, this returns true and the
 784 /// immediate.
 785 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 786   if (N->getOpcode() != ISD::Constant)
 787     return false;
 788
 789   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 790   if (N->getValueType(0) == MVT::i32)
 791     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 792   else
 793     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 794 }
 795 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 796   return isIntS16Immediate(Op.getNode(), Imm);
 797 }
 798
 799
 800 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 801 /// can be represented as an indexed [r+r] operation.  Returns false if it
 802 /// can be more efficiently represented with [r+imm].
 803 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 804                                             SDValue &Index,
 805                                             SelectionDAG &DAG) const {
 806   short imm = 0;
 807   if (N.getOpcode() == ISD::ADD) {
 808     if (isIntS16Immediate(N.getOperand(1), imm))
 809       return false;    // r+i
 810     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 811       return false;    // r+i
 812
 813     Base = N.getOperand(0);
 814     Index = N.getOperand(1);
 815     return true;
 816   } else if (N.getOpcode() == ISD::OR) {
 817     if (isIntS16Immediate(N.getOperand(1), imm))
 818       return false;    // r+i can fold it if we can.
 819
 820     // If this is an or of disjoint bitfields, we can codegen this as an add
 821     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 822     // disjoint.
 823     APInt LHSKnownZero, LHSKnownOne;
 824     APInt RHSKnownZero, RHSKnownOne;
 825     DAG.ComputeMaskedBits(N.getOperand(0),
 826                           APInt::getAllOnesValue(N.getOperand(0)
 827                             .getValueSizeInBits()),
 828                           LHSKnownZero, LHSKnownOne);
 829
 830     if (LHSKnownZero.getBoolValue()) {
 831       DAG.ComputeMaskedBits(N.getOperand(1),
 832                             APInt::getAllOnesValue(N.getOperand(1)
 833                               .getValueSizeInBits()),
 834                             RHSKnownZero, RHSKnownOne);
 835       // If all of the bits are known zero on the LHS or RHS, the add won't
 836       // carry.
 837       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 838         Base = N.getOperand(0);
 839         Index = N.getOperand(1);
 840         return true;
 841       }
 842     }
 843   }
 844
 845   return false;
 846 }
 847
 848 /// Returns true if the address N can be represented by a base register plus
 849 /// a signed 16-bit displacement [r+imm], and if it is not better
 850 /// represented as reg+reg.
 851 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 852                                             SDValue &Base,
 853                                             SelectionDAG &DAG) const {
 854   // FIXME dl should come from parent load or store, not from address
 855   DebugLoc dl = N.getDebugLoc();
 856   // If this can be more profitably realized as r+r, fail.
 857   if (SelectAddressRegReg(N, Disp, Base, DAG))
 858     return false;
 859
 860   if (N.getOpcode() == ISD::ADD) {
 861     short imm = 0;
 862     if (isIntS16Immediate(N.getOperand(1), imm)) {
 863       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 864       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 865         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 866       } else {
 867         Base = N.getOperand(0);
 868       }
 869       return true; // [r+i]
 870     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 871       // Match LOAD (ADD (X, Lo(G))).
 872      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 873              && "Cannot handle constant offsets yet!");
 874       Disp = N.getOperand(1).getOperand(0);  // The global address.
 875       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 876              Disp.getOpcode() == ISD::TargetConstantPool ||
 877              Disp.getOpcode() == ISD::TargetJumpTable);
 878       Base = N.getOperand(0);
 879       return true;  // [&g+r]
 880     }
 881   } else if (N.getOpcode() == ISD::OR) {
 882     short imm = 0;
 883     if (isIntS16Immediate(N.getOperand(1), imm)) {
 884       // If this is an or of disjoint bitfields, we can codegen this as an add
 885       // (for better address arithmetic) if the LHS and RHS of the OR are
 886       // provably disjoint.
 887       APInt LHSKnownZero, LHSKnownOne;
 888       DAG.ComputeMaskedBits(N.getOperand(0),
 889                             APInt::getAllOnesValue(N.getOperand(0)
 890                                                    .getValueSizeInBits()),
 891                             LHSKnownZero, LHSKnownOne);
 892
 893       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 894         // If all of the bits are known zero on the LHS or RHS, the add won't
 895         // carry.
 896         Base = N.getOperand(0);
 897         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 898         return true;
 899       }
 900     }
 901   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 902     // Loading from a constant address.
 903
 904     // If this address fits entirely in a 16-bit sext immediate field, codegen
 905     // this as "d, 0"
 906     short Imm;
 907     if (isIntS16Immediate(CN, Imm)) {
 908       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 909       Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 910                              CN->getValueType(0));
 911       return true;
 912     }
 913
 914     // Handle 32-bit sext immediates with LIS + addr mode.
 915     if (CN->getValueType(0) == MVT::i32 ||
 916         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 917       int Addr = (int)CN->getZExtValue();
 918
 919       // Otherwise, break this down into an LIS + disp.
 920       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 921
 922       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 923       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 924       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 925       return true;
 926     }
 927   }
 928
 929   Disp = DAG.getTargetConstant(0, getPointerTy());
 930   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 931     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 932   else
 933     Base = N;
 934   return true;      // [r+0]
 935 }
 936
 937 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 938 /// represented as an indexed [r+r] operation.
 939 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 940                                                 SDValue &Index,
 941                                                 SelectionDAG &DAG) const {
 942   // Check to see if we can easily represent this as an [r+r] address.  This
 943   // will fail if it thinks that the address is more profitably represented as
 944   // reg+imm, e.g. where imm = 0.
 945   if (SelectAddressRegReg(N, Base, Index, DAG))
 946     return true;
 947
 948   // If the operand is an addition, always emit this as [r+r], since this is
 949   // better (for code size, and execution, as the memop does the add for free)
 950   // than emitting an explicit add.
 951   if (N.getOpcode() == ISD::ADD) {
 952     Base = N.getOperand(0);
 953     Index = N.getOperand(1);
 954     return true;
 955   }
 956
 957   // Otherwise, do it the hard way, using R0 as the base register.
 958   Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 959                          N.getValueType());
 960   Index = N;
 961   return true;
 962 }
 963
 964 /// SelectAddressRegImmShift - Returns true if the address N can be
 965 /// represented by a base register plus a signed 14-bit displacement
 966 /// [r+imm*4].  Suitable for use by STD and friends.
 967 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 968                                                  SDValue &Base,
 969                                                  SelectionDAG &DAG) const {
 970   // FIXME dl should come from the parent load or store, not the address
 971   DebugLoc dl = N.getDebugLoc();
 972   // If this can be more profitably realized as r+r, fail.
 973   if (SelectAddressRegReg(N, Disp, Base, DAG))
 974     return false;
 975
 976   if (N.getOpcode() == ISD::ADD) {
 977     short imm = 0;
 978     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 979       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 980       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 981         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 982       } else {
 983         Base = N.getOperand(0);
 984       }
 985       return true; // [r+i]
 986     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 987       // Match LOAD (ADD (X, Lo(G))).
 988      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 989              && "Cannot handle constant offsets yet!");
 990       Disp = N.getOperand(1).getOperand(0);  // The global address.
 991       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 992              Disp.getOpcode() == ISD::TargetConstantPool ||
 993              Disp.getOpcode() == ISD::TargetJumpTable);
 994       Base = N.getOperand(0);
 995       return true;  // [&g+r]
 996     }
 997   } else if (N.getOpcode() == ISD::OR) {
 998     short imm = 0;
 999     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1000       // If this is an or of disjoint bitfields, we can codegen this as an add
1001       // (for better address arithmetic) if the LHS and RHS of the OR are
1002       // provably disjoint.
1003       APInt LHSKnownZero, LHSKnownOne;
1004       DAG.ComputeMaskedBits(N.getOperand(0),
1005                             APInt::getAllOnesValue(N.getOperand(0)
1006                                                    .getValueSizeInBits()),
1007                             LHSKnownZero, LHSKnownOne);
1008       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1009         // If all of the bits are known zero on the LHS or RHS, the add won't
1010         // carry.
1011         Base = N.getOperand(0);
1012         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1013         return true;
1014       }
1015     }
1016   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1017     // Loading from a constant address.  Verify low two bits are clear.
1018     if ((CN->getZExtValue() & 3) == 0) {
1019       // If this address fits entirely in a 14-bit sext immediate field, codegen
1020       // this as "d, 0"
1021       short Imm;
1022       if (isIntS16Immediate(CN, Imm)) {
1023         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1024         Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1025                                CN->getValueType(0));
1026         return true;
1027       }
1028
1029       // Fold the low-part of 32-bit absolute addresses into addr mode.
1030       if (CN->getValueType(0) == MVT::i32 ||
1031           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1032         int Addr = (int)CN->getZExtValue();
1033
1034         // Otherwise, break this down into an LIS + disp.
1035         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1036         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1037         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1038         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1039         return true;
1040       }
1041     }
1042   }
1043
1044   Disp = DAG.getTargetConstant(0, getPointerTy());
1045   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1046     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1047   else
1048     Base = N;
1049   return true;      // [r+0]
1050 }
1051
1052
1053 /// getPreIndexedAddressParts - returns true by value, base pointer and
1054 /// offset pointer and addressing mode by reference if the node's address
1055 /// can be legally represented as pre-indexed load / store address.
1056 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1057                                                   SDValue &Offset,
1058                                                   ISD::MemIndexedMode &AM,
1059                                                   SelectionDAG &DAG) const {
1060   // Disabled by default for now.
1061   if (!EnablePPCPreinc) return false;
1062
1063   SDValue Ptr;
1064   EVT VT;
1065   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1066     Ptr = LD->getBasePtr();
1067     VT = LD->getMemoryVT();
1068
1069   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1070     Ptr = ST->getBasePtr();
1071     VT  = ST->getMemoryVT();
1072   } else
1073     return false;
1074
1075   // PowerPC doesn't have preinc load/store instructions for vectors.
1076   if (VT.isVector())
1077     return false;
1078
1079   // TODO: Check reg+reg first.
1080
1081   // LDU/STU use reg+imm*4, others use reg+imm.
1082   if (VT != MVT::i64) {
1083     // reg + imm
1084     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1085       return false;
1086   } else {
1087     // reg + imm * 4.
1088     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1089       return false;
1090   }
1091
1092   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1093     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1094     // sext i32 to i64 when addr mode is r+i.
1095     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1096         LD->getExtensionType() == ISD::SEXTLOAD &&
1097         isa<ConstantSDNode>(Offset))
1098       return false;
1099   }
1100
1101   AM = ISD::PRE_INC;
1102   return true;
1103 }
1104
1105 //===----------------------------------------------------------------------===//
1106 //  LowerOperation implementation
1107 //===----------------------------------------------------------------------===//
1108
1109 /// GetLabelAccessInfo - Return true if we should reference labels using a
1110 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1111 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1112                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1113   HiOpFlags = PPCII::MO_HA16;
1114   LoOpFlags = PPCII::MO_LO16;
1115
1116   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1117   // non-darwin platform.  We don't support PIC on other platforms yet.
1118   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1119                TM.getSubtarget<PPCSubtarget>().isDarwin();
1120   if (isPIC) {
1121     HiOpFlags |= PPCII::MO_PIC_FLAG;
1122     LoOpFlags |= PPCII::MO_PIC_FLAG;
1123   }
1124
1125   // If this is a reference to a global value that requires a non-lazy-ptr, make
1126   // sure that instruction lowering adds it.
1127   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1128     HiOpFlags |= PPCII::MO_NLP_FLAG;
1129     LoOpFlags |= PPCII::MO_NLP_FLAG;
1130
1131     if (GV->hasHiddenVisibility()) {
1132       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1133       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1134     }
1135   }
1136
1137   return isPIC;
1138 }
1139
1140 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1141                              SelectionDAG &DAG) {
1142   EVT PtrVT = HiPart.getValueType();
1143   SDValue Zero = DAG.getConstant(0, PtrVT);
1144   DebugLoc DL = HiPart.getDebugLoc();
1145
1146   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1147   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1148
1149   // With PIC, the first instruction is actually "GR+hi(&G)".
1150   if (isPIC)
1151     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1152                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1153
1154   // Generate non-pic code that has direct accesses to the constant pool.
1155   // The address of the global is just (hi(&g)+lo(&g)).
1156   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1157 }
1158
1159 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1160                                              SelectionDAG &DAG) const {
1161   EVT PtrVT = Op.getValueType();
1162   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1163   const Constant *C = CP->getConstVal();
1164
1165   unsigned MOHiFlag, MOLoFlag;
1166   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1167   SDValue CPIHi =
1168     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1169   SDValue CPILo =
1170     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1171   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1172 }
1173
1174 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1175   EVT PtrVT = Op.getValueType();
1176   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1177
1178   unsigned MOHiFlag, MOLoFlag;
1179   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1180   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1181   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1182   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1183 }
1184
1185 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1186                                              SelectionDAG &DAG) const {
1187   EVT PtrVT = Op.getValueType();
1188
1189   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1190
1191   unsigned MOHiFlag, MOLoFlag;
1192   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1193   SDValue TgtBAHi = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOHiFlag);
1194   SDValue TgtBALo = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOLoFlag);
1195   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1196 }
1197
1198 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1199                                               SelectionDAG &DAG) const {
1200   EVT PtrVT = Op.getValueType();
1201   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1202   DebugLoc DL = GSDN->getDebugLoc();
1203   const GlobalValue *GV = GSDN->getGlobal();
1204
1205   // 64-bit SVR4 ABI code is always position-independent.
1206   // The actual address of the GlobalValue is stored in the TOC.
1207   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1208     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1209     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1210                        DAG.getRegister(PPC::X2, MVT::i64));
1211   }
1212
1213   unsigned MOHiFlag, MOLoFlag;
1214   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1215
1216   SDValue GAHi =
1217     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1218   SDValue GALo =
1219     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1220
1221   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1222
1223   // If the global reference is actually to a non-lazy-pointer, we have to do an
1224   // extra load to get the address of the global.
1225   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1226     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1227                       false, false, false, 0);
1228   return Ptr;
1229 }
1230
1231 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1232   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1233   DebugLoc dl = Op.getDebugLoc();
1234
1235   // If we're comparing for equality to zero, expose the fact that this is
1236   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1237   // fold the new nodes.
1238   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1239     if (C->isNullValue() && CC == ISD::SETEQ) {
1240       EVT VT = Op.getOperand(0).getValueType();
1241       SDValue Zext = Op.getOperand(0);
1242       if (VT.bitsLT(MVT::i32)) {
1243         VT = MVT::i32;
1244         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1245       }
1246       unsigned Log2b = Log2_32(VT.getSizeInBits());
1247       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1248       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1249                                 DAG.getConstant(Log2b, MVT::i32));
1250       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1251     }
1252     // Leave comparisons against 0 and -1 alone for now, since they're usually
1253     // optimized.  FIXME: revisit this when we can custom lower all setcc
1254     // optimizations.
1255     if (C->isAllOnesValue() || C->isNullValue())
1256       return SDValue();
1257   }
1258
1259   // If we have an integer seteq/setne, turn it into a compare against zero
1260   // by xor'ing the rhs with the lhs, which is faster than setting a
1261   // condition register, reading it back out, and masking the correct bit.  The
1262   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1263   // the result to other bit-twiddling opportunities.
1264   EVT LHSVT = Op.getOperand(0).getValueType();
1265   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1266     EVT VT = Op.getValueType();
1267     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1268                                 Op.getOperand(1));
1269     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1270   }
1271   return SDValue();
1272 }
1273
1274 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1275                                       const PPCSubtarget &Subtarget) const {
1276   SDNode *Node = Op.getNode();
1277   EVT VT = Node->getValueType(0);
1278   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1279   SDValue InChain = Node->getOperand(0);
1280   SDValue VAListPtr = Node->getOperand(1);
1281   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
1282   DebugLoc dl = Node->getDebugLoc();
1283
1284   assert(!Subtarget.isPPC64() && "LowerVAARG is PPC32 only");
1285
1286   // gpr_index
1287   SDValue GprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1288                                     VAListPtr, MachinePointerInfo(SV), MVT::i8,
1289                                     false, false, 0);
1290   InChain = GprIndex.getValue(1);
1291
1292   if (VT == MVT::i64) {
1293     // Check if GprIndex is even
1294     SDValue GprAnd = DAG.getNode(ISD::AND, dl, MVT::i32, GprIndex,
1295                                  DAG.getConstant(1, MVT::i32));
1296     SDValue CC64 = DAG.getSetCC(dl, MVT::i32, GprAnd,
1297                                 DAG.getConstant(0, MVT::i32), ISD::SETNE);
1298     SDValue GprIndexPlusOne = DAG.getNode(ISD::ADD, dl, MVT::i32, GprIndex,
1299                                           DAG.getConstant(1, MVT::i32));
1300     // Align GprIndex to be even if it isn't
1301     GprIndex = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC64, GprIndexPlusOne,
1302                            GprIndex);
1303   }
1304
1305   // fpr index is 1 byte after gpr
1306   SDValue FprPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1307                                DAG.getConstant(1, MVT::i32));
1308
1309   // fpr
1310   SDValue FprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1311                                     FprPtr, MachinePointerInfo(SV), MVT::i8,
1312                                     false, false, 0);
1313   InChain = FprIndex.getValue(1);
1314
1315   SDValue RegSaveAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1316                                        DAG.getConstant(8, MVT::i32));
1317
1318   SDValue OverflowAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1319                                         DAG.getConstant(4, MVT::i32));
1320
1321   // areas
1322   SDValue OverflowArea = DAG.getLoad(MVT::i32, dl, InChain, OverflowAreaPtr,
1323                                      MachinePointerInfo(), false, false,
1324                                      false, 0);
1325   InChain = OverflowArea.getValue(1);
1326
1327   SDValue RegSaveArea = DAG.getLoad(MVT::i32, dl, InChain, RegSaveAreaPtr,
1328                                     MachinePointerInfo(), false, false,
1329                                     false, 0);
1330   InChain = RegSaveArea.getValue(1);
1331
1332   // select overflow_area if index > 8
1333   SDValue CC = DAG.getSetCC(dl, MVT::i32, VT.isInteger() ? GprIndex : FprIndex,
1334                             DAG.getConstant(8, MVT::i32), ISD::SETLT);
1335
1336   // adjustment constant gpr_index * 4/8
1337   SDValue RegConstant = DAG.getNode(ISD::MUL, dl, MVT::i32,
1338                                     VT.isInteger() ? GprIndex : FprIndex,
1339                                     DAG.getConstant(VT.isInteger() ? 4 : 8,
1340                                                     MVT::i32));
1341
1342   // OurReg = RegSaveArea + RegConstant
1343   SDValue OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, RegSaveArea,
1344                                RegConstant);
1345
1346   // Floating types are 32 bytes into RegSaveArea
1347   if (VT.isFloatingPoint())
1348     OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, OurReg,
1349                          DAG.getConstant(32, MVT::i32));
1350
1351   // increase {f,g}pr_index by 1 (or 2 if VT is i64)
1352   SDValue IndexPlus1 = DAG.getNode(ISD::ADD, dl, MVT::i32,
1353                                    VT.isInteger() ? GprIndex : FprIndex,
1354                                    DAG.getConstant(VT == MVT::i64 ? 2 : 1,
1355                                                    MVT::i32));
1356
1357   InChain = DAG.getTruncStore(InChain, dl, IndexPlus1,
1358                               VT.isInteger() ? VAListPtr : FprPtr,
1359                               MachinePointerInfo(SV),
1360                               MVT::i8, false, false, 0);
1361
1362   // determine if we should load from reg_save_area or overflow_area
1363   SDValue Result = DAG.getNode(ISD::SELECT, dl, PtrVT, CC, OurReg, OverflowArea);
1364
1365   // increase overflow_area by 4/8 if gpr/fpr > 8
1366   SDValue OverflowAreaPlusN = DAG.getNode(ISD::ADD, dl, PtrVT, OverflowArea,
1367                                           DAG.getConstant(VT.isInteger() ? 4 : 8,
1368                                           MVT::i32));
1369
1370   OverflowArea = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC, OverflowArea,
1371                              OverflowAreaPlusN);
1372
1373   InChain = DAG.getTruncStore(InChain, dl, OverflowArea,
1374                               OverflowAreaPtr,
1375                               MachinePointerInfo(),
1376                               MVT::i32, false, false, 0);
1377
1378   return DAG.getLoad(VT, dl, InChain, Result, MachinePointerInfo(),
1379                      false, false, false, 0);
1380 }
1381
1382 SDValue PPCTargetLowering::LowerADJUST_TRAMPOLINE(SDValue Op,
1383                                                   SelectionDAG &DAG) const {
1384   return Op.getOperand(0);
1385 }
1386
1387 SDValue PPCTargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
1388                                                 SelectionDAG &DAG) const {
1389   SDValue Chain = Op.getOperand(0);
1390   SDValue Trmp = Op.getOperand(1); // trampoline
1391   SDValue FPtr = Op.getOperand(2); // nested function
1392   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1393   DebugLoc dl = Op.getDebugLoc();
1394
1395   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1396   bool isPPC64 = (PtrVT == MVT::i64);
1397   Type *IntPtrTy =
1398     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType(
1399                                                              *DAG.getContext());
1400
1401   TargetLowering::ArgListTy Args;
1402   TargetLowering::ArgListEntry Entry;
1403
1404   Entry.Ty = IntPtrTy;
1405   Entry.Node = Trmp; Args.push_back(Entry);
1406
1407   // TrampSize == (isPPC64 ? 48 : 40);
1408   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1409                                isPPC64 ? MVT::i64 : MVT::i32);
1410   Args.push_back(Entry);
1411
1412   Entry.Node = FPtr; Args.push_back(Entry);
1413   Entry.Node = Nest; Args.push_back(Entry);
1414
1415   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1416   std::pair<SDValue, SDValue> CallResult =
1417     LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
1418                 false, false, false, false, 0, CallingConv::C, false,
1419                 /*isReturnValueUsed=*/true,
1420                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1421                 Args, DAG, dl);
1422
1423   return CallResult.second;
1424 }
1425
1426 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1427                                         const PPCSubtarget &Subtarget) const {
1428   MachineFunction &MF = DAG.getMachineFunction();
1429   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1430
1431   DebugLoc dl = Op.getDebugLoc();
1432
1433   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1434     // vastart just stores the address of the VarArgsFrameIndex slot into the
1435     // memory location argument.
1436     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1437     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1438     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1439     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1440                         MachinePointerInfo(SV),
1441                         false, false, 0);
1442   }
1443
1444   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1445   // We suppose the given va_list is already allocated.
1446   //
1447   // typedef struct {
1448   //  char gpr;     /* index into the array of 8 GPRs
1449   //                 * stored in the register save area
1450   //                 * gpr=0 corresponds to r3,
1451   //                 * gpr=1 to r4, etc.
1452   //                 */
1453   //  char fpr;     /* index into the array of 8 FPRs
1454   //                 * stored in the register save area
1455   //                 * fpr=0 corresponds to f1,
1456   //                 * fpr=1 to f2, etc.
1457   //                 */
1458   //  char *overflow_arg_area;
1459   //                /* location on stack that holds
1460   //                 * the next overflow argument
1461   //                 */
1462   //  char *reg_save_area;
1463   //               /* where r3:r10 and f1:f8 (if saved)
1464   //                * are stored
1465   //                */
1466   // } va_list[1];
1467
1468
1469   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1470   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1471
1472
1473   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1474
1475   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1476                                             PtrVT);
1477   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1478                                  PtrVT);
1479
1480   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1481   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1482
1483   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1484   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1485
1486   uint64_t FPROffset = 1;
1487   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1488
1489   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1490
1491   // Store first byte : number of int regs
1492   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1493                                          Op.getOperand(1),
1494                                          MachinePointerInfo(SV),
1495                                          MVT::i8, false, false, 0);
1496   uint64_t nextOffset = FPROffset;
1497   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1498                                   ConstFPROffset);
1499
1500   // Store second byte : number of float regs
1501   SDValue secondStore =
1502     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1503                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1504                       false, false, 0);
1505   nextOffset += StackOffset;
1506   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1507
1508   // Store second word : arguments given on stack
1509   SDValue thirdStore =
1510     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1511                  MachinePointerInfo(SV, nextOffset),
1512                  false, false, 0);
1513   nextOffset += FrameOffset;
1514   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1515
1516   // Store third word : arguments given in registers
1517   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1518                       MachinePointerInfo(SV, nextOffset),
1519                       false, false, 0);
1520
1521 }
1522
1523 #include "PPCGenCallingConv.inc"
1524
1525 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1526                                      CCValAssign::LocInfo &LocInfo,
1527                                      ISD::ArgFlagsTy &ArgFlags,
1528                                      CCState &State) {
1529   return true;
1530 }
1531
1532 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1533                                             MVT &LocVT,
1534                                             CCValAssign::LocInfo &LocInfo,
1535                                             ISD::ArgFlagsTy &ArgFlags,
1536                                             CCState &State) {
1537   static const unsigned ArgRegs[] = {
1538     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1539     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1540   };
1541   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1542
1543   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1544
1545   // Skip one register if the first unallocated register has an even register
1546   // number and there are still argument registers available which have not been
1547   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1548   // need to skip a register if RegNum is odd.
1549   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1550     State.AllocateReg(ArgRegs[RegNum]);
1551   }
1552
1553   // Always return false here, as this function only makes sure that the first
1554   // unallocated register has an odd register number and does not actually
1555   // allocate a register for the current argument.
1556   return false;
1557 }
1558
1559 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1560                                               MVT &LocVT,
1561                                               CCValAssign::LocInfo &LocInfo,
1562                                               ISD::ArgFlagsTy &ArgFlags,
1563                                               CCState &State) {
1564   static const unsigned ArgRegs[] = {
1565     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1566     PPC::F8
1567   };
1568
1569   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1570
1571   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1572
1573   // If there is only one Floating-point register left we need to put both f64
1574   // values of a split ppc_fp128 value on the stack.
1575   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1576     State.AllocateReg(ArgRegs[RegNum]);
1577   }
1578
1579   // Always return false here, as this function only makes sure that the two f64
1580   // values a ppc_fp128 value is split into are both passed in registers or both
1581   // passed on the stack and does not actually allocate a register for the
1582   // current argument.
1583   return false;
1584 }
1585
1586 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1587 /// on Darwin.
1588 static const unsigned *GetFPR() {
1589   static const unsigned FPR[] = {
1590     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1591     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1592   };
1593
1594   return FPR;
1595 }
1596
1597 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1598 /// the stack.
1599 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1600                                        unsigned PtrByteSize) {
1601   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1602   if (Flags.isByVal())
1603     ArgSize = Flags.getByValSize();
1604   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1605
1606   return ArgSize;
1607 }
1608
1609 SDValue
1610 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1611                                         CallingConv::ID CallConv, bool isVarArg,
1612                                         const SmallVectorImpl<ISD::InputArg>
1613                                           &Ins,
1614                                         DebugLoc dl, SelectionDAG &DAG,
1615                                         SmallVectorImpl<SDValue> &InVals)
1616                                           const {
1617   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
1618     return LowerFormalArguments_SVR4(Chain, CallConv, isVarArg, Ins,
1619                                      dl, DAG, InVals);
1620   } else {
1621     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1622                                        dl, DAG, InVals);
1623   }
1624 }
1625
1626 SDValue
1627 PPCTargetLowering::LowerFormalArguments_SVR4(
1628                                       SDValue Chain,
1629                                       CallingConv::ID CallConv, bool isVarArg,
1630                                       const SmallVectorImpl<ISD::InputArg>
1631                                         &Ins,
1632                                       DebugLoc dl, SelectionDAG &DAG,
1633                                       SmallVectorImpl<SDValue> &InVals) const {
1634
1635   // 32-bit SVR4 ABI Stack Frame Layout:
1636   //              +-----------------------------------+
1637   //        +-->  |            Back chain             |
1638   //        |     +-----------------------------------+
1639   //        |     | Floating-point register save area |
1640   //        |     +-----------------------------------+
1641   //        |     |    General register save area     |
1642   //        |     +-----------------------------------+
1643   //        |     |          CR save word             |
1644   //        |     +-----------------------------------+
1645   //        |     |         VRSAVE save word          |
1646   //        |     +-----------------------------------+
1647   //        |     |         Alignment padding         |
1648   //        |     +-----------------------------------+
1649   //        |     |     Vector register save area     |
1650   //        |     +-----------------------------------+
1651   //        |     |       Local variable space        |
1652   //        |     +-----------------------------------+
1653   //        |     |        Parameter list area        |
1654   //        |     +-----------------------------------+
1655   //        |     |           LR save word            |
1656   //        |     +-----------------------------------+
1657   // SP-->  +---  |            Back chain             |
1658   //              +-----------------------------------+
1659   //
1660   // Specifications:
1661   //   System V Application Binary Interface PowerPC Processor Supplement
1662   //   AltiVec Technology Programming Interface Manual
1663
1664   MachineFunction &MF = DAG.getMachineFunction();
1665   MachineFrameInfo *MFI = MF.getFrameInfo();
1666   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1667
1668   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1669   // Potential tail calls could cause overwriting of argument stack slots.
1670   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1671                        (CallConv == CallingConv::Fast));
1672   unsigned PtrByteSize = 4;
1673
1674   // Assign locations to all of the incoming arguments.
1675   SmallVector<CCValAssign, 16> ArgLocs;
1676   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1677                  getTargetMachine(), ArgLocs, *DAG.getContext());
1678
1679   // Reserve space for the linkage area on the stack.
1680   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
1681
1682   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1683
1684   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1685     CCValAssign &VA = ArgLocs[i];
1686
1687     // Arguments stored in registers.
1688     if (VA.isRegLoc()) {
1689       TargetRegisterClass *RC;
1690       EVT ValVT = VA.getValVT();
1691
1692       switch (ValVT.getSimpleVT().SimpleTy) {
1693         default:
1694           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1695         case MVT::i32:
1696           RC = PPC::GPRCRegisterClass;
1697           break;
1698         case MVT::f32:
1699           RC = PPC::F4RCRegisterClass;
1700           break;
1701         case MVT::f64:
1702           RC = PPC::F8RCRegisterClass;
1703           break;
1704         case MVT::v16i8:
1705         case MVT::v8i16:
1706         case MVT::v4i32:
1707         case MVT::v4f32:
1708           RC = PPC::VRRCRegisterClass;
1709           break;
1710       }
1711
1712       // Transform the arguments stored in physical registers into virtual ones.
1713       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1714       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1715
1716       InVals.push_back(ArgValue);
1717     } else {
1718       // Argument stored in memory.
1719       assert(VA.isMemLoc());
1720
1721       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1722       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1723                                       isImmutable);
1724
1725       // Create load nodes to retrieve arguments from the stack.
1726       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1727       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1728                                    MachinePointerInfo(),
1729                                    false, false, false, 0));
1730     }
1731   }
1732
1733   // Assign locations to all of the incoming aggregate by value arguments.
1734   // Aggregates passed by value are stored in the local variable space of the
1735   // caller's stack frame, right above the parameter list area.
1736   SmallVector<CCValAssign, 16> ByValArgLocs;
1737   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1738                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
1739
1740   // Reserve stack space for the allocations in CCInfo.
1741   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1742
1743   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1744
1745   // Area that is at least reserved in the caller of this function.
1746   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1747
1748   // Set the size that is at least reserved in caller of this function.  Tail
1749   // call optimized function's reserved stack space needs to be aligned so that
1750   // taking the difference between two stack areas will result in an aligned
1751   // stack.
1752   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1753
1754   MinReservedArea =
1755     std::max(MinReservedArea,
1756              PPCFrameLowering::getMinCallFrameSize(false, false));
1757
1758   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
1759     getStackAlignment();
1760   unsigned AlignMask = TargetAlign-1;
1761   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1762
1763   FI->setMinReservedArea(MinReservedArea);
1764
1765   SmallVector<SDValue, 8> MemOps;
1766
1767   // If the function takes variable number of arguments, make a frame index for
1768   // the start of the first vararg value... for expansion of llvm.va_start.
1769   if (isVarArg) {
1770     static const unsigned GPArgRegs[] = {
1771       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1772       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1773     };
1774     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1775
1776     static const unsigned FPArgRegs[] = {
1777       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1778       PPC::F8
1779     };
1780     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1781
1782     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1783                                                           NumGPArgRegs));
1784     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1785                                                           NumFPArgRegs));
1786
1787     // Make room for NumGPArgRegs and NumFPArgRegs.
1788     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1789                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1790
1791     FuncInfo->setVarArgsStackOffset(
1792       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1793                              CCInfo.getNextStackOffset(), true));
1794
1795     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1796     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1797
1798     // The fixed integer arguments of a variadic function are stored to the
1799     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
1800     // the result of va_next.
1801     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1802       // Get an existing live-in vreg, or add a new one.
1803       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
1804       if (!VReg)
1805         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1806
1807       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1808       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1809                                    MachinePointerInfo(), false, false, 0);
1810       MemOps.push_back(Store);
1811       // Increment the address by four for the next argument to store
1812       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1813       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1814     }
1815
1816     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1817     // is set.
1818     // The double arguments are stored to the VarArgsFrameIndex
1819     // on the stack.
1820     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1821       // Get an existing live-in vreg, or add a new one.
1822       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
1823       if (!VReg)
1824         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1825
1826       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1827       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1828                                    MachinePointerInfo(), false, false, 0);
1829       MemOps.push_back(Store);
1830       // Increment the address by eight for the next argument to store
1831       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1832                                          PtrVT);
1833       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1834     }
1835   }
1836
1837   if (!MemOps.empty())
1838     Chain = DAG.getNode(ISD::TokenFactor, dl,
1839                         MVT::Other, &MemOps[0], MemOps.size());
1840
1841   return Chain;
1842 }
1843
1844 SDValue
1845 PPCTargetLowering::LowerFormalArguments_Darwin(
1846                                       SDValue Chain,
1847                                       CallingConv::ID CallConv, bool isVarArg,
1848                                       const SmallVectorImpl<ISD::InputArg>
1849                                         &Ins,
1850                                       DebugLoc dl, SelectionDAG &DAG,
1851                                       SmallVectorImpl<SDValue> &InVals) const {
1852   // TODO: add description of PPC stack frame format, or at least some docs.
1853   //
1854   MachineFunction &MF = DAG.getMachineFunction();
1855   MachineFrameInfo *MFI = MF.getFrameInfo();
1856   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1857
1858   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1859   bool isPPC64 = PtrVT == MVT::i64;
1860   // Potential tail calls could cause overwriting of argument stack slots.
1861   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1862                        (CallConv == CallingConv::Fast));
1863   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1864
1865   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
1866   // Area that is at least reserved in caller of this function.
1867   unsigned MinReservedArea = ArgOffset;
1868
1869   static const unsigned GPR_32[] = {           // 32-bit registers.
1870     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1871     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1872   };
1873   static const unsigned GPR_64[] = {           // 64-bit registers.
1874     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1875     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1876   };
1877
1878   static const unsigned *FPR = GetFPR();
1879
1880   static const unsigned VR[] = {
1881     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1882     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1883   };
1884
1885   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1886   const unsigned Num_FPR_Regs = 13;
1887   const unsigned Num_VR_Regs  = array_lengthof( VR);
1888
1889   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1890
1891   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1892
1893   // In 32-bit non-varargs functions, the stack space for vectors is after the
1894   // stack space for non-vectors.  We do not use this space unless we have
1895   // too many vectors to fit in registers, something that only occurs in
1896   // constructed examples:), but we have to walk the arglist to figure
1897   // that out...for the pathological case, compute VecArgOffset as the
1898   // start of the vector parameter area.  Computing VecArgOffset is the
1899   // entire point of the following loop.
1900   unsigned VecArgOffset = ArgOffset;
1901   if (!isVarArg && !isPPC64) {
1902     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
1903          ++ArgNo) {
1904       EVT ObjectVT = Ins[ArgNo].VT;
1905       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1906       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1907
1908       if (Flags.isByVal()) {
1909         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1910         ObjSize = Flags.getByValSize();
1911         unsigned ArgSize =
1912                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1913         VecArgOffset += ArgSize;
1914         continue;
1915       }
1916
1917       switch(ObjectVT.getSimpleVT().SimpleTy) {
1918       default: llvm_unreachable("Unhandled argument type!");
1919       case MVT::i32:
1920       case MVT::f32:
1921         VecArgOffset += isPPC64 ? 8 : 4;
1922         break;
1923       case MVT::i64:  // PPC64
1924       case MVT::f64:
1925         VecArgOffset += 8;
1926         break;
1927       case MVT::v4f32:
1928       case MVT::v4i32:
1929       case MVT::v8i16:
1930       case MVT::v16i8:
1931         // Nothing to do, we're only looking at Nonvector args here.
1932         break;
1933       }
1934     }
1935   }
1936   // We've found where the vector parameter area in memory is.  Skip the
1937   // first 12 parameters; these don't use that memory.
1938   VecArgOffset = ((VecArgOffset+15)/16)*16;
1939   VecArgOffset += 12*16;
1940
1941   // Add DAG nodes to load the arguments or copy them out of registers.  On
1942   // entry to a function on PPC, the arguments start after the linkage area,
1943   // although the first ones are often in registers.
1944
1945   SmallVector<SDValue, 8> MemOps;
1946   unsigned nAltivecParamsAtEnd = 0;
1947   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
1948     SDValue ArgVal;
1949     bool needsLoad = false;
1950     EVT ObjectVT = Ins[ArgNo].VT;
1951     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1952     unsigned ArgSize = ObjSize;
1953     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1954
1955     unsigned CurArgOffset = ArgOffset;
1956
1957     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1958     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1959         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1960       if (isVarArg || isPPC64) {
1961         MinReservedArea = ((MinReservedArea+15)/16)*16;
1962         MinReservedArea += CalculateStackSlotSize(ObjectVT,
1963                                                   Flags,
1964                                                   PtrByteSize);
1965       } else  nAltivecParamsAtEnd++;
1966     } else
1967       // Calculate min reserved area.
1968       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
1969                                                 Flags,
1970                                                 PtrByteSize);
1971
1972     // FIXME the codegen can be much improved in some cases.
1973     // We do not have to keep everything in memory.
1974     if (Flags.isByVal()) {
1975       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1976       ObjSize = Flags.getByValSize();
1977       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1978       // Objects of size 1 and 2 are right justified, everything else is
1979       // left justified.  This means the memory address is adjusted forwards.
1980       if (ObjSize==1 || ObjSize==2) {
1981         CurArgOffset = CurArgOffset + (4 - ObjSize);
1982       }
1983       // The value of the object is its address.
1984       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
1985       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1986       InVals.push_back(FIN);
1987       if (ObjSize==1 || ObjSize==2) {
1988         if (GPR_idx != Num_GPR_Regs) {
1989           unsigned VReg;
1990           if (isPPC64)
1991             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
1992           else
1993             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1994           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1995           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1996                                             MachinePointerInfo(),
1997                                             ObjSize==1 ? MVT::i8 : MVT::i16,
1998                                             false, false, 0);
1999           MemOps.push_back(Store);
2000           ++GPR_idx;
2001         }
2002
2003         ArgOffset += PtrByteSize;
2004
2005         continue;
2006       }
2007       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2008         // Store whatever pieces of the object are in registers
2009         // to memory.  ArgVal will be address of the beginning of
2010         // the object.
2011         if (GPR_idx != Num_GPR_Regs) {
2012           unsigned VReg;
2013           if (isPPC64)
2014             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2015           else
2016             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2017           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2018           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2019           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2020           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2021                                        MachinePointerInfo(),
2022                                        false, false, 0);
2023           MemOps.push_back(Store);
2024           ++GPR_idx;
2025           ArgOffset += PtrByteSize;
2026         } else {
2027           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
2028           break;
2029         }
2030       }
2031       continue;
2032     }
2033
2034     switch (ObjectVT.getSimpleVT().SimpleTy) {
2035     default: llvm_unreachable("Unhandled argument type!");
2036     case MVT::i32:
2037       if (!isPPC64) {
2038         if (GPR_idx != Num_GPR_Regs) {
2039           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2040           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2041           ++GPR_idx;
2042         } else {
2043           needsLoad = true;
2044           ArgSize = PtrByteSize;
2045         }
2046         // All int arguments reserve stack space in the Darwin ABI.
2047         ArgOffset += PtrByteSize;
2048         break;
2049       }
2050       // FALLTHROUGH
2051     case MVT::i64:  // PPC64
2052       if (GPR_idx != Num_GPR_Regs) {
2053         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2054         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2055
2056         if (ObjectVT == MVT::i32) {
2057           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2058           // value to MVT::i64 and then truncate to the correct register size.
2059           if (Flags.isSExt())
2060             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
2061                                  DAG.getValueType(ObjectVT));
2062           else if (Flags.isZExt())
2063             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
2064                                  DAG.getValueType(ObjectVT));
2065
2066           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
2067         }
2068
2069         ++GPR_idx;
2070       } else {
2071         needsLoad = true;
2072         ArgSize = PtrByteSize;
2073       }
2074       // All int arguments reserve stack space in the Darwin ABI.
2075       ArgOffset += 8;
2076       break;
2077
2078     case MVT::f32:
2079     case MVT::f64:
2080       // Every 4 bytes of argument space consumes one of the GPRs available for
2081       // argument passing.
2082       if (GPR_idx != Num_GPR_Regs) {
2083         ++GPR_idx;
2084         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2085           ++GPR_idx;
2086       }
2087       if (FPR_idx != Num_FPR_Regs) {
2088         unsigned VReg;
2089
2090         if (ObjectVT == MVT::f32)
2091           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2092         else
2093           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2094
2095         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2096         ++FPR_idx;
2097       } else {
2098         needsLoad = true;
2099       }
2100
2101       // All FP arguments reserve stack space in the Darwin ABI.
2102       ArgOffset += isPPC64 ? 8 : ObjSize;
2103       break;
2104     case MVT::v4f32:
2105     case MVT::v4i32:
2106     case MVT::v8i16:
2107     case MVT::v16i8:
2108       // Note that vector arguments in registers don't reserve stack space,
2109       // except in varargs functions.
2110       if (VR_idx != Num_VR_Regs) {
2111         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2112         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2113         if (isVarArg) {
2114           while ((ArgOffset % 16) != 0) {
2115             ArgOffset += PtrByteSize;
2116             if (GPR_idx != Num_GPR_Regs)
2117               GPR_idx++;
2118           }
2119           ArgOffset += 16;
2120           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2121         }
2122         ++VR_idx;
2123       } else {
2124         if (!isVarArg && !isPPC64) {
2125           // Vectors go after all the nonvectors.
2126           CurArgOffset = VecArgOffset;
2127           VecArgOffset += 16;
2128         } else {
2129           // Vectors are aligned.
2130           ArgOffset = ((ArgOffset+15)/16)*16;
2131           CurArgOffset = ArgOffset;
2132           ArgOffset += 16;
2133         }
2134         needsLoad = true;
2135       }
2136       break;
2137     }
2138
2139     // We need to load the argument to a virtual register if we determined above
2140     // that we ran out of physical registers of the appropriate type.
2141     if (needsLoad) {
2142       int FI = MFI->CreateFixedObject(ObjSize,
2143                                       CurArgOffset + (ArgSize - ObjSize),
2144                                       isImmutable);
2145       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2146       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2147                            false, false, false, 0);
2148     }
2149
2150     InVals.push_back(ArgVal);
2151   }
2152
2153   // Set the size that is at least reserved in caller of this function.  Tail
2154   // call optimized function's reserved stack space needs to be aligned so that
2155   // taking the difference between two stack areas will result in an aligned
2156   // stack.
2157   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2158   // Add the Altivec parameters at the end, if needed.
2159   if (nAltivecParamsAtEnd) {
2160     MinReservedArea = ((MinReservedArea+15)/16)*16;
2161     MinReservedArea += 16*nAltivecParamsAtEnd;
2162   }
2163   MinReservedArea =
2164     std::max(MinReservedArea,
2165              PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2166   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
2167     getStackAlignment();
2168   unsigned AlignMask = TargetAlign-1;
2169   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2170   FI->setMinReservedArea(MinReservedArea);
2171
2172   // If the function takes variable number of arguments, make a frame index for
2173   // the start of the first vararg value... for expansion of llvm.va_start.
2174   if (isVarArg) {
2175     int Depth = ArgOffset;
2176
2177     FuncInfo->setVarArgsFrameIndex(
2178       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2179                              Depth, true));
2180     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2181
2182     // If this function is vararg, store any remaining integer argument regs
2183     // to their spots on the stack so that they may be loaded by deferencing the
2184     // result of va_next.
2185     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2186       unsigned VReg;
2187
2188       if (isPPC64)
2189         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2190       else
2191         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2192
2193       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2194       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2195                                    MachinePointerInfo(), false, false, 0);
2196       MemOps.push_back(Store);
2197       // Increment the address by four for the next argument to store
2198       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2199       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2200     }
2201   }
2202
2203   if (!MemOps.empty())
2204     Chain = DAG.getNode(ISD::TokenFactor, dl,
2205                         MVT::Other, &MemOps[0], MemOps.size());
2206
2207   return Chain;
2208 }
2209
2210 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
2211 /// linkage area for the Darwin ABI.
2212 static unsigned
2213 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2214                                      bool isPPC64,
2215                                      bool isVarArg,
2216                                      unsigned CC,
2217                                      const SmallVectorImpl<ISD::OutputArg>
2218                                        &Outs,
2219                                      const SmallVectorImpl<SDValue> &OutVals,
2220                                      unsigned &nAltivecParamsAtEnd) {
2221   // Count how many bytes are to be pushed on the stack, including the linkage
2222   // area, and parameter passing area.  We start with 24/48 bytes, which is
2223   // prereserved space for [SP][CR][LR][3 x unused].
2224   unsigned NumBytes = PPCFrameLowering::getLinkageSize(isPPC64, true);
2225   unsigned NumOps = Outs.size();
2226   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2227
2228   // Add up all the space actually used.
2229   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2230   // they all go in registers, but we must reserve stack space for them for
2231   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2232   // assigned stack space in order, with padding so Altivec parameters are
2233   // 16-byte aligned.
2234   nAltivecParamsAtEnd = 0;
2235   for (unsigned i = 0; i != NumOps; ++i) {
2236     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2237     EVT ArgVT = Outs[i].VT;
2238     // Varargs Altivec parameters are padded to a 16 byte boundary.
2239     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2240         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2241       if (!isVarArg && !isPPC64) {
2242         // Non-varargs Altivec parameters go after all the non-Altivec
2243         // parameters; handle those later so we know how much padding we need.
2244         nAltivecParamsAtEnd++;
2245         continue;
2246       }
2247       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2248       NumBytes = ((NumBytes+15)/16)*16;
2249     }
2250     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2251   }
2252
2253    // Allow for Altivec parameters at the end, if needed.
2254   if (nAltivecParamsAtEnd) {
2255     NumBytes = ((NumBytes+15)/16)*16;
2256     NumBytes += 16*nAltivecParamsAtEnd;
2257   }
2258
2259   // The prolog code of the callee may store up to 8 GPR argument registers to
2260   // the stack, allowing va_start to index over them in memory if its varargs.
2261   // Because we cannot tell if this is needed on the caller side, we have to
2262   // conservatively assume that it is needed.  As such, make sure we have at
2263   // least enough stack space for the caller to store the 8 GPRs.
2264   NumBytes = std::max(NumBytes,
2265                       PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2266
2267   // Tail call needs the stack to be aligned.
2268   if (CC == CallingConv::Fast && DAG.getTarget().Options.GuaranteedTailCallOpt){
2269     unsigned TargetAlign = DAG.getMachineFunction().getTarget().
2270       getFrameLowering()->getStackAlignment();
2271     unsigned AlignMask = TargetAlign-1;
2272     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2273   }
2274
2275   return NumBytes;
2276 }
2277
2278 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2279 /// adjusted to accommodate the arguments for the tailcall.
2280 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2281                                    unsigned ParamSize) {
2282
2283   if (!isTailCall) return 0;
2284
2285   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2286   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2287   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2288   // Remember only if the new adjustement is bigger.
2289   if (SPDiff < FI->getTailCallSPDelta())
2290     FI->setTailCallSPDelta(SPDiff);
2291
2292   return SPDiff;
2293 }
2294
2295 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2296 /// for tail call optimization. Targets which want to do tail call
2297 /// optimization should implement this function.
2298 bool
2299 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2300                                                      CallingConv::ID CalleeCC,
2301                                                      bool isVarArg,
2302                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2303                                                      SelectionDAG& DAG) const {
2304   if (!getTargetMachine().Options.GuaranteedTailCallOpt)
2305     return false;
2306
2307   // Variable argument functions are not supported.
2308   if (isVarArg)
2309     return false;
2310
2311   MachineFunction &MF = DAG.getMachineFunction();
2312   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2313   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2314     // Functions containing by val parameters are not supported.
2315     for (unsigned i = 0; i != Ins.size(); i++) {
2316        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2317        if (Flags.isByVal()) return false;
2318     }
2319
2320     // Non PIC/GOT  tail calls are supported.
2321     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2322       return true;
2323
2324     // At the moment we can only do local tail calls (in same module, hidden
2325     // or protected) if we are generating PIC.
2326     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2327       return G->getGlobal()->hasHiddenVisibility()
2328           || G->getGlobal()->hasProtectedVisibility();
2329   }
2330
2331   return false;
2332 }
2333
2334 /// isCallCompatibleAddress - Return the immediate to use if the specified
2335 /// 32-bit value is representable in the immediate field of a BxA instruction.
2336 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2337   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2338   if (!C) return 0;
2339
2340   int Addr = C->getZExtValue();
2341   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2342       (Addr << 6 >> 6) != Addr)
2343     return 0;  // Top 6 bits have to be sext of immediate.
2344
2345   return DAG.getConstant((int)C->getZExtValue() >> 2,
2346                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2347 }
2348
2349 namespace {
2350
2351 struct TailCallArgumentInfo {
2352   SDValue Arg;
2353   SDValue FrameIdxOp;
2354   int       FrameIdx;
2355
2356   TailCallArgumentInfo() : FrameIdx(0) {}
2357 };
2358
2359 }
2360
2361 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2362 static void
2363 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2364                                            SDValue Chain,
2365                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2366                    SmallVector<SDValue, 8> &MemOpChains,
2367                    DebugLoc dl) {
2368   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2369     SDValue Arg = TailCallArgs[i].Arg;
2370     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2371     int FI = TailCallArgs[i].FrameIdx;
2372     // Store relative to framepointer.
2373     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2374                                        MachinePointerInfo::getFixedStack(FI),
2375                                        false, false, 0));
2376   }
2377 }
2378
2379 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2380 /// the appropriate stack slot for the tail call optimized function call.
2381 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2382                                                MachineFunction &MF,
2383                                                SDValue Chain,
2384                                                SDValue OldRetAddr,
2385                                                SDValue OldFP,
2386                                                int SPDiff,
2387                                                bool isPPC64,
2388                                                bool isDarwinABI,
2389                                                DebugLoc dl) {
2390   if (SPDiff) {
2391     // Calculate the new stack slot for the return address.
2392     int SlotSize = isPPC64 ? 8 : 4;
2393     int NewRetAddrLoc = SPDiff + PPCFrameLowering::getReturnSaveOffset(isPPC64,
2394                                                                    isDarwinABI);
2395     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2396                                                           NewRetAddrLoc, true);
2397     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2398     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2399     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2400                          MachinePointerInfo::getFixedStack(NewRetAddr),
2401                          false, false, 0);
2402
2403     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2404     // slot as the FP is never overwritten.
2405     if (isDarwinABI) {
2406       int NewFPLoc =
2407         SPDiff + PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2408       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2409                                                           true);
2410       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2411       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2412                            MachinePointerInfo::getFixedStack(NewFPIdx),
2413                            false, false, 0);
2414     }
2415   }
2416   return Chain;
2417 }
2418
2419 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2420 /// the position of the argument.
2421 static void
2422 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2423                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2424                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2425   int Offset = ArgOffset + SPDiff;
2426   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2427   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2428   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2429   SDValue FIN = DAG.getFrameIndex(FI, VT);
2430   TailCallArgumentInfo Info;
2431   Info.Arg = Arg;
2432   Info.FrameIdxOp = FIN;
2433   Info.FrameIdx = FI;
2434   TailCallArguments.push_back(Info);
2435 }
2436
2437 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2438 /// stack slot. Returns the chain as result and the loaded frame pointers in
2439 /// LROpOut/FPOpout. Used when tail calling.
2440 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2441                                                         int SPDiff,
2442                                                         SDValue Chain,
2443                                                         SDValue &LROpOut,
2444                                                         SDValue &FPOpOut,
2445                                                         bool isDarwinABI,
2446                                                         DebugLoc dl) const {
2447   if (SPDiff) {
2448     // Load the LR and FP stack slot for later adjusting.
2449     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2450     LROpOut = getReturnAddrFrameIndex(DAG);
2451     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2452                           false, false, false, 0);
2453     Chain = SDValue(LROpOut.getNode(), 1);
2454
2455     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2456     // slot as the FP is never overwritten.
2457     if (isDarwinABI) {
2458       FPOpOut = getFramePointerFrameIndex(DAG);
2459       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2460                             false, false, false, 0);
2461       Chain = SDValue(FPOpOut.getNode(), 1);
2462     }
2463   }
2464   return Chain;
2465 }
2466
2467 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2468 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2469 /// specified by the specific parameter attribute. The copy will be passed as
2470 /// a byval function parameter.
2471 /// Sometimes what we are copying is the end of a larger object, the part that
2472 /// does not fit in registers.
2473 static SDValue
2474 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2475                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2476                           DebugLoc dl) {
2477   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2478   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2479                        false, false, MachinePointerInfo(0),
2480                        MachinePointerInfo(0));
2481 }
2482
2483 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2484 /// tail calls.
2485 static void
2486 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2487                  SDValue Arg, SDValue PtrOff, int SPDiff,
2488                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2489                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2490                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2491                  DebugLoc dl) {
2492   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2493   if (!isTailCall) {
2494     if (isVector) {
2495       SDValue StackPtr;
2496       if (isPPC64)
2497         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2498       else
2499         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2500       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2501                            DAG.getConstant(ArgOffset, PtrVT));
2502     }
2503     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2504                                        MachinePointerInfo(), false, false, 0));
2505   // Calculate and remember argument location.
2506   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2507                                   TailCallArguments);
2508 }
2509
2510 static
2511 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2512                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2513                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2514                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2515   MachineFunction &MF = DAG.getMachineFunction();
2516
2517   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2518   // might overwrite each other in case of tail call optimization.
2519   SmallVector<SDValue, 8> MemOpChains2;
2520   // Do not flag preceding copytoreg stuff together with the following stuff.
2521   InFlag = SDValue();
2522   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2523                                     MemOpChains2, dl);
2524   if (!MemOpChains2.empty())
2525     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2526                         &MemOpChains2[0], MemOpChains2.size());
2527
2528   // Store the return address to the appropriate stack slot.
2529   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2530                                         isPPC64, isDarwinABI, dl);
2531
2532   // Emit callseq_end just before tailcall node.
2533   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2534                              DAG.getIntPtrConstant(0, true), InFlag);
2535   InFlag = Chain.getValue(1);
2536 }
2537
2538 static
2539 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2540                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2541                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2542                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2543                      const PPCSubtarget &PPCSubTarget) {
2544
2545   bool isPPC64 = PPCSubTarget.isPPC64();
2546   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
2547
2548   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2549   NodeTys.push_back(MVT::Other);   // Returns a chain
2550   NodeTys.push_back(MVT::Glue);    // Returns a flag for retval copy to use.
2551
2552   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2553
2554   bool needIndirectCall = true;
2555   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2556     // If this is an absolute destination address, use the munged value.
2557     Callee = SDValue(Dest, 0);
2558     needIndirectCall = false;
2559   }
2560
2561   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2562     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2563     // Use indirect calls for ALL functions calls in JIT mode, since the
2564     // far-call stubs may be outside relocation limits for a BL instruction.
2565     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2566       unsigned OpFlags = 0;
2567       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2568           (PPCSubTarget.getTargetTriple().isMacOSX() &&
2569            PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5)) &&
2570           (G->getGlobal()->isDeclaration() ||
2571            G->getGlobal()->isWeakForLinker())) {
2572         // PC-relative references to external symbols should go through $stub,
2573         // unless we're building with the leopard linker or later, which
2574         // automatically synthesizes these stubs.
2575         OpFlags = PPCII::MO_DARWIN_STUB;
2576       }
2577
2578       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
2579       // every direct call is) turn it into a TargetGlobalAddress /
2580       // TargetExternalSymbol node so that legalize doesn't hack it.
2581       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2582                                           Callee.getValueType(),
2583                                           0, OpFlags);
2584       needIndirectCall = false;
2585     }
2586   }
2587
2588   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2589     unsigned char OpFlags = 0;
2590
2591     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2592         (PPCSubTarget.getTargetTriple().isMacOSX() &&
2593          PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5))) {
2594       // PC-relative references to external symbols should go through $stub,
2595       // unless we're building with the leopard linker or later, which
2596       // automatically synthesizes these stubs.
2597       OpFlags = PPCII::MO_DARWIN_STUB;
2598     }
2599
2600     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
2601                                          OpFlags);
2602     needIndirectCall = false;
2603   }
2604
2605   if (needIndirectCall) {
2606     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2607     // to do the call, we can't use PPCISD::CALL.
2608     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2609
2610     if (isSVR4ABI && isPPC64) {
2611       // Function pointers in the 64-bit SVR4 ABI do not point to the function
2612       // entry point, but to the function descriptor (the function entry point
2613       // address is part of the function descriptor though).
2614       // The function descriptor is a three doubleword structure with the
2615       // following fields: function entry point, TOC base address and
2616       // environment pointer.
2617       // Thus for a call through a function pointer, the following actions need
2618       // to be performed:
2619       //   1. Save the TOC of the caller in the TOC save area of its stack
2620       //      frame (this is done in LowerCall_Darwin()).
2621       //   2. Load the address of the function entry point from the function
2622       //      descriptor.
2623       //   3. Load the TOC of the callee from the function descriptor into r2.
2624       //   4. Load the environment pointer from the function descriptor into
2625       //      r11.
2626       //   5. Branch to the function entry point address.
2627       //   6. On return of the callee, the TOC of the caller needs to be
2628       //      restored (this is done in FinishCall()).
2629       //
2630       // All those operations are flagged together to ensure that no other
2631       // operations can be scheduled in between. E.g. without flagging the
2632       // operations together, a TOC access in the caller could be scheduled
2633       // between the load of the callee TOC and the branch to the callee, which
2634       // results in the TOC access going through the TOC of the callee instead
2635       // of going through the TOC of the caller, which leads to incorrect code.
2636
2637       // Load the address of the function entry point from the function
2638       // descriptor.
2639       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Glue);
2640       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
2641                                         InFlag.getNode() ? 3 : 2);
2642       Chain = LoadFuncPtr.getValue(1);
2643       InFlag = LoadFuncPtr.getValue(2);
2644
2645       // Load environment pointer into r11.
2646       // Offset of the environment pointer within the function descriptor.
2647       SDValue PtrOff = DAG.getIntPtrConstant(16);
2648
2649       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
2650       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
2651                                        InFlag);
2652       Chain = LoadEnvPtr.getValue(1);
2653       InFlag = LoadEnvPtr.getValue(2);
2654
2655       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
2656                                         InFlag);
2657       Chain = EnvVal.getValue(0);
2658       InFlag = EnvVal.getValue(1);
2659
2660       // Load TOC of the callee into r2. We are using a target-specific load
2661       // with r2 hard coded, because the result of a target-independent load
2662       // would never go directly into r2, since r2 is a reserved register (which
2663       // prevents the register allocator from allocating it), resulting in an
2664       // additional register being allocated and an unnecessary move instruction
2665       // being generated.
2666       VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2667       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
2668                                        Callee, InFlag);
2669       Chain = LoadTOCPtr.getValue(0);
2670       InFlag = LoadTOCPtr.getValue(1);
2671
2672       MTCTROps[0] = Chain;
2673       MTCTROps[1] = LoadFuncPtr;
2674       MTCTROps[2] = InFlag;
2675     }
2676
2677     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2678                         2 + (InFlag.getNode() != 0));
2679     InFlag = Chain.getValue(1);
2680
2681     NodeTys.clear();
2682     NodeTys.push_back(MVT::Other);
2683     NodeTys.push_back(MVT::Glue);
2684     Ops.push_back(Chain);
2685     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
2686     Callee.setNode(0);
2687     // Add CTR register as callee so a bctr can be emitted later.
2688     if (isTailCall)
2689       Ops.push_back(DAG.getRegister(isPPC64 ? PPC::CTR8 : PPC::CTR, PtrVT));
2690   }
2691
2692   // If this is a direct call, pass the chain and the callee.
2693   if (Callee.getNode()) {
2694     Ops.push_back(Chain);
2695     Ops.push_back(Callee);
2696   }
2697   // If this is a tail call add stack pointer delta.
2698   if (isTailCall)
2699     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2700
2701   // Add argument registers to the end of the list so that they are known live
2702   // into the call.
2703   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2704     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2705                                   RegsToPass[i].second.getValueType()));
2706
2707   return CallOpc;
2708 }
2709
2710 SDValue
2711 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2712                                    CallingConv::ID CallConv, bool isVarArg,
2713                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2714                                    DebugLoc dl, SelectionDAG &DAG,
2715                                    SmallVectorImpl<SDValue> &InVals) const {
2716
2717   SmallVector<CCValAssign, 16> RVLocs;
2718   CCState CCRetInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2719                     getTargetMachine(), RVLocs, *DAG.getContext());
2720   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2721
2722   // Copy all of the result registers out of their specified physreg.
2723   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2724     CCValAssign &VA = RVLocs[i];
2725     EVT VT = VA.getValVT();
2726     assert(VA.isRegLoc() && "Can only return in registers!");
2727     Chain = DAG.getCopyFromReg(Chain, dl,
2728                                VA.getLocReg(), VT, InFlag).getValue(1);
2729     InVals.push_back(Chain.getValue(0));
2730     InFlag = Chain.getValue(2);
2731   }
2732
2733   return Chain;
2734 }
2735
2736 SDValue
2737 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
2738                               bool isTailCall, bool isVarArg,
2739                               SelectionDAG &DAG,
2740                               SmallVector<std::pair<unsigned, SDValue>, 8>
2741                                 &RegsToPass,
2742                               SDValue InFlag, SDValue Chain,
2743                               SDValue &Callee,
2744                               int SPDiff, unsigned NumBytes,
2745                               const SmallVectorImpl<ISD::InputArg> &Ins,
2746                               SmallVectorImpl<SDValue> &InVals) const {
2747   std::vector<EVT> NodeTys;
2748   SmallVector<SDValue, 8> Ops;
2749   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
2750                                  isTailCall, RegsToPass, Ops, NodeTys,
2751                                  PPCSubTarget);
2752
2753   // When performing tail call optimization the callee pops its arguments off
2754   // the stack. Account for this here so these bytes can be pushed back on in
2755   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2756   int BytesCalleePops =
2757     (CallConv == CallingConv::Fast &&
2758      getTargetMachine().Options.GuaranteedTailCallOpt) ? NumBytes : 0;
2759
2760   if (InFlag.getNode())
2761     Ops.push_back(InFlag);
2762
2763   // Emit tail call.
2764   if (isTailCall) {
2765     // If this is the first return lowered for this function, add the regs
2766     // to the liveout set for the function.
2767     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2768       SmallVector<CCValAssign, 16> RVLocs;
2769       CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2770                      getTargetMachine(), RVLocs, *DAG.getContext());
2771       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2772       for (unsigned i = 0; i != RVLocs.size(); ++i)
2773         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2774     }
2775
2776     assert(((Callee.getOpcode() == ISD::Register &&
2777              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
2778             Callee.getOpcode() == ISD::TargetExternalSymbol ||
2779             Callee.getOpcode() == ISD::TargetGlobalAddress ||
2780             isa<ConstantSDNode>(Callee)) &&
2781     "Expecting an global address, external symbol, absolute value or register");
2782
2783     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
2784   }
2785
2786   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2787   InFlag = Chain.getValue(1);
2788
2789   // Add a NOP immediately after the branch instruction when using the 64-bit
2790   // SVR4 ABI. At link time, if caller and callee are in a different module and
2791   // thus have a different TOC, the call will be replaced with a call to a stub
2792   // function which saves the current TOC, loads the TOC of the callee and
2793   // branches to the callee. The NOP will be replaced with a load instruction
2794   // which restores the TOC of the caller from the TOC save slot of the current
2795   // stack frame. If caller and callee belong to the same module (and have the
2796   // same TOC), the NOP will remain unchanged.
2797   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
2798     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2799     if (CallOpc == PPCISD::BCTRL_SVR4) {
2800       // This is a call through a function pointer.
2801       // Restore the caller TOC from the save area into R2.
2802       // See PrepareCall() for more information about calls through function
2803       // pointers in the 64-bit SVR4 ABI.
2804       // We are using a target-specific load with r2 hard coded, because the
2805       // result of a target-independent load would never go directly into r2,
2806       // since r2 is a reserved register (which prevents the register allocator
2807       // from allocating it), resulting in an additional register being
2808       // allocated and an unnecessary move instruction being generated.
2809       Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
2810       InFlag = Chain.getValue(1);
2811     } else {
2812       // Otherwise insert NOP.
2813       InFlag = DAG.getNode(PPCISD::NOP, dl, MVT::Glue, InFlag);
2814     }
2815   }
2816
2817   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2818                              DAG.getIntPtrConstant(BytesCalleePops, true),
2819                              InFlag);
2820   if (!Ins.empty())
2821     InFlag = Chain.getValue(1);
2822
2823   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2824                          Ins, dl, DAG, InVals);
2825 }
2826
2827 SDValue
2828 PPCTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
2829                              CallingConv::ID CallConv, bool isVarArg,
2830                              bool &isTailCall,
2831                              const SmallVectorImpl<ISD::OutputArg> &Outs,
2832                              const SmallVectorImpl<SDValue> &OutVals,
2833                              const SmallVectorImpl<ISD::InputArg> &Ins,
2834                              DebugLoc dl, SelectionDAG &DAG,
2835                              SmallVectorImpl<SDValue> &InVals) const {
2836   if (isTailCall)
2837     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
2838                                                    Ins, DAG);
2839
2840   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
2841     return LowerCall_SVR4(Chain, Callee, CallConv, isVarArg,
2842                           isTailCall, Outs, OutVals, Ins,
2843                           dl, DAG, InVals);
2844
2845   return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
2846                           isTailCall, Outs, OutVals, Ins,
2847                           dl, DAG, InVals);
2848 }
2849
2850 SDValue
2851 PPCTargetLowering::LowerCall_SVR4(SDValue Chain, SDValue Callee,
2852                                   CallingConv::ID CallConv, bool isVarArg,
2853                                   bool isTailCall,
2854                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2855                                   const SmallVectorImpl<SDValue> &OutVals,
2856                                   const SmallVectorImpl<ISD::InputArg> &Ins,
2857                                   DebugLoc dl, SelectionDAG &DAG,
2858                                   SmallVectorImpl<SDValue> &InVals) const {
2859   // See PPCTargetLowering::LowerFormalArguments_SVR4() for a description
2860   // of the 32-bit SVR4 ABI stack frame layout.
2861
2862   assert((CallConv == CallingConv::C ||
2863           CallConv == CallingConv::Fast) && "Unknown calling convention!");
2864
2865   unsigned PtrByteSize = 4;
2866
2867   MachineFunction &MF = DAG.getMachineFunction();
2868
2869   // Mark this function as potentially containing a function that contains a
2870   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2871   // and restoring the callers stack pointer in this functions epilog. This is
2872   // done because by tail calling the called function might overwrite the value
2873   // in this function's (MF) stack pointer stack slot 0(SP).
2874   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
2875       CallConv == CallingConv::Fast)
2876     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2877
2878   // Count how many bytes are to be pushed on the stack, including the linkage
2879   // area, parameter list area and the part of the local variable space which
2880   // contains copies of aggregates which are passed by value.
2881
2882   // Assign locations to all of the outgoing arguments.
2883   SmallVector<CCValAssign, 16> ArgLocs;
2884   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2885                  getTargetMachine(), ArgLocs, *DAG.getContext());
2886
2887   // Reserve space for the linkage area on the stack.
2888   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
2889
2890   if (isVarArg) {
2891     // Handle fixed and variable vector arguments differently.
2892     // Fixed vector arguments go into registers as long as registers are
2893     // available. Variable vector arguments always go into memory.
2894     unsigned NumArgs = Outs.size();
2895
2896     for (unsigned i = 0; i != NumArgs; ++i) {
2897       MVT ArgVT = Outs[i].VT;
2898       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2899       bool Result;
2900
2901       if (Outs[i].IsFixed) {
2902         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
2903                              CCInfo);
2904       } else {
2905         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
2906                                     ArgFlags, CCInfo);
2907       }
2908
2909       if (Result) {
2910 #ifndef NDEBUG
2911         errs() << "Call operand #" << i << " has unhandled type "
2912              << EVT(ArgVT).getEVTString() << "\n";
2913 #endif
2914         llvm_unreachable(0);
2915       }
2916     }
2917   } else {
2918     // All arguments are treated the same.
2919     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
2920   }
2921
2922   // Assign locations to all of the outgoing aggregate by value arguments.
2923   SmallVector<CCValAssign, 16> ByValArgLocs;
2924   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2925                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
2926
2927   // Reserve stack space for the allocations in CCInfo.
2928   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
2929
2930   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
2931
2932   // Size of the linkage area, parameter list area and the part of the local
2933   // space variable where copies of aggregates which are passed by value are
2934   // stored.
2935   unsigned NumBytes = CCByValInfo.getNextStackOffset();
2936
2937   // Calculate by how many bytes the stack has to be adjusted in case of tail
2938   // call optimization.
2939   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2940
2941   // Adjust the stack pointer for the new arguments...
2942   // These operations are automatically eliminated by the prolog/epilog pass
2943   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2944   SDValue CallSeqStart = Chain;
2945
2946   // Load the return address and frame pointer so it can be moved somewhere else
2947   // later.
2948   SDValue LROp, FPOp;
2949   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
2950                                        dl);
2951
2952   // Set up a copy of the stack pointer for use loading and storing any
2953   // arguments that may not fit in the registers available for argument
2954   // passing.
2955   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2956
2957   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2958   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2959   SmallVector<SDValue, 8> MemOpChains;
2960
2961   bool seenFloatArg = false;
2962   // Walk the register/memloc assignments, inserting copies/loads.
2963   for (unsigned i = 0, j = 0, e = ArgLocs.size();
2964        i != e;
2965        ++i) {
2966     CCValAssign &VA = ArgLocs[i];
2967     SDValue Arg = OutVals[i];
2968     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2969
2970     if (Flags.isByVal()) {
2971       // Argument is an aggregate which is passed by value, thus we need to
2972       // create a copy of it in the local variable space of the current stack
2973       // frame (which is the stack frame of the caller) and pass the address of
2974       // this copy to the callee.
2975       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
2976       CCValAssign &ByValVA = ByValArgLocs[j++];
2977       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
2978
2979       // Memory reserved in the local variable space of the callers stack frame.
2980       unsigned LocMemOffset = ByValVA.getLocMemOffset();
2981
2982       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2983       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2984
2985       // Create a copy of the argument in the local area of the current
2986       // stack frame.
2987       SDValue MemcpyCall =
2988         CreateCopyOfByValArgument(Arg, PtrOff,
2989                                   CallSeqStart.getNode()->getOperand(0),
2990                                   Flags, DAG, dl);
2991
2992       // This must go outside the CALLSEQ_START..END.
2993       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2994                            CallSeqStart.getNode()->getOperand(1));
2995       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2996                              NewCallSeqStart.getNode());
2997       Chain = CallSeqStart = NewCallSeqStart;
2998
2999       // Pass the address of the aggregate copy on the stack either in a
3000       // physical register or in the parameter list area of the current stack
3001       // frame to the callee.
3002       Arg = PtrOff;
3003     }
3004
3005     if (VA.isRegLoc()) {
3006       seenFloatArg |= VA.getLocVT().isFloatingPoint();
3007       // Put argument in a physical register.
3008       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3009     } else {
3010       // Put argument in the parameter list area of the current stack frame.
3011       assert(VA.isMemLoc());
3012       unsigned LocMemOffset = VA.getLocMemOffset();
3013
3014       if (!isTailCall) {
3015         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3016         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3017
3018         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
3019                                            MachinePointerInfo(),
3020                                            false, false, 0));
3021       } else {
3022         // Calculate and remember argument location.
3023         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
3024                                  TailCallArguments);
3025       }
3026     }
3027   }
3028
3029   if (!MemOpChains.empty())
3030     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3031                         &MemOpChains[0], MemOpChains.size());
3032
3033   // Set CR6 to true if this is a vararg call with floating args passed in
3034   // registers.
3035   if (isVarArg) {
3036     SDValue SetCR(DAG.getMachineNode(seenFloatArg ? PPC::CRSET : PPC::CRUNSET,
3037                                      dl, MVT::i32), 0);
3038     RegsToPass.push_back(std::make_pair(unsigned(PPC::CR1EQ), SetCR));
3039   }
3040
3041   // Build a sequence of copy-to-reg nodes chained together with token chain
3042   // and flag operands which copy the outgoing args into the appropriate regs.
3043   SDValue InFlag;
3044   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3045     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3046                              RegsToPass[i].second, InFlag);
3047     InFlag = Chain.getValue(1);
3048   }
3049
3050   if (isTailCall)
3051     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
3052                     false, TailCallArguments);
3053
3054   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3055                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3056                     Ins, InVals);
3057 }
3058
3059 SDValue
3060 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
3061                                     CallingConv::ID CallConv, bool isVarArg,
3062                                     bool isTailCall,
3063                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3064                                     const SmallVectorImpl<SDValue> &OutVals,
3065                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3066                                     DebugLoc dl, SelectionDAG &DAG,
3067                                     SmallVectorImpl<SDValue> &InVals) const {
3068
3069   unsigned NumOps  = Outs.size();
3070
3071   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3072   bool isPPC64 = PtrVT == MVT::i64;
3073   unsigned PtrByteSize = isPPC64 ? 8 : 4;
3074
3075   MachineFunction &MF = DAG.getMachineFunction();
3076
3077   // Mark this function as potentially containing a function that contains a
3078   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3079   // and restoring the callers stack pointer in this functions epilog. This is
3080   // done because by tail calling the called function might overwrite the value
3081   // in this function's (MF) stack pointer stack slot 0(SP).
3082   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3083       CallConv == CallingConv::Fast)
3084     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3085
3086   unsigned nAltivecParamsAtEnd = 0;
3087
3088   // Count how many bytes are to be pushed on the stack, including the linkage
3089   // area, and parameter passing area.  We start with 24/48 bytes, which is
3090   // prereserved space for [SP][CR][LR][3 x unused].
3091   unsigned NumBytes =
3092     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
3093                                          Outs, OutVals,
3094                                          nAltivecParamsAtEnd);
3095
3096   // Calculate by how many bytes the stack has to be adjusted in case of tail
3097   // call optimization.
3098   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3099
3100   // To protect arguments on the stack from being clobbered in a tail call,
3101   // force all the loads to happen before doing any other lowering.
3102   if (isTailCall)
3103     Chain = DAG.getStackArgumentTokenFactor(Chain);
3104
3105   // Adjust the stack pointer for the new arguments...
3106   // These operations are automatically eliminated by the prolog/epilog pass
3107   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3108   SDValue CallSeqStart = Chain;
3109
3110   // Load the return address and frame pointer so it can be move somewhere else
3111   // later.
3112   SDValue LROp, FPOp;
3113   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3114                                        dl);
3115
3116   // Set up a copy of the stack pointer for use loading and storing any
3117   // arguments that may not fit in the registers available for argument
3118   // passing.
3119   SDValue StackPtr;
3120   if (isPPC64)
3121     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3122   else
3123     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3124
3125   // Figure out which arguments are going to go in registers, and which in
3126   // memory.  Also, if this is a vararg function, floating point operations
3127   // must be stored to our stack, and loaded into integer regs as well, if
3128   // any integer regs are available for argument passing.
3129   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
3130   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3131
3132   static const unsigned GPR_32[] = {           // 32-bit registers.
3133     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3134     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3135   };
3136   static const unsigned GPR_64[] = {           // 64-bit registers.
3137     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3138     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3139   };
3140   static const unsigned *FPR = GetFPR();
3141
3142   static const unsigned VR[] = {
3143     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3144     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3145   };
3146   const unsigned NumGPRs = array_lengthof(GPR_32);
3147   const unsigned NumFPRs = 13;
3148   const unsigned NumVRs  = array_lengthof(VR);
3149
3150   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
3151
3152   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3153   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3154
3155   SmallVector<SDValue, 8> MemOpChains;
3156   for (unsigned i = 0; i != NumOps; ++i) {
3157     SDValue Arg = OutVals[i];
3158     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3159
3160     // PtrOff will be used to store the current argument to the stack if a
3161     // register cannot be found for it.
3162     SDValue PtrOff;
3163
3164     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3165
3166     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3167
3168     // On PPC64, promote integers to 64-bit values.
3169     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3170       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3171       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3172       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3173     }
3174
3175     // FIXME memcpy is used way more than necessary.  Correctness first.
3176     if (Flags.isByVal()) {
3177       unsigned Size = Flags.getByValSize();
3178       if (Size==1 || Size==2) {
3179         // Very small objects are passed right-justified.
3180         // Everything else is passed left-justified.
3181         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
3182         if (GPR_idx != NumGPRs) {
3183           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3184                                         MachinePointerInfo(), VT,
3185                                         false, false, 0);
3186           MemOpChains.push_back(Load.getValue(1));
3187           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3188
3189           ArgOffset += PtrByteSize;
3190         } else {
3191           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
3192           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3193           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3194                                 CallSeqStart.getNode()->getOperand(0),
3195                                 Flags, DAG, dl);
3196           // This must go outside the CALLSEQ_START..END.
3197           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3198                                CallSeqStart.getNode()->getOperand(1));
3199           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3200                                  NewCallSeqStart.getNode());
3201           Chain = CallSeqStart = NewCallSeqStart;
3202           ArgOffset += PtrByteSize;
3203         }
3204         continue;
3205       }
3206       // Copy entire object into memory.  There are cases where gcc-generated
3207       // code assumes it is there, even if it could be put entirely into
3208       // registers.  (This is not what the doc says.)
3209       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3210                             CallSeqStart.getNode()->getOperand(0),
3211                             Flags, DAG, dl);
3212       // This must go outside the CALLSEQ_START..END.
3213       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3214                            CallSeqStart.getNode()->getOperand(1));
3215       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
3216       Chain = CallSeqStart = NewCallSeqStart;
3217       // And copy the pieces of it that fit into registers.
3218       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3219         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3220         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3221         if (GPR_idx != NumGPRs) {
3222           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3223                                      MachinePointerInfo(),
3224                                      false, false, false, 0);
3225           MemOpChains.push_back(Load.getValue(1));
3226           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3227           ArgOffset += PtrByteSize;
3228         } else {
3229           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3230           break;
3231         }
3232       }
3233       continue;
3234     }
3235
3236     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3237     default: llvm_unreachable("Unexpected ValueType for argument!");
3238     case MVT::i32:
3239     case MVT::i64:
3240       if (GPR_idx != NumGPRs) {
3241         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3242       } else {
3243         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3244                          isPPC64, isTailCall, false, MemOpChains,
3245                          TailCallArguments, dl);
3246       }
3247       ArgOffset += PtrByteSize;
3248       break;
3249     case MVT::f32:
3250     case MVT::f64:
3251       if (FPR_idx != NumFPRs) {
3252         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3253
3254         if (isVarArg) {
3255           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3256                                        MachinePointerInfo(), false, false, 0);
3257           MemOpChains.push_back(Store);
3258
3259           // Float varargs are always shadowed in available integer registers
3260           if (GPR_idx != NumGPRs) {
3261             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3262                                        MachinePointerInfo(), false, false,
3263                                        false, 0);
3264             MemOpChains.push_back(Load.getValue(1));
3265             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3266           }
3267           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3268             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3269             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3270             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3271                                        MachinePointerInfo(),
3272                                        false, false, false, 0);
3273             MemOpChains.push_back(Load.getValue(1));
3274             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3275           }
3276         } else {
3277           // If we have any FPRs remaining, we may also have GPRs remaining.
3278           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3279           // GPRs.
3280           if (GPR_idx != NumGPRs)
3281             ++GPR_idx;
3282           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3283               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3284             ++GPR_idx;
3285         }
3286       } else {
3287         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3288                          isPPC64, isTailCall, false, MemOpChains,
3289                          TailCallArguments, dl);
3290       }
3291       if (isPPC64)
3292         ArgOffset += 8;
3293       else
3294         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3295       break;
3296     case MVT::v4f32:
3297     case MVT::v4i32:
3298     case MVT::v8i16:
3299     case MVT::v16i8:
3300       if (isVarArg) {
3301         // These go aligned on the stack, or in the corresponding R registers
3302         // when within range.  The Darwin PPC ABI doc claims they also go in
3303         // V registers; in fact gcc does this only for arguments that are
3304         // prototyped, not for those that match the ...  We do it for all
3305         // arguments, seems to work.
3306         while (ArgOffset % 16 !=0) {
3307           ArgOffset += PtrByteSize;
3308           if (GPR_idx != NumGPRs)
3309             GPR_idx++;
3310         }
3311         // We could elide this store in the case where the object fits
3312         // entirely in R registers.  Maybe later.
3313         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3314                             DAG.getConstant(ArgOffset, PtrVT));
3315         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3316                                      MachinePointerInfo(), false, false, 0);
3317         MemOpChains.push_back(Store);
3318         if (VR_idx != NumVRs) {
3319           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3320                                      MachinePointerInfo(),
3321                                      false, false, false, 0);
3322           MemOpChains.push_back(Load.getValue(1));
3323           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3324         }
3325         ArgOffset += 16;
3326         for (unsigned i=0; i<16; i+=PtrByteSize) {
3327           if (GPR_idx == NumGPRs)
3328             break;
3329           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3330                                   DAG.getConstant(i, PtrVT));
3331           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3332                                      false, false, false, 0);
3333           MemOpChains.push_back(Load.getValue(1));
3334           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3335         }
3336         break;
3337       }
3338
3339       // Non-varargs Altivec params generally go in registers, but have
3340       // stack space allocated at the end.
3341       if (VR_idx != NumVRs) {
3342         // Doesn't have GPR space allocated.
3343         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3344       } else if (nAltivecParamsAtEnd==0) {
3345         // We are emitting Altivec params in order.
3346         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3347                          isPPC64, isTailCall, true, MemOpChains,
3348                          TailCallArguments, dl);
3349         ArgOffset += 16;
3350       }
3351       break;
3352     }
3353   }
3354   // If all Altivec parameters fit in registers, as they usually do,
3355   // they get stack space following the non-Altivec parameters.  We
3356   // don't track this here because nobody below needs it.
3357   // If there are more Altivec parameters than fit in registers emit
3358   // the stores here.
3359   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3360     unsigned j = 0;
3361     // Offset is aligned; skip 1st 12 params which go in V registers.
3362     ArgOffset = ((ArgOffset+15)/16)*16;
3363     ArgOffset += 12*16;
3364     for (unsigned i = 0; i != NumOps; ++i) {
3365       SDValue Arg = OutVals[i];
3366       EVT ArgType = Outs[i].VT;
3367       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3368           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3369         if (++j > NumVRs) {
3370           SDValue PtrOff;
3371           // We are emitting Altivec params in order.
3372           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3373                            isPPC64, isTailCall, true, MemOpChains,
3374                            TailCallArguments, dl);
3375           ArgOffset += 16;
3376         }
3377       }
3378     }
3379   }
3380
3381   if (!MemOpChains.empty())
3382     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3383                         &MemOpChains[0], MemOpChains.size());
3384
3385   // Check if this is an indirect call (MTCTR/BCTRL).
3386   // See PrepareCall() for more information about calls through function
3387   // pointers in the 64-bit SVR4 ABI.
3388   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3389       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3390       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3391       !isBLACompatibleAddress(Callee, DAG)) {
3392     // Load r2 into a virtual register and store it to the TOC save area.
3393     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3394     // TOC save area offset.
3395     SDValue PtrOff = DAG.getIntPtrConstant(40);
3396     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3397     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3398                          false, false, 0);
3399   }
3400
3401   // On Darwin, R12 must contain the address of an indirect callee.  This does
3402   // not mean the MTCTR instruction must use R12; it's easier to model this as
3403   // an extra parameter, so do that.
3404   if (!isTailCall &&
3405       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3406       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3407       !isBLACompatibleAddress(Callee, DAG))
3408     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3409                                                    PPC::R12), Callee));
3410
3411   // Build a sequence of copy-to-reg nodes chained together with token chain
3412   // and flag operands which copy the outgoing args into the appropriate regs.
3413   SDValue InFlag;
3414   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3415     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3416                              RegsToPass[i].second, InFlag);
3417     InFlag = Chain.getValue(1);
3418   }
3419
3420   if (isTailCall)
3421     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3422                     FPOp, true, TailCallArguments);
3423
3424   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3425                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3426                     Ins, InVals);
3427 }
3428
3429 bool
3430 PPCTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
3431                                   MachineFunction &MF, bool isVarArg,
3432                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
3433                                   LLVMContext &Context) const {
3434   SmallVector<CCValAssign, 16> RVLocs;
3435   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
3436                  RVLocs, Context);
3437   return CCInfo.CheckReturn(Outs, RetCC_PPC);
3438 }
3439
3440 SDValue
3441 PPCTargetLowering::LowerReturn(SDValue Chain,
3442                                CallingConv::ID CallConv, bool isVarArg,
3443                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3444                                const SmallVectorImpl<SDValue> &OutVals,
3445                                DebugLoc dl, SelectionDAG &DAG) const {
3446
3447   SmallVector<CCValAssign, 16> RVLocs;
3448   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3449                  getTargetMachine(), RVLocs, *DAG.getContext());
3450   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3451
3452   // If this is the first return lowered for this function, add the regs to the
3453   // liveout set for the function.
3454   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3455     for (unsigned i = 0; i != RVLocs.size(); ++i)
3456       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3457   }
3458
3459   SDValue Flag;
3460
3461   // Copy the result values into the output registers.
3462   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3463     CCValAssign &VA = RVLocs[i];
3464     assert(VA.isRegLoc() && "Can only return in registers!");
3465     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3466                              OutVals[i], Flag);
3467     Flag = Chain.getValue(1);
3468   }
3469
3470   if (Flag.getNode())
3471     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3472   else
3473     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3474 }
3475
3476 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3477                                    const PPCSubtarget &Subtarget) const {
3478   // When we pop the dynamic allocation we need to restore the SP link.
3479   DebugLoc dl = Op.getDebugLoc();
3480
3481   // Get the corect type for pointers.
3482   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3483
3484   // Construct the stack pointer operand.
3485   bool isPPC64 = Subtarget.isPPC64();
3486   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
3487   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3488
3489   // Get the operands for the STACKRESTORE.
3490   SDValue Chain = Op.getOperand(0);
3491   SDValue SaveSP = Op.getOperand(1);
3492
3493   // Load the old link SP.
3494   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
3495                                    MachinePointerInfo(),
3496                                    false, false, false, 0);
3497
3498   // Restore the stack pointer.
3499   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
3500
3501   // Store the old link SP.
3502   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
3503                       false, false, 0);
3504 }
3505
3506
3507
3508 SDValue
3509 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
3510   MachineFunction &MF = DAG.getMachineFunction();
3511   bool isPPC64 = PPCSubTarget.isPPC64();
3512   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3513   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3514
3515   // Get current frame pointer save index.  The users of this index will be
3516   // primarily DYNALLOC instructions.
3517   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3518   int RASI = FI->getReturnAddrSaveIndex();
3519
3520   // If the frame pointer save index hasn't been defined yet.
3521   if (!RASI) {
3522     // Find out what the fix offset of the frame pointer save area.
3523     int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
3524     // Allocate the frame index for frame pointer save area.
3525     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
3526     // Save the result.
3527     FI->setReturnAddrSaveIndex(RASI);
3528   }
3529   return DAG.getFrameIndex(RASI, PtrVT);
3530 }
3531
3532 SDValue
3533 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
3534   MachineFunction &MF = DAG.getMachineFunction();
3535   bool isPPC64 = PPCSubTarget.isPPC64();
3536   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3537   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3538
3539   // Get current frame pointer save index.  The users of this index will be
3540   // primarily DYNALLOC instructions.
3541   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3542   int FPSI = FI->getFramePointerSaveIndex();
3543
3544   // If the frame pointer save index hasn't been defined yet.
3545   if (!FPSI) {
3546     // Find out what the fix offset of the frame pointer save area.
3547     int FPOffset = PPCFrameLowering::getFramePointerSaveOffset(isPPC64,
3548                                                            isDarwinABI);
3549
3550     // Allocate the frame index for frame pointer save area.
3551     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
3552     // Save the result.
3553     FI->setFramePointerSaveIndex(FPSI);
3554   }
3555   return DAG.getFrameIndex(FPSI, PtrVT);
3556 }
3557
3558 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
3559                                          SelectionDAG &DAG,
3560                                          const PPCSubtarget &Subtarget) const {
3561   // Get the inputs.
3562   SDValue Chain = Op.getOperand(0);
3563   SDValue Size  = Op.getOperand(1);
3564   DebugLoc dl = Op.getDebugLoc();
3565
3566   // Get the corect type for pointers.
3567   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3568   // Negate the size.
3569   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
3570                                   DAG.getConstant(0, PtrVT), Size);
3571   // Construct a node for the frame pointer save index.
3572   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
3573   // Build a DYNALLOC node.
3574   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
3575   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
3576   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
3577 }
3578
3579 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
3580 /// possible.
3581 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3582   // Not FP? Not a fsel.
3583   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
3584       !Op.getOperand(2).getValueType().isFloatingPoint())
3585     return Op;
3586
3587   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3588
3589   // Cannot handle SETEQ/SETNE.
3590   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
3591
3592   EVT ResVT = Op.getValueType();
3593   EVT CmpVT = Op.getOperand(0).getValueType();
3594   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3595   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
3596   DebugLoc dl = Op.getDebugLoc();
3597
3598   // If the RHS of the comparison is a 0.0, we don't need to do the
3599   // subtraction at all.
3600   if (isFloatingPointZero(RHS))
3601     switch (CC) {
3602     default: break;       // SETUO etc aren't handled by fsel.
3603     case ISD::SETULT:
3604     case ISD::SETLT:
3605       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3606     case ISD::SETOGE:
3607     case ISD::SETGE:
3608       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3609         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3610       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
3611     case ISD::SETUGT:
3612     case ISD::SETGT:
3613       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3614     case ISD::SETOLE:
3615     case ISD::SETLE:
3616       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3617         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3618       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
3619                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
3620     }
3621
3622   SDValue Cmp;
3623   switch (CC) {
3624   default: break;       // SETUO etc aren't handled by fsel.
3625   case ISD::SETULT:
3626   case ISD::SETLT:
3627     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3628     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3629       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3630       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3631   case ISD::SETOGE:
3632   case ISD::SETGE:
3633     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3634     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3635       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3636       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3637   case ISD::SETUGT:
3638   case ISD::SETGT:
3639     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3640     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3641       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3642       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3643   case ISD::SETOLE:
3644   case ISD::SETLE:
3645     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3646     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3647       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3648       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3649   }
3650   return Op;
3651 }
3652
3653 // FIXME: Split this code up when LegalizeDAGTypes lands.
3654 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
3655                                            DebugLoc dl) const {
3656   assert(Op.getOperand(0).getValueType().isFloatingPoint());
3657   SDValue Src = Op.getOperand(0);
3658   if (Src.getValueType() == MVT::f32)
3659     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
3660
3661   SDValue Tmp;
3662   switch (Op.getValueType().getSimpleVT().SimpleTy) {
3663   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
3664   case MVT::i32:
3665     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
3666                                                          PPCISD::FCTIDZ,
3667                       dl, MVT::f64, Src);
3668     break;
3669   case MVT::i64:
3670     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
3671     break;
3672   }
3673
3674   // Convert the FP value to an int value through memory.
3675   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
3676
3677   // Emit a store to the stack slot.
3678   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
3679                                MachinePointerInfo(), false, false, 0);
3680
3681   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
3682   // add in a bias.
3683   if (Op.getValueType() == MVT::i32)
3684     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
3685                         DAG.getConstant(4, FIPtr.getValueType()));
3686   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
3687                      false, false, false, 0);
3688 }
3689
3690 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
3691                                            SelectionDAG &DAG) const {
3692   DebugLoc dl = Op.getDebugLoc();
3693   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
3694   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
3695     return SDValue();
3696
3697   if (Op.getOperand(0).getValueType() == MVT::i64) {
3698     SDValue Bits = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op.getOperand(0));
3699     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
3700     if (Op.getValueType() == MVT::f32)
3701       FP = DAG.getNode(ISD::FP_ROUND, dl,
3702                        MVT::f32, FP, DAG.getIntPtrConstant(0));
3703     return FP;
3704   }
3705
3706   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
3707          "Unhandled SINT_TO_FP type in custom expander!");
3708   // Since we only generate this in 64-bit mode, we can take advantage of
3709   // 64-bit registers.  In particular, sign extend the input value into the
3710   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
3711   // then lfd it and fcfid it.
3712   MachineFunction &MF = DAG.getMachineFunction();
3713   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
3714   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
3715   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3716   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3717
3718   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
3719                                 Op.getOperand(0));
3720
3721   // STD the extended value into the stack slot.
3722   MachineMemOperand *MMO =
3723     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
3724                             MachineMemOperand::MOStore, 8, 8);
3725   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
3726   SDValue Store =
3727     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
3728                             Ops, 4, MVT::i64, MMO);
3729   // Load the value as a double.
3730   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
3731                            false, false, false, 0);
3732
3733   // FCFID it and return it.
3734   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
3735   if (Op.getValueType() == MVT::f32)
3736     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
3737   return FP;
3738 }
3739
3740 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3741                                             SelectionDAG &DAG) const {
3742   DebugLoc dl = Op.getDebugLoc();
3743   /*
3744    The rounding mode is in bits 30:31 of FPSR, and has the following
3745    settings:
3746      00 Round to nearest
3747      01 Round to 0
3748      10 Round to +inf
3749      11 Round to -inf
3750
3751   FLT_ROUNDS, on the other hand, expects the following:
3752     -1 Undefined
3753      0 Round to 0
3754      1 Round to nearest
3755      2 Round to +inf
3756      3 Round to -inf
3757
3758   To perform the conversion, we do:
3759     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
3760   */
3761
3762   MachineFunction &MF = DAG.getMachineFunction();
3763   EVT VT = Op.getValueType();
3764   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3765   std::vector<EVT> NodeTys;
3766   SDValue MFFSreg, InFlag;
3767
3768   // Save FP Control Word to register
3769   NodeTys.push_back(MVT::f64);    // return register
3770   NodeTys.push_back(MVT::Glue);   // unused in this context
3771   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3772
3773   // Save FP register to stack slot
3774   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
3775   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3776   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
3777                                StackSlot, MachinePointerInfo(), false, false,0);
3778
3779   // Load FP Control Word from low 32 bits of stack slot.
3780   SDValue Four = DAG.getConstant(4, PtrVT);
3781   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
3782   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
3783                             false, false, false, 0);
3784
3785   // Transform as necessary
3786   SDValue CWD1 =
3787     DAG.getNode(ISD::AND, dl, MVT::i32,
3788                 CWD, DAG.getConstant(3, MVT::i32));
3789   SDValue CWD2 =
3790     DAG.getNode(ISD::SRL, dl, MVT::i32,
3791                 DAG.getNode(ISD::AND, dl, MVT::i32,
3792                             DAG.getNode(ISD::XOR, dl, MVT::i32,
3793                                         CWD, DAG.getConstant(3, MVT::i32)),
3794                             DAG.getConstant(3, MVT::i32)),
3795                 DAG.getConstant(1, MVT::i32));
3796
3797   SDValue RetVal =
3798     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3799
3800   return DAG.getNode((VT.getSizeInBits() < 16 ?
3801                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3802 }
3803
3804 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3805   EVT VT = Op.getValueType();
3806   unsigned BitWidth = VT.getSizeInBits();
3807   DebugLoc dl = Op.getDebugLoc();
3808   assert(Op.getNumOperands() == 3 &&
3809          VT == Op.getOperand(1).getValueType() &&
3810          "Unexpected SHL!");
3811
3812   // Expand into a bunch of logical ops.  Note that these ops
3813   // depend on the PPC behavior for oversized shift amounts.
3814   SDValue Lo = Op.getOperand(0);
3815   SDValue Hi = Op.getOperand(1);
3816   SDValue Amt = Op.getOperand(2);
3817   EVT AmtVT = Amt.getValueType();
3818
3819   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3820                              DAG.getConstant(BitWidth, AmtVT), Amt);
3821   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3822   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3823   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3824   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3825                              DAG.getConstant(-BitWidth, AmtVT));
3826   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3827   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3828   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3829   SDValue OutOps[] = { OutLo, OutHi };
3830   return DAG.getMergeValues(OutOps, 2, dl);
3831 }
3832
3833 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3834   EVT VT = Op.getValueType();
3835   DebugLoc dl = Op.getDebugLoc();
3836   unsigned BitWidth = VT.getSizeInBits();
3837   assert(Op.getNumOperands() == 3 &&
3838          VT == Op.getOperand(1).getValueType() &&
3839          "Unexpected SRL!");
3840
3841   // Expand into a bunch of logical ops.  Note that these ops
3842   // depend on the PPC behavior for oversized shift amounts.
3843   SDValue Lo = Op.getOperand(0);
3844   SDValue Hi = Op.getOperand(1);
3845   SDValue Amt = Op.getOperand(2);
3846   EVT AmtVT = Amt.getValueType();
3847
3848   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3849                              DAG.getConstant(BitWidth, AmtVT), Amt);
3850   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3851   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3852   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3853   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3854                              DAG.getConstant(-BitWidth, AmtVT));
3855   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3856   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3857   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3858   SDValue OutOps[] = { OutLo, OutHi };
3859   return DAG.getMergeValues(OutOps, 2, dl);
3860 }
3861
3862 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
3863   DebugLoc dl = Op.getDebugLoc();
3864   EVT VT = Op.getValueType();
3865   unsigned BitWidth = VT.getSizeInBits();
3866   assert(Op.getNumOperands() == 3 &&
3867          VT == Op.getOperand(1).getValueType() &&
3868          "Unexpected SRA!");
3869
3870   // Expand into a bunch of logical ops, followed by a select_cc.
3871   SDValue Lo = Op.getOperand(0);
3872   SDValue Hi = Op.getOperand(1);
3873   SDValue Amt = Op.getOperand(2);
3874   EVT AmtVT = Amt.getValueType();
3875
3876   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3877                              DAG.getConstant(BitWidth, AmtVT), Amt);
3878   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3879   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3880   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3881   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3882                              DAG.getConstant(-BitWidth, AmtVT));
3883   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3884   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3885   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3886                                   Tmp4, Tmp6, ISD::SETLE);
3887   SDValue OutOps[] = { OutLo, OutHi };
3888   return DAG.getMergeValues(OutOps, 2, dl);
3889 }
3890
3891 //===----------------------------------------------------------------------===//
3892 // Vector related lowering.
3893 //
3894
3895 /// BuildSplatI - Build a canonical splati of Val with an element size of
3896 /// SplatSize.  Cast the result to VT.
3897 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
3898                              SelectionDAG &DAG, DebugLoc dl) {
3899   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3900
3901   static const EVT VTys[] = { // canonical VT to use for each size.
3902     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3903   };
3904
3905   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3906
3907   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3908   if (Val == -1)
3909     SplatSize = 1;
3910
3911   EVT CanonicalVT = VTys[SplatSize-1];
3912
3913   // Build a canonical splat for this value.
3914   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3915   SmallVector<SDValue, 8> Ops;
3916   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3917   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3918                               &Ops[0], Ops.size());
3919   return DAG.getNode(ISD::BITCAST, dl, ReqVT, Res);
3920 }
3921
3922 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3923 /// specified intrinsic ID.
3924 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3925                                 SelectionDAG &DAG, DebugLoc dl,
3926                                 EVT DestVT = MVT::Other) {
3927   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3928   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3929                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3930 }
3931
3932 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3933 /// specified intrinsic ID.
3934 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3935                                 SDValue Op2, SelectionDAG &DAG,
3936                                 DebugLoc dl, EVT DestVT = MVT::Other) {
3937   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3938   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3939                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3940 }
3941
3942
3943 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3944 /// amount.  The result has the specified value type.
3945 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3946                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3947   // Force LHS/RHS to be the right type.
3948   LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, LHS);
3949   RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, RHS);
3950
3951   int Ops[16];
3952   for (unsigned i = 0; i != 16; ++i)
3953     Ops[i] = i + Amt;
3954   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
3955   return DAG.getNode(ISD::BITCAST, dl, VT, T);
3956 }
3957
3958 // If this is a case we can't handle, return null and let the default
3959 // expansion code take care of it.  If we CAN select this case, and if it
3960 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3961 // this case more efficiently than a constant pool load, lower it to the
3962 // sequence of ops that should be used.
3963 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3964                                              SelectionDAG &DAG) const {
3965   DebugLoc dl = Op.getDebugLoc();
3966   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3967   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
3968
3969   // Check if this is a splat of a constant value.
3970   APInt APSplatBits, APSplatUndef;
3971   unsigned SplatBitSize;
3972   bool HasAnyUndefs;
3973   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
3974                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
3975     return SDValue();
3976
3977   unsigned SplatBits = APSplatBits.getZExtValue();
3978   unsigned SplatUndef = APSplatUndef.getZExtValue();
3979   unsigned SplatSize = SplatBitSize / 8;
3980
3981   // First, handle single instruction cases.
3982
3983   // All zeros?
3984   if (SplatBits == 0) {
3985     // Canonicalize all zero vectors to be v4i32.
3986     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3987       SDValue Z = DAG.getConstant(0, MVT::i32);
3988       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
3989       Op = DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Z);
3990     }
3991     return Op;
3992   }
3993
3994   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3995   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
3996                     (32-SplatBitSize));
3997   if (SextVal >= -16 && SextVal <= 15)
3998     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
3999
4000
4001   // Two instruction sequences.
4002
4003   // If this value is in the range [-32,30] and is even, use:
4004   //    tmp = VSPLTI[bhw], result = add tmp, tmp
4005   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
4006     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
4007     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
4008     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4009   }
4010
4011   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
4012   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
4013   // for fneg/fabs.
4014   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
4015     // Make -1 and vspltisw -1:
4016     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
4017
4018     // Make the VSLW intrinsic, computing 0x8000_0000.
4019     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
4020                                    OnesV, DAG, dl);
4021
4022     // xor by OnesV to invert it.
4023     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
4024     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4025   }
4026
4027   // Check to see if this is a wide variety of vsplti*, binop self cases.
4028   static const signed char SplatCsts[] = {
4029     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
4030     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
4031   };
4032
4033   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
4034     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
4035     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
4036     int i = SplatCsts[idx];
4037
4038     // Figure out what shift amount will be used by altivec if shifted by i in
4039     // this splat size.
4040     unsigned TypeShiftAmt = i & (SplatBitSize-1);
4041
4042     // vsplti + shl self.
4043     if (SextVal == (i << (int)TypeShiftAmt)) {
4044       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4045       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4046         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
4047         Intrinsic::ppc_altivec_vslw
4048       };
4049       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4050       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4051     }
4052
4053     // vsplti + srl self.
4054     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4055       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4056       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4057         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
4058         Intrinsic::ppc_altivec_vsrw
4059       };
4060       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4061       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4062     }
4063
4064     // vsplti + sra self.
4065     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4066       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4067       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4068         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
4069         Intrinsic::ppc_altivec_vsraw
4070       };
4071       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4072       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4073     }
4074
4075     // vsplti + rol self.
4076     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
4077                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
4078       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4079       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4080         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
4081         Intrinsic::ppc_altivec_vrlw
4082       };
4083       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4084       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4085     }
4086
4087     // t = vsplti c, result = vsldoi t, t, 1
4088     if (SextVal == ((i << 8) | (i < 0 ? 0xFF : 0))) {
4089       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4090       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
4091     }
4092     // t = vsplti c, result = vsldoi t, t, 2
4093     if (SextVal == ((i << 16) | (i < 0 ? 0xFFFF : 0))) {
4094       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4095       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
4096     }
4097     // t = vsplti c, result = vsldoi t, t, 3
4098     if (SextVal == ((i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
4099       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4100       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
4101     }
4102   }
4103
4104   // Three instruction sequences.
4105
4106   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
4107   if (SextVal >= 0 && SextVal <= 31) {
4108     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
4109     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4110     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
4111     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4112   }
4113   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
4114   if (SextVal >= -31 && SextVal <= 0) {
4115     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
4116     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4117     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
4118     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4119   }
4120
4121   return SDValue();
4122 }
4123
4124 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4125 /// the specified operations to build the shuffle.
4126 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4127                                       SDValue RHS, SelectionDAG &DAG,
4128                                       DebugLoc dl) {
4129   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4130   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4131   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4132
4133   enum {
4134     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4135     OP_VMRGHW,
4136     OP_VMRGLW,
4137     OP_VSPLTISW0,
4138     OP_VSPLTISW1,
4139     OP_VSPLTISW2,
4140     OP_VSPLTISW3,
4141     OP_VSLDOI4,
4142     OP_VSLDOI8,
4143     OP_VSLDOI12
4144   };
4145
4146   if (OpNum == OP_COPY) {
4147     if (LHSID == (1*9+2)*9+3) return LHS;
4148     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4149     return RHS;
4150   }
4151
4152   SDValue OpLHS, OpRHS;
4153   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4154   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4155
4156   int ShufIdxs[16];
4157   switch (OpNum) {
4158   default: llvm_unreachable("Unknown i32 permute!");
4159   case OP_VMRGHW:
4160     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4161     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4162     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4163     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4164     break;
4165   case OP_VMRGLW:
4166     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4167     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4168     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4169     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4170     break;
4171   case OP_VSPLTISW0:
4172     for (unsigned i = 0; i != 16; ++i)
4173       ShufIdxs[i] = (i&3)+0;
4174     break;
4175   case OP_VSPLTISW1:
4176     for (unsigned i = 0; i != 16; ++i)
4177       ShufIdxs[i] = (i&3)+4;
4178     break;
4179   case OP_VSPLTISW2:
4180     for (unsigned i = 0; i != 16; ++i)
4181       ShufIdxs[i] = (i&3)+8;
4182     break;
4183   case OP_VSPLTISW3:
4184     for (unsigned i = 0; i != 16; ++i)
4185       ShufIdxs[i] = (i&3)+12;
4186     break;
4187   case OP_VSLDOI4:
4188     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4189   case OP_VSLDOI8:
4190     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4191   case OP_VSLDOI12:
4192     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4193   }
4194   EVT VT = OpLHS.getValueType();
4195   OpLHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpLHS);
4196   OpRHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpRHS);
4197   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4198   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4199 }
4200
4201 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4202 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4203 /// return the code it can be lowered into.  Worst case, it can always be
4204 /// lowered into a vperm.
4205 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4206                                                SelectionDAG &DAG) const {
4207   DebugLoc dl = Op.getDebugLoc();
4208   SDValue V1 = Op.getOperand(0);
4209   SDValue V2 = Op.getOperand(1);
4210   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4211   EVT VT = Op.getValueType();
4212
4213   // Cases that are handled by instructions that take permute immediates
4214   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4215   // selected by the instruction selector.
4216   if (V2.getOpcode() == ISD::UNDEF) {
4217     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4218         PPC::isSplatShuffleMask(SVOp, 2) ||
4219         PPC::isSplatShuffleMask(SVOp, 4) ||
4220         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4221         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4222         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4223         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4224         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4225         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4226         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4227         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4228         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4229       return Op;
4230     }
4231   }
4232
4233   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4234   // and produce a fixed permutation.  If any of these match, do not lower to
4235   // VPERM.
4236   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4237       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4238       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4239       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4240       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4241       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4242       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4243       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4244       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4245     return Op;
4246
4247   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4248   // perfect shuffle table to emit an optimal matching sequence.
4249   SmallVector<int, 16> PermMask;
4250   SVOp->getMask(PermMask);
4251
4252   unsigned PFIndexes[4];
4253   bool isFourElementShuffle = true;
4254   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4255     unsigned EltNo = 8;   // Start out undef.
4256     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4257       if (PermMask[i*4+j] < 0)
4258         continue;   // Undef, ignore it.
4259
4260       unsigned ByteSource = PermMask[i*4+j];
4261       if ((ByteSource & 3) != j) {
4262         isFourElementShuffle = false;
4263         break;
4264       }
4265
4266       if (EltNo == 8) {
4267         EltNo = ByteSource/4;
4268       } else if (EltNo != ByteSource/4) {
4269         isFourElementShuffle = false;
4270         break;
4271       }
4272     }
4273     PFIndexes[i] = EltNo;
4274   }
4275
4276   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4277   // perfect shuffle vector to determine if it is cost effective to do this as
4278   // discrete instructions, or whether we should use a vperm.
4279   if (isFourElementShuffle) {
4280     // Compute the index in the perfect shuffle table.
4281     unsigned PFTableIndex =
4282       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4283
4284     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4285     unsigned Cost  = (PFEntry >> 30);
4286
4287     // Determining when to avoid vperm is tricky.  Many things affect the cost
4288     // of vperm, particularly how many times the perm mask needs to be computed.
4289     // For example, if the perm mask can be hoisted out of a loop or is already
4290     // used (perhaps because there are multiple permutes with the same shuffle
4291     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4292     // the loop requires an extra register.
4293     //
4294     // As a compromise, we only emit discrete instructions if the shuffle can be
4295     // generated in 3 or fewer operations.  When we have loop information
4296     // available, if this block is within a loop, we should avoid using vperm
4297     // for 3-operation perms and use a constant pool load instead.
4298     if (Cost < 3)
4299       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4300   }
4301
4302   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4303   // vector that will get spilled to the constant pool.
4304   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4305
4306   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4307   // that it is in input element units, not in bytes.  Convert now.
4308   EVT EltVT = V1.getValueType().getVectorElementType();
4309   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4310
4311   SmallVector<SDValue, 16> ResultMask;
4312   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4313     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4314
4315     for (unsigned j = 0; j != BytesPerElement; ++j)
4316       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4317                                            MVT::i32));
4318   }
4319
4320   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4321                                     &ResultMask[0], ResultMask.size());
4322   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4323 }
4324
4325 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4326 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4327 /// information about the intrinsic.
4328 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4329                                   bool &isDot) {
4330   unsigned IntrinsicID =
4331     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4332   CompareOpc = -1;
4333   isDot = false;
4334   switch (IntrinsicID) {
4335   default: return false;
4336     // Comparison predicates.
4337   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4338   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4339   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4340   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4341   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4342   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4343   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4344   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4345   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4346   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4347   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4348   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4349   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4350
4351     // Normal Comparisons.
4352   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4353   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4354   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4355   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4356   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4357   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4358   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4359   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4360   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4361   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4362   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4363   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4364   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4365   }
4366   return true;
4367 }
4368
4369 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4370 /// lower, do it, otherwise return null.
4371 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4372                                                    SelectionDAG &DAG) const {
4373   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4374   // opcode number of the comparison.
4375   DebugLoc dl = Op.getDebugLoc();
4376   int CompareOpc;
4377   bool isDot;
4378   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4379     return SDValue();    // Don't custom lower most intrinsics.
4380
4381   // If this is a non-dot comparison, make the VCMP node and we are done.
4382   if (!isDot) {
4383     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4384                               Op.getOperand(1), Op.getOperand(2),
4385                               DAG.getConstant(CompareOpc, MVT::i32));
4386     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Tmp);
4387   }
4388
4389   // Create the PPCISD altivec 'dot' comparison node.
4390   SDValue Ops[] = {
4391     Op.getOperand(2),  // LHS
4392     Op.getOperand(3),  // RHS
4393     DAG.getConstant(CompareOpc, MVT::i32)
4394   };
4395   std::vector<EVT> VTs;
4396   VTs.push_back(Op.getOperand(2).getValueType());
4397   VTs.push_back(MVT::Glue);
4398   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4399
4400   // Now that we have the comparison, emit a copy from the CR to a GPR.
4401   // This is flagged to the above dot comparison.
4402   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4403                                 DAG.getRegister(PPC::CR6, MVT::i32),
4404                                 CompNode.getValue(1));
4405
4406   // Unpack the result based on how the target uses it.
4407   unsigned BitNo;   // Bit # of CR6.
4408   bool InvertBit;   // Invert result?
4409   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4410   default:  // Can't happen, don't crash on invalid number though.
4411   case 0:   // Return the value of the EQ bit of CR6.
4412     BitNo = 0; InvertBit = false;
4413     break;
4414   case 1:   // Return the inverted value of the EQ bit of CR6.
4415     BitNo = 0; InvertBit = true;
4416     break;
4417   case 2:   // Return the value of the LT bit of CR6.
4418     BitNo = 2; InvertBit = false;
4419     break;
4420   case 3:   // Return the inverted value of the LT bit of CR6.
4421     BitNo = 2; InvertBit = true;
4422     break;
4423   }
4424
4425   // Shift the bit into the low position.
4426   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4427                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4428   // Isolate the bit.
4429   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4430                       DAG.getConstant(1, MVT::i32));
4431
4432   // If we are supposed to, toggle the bit.
4433   if (InvertBit)
4434     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4435                         DAG.getConstant(1, MVT::i32));
4436   return Flags;
4437 }
4438
4439 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4440                                                    SelectionDAG &DAG) const {
4441   DebugLoc dl = Op.getDebugLoc();
4442   // Create a stack slot that is 16-byte aligned.
4443   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4444   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4445   EVT PtrVT = getPointerTy();
4446   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4447
4448   // Store the input value into Value#0 of the stack slot.
4449   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4450                                Op.getOperand(0), FIdx, MachinePointerInfo(),
4451                                false, false, 0);
4452   // Load it out.
4453   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
4454                      false, false, false, 0);
4455 }
4456
4457 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
4458   DebugLoc dl = Op.getDebugLoc();
4459   if (Op.getValueType() == MVT::v4i32) {
4460     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4461
4462     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4463     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4464
4465     SDValue RHSSwap =   // = vrlw RHS, 16
4466       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4467
4468     // Shrinkify inputs to v8i16.
4469     LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, LHS);
4470     RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHS);
4471     RHSSwap = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHSSwap);
4472
4473     // Low parts multiplied together, generating 32-bit results (we ignore the
4474     // top parts).
4475     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4476                                         LHS, RHS, DAG, dl, MVT::v4i32);
4477
4478     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4479                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4480     // Shift the high parts up 16 bits.
4481     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4482                               Neg16, DAG, dl);
4483     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4484   } else if (Op.getValueType() == MVT::v8i16) {
4485     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4486
4487     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4488
4489     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4490                             LHS, RHS, Zero, DAG, dl);
4491   } else if (Op.getValueType() == MVT::v16i8) {
4492     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4493
4494     // Multiply the even 8-bit parts, producing 16-bit sums.
4495     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
4496                                            LHS, RHS, DAG, dl, MVT::v8i16);
4497     EvenParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, EvenParts);
4498
4499     // Multiply the odd 8-bit parts, producing 16-bit sums.
4500     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
4501                                           LHS, RHS, DAG, dl, MVT::v8i16);
4502     OddParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OddParts);
4503
4504     // Merge the results together.
4505     int Ops[16];
4506     for (unsigned i = 0; i != 8; ++i) {
4507       Ops[i*2  ] = 2*i+1;
4508       Ops[i*2+1] = 2*i+1+16;
4509     }
4510     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
4511   } else {
4512     llvm_unreachable("Unknown mul to lower!");
4513   }
4514 }
4515
4516 /// LowerOperation - Provide custom lowering hooks for some operations.
4517 ///
4518 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4519   switch (Op.getOpcode()) {
4520   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
4521   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4522   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
4523   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4524   case ISD::GlobalTLSAddress:   llvm_unreachable("TLS not implemented for PPC");
4525   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4526   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4527   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
4528   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
4529   case ISD::VASTART:
4530     return LowerVASTART(Op, DAG, PPCSubTarget);
4531
4532   case ISD::VAARG:
4533     return LowerVAARG(Op, DAG, PPCSubTarget);
4534
4535   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
4536   case ISD::DYNAMIC_STACKALLOC:
4537     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
4538
4539   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
4540   case ISD::FP_TO_UINT:
4541   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
4542                                                        Op.getDebugLoc());
4543   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4544   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
4545
4546   // Lower 64-bit shifts.
4547   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
4548   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
4549   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
4550
4551   // Vector-related lowering.
4552   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4553   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4554   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4555   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4556   case ISD::MUL:                return LowerMUL(Op, DAG);
4557
4558   // Frame & Return address.
4559   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4560   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4561   }
4562   return SDValue();
4563 }
4564
4565 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
4566                                            SmallVectorImpl<SDValue>&Results,
4567                                            SelectionDAG &DAG) const {
4568   const TargetMachine &TM = getTargetMachine();
4569   DebugLoc dl = N->getDebugLoc();
4570   switch (N->getOpcode()) {
4571   default:
4572     assert(false && "Do not know how to custom type legalize this operation!");
4573     return;
4574   case ISD::VAARG: {
4575     if (!TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
4576         || TM.getSubtarget<PPCSubtarget>().isPPC64())
4577       return;
4578
4579     EVT VT = N->getValueType(0);
4580
4581     if (VT == MVT::i64) {
4582       SDValue NewNode = LowerVAARG(SDValue(N, 1), DAG, PPCSubTarget);
4583
4584       Results.push_back(NewNode);
4585       Results.push_back(NewNode.getValue(1));
4586     }
4587     return;
4588   }
4589   case ISD::FP_ROUND_INREG: {
4590     assert(N->getValueType(0) == MVT::ppcf128);
4591     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
4592     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4593                              MVT::f64, N->getOperand(0),
4594                              DAG.getIntPtrConstant(0));
4595     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4596                              MVT::f64, N->getOperand(0),
4597                              DAG.getIntPtrConstant(1));
4598
4599     // This sequence changes FPSCR to do round-to-zero, adds the two halves
4600     // of the long double, and puts FPSCR back the way it was.  We do not
4601     // actually model FPSCR.
4602     std::vector<EVT> NodeTys;
4603     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
4604
4605     NodeTys.push_back(MVT::f64);   // Return register
4606     NodeTys.push_back(MVT::Glue);    // Returns a flag for later insns
4607     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4608     MFFSreg = Result.getValue(0);
4609     InFlag = Result.getValue(1);
4610
4611     NodeTys.clear();
4612     NodeTys.push_back(MVT::Glue);   // Returns a flag
4613     Ops[0] = DAG.getConstant(31, MVT::i32);
4614     Ops[1] = InFlag;
4615     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
4616     InFlag = Result.getValue(0);
4617
4618     NodeTys.clear();
4619     NodeTys.push_back(MVT::Glue);   // Returns a flag
4620     Ops[0] = DAG.getConstant(30, MVT::i32);
4621     Ops[1] = InFlag;
4622     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
4623     InFlag = Result.getValue(0);
4624
4625     NodeTys.clear();
4626     NodeTys.push_back(MVT::f64);    // result of add
4627     NodeTys.push_back(MVT::Glue);   // Returns a flag
4628     Ops[0] = Lo;
4629     Ops[1] = Hi;
4630     Ops[2] = InFlag;
4631     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
4632     FPreg = Result.getValue(0);
4633     InFlag = Result.getValue(1);
4634
4635     NodeTys.clear();
4636     NodeTys.push_back(MVT::f64);
4637     Ops[0] = DAG.getConstant(1, MVT::i32);
4638     Ops[1] = MFFSreg;
4639     Ops[2] = FPreg;
4640     Ops[3] = InFlag;
4641     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
4642     FPreg = Result.getValue(0);
4643
4644     // We know the low half is about to be thrown away, so just use something
4645     // convenient.
4646     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
4647                                 FPreg, FPreg));
4648     return;
4649   }
4650   case ISD::FP_TO_SINT:
4651     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
4652     return;
4653   }
4654 }
4655
4656
4657 //===----------------------------------------------------------------------===//
4658 //  Other Lowering Code
4659 //===----------------------------------------------------------------------===//
4660
4661 MachineBasicBlock *
4662 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4663                                     bool is64bit, unsigned BinOpcode) const {
4664   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4665   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4666
4667   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4668   MachineFunction *F = BB->getParent();
4669   MachineFunction::iterator It = BB;
4670   ++It;
4671
4672   unsigned dest = MI->getOperand(0).getReg();
4673   unsigned ptrA = MI->getOperand(1).getReg();
4674   unsigned ptrB = MI->getOperand(2).getReg();
4675   unsigned incr = MI->getOperand(3).getReg();
4676   DebugLoc dl = MI->getDebugLoc();
4677
4678   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4679   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4680   F->insert(It, loopMBB);
4681   F->insert(It, exitMBB);
4682   exitMBB->splice(exitMBB->begin(), BB,
4683                   llvm::next(MachineBasicBlock::iterator(MI)),
4684                   BB->end());
4685   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4686
4687   MachineRegisterInfo &RegInfo = F->getRegInfo();
4688   unsigned TmpReg = (!BinOpcode) ? incr :
4689     RegInfo.createVirtualRegister(
4690        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4691                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
4692
4693   //  thisMBB:
4694   //   ...
4695   //   fallthrough --> loopMBB
4696   BB->addSuccessor(loopMBB);
4697
4698   //  loopMBB:
4699   //   l[wd]arx dest, ptr
4700   //   add r0, dest, incr
4701   //   st[wd]cx. r0, ptr
4702   //   bne- loopMBB
4703   //   fallthrough --> exitMBB
4704   BB = loopMBB;
4705   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4706     .addReg(ptrA).addReg(ptrB);
4707   if (BinOpcode)
4708     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
4709   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4710     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4711   BuildMI(BB, dl, TII->get(PPC::BCC))
4712     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4713   BB->addSuccessor(loopMBB);
4714   BB->addSuccessor(exitMBB);
4715
4716   //  exitMBB:
4717   //   ...
4718   BB = exitMBB;
4719   return BB;
4720 }
4721
4722 MachineBasicBlock *
4723 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4724                                             MachineBasicBlock *BB,
4725                                             bool is8bit,    // operation
4726                                             unsigned BinOpcode) const {
4727   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4728   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4729   // In 64 bit mode we have to use 64 bits for addresses, even though the
4730   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4731   // registers without caring whether they're 32 or 64, but here we're
4732   // doing actual arithmetic on the addresses.
4733   bool is64bit = PPCSubTarget.isPPC64();
4734   unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
4735
4736   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4737   MachineFunction *F = BB->getParent();
4738   MachineFunction::iterator It = BB;
4739   ++It;
4740
4741   unsigned dest = MI->getOperand(0).getReg();
4742   unsigned ptrA = MI->getOperand(1).getReg();
4743   unsigned ptrB = MI->getOperand(2).getReg();
4744   unsigned incr = MI->getOperand(3).getReg();
4745   DebugLoc dl = MI->getDebugLoc();
4746
4747   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4748   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4749   F->insert(It, loopMBB);
4750   F->insert(It, exitMBB);
4751   exitMBB->splice(exitMBB->begin(), BB,
4752                   llvm::next(MachineBasicBlock::iterator(MI)),
4753                   BB->end());
4754   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4755
4756   MachineRegisterInfo &RegInfo = F->getRegInfo();
4757   const TargetRegisterClass *RC =
4758     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4759               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4760   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4761   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4762   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4763   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4764   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4765   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4766   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4767   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4768   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4769   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4770   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4771   unsigned Ptr1Reg;
4772   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4773
4774   //  thisMBB:
4775   //   ...
4776   //   fallthrough --> loopMBB
4777   BB->addSuccessor(loopMBB);
4778
4779   // The 4-byte load must be aligned, while a char or short may be
4780   // anywhere in the word.  Hence all this nasty bookkeeping code.
4781   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4782   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4783   //   xori shift, shift1, 24 [16]
4784   //   rlwinm ptr, ptr1, 0, 0, 29
4785   //   slw incr2, incr, shift
4786   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4787   //   slw mask, mask2, shift
4788   //  loopMBB:
4789   //   lwarx tmpDest, ptr
4790   //   add tmp, tmpDest, incr2
4791   //   andc tmp2, tmpDest, mask
4792   //   and tmp3, tmp, mask
4793   //   or tmp4, tmp3, tmp2
4794   //   stwcx. tmp4, ptr
4795   //   bne- loopMBB
4796   //   fallthrough --> exitMBB
4797   //   srw dest, tmpDest, shift
4798   if (ptrA != ZeroReg) {
4799     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4800     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4801       .addReg(ptrA).addReg(ptrB);
4802   } else {
4803     Ptr1Reg = ptrB;
4804   }
4805   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4806       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4807   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4808       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4809   if (is64bit)
4810     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4811       .addReg(Ptr1Reg).addImm(0).addImm(61);
4812   else
4813     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4814       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4815   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4816       .addReg(incr).addReg(ShiftReg);
4817   if (is8bit)
4818     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4819   else {
4820     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4821     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4822   }
4823   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4824       .addReg(Mask2Reg).addReg(ShiftReg);
4825
4826   BB = loopMBB;
4827   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4828     .addReg(ZeroReg).addReg(PtrReg);
4829   if (BinOpcode)
4830     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4831       .addReg(Incr2Reg).addReg(TmpDestReg);
4832   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4833     .addReg(TmpDestReg).addReg(MaskReg);
4834   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4835     .addReg(TmpReg).addReg(MaskReg);
4836   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4837     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4838   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4839     .addReg(Tmp4Reg).addReg(ZeroReg).addReg(PtrReg);
4840   BuildMI(BB, dl, TII->get(PPC::BCC))
4841     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4842   BB->addSuccessor(loopMBB);
4843   BB->addSuccessor(exitMBB);
4844
4845   //  exitMBB:
4846   //   ...
4847   BB = exitMBB;
4848   BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg)
4849     .addReg(ShiftReg);
4850   return BB;
4851 }
4852
4853 MachineBasicBlock *
4854 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4855                                                MachineBasicBlock *BB) const {
4856   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4857
4858   // To "insert" these instructions we actually have to insert their
4859   // control-flow patterns.
4860   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4861   MachineFunction::iterator It = BB;
4862   ++It;
4863
4864   MachineFunction *F = BB->getParent();
4865
4866   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4867       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4868       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4869       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4870       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4871
4872     // The incoming instruction knows the destination vreg to set, the
4873     // condition code register to branch on, the true/false values to
4874     // select between, and a branch opcode to use.
4875
4876     //  thisMBB:
4877     //  ...
4878     //   TrueVal = ...
4879     //   cmpTY ccX, r1, r2
4880     //   bCC copy1MBB
4881     //   fallthrough --> copy0MBB
4882     MachineBasicBlock *thisMBB = BB;
4883     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4884     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4885     unsigned SelectPred = MI->getOperand(4).getImm();
4886     DebugLoc dl = MI->getDebugLoc();
4887     F->insert(It, copy0MBB);
4888     F->insert(It, sinkMBB);
4889
4890     // Transfer the remainder of BB and its successor edges to sinkMBB.
4891     sinkMBB->splice(sinkMBB->begin(), BB,
4892                     llvm::next(MachineBasicBlock::iterator(MI)),
4893                     BB->end());
4894     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4895
4896     // Next, add the true and fallthrough blocks as its successors.
4897     BB->addSuccessor(copy0MBB);
4898     BB->addSuccessor(sinkMBB);
4899
4900     BuildMI(BB, dl, TII->get(PPC::BCC))
4901       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4902
4903     //  copy0MBB:
4904     //   %FalseValue = ...
4905     //   # fallthrough to sinkMBB
4906     BB = copy0MBB;
4907
4908     // Update machine-CFG edges
4909     BB->addSuccessor(sinkMBB);
4910
4911     //  sinkMBB:
4912     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4913     //  ...
4914     BB = sinkMBB;
4915     BuildMI(*BB, BB->begin(), dl,
4916             TII->get(PPC::PHI), MI->getOperand(0).getReg())
4917       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4918       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4919   }
4920   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4921     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4922   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4923     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4924   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4925     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4926   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4927     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4928
4929   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4930     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4931   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4932     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4933   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4934     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4935   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4936     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4937
4938   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4939     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4940   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4941     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4942   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4943     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4944   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4945     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4946
4947   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4948     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4949   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4950     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4951   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4952     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4953   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4954     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4955
4956   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4957     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4958   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4959     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4960   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4961     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4962   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4963     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4964
4965   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4966     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4967   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4968     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4969   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4970     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4971   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4972     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4973
4974   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4975     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4976   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4977     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4978   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4979     BB = EmitAtomicBinary(MI, BB, false, 0);
4980   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4981     BB = EmitAtomicBinary(MI, BB, true, 0);
4982
4983   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4984            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4985     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4986
4987     unsigned dest   = MI->getOperand(0).getReg();
4988     unsigned ptrA   = MI->getOperand(1).getReg();
4989     unsigned ptrB   = MI->getOperand(2).getReg();
4990     unsigned oldval = MI->getOperand(3).getReg();
4991     unsigned newval = MI->getOperand(4).getReg();
4992     DebugLoc dl     = MI->getDebugLoc();
4993
4994     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4995     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4996     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4997     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4998     F->insert(It, loop1MBB);
4999     F->insert(It, loop2MBB);
5000     F->insert(It, midMBB);
5001     F->insert(It, exitMBB);
5002     exitMBB->splice(exitMBB->begin(), BB,
5003                     llvm::next(MachineBasicBlock::iterator(MI)),
5004                     BB->end());
5005     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5006
5007     //  thisMBB:
5008     //   ...
5009     //   fallthrough --> loopMBB
5010     BB->addSuccessor(loop1MBB);
5011
5012     // loop1MBB:
5013     //   l[wd]arx dest, ptr
5014     //   cmp[wd] dest, oldval
5015     //   bne- midMBB
5016     // loop2MBB:
5017     //   st[wd]cx. newval, ptr
5018     //   bne- loopMBB
5019     //   b exitBB
5020     // midMBB:
5021     //   st[wd]cx. dest, ptr
5022     // exitBB:
5023     BB = loop1MBB;
5024     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5025       .addReg(ptrA).addReg(ptrB);
5026     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
5027       .addReg(oldval).addReg(dest);
5028     BuildMI(BB, dl, TII->get(PPC::BCC))
5029       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5030     BB->addSuccessor(loop2MBB);
5031     BB->addSuccessor(midMBB);
5032
5033     BB = loop2MBB;
5034     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5035       .addReg(newval).addReg(ptrA).addReg(ptrB);
5036     BuildMI(BB, dl, TII->get(PPC::BCC))
5037       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5038     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5039     BB->addSuccessor(loop1MBB);
5040     BB->addSuccessor(exitMBB);
5041
5042     BB = midMBB;
5043     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5044       .addReg(dest).addReg(ptrA).addReg(ptrB);
5045     BB->addSuccessor(exitMBB);
5046
5047     //  exitMBB:
5048     //   ...
5049     BB = exitMBB;
5050   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
5051              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
5052     // We must use 64-bit registers for addresses when targeting 64-bit,
5053     // since we're actually doing arithmetic on them.  Other registers
5054     // can be 32-bit.
5055     bool is64bit = PPCSubTarget.isPPC64();
5056     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
5057
5058     unsigned dest   = MI->getOperand(0).getReg();
5059     unsigned ptrA   = MI->getOperand(1).getReg();
5060     unsigned ptrB   = MI->getOperand(2).getReg();
5061     unsigned oldval = MI->getOperand(3).getReg();
5062     unsigned newval = MI->getOperand(4).getReg();
5063     DebugLoc dl     = MI->getDebugLoc();
5064
5065     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5066     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5067     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5068     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5069     F->insert(It, loop1MBB);
5070     F->insert(It, loop2MBB);
5071     F->insert(It, midMBB);
5072     F->insert(It, exitMBB);
5073     exitMBB->splice(exitMBB->begin(), BB,
5074                     llvm::next(MachineBasicBlock::iterator(MI)),
5075                     BB->end());
5076     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5077
5078     MachineRegisterInfo &RegInfo = F->getRegInfo();
5079     const TargetRegisterClass *RC =
5080       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5081                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
5082     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5083     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5084     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5085     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
5086     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
5087     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
5088     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
5089     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5090     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5091     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5092     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5093     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5094     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5095     unsigned Ptr1Reg;
5096     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
5097     unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5098     //  thisMBB:
5099     //   ...
5100     //   fallthrough --> loopMBB
5101     BB->addSuccessor(loop1MBB);
5102
5103     // The 4-byte load must be aligned, while a char or short may be
5104     // anywhere in the word.  Hence all this nasty bookkeeping code.
5105     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5106     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5107     //   xori shift, shift1, 24 [16]
5108     //   rlwinm ptr, ptr1, 0, 0, 29
5109     //   slw newval2, newval, shift
5110     //   slw oldval2, oldval,shift
5111     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5112     //   slw mask, mask2, shift
5113     //   and newval3, newval2, mask
5114     //   and oldval3, oldval2, mask
5115     // loop1MBB:
5116     //   lwarx tmpDest, ptr
5117     //   and tmp, tmpDest, mask
5118     //   cmpw tmp, oldval3
5119     //   bne- midMBB
5120     // loop2MBB:
5121     //   andc tmp2, tmpDest, mask
5122     //   or tmp4, tmp2, newval3
5123     //   stwcx. tmp4, ptr
5124     //   bne- loop1MBB
5125     //   b exitBB
5126     // midMBB:
5127     //   stwcx. tmpDest, ptr
5128     // exitBB:
5129     //   srw dest, tmpDest, shift
5130     if (ptrA != ZeroReg) {
5131       Ptr1Reg = RegInfo.createVirtualRegister(RC);
5132       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5133         .addReg(ptrA).addReg(ptrB);
5134     } else {
5135       Ptr1Reg = ptrB;
5136     }
5137     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5138         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5139     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5140         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5141     if (is64bit)
5142       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5143         .addReg(Ptr1Reg).addImm(0).addImm(61);
5144     else
5145       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5146         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5147     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
5148         .addReg(newval).addReg(ShiftReg);
5149     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
5150         .addReg(oldval).addReg(ShiftReg);
5151     if (is8bit)
5152       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5153     else {
5154       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5155       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
5156         .addReg(Mask3Reg).addImm(65535);
5157     }
5158     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5159         .addReg(Mask2Reg).addReg(ShiftReg);
5160     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
5161         .addReg(NewVal2Reg).addReg(MaskReg);
5162     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
5163         .addReg(OldVal2Reg).addReg(MaskReg);
5164
5165     BB = loop1MBB;
5166     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5167         .addReg(ZeroReg).addReg(PtrReg);
5168     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
5169         .addReg(TmpDestReg).addReg(MaskReg);
5170     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
5171         .addReg(TmpReg).addReg(OldVal3Reg);
5172     BuildMI(BB, dl, TII->get(PPC::BCC))
5173         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5174     BB->addSuccessor(loop2MBB);
5175     BB->addSuccessor(midMBB);
5176
5177     BB = loop2MBB;
5178     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5179         .addReg(TmpDestReg).addReg(MaskReg);
5180     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5181         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5182     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5183         .addReg(ZeroReg).addReg(PtrReg);
5184     BuildMI(BB, dl, TII->get(PPC::BCC))
5185       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5186     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5187     BB->addSuccessor(loop1MBB);
5188     BB->addSuccessor(exitMBB);
5189
5190     BB = midMBB;
5191     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5192       .addReg(ZeroReg).addReg(PtrReg);
5193     BB->addSuccessor(exitMBB);
5194
5195     //  exitMBB:
5196     //   ...
5197     BB = exitMBB;
5198     BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW),dest).addReg(TmpReg)
5199       .addReg(ShiftReg);
5200   } else {
5201     llvm_unreachable("Unexpected instr type to insert");
5202   }
5203
5204   MI->eraseFromParent();   // The pseudo instruction is gone now.
5205   return BB;
5206 }
5207
5208 //===----------------------------------------------------------------------===//
5209 // Target Optimization Hooks
5210 //===----------------------------------------------------------------------===//
5211
5212 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5213                                              DAGCombinerInfo &DCI) const {
5214   const TargetMachine &TM = getTargetMachine();
5215   SelectionDAG &DAG = DCI.DAG;
5216   DebugLoc dl = N->getDebugLoc();
5217   switch (N->getOpcode()) {
5218   default: break;
5219   case PPCISD::SHL:
5220     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5221       if (C->isNullValue())   // 0 << V -> 0.
5222         return N->getOperand(0);
5223     }
5224     break;
5225   case PPCISD::SRL:
5226     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5227       if (C->isNullValue())   // 0 >>u V -> 0.
5228         return N->getOperand(0);
5229     }
5230     break;
5231   case PPCISD::SRA:
5232     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5233       if (C->isNullValue() ||   //  0 >>s V -> 0.
5234           C->isAllOnesValue())    // -1 >>s V -> -1.
5235         return N->getOperand(0);
5236     }
5237     break;
5238
5239   case ISD::SINT_TO_FP:
5240     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5241       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5242         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5243         // We allow the src/dst to be either f32/f64, but the intermediate
5244         // type must be i64.
5245         if (N->getOperand(0).getValueType() == MVT::i64 &&
5246             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5247           SDValue Val = N->getOperand(0).getOperand(0);
5248           if (Val.getValueType() == MVT::f32) {
5249             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5250             DCI.AddToWorklist(Val.getNode());
5251           }
5252
5253           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5254           DCI.AddToWorklist(Val.getNode());
5255           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5256           DCI.AddToWorklist(Val.getNode());
5257           if (N->getValueType(0) == MVT::f32) {
5258             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5259                               DAG.getIntPtrConstant(0));
5260             DCI.AddToWorklist(Val.getNode());
5261           }
5262           return Val;
5263         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5264           // If the intermediate type is i32, we can avoid the load/store here
5265           // too.
5266         }
5267       }
5268     }
5269     break;
5270   case ISD::STORE:
5271     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5272     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5273         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5274         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5275         N->getOperand(1).getValueType() == MVT::i32 &&
5276         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5277       SDValue Val = N->getOperand(1).getOperand(0);
5278       if (Val.getValueType() == MVT::f32) {
5279         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5280         DCI.AddToWorklist(Val.getNode());
5281       }
5282       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5283       DCI.AddToWorklist(Val.getNode());
5284
5285       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5286                         N->getOperand(2), N->getOperand(3));
5287       DCI.AddToWorklist(Val.getNode());
5288       return Val;
5289     }
5290
5291     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5292     if (cast<StoreSDNode>(N)->isUnindexed() &&
5293         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5294         N->getOperand(1).getNode()->hasOneUse() &&
5295         (N->getOperand(1).getValueType() == MVT::i32 ||
5296          N->getOperand(1).getValueType() == MVT::i16)) {
5297       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5298       // Do an any-extend to 32-bits if this is a half-word input.
5299       if (BSwapOp.getValueType() == MVT::i16)
5300         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5301
5302       SDValue Ops[] = {
5303         N->getOperand(0), BSwapOp, N->getOperand(2),
5304         DAG.getValueType(N->getOperand(1).getValueType())
5305       };
5306       return
5307         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5308                                 Ops, array_lengthof(Ops),
5309                                 cast<StoreSDNode>(N)->getMemoryVT(),
5310                                 cast<StoreSDNode>(N)->getMemOperand());
5311     }
5312     break;
5313   case ISD::BSWAP:
5314     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5315     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5316         N->getOperand(0).hasOneUse() &&
5317         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5318       SDValue Load = N->getOperand(0);
5319       LoadSDNode *LD = cast<LoadSDNode>(Load);
5320       // Create the byte-swapping load.
5321       SDValue Ops[] = {
5322         LD->getChain(),    // Chain
5323         LD->getBasePtr(),  // Ptr
5324         DAG.getValueType(N->getValueType(0)) // VT
5325       };
5326       SDValue BSLoad =
5327         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5328                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5329                                 LD->getMemoryVT(), LD->getMemOperand());
5330
5331       // If this is an i16 load, insert the truncate.
5332       SDValue ResVal = BSLoad;
5333       if (N->getValueType(0) == MVT::i16)
5334         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5335
5336       // First, combine the bswap away.  This makes the value produced by the
5337       // load dead.
5338       DCI.CombineTo(N, ResVal);
5339
5340       // Next, combine the load away, we give it a bogus result value but a real
5341       // chain result.  The result value is dead because the bswap is dead.
5342       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5343
5344       // Return N so it doesn't get rechecked!
5345       return SDValue(N, 0);
5346     }
5347
5348     break;
5349   case PPCISD::VCMP: {
5350     // If a VCMPo node already exists with exactly the same operands as this
5351     // node, use its result instead of this node (VCMPo computes both a CR6 and
5352     // a normal output).
5353     //
5354     if (!N->getOperand(0).hasOneUse() &&
5355         !N->getOperand(1).hasOneUse() &&
5356         !N->getOperand(2).hasOneUse()) {
5357
5358       // Scan all of the users of the LHS, looking for VCMPo's that match.
5359       SDNode *VCMPoNode = 0;
5360
5361       SDNode *LHSN = N->getOperand(0).getNode();
5362       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5363            UI != E; ++UI)
5364         if (UI->getOpcode() == PPCISD::VCMPo &&
5365             UI->getOperand(1) == N->getOperand(1) &&
5366             UI->getOperand(2) == N->getOperand(2) &&
5367             UI->getOperand(0) == N->getOperand(0)) {
5368           VCMPoNode = *UI;
5369           break;
5370         }
5371
5372       // If there is no VCMPo node, or if the flag value has a single use, don't
5373       // transform this.
5374       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5375         break;
5376
5377       // Look at the (necessarily single) use of the flag value.  If it has a
5378       // chain, this transformation is more complex.  Note that multiple things
5379       // could use the value result, which we should ignore.
5380       SDNode *FlagUser = 0;
5381       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5382            FlagUser == 0; ++UI) {
5383         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5384         SDNode *User = *UI;
5385         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5386           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5387             FlagUser = User;
5388             break;
5389           }
5390         }
5391       }
5392
5393       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5394       // give up for right now.
5395       if (FlagUser->getOpcode() == PPCISD::MFCR)
5396         return SDValue(VCMPoNode, 0);
5397     }
5398     break;
5399   }
5400   case ISD::BR_CC: {
5401     // If this is a branch on an altivec predicate comparison, lower this so
5402     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5403     // lowering is done pre-legalize, because the legalizer lowers the predicate
5404     // compare down to code that is difficult to reassemble.
5405     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5406     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5407     int CompareOpc;
5408     bool isDot;
5409
5410     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5411         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5412         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5413       assert(isDot && "Can't compare against a vector result!");
5414
5415       // If this is a comparison against something other than 0/1, then we know
5416       // that the condition is never/always true.
5417       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5418       if (Val != 0 && Val != 1) {
5419         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5420           return N->getOperand(0);
5421         // Always !=, turn it into an unconditional branch.
5422         return DAG.getNode(ISD::BR, dl, MVT::Other,
5423                            N->getOperand(0), N->getOperand(4));
5424       }
5425
5426       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5427
5428       // Create the PPCISD altivec 'dot' comparison node.
5429       std::vector<EVT> VTs;
5430       SDValue Ops[] = {
5431         LHS.getOperand(2),  // LHS of compare
5432         LHS.getOperand(3),  // RHS of compare
5433         DAG.getConstant(CompareOpc, MVT::i32)
5434       };
5435       VTs.push_back(LHS.getOperand(2).getValueType());
5436       VTs.push_back(MVT::Glue);
5437       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5438
5439       // Unpack the result based on how the target uses it.
5440       PPC::Predicate CompOpc;
5441       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5442       default:  // Can't happen, don't crash on invalid number though.
5443       case 0:   // Branch on the value of the EQ bit of CR6.
5444         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5445         break;
5446       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5447         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5448         break;
5449       case 2:   // Branch on the value of the LT bit of CR6.
5450         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5451         break;
5452       case 3:   // Branch on the inverted value of the LT bit of CR6.
5453         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5454         break;
5455       }
5456
5457       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5458                          DAG.getConstant(CompOpc, MVT::i32),
5459                          DAG.getRegister(PPC::CR6, MVT::i32),
5460                          N->getOperand(4), CompNode.getValue(1));
5461     }
5462     break;
5463   }
5464   }
5465
5466   return SDValue();
5467 }
5468
5469 //===----------------------------------------------------------------------===//
5470 // Inline Assembly Support
5471 //===----------------------------------------------------------------------===//
5472
5473 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5474                                                        const APInt &Mask,
5475                                                        APInt &KnownZero,
5476                                                        APInt &KnownOne,
5477                                                        const SelectionDAG &DAG,
5478                                                        unsigned Depth) const {
5479   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5480   switch (Op.getOpcode()) {
5481   default: break;
5482   case PPCISD::LBRX: {
5483     // lhbrx is known to have the top bits cleared out.
5484     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
5485       KnownZero = 0xFFFF0000;
5486     break;
5487   }
5488   case ISD::INTRINSIC_WO_CHAIN: {
5489     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
5490     default: break;
5491     case Intrinsic::ppc_altivec_vcmpbfp_p:
5492     case Intrinsic::ppc_altivec_vcmpeqfp_p:
5493     case Intrinsic::ppc_altivec_vcmpequb_p:
5494     case Intrinsic::ppc_altivec_vcmpequh_p:
5495     case Intrinsic::ppc_altivec_vcmpequw_p:
5496     case Intrinsic::ppc_altivec_vcmpgefp_p:
5497     case Intrinsic::ppc_altivec_vcmpgtfp_p:
5498     case Intrinsic::ppc_altivec_vcmpgtsb_p:
5499     case Intrinsic::ppc_altivec_vcmpgtsh_p:
5500     case Intrinsic::ppc_altivec_vcmpgtsw_p:
5501     case Intrinsic::ppc_altivec_vcmpgtub_p:
5502     case Intrinsic::ppc_altivec_vcmpgtuh_p:
5503     case Intrinsic::ppc_altivec_vcmpgtuw_p:
5504       KnownZero = ~1U;  // All bits but the low one are known to be zero.
5505       break;
5506     }
5507   }
5508   }
5509 }
5510
5511
5512 /// getConstraintType - Given a constraint, return the type of
5513 /// constraint it is for this target.
5514 PPCTargetLowering::ConstraintType
5515 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
5516   if (Constraint.size() == 1) {
5517     switch (Constraint[0]) {
5518     default: break;
5519     case 'b':
5520     case 'r':
5521     case 'f':
5522     case 'v':
5523     case 'y':
5524       return C_RegisterClass;
5525     }
5526   }
5527   return TargetLowering::getConstraintType(Constraint);
5528 }
5529
5530 /// Examine constraint type and operand type and determine a weight value.
5531 /// This object must already have been set up with the operand type
5532 /// and the current alternative constraint selected.
5533 TargetLowering::ConstraintWeight
5534 PPCTargetLowering::getSingleConstraintMatchWeight(
5535     AsmOperandInfo &info, const char *constraint) const {
5536   ConstraintWeight weight = CW_Invalid;
5537   Value *CallOperandVal = info.CallOperandVal;
5538     // If we don't have a value, we can't do a match,
5539     // but allow it at the lowest weight.
5540   if (CallOperandVal == NULL)
5541     return CW_Default;
5542   Type *type = CallOperandVal->getType();
5543   // Look at the constraint type.
5544   switch (*constraint) {
5545   default:
5546     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
5547     break;
5548   case 'b':
5549     if (type->isIntegerTy())
5550       weight = CW_Register;
5551     break;
5552   case 'f':
5553     if (type->isFloatTy())
5554       weight = CW_Register;
5555     break;
5556   case 'd':
5557     if (type->isDoubleTy())
5558       weight = CW_Register;
5559     break;
5560   case 'v':
5561     if (type->isVectorTy())
5562       weight = CW_Register;
5563     break;
5564   case 'y':
5565     weight = CW_Register;
5566     break;
5567   }
5568   return weight;
5569 }
5570
5571 std::pair<unsigned, const TargetRegisterClass*>
5572 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5573                                                 EVT VT) const {
5574   if (Constraint.size() == 1) {
5575     // GCC RS6000 Constraint Letters
5576     switch (Constraint[0]) {
5577     case 'b':   // R1-R31
5578     case 'r':   // R0-R31
5579       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
5580         return std::make_pair(0U, PPC::G8RCRegisterClass);
5581       return std::make_pair(0U, PPC::GPRCRegisterClass);
5582     case 'f':
5583       if (VT == MVT::f32)
5584         return std::make_pair(0U, PPC::F4RCRegisterClass);
5585       else if (VT == MVT::f64)
5586         return std::make_pair(0U, PPC::F8RCRegisterClass);
5587       break;
5588     case 'v':
5589       return std::make_pair(0U, PPC::VRRCRegisterClass);
5590     case 'y':   // crrc
5591       return std::make_pair(0U, PPC::CRRCRegisterClass);
5592     }
5593   }
5594
5595   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5596 }
5597
5598
5599 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5600 /// vector.  If it is invalid, don't add anything to Ops.
5601 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5602                                                      std::string &Constraint,
5603                                                      std::vector<SDValue>&Ops,
5604                                                      SelectionDAG &DAG) const {
5605   SDValue Result(0,0);
5606
5607   // Only support length 1 constraints.
5608   if (Constraint.length() > 1) return;
5609
5610   char Letter = Constraint[0];
5611   switch (Letter) {
5612   default: break;
5613   case 'I':
5614   case 'J':
5615   case 'K':
5616   case 'L':
5617   case 'M':
5618   case 'N':
5619   case 'O':
5620   case 'P': {
5621     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
5622     if (!CST) return; // Must be an immediate to match.
5623     unsigned Value = CST->getZExtValue();
5624     switch (Letter) {
5625     default: llvm_unreachable("Unknown constraint letter!");
5626     case 'I':  // "I" is a signed 16-bit constant.
5627       if ((short)Value == (int)Value)
5628         Result = DAG.getTargetConstant(Value, Op.getValueType());
5629       break;
5630     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
5631     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
5632       if ((short)Value == 0)
5633         Result = DAG.getTargetConstant(Value, Op.getValueType());
5634       break;
5635     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
5636       if ((Value >> 16) == 0)
5637         Result = DAG.getTargetConstant(Value, Op.getValueType());
5638       break;
5639     case 'M':  // "M" is a constant that is greater than 31.
5640       if (Value > 31)
5641         Result = DAG.getTargetConstant(Value, Op.getValueType());
5642       break;
5643     case 'N':  // "N" is a positive constant that is an exact power of two.
5644       if ((int)Value > 0 && isPowerOf2_32(Value))
5645         Result = DAG.getTargetConstant(Value, Op.getValueType());
5646       break;
5647     case 'O':  // "O" is the constant zero.
5648       if (Value == 0)
5649         Result = DAG.getTargetConstant(Value, Op.getValueType());
5650       break;
5651     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
5652       if ((short)-Value == (int)-Value)
5653         Result = DAG.getTargetConstant(Value, Op.getValueType());
5654       break;
5655     }
5656     break;
5657   }
5658   }
5659
5660   if (Result.getNode()) {
5661     Ops.push_back(Result);
5662     return;
5663   }
5664
5665   // Handle standard constraint letters.
5666   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5667 }
5668
5669 // isLegalAddressingMode - Return true if the addressing mode represented
5670 // by AM is legal for this target, for a load/store of the specified type.
5671 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5672                                               Type *Ty) const {
5673   // FIXME: PPC does not allow r+i addressing modes for vectors!
5674
5675   // PPC allows a sign-extended 16-bit immediate field.
5676   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
5677     return false;
5678
5679   // No global is ever allowed as a base.
5680   if (AM.BaseGV)
5681     return false;
5682
5683   // PPC only support r+r,
5684   switch (AM.Scale) {
5685   case 0:  // "r+i" or just "i", depending on HasBaseReg.
5686     break;
5687   case 1:
5688     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
5689       return false;
5690     // Otherwise we have r+r or r+i.
5691     break;
5692   case 2:
5693     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
5694       return false;
5695     // Allow 2*r as r+r.
5696     break;
5697   default:
5698     // No other scales are supported.
5699     return false;
5700   }
5701
5702   return true;
5703 }
5704
5705 /// isLegalAddressImmediate - Return true if the integer value can be used
5706 /// as the offset of the target addressing mode for load / store of the
5707 /// given type.
5708 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,Type *Ty) const{
5709   // PPC allows a sign-extended 16-bit immediate field.
5710   return (V > -(1 << 16) && V < (1 << 16)-1);
5711 }
5712
5713 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
5714   return false;
5715 }
5716
5717 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
5718                                            SelectionDAG &DAG) const {
5719   MachineFunction &MF = DAG.getMachineFunction();
5720   MachineFrameInfo *MFI = MF.getFrameInfo();
5721   MFI->setReturnAddressIsTaken(true);
5722
5723   DebugLoc dl = Op.getDebugLoc();
5724   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5725
5726   // Make sure the function does not optimize away the store of the RA to
5727   // the stack.
5728   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
5729   FuncInfo->setLRStoreRequired();
5730   bool isPPC64 = PPCSubTarget.isPPC64();
5731   bool isDarwinABI = PPCSubTarget.isDarwinABI();
5732
5733   if (Depth > 0) {
5734     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
5735     SDValue Offset =
5736
5737       DAG.getConstant(PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI),
5738                       isPPC64? MVT::i64 : MVT::i32);
5739     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5740                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
5741                                    FrameAddr, Offset),
5742                        MachinePointerInfo(), false, false, false, 0);
5743   }
5744
5745   // Just load the return address off the stack.
5746   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
5747   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5748                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
5749 }
5750
5751 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
5752                                           SelectionDAG &DAG) const {
5753   DebugLoc dl = Op.getDebugLoc();
5754   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5755
5756   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
5757   bool isPPC64 = PtrVT == MVT::i64;
5758
5759   MachineFunction &MF = DAG.getMachineFunction();
5760   MachineFrameInfo *MFI = MF.getFrameInfo();
5761   MFI->setFrameAddressIsTaken(true);
5762   bool is31 = (getTargetMachine().Options.DisableFramePointerElim(MF) ||
5763                MFI->hasVarSizedObjects()) &&
5764                   MFI->getStackSize() &&
5765                   !MF.getFunction()->hasFnAttr(Attribute::Naked);
5766   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
5767                                 (is31 ? PPC::R31 : PPC::R1);
5768   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
5769                                          PtrVT);
5770   while (Depth--)
5771     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
5772                             FrameAddr, MachinePointerInfo(), false, false,
5773                             false, 0);
5774   return FrameAddr;
5775 }
5776
5777 bool
5778 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5779   // The PowerPC target isn't yet aware of offsets.
5780   return false;
5781 }
5782
5783 /// getOptimalMemOpType - Returns the target specific optimal type for load
5784 /// and store operations as a result of memset, memcpy, and memmove
5785 /// lowering. If DstAlign is zero that means it's safe to destination
5786 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
5787 /// means there isn't a need to check it against alignment requirement,
5788 /// probably because the source does not need to be loaded. If
5789 /// 'IsZeroVal' is true, that means it's safe to return a
5790 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
5791 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
5792 /// constant so it does not need to be loaded.
5793 /// It returns EVT::Other if the type should be determined using generic
5794 /// target-independent logic.
5795 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
5796                                            unsigned DstAlign, unsigned SrcAlign,
5797                                            bool IsZeroVal,
5798                                            bool MemcpyStrSrc,
5799                                            MachineFunction &MF) const {
5800   if (this->PPCSubTarget.isPPC64()) {
5801     return MVT::i64;
5802   } else {
5803     return MVT::i32;
5804   }
5805 }