lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCPredicates.h"
  18 #include "PPCTargetMachine.h"
  19 #include "PPCTargetObjectFile.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/ADT/VectorExtras.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  30 #include "llvm/CallingConv.h"
  31 #include "llvm/Constants.h"
  32 #include "llvm/Function.h"
  33 #include "llvm/Intrinsics.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 #include "llvm/Support/CommandLine.h"
  37 #include "llvm/Support/ErrorHandling.h"
  38 #include "llvm/Support/raw_ostream.h"
  39 #include "llvm/DerivedTypes.h"
  40 using namespace llvm;
  41
  42 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  43                                      CCValAssign::LocInfo &LocInfo,
  44                                      ISD::ArgFlagsTy &ArgFlags,
  45                                      CCState &State);
  46 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, EVT &ValVT,
  47                                             EVT &LocVT,
  48                                             CCValAssign::LocInfo &LocInfo,
  49                                             ISD::ArgFlagsTy &ArgFlags,
  50                                             CCState &State);
  51 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, EVT &ValVT,
  52                                               EVT &LocVT,
  53                                               CCValAssign::LocInfo &LocInfo,
  54                                               ISD::ArgFlagsTy &ArgFlags,
  55                                               CCState &State);
  56
  57 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  58 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  59                                      cl::Hidden);
  60
  61 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  62   if (TM.getSubtargetImpl()->isDarwin())
  63     return new PPCMachOTargetObjectFile();
  64
  65   return new TargetLoweringObjectFileELF();
  66 }
  67
  68 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  69   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  70
  71   setPow2DivIsCheap();
  72
  73   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  74   setUseUnderscoreSetJmp(true);
  75   setUseUnderscoreLongJmp(true);
  76
  77   // Set up the register classes.
  78   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  79   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  80   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  81
  82   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  83   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  84   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  85
  86   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  87
  88   // PowerPC has pre-inc load and store's.
  89   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  90   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  91   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  92   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  93   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  94   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  95   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  96   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  97   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  98   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  99
 100   // This is used in the ppcf128->int sequence.  Note it has different semantics
 101   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 102   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 103
 104   // PowerPC has no SREM/UREM instructions
 105   setOperationAction(ISD::SREM, MVT::i32, Expand);
 106   setOperationAction(ISD::UREM, MVT::i32, Expand);
 107   setOperationAction(ISD::SREM, MVT::i64, Expand);
 108   setOperationAction(ISD::UREM, MVT::i64, Expand);
 109
 110   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 111   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 112   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 113   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 114   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 115   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 116   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 117   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 118   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 119
 120   // We don't support sin/cos/sqrt/fmod/pow
 121   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 122   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 123   setOperationAction(ISD::FREM , MVT::f64, Expand);
 124   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 125   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 126   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 127   setOperationAction(ISD::FREM , MVT::f32, Expand);
 128   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 129
 130   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 131
 132   // If we're enabling GP optimizations, use hardware square root
 133   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 134     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 135     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 136   }
 137
 138   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 139   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 140
 141   // PowerPC does not have BSWAP, CTPOP or CTTZ
 142   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 143   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 144   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 145   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 146   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 147   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 148
 149   // PowerPC does not have ROTR
 150   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 151   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 152
 153   // PowerPC does not have Select
 154   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 155   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 156   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 157   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 158
 159   // PowerPC wants to turn select_cc of FP into fsel when possible.
 160   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 161   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 162
 163   // PowerPC wants to optimize integer setcc a bit
 164   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 165
 166   // PowerPC does not have BRCOND which requires SetCC
 167   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 168
 169   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 170
 171   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 172   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 173
 174   // PowerPC does not have [U|S]INT_TO_FP
 175   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 176   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 177
 178   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 179   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 180   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 181   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 182
 183   // We cannot sextinreg(i1).  Expand to shifts.
 184   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 185
 186   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 187   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 188   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 189   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 190
 191
 192   // We want to legalize GlobalAddress and ConstantPool nodes into the
 193   // appropriate instructions to materialize the address.
 194   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 195   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 196   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 197   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 198   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 199   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 200   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 201   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 202   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 203   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 204
 205   // TRAP is legal.
 206   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 207
 208   // TRAMPOLINE is custom lowered.
 209   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 210
 211   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 212   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 213
 214   // VAARG is custom lowered with the 32-bit SVR4 ABI.
 215   if (    TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
 216       && !TM.getSubtarget<PPCSubtarget>().isPPC64())
 217     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 218   else
 219     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 220
 221   // Use the default implementation.
 222   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 223   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 224   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 225   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 226   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 227   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 228
 229   // We want to custom lower some of our intrinsics.
 230   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 231
 232   // Comparisons that require checking two conditions.
 233   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 234   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 235   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 236   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 237   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 238   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 239   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 240   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 241   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 242   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 243   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 244   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 245
 246   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 247     // They also have instructions for converting between i64 and fp.
 248     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 249     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 250     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 251     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 252     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 253     // We cannot do this with Promote because i64 is not a legal type.
 254     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 255
 256     // FIXME: disable this lowered code.  This generates 64-bit register values,
 257     // and we don't model the fact that the top part is clobbered by calls.  We
 258     // need to flag these together so that the value isn't live across a call.
 259     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 260   } else {
 261     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 262     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 263   }
 264
 265   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 266     // 64-bit PowerPC implementations can support i64 types directly
 267     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 268     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 269     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 270     // 64-bit PowerPC wants to expand i128 shifts itself.
 271     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 272     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 273     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 274   } else {
 275     // 32-bit PowerPC wants to expand i64 shifts itself.
 276     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 277     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 278     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 279   }
 280
 281   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 282     // First set operation action for all vector types to expand. Then we
 283     // will selectively turn on ones that can be effectively codegen'd.
 284     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 285          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 286       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 287
 288       // add/sub are legal for all supported vector VT's.
 289       setOperationAction(ISD::ADD , VT, Legal);
 290       setOperationAction(ISD::SUB , VT, Legal);
 291
 292       // We promote all shuffles to v16i8.
 293       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 294       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 295
 296       // We promote all non-typed operations to v4i32.
 297       setOperationAction(ISD::AND   , VT, Promote);
 298       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 299       setOperationAction(ISD::OR    , VT, Promote);
 300       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 301       setOperationAction(ISD::XOR   , VT, Promote);
 302       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 303       setOperationAction(ISD::LOAD  , VT, Promote);
 304       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 305       setOperationAction(ISD::SELECT, VT, Promote);
 306       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 307       setOperationAction(ISD::STORE, VT, Promote);
 308       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 309
 310       // No other operations are legal.
 311       setOperationAction(ISD::MUL , VT, Expand);
 312       setOperationAction(ISD::SDIV, VT, Expand);
 313       setOperationAction(ISD::SREM, VT, Expand);
 314       setOperationAction(ISD::UDIV, VT, Expand);
 315       setOperationAction(ISD::UREM, VT, Expand);
 316       setOperationAction(ISD::FDIV, VT, Expand);
 317       setOperationAction(ISD::FNEG, VT, Expand);
 318       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 319       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 320       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 321       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 322       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 323       setOperationAction(ISD::UDIVREM, VT, Expand);
 324       setOperationAction(ISD::SDIVREM, VT, Expand);
 325       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 326       setOperationAction(ISD::FPOW, VT, Expand);
 327       setOperationAction(ISD::CTPOP, VT, Expand);
 328       setOperationAction(ISD::CTLZ, VT, Expand);
 329       setOperationAction(ISD::CTTZ, VT, Expand);
 330     }
 331
 332     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 333     // with merges, splats, etc.
 334     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 335
 336     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 337     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 338     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 339     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 340     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 341     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 342
 343     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 344     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 345     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 346     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 347
 348     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 349     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 350     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 351     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 352
 353     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 354     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 355
 356     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 357     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 358     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 359     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 360   }
 361
 362   setShiftAmountType(MVT::i32);
 363   setBooleanContents(ZeroOrOneBooleanContent);
 364
 365   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 366     setStackPointerRegisterToSaveRestore(PPC::X1);
 367     setExceptionPointerRegister(PPC::X3);
 368     setExceptionSelectorRegister(PPC::X4);
 369   } else {
 370     setStackPointerRegisterToSaveRestore(PPC::R1);
 371     setExceptionPointerRegister(PPC::R3);
 372     setExceptionSelectorRegister(PPC::R4);
 373   }
 374
 375   // We have target-specific dag combine patterns for the following nodes:
 376   setTargetDAGCombine(ISD::SINT_TO_FP);
 377   setTargetDAGCombine(ISD::STORE);
 378   setTargetDAGCombine(ISD::BR_CC);
 379   setTargetDAGCombine(ISD::BSWAP);
 380
 381   // Darwin long double math library functions have $LDBL128 appended.
 382   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 383     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 384     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 385     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 386     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 387     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 388     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 389     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 390     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 391     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 392     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 393   }
 394
 395   computeRegisterProperties();
 396 }
 397
 398 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 399 /// function arguments in the caller parameter area.
 400 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 401   TargetMachine &TM = getTargetMachine();
 402   // Darwin passes everything on 4 byte boundary.
 403   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 404     return 4;
 405   // FIXME SVR4 TBD
 406   return 4;
 407 }
 408
 409 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 410   switch (Opcode) {
 411   default: return 0;
 412   case PPCISD::FSEL:            return "PPCISD::FSEL";
 413   case PPCISD::FCFID:           return "PPCISD::FCFID";
 414   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 415   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 416   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 417   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 418   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 419   case PPCISD::VPERM:           return "PPCISD::VPERM";
 420   case PPCISD::Hi:              return "PPCISD::Hi";
 421   case PPCISD::Lo:              return "PPCISD::Lo";
 422   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 423   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 424   case PPCISD::LOAD:            return "PPCISD::LOAD";
 425   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 426   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 427   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 428   case PPCISD::SRL:             return "PPCISD::SRL";
 429   case PPCISD::SRA:             return "PPCISD::SRA";
 430   case PPCISD::SHL:             return "PPCISD::SHL";
 431   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 432   case PPCISD::STD_32:          return "PPCISD::STD_32";
 433   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 434   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 435   case PPCISD::NOP:             return "PPCISD::NOP";
 436   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 437   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 438   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 439   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 440   case PPCISD::MFCR:            return "PPCISD::MFCR";
 441   case PPCISD::VCMP:            return "PPCISD::VCMP";
 442   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 443   case PPCISD::LBRX:            return "PPCISD::LBRX";
 444   case PPCISD::STBRX:           return "PPCISD::STBRX";
 445   case PPCISD::LARX:            return "PPCISD::LARX";
 446   case PPCISD::STCX:            return "PPCISD::STCX";
 447   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 448   case PPCISD::MFFS:            return "PPCISD::MFFS";
 449   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 450   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 451   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 452   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 453   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 454   }
 455 }
 456
 457 MVT::SimpleValueType PPCTargetLowering::getSetCCResultType(EVT VT) const {
 458   return MVT::i32;
 459 }
 460
 461 /// getFunctionAlignment - Return the Log2 alignment of this function.
 462 unsigned PPCTargetLowering::getFunctionAlignment(const Function *F) const {
 463   if (getTargetMachine().getSubtarget<PPCSubtarget>().isDarwin())
 464     return F->hasFnAttr(Attribute::OptimizeForSize) ? 2 : 4;
 465   else
 466     return 2;
 467 }
 468
 469 //===----------------------------------------------------------------------===//
 470 // Node matching predicates, for use by the tblgen matching code.
 471 //===----------------------------------------------------------------------===//
 472
 473 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 474 static bool isFloatingPointZero(SDValue Op) {
 475   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 476     return CFP->getValueAPF().isZero();
 477   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 478     // Maybe this has already been legalized into the constant pool?
 479     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 480       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 481         return CFP->getValueAPF().isZero();
 482   }
 483   return false;
 484 }
 485
 486 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 487 /// true if Op is undef or if it matches the specified value.
 488 static bool isConstantOrUndef(int Op, int Val) {
 489   return Op < 0 || Op == Val;
 490 }
 491
 492 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 493 /// VPKUHUM instruction.
 494 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 495   if (!isUnary) {
 496     for (unsigned i = 0; i != 16; ++i)
 497       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 498         return false;
 499   } else {
 500     for (unsigned i = 0; i != 8; ++i)
 501       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 502           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 503         return false;
 504   }
 505   return true;
 506 }
 507
 508 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 509 /// VPKUWUM instruction.
 510 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 511   if (!isUnary) {
 512     for (unsigned i = 0; i != 16; i += 2)
 513       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 514           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 515         return false;
 516   } else {
 517     for (unsigned i = 0; i != 8; i += 2)
 518       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 519           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 520           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 521           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 522         return false;
 523   }
 524   return true;
 525 }
 526
 527 /// isVMerge - Common function, used to match vmrg* shuffles.
 528 ///
 529 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 530                      unsigned LHSStart, unsigned RHSStart) {
 531   assert(N->getValueType(0) == MVT::v16i8 &&
 532          "PPC only supports shuffles by bytes!");
 533   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 534          "Unsupported merge size!");
 535
 536   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 537     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 538       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 539                              LHSStart+j+i*UnitSize) ||
 540           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 541                              RHSStart+j+i*UnitSize))
 542         return false;
 543     }
 544   return true;
 545 }
 546
 547 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 548 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 549 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 550                              bool isUnary) {
 551   if (!isUnary)
 552     return isVMerge(N, UnitSize, 8, 24);
 553   return isVMerge(N, UnitSize, 8, 8);
 554 }
 555
 556 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 557 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 558 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 559                              bool isUnary) {
 560   if (!isUnary)
 561     return isVMerge(N, UnitSize, 0, 16);
 562   return isVMerge(N, UnitSize, 0, 0);
 563 }
 564
 565
 566 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 567 /// amount, otherwise return -1.
 568 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 569   assert(N->getValueType(0) == MVT::v16i8 &&
 570          "PPC only supports shuffles by bytes!");
 571
 572   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 573
 574   // Find the first non-undef value in the shuffle mask.
 575   unsigned i;
 576   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 577     /*search*/;
 578
 579   if (i == 16) return -1;  // all undef.
 580
 581   // Otherwise, check to see if the rest of the elements are consecutively
 582   // numbered from this value.
 583   unsigned ShiftAmt = SVOp->getMaskElt(i);
 584   if (ShiftAmt < i) return -1;
 585   ShiftAmt -= i;
 586
 587   if (!isUnary) {
 588     // Check the rest of the elements to see if they are consecutive.
 589     for (++i; i != 16; ++i)
 590       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 591         return -1;
 592   } else {
 593     // Check the rest of the elements to see if they are consecutive.
 594     for (++i; i != 16; ++i)
 595       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 596         return -1;
 597   }
 598   return ShiftAmt;
 599 }
 600
 601 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 602 /// specifies a splat of a single element that is suitable for input to
 603 /// VSPLTB/VSPLTH/VSPLTW.
 604 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 605   assert(N->getValueType(0) == MVT::v16i8 &&
 606          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 607
 608   // This is a splat operation if each element of the permute is the same, and
 609   // if the value doesn't reference the second vector.
 610   unsigned ElementBase = N->getMaskElt(0);
 611
 612   // FIXME: Handle UNDEF elements too!
 613   if (ElementBase >= 16)
 614     return false;
 615
 616   // Check that the indices are consecutive, in the case of a multi-byte element
 617   // splatted with a v16i8 mask.
 618   for (unsigned i = 1; i != EltSize; ++i)
 619     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 620       return false;
 621
 622   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 623     if (N->getMaskElt(i) < 0) continue;
 624     for (unsigned j = 0; j != EltSize; ++j)
 625       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 626         return false;
 627   }
 628   return true;
 629 }
 630
 631 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 632 /// are -0.0.
 633 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 634   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 635
 636   APInt APVal, APUndef;
 637   unsigned BitSize;
 638   bool HasAnyUndefs;
 639
 640   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 641     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 642       return CFP->getValueAPF().isNegZero();
 643
 644   return false;
 645 }
 646
 647 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 648 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 649 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 650   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 651   assert(isSplatShuffleMask(SVOp, EltSize));
 652   return SVOp->getMaskElt(0) / EltSize;
 653 }
 654
 655 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 656 /// by using a vspltis[bhw] instruction of the specified element size, return
 657 /// the constant being splatted.  The ByteSize field indicates the number of
 658 /// bytes of each element [124] -> [bhw].
 659 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 660   SDValue OpVal(0, 0);
 661
 662   // If ByteSize of the splat is bigger than the element size of the
 663   // build_vector, then we have a case where we are checking for a splat where
 664   // multiple elements of the buildvector are folded together into a single
 665   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 666   unsigned EltSize = 16/N->getNumOperands();
 667   if (EltSize < ByteSize) {
 668     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 669     SDValue UniquedVals[4];
 670     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 671
 672     // See if all of the elements in the buildvector agree across.
 673     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 674       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 675       // If the element isn't a constant, bail fully out.
 676       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 677
 678
 679       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 680         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 681       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 682         return SDValue();  // no match.
 683     }
 684
 685     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 686     // either constant or undef values that are identical for each chunk.  See
 687     // if these chunks can form into a larger vspltis*.
 688
 689     // Check to see if all of the leading entries are either 0 or -1.  If
 690     // neither, then this won't fit into the immediate field.
 691     bool LeadingZero = true;
 692     bool LeadingOnes = true;
 693     for (unsigned i = 0; i != Multiple-1; ++i) {
 694       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 695
 696       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 697       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 698     }
 699     // Finally, check the least significant entry.
 700     if (LeadingZero) {
 701       if (UniquedVals[Multiple-1].getNode() == 0)
 702         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 703       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 704       if (Val < 16)
 705         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 706     }
 707     if (LeadingOnes) {
 708       if (UniquedVals[Multiple-1].getNode() == 0)
 709         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 710       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 711       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 712         return DAG.getTargetConstant(Val, MVT::i32);
 713     }
 714
 715     return SDValue();
 716   }
 717
 718   // Check to see if this buildvec has a single non-undef value in its elements.
 719   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 720     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 721     if (OpVal.getNode() == 0)
 722       OpVal = N->getOperand(i);
 723     else if (OpVal != N->getOperand(i))
 724       return SDValue();
 725   }
 726
 727   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 728
 729   unsigned ValSizeInBytes = EltSize;
 730   uint64_t Value = 0;
 731   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 732     Value = CN->getZExtValue();
 733   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 734     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 735     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 736   }
 737
 738   // If the splat value is larger than the element value, then we can never do
 739   // this splat.  The only case that we could fit the replicated bits into our
 740   // immediate field for would be zero, and we prefer to use vxor for it.
 741   if (ValSizeInBytes < ByteSize) return SDValue();
 742
 743   // If the element value is larger than the splat value, cut it in half and
 744   // check to see if the two halves are equal.  Continue doing this until we
 745   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 746   while (ValSizeInBytes > ByteSize) {
 747     ValSizeInBytes >>= 1;
 748
 749     // If the top half equals the bottom half, we're still ok.
 750     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 751          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 752       return SDValue();
 753   }
 754
 755   // Properly sign extend the value.
 756   int ShAmt = (4-ByteSize)*8;
 757   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 758
 759   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 760   if (MaskVal == 0) return SDValue();
 761
 762   // Finally, if this value fits in a 5 bit sext field, return it
 763   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 764     return DAG.getTargetConstant(MaskVal, MVT::i32);
 765   return SDValue();
 766 }
 767
 768 //===----------------------------------------------------------------------===//
 769 //  Addressing Mode Selection
 770 //===----------------------------------------------------------------------===//
 771
 772 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 773 /// or 64-bit immediate, and if the value can be accurately represented as a
 774 /// sign extension from a 16-bit value.  If so, this returns true and the
 775 /// immediate.
 776 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 777   if (N->getOpcode() != ISD::Constant)
 778     return false;
 779
 780   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 781   if (N->getValueType(0) == MVT::i32)
 782     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 783   else
 784     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 785 }
 786 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 787   return isIntS16Immediate(Op.getNode(), Imm);
 788 }
 789
 790
 791 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 792 /// can be represented as an indexed [r+r] operation.  Returns false if it
 793 /// can be more efficiently represented with [r+imm].
 794 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 795                                             SDValue &Index,
 796                                             SelectionDAG &DAG) const {
 797   short imm = 0;
 798   if (N.getOpcode() == ISD::ADD) {
 799     if (isIntS16Immediate(N.getOperand(1), imm))
 800       return false;    // r+i
 801     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 802       return false;    // r+i
 803
 804     Base = N.getOperand(0);
 805     Index = N.getOperand(1);
 806     return true;
 807   } else if (N.getOpcode() == ISD::OR) {
 808     if (isIntS16Immediate(N.getOperand(1), imm))
 809       return false;    // r+i can fold it if we can.
 810
 811     // If this is an or of disjoint bitfields, we can codegen this as an add
 812     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 813     // disjoint.
 814     APInt LHSKnownZero, LHSKnownOne;
 815     APInt RHSKnownZero, RHSKnownOne;
 816     DAG.ComputeMaskedBits(N.getOperand(0),
 817                           APInt::getAllOnesValue(N.getOperand(0)
 818                             .getValueSizeInBits()),
 819                           LHSKnownZero, LHSKnownOne);
 820
 821     if (LHSKnownZero.getBoolValue()) {
 822       DAG.ComputeMaskedBits(N.getOperand(1),
 823                             APInt::getAllOnesValue(N.getOperand(1)
 824                               .getValueSizeInBits()),
 825                             RHSKnownZero, RHSKnownOne);
 826       // If all of the bits are known zero on the LHS or RHS, the add won't
 827       // carry.
 828       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 829         Base = N.getOperand(0);
 830         Index = N.getOperand(1);
 831         return true;
 832       }
 833     }
 834   }
 835
 836   return false;
 837 }
 838
 839 /// Returns true if the address N can be represented by a base register plus
 840 /// a signed 16-bit displacement [r+imm], and if it is not better
 841 /// represented as reg+reg.
 842 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 843                                             SDValue &Base,
 844                                             SelectionDAG &DAG) const {
 845   // FIXME dl should come from parent load or store, not from address
 846   DebugLoc dl = N.getDebugLoc();
 847   // If this can be more profitably realized as r+r, fail.
 848   if (SelectAddressRegReg(N, Disp, Base, DAG))
 849     return false;
 850
 851   if (N.getOpcode() == ISD::ADD) {
 852     short imm = 0;
 853     if (isIntS16Immediate(N.getOperand(1), imm)) {
 854       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 855       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 856         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 857       } else {
 858         Base = N.getOperand(0);
 859       }
 860       return true; // [r+i]
 861     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 862       // Match LOAD (ADD (X, Lo(G))).
 863      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 864              && "Cannot handle constant offsets yet!");
 865       Disp = N.getOperand(1).getOperand(0);  // The global address.
 866       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 867              Disp.getOpcode() == ISD::TargetConstantPool ||
 868              Disp.getOpcode() == ISD::TargetJumpTable);
 869       Base = N.getOperand(0);
 870       return true;  // [&g+r]
 871     }
 872   } else if (N.getOpcode() == ISD::OR) {
 873     short imm = 0;
 874     if (isIntS16Immediate(N.getOperand(1), imm)) {
 875       // If this is an or of disjoint bitfields, we can codegen this as an add
 876       // (for better address arithmetic) if the LHS and RHS of the OR are
 877       // provably disjoint.
 878       APInt LHSKnownZero, LHSKnownOne;
 879       DAG.ComputeMaskedBits(N.getOperand(0),
 880                             APInt::getAllOnesValue(N.getOperand(0)
 881                                                    .getValueSizeInBits()),
 882                             LHSKnownZero, LHSKnownOne);
 883
 884       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 885         // If all of the bits are known zero on the LHS or RHS, the add won't
 886         // carry.
 887         Base = N.getOperand(0);
 888         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 889         return true;
 890       }
 891     }
 892   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 893     // Loading from a constant address.
 894
 895     // If this address fits entirely in a 16-bit sext immediate field, codegen
 896     // this as "d, 0"
 897     short Imm;
 898     if (isIntS16Immediate(CN, Imm)) {
 899       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 900       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 901       return true;
 902     }
 903
 904     // Handle 32-bit sext immediates with LIS + addr mode.
 905     if (CN->getValueType(0) == MVT::i32 ||
 906         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 907       int Addr = (int)CN->getZExtValue();
 908
 909       // Otherwise, break this down into an LIS + disp.
 910       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 911
 912       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 913       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 914       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 915       return true;
 916     }
 917   }
 918
 919   Disp = DAG.getTargetConstant(0, getPointerTy());
 920   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 921     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 922   else
 923     Base = N;
 924   return true;      // [r+0]
 925 }
 926
 927 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 928 /// represented as an indexed [r+r] operation.
 929 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 930                                                 SDValue &Index,
 931                                                 SelectionDAG &DAG) const {
 932   // Check to see if we can easily represent this as an [r+r] address.  This
 933   // will fail if it thinks that the address is more profitably represented as
 934   // reg+imm, e.g. where imm = 0.
 935   if (SelectAddressRegReg(N, Base, Index, DAG))
 936     return true;
 937
 938   // If the operand is an addition, always emit this as [r+r], since this is
 939   // better (for code size, and execution, as the memop does the add for free)
 940   // than emitting an explicit add.
 941   if (N.getOpcode() == ISD::ADD) {
 942     Base = N.getOperand(0);
 943     Index = N.getOperand(1);
 944     return true;
 945   }
 946
 947   // Otherwise, do it the hard way, using R0 as the base register.
 948   Base = DAG.getRegister(PPC::R0, N.getValueType());
 949   Index = N;
 950   return true;
 951 }
 952
 953 /// SelectAddressRegImmShift - Returns true if the address N can be
 954 /// represented by a base register plus a signed 14-bit displacement
 955 /// [r+imm*4].  Suitable for use by STD and friends.
 956 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 957                                                  SDValue &Base,
 958                                                  SelectionDAG &DAG) const {
 959   // FIXME dl should come from the parent load or store, not the address
 960   DebugLoc dl = N.getDebugLoc();
 961   // If this can be more profitably realized as r+r, fail.
 962   if (SelectAddressRegReg(N, Disp, Base, DAG))
 963     return false;
 964
 965   if (N.getOpcode() == ISD::ADD) {
 966     short imm = 0;
 967     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 968       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 969       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 970         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 971       } else {
 972         Base = N.getOperand(0);
 973       }
 974       return true; // [r+i]
 975     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 976       // Match LOAD (ADD (X, Lo(G))).
 977      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 978              && "Cannot handle constant offsets yet!");
 979       Disp = N.getOperand(1).getOperand(0);  // The global address.
 980       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 981              Disp.getOpcode() == ISD::TargetConstantPool ||
 982              Disp.getOpcode() == ISD::TargetJumpTable);
 983       Base = N.getOperand(0);
 984       return true;  // [&g+r]
 985     }
 986   } else if (N.getOpcode() == ISD::OR) {
 987     short imm = 0;
 988     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 989       // If this is an or of disjoint bitfields, we can codegen this as an add
 990       // (for better address arithmetic) if the LHS and RHS of the OR are
 991       // provably disjoint.
 992       APInt LHSKnownZero, LHSKnownOne;
 993       DAG.ComputeMaskedBits(N.getOperand(0),
 994                             APInt::getAllOnesValue(N.getOperand(0)
 995                                                    .getValueSizeInBits()),
 996                             LHSKnownZero, LHSKnownOne);
 997       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 998         // If all of the bits are known zero on the LHS or RHS, the add won't
 999         // carry.
1000         Base = N.getOperand(0);
1001         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1002         return true;
1003       }
1004     }
1005   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1006     // Loading from a constant address.  Verify low two bits are clear.
1007     if ((CN->getZExtValue() & 3) == 0) {
1008       // If this address fits entirely in a 14-bit sext immediate field, codegen
1009       // this as "d, 0"
1010       short Imm;
1011       if (isIntS16Immediate(CN, Imm)) {
1012         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1013         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
1014         return true;
1015       }
1016
1017       // Fold the low-part of 32-bit absolute addresses into addr mode.
1018       if (CN->getValueType(0) == MVT::i32 ||
1019           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1020         int Addr = (int)CN->getZExtValue();
1021
1022         // Otherwise, break this down into an LIS + disp.
1023         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1024         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1025         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1026         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1027         return true;
1028       }
1029     }
1030   }
1031
1032   Disp = DAG.getTargetConstant(0, getPointerTy());
1033   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1034     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1035   else
1036     Base = N;
1037   return true;      // [r+0]
1038 }
1039
1040
1041 /// getPreIndexedAddressParts - returns true by value, base pointer and
1042 /// offset pointer and addressing mode by reference if the node's address
1043 /// can be legally represented as pre-indexed load / store address.
1044 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1045                                                   SDValue &Offset,
1046                                                   ISD::MemIndexedMode &AM,
1047                                                   SelectionDAG &DAG) const {
1048   // Disabled by default for now.
1049   if (!EnablePPCPreinc) return false;
1050
1051   SDValue Ptr;
1052   EVT VT;
1053   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1054     Ptr = LD->getBasePtr();
1055     VT = LD->getMemoryVT();
1056
1057   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1058     ST = ST;
1059     Ptr = ST->getBasePtr();
1060     VT  = ST->getMemoryVT();
1061   } else
1062     return false;
1063
1064   // PowerPC doesn't have preinc load/store instructions for vectors.
1065   if (VT.isVector())
1066     return false;
1067
1068   // TODO: Check reg+reg first.
1069
1070   // LDU/STU use reg+imm*4, others use reg+imm.
1071   if (VT != MVT::i64) {
1072     // reg + imm
1073     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1074       return false;
1075   } else {
1076     // reg + imm * 4.
1077     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1078       return false;
1079   }
1080
1081   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1082     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1083     // sext i32 to i64 when addr mode is r+i.
1084     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1085         LD->getExtensionType() == ISD::SEXTLOAD &&
1086         isa<ConstantSDNode>(Offset))
1087       return false;
1088   }
1089
1090   AM = ISD::PRE_INC;
1091   return true;
1092 }
1093
1094 //===----------------------------------------------------------------------===//
1095 //  LowerOperation implementation
1096 //===----------------------------------------------------------------------===//
1097
1098 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1099                                              SelectionDAG &DAG) {
1100   EVT PtrVT = Op.getValueType();
1101   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1102   Constant *C = CP->getConstVal();
1103   SDValue CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1104   SDValue Zero = DAG.getConstant(0, PtrVT);
1105   // FIXME there isn't really any debug info here
1106   DebugLoc dl = Op.getDebugLoc();
1107
1108   const TargetMachine &TM = DAG.getTarget();
1109
1110   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, CPI, Zero);
1111   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, CPI, Zero);
1112
1113   // If this is a non-darwin platform, we don't support non-static relo models
1114   // yet.
1115   if (TM.getRelocationModel() == Reloc::Static ||
1116       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1117     // Generate non-pic code that has direct accesses to the constant pool.
1118     // The address of the global is just (hi(&g)+lo(&g)).
1119     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1120   }
1121
1122   if (TM.getRelocationModel() == Reloc::PIC_) {
1123     // With PIC, the first instruction is actually "GR+hi(&G)".
1124     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1125                      DAG.getNode(PPCISD::GlobalBaseReg,
1126                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1127   }
1128
1129   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1130   return Lo;
1131 }
1132
1133 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
1134   EVT PtrVT = Op.getValueType();
1135   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1136   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1137   SDValue Zero = DAG.getConstant(0, PtrVT);
1138   // FIXME there isn't really any debug loc here
1139   DebugLoc dl = Op.getDebugLoc();
1140
1141   const TargetMachine &TM = DAG.getTarget();
1142
1143   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, JTI, Zero);
1144   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, JTI, Zero);
1145
1146   // If this is a non-darwin platform, we don't support non-static relo models
1147   // yet.
1148   if (TM.getRelocationModel() == Reloc::Static ||
1149       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1150     // Generate non-pic code that has direct accesses to the constant pool.
1151     // The address of the global is just (hi(&g)+lo(&g)).
1152     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1153   }
1154
1155   if (TM.getRelocationModel() == Reloc::PIC_) {
1156     // With PIC, the first instruction is actually "GR+hi(&G)".
1157     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1158                      DAG.getNode(PPCISD::GlobalBaseReg,
1159                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1160   }
1161
1162   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1163   return Lo;
1164 }
1165
1166 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1167                                                    SelectionDAG &DAG) {
1168   llvm_unreachable("TLS not implemented for PPC.");
1169   return SDValue(); // Not reached
1170 }
1171
1172 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
1173   EVT PtrVT = Op.getValueType();
1174   DebugLoc DL = Op.getDebugLoc();
1175
1176   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1177   SDValue TgtBA = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true);
1178   SDValue Zero = DAG.getConstant(0, PtrVT);
1179   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, TgtBA, Zero);
1180   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, TgtBA, Zero);
1181
1182   // If this is a non-darwin platform, we don't support non-static relo models
1183   // yet.
1184   const TargetMachine &TM = DAG.getTarget();
1185   if (TM.getRelocationModel() == Reloc::Static ||
1186       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1187     // Generate non-pic code that has direct accesses to globals.
1188     // The address of the global is just (hi(&g)+lo(&g)).
1189     return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1190   }
1191
1192   if (TM.getRelocationModel() == Reloc::PIC_) {
1193     // With PIC, the first instruction is actually "GR+hi(&G)".
1194     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1195                      DAG.getNode(PPCISD::GlobalBaseReg,
1196                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1197   }
1198
1199   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1200 }
1201
1202 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1203                                               SelectionDAG &DAG) {
1204   EVT PtrVT = Op.getValueType();
1205   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1206   GlobalValue *GV = GSDN->getGlobal();
1207   SDValue GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1208   SDValue Zero = DAG.getConstant(0, PtrVT);
1209   // FIXME there isn't really any debug info here
1210   DebugLoc dl = GSDN->getDebugLoc();
1211
1212   const TargetMachine &TM = DAG.getTarget();
1213
1214   // 64-bit SVR4 ABI code is always position-independent.
1215   // The actual address of the GlobalValue is stored in the TOC.
1216   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1217     return DAG.getNode(PPCISD::TOC_ENTRY, dl, MVT::i64, GA,
1218                        DAG.getRegister(PPC::X2, MVT::i64));
1219   }
1220
1221   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, GA, Zero);
1222   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, GA, Zero);
1223
1224   // If this is a non-darwin platform, we don't support non-static relo models
1225   // yet.
1226   if (TM.getRelocationModel() == Reloc::Static ||
1227       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1228     // Generate non-pic code that has direct accesses to globals.
1229     // The address of the global is just (hi(&g)+lo(&g)).
1230     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1231   }
1232
1233   if (TM.getRelocationModel() == Reloc::PIC_) {
1234     // With PIC, the first instruction is actually "GR+hi(&G)".
1235     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1236                      DAG.getNode(PPCISD::GlobalBaseReg,
1237                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1238   }
1239
1240   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1241
1242   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM))
1243     return Lo;
1244
1245   // If the global is weak or external, we have to go through the lazy
1246   // resolution stub.
1247   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Lo, NULL, 0,
1248                      false, false, 0);
1249 }
1250
1251 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
1252   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1253   DebugLoc dl = Op.getDebugLoc();
1254
1255   // If we're comparing for equality to zero, expose the fact that this is
1256   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1257   // fold the new nodes.
1258   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1259     if (C->isNullValue() && CC == ISD::SETEQ) {
1260       EVT VT = Op.getOperand(0).getValueType();
1261       SDValue Zext = Op.getOperand(0);
1262       if (VT.bitsLT(MVT::i32)) {
1263         VT = MVT::i32;
1264         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1265       }
1266       unsigned Log2b = Log2_32(VT.getSizeInBits());
1267       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1268       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1269                                 DAG.getConstant(Log2b, MVT::i32));
1270       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1271     }
1272     // Leave comparisons against 0 and -1 alone for now, since they're usually
1273     // optimized.  FIXME: revisit this when we can custom lower all setcc
1274     // optimizations.
1275     if (C->isAllOnesValue() || C->isNullValue())
1276       return SDValue();
1277   }
1278
1279   // If we have an integer seteq/setne, turn it into a compare against zero
1280   // by xor'ing the rhs with the lhs, which is faster than setting a
1281   // condition register, reading it back out, and masking the correct bit.  The
1282   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1283   // the result to other bit-twiddling opportunities.
1284   EVT LHSVT = Op.getOperand(0).getValueType();
1285   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1286     EVT VT = Op.getValueType();
1287     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1288                                 Op.getOperand(1));
1289     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1290   }
1291   return SDValue();
1292 }
1293
1294 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1295                               int VarArgsFrameIndex,
1296                               int VarArgsStackOffset,
1297                               unsigned VarArgsNumGPR,
1298                               unsigned VarArgsNumFPR,
1299                               const PPCSubtarget &Subtarget) {
1300
1301   llvm_unreachable("VAARG not yet implemented for the SVR4 ABI!");
1302   return SDValue(); // Not reached
1303 }
1304
1305 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
1306   SDValue Chain = Op.getOperand(0);
1307   SDValue Trmp = Op.getOperand(1); // trampoline
1308   SDValue FPtr = Op.getOperand(2); // nested function
1309   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1310   DebugLoc dl = Op.getDebugLoc();
1311
1312   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1313   bool isPPC64 = (PtrVT == MVT::i64);
1314   const Type *IntPtrTy =
1315     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType(
1316                                                              *DAG.getContext());
1317
1318   TargetLowering::ArgListTy Args;
1319   TargetLowering::ArgListEntry Entry;
1320
1321   Entry.Ty = IntPtrTy;
1322   Entry.Node = Trmp; Args.push_back(Entry);
1323
1324   // TrampSize == (isPPC64 ? 48 : 40);
1325   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1326                                isPPC64 ? MVT::i64 : MVT::i32);
1327   Args.push_back(Entry);
1328
1329   Entry.Node = FPtr; Args.push_back(Entry);
1330   Entry.Node = Nest; Args.push_back(Entry);
1331
1332   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1333   std::pair<SDValue, SDValue> CallResult =
1334     LowerCallTo(Chain, Op.getValueType().getTypeForEVT(*DAG.getContext()),
1335                 false, false, false, false, 0, CallingConv::C, false,
1336                 /*isReturnValueUsed=*/true,
1337                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1338                 Args, DAG, dl);
1339
1340   SDValue Ops[] =
1341     { CallResult.first, CallResult.second };
1342
1343   return DAG.getMergeValues(Ops, 2, dl);
1344 }
1345
1346 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1347                                         int VarArgsFrameIndex,
1348                                         int VarArgsStackOffset,
1349                                         unsigned VarArgsNumGPR,
1350                                         unsigned VarArgsNumFPR,
1351                                         const PPCSubtarget &Subtarget) {
1352   DebugLoc dl = Op.getDebugLoc();
1353
1354   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1355     // vastart just stores the address of the VarArgsFrameIndex slot into the
1356     // memory location argument.
1357     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1358     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1359     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1360     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
1361                         false, false, 0);
1362   }
1363
1364   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1365   // We suppose the given va_list is already allocated.
1366   //
1367   // typedef struct {
1368   //  char gpr;     /* index into the array of 8 GPRs
1369   //                 * stored in the register save area
1370   //                 * gpr=0 corresponds to r3,
1371   //                 * gpr=1 to r4, etc.
1372   //                 */
1373   //  char fpr;     /* index into the array of 8 FPRs
1374   //                 * stored in the register save area
1375   //                 * fpr=0 corresponds to f1,
1376   //                 * fpr=1 to f2, etc.
1377   //                 */
1378   //  char *overflow_arg_area;
1379   //                /* location on stack that holds
1380   //                 * the next overflow argument
1381   //                 */
1382   //  char *reg_save_area;
1383   //               /* where r3:r10 and f1:f8 (if saved)
1384   //                * are stored
1385   //                */
1386   // } va_list[1];
1387
1388
1389   SDValue ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i32);
1390   SDValue ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i32);
1391
1392
1393   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1394
1395   SDValue StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1396   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1397
1398   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1399   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1400
1401   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1402   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1403
1404   uint64_t FPROffset = 1;
1405   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1406
1407   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1408
1409   // Store first byte : number of int regs
1410   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1411                                          Op.getOperand(1), SV, 0, MVT::i8,
1412                                          false, false, 0);
1413   uint64_t nextOffset = FPROffset;
1414   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1415                                   ConstFPROffset);
1416
1417   // Store second byte : number of float regs
1418   SDValue secondStore =
1419     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr, SV, nextOffset, MVT::i8,
1420                       false, false, 0);
1421   nextOffset += StackOffset;
1422   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1423
1424   // Store second word : arguments given on stack
1425   SDValue thirdStore =
1426     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr, SV, nextOffset,
1427                  false, false, 0);
1428   nextOffset += FrameOffset;
1429   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1430
1431   // Store third word : arguments given in registers
1432   return DAG.getStore(thirdStore, dl, FR, nextPtr, SV, nextOffset,
1433                       false, false, 0);
1434
1435 }
1436
1437 #include "PPCGenCallingConv.inc"
1438
1439 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
1440                                      CCValAssign::LocInfo &LocInfo,
1441                                      ISD::ArgFlagsTy &ArgFlags,
1442                                      CCState &State) {
1443   return true;
1444 }
1445
1446 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, EVT &ValVT,
1447                                             EVT &LocVT,
1448                                             CCValAssign::LocInfo &LocInfo,
1449                                             ISD::ArgFlagsTy &ArgFlags,
1450                                             CCState &State) {
1451   static const unsigned ArgRegs[] = {
1452     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1453     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1454   };
1455   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1456
1457   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1458
1459   // Skip one register if the first unallocated register has an even register
1460   // number and there are still argument registers available which have not been
1461   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1462   // need to skip a register if RegNum is odd.
1463   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1464     State.AllocateReg(ArgRegs[RegNum]);
1465   }
1466
1467   // Always return false here, as this function only makes sure that the first
1468   // unallocated register has an odd register number and does not actually
1469   // allocate a register for the current argument.
1470   return false;
1471 }
1472
1473 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, EVT &ValVT,
1474                                               EVT &LocVT,
1475                                               CCValAssign::LocInfo &LocInfo,
1476                                               ISD::ArgFlagsTy &ArgFlags,
1477                                               CCState &State) {
1478   static const unsigned ArgRegs[] = {
1479     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1480     PPC::F8
1481   };
1482
1483   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1484
1485   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1486
1487   // If there is only one Floating-point register left we need to put both f64
1488   // values of a split ppc_fp128 value on the stack.
1489   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1490     State.AllocateReg(ArgRegs[RegNum]);
1491   }
1492
1493   // Always return false here, as this function only makes sure that the two f64
1494   // values a ppc_fp128 value is split into are both passed in registers or both
1495   // passed on the stack and does not actually allocate a register for the
1496   // current argument.
1497   return false;
1498 }
1499
1500 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1501 /// on Darwin.
1502 static const unsigned *GetFPR() {
1503   static const unsigned FPR[] = {
1504     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1505     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1506   };
1507
1508   return FPR;
1509 }
1510
1511 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1512 /// the stack.
1513 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1514                                        unsigned PtrByteSize) {
1515   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1516   if (Flags.isByVal())
1517     ArgSize = Flags.getByValSize();
1518   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1519
1520   return ArgSize;
1521 }
1522
1523 SDValue
1524 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1525                                         CallingConv::ID CallConv, bool isVarArg,
1526                                         const SmallVectorImpl<ISD::InputArg>
1527                                           &Ins,
1528                                         DebugLoc dl, SelectionDAG &DAG,
1529                                         SmallVectorImpl<SDValue> &InVals) {
1530   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
1531     return LowerFormalArguments_SVR4(Chain, CallConv, isVarArg, Ins,
1532                                      dl, DAG, InVals);
1533   } else {
1534     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1535                                        dl, DAG, InVals);
1536   }
1537 }
1538
1539 SDValue
1540 PPCTargetLowering::LowerFormalArguments_SVR4(
1541                                       SDValue Chain,
1542                                       CallingConv::ID CallConv, bool isVarArg,
1543                                       const SmallVectorImpl<ISD::InputArg>
1544                                         &Ins,
1545                                       DebugLoc dl, SelectionDAG &DAG,
1546                                       SmallVectorImpl<SDValue> &InVals) {
1547
1548   // 32-bit SVR4 ABI Stack Frame Layout:
1549   //              +-----------------------------------+
1550   //        +-->  |            Back chain             |
1551   //        |     +-----------------------------------+
1552   //        |     | Floating-point register save area |
1553   //        |     +-----------------------------------+
1554   //        |     |    General register save area     |
1555   //        |     +-----------------------------------+
1556   //        |     |          CR save word             |
1557   //        |     +-----------------------------------+
1558   //        |     |         VRSAVE save word          |
1559   //        |     +-----------------------------------+
1560   //        |     |         Alignment padding         |
1561   //        |     +-----------------------------------+
1562   //        |     |     Vector register save area     |
1563   //        |     +-----------------------------------+
1564   //        |     |       Local variable space        |
1565   //        |     +-----------------------------------+
1566   //        |     |        Parameter list area        |
1567   //        |     +-----------------------------------+
1568   //        |     |           LR save word            |
1569   //        |     +-----------------------------------+
1570   // SP-->  +---  |            Back chain             |
1571   //              +-----------------------------------+
1572   //
1573   // Specifications:
1574   //   System V Application Binary Interface PowerPC Processor Supplement
1575   //   AltiVec Technology Programming Interface Manual
1576
1577   MachineFunction &MF = DAG.getMachineFunction();
1578   MachineFrameInfo *MFI = MF.getFrameInfo();
1579
1580   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1581   // Potential tail calls could cause overwriting of argument stack slots.
1582   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1583   unsigned PtrByteSize = 4;
1584
1585   // Assign locations to all of the incoming arguments.
1586   SmallVector<CCValAssign, 16> ArgLocs;
1587   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1588                  *DAG.getContext());
1589
1590   // Reserve space for the linkage area on the stack.
1591   CCInfo.AllocateStack(PPCFrameInfo::getLinkageSize(false, false), PtrByteSize);
1592
1593   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1594
1595   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1596     CCValAssign &VA = ArgLocs[i];
1597
1598     // Arguments stored in registers.
1599     if (VA.isRegLoc()) {
1600       TargetRegisterClass *RC;
1601       EVT ValVT = VA.getValVT();
1602
1603       switch (ValVT.getSimpleVT().SimpleTy) {
1604         default:
1605           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1606         case MVT::i32:
1607           RC = PPC::GPRCRegisterClass;
1608           break;
1609         case MVT::f32:
1610           RC = PPC::F4RCRegisterClass;
1611           break;
1612         case MVT::f64:
1613           RC = PPC::F8RCRegisterClass;
1614           break;
1615         case MVT::v16i8:
1616         case MVT::v8i16:
1617         case MVT::v4i32:
1618         case MVT::v4f32:
1619           RC = PPC::VRRCRegisterClass;
1620           break;
1621       }
1622
1623       // Transform the arguments stored in physical registers into virtual ones.
1624       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1625       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1626
1627       InVals.push_back(ArgValue);
1628     } else {
1629       // Argument stored in memory.
1630       assert(VA.isMemLoc());
1631
1632       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1633       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1634                                       isImmutable, false);
1635
1636       // Create load nodes to retrieve arguments from the stack.
1637       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1638       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN, NULL, 0,
1639                                    false, false, 0));
1640     }
1641   }
1642
1643   // Assign locations to all of the incoming aggregate by value arguments.
1644   // Aggregates passed by value are stored in the local variable space of the
1645   // caller's stack frame, right above the parameter list area.
1646   SmallVector<CCValAssign, 16> ByValArgLocs;
1647   CCState CCByValInfo(CallConv, isVarArg, getTargetMachine(),
1648                       ByValArgLocs, *DAG.getContext());
1649
1650   // Reserve stack space for the allocations in CCInfo.
1651   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1652
1653   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1654
1655   // Area that is at least reserved in the caller of this function.
1656   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1657
1658   // Set the size that is at least reserved in caller of this function.  Tail
1659   // call optimized function's reserved stack space needs to be aligned so that
1660   // taking the difference between two stack areas will result in an aligned
1661   // stack.
1662   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1663
1664   MinReservedArea =
1665     std::max(MinReservedArea,
1666              PPCFrameInfo::getMinCallFrameSize(false, false));
1667
1668   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1669     getStackAlignment();
1670   unsigned AlignMask = TargetAlign-1;
1671   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1672
1673   FI->setMinReservedArea(MinReservedArea);
1674
1675   SmallVector<SDValue, 8> MemOps;
1676
1677   // If the function takes variable number of arguments, make a frame index for
1678   // the start of the first vararg value... for expansion of llvm.va_start.
1679   if (isVarArg) {
1680     static const unsigned GPArgRegs[] = {
1681       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1682       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1683     };
1684     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1685
1686     static const unsigned FPArgRegs[] = {
1687       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1688       PPC::F8
1689     };
1690     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1691
1692     VarArgsNumGPR = CCInfo.getFirstUnallocated(GPArgRegs, NumGPArgRegs);
1693     VarArgsNumFPR = CCInfo.getFirstUnallocated(FPArgRegs, NumFPArgRegs);
1694
1695     // Make room for NumGPArgRegs and NumFPArgRegs.
1696     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1697                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1698
1699     VarArgsStackOffset = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1700                                                 CCInfo.getNextStackOffset(),
1701                                                 true, false);
1702
1703     VarArgsFrameIndex = MFI->CreateStackObject(Depth, 8, false);
1704     SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1705
1706     // The fixed integer arguments of a variadic function are
1707     // stored to the VarArgsFrameIndex on the stack.
1708     unsigned GPRIndex = 0;
1709     for (; GPRIndex != VarArgsNumGPR; ++GPRIndex) {
1710       SDValue Val = DAG.getRegister(GPArgRegs[GPRIndex], PtrVT);
1711       SDValue Store = DAG.getStore(Chain, dl, Val, FIN, NULL, 0,
1712                                    false, false, 0);
1713       MemOps.push_back(Store);
1714       // Increment the address by four for the next argument to store
1715       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1716       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1717     }
1718
1719     // If this function is vararg, store any remaining integer argument regs
1720     // to their spots on the stack so that they may be loaded by deferencing the
1721     // result of va_next.
1722     for (; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1723       unsigned VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1724
1725       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1726       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0,
1727                                    false, false, 0);
1728       MemOps.push_back(Store);
1729       // Increment the address by four for the next argument to store
1730       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1731       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1732     }
1733
1734     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1735     // is set.
1736
1737     // The double arguments are stored to the VarArgsFrameIndex
1738     // on the stack.
1739     unsigned FPRIndex = 0;
1740     for (FPRIndex = 0; FPRIndex != VarArgsNumFPR; ++FPRIndex) {
1741       SDValue Val = DAG.getRegister(FPArgRegs[FPRIndex], MVT::f64);
1742       SDValue Store = DAG.getStore(Chain, dl, Val, FIN, NULL, 0,
1743                                    false, false, 0);
1744       MemOps.push_back(Store);
1745       // Increment the address by eight for the next argument to store
1746       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1747                                          PtrVT);
1748       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1749     }
1750
1751     for (; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1752       unsigned VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1753
1754       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1755       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0,
1756                                    false, false, 0);
1757       MemOps.push_back(Store);
1758       // Increment the address by eight for the next argument to store
1759       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1760                                          PtrVT);
1761       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1762     }
1763   }
1764
1765   if (!MemOps.empty())
1766     Chain = DAG.getNode(ISD::TokenFactor, dl,
1767                         MVT::Other, &MemOps[0], MemOps.size());
1768
1769   return Chain;
1770 }
1771
1772 SDValue
1773 PPCTargetLowering::LowerFormalArguments_Darwin(
1774                                       SDValue Chain,
1775                                       CallingConv::ID CallConv, bool isVarArg,
1776                                       const SmallVectorImpl<ISD::InputArg>
1777                                         &Ins,
1778                                       DebugLoc dl, SelectionDAG &DAG,
1779                                       SmallVectorImpl<SDValue> &InVals) {
1780   // TODO: add description of PPC stack frame format, or at least some docs.
1781   //
1782   MachineFunction &MF = DAG.getMachineFunction();
1783   MachineFrameInfo *MFI = MF.getFrameInfo();
1784
1785   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1786   bool isPPC64 = PtrVT == MVT::i64;
1787   // Potential tail calls could cause overwriting of argument stack slots.
1788   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1789   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1790
1791   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, true);
1792   // Area that is at least reserved in caller of this function.
1793   unsigned MinReservedArea = ArgOffset;
1794
1795   static const unsigned GPR_32[] = {           // 32-bit registers.
1796     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1797     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1798   };
1799   static const unsigned GPR_64[] = {           // 64-bit registers.
1800     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1801     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1802   };
1803
1804   static const unsigned *FPR = GetFPR();
1805
1806   static const unsigned VR[] = {
1807     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1808     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1809   };
1810
1811   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1812   const unsigned Num_FPR_Regs = 13;
1813   const unsigned Num_VR_Regs  = array_lengthof( VR);
1814
1815   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1816
1817   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1818
1819   // In 32-bit non-varargs functions, the stack space for vectors is after the
1820   // stack space for non-vectors.  We do not use this space unless we have
1821   // too many vectors to fit in registers, something that only occurs in
1822   // constructed examples:), but we have to walk the arglist to figure
1823   // that out...for the pathological case, compute VecArgOffset as the
1824   // start of the vector parameter area.  Computing VecArgOffset is the
1825   // entire point of the following loop.
1826   unsigned VecArgOffset = ArgOffset;
1827   if (!isVarArg && !isPPC64) {
1828     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
1829          ++ArgNo) {
1830       EVT ObjectVT = Ins[ArgNo].VT;
1831       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1832       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1833
1834       if (Flags.isByVal()) {
1835         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1836         ObjSize = Flags.getByValSize();
1837         unsigned ArgSize =
1838                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1839         VecArgOffset += ArgSize;
1840         continue;
1841       }
1842
1843       switch(ObjectVT.getSimpleVT().SimpleTy) {
1844       default: llvm_unreachable("Unhandled argument type!");
1845       case MVT::i32:
1846       case MVT::f32:
1847         VecArgOffset += isPPC64 ? 8 : 4;
1848         break;
1849       case MVT::i64:  // PPC64
1850       case MVT::f64:
1851         VecArgOffset += 8;
1852         break;
1853       case MVT::v4f32:
1854       case MVT::v4i32:
1855       case MVT::v8i16:
1856       case MVT::v16i8:
1857         // Nothing to do, we're only looking at Nonvector args here.
1858         break;
1859       }
1860     }
1861   }
1862   // We've found where the vector parameter area in memory is.  Skip the
1863   // first 12 parameters; these don't use that memory.
1864   VecArgOffset = ((VecArgOffset+15)/16)*16;
1865   VecArgOffset += 12*16;
1866
1867   // Add DAG nodes to load the arguments or copy them out of registers.  On
1868   // entry to a function on PPC, the arguments start after the linkage area,
1869   // although the first ones are often in registers.
1870
1871   SmallVector<SDValue, 8> MemOps;
1872   unsigned nAltivecParamsAtEnd = 0;
1873   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
1874     SDValue ArgVal;
1875     bool needsLoad = false;
1876     EVT ObjectVT = Ins[ArgNo].VT;
1877     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1878     unsigned ArgSize = ObjSize;
1879     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1880
1881     unsigned CurArgOffset = ArgOffset;
1882
1883     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1884     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1885         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1886       if (isVarArg || isPPC64) {
1887         MinReservedArea = ((MinReservedArea+15)/16)*16;
1888         MinReservedArea += CalculateStackSlotSize(ObjectVT,
1889                                                   Flags,
1890                                                   PtrByteSize);
1891       } else  nAltivecParamsAtEnd++;
1892     } else
1893       // Calculate min reserved area.
1894       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
1895                                                 Flags,
1896                                                 PtrByteSize);
1897
1898     // FIXME the codegen can be much improved in some cases.
1899     // We do not have to keep everything in memory.
1900     if (Flags.isByVal()) {
1901       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1902       ObjSize = Flags.getByValSize();
1903       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1904       // Objects of size 1 and 2 are right justified, everything else is
1905       // left justified.  This means the memory address is adjusted forwards.
1906       if (ObjSize==1 || ObjSize==2) {
1907         CurArgOffset = CurArgOffset + (4 - ObjSize);
1908       }
1909       // The value of the object is its address.
1910       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true, false);
1911       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1912       InVals.push_back(FIN);
1913       if (ObjSize==1 || ObjSize==2) {
1914         if (GPR_idx != Num_GPR_Regs) {
1915           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1916           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1917           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1918                                             NULL, 0,
1919                                             ObjSize==1 ? MVT::i8 : MVT::i16,
1920                                             false, false, 0);
1921           MemOps.push_back(Store);
1922           ++GPR_idx;
1923         }
1924
1925         ArgOffset += PtrByteSize;
1926
1927         continue;
1928       }
1929       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1930         // Store whatever pieces of the object are in registers
1931         // to memory.  ArgVal will be address of the beginning of
1932         // the object.
1933         if (GPR_idx != Num_GPR_Regs) {
1934           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1935           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true, false);
1936           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1937           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1938           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0,
1939                                        false, false, 0);
1940           MemOps.push_back(Store);
1941           ++GPR_idx;
1942           ArgOffset += PtrByteSize;
1943         } else {
1944           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1945           break;
1946         }
1947       }
1948       continue;
1949     }
1950
1951     switch (ObjectVT.getSimpleVT().SimpleTy) {
1952     default: llvm_unreachable("Unhandled argument type!");
1953     case MVT::i32:
1954       if (!isPPC64) {
1955         if (GPR_idx != Num_GPR_Regs) {
1956           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1957           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
1958           ++GPR_idx;
1959         } else {
1960           needsLoad = true;
1961           ArgSize = PtrByteSize;
1962         }
1963         // All int arguments reserve stack space in the Darwin ABI.
1964         ArgOffset += PtrByteSize;
1965         break;
1966       }
1967       // FALLTHROUGH
1968     case MVT::i64:  // PPC64
1969       if (GPR_idx != Num_GPR_Regs) {
1970         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
1971         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1972
1973         if (ObjectVT == MVT::i32) {
1974           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1975           // value to MVT::i64 and then truncate to the correct register size.
1976           if (Flags.isSExt())
1977             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
1978                                  DAG.getValueType(ObjectVT));
1979           else if (Flags.isZExt())
1980             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
1981                                  DAG.getValueType(ObjectVT));
1982
1983           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
1984         }
1985
1986         ++GPR_idx;
1987       } else {
1988         needsLoad = true;
1989         ArgSize = PtrByteSize;
1990       }
1991       // All int arguments reserve stack space in the Darwin ABI.
1992       ArgOffset += 8;
1993       break;
1994
1995     case MVT::f32:
1996     case MVT::f64:
1997       // Every 4 bytes of argument space consumes one of the GPRs available for
1998       // argument passing.
1999       if (GPR_idx != Num_GPR_Regs) {
2000         ++GPR_idx;
2001         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2002           ++GPR_idx;
2003       }
2004       if (FPR_idx != Num_FPR_Regs) {
2005         unsigned VReg;
2006
2007         if (ObjectVT == MVT::f32)
2008           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2009         else
2010           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2011
2012         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2013         ++FPR_idx;
2014       } else {
2015         needsLoad = true;
2016       }
2017
2018       // All FP arguments reserve stack space in the Darwin ABI.
2019       ArgOffset += isPPC64 ? 8 : ObjSize;
2020       break;
2021     case MVT::v4f32:
2022     case MVT::v4i32:
2023     case MVT::v8i16:
2024     case MVT::v16i8:
2025       // Note that vector arguments in registers don't reserve stack space,
2026       // except in varargs functions.
2027       if (VR_idx != Num_VR_Regs) {
2028         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2029         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2030         if (isVarArg) {
2031           while ((ArgOffset % 16) != 0) {
2032             ArgOffset += PtrByteSize;
2033             if (GPR_idx != Num_GPR_Regs)
2034               GPR_idx++;
2035           }
2036           ArgOffset += 16;
2037           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2038         }
2039         ++VR_idx;
2040       } else {
2041         if (!isVarArg && !isPPC64) {
2042           // Vectors go after all the nonvectors.
2043           CurArgOffset = VecArgOffset;
2044           VecArgOffset += 16;
2045         } else {
2046           // Vectors are aligned.
2047           ArgOffset = ((ArgOffset+15)/16)*16;
2048           CurArgOffset = ArgOffset;
2049           ArgOffset += 16;
2050         }
2051         needsLoad = true;
2052       }
2053       break;
2054     }
2055
2056     // We need to load the argument to a virtual register if we determined above
2057     // that we ran out of physical registers of the appropriate type.
2058     if (needsLoad) {
2059       int FI = MFI->CreateFixedObject(ObjSize,
2060                                       CurArgOffset + (ArgSize - ObjSize),
2061                                       isImmutable, false);
2062       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2063       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, NULL, 0,
2064                            false, false, 0);
2065     }
2066
2067     InVals.push_back(ArgVal);
2068   }
2069
2070   // Set the size that is at least reserved in caller of this function.  Tail
2071   // call optimized function's reserved stack space needs to be aligned so that
2072   // taking the difference between two stack areas will result in an aligned
2073   // stack.
2074   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2075   // Add the Altivec parameters at the end, if needed.
2076   if (nAltivecParamsAtEnd) {
2077     MinReservedArea = ((MinReservedArea+15)/16)*16;
2078     MinReservedArea += 16*nAltivecParamsAtEnd;
2079   }
2080   MinReservedArea =
2081     std::max(MinReservedArea,
2082              PPCFrameInfo::getMinCallFrameSize(isPPC64, true));
2083   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
2084     getStackAlignment();
2085   unsigned AlignMask = TargetAlign-1;
2086   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2087   FI->setMinReservedArea(MinReservedArea);
2088
2089   // If the function takes variable number of arguments, make a frame index for
2090   // the start of the first vararg value... for expansion of llvm.va_start.
2091   if (isVarArg) {
2092     int Depth = ArgOffset;
2093
2094     VarArgsFrameIndex = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2095                                                Depth, true, false);
2096     SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
2097
2098     // If this function is vararg, store any remaining integer argument regs
2099     // to their spots on the stack so that they may be loaded by deferencing the
2100     // result of va_next.
2101     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2102       unsigned VReg;
2103
2104       if (isPPC64)
2105         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2106       else
2107         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2108
2109       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2110       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0,
2111                                    false, false, 0);
2112       MemOps.push_back(Store);
2113       // Increment the address by four for the next argument to store
2114       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2115       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2116     }
2117   }
2118
2119   if (!MemOps.empty())
2120     Chain = DAG.getNode(ISD::TokenFactor, dl,
2121                         MVT::Other, &MemOps[0], MemOps.size());
2122
2123   return Chain;
2124 }
2125
2126 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
2127 /// linkage area for the Darwin ABI.
2128 static unsigned
2129 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2130                                      bool isPPC64,
2131                                      bool isVarArg,
2132                                      unsigned CC,
2133                                      const SmallVectorImpl<ISD::OutputArg>
2134                                        &Outs,
2135                                      unsigned &nAltivecParamsAtEnd) {
2136   // Count how many bytes are to be pushed on the stack, including the linkage
2137   // area, and parameter passing area.  We start with 24/48 bytes, which is
2138   // prereserved space for [SP][CR][LR][3 x unused].
2139   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, true);
2140   unsigned NumOps = Outs.size();
2141   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2142
2143   // Add up all the space actually used.
2144   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2145   // they all go in registers, but we must reserve stack space for them for
2146   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2147   // assigned stack space in order, with padding so Altivec parameters are
2148   // 16-byte aligned.
2149   nAltivecParamsAtEnd = 0;
2150   for (unsigned i = 0; i != NumOps; ++i) {
2151     SDValue Arg = Outs[i].Val;
2152     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2153     EVT ArgVT = Arg.getValueType();
2154     // Varargs Altivec parameters are padded to a 16 byte boundary.
2155     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2156         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2157       if (!isVarArg && !isPPC64) {
2158         // Non-varargs Altivec parameters go after all the non-Altivec
2159         // parameters; handle those later so we know how much padding we need.
2160         nAltivecParamsAtEnd++;
2161         continue;
2162       }
2163       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2164       NumBytes = ((NumBytes+15)/16)*16;
2165     }
2166     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2167   }
2168
2169    // Allow for Altivec parameters at the end, if needed.
2170   if (nAltivecParamsAtEnd) {
2171     NumBytes = ((NumBytes+15)/16)*16;
2172     NumBytes += 16*nAltivecParamsAtEnd;
2173   }
2174
2175   // The prolog code of the callee may store up to 8 GPR argument registers to
2176   // the stack, allowing va_start to index over them in memory if its varargs.
2177   // Because we cannot tell if this is needed on the caller side, we have to
2178   // conservatively assume that it is needed.  As such, make sure we have at
2179   // least enough stack space for the caller to store the 8 GPRs.
2180   NumBytes = std::max(NumBytes,
2181                       PPCFrameInfo::getMinCallFrameSize(isPPC64, true));
2182
2183   // Tail call needs the stack to be aligned.
2184   if (CC==CallingConv::Fast && GuaranteedTailCallOpt) {
2185     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
2186       getStackAlignment();
2187     unsigned AlignMask = TargetAlign-1;
2188     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2189   }
2190
2191   return NumBytes;
2192 }
2193
2194 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2195 /// adjusted to accomodate the arguments for the tailcall.
2196 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2197                                    unsigned ParamSize) {
2198
2199   if (!isTailCall) return 0;
2200
2201   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2202   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2203   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2204   // Remember only if the new adjustement is bigger.
2205   if (SPDiff < FI->getTailCallSPDelta())
2206     FI->setTailCallSPDelta(SPDiff);
2207
2208   return SPDiff;
2209 }
2210
2211 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2212 /// for tail call optimization. Targets which want to do tail call
2213 /// optimization should implement this function.
2214 bool
2215 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2216                                                      CallingConv::ID CalleeCC,
2217                                                      bool isVarArg,
2218                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2219                                                      SelectionDAG& DAG) const {
2220   if (!GuaranteedTailCallOpt)
2221     return false;
2222
2223   // Variable argument functions are not supported.
2224   if (isVarArg)
2225     return false;
2226
2227   MachineFunction &MF = DAG.getMachineFunction();
2228   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2229   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2230     // Functions containing by val parameters are not supported.
2231     for (unsigned i = 0; i != Ins.size(); i++) {
2232        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2233        if (Flags.isByVal()) return false;
2234     }
2235
2236     // Non PIC/GOT  tail calls are supported.
2237     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2238       return true;
2239
2240     // At the moment we can only do local tail calls (in same module, hidden
2241     // or protected) if we are generating PIC.
2242     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2243       return G->getGlobal()->hasHiddenVisibility()
2244           || G->getGlobal()->hasProtectedVisibility();
2245   }
2246
2247   return false;
2248 }
2249
2250 /// isCallCompatibleAddress - Return the immediate to use if the specified
2251 /// 32-bit value is representable in the immediate field of a BxA instruction.
2252 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2253   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2254   if (!C) return 0;
2255
2256   int Addr = C->getZExtValue();
2257   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2258       (Addr << 6 >> 6) != Addr)
2259     return 0;  // Top 6 bits have to be sext of immediate.
2260
2261   return DAG.getConstant((int)C->getZExtValue() >> 2,
2262                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2263 }
2264
2265 namespace {
2266
2267 struct TailCallArgumentInfo {
2268   SDValue Arg;
2269   SDValue FrameIdxOp;
2270   int       FrameIdx;
2271
2272   TailCallArgumentInfo() : FrameIdx(0) {}
2273 };
2274
2275 }
2276
2277 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2278 static void
2279 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2280                                            SDValue Chain,
2281                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2282                    SmallVector<SDValue, 8> &MemOpChains,
2283                    DebugLoc dl) {
2284   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2285     SDValue Arg = TailCallArgs[i].Arg;
2286     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2287     int FI = TailCallArgs[i].FrameIdx;
2288     // Store relative to framepointer.
2289     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2290                                        PseudoSourceValue::getFixedStack(FI),
2291                                        0, false, false, 0));
2292   }
2293 }
2294
2295 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2296 /// the appropriate stack slot for the tail call optimized function call.
2297 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2298                                                MachineFunction &MF,
2299                                                SDValue Chain,
2300                                                SDValue OldRetAddr,
2301                                                SDValue OldFP,
2302                                                int SPDiff,
2303                                                bool isPPC64,
2304                                                bool isDarwinABI,
2305                                                DebugLoc dl) {
2306   if (SPDiff) {
2307     // Calculate the new stack slot for the return address.
2308     int SlotSize = isPPC64 ? 8 : 4;
2309     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
2310                                                                    isDarwinABI);
2311     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2312                                                           NewRetAddrLoc,
2313                                                           true, false);
2314     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2315     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2316     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2317                          PseudoSourceValue::getFixedStack(NewRetAddr), 0,
2318                          false, false, 0);
2319
2320     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2321     // slot as the FP is never overwritten.
2322     if (isDarwinABI) {
2323       int NewFPLoc =
2324         SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2325       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2326                                                           true, false);
2327       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2328       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2329                            PseudoSourceValue::getFixedStack(NewFPIdx), 0,
2330                            false, false, 0);
2331     }
2332   }
2333   return Chain;
2334 }
2335
2336 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2337 /// the position of the argument.
2338 static void
2339 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2340                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2341                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2342   int Offset = ArgOffset + SPDiff;
2343   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2344   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true,false);
2345   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2346   SDValue FIN = DAG.getFrameIndex(FI, VT);
2347   TailCallArgumentInfo Info;
2348   Info.Arg = Arg;
2349   Info.FrameIdxOp = FIN;
2350   Info.FrameIdx = FI;
2351   TailCallArguments.push_back(Info);
2352 }
2353
2354 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2355 /// stack slot. Returns the chain as result and the loaded frame pointers in
2356 /// LROpOut/FPOpout. Used when tail calling.
2357 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2358                                                         int SPDiff,
2359                                                         SDValue Chain,
2360                                                         SDValue &LROpOut,
2361                                                         SDValue &FPOpOut,
2362                                                         bool isDarwinABI,
2363                                                         DebugLoc dl) {
2364   if (SPDiff) {
2365     // Load the LR and FP stack slot for later adjusting.
2366     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2367     LROpOut = getReturnAddrFrameIndex(DAG);
2368     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, NULL, 0,
2369                           false, false, 0);
2370     Chain = SDValue(LROpOut.getNode(), 1);
2371
2372     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2373     // slot as the FP is never overwritten.
2374     if (isDarwinABI) {
2375       FPOpOut = getFramePointerFrameIndex(DAG);
2376       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, NULL, 0,
2377                             false, false, 0);
2378       Chain = SDValue(FPOpOut.getNode(), 1);
2379     }
2380   }
2381   return Chain;
2382 }
2383
2384 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2385 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2386 /// specified by the specific parameter attribute. The copy will be passed as
2387 /// a byval function parameter.
2388 /// Sometimes what we are copying is the end of a larger object, the part that
2389 /// does not fit in registers.
2390 static SDValue
2391 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2392                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2393                           DebugLoc dl) {
2394   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2395   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2396                        false, NULL, 0, NULL, 0);
2397 }
2398
2399 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2400 /// tail calls.
2401 static void
2402 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2403                  SDValue Arg, SDValue PtrOff, int SPDiff,
2404                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2405                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2406                  SmallVector<TailCallArgumentInfo, 8>& TailCallArguments,
2407                  DebugLoc dl) {
2408   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2409   if (!isTailCall) {
2410     if (isVector) {
2411       SDValue StackPtr;
2412       if (isPPC64)
2413         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2414       else
2415         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2416       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2417                            DAG.getConstant(ArgOffset, PtrVT));
2418     }
2419     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0,
2420                                        false, false, 0));
2421   // Calculate and remember argument location.
2422   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2423                                   TailCallArguments);
2424 }
2425
2426 static
2427 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2428                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2429                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2430                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2431   MachineFunction &MF = DAG.getMachineFunction();
2432
2433   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2434   // might overwrite each other in case of tail call optimization.
2435   SmallVector<SDValue, 8> MemOpChains2;
2436   // Do not flag preceeding copytoreg stuff together with the following stuff.
2437   InFlag = SDValue();
2438   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2439                                     MemOpChains2, dl);
2440   if (!MemOpChains2.empty())
2441     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2442                         &MemOpChains2[0], MemOpChains2.size());
2443
2444   // Store the return address to the appropriate stack slot.
2445   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2446                                         isPPC64, isDarwinABI, dl);
2447
2448   // Emit callseq_end just before tailcall node.
2449   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2450                              DAG.getIntPtrConstant(0, true), InFlag);
2451   InFlag = Chain.getValue(1);
2452 }
2453
2454 static
2455 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2456                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2457                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2458                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2459                      bool isPPC64, bool isSVR4ABI) {
2460   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2461   NodeTys.push_back(MVT::Other);   // Returns a chain
2462   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2463
2464   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2465
2466   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2467   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2468   // node so that legalize doesn't hack it.
2469   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2470     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
2471   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
2472     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
2473   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
2474     // If this is an absolute destination address, use the munged value.
2475     Callee = SDValue(Dest, 0);
2476   else {
2477     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2478     // to do the call, we can't use PPCISD::CALL.
2479     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2480
2481     if (isSVR4ABI && isPPC64) {
2482       // Function pointers in the 64-bit SVR4 ABI do not point to the function
2483       // entry point, but to the function descriptor (the function entry point
2484       // address is part of the function descriptor though).
2485       // The function descriptor is a three doubleword structure with the
2486       // following fields: function entry point, TOC base address and
2487       // environment pointer.
2488       // Thus for a call through a function pointer, the following actions need
2489       // to be performed:
2490       //   1. Save the TOC of the caller in the TOC save area of its stack
2491       //      frame (this is done in LowerCall_Darwin()).
2492       //   2. Load the address of the function entry point from the function
2493       //      descriptor.
2494       //   3. Load the TOC of the callee from the function descriptor into r2.
2495       //   4. Load the environment pointer from the function descriptor into
2496       //      r11.
2497       //   5. Branch to the function entry point address.
2498       //   6. On return of the callee, the TOC of the caller needs to be
2499       //      restored (this is done in FinishCall()).
2500       //
2501       // All those operations are flagged together to ensure that no other
2502       // operations can be scheduled in between. E.g. without flagging the
2503       // operations together, a TOC access in the caller could be scheduled
2504       // between the load of the callee TOC and the branch to the callee, which
2505       // results in the TOC access going through the TOC of the callee instead
2506       // of going through the TOC of the caller, which leads to incorrect code.
2507
2508       // Load the address of the function entry point from the function
2509       // descriptor.
2510       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Flag);
2511       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
2512                                         InFlag.getNode() ? 3 : 2);
2513       Chain = LoadFuncPtr.getValue(1);
2514       InFlag = LoadFuncPtr.getValue(2);
2515
2516       // Load environment pointer into r11.
2517       // Offset of the environment pointer within the function descriptor.
2518       SDValue PtrOff = DAG.getIntPtrConstant(16);
2519
2520       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
2521       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
2522                                        InFlag);
2523       Chain = LoadEnvPtr.getValue(1);
2524       InFlag = LoadEnvPtr.getValue(2);
2525
2526       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
2527                                         InFlag);
2528       Chain = EnvVal.getValue(0);
2529       InFlag = EnvVal.getValue(1);
2530
2531       // Load TOC of the callee into r2. We are using a target-specific load
2532       // with r2 hard coded, because the result of a target-independent load
2533       // would never go directly into r2, since r2 is a reserved register (which
2534       // prevents the register allocator from allocating it), resulting in an
2535       // additional register being allocated and an unnecessary move instruction
2536       // being generated.
2537       VTs = DAG.getVTList(MVT::Other, MVT::Flag);
2538       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
2539                                        Callee, InFlag);
2540       Chain = LoadTOCPtr.getValue(0);
2541       InFlag = LoadTOCPtr.getValue(1);
2542
2543       MTCTROps[0] = Chain;
2544       MTCTROps[1] = LoadFuncPtr;
2545       MTCTROps[2] = InFlag;
2546     }
2547
2548     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2549                         2 + (InFlag.getNode() != 0));
2550     InFlag = Chain.getValue(1);
2551
2552     NodeTys.clear();
2553     NodeTys.push_back(MVT::Other);
2554     NodeTys.push_back(MVT::Flag);
2555     Ops.push_back(Chain);
2556     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
2557     Callee.setNode(0);
2558     // Add CTR register as callee so a bctr can be emitted later.
2559     if (isTailCall)
2560       Ops.push_back(DAG.getRegister(PPC::CTR, PtrVT));
2561   }
2562
2563   // If this is a direct call, pass the chain and the callee.
2564   if (Callee.getNode()) {
2565     Ops.push_back(Chain);
2566     Ops.push_back(Callee);
2567   }
2568   // If this is a tail call add stack pointer delta.
2569   if (isTailCall)
2570     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2571
2572   // Add argument registers to the end of the list so that they are known live
2573   // into the call.
2574   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2575     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2576                                   RegsToPass[i].second.getValueType()));
2577
2578   return CallOpc;
2579 }
2580
2581 SDValue
2582 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2583                                    CallingConv::ID CallConv, bool isVarArg,
2584                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2585                                    DebugLoc dl, SelectionDAG &DAG,
2586                                    SmallVectorImpl<SDValue> &InVals) {
2587
2588   SmallVector<CCValAssign, 16> RVLocs;
2589   CCState CCRetInfo(CallConv, isVarArg, getTargetMachine(),
2590                     RVLocs, *DAG.getContext());
2591   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2592
2593   // Copy all of the result registers out of their specified physreg.
2594   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2595     CCValAssign &VA = RVLocs[i];
2596     EVT VT = VA.getValVT();
2597     assert(VA.isRegLoc() && "Can only return in registers!");
2598     Chain = DAG.getCopyFromReg(Chain, dl,
2599                                VA.getLocReg(), VT, InFlag).getValue(1);
2600     InVals.push_back(Chain.getValue(0));
2601     InFlag = Chain.getValue(2);
2602   }
2603
2604   return Chain;
2605 }
2606
2607 SDValue
2608 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
2609                               bool isTailCall, bool isVarArg,
2610                               SelectionDAG &DAG,
2611                               SmallVector<std::pair<unsigned, SDValue>, 8>
2612                                 &RegsToPass,
2613                               SDValue InFlag, SDValue Chain,
2614                               SDValue &Callee,
2615                               int SPDiff, unsigned NumBytes,
2616                               const SmallVectorImpl<ISD::InputArg> &Ins,
2617                               SmallVectorImpl<SDValue> &InVals) {
2618   std::vector<EVT> NodeTys;
2619   SmallVector<SDValue, 8> Ops;
2620   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
2621                                  isTailCall, RegsToPass, Ops, NodeTys,
2622                                  PPCSubTarget.isPPC64(),
2623                                  PPCSubTarget.isSVR4ABI());
2624
2625   // When performing tail call optimization the callee pops its arguments off
2626   // the stack. Account for this here so these bytes can be pushed back on in
2627   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2628   int BytesCalleePops =
2629     (CallConv==CallingConv::Fast && GuaranteedTailCallOpt) ? NumBytes : 0;
2630
2631   if (InFlag.getNode())
2632     Ops.push_back(InFlag);
2633
2634   // Emit tail call.
2635   if (isTailCall) {
2636     // If this is the first return lowered for this function, add the regs
2637     // to the liveout set for the function.
2638     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2639       SmallVector<CCValAssign, 16> RVLocs;
2640       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2641                      *DAG.getContext());
2642       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2643       for (unsigned i = 0; i != RVLocs.size(); ++i)
2644         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2645     }
2646
2647     assert(((Callee.getOpcode() == ISD::Register &&
2648              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
2649             Callee.getOpcode() == ISD::TargetExternalSymbol ||
2650             Callee.getOpcode() == ISD::TargetGlobalAddress ||
2651             isa<ConstantSDNode>(Callee)) &&
2652     "Expecting an global address, external symbol, absolute value or register");
2653
2654     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
2655   }
2656
2657   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2658   InFlag = Chain.getValue(1);
2659
2660   // Add a NOP immediately after the branch instruction when using the 64-bit
2661   // SVR4 ABI. At link time, if caller and callee are in a different module and
2662   // thus have a different TOC, the call will be replaced with a call to a stub
2663   // function which saves the current TOC, loads the TOC of the callee and
2664   // branches to the callee. The NOP will be replaced with a load instruction
2665   // which restores the TOC of the caller from the TOC save slot of the current
2666   // stack frame. If caller and callee belong to the same module (and have the
2667   // same TOC), the NOP will remain unchanged.
2668   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
2669     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Flag);
2670     if (CallOpc == PPCISD::BCTRL_SVR4) {
2671       // This is a call through a function pointer.
2672       // Restore the caller TOC from the save area into R2.
2673       // See PrepareCall() for more information about calls through function
2674       // pointers in the 64-bit SVR4 ABI.
2675       // We are using a target-specific load with r2 hard coded, because the
2676       // result of a target-independent load would never go directly into r2,
2677       // since r2 is a reserved register (which prevents the register allocator
2678       // from allocating it), resulting in an additional register being
2679       // allocated and an unnecessary move instruction being generated.
2680       Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
2681       InFlag = Chain.getValue(1);
2682     } else {
2683       // Otherwise insert NOP.
2684       InFlag = DAG.getNode(PPCISD::NOP, dl, MVT::Flag, InFlag);
2685     }
2686   }
2687
2688   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2689                              DAG.getIntPtrConstant(BytesCalleePops, true),
2690                              InFlag);
2691   if (!Ins.empty())
2692     InFlag = Chain.getValue(1);
2693
2694   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2695                          Ins, dl, DAG, InVals);
2696 }
2697
2698 SDValue
2699 PPCTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
2700                              CallingConv::ID CallConv, bool isVarArg,
2701                              bool &isTailCall,
2702                              const SmallVectorImpl<ISD::OutputArg> &Outs,
2703                              const SmallVectorImpl<ISD::InputArg> &Ins,
2704                              DebugLoc dl, SelectionDAG &DAG,
2705                              SmallVectorImpl<SDValue> &InVals) {
2706   if (isTailCall)
2707     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
2708                                                    Ins, DAG);
2709
2710   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
2711     return LowerCall_SVR4(Chain, Callee, CallConv, isVarArg,
2712                           isTailCall, Outs, Ins,
2713                           dl, DAG, InVals);
2714   } else {
2715     return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
2716                             isTailCall, Outs, Ins,
2717                             dl, DAG, InVals);
2718   }
2719 }
2720
2721 SDValue
2722 PPCTargetLowering::LowerCall_SVR4(SDValue Chain, SDValue Callee,
2723                                   CallingConv::ID CallConv, bool isVarArg,
2724                                   bool isTailCall,
2725                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2726                                   const SmallVectorImpl<ISD::InputArg> &Ins,
2727                                   DebugLoc dl, SelectionDAG &DAG,
2728                                   SmallVectorImpl<SDValue> &InVals) {
2729   // See PPCTargetLowering::LowerFormalArguments_SVR4() for a description
2730   // of the 32-bit SVR4 ABI stack frame layout.
2731
2732   assert((CallConv == CallingConv::C ||
2733           CallConv == CallingConv::Fast) && "Unknown calling convention!");
2734
2735   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2736   unsigned PtrByteSize = 4;
2737
2738   MachineFunction &MF = DAG.getMachineFunction();
2739
2740   // Mark this function as potentially containing a function that contains a
2741   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2742   // and restoring the callers stack pointer in this functions epilog. This is
2743   // done because by tail calling the called function might overwrite the value
2744   // in this function's (MF) stack pointer stack slot 0(SP).
2745   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2746     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2747
2748   // Count how many bytes are to be pushed on the stack, including the linkage
2749   // area, parameter list area and the part of the local variable space which
2750   // contains copies of aggregates which are passed by value.
2751
2752   // Assign locations to all of the outgoing arguments.
2753   SmallVector<CCValAssign, 16> ArgLocs;
2754   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
2755                  ArgLocs, *DAG.getContext());
2756
2757   // Reserve space for the linkage area on the stack.
2758   CCInfo.AllocateStack(PPCFrameInfo::getLinkageSize(false, false), PtrByteSize);
2759
2760   if (isVarArg) {
2761     // Handle fixed and variable vector arguments differently.
2762     // Fixed vector arguments go into registers as long as registers are
2763     // available. Variable vector arguments always go into memory.
2764     unsigned NumArgs = Outs.size();
2765
2766     for (unsigned i = 0; i != NumArgs; ++i) {
2767       EVT ArgVT = Outs[i].Val.getValueType();
2768       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2769       bool Result;
2770
2771       if (Outs[i].IsFixed) {
2772         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
2773                              CCInfo);
2774       } else {
2775         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
2776                                     ArgFlags, CCInfo);
2777       }
2778
2779       if (Result) {
2780 #ifndef NDEBUG
2781         errs() << "Call operand #" << i << " has unhandled type "
2782              << ArgVT.getEVTString() << "\n";
2783 #endif
2784         llvm_unreachable(0);
2785       }
2786     }
2787   } else {
2788     // All arguments are treated the same.
2789     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
2790   }
2791
2792   // Assign locations to all of the outgoing aggregate by value arguments.
2793   SmallVector<CCValAssign, 16> ByValArgLocs;
2794   CCState CCByValInfo(CallConv, isVarArg, getTargetMachine(), ByValArgLocs,
2795                       *DAG.getContext());
2796
2797   // Reserve stack space for the allocations in CCInfo.
2798   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
2799
2800   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
2801
2802   // Size of the linkage area, parameter list area and the part of the local
2803   // space variable where copies of aggregates which are passed by value are
2804   // stored.
2805   unsigned NumBytes = CCByValInfo.getNextStackOffset();
2806
2807   // Calculate by how many bytes the stack has to be adjusted in case of tail
2808   // call optimization.
2809   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2810
2811   // Adjust the stack pointer for the new arguments...
2812   // These operations are automatically eliminated by the prolog/epilog pass
2813   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2814   SDValue CallSeqStart = Chain;
2815
2816   // Load the return address and frame pointer so it can be moved somewhere else
2817   // later.
2818   SDValue LROp, FPOp;
2819   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
2820                                        dl);
2821
2822   // Set up a copy of the stack pointer for use loading and storing any
2823   // arguments that may not fit in the registers available for argument
2824   // passing.
2825   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2826
2827   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2828   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2829   SmallVector<SDValue, 8> MemOpChains;
2830
2831   // Walk the register/memloc assignments, inserting copies/loads.
2832   for (unsigned i = 0, j = 0, e = ArgLocs.size();
2833        i != e;
2834        ++i) {
2835     CCValAssign &VA = ArgLocs[i];
2836     SDValue Arg = Outs[i].Val;
2837     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2838
2839     if (Flags.isByVal()) {
2840       // Argument is an aggregate which is passed by value, thus we need to
2841       // create a copy of it in the local variable space of the current stack
2842       // frame (which is the stack frame of the caller) and pass the address of
2843       // this copy to the callee.
2844       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
2845       CCValAssign &ByValVA = ByValArgLocs[j++];
2846       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
2847
2848       // Memory reserved in the local variable space of the callers stack frame.
2849       unsigned LocMemOffset = ByValVA.getLocMemOffset();
2850
2851       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2852       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2853
2854       // Create a copy of the argument in the local area of the current
2855       // stack frame.
2856       SDValue MemcpyCall =
2857         CreateCopyOfByValArgument(Arg, PtrOff,
2858                                   CallSeqStart.getNode()->getOperand(0),
2859                                   Flags, DAG, dl);
2860
2861       // This must go outside the CALLSEQ_START..END.
2862       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2863                            CallSeqStart.getNode()->getOperand(1));
2864       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2865                              NewCallSeqStart.getNode());
2866       Chain = CallSeqStart = NewCallSeqStart;
2867
2868       // Pass the address of the aggregate copy on the stack either in a
2869       // physical register or in the parameter list area of the current stack
2870       // frame to the callee.
2871       Arg = PtrOff;
2872     }
2873
2874     if (VA.isRegLoc()) {
2875       // Put argument in a physical register.
2876       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2877     } else {
2878       // Put argument in the parameter list area of the current stack frame.
2879       assert(VA.isMemLoc());
2880       unsigned LocMemOffset = VA.getLocMemOffset();
2881
2882       if (!isTailCall) {
2883         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2884         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2885
2886         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2887                                            PseudoSourceValue::getStack(), LocMemOffset,
2888                                            false, false, 0));
2889       } else {
2890         // Calculate and remember argument location.
2891         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
2892                                  TailCallArguments);
2893       }
2894     }
2895   }
2896
2897   if (!MemOpChains.empty())
2898     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2899                         &MemOpChains[0], MemOpChains.size());
2900
2901   // Build a sequence of copy-to-reg nodes chained together with token chain
2902   // and flag operands which copy the outgoing args into the appropriate regs.
2903   SDValue InFlag;
2904   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2905     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2906                              RegsToPass[i].second, InFlag);
2907     InFlag = Chain.getValue(1);
2908   }
2909
2910   // Set CR6 to true if this is a vararg call.
2911   if (isVarArg) {
2912     SDValue SetCR(DAG.getMachineNode(PPC::CRSET, dl, MVT::i32), 0);
2913     Chain = DAG.getCopyToReg(Chain, dl, PPC::CR1EQ, SetCR, InFlag);
2914     InFlag = Chain.getValue(1);
2915   }
2916
2917   if (isTailCall) {
2918     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
2919                     false, TailCallArguments);
2920   }
2921
2922   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
2923                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
2924                     Ins, InVals);
2925 }
2926
2927 SDValue
2928 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
2929                                     CallingConv::ID CallConv, bool isVarArg,
2930                                     bool isTailCall,
2931                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2932                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2933                                     DebugLoc dl, SelectionDAG &DAG,
2934                                     SmallVectorImpl<SDValue> &InVals) {
2935
2936   unsigned NumOps  = Outs.size();
2937
2938   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2939   bool isPPC64 = PtrVT == MVT::i64;
2940   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2941
2942   MachineFunction &MF = DAG.getMachineFunction();
2943
2944   // Mark this function as potentially containing a function that contains a
2945   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2946   // and restoring the callers stack pointer in this functions epilog. This is
2947   // done because by tail calling the called function might overwrite the value
2948   // in this function's (MF) stack pointer stack slot 0(SP).
2949   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2950     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2951
2952   unsigned nAltivecParamsAtEnd = 0;
2953
2954   // Count how many bytes are to be pushed on the stack, including the linkage
2955   // area, and parameter passing area.  We start with 24/48 bytes, which is
2956   // prereserved space for [SP][CR][LR][3 x unused].
2957   unsigned NumBytes =
2958     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
2959                                          Outs,
2960                                          nAltivecParamsAtEnd);
2961
2962   // Calculate by how many bytes the stack has to be adjusted in case of tail
2963   // call optimization.
2964   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2965
2966   // To protect arguments on the stack from being clobbered in a tail call,
2967   // force all the loads to happen before doing any other lowering.
2968   if (isTailCall)
2969     Chain = DAG.getStackArgumentTokenFactor(Chain);
2970
2971   // Adjust the stack pointer for the new arguments...
2972   // These operations are automatically eliminated by the prolog/epilog pass
2973   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2974   SDValue CallSeqStart = Chain;
2975
2976   // Load the return address and frame pointer so it can be move somewhere else
2977   // later.
2978   SDValue LROp, FPOp;
2979   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
2980                                        dl);
2981
2982   // Set up a copy of the stack pointer for use loading and storing any
2983   // arguments that may not fit in the registers available for argument
2984   // passing.
2985   SDValue StackPtr;
2986   if (isPPC64)
2987     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2988   else
2989     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2990
2991   // Figure out which arguments are going to go in registers, and which in
2992   // memory.  Also, if this is a vararg function, floating point operations
2993   // must be stored to our stack, and loaded into integer regs as well, if
2994   // any integer regs are available for argument passing.
2995   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, true);
2996   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2997
2998   static const unsigned GPR_32[] = {           // 32-bit registers.
2999     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3000     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3001   };
3002   static const unsigned GPR_64[] = {           // 64-bit registers.
3003     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3004     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3005   };
3006   static const unsigned *FPR = GetFPR();
3007
3008   static const unsigned VR[] = {
3009     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3010     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3011   };
3012   const unsigned NumGPRs = array_lengthof(GPR_32);
3013   const unsigned NumFPRs = 13;
3014   const unsigned NumVRs  = array_lengthof(VR);
3015
3016   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
3017
3018   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3019   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3020
3021   SmallVector<SDValue, 8> MemOpChains;
3022   for (unsigned i = 0; i != NumOps; ++i) {
3023     SDValue Arg = Outs[i].Val;
3024     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3025
3026     // PtrOff will be used to store the current argument to the stack if a
3027     // register cannot be found for it.
3028     SDValue PtrOff;
3029
3030     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3031
3032     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3033
3034     // On PPC64, promote integers to 64-bit values.
3035     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3036       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3037       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3038       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3039     }
3040
3041     // FIXME memcpy is used way more than necessary.  Correctness first.
3042     if (Flags.isByVal()) {
3043       unsigned Size = Flags.getByValSize();
3044       if (Size==1 || Size==2) {
3045         // Very small objects are passed right-justified.
3046         // Everything else is passed left-justified.
3047         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
3048         if (GPR_idx != NumGPRs) {
3049           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3050                                         NULL, 0, VT, false, false, 0);
3051           MemOpChains.push_back(Load.getValue(1));
3052           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3053
3054           ArgOffset += PtrByteSize;
3055         } else {
3056           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
3057           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3058           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3059                                 CallSeqStart.getNode()->getOperand(0),
3060                                 Flags, DAG, dl);
3061           // This must go outside the CALLSEQ_START..END.
3062           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3063                                CallSeqStart.getNode()->getOperand(1));
3064           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3065                                  NewCallSeqStart.getNode());
3066           Chain = CallSeqStart = NewCallSeqStart;
3067           ArgOffset += PtrByteSize;
3068         }
3069         continue;
3070       }
3071       // Copy entire object into memory.  There are cases where gcc-generated
3072       // code assumes it is there, even if it could be put entirely into
3073       // registers.  (This is not what the doc says.)
3074       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3075                             CallSeqStart.getNode()->getOperand(0),
3076                             Flags, DAG, dl);
3077       // This must go outside the CALLSEQ_START..END.
3078       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3079                            CallSeqStart.getNode()->getOperand(1));
3080       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
3081       Chain = CallSeqStart = NewCallSeqStart;
3082       // And copy the pieces of it that fit into registers.
3083       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3084         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3085         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3086         if (GPR_idx != NumGPRs) {
3087           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg, NULL, 0,
3088                                      false, false, 0);
3089           MemOpChains.push_back(Load.getValue(1));
3090           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3091           ArgOffset += PtrByteSize;
3092         } else {
3093           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3094           break;
3095         }
3096       }
3097       continue;
3098     }
3099
3100     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3101     default: llvm_unreachable("Unexpected ValueType for argument!");
3102     case MVT::i32:
3103     case MVT::i64:
3104       if (GPR_idx != NumGPRs) {
3105         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3106       } else {
3107         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3108                          isPPC64, isTailCall, false, MemOpChains,
3109                          TailCallArguments, dl);
3110       }
3111       ArgOffset += PtrByteSize;
3112       break;
3113     case MVT::f32:
3114     case MVT::f64:
3115       if (FPR_idx != NumFPRs) {
3116         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3117
3118         if (isVarArg) {
3119           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0,
3120                                        false, false, 0);
3121           MemOpChains.push_back(Store);
3122
3123           // Float varargs are always shadowed in available integer registers
3124           if (GPR_idx != NumGPRs) {
3125             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0,
3126                                        false, false, 0);
3127             MemOpChains.push_back(Load.getValue(1));
3128             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3129           }
3130           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3131             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3132             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3133             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0,
3134                                        false, false, 0);
3135             MemOpChains.push_back(Load.getValue(1));
3136             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3137           }
3138         } else {
3139           // If we have any FPRs remaining, we may also have GPRs remaining.
3140           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3141           // GPRs.
3142           if (GPR_idx != NumGPRs)
3143             ++GPR_idx;
3144           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3145               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3146             ++GPR_idx;
3147         }
3148       } else {
3149         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3150                          isPPC64, isTailCall, false, MemOpChains,
3151                          TailCallArguments, dl);
3152       }
3153       if (isPPC64)
3154         ArgOffset += 8;
3155       else
3156         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3157       break;
3158     case MVT::v4f32:
3159     case MVT::v4i32:
3160     case MVT::v8i16:
3161     case MVT::v16i8:
3162       if (isVarArg) {
3163         // These go aligned on the stack, or in the corresponding R registers
3164         // when within range.  The Darwin PPC ABI doc claims they also go in
3165         // V registers; in fact gcc does this only for arguments that are
3166         // prototyped, not for those that match the ...  We do it for all
3167         // arguments, seems to work.
3168         while (ArgOffset % 16 !=0) {
3169           ArgOffset += PtrByteSize;
3170           if (GPR_idx != NumGPRs)
3171             GPR_idx++;
3172         }
3173         // We could elide this store in the case where the object fits
3174         // entirely in R registers.  Maybe later.
3175         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3176                             DAG.getConstant(ArgOffset, PtrVT));
3177         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0,
3178                                      false, false, 0);
3179         MemOpChains.push_back(Store);
3180         if (VR_idx != NumVRs) {
3181           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff, NULL, 0,
3182                                      false, false, 0);
3183           MemOpChains.push_back(Load.getValue(1));
3184           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3185         }
3186         ArgOffset += 16;
3187         for (unsigned i=0; i<16; i+=PtrByteSize) {
3188           if (GPR_idx == NumGPRs)
3189             break;
3190           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3191                                   DAG.getConstant(i, PtrVT));
3192           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, NULL, 0,
3193                                      false, false, 0);
3194           MemOpChains.push_back(Load.getValue(1));
3195           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3196         }
3197         break;
3198       }
3199
3200       // Non-varargs Altivec params generally go in registers, but have
3201       // stack space allocated at the end.
3202       if (VR_idx != NumVRs) {
3203         // Doesn't have GPR space allocated.
3204         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3205       } else if (nAltivecParamsAtEnd==0) {
3206         // We are emitting Altivec params in order.
3207         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3208                          isPPC64, isTailCall, true, MemOpChains,
3209                          TailCallArguments, dl);
3210         ArgOffset += 16;
3211       }
3212       break;
3213     }
3214   }
3215   // If all Altivec parameters fit in registers, as they usually do,
3216   // they get stack space following the non-Altivec parameters.  We
3217   // don't track this here because nobody below needs it.
3218   // If there are more Altivec parameters than fit in registers emit
3219   // the stores here.
3220   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3221     unsigned j = 0;
3222     // Offset is aligned; skip 1st 12 params which go in V registers.
3223     ArgOffset = ((ArgOffset+15)/16)*16;
3224     ArgOffset += 12*16;
3225     for (unsigned i = 0; i != NumOps; ++i) {
3226       SDValue Arg = Outs[i].Val;
3227       EVT ArgType = Arg.getValueType();
3228       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3229           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3230         if (++j > NumVRs) {
3231           SDValue PtrOff;
3232           // We are emitting Altivec params in order.
3233           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3234                            isPPC64, isTailCall, true, MemOpChains,
3235                            TailCallArguments, dl);
3236           ArgOffset += 16;
3237         }
3238       }
3239     }
3240   }
3241
3242   if (!MemOpChains.empty())
3243     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3244                         &MemOpChains[0], MemOpChains.size());
3245
3246   // Check if this is an indirect call (MTCTR/BCTRL).
3247   // See PrepareCall() for more information about calls through function
3248   // pointers in the 64-bit SVR4 ABI.
3249   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3250       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3251       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3252       !isBLACompatibleAddress(Callee, DAG)) {
3253     // Load r2 into a virtual register and store it to the TOC save area.
3254     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3255     // TOC save area offset.
3256     SDValue PtrOff = DAG.getIntPtrConstant(40);
3257     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3258     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, NULL, 0,
3259                          false, false, 0);
3260   }
3261
3262   // On Darwin, R12 must contain the address of an indirect callee.  This does
3263   // not mean the MTCTR instruction must use R12; it's easier to model this as
3264   // an extra parameter, so do that.
3265   if (!isTailCall &&
3266       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3267       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3268       !isBLACompatibleAddress(Callee, DAG))
3269     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3270                                                    PPC::R12), Callee));
3271
3272   // Build a sequence of copy-to-reg nodes chained together with token chain
3273   // and flag operands which copy the outgoing args into the appropriate regs.
3274   SDValue InFlag;
3275   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3276     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3277                              RegsToPass[i].second, InFlag);
3278     InFlag = Chain.getValue(1);
3279   }
3280
3281   if (isTailCall) {
3282     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3283                     FPOp, true, TailCallArguments);
3284   }
3285
3286   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3287                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3288                     Ins, InVals);
3289 }
3290
3291 SDValue
3292 PPCTargetLowering::LowerReturn(SDValue Chain,
3293                                CallingConv::ID CallConv, bool isVarArg,
3294                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3295                                DebugLoc dl, SelectionDAG &DAG) {
3296
3297   SmallVector<CCValAssign, 16> RVLocs;
3298   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
3299                  RVLocs, *DAG.getContext());
3300   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3301
3302   // If this is the first return lowered for this function, add the regs to the
3303   // liveout set for the function.
3304   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3305     for (unsigned i = 0; i != RVLocs.size(); ++i)
3306       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3307   }
3308
3309   SDValue Flag;
3310
3311   // Copy the result values into the output registers.
3312   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3313     CCValAssign &VA = RVLocs[i];
3314     assert(VA.isRegLoc() && "Can only return in registers!");
3315     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3316                              Outs[i].Val, Flag);
3317     Flag = Chain.getValue(1);
3318   }
3319
3320   if (Flag.getNode())
3321     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3322   else
3323     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3324 }
3325
3326 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3327                                    const PPCSubtarget &Subtarget) {
3328   // When we pop the dynamic allocation we need to restore the SP link.
3329   DebugLoc dl = Op.getDebugLoc();
3330
3331   // Get the corect type for pointers.
3332   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3333
3334   // Construct the stack pointer operand.
3335   bool isPPC64 = Subtarget.isPPC64();
3336   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
3337   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3338
3339   // Get the operands for the STACKRESTORE.
3340   SDValue Chain = Op.getOperand(0);
3341   SDValue SaveSP = Op.getOperand(1);
3342
3343   // Load the old link SP.
3344   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr, NULL, 0,
3345                                    false, false, 0);
3346
3347   // Restore the stack pointer.
3348   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
3349
3350   // Store the old link SP.
3351   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, NULL, 0,
3352                       false, false, 0);
3353 }
3354
3355
3356
3357 SDValue
3358 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
3359   MachineFunction &MF = DAG.getMachineFunction();
3360   bool isPPC64 = PPCSubTarget.isPPC64();
3361   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3362   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3363
3364   // Get current frame pointer save index.  The users of this index will be
3365   // primarily DYNALLOC instructions.
3366   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3367   int RASI = FI->getReturnAddrSaveIndex();
3368
3369   // If the frame pointer save index hasn't been defined yet.
3370   if (!RASI) {
3371     // Find out what the fix offset of the frame pointer save area.
3372     int LROffset = PPCFrameInfo::getReturnSaveOffset(isPPC64, isDarwinABI);
3373     // Allocate the frame index for frame pointer save area.
3374     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset,
3375                                                 true, false);
3376     // Save the result.
3377     FI->setReturnAddrSaveIndex(RASI);
3378   }
3379   return DAG.getFrameIndex(RASI, PtrVT);
3380 }
3381
3382 SDValue
3383 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
3384   MachineFunction &MF = DAG.getMachineFunction();
3385   bool isPPC64 = PPCSubTarget.isPPC64();
3386   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3387   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3388
3389   // Get current frame pointer save index.  The users of this index will be
3390   // primarily DYNALLOC instructions.
3391   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3392   int FPSI = FI->getFramePointerSaveIndex();
3393
3394   // If the frame pointer save index hasn't been defined yet.
3395   if (!FPSI) {
3396     // Find out what the fix offset of the frame pointer save area.
3397     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(isPPC64,
3398                                                            isDarwinABI);
3399
3400     // Allocate the frame index for frame pointer save area.
3401     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset,
3402                                                 true, false);
3403     // Save the result.
3404     FI->setFramePointerSaveIndex(FPSI);
3405   }
3406   return DAG.getFrameIndex(FPSI, PtrVT);
3407 }
3408
3409 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
3410                                          SelectionDAG &DAG,
3411                                          const PPCSubtarget &Subtarget) {
3412   // Get the inputs.
3413   SDValue Chain = Op.getOperand(0);
3414   SDValue Size  = Op.getOperand(1);
3415   DebugLoc dl = Op.getDebugLoc();
3416
3417   // Get the corect type for pointers.
3418   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3419   // Negate the size.
3420   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
3421                                   DAG.getConstant(0, PtrVT), Size);
3422   // Construct a node for the frame pointer save index.
3423   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
3424   // Build a DYNALLOC node.
3425   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
3426   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
3427   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
3428 }
3429
3430 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
3431 /// possible.
3432 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
3433   // Not FP? Not a fsel.
3434   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
3435       !Op.getOperand(2).getValueType().isFloatingPoint())
3436     return Op;
3437
3438   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3439
3440   // Cannot handle SETEQ/SETNE.
3441   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
3442
3443   EVT ResVT = Op.getValueType();
3444   EVT CmpVT = Op.getOperand(0).getValueType();
3445   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3446   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
3447   DebugLoc dl = Op.getDebugLoc();
3448
3449   // If the RHS of the comparison is a 0.0, we don't need to do the
3450   // subtraction at all.
3451   if (isFloatingPointZero(RHS))
3452     switch (CC) {
3453     default: break;       // SETUO etc aren't handled by fsel.
3454     case ISD::SETULT:
3455     case ISD::SETLT:
3456       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3457     case ISD::SETOGE:
3458     case ISD::SETGE:
3459       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3460         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3461       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
3462     case ISD::SETUGT:
3463     case ISD::SETGT:
3464       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3465     case ISD::SETOLE:
3466     case ISD::SETLE:
3467       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3468         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3469       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
3470                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
3471     }
3472
3473   SDValue Cmp;
3474   switch (CC) {
3475   default: break;       // SETUO etc aren't handled by fsel.
3476   case ISD::SETULT:
3477   case ISD::SETLT:
3478     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3479     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3480       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3481       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3482   case ISD::SETOGE:
3483   case ISD::SETGE:
3484     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3485     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3486       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3487       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3488   case ISD::SETUGT:
3489   case ISD::SETGT:
3490     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3491     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3492       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3493       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3494   case ISD::SETOLE:
3495   case ISD::SETLE:
3496     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3497     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3498       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3499       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3500   }
3501   return Op;
3502 }
3503
3504 // FIXME: Split this code up when LegalizeDAGTypes lands.
3505 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
3506                                            DebugLoc dl) {
3507   assert(Op.getOperand(0).getValueType().isFloatingPoint());
3508   SDValue Src = Op.getOperand(0);
3509   if (Src.getValueType() == MVT::f32)
3510     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
3511
3512   SDValue Tmp;
3513   switch (Op.getValueType().getSimpleVT().SimpleTy) {
3514   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
3515   case MVT::i32:
3516     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
3517                                                          PPCISD::FCTIDZ,
3518                       dl, MVT::f64, Src);
3519     break;
3520   case MVT::i64:
3521     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
3522     break;
3523   }
3524
3525   // Convert the FP value to an int value through memory.
3526   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
3527
3528   // Emit a store to the stack slot.
3529   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr, NULL, 0,
3530                                false, false, 0);
3531
3532   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
3533   // add in a bias.
3534   if (Op.getValueType() == MVT::i32)
3535     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
3536                         DAG.getConstant(4, FIPtr.getValueType()));
3537   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, NULL, 0,
3538                      false, false, 0);
3539 }
3540
3541 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3542   DebugLoc dl = Op.getDebugLoc();
3543   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
3544   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
3545     return SDValue();
3546
3547   if (Op.getOperand(0).getValueType() == MVT::i64) {
3548     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, dl,
3549                                MVT::f64, Op.getOperand(0));
3550     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
3551     if (Op.getValueType() == MVT::f32)
3552       FP = DAG.getNode(ISD::FP_ROUND, dl,
3553                        MVT::f32, FP, DAG.getIntPtrConstant(0));
3554     return FP;
3555   }
3556
3557   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
3558          "Unhandled SINT_TO_FP type in custom expander!");
3559   // Since we only generate this in 64-bit mode, we can take advantage of
3560   // 64-bit registers.  In particular, sign extend the input value into the
3561   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
3562   // then lfd it and fcfid it.
3563   MachineFunction &MF = DAG.getMachineFunction();
3564   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
3565   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
3566   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3567   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3568
3569   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
3570                                 Op.getOperand(0));
3571
3572   // STD the extended value into the stack slot.
3573   MachineMemOperand *MMO =
3574     MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FrameIdx),
3575                             MachineMemOperand::MOStore, 0, 8, 8);
3576   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
3577   SDValue Store =
3578     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
3579                             Ops, 4, MVT::i64, MMO);
3580   // Load the value as a double.
3581   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, NULL, 0, false, false, 0);
3582
3583   // FCFID it and return it.
3584   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
3585   if (Op.getValueType() == MVT::f32)
3586     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
3587   return FP;
3588 }
3589
3590 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
3591   DebugLoc dl = Op.getDebugLoc();
3592   /*
3593    The rounding mode is in bits 30:31 of FPSR, and has the following
3594    settings:
3595      00 Round to nearest
3596      01 Round to 0
3597      10 Round to +inf
3598      11 Round to -inf
3599
3600   FLT_ROUNDS, on the other hand, expects the following:
3601     -1 Undefined
3602      0 Round to 0
3603      1 Round to nearest
3604      2 Round to +inf
3605      3 Round to -inf
3606
3607   To perform the conversion, we do:
3608     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
3609   */
3610
3611   MachineFunction &MF = DAG.getMachineFunction();
3612   EVT VT = Op.getValueType();
3613   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3614   std::vector<EVT> NodeTys;
3615   SDValue MFFSreg, InFlag;
3616
3617   // Save FP Control Word to register
3618   NodeTys.push_back(MVT::f64);    // return register
3619   NodeTys.push_back(MVT::Flag);   // unused in this context
3620   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3621
3622   // Save FP register to stack slot
3623   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
3624   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3625   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
3626                                StackSlot, NULL, 0, false, false, 0);
3627
3628   // Load FP Control Word from low 32 bits of stack slot.
3629   SDValue Four = DAG.getConstant(4, PtrVT);
3630   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
3631   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, NULL, 0,
3632                             false, false, 0);
3633
3634   // Transform as necessary
3635   SDValue CWD1 =
3636     DAG.getNode(ISD::AND, dl, MVT::i32,
3637                 CWD, DAG.getConstant(3, MVT::i32));
3638   SDValue CWD2 =
3639     DAG.getNode(ISD::SRL, dl, MVT::i32,
3640                 DAG.getNode(ISD::AND, dl, MVT::i32,
3641                             DAG.getNode(ISD::XOR, dl, MVT::i32,
3642                                         CWD, DAG.getConstant(3, MVT::i32)),
3643                             DAG.getConstant(3, MVT::i32)),
3644                 DAG.getConstant(1, MVT::i32));
3645
3646   SDValue RetVal =
3647     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3648
3649   return DAG.getNode((VT.getSizeInBits() < 16 ?
3650                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3651 }
3652
3653 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) {
3654   EVT VT = Op.getValueType();
3655   unsigned BitWidth = VT.getSizeInBits();
3656   DebugLoc dl = Op.getDebugLoc();
3657   assert(Op.getNumOperands() == 3 &&
3658          VT == Op.getOperand(1).getValueType() &&
3659          "Unexpected SHL!");
3660
3661   // Expand into a bunch of logical ops.  Note that these ops
3662   // depend on the PPC behavior for oversized shift amounts.
3663   SDValue Lo = Op.getOperand(0);
3664   SDValue Hi = Op.getOperand(1);
3665   SDValue Amt = Op.getOperand(2);
3666   EVT AmtVT = Amt.getValueType();
3667
3668   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3669                              DAG.getConstant(BitWidth, AmtVT), Amt);
3670   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3671   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3672   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3673   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3674                              DAG.getConstant(-BitWidth, AmtVT));
3675   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3676   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3677   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3678   SDValue OutOps[] = { OutLo, OutHi };
3679   return DAG.getMergeValues(OutOps, 2, dl);
3680 }
3681
3682 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) {
3683   EVT VT = Op.getValueType();
3684   DebugLoc dl = Op.getDebugLoc();
3685   unsigned BitWidth = VT.getSizeInBits();
3686   assert(Op.getNumOperands() == 3 &&
3687          VT == Op.getOperand(1).getValueType() &&
3688          "Unexpected SRL!");
3689
3690   // Expand into a bunch of logical ops.  Note that these ops
3691   // depend on the PPC behavior for oversized shift amounts.
3692   SDValue Lo = Op.getOperand(0);
3693   SDValue Hi = Op.getOperand(1);
3694   SDValue Amt = Op.getOperand(2);
3695   EVT AmtVT = Amt.getValueType();
3696
3697   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3698                              DAG.getConstant(BitWidth, AmtVT), Amt);
3699   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3700   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3701   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3702   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3703                              DAG.getConstant(-BitWidth, AmtVT));
3704   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3705   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3706   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3707   SDValue OutOps[] = { OutLo, OutHi };
3708   return DAG.getMergeValues(OutOps, 2, dl);
3709 }
3710
3711 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) {
3712   DebugLoc dl = Op.getDebugLoc();
3713   EVT VT = Op.getValueType();
3714   unsigned BitWidth = VT.getSizeInBits();
3715   assert(Op.getNumOperands() == 3 &&
3716          VT == Op.getOperand(1).getValueType() &&
3717          "Unexpected SRA!");
3718
3719   // Expand into a bunch of logical ops, followed by a select_cc.
3720   SDValue Lo = Op.getOperand(0);
3721   SDValue Hi = Op.getOperand(1);
3722   SDValue Amt = Op.getOperand(2);
3723   EVT AmtVT = Amt.getValueType();
3724
3725   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3726                              DAG.getConstant(BitWidth, AmtVT), Amt);
3727   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3728   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3729   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3730   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3731                              DAG.getConstant(-BitWidth, AmtVT));
3732   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3733   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3734   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3735                                   Tmp4, Tmp6, ISD::SETLE);
3736   SDValue OutOps[] = { OutLo, OutHi };
3737   return DAG.getMergeValues(OutOps, 2, dl);
3738 }
3739
3740 //===----------------------------------------------------------------------===//
3741 // Vector related lowering.
3742 //
3743
3744 /// BuildSplatI - Build a canonical splati of Val with an element size of
3745 /// SplatSize.  Cast the result to VT.
3746 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
3747                              SelectionDAG &DAG, DebugLoc dl) {
3748   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3749
3750   static const EVT VTys[] = { // canonical VT to use for each size.
3751     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3752   };
3753
3754   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3755
3756   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3757   if (Val == -1)
3758     SplatSize = 1;
3759
3760   EVT CanonicalVT = VTys[SplatSize-1];
3761
3762   // Build a canonical splat for this value.
3763   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3764   SmallVector<SDValue, 8> Ops;
3765   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3766   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3767                               &Ops[0], Ops.size());
3768   return DAG.getNode(ISD::BIT_CONVERT, dl, ReqVT, Res);
3769 }
3770
3771 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3772 /// specified intrinsic ID.
3773 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3774                                 SelectionDAG &DAG, DebugLoc dl,
3775                                 EVT DestVT = MVT::Other) {
3776   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3777   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3778                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3779 }
3780
3781 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3782 /// specified intrinsic ID.
3783 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3784                                 SDValue Op2, SelectionDAG &DAG,
3785                                 DebugLoc dl, EVT DestVT = MVT::Other) {
3786   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3787   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3788                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3789 }
3790
3791
3792 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3793 /// amount.  The result has the specified value type.
3794 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3795                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3796   // Force LHS/RHS to be the right type.
3797   LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, LHS);
3798   RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, RHS);
3799
3800   int Ops[16];
3801   for (unsigned i = 0; i != 16; ++i)
3802     Ops[i] = i + Amt;
3803   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
3804   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
3805 }
3806
3807 // If this is a case we can't handle, return null and let the default
3808 // expansion code take care of it.  If we CAN select this case, and if it
3809 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3810 // this case more efficiently than a constant pool load, lower it to the
3811 // sequence of ops that should be used.
3812 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3813   DebugLoc dl = Op.getDebugLoc();
3814   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3815   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
3816
3817   // Check if this is a splat of a constant value.
3818   APInt APSplatBits, APSplatUndef;
3819   unsigned SplatBitSize;
3820   bool HasAnyUndefs;
3821   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
3822                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
3823     return SDValue();
3824
3825   unsigned SplatBits = APSplatBits.getZExtValue();
3826   unsigned SplatUndef = APSplatUndef.getZExtValue();
3827   unsigned SplatSize = SplatBitSize / 8;
3828
3829   // First, handle single instruction cases.
3830
3831   // All zeros?
3832   if (SplatBits == 0) {
3833     // Canonicalize all zero vectors to be v4i32.
3834     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3835       SDValue Z = DAG.getConstant(0, MVT::i32);
3836       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
3837       Op = DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Z);
3838     }
3839     return Op;
3840   }
3841
3842   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3843   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
3844                     (32-SplatBitSize));
3845   if (SextVal >= -16 && SextVal <= 15)
3846     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
3847
3848
3849   // Two instruction sequences.
3850
3851   // If this value is in the range [-32,30] and is even, use:
3852   //    tmp = VSPLTI[bhw], result = add tmp, tmp
3853   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3854     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
3855     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
3856     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3857   }
3858
3859   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3860   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3861   // for fneg/fabs.
3862   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3863     // Make -1 and vspltisw -1:
3864     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
3865
3866     // Make the VSLW intrinsic, computing 0x8000_0000.
3867     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3868                                    OnesV, DAG, dl);
3869
3870     // xor by OnesV to invert it.
3871     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
3872     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3873   }
3874
3875   // Check to see if this is a wide variety of vsplti*, binop self cases.
3876   static const signed char SplatCsts[] = {
3877     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3878     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3879   };
3880
3881   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3882     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3883     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3884     int i = SplatCsts[idx];
3885
3886     // Figure out what shift amount will be used by altivec if shifted by i in
3887     // this splat size.
3888     unsigned TypeShiftAmt = i & (SplatBitSize-1);
3889
3890     // vsplti + shl self.
3891     if (SextVal == (i << (int)TypeShiftAmt)) {
3892       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3893       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3894         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3895         Intrinsic::ppc_altivec_vslw
3896       };
3897       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3898       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3899     }
3900
3901     // vsplti + srl self.
3902     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3903       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3904       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3905         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3906         Intrinsic::ppc_altivec_vsrw
3907       };
3908       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3909       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3910     }
3911
3912     // vsplti + sra self.
3913     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3914       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3915       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3916         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3917         Intrinsic::ppc_altivec_vsraw
3918       };
3919       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3920       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3921     }
3922
3923     // vsplti + rol self.
3924     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3925                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3926       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3927       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3928         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3929         Intrinsic::ppc_altivec_vrlw
3930       };
3931       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3932       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3933     }
3934
3935     // t = vsplti c, result = vsldoi t, t, 1
3936     if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
3937       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3938       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
3939     }
3940     // t = vsplti c, result = vsldoi t, t, 2
3941     if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
3942       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3943       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
3944     }
3945     // t = vsplti c, result = vsldoi t, t, 3
3946     if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
3947       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3948       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
3949     }
3950   }
3951
3952   // Three instruction sequences.
3953
3954   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3955   if (SextVal >= 0 && SextVal <= 31) {
3956     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
3957     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3958     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
3959     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3960   }
3961   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3962   if (SextVal >= -31 && SextVal <= 0) {
3963     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
3964     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3965     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
3966     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3967   }
3968
3969   return SDValue();
3970 }
3971
3972 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3973 /// the specified operations to build the shuffle.
3974 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3975                                       SDValue RHS, SelectionDAG &DAG,
3976                                       DebugLoc dl) {
3977   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3978   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3979   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3980
3981   enum {
3982     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3983     OP_VMRGHW,
3984     OP_VMRGLW,
3985     OP_VSPLTISW0,
3986     OP_VSPLTISW1,
3987     OP_VSPLTISW2,
3988     OP_VSPLTISW3,
3989     OP_VSLDOI4,
3990     OP_VSLDOI8,
3991     OP_VSLDOI12
3992   };
3993
3994   if (OpNum == OP_COPY) {
3995     if (LHSID == (1*9+2)*9+3) return LHS;
3996     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3997     return RHS;
3998   }
3999
4000   SDValue OpLHS, OpRHS;
4001   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4002   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4003
4004   int ShufIdxs[16];
4005   switch (OpNum) {
4006   default: llvm_unreachable("Unknown i32 permute!");
4007   case OP_VMRGHW:
4008     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4009     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4010     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4011     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4012     break;
4013   case OP_VMRGLW:
4014     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4015     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4016     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4017     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4018     break;
4019   case OP_VSPLTISW0:
4020     for (unsigned i = 0; i != 16; ++i)
4021       ShufIdxs[i] = (i&3)+0;
4022     break;
4023   case OP_VSPLTISW1:
4024     for (unsigned i = 0; i != 16; ++i)
4025       ShufIdxs[i] = (i&3)+4;
4026     break;
4027   case OP_VSPLTISW2:
4028     for (unsigned i = 0; i != 16; ++i)
4029       ShufIdxs[i] = (i&3)+8;
4030     break;
4031   case OP_VSPLTISW3:
4032     for (unsigned i = 0; i != 16; ++i)
4033       ShufIdxs[i] = (i&3)+12;
4034     break;
4035   case OP_VSLDOI4:
4036     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4037   case OP_VSLDOI8:
4038     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4039   case OP_VSLDOI12:
4040     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4041   }
4042   EVT VT = OpLHS.getValueType();
4043   OpLHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpLHS);
4044   OpRHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpRHS);
4045   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4046   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
4047 }
4048
4049 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4050 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4051 /// return the code it can be lowered into.  Worst case, it can always be
4052 /// lowered into a vperm.
4053 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4054                                                SelectionDAG &DAG) {
4055   DebugLoc dl = Op.getDebugLoc();
4056   SDValue V1 = Op.getOperand(0);
4057   SDValue V2 = Op.getOperand(1);
4058   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4059   EVT VT = Op.getValueType();
4060
4061   // Cases that are handled by instructions that take permute immediates
4062   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4063   // selected by the instruction selector.
4064   if (V2.getOpcode() == ISD::UNDEF) {
4065     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4066         PPC::isSplatShuffleMask(SVOp, 2) ||
4067         PPC::isSplatShuffleMask(SVOp, 4) ||
4068         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4069         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4070         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4071         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4072         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4073         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4074         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4075         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4076         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4077       return Op;
4078     }
4079   }
4080
4081   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4082   // and produce a fixed permutation.  If any of these match, do not lower to
4083   // VPERM.
4084   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4085       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4086       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4087       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4088       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4089       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4090       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4091       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4092       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4093     return Op;
4094
4095   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4096   // perfect shuffle table to emit an optimal matching sequence.
4097   SmallVector<int, 16> PermMask;
4098   SVOp->getMask(PermMask);
4099
4100   unsigned PFIndexes[4];
4101   bool isFourElementShuffle = true;
4102   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4103     unsigned EltNo = 8;   // Start out undef.
4104     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4105       if (PermMask[i*4+j] < 0)
4106         continue;   // Undef, ignore it.
4107
4108       unsigned ByteSource = PermMask[i*4+j];
4109       if ((ByteSource & 3) != j) {
4110         isFourElementShuffle = false;
4111         break;
4112       }
4113
4114       if (EltNo == 8) {
4115         EltNo = ByteSource/4;
4116       } else if (EltNo != ByteSource/4) {
4117         isFourElementShuffle = false;
4118         break;
4119       }
4120     }
4121     PFIndexes[i] = EltNo;
4122   }
4123
4124   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4125   // perfect shuffle vector to determine if it is cost effective to do this as
4126   // discrete instructions, or whether we should use a vperm.
4127   if (isFourElementShuffle) {
4128     // Compute the index in the perfect shuffle table.
4129     unsigned PFTableIndex =
4130       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4131
4132     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4133     unsigned Cost  = (PFEntry >> 30);
4134
4135     // Determining when to avoid vperm is tricky.  Many things affect the cost
4136     // of vperm, particularly how many times the perm mask needs to be computed.
4137     // For example, if the perm mask can be hoisted out of a loop or is already
4138     // used (perhaps because there are multiple permutes with the same shuffle
4139     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4140     // the loop requires an extra register.
4141     //
4142     // As a compromise, we only emit discrete instructions if the shuffle can be
4143     // generated in 3 or fewer operations.  When we have loop information
4144     // available, if this block is within a loop, we should avoid using vperm
4145     // for 3-operation perms and use a constant pool load instead.
4146     if (Cost < 3)
4147       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4148   }
4149
4150   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4151   // vector that will get spilled to the constant pool.
4152   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4153
4154   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4155   // that it is in input element units, not in bytes.  Convert now.
4156   EVT EltVT = V1.getValueType().getVectorElementType();
4157   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4158
4159   SmallVector<SDValue, 16> ResultMask;
4160   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4161     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4162
4163     for (unsigned j = 0; j != BytesPerElement; ++j)
4164       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4165                                            MVT::i32));
4166   }
4167
4168   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4169                                     &ResultMask[0], ResultMask.size());
4170   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4171 }
4172
4173 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4174 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4175 /// information about the intrinsic.
4176 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4177                                   bool &isDot) {
4178   unsigned IntrinsicID =
4179     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4180   CompareOpc = -1;
4181   isDot = false;
4182   switch (IntrinsicID) {
4183   default: return false;
4184     // Comparison predicates.
4185   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4186   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4187   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4188   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4189   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4190   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4191   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4192   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4193   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4194   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4195   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4196   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4197   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4198
4199     // Normal Comparisons.
4200   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4201   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4202   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4203   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4204   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4205   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4206   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4207   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4208   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4209   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4210   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4211   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4212   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4213   }
4214   return true;
4215 }
4216
4217 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4218 /// lower, do it, otherwise return null.
4219 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4220                                                      SelectionDAG &DAG) {
4221   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4222   // opcode number of the comparison.
4223   DebugLoc dl = Op.getDebugLoc();
4224   int CompareOpc;
4225   bool isDot;
4226   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4227     return SDValue();    // Don't custom lower most intrinsics.
4228
4229   // If this is a non-dot comparison, make the VCMP node and we are done.
4230   if (!isDot) {
4231     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4232                                 Op.getOperand(1), Op.getOperand(2),
4233                                 DAG.getConstant(CompareOpc, MVT::i32));
4234     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Tmp);
4235   }
4236
4237   // Create the PPCISD altivec 'dot' comparison node.
4238   SDValue Ops[] = {
4239     Op.getOperand(2),  // LHS
4240     Op.getOperand(3),  // RHS
4241     DAG.getConstant(CompareOpc, MVT::i32)
4242   };
4243   std::vector<EVT> VTs;
4244   VTs.push_back(Op.getOperand(2).getValueType());
4245   VTs.push_back(MVT::Flag);
4246   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4247
4248   // Now that we have the comparison, emit a copy from the CR to a GPR.
4249   // This is flagged to the above dot comparison.
4250   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4251                                 DAG.getRegister(PPC::CR6, MVT::i32),
4252                                 CompNode.getValue(1));
4253
4254   // Unpack the result based on how the target uses it.
4255   unsigned BitNo;   // Bit # of CR6.
4256   bool InvertBit;   // Invert result?
4257   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4258   default:  // Can't happen, don't crash on invalid number though.
4259   case 0:   // Return the value of the EQ bit of CR6.
4260     BitNo = 0; InvertBit = false;
4261     break;
4262   case 1:   // Return the inverted value of the EQ bit of CR6.
4263     BitNo = 0; InvertBit = true;
4264     break;
4265   case 2:   // Return the value of the LT bit of CR6.
4266     BitNo = 2; InvertBit = false;
4267     break;
4268   case 3:   // Return the inverted value of the LT bit of CR6.
4269     BitNo = 2; InvertBit = true;
4270     break;
4271   }
4272
4273   // Shift the bit into the low position.
4274   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4275                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4276   // Isolate the bit.
4277   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4278                       DAG.getConstant(1, MVT::i32));
4279
4280   // If we are supposed to, toggle the bit.
4281   if (InvertBit)
4282     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4283                         DAG.getConstant(1, MVT::i32));
4284   return Flags;
4285 }
4286
4287 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4288                                                    SelectionDAG &DAG) {
4289   DebugLoc dl = Op.getDebugLoc();
4290   // Create a stack slot that is 16-byte aligned.
4291   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4292   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4293   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4294   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4295
4296   // Store the input value into Value#0 of the stack slot.
4297   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4298                                Op.getOperand(0), FIdx, NULL, 0,
4299                                false, false, 0);
4300   // Load it out.
4301   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, NULL, 0,
4302                      false, false, 0);
4303 }
4304
4305 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) {
4306   DebugLoc dl = Op.getDebugLoc();
4307   if (Op.getValueType() == MVT::v4i32) {
4308     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4309
4310     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4311     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4312
4313     SDValue RHSSwap =   // = vrlw RHS, 16
4314       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4315
4316     // Shrinkify inputs to v8i16.
4317     LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, LHS);
4318     RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHS);
4319     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHSSwap);
4320
4321     // Low parts multiplied together, generating 32-bit results (we ignore the
4322     // top parts).
4323     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4324                                         LHS, RHS, DAG, dl, MVT::v4i32);
4325
4326     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4327                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4328     // Shift the high parts up 16 bits.
4329     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4330                               Neg16, DAG, dl);
4331     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4332   } else if (Op.getValueType() == MVT::v8i16) {
4333     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4334
4335     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4336
4337     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4338                             LHS, RHS, Zero, DAG, dl);
4339   } else if (Op.getValueType() == MVT::v16i8) {
4340     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4341
4342     // Multiply the even 8-bit parts, producing 16-bit sums.
4343     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
4344                                            LHS, RHS, DAG, dl, MVT::v8i16);
4345     EvenParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, EvenParts);
4346
4347     // Multiply the odd 8-bit parts, producing 16-bit sums.
4348     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
4349                                           LHS, RHS, DAG, dl, MVT::v8i16);
4350     OddParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OddParts);
4351
4352     // Merge the results together.
4353     int Ops[16];
4354     for (unsigned i = 0; i != 8; ++i) {
4355       Ops[i*2  ] = 2*i+1;
4356       Ops[i*2+1] = 2*i+1+16;
4357     }
4358     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
4359   } else {
4360     llvm_unreachable("Unknown mul to lower!");
4361   }
4362 }
4363
4364 /// LowerOperation - Provide custom lowering hooks for some operations.
4365 ///
4366 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
4367   switch (Op.getOpcode()) {
4368   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
4369   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4370   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
4371   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4372   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
4373   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4374   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4375   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
4376   case ISD::VASTART:
4377     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
4378                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
4379
4380   case ISD::VAARG:
4381     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
4382                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
4383
4384   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
4385   case ISD::DYNAMIC_STACKALLOC:
4386     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
4387
4388   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
4389   case ISD::FP_TO_UINT:
4390   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
4391                                                        Op.getDebugLoc());
4392   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4393   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
4394
4395   // Lower 64-bit shifts.
4396   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
4397   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
4398   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
4399
4400   // Vector-related lowering.
4401   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4402   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4403   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4404   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4405   case ISD::MUL:                return LowerMUL(Op, DAG);
4406
4407   // Frame & Return address.
4408   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4409   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4410   }
4411   return SDValue();
4412 }
4413
4414 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
4415                                            SmallVectorImpl<SDValue>&Results,
4416                                            SelectionDAG &DAG) {
4417   DebugLoc dl = N->getDebugLoc();
4418   switch (N->getOpcode()) {
4419   default:
4420     assert(false && "Do not know how to custom type legalize this operation!");
4421     return;
4422   case ISD::FP_ROUND_INREG: {
4423     assert(N->getValueType(0) == MVT::ppcf128);
4424     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
4425     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4426                              MVT::f64, N->getOperand(0),
4427                              DAG.getIntPtrConstant(0));
4428     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4429                              MVT::f64, N->getOperand(0),
4430                              DAG.getIntPtrConstant(1));
4431
4432     // This sequence changes FPSCR to do round-to-zero, adds the two halves
4433     // of the long double, and puts FPSCR back the way it was.  We do not
4434     // actually model FPSCR.
4435     std::vector<EVT> NodeTys;
4436     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
4437
4438     NodeTys.push_back(MVT::f64);   // Return register
4439     NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
4440     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4441     MFFSreg = Result.getValue(0);
4442     InFlag = Result.getValue(1);
4443
4444     NodeTys.clear();
4445     NodeTys.push_back(MVT::Flag);   // Returns a flag
4446     Ops[0] = DAG.getConstant(31, MVT::i32);
4447     Ops[1] = InFlag;
4448     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
4449     InFlag = Result.getValue(0);
4450
4451     NodeTys.clear();
4452     NodeTys.push_back(MVT::Flag);   // Returns a flag
4453     Ops[0] = DAG.getConstant(30, MVT::i32);
4454     Ops[1] = InFlag;
4455     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
4456     InFlag = Result.getValue(0);
4457
4458     NodeTys.clear();
4459     NodeTys.push_back(MVT::f64);    // result of add
4460     NodeTys.push_back(MVT::Flag);   // Returns a flag
4461     Ops[0] = Lo;
4462     Ops[1] = Hi;
4463     Ops[2] = InFlag;
4464     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
4465     FPreg = Result.getValue(0);
4466     InFlag = Result.getValue(1);
4467
4468     NodeTys.clear();
4469     NodeTys.push_back(MVT::f64);
4470     Ops[0] = DAG.getConstant(1, MVT::i32);
4471     Ops[1] = MFFSreg;
4472     Ops[2] = FPreg;
4473     Ops[3] = InFlag;
4474     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
4475     FPreg = Result.getValue(0);
4476
4477     // We know the low half is about to be thrown away, so just use something
4478     // convenient.
4479     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
4480                                 FPreg, FPreg));
4481     return;
4482   }
4483   case ISD::FP_TO_SINT:
4484     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
4485     return;
4486   }
4487 }
4488
4489
4490 //===----------------------------------------------------------------------===//
4491 //  Other Lowering Code
4492 //===----------------------------------------------------------------------===//
4493
4494 MachineBasicBlock *
4495 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4496                                     bool is64bit, unsigned BinOpcode) const {
4497   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4498   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4499
4500   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4501   MachineFunction *F = BB->getParent();
4502   MachineFunction::iterator It = BB;
4503   ++It;
4504
4505   unsigned dest = MI->getOperand(0).getReg();
4506   unsigned ptrA = MI->getOperand(1).getReg();
4507   unsigned ptrB = MI->getOperand(2).getReg();
4508   unsigned incr = MI->getOperand(3).getReg();
4509   DebugLoc dl = MI->getDebugLoc();
4510
4511   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4512   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4513   F->insert(It, loopMBB);
4514   F->insert(It, exitMBB);
4515   exitMBB->transferSuccessors(BB);
4516
4517   MachineRegisterInfo &RegInfo = F->getRegInfo();
4518   unsigned TmpReg = (!BinOpcode) ? incr :
4519     RegInfo.createVirtualRegister(
4520        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4521                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
4522
4523   //  thisMBB:
4524   //   ...
4525   //   fallthrough --> loopMBB
4526   BB->addSuccessor(loopMBB);
4527
4528   //  loopMBB:
4529   //   l[wd]arx dest, ptr
4530   //   add r0, dest, incr
4531   //   st[wd]cx. r0, ptr
4532   //   bne- loopMBB
4533   //   fallthrough --> exitMBB
4534   BB = loopMBB;
4535   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4536     .addReg(ptrA).addReg(ptrB);
4537   if (BinOpcode)
4538     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
4539   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4540     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4541   BuildMI(BB, dl, TII->get(PPC::BCC))
4542     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4543   BB->addSuccessor(loopMBB);
4544   BB->addSuccessor(exitMBB);
4545
4546   //  exitMBB:
4547   //   ...
4548   BB = exitMBB;
4549   return BB;
4550 }
4551
4552 MachineBasicBlock *
4553 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4554                                             MachineBasicBlock *BB,
4555                                             bool is8bit,    // operation
4556                                             unsigned BinOpcode) const {
4557   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4558   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4559   // In 64 bit mode we have to use 64 bits for addresses, even though the
4560   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4561   // registers without caring whether they're 32 or 64, but here we're
4562   // doing actual arithmetic on the addresses.
4563   bool is64bit = PPCSubTarget.isPPC64();
4564
4565   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4566   MachineFunction *F = BB->getParent();
4567   MachineFunction::iterator It = BB;
4568   ++It;
4569
4570   unsigned dest = MI->getOperand(0).getReg();
4571   unsigned ptrA = MI->getOperand(1).getReg();
4572   unsigned ptrB = MI->getOperand(2).getReg();
4573   unsigned incr = MI->getOperand(3).getReg();
4574   DebugLoc dl = MI->getDebugLoc();
4575
4576   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4577   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4578   F->insert(It, loopMBB);
4579   F->insert(It, exitMBB);
4580   exitMBB->transferSuccessors(BB);
4581
4582   MachineRegisterInfo &RegInfo = F->getRegInfo();
4583   const TargetRegisterClass *RC =
4584     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4585               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4586   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4587   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4588   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4589   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4590   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4591   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4592   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4593   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4594   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4595   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4596   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4597   unsigned Ptr1Reg;
4598   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4599
4600   //  thisMBB:
4601   //   ...
4602   //   fallthrough --> loopMBB
4603   BB->addSuccessor(loopMBB);
4604
4605   // The 4-byte load must be aligned, while a char or short may be
4606   // anywhere in the word.  Hence all this nasty bookkeeping code.
4607   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4608   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4609   //   xori shift, shift1, 24 [16]
4610   //   rlwinm ptr, ptr1, 0, 0, 29
4611   //   slw incr2, incr, shift
4612   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4613   //   slw mask, mask2, shift
4614   //  loopMBB:
4615   //   lwarx tmpDest, ptr
4616   //   add tmp, tmpDest, incr2
4617   //   andc tmp2, tmpDest, mask
4618   //   and tmp3, tmp, mask
4619   //   or tmp4, tmp3, tmp2
4620   //   stwcx. tmp4, ptr
4621   //   bne- loopMBB
4622   //   fallthrough --> exitMBB
4623   //   srw dest, tmpDest, shift
4624
4625   if (ptrA!=PPC::R0) {
4626     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4627     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4628       .addReg(ptrA).addReg(ptrB);
4629   } else {
4630     Ptr1Reg = ptrB;
4631   }
4632   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4633       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4634   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4635       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4636   if (is64bit)
4637     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4638       .addReg(Ptr1Reg).addImm(0).addImm(61);
4639   else
4640     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4641       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4642   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4643       .addReg(incr).addReg(ShiftReg);
4644   if (is8bit)
4645     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4646   else {
4647     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4648     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4649   }
4650   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4651       .addReg(Mask2Reg).addReg(ShiftReg);
4652
4653   BB = loopMBB;
4654   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4655     .addReg(PPC::R0).addReg(PtrReg);
4656   if (BinOpcode)
4657     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4658       .addReg(Incr2Reg).addReg(TmpDestReg);
4659   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4660     .addReg(TmpDestReg).addReg(MaskReg);
4661   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4662     .addReg(TmpReg).addReg(MaskReg);
4663   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4664     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4665   BuildMI(BB, dl, TII->get(PPC::STWCX))
4666     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4667   BuildMI(BB, dl, TII->get(PPC::BCC))
4668     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4669   BB->addSuccessor(loopMBB);
4670   BB->addSuccessor(exitMBB);
4671
4672   //  exitMBB:
4673   //   ...
4674   BB = exitMBB;
4675   BuildMI(BB, dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4676   return BB;
4677 }
4678
4679 MachineBasicBlock *
4680 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4681                                                MachineBasicBlock *BB,
4682                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
4683   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4684
4685   // To "insert" these instructions we actually have to insert their
4686   // control-flow patterns.
4687   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4688   MachineFunction::iterator It = BB;
4689   ++It;
4690
4691   MachineFunction *F = BB->getParent();
4692
4693   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4694       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4695       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4696       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4697       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4698
4699     // The incoming instruction knows the destination vreg to set, the
4700     // condition code register to branch on, the true/false values to
4701     // select between, and a branch opcode to use.
4702
4703     //  thisMBB:
4704     //  ...
4705     //   TrueVal = ...
4706     //   cmpTY ccX, r1, r2
4707     //   bCC copy1MBB
4708     //   fallthrough --> copy0MBB
4709     MachineBasicBlock *thisMBB = BB;
4710     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4711     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4712     unsigned SelectPred = MI->getOperand(4).getImm();
4713     DebugLoc dl = MI->getDebugLoc();
4714     BuildMI(BB, dl, TII->get(PPC::BCC))
4715       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4716     F->insert(It, copy0MBB);
4717     F->insert(It, sinkMBB);
4718     // Update machine-CFG edges by first adding all successors of the current
4719     // block to the new block which will contain the Phi node for the select.
4720     // Also inform sdisel of the edge changes.
4721     for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
4722            E = BB->succ_end(); I != E; ++I) {
4723       EM->insert(std::make_pair(*I, sinkMBB));
4724       sinkMBB->addSuccessor(*I);
4725     }
4726     // Next, remove all successors of the current block, and add the true
4727     // and fallthrough blocks as its successors.
4728     while (!BB->succ_empty())
4729       BB->removeSuccessor(BB->succ_begin());
4730     // Next, add the true and fallthrough blocks as its successors.
4731     BB->addSuccessor(copy0MBB);
4732     BB->addSuccessor(sinkMBB);
4733
4734     //  copy0MBB:
4735     //   %FalseValue = ...
4736     //   # fallthrough to sinkMBB
4737     BB = copy0MBB;
4738
4739     // Update machine-CFG edges
4740     BB->addSuccessor(sinkMBB);
4741
4742     //  sinkMBB:
4743     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4744     //  ...
4745     BB = sinkMBB;
4746     BuildMI(BB, dl, TII->get(PPC::PHI), MI->getOperand(0).getReg())
4747       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4748       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4749   }
4750   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4751     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4752   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4753     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4754   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4755     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4756   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4757     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4758
4759   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4760     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4761   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4762     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4763   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4764     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4765   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4766     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4767
4768   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4769     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4770   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4771     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4772   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4773     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4774   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4775     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4776
4777   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4778     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4779   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4780     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4781   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4782     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4783   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4784     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4785
4786   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4787     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4788   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4789     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4790   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4791     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4792   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4793     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4794
4795   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4796     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4797   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4798     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4799   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4800     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4801   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4802     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4803
4804   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4805     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4806   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4807     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4808   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4809     BB = EmitAtomicBinary(MI, BB, false, 0);
4810   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4811     BB = EmitAtomicBinary(MI, BB, true, 0);
4812
4813   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4814            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4815     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4816
4817     unsigned dest   = MI->getOperand(0).getReg();
4818     unsigned ptrA   = MI->getOperand(1).getReg();
4819     unsigned ptrB   = MI->getOperand(2).getReg();
4820     unsigned oldval = MI->getOperand(3).getReg();
4821     unsigned newval = MI->getOperand(4).getReg();
4822     DebugLoc dl     = MI->getDebugLoc();
4823
4824     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4825     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4826     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4827     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4828     F->insert(It, loop1MBB);
4829     F->insert(It, loop2MBB);
4830     F->insert(It, midMBB);
4831     F->insert(It, exitMBB);
4832     exitMBB->transferSuccessors(BB);
4833
4834     //  thisMBB:
4835     //   ...
4836     //   fallthrough --> loopMBB
4837     BB->addSuccessor(loop1MBB);
4838
4839     // loop1MBB:
4840     //   l[wd]arx dest, ptr
4841     //   cmp[wd] dest, oldval
4842     //   bne- midMBB
4843     // loop2MBB:
4844     //   st[wd]cx. newval, ptr
4845     //   bne- loopMBB
4846     //   b exitBB
4847     // midMBB:
4848     //   st[wd]cx. dest, ptr
4849     // exitBB:
4850     BB = loop1MBB;
4851     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4852       .addReg(ptrA).addReg(ptrB);
4853     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4854       .addReg(oldval).addReg(dest);
4855     BuildMI(BB, dl, TII->get(PPC::BCC))
4856       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4857     BB->addSuccessor(loop2MBB);
4858     BB->addSuccessor(midMBB);
4859
4860     BB = loop2MBB;
4861     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4862       .addReg(newval).addReg(ptrA).addReg(ptrB);
4863     BuildMI(BB, dl, TII->get(PPC::BCC))
4864       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4865     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
4866     BB->addSuccessor(loop1MBB);
4867     BB->addSuccessor(exitMBB);
4868
4869     BB = midMBB;
4870     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4871       .addReg(dest).addReg(ptrA).addReg(ptrB);
4872     BB->addSuccessor(exitMBB);
4873
4874     //  exitMBB:
4875     //   ...
4876     BB = exitMBB;
4877   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4878              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4879     // We must use 64-bit registers for addresses when targeting 64-bit,
4880     // since we're actually doing arithmetic on them.  Other registers
4881     // can be 32-bit.
4882     bool is64bit = PPCSubTarget.isPPC64();
4883     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4884
4885     unsigned dest   = MI->getOperand(0).getReg();
4886     unsigned ptrA   = MI->getOperand(1).getReg();
4887     unsigned ptrB   = MI->getOperand(2).getReg();
4888     unsigned oldval = MI->getOperand(3).getReg();
4889     unsigned newval = MI->getOperand(4).getReg();
4890     DebugLoc dl     = MI->getDebugLoc();
4891
4892     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4893     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4894     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4895     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4896     F->insert(It, loop1MBB);
4897     F->insert(It, loop2MBB);
4898     F->insert(It, midMBB);
4899     F->insert(It, exitMBB);
4900     exitMBB->transferSuccessors(BB);
4901
4902     MachineRegisterInfo &RegInfo = F->getRegInfo();
4903     const TargetRegisterClass *RC =
4904       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4905                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4906     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4907     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4908     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4909     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4910     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4911     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4912     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4913     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4914     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4915     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4916     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4917     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4918     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4919     unsigned Ptr1Reg;
4920     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4921     //  thisMBB:
4922     //   ...
4923     //   fallthrough --> loopMBB
4924     BB->addSuccessor(loop1MBB);
4925
4926     // The 4-byte load must be aligned, while a char or short may be
4927     // anywhere in the word.  Hence all this nasty bookkeeping code.
4928     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4929     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4930     //   xori shift, shift1, 24 [16]
4931     //   rlwinm ptr, ptr1, 0, 0, 29
4932     //   slw newval2, newval, shift
4933     //   slw oldval2, oldval,shift
4934     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4935     //   slw mask, mask2, shift
4936     //   and newval3, newval2, mask
4937     //   and oldval3, oldval2, mask
4938     // loop1MBB:
4939     //   lwarx tmpDest, ptr
4940     //   and tmp, tmpDest, mask
4941     //   cmpw tmp, oldval3
4942     //   bne- midMBB
4943     // loop2MBB:
4944     //   andc tmp2, tmpDest, mask
4945     //   or tmp4, tmp2, newval3
4946     //   stwcx. tmp4, ptr
4947     //   bne- loop1MBB
4948     //   b exitBB
4949     // midMBB:
4950     //   stwcx. tmpDest, ptr
4951     // exitBB:
4952     //   srw dest, tmpDest, shift
4953     if (ptrA!=PPC::R0) {
4954       Ptr1Reg = RegInfo.createVirtualRegister(RC);
4955       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4956         .addReg(ptrA).addReg(ptrB);
4957     } else {
4958       Ptr1Reg = ptrB;
4959     }
4960     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4961         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4962     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4963         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4964     if (is64bit)
4965       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4966         .addReg(Ptr1Reg).addImm(0).addImm(61);
4967     else
4968       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4969         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4970     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
4971         .addReg(newval).addReg(ShiftReg);
4972     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
4973         .addReg(oldval).addReg(ShiftReg);
4974     if (is8bit)
4975       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4976     else {
4977       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4978       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
4979         .addReg(Mask3Reg).addImm(65535);
4980     }
4981     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4982         .addReg(Mask2Reg).addReg(ShiftReg);
4983     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
4984         .addReg(NewVal2Reg).addReg(MaskReg);
4985     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
4986         .addReg(OldVal2Reg).addReg(MaskReg);
4987
4988     BB = loop1MBB;
4989     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4990         .addReg(PPC::R0).addReg(PtrReg);
4991     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
4992         .addReg(TmpDestReg).addReg(MaskReg);
4993     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
4994         .addReg(TmpReg).addReg(OldVal3Reg);
4995     BuildMI(BB, dl, TII->get(PPC::BCC))
4996         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4997     BB->addSuccessor(loop2MBB);
4998     BB->addSuccessor(midMBB);
4999
5000     BB = loop2MBB;
5001     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5002         .addReg(TmpDestReg).addReg(MaskReg);
5003     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5004         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5005     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5006         .addReg(PPC::R0).addReg(PtrReg);
5007     BuildMI(BB, dl, TII->get(PPC::BCC))
5008       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5009     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5010     BB->addSuccessor(loop1MBB);
5011     BB->addSuccessor(exitMBB);
5012
5013     BB = midMBB;
5014     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5015       .addReg(PPC::R0).addReg(PtrReg);
5016     BB->addSuccessor(exitMBB);
5017
5018     //  exitMBB:
5019     //   ...
5020     BB = exitMBB;
5021     BuildMI(BB, dl, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
5022   } else {
5023     llvm_unreachable("Unexpected instr type to insert");
5024   }
5025
5026   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
5027   return BB;
5028 }
5029
5030 //===----------------------------------------------------------------------===//
5031 // Target Optimization Hooks
5032 //===----------------------------------------------------------------------===//
5033
5034 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5035                                              DAGCombinerInfo &DCI) const {
5036   TargetMachine &TM = getTargetMachine();
5037   SelectionDAG &DAG = DCI.DAG;
5038   DebugLoc dl = N->getDebugLoc();
5039   switch (N->getOpcode()) {
5040   default: break;
5041   case PPCISD::SHL:
5042     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5043       if (C->getZExtValue() == 0)   // 0 << V -> 0.
5044         return N->getOperand(0);
5045     }
5046     break;
5047   case PPCISD::SRL:
5048     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5049       if (C->getZExtValue() == 0)   // 0 >>u V -> 0.
5050         return N->getOperand(0);
5051     }
5052     break;
5053   case PPCISD::SRA:
5054     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5055       if (C->getZExtValue() == 0 ||   //  0 >>s V -> 0.
5056           C->isAllOnesValue())    // -1 >>s V -> -1.
5057         return N->getOperand(0);
5058     }
5059     break;
5060
5061   case ISD::SINT_TO_FP:
5062     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5063       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5064         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5065         // We allow the src/dst to be either f32/f64, but the intermediate
5066         // type must be i64.
5067         if (N->getOperand(0).getValueType() == MVT::i64 &&
5068             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5069           SDValue Val = N->getOperand(0).getOperand(0);
5070           if (Val.getValueType() == MVT::f32) {
5071             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5072             DCI.AddToWorklist(Val.getNode());
5073           }
5074
5075           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5076           DCI.AddToWorklist(Val.getNode());
5077           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5078           DCI.AddToWorklist(Val.getNode());
5079           if (N->getValueType(0) == MVT::f32) {
5080             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5081                               DAG.getIntPtrConstant(0));
5082             DCI.AddToWorklist(Val.getNode());
5083           }
5084           return Val;
5085         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5086           // If the intermediate type is i32, we can avoid the load/store here
5087           // too.
5088         }
5089       }
5090     }
5091     break;
5092   case ISD::STORE:
5093     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5094     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5095         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5096         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5097         N->getOperand(1).getValueType() == MVT::i32 &&
5098         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5099       SDValue Val = N->getOperand(1).getOperand(0);
5100       if (Val.getValueType() == MVT::f32) {
5101         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5102         DCI.AddToWorklist(Val.getNode());
5103       }
5104       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5105       DCI.AddToWorklist(Val.getNode());
5106
5107       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5108                         N->getOperand(2), N->getOperand(3));
5109       DCI.AddToWorklist(Val.getNode());
5110       return Val;
5111     }
5112
5113     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5114     if (cast<StoreSDNode>(N)->isUnindexed() &&
5115         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5116         N->getOperand(1).getNode()->hasOneUse() &&
5117         (N->getOperand(1).getValueType() == MVT::i32 ||
5118          N->getOperand(1).getValueType() == MVT::i16)) {
5119       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5120       // Do an any-extend to 32-bits if this is a half-word input.
5121       if (BSwapOp.getValueType() == MVT::i16)
5122         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5123
5124       SDValue Ops[] = {
5125         N->getOperand(0), BSwapOp, N->getOperand(2),
5126         DAG.getValueType(N->getOperand(1).getValueType())
5127       };
5128       return
5129         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5130                                 Ops, array_lengthof(Ops),
5131                                 cast<StoreSDNode>(N)->getMemoryVT(),
5132                                 cast<StoreSDNode>(N)->getMemOperand());
5133     }
5134     break;
5135   case ISD::BSWAP:
5136     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5137     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5138         N->getOperand(0).hasOneUse() &&
5139         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5140       SDValue Load = N->getOperand(0);
5141       LoadSDNode *LD = cast<LoadSDNode>(Load);
5142       // Create the byte-swapping load.
5143       SDValue Ops[] = {
5144         LD->getChain(),    // Chain
5145         LD->getBasePtr(),  // Ptr
5146         DAG.getValueType(N->getValueType(0)) // VT
5147       };
5148       SDValue BSLoad =
5149         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5150                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5151                                 LD->getMemoryVT(), LD->getMemOperand());
5152
5153       // If this is an i16 load, insert the truncate.
5154       SDValue ResVal = BSLoad;
5155       if (N->getValueType(0) == MVT::i16)
5156         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5157
5158       // First, combine the bswap away.  This makes the value produced by the
5159       // load dead.
5160       DCI.CombineTo(N, ResVal);
5161
5162       // Next, combine the load away, we give it a bogus result value but a real
5163       // chain result.  The result value is dead because the bswap is dead.
5164       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5165
5166       // Return N so it doesn't get rechecked!
5167       return SDValue(N, 0);
5168     }
5169
5170     break;
5171   case PPCISD::VCMP: {
5172     // If a VCMPo node already exists with exactly the same operands as this
5173     // node, use its result instead of this node (VCMPo computes both a CR6 and
5174     // a normal output).
5175     //
5176     if (!N->getOperand(0).hasOneUse() &&
5177         !N->getOperand(1).hasOneUse() &&
5178         !N->getOperand(2).hasOneUse()) {
5179
5180       // Scan all of the users of the LHS, looking for VCMPo's that match.
5181       SDNode *VCMPoNode = 0;
5182
5183       SDNode *LHSN = N->getOperand(0).getNode();
5184       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5185            UI != E; ++UI)
5186         if (UI->getOpcode() == PPCISD::VCMPo &&
5187             UI->getOperand(1) == N->getOperand(1) &&
5188             UI->getOperand(2) == N->getOperand(2) &&
5189             UI->getOperand(0) == N->getOperand(0)) {
5190           VCMPoNode = *UI;
5191           break;
5192         }
5193
5194       // If there is no VCMPo node, or if the flag value has a single use, don't
5195       // transform this.
5196       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5197         break;
5198
5199       // Look at the (necessarily single) use of the flag value.  If it has a
5200       // chain, this transformation is more complex.  Note that multiple things
5201       // could use the value result, which we should ignore.
5202       SDNode *FlagUser = 0;
5203       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5204            FlagUser == 0; ++UI) {
5205         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5206         SDNode *User = *UI;
5207         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5208           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5209             FlagUser = User;
5210             break;
5211           }
5212         }
5213       }
5214
5215       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5216       // give up for right now.
5217       if (FlagUser->getOpcode() == PPCISD::MFCR)
5218         return SDValue(VCMPoNode, 0);
5219     }
5220     break;
5221   }
5222   case ISD::BR_CC: {
5223     // If this is a branch on an altivec predicate comparison, lower this so
5224     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5225     // lowering is done pre-legalize, because the legalizer lowers the predicate
5226     // compare down to code that is difficult to reassemble.
5227     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5228     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5229     int CompareOpc;
5230     bool isDot;
5231
5232     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5233         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5234         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5235       assert(isDot && "Can't compare against a vector result!");
5236
5237       // If this is a comparison against something other than 0/1, then we know
5238       // that the condition is never/always true.
5239       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5240       if (Val != 0 && Val != 1) {
5241         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5242           return N->getOperand(0);
5243         // Always !=, turn it into an unconditional branch.
5244         return DAG.getNode(ISD::BR, dl, MVT::Other,
5245                            N->getOperand(0), N->getOperand(4));
5246       }
5247
5248       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5249
5250       // Create the PPCISD altivec 'dot' comparison node.
5251       std::vector<EVT> VTs;
5252       SDValue Ops[] = {
5253         LHS.getOperand(2),  // LHS of compare
5254         LHS.getOperand(3),  // RHS of compare
5255         DAG.getConstant(CompareOpc, MVT::i32)
5256       };
5257       VTs.push_back(LHS.getOperand(2).getValueType());
5258       VTs.push_back(MVT::Flag);
5259       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5260
5261       // Unpack the result based on how the target uses it.
5262       PPC::Predicate CompOpc;
5263       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5264       default:  // Can't happen, don't crash on invalid number though.
5265       case 0:   // Branch on the value of the EQ bit of CR6.
5266         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5267         break;
5268       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5269         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5270         break;
5271       case 2:   // Branch on the value of the LT bit of CR6.
5272         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5273         break;
5274       case 3:   // Branch on the inverted value of the LT bit of CR6.
5275         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5276         break;
5277       }
5278
5279       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5280                          DAG.getConstant(CompOpc, MVT::i32),
5281                          DAG.getRegister(PPC::CR6, MVT::i32),
5282                          N->getOperand(4), CompNode.getValue(1));
5283     }
5284     break;
5285   }
5286   }
5287
5288   return SDValue();
5289 }
5290
5291 //===----------------------------------------------------------------------===//
5292 // Inline Assembly Support
5293 //===----------------------------------------------------------------------===//
5294
5295 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5296                                                        const APInt &Mask,
5297                                                        APInt &KnownZero,
5298                                                        APInt &KnownOne,
5299                                                        const SelectionDAG &DAG,
5300                                                        unsigned Depth) const {
5301   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5302   switch (Op.getOpcode()) {
5303   default: break;
5304   case PPCISD::LBRX: {
5305     // lhbrx is known to have the top bits cleared out.
5306     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
5307       KnownZero = 0xFFFF0000;
5308     break;
5309   }
5310   case ISD::INTRINSIC_WO_CHAIN: {
5311     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
5312     default: break;
5313     case Intrinsic::ppc_altivec_vcmpbfp_p:
5314     case Intrinsic::ppc_altivec_vcmpeqfp_p:
5315     case Intrinsic::ppc_altivec_vcmpequb_p:
5316     case Intrinsic::ppc_altivec_vcmpequh_p:
5317     case Intrinsic::ppc_altivec_vcmpequw_p:
5318     case Intrinsic::ppc_altivec_vcmpgefp_p:
5319     case Intrinsic::ppc_altivec_vcmpgtfp_p:
5320     case Intrinsic::ppc_altivec_vcmpgtsb_p:
5321     case Intrinsic::ppc_altivec_vcmpgtsh_p:
5322     case Intrinsic::ppc_altivec_vcmpgtsw_p:
5323     case Intrinsic::ppc_altivec_vcmpgtub_p:
5324     case Intrinsic::ppc_altivec_vcmpgtuh_p:
5325     case Intrinsic::ppc_altivec_vcmpgtuw_p:
5326       KnownZero = ~1U;  // All bits but the low one are known to be zero.
5327       break;
5328     }
5329   }
5330   }
5331 }
5332
5333
5334 /// getConstraintType - Given a constraint, return the type of
5335 /// constraint it is for this target.
5336 PPCTargetLowering::ConstraintType
5337 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
5338   if (Constraint.size() == 1) {
5339     switch (Constraint[0]) {
5340     default: break;
5341     case 'b':
5342     case 'r':
5343     case 'f':
5344     case 'v':
5345     case 'y':
5346       return C_RegisterClass;
5347     }
5348   }
5349   return TargetLowering::getConstraintType(Constraint);
5350 }
5351
5352 std::pair<unsigned, const TargetRegisterClass*>
5353 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5354                                                 EVT VT) const {
5355   if (Constraint.size() == 1) {
5356     // GCC RS6000 Constraint Letters
5357     switch (Constraint[0]) {
5358     case 'b':   // R1-R31
5359     case 'r':   // R0-R31
5360       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
5361         return std::make_pair(0U, PPC::G8RCRegisterClass);
5362       return std::make_pair(0U, PPC::GPRCRegisterClass);
5363     case 'f':
5364       if (VT == MVT::f32)
5365         return std::make_pair(0U, PPC::F4RCRegisterClass);
5366       else if (VT == MVT::f64)
5367         return std::make_pair(0U, PPC::F8RCRegisterClass);
5368       break;
5369     case 'v':
5370       return std::make_pair(0U, PPC::VRRCRegisterClass);
5371     case 'y':   // crrc
5372       return std::make_pair(0U, PPC::CRRCRegisterClass);
5373     }
5374   }
5375
5376   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5377 }
5378
5379
5380 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5381 /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is true
5382 /// it means one of the asm constraint of the inline asm instruction being
5383 /// processed is 'm'.
5384 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
5385                                                      bool hasMemory,
5386                                                      std::vector<SDValue>&Ops,
5387                                                      SelectionDAG &DAG) const {
5388   SDValue Result(0,0);
5389   switch (Letter) {
5390   default: break;
5391   case 'I':
5392   case 'J':
5393   case 'K':
5394   case 'L':
5395   case 'M':
5396   case 'N':
5397   case 'O':
5398   case 'P': {
5399     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
5400     if (!CST) return; // Must be an immediate to match.
5401     unsigned Value = CST->getZExtValue();
5402     switch (Letter) {
5403     default: llvm_unreachable("Unknown constraint letter!");
5404     case 'I':  // "I" is a signed 16-bit constant.
5405       if ((short)Value == (int)Value)
5406         Result = DAG.getTargetConstant(Value, Op.getValueType());
5407       break;
5408     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
5409     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
5410       if ((short)Value == 0)
5411         Result = DAG.getTargetConstant(Value, Op.getValueType());
5412       break;
5413     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
5414       if ((Value >> 16) == 0)
5415         Result = DAG.getTargetConstant(Value, Op.getValueType());
5416       break;
5417     case 'M':  // "M" is a constant that is greater than 31.
5418       if (Value > 31)
5419         Result = DAG.getTargetConstant(Value, Op.getValueType());
5420       break;
5421     case 'N':  // "N" is a positive constant that is an exact power of two.
5422       if ((int)Value > 0 && isPowerOf2_32(Value))
5423         Result = DAG.getTargetConstant(Value, Op.getValueType());
5424       break;
5425     case 'O':  // "O" is the constant zero.
5426       if (Value == 0)
5427         Result = DAG.getTargetConstant(Value, Op.getValueType());
5428       break;
5429     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
5430       if ((short)-Value == (int)-Value)
5431         Result = DAG.getTargetConstant(Value, Op.getValueType());
5432       break;
5433     }
5434     break;
5435   }
5436   }
5437
5438   if (Result.getNode()) {
5439     Ops.push_back(Result);
5440     return;
5441   }
5442
5443   // Handle standard constraint letters.
5444   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, hasMemory, Ops, DAG);
5445 }
5446
5447 // isLegalAddressingMode - Return true if the addressing mode represented
5448 // by AM is legal for this target, for a load/store of the specified type.
5449 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5450                                               const Type *Ty) const {
5451   // FIXME: PPC does not allow r+i addressing modes for vectors!
5452
5453   // PPC allows a sign-extended 16-bit immediate field.
5454   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
5455     return false;
5456
5457   // No global is ever allowed as a base.
5458   if (AM.BaseGV)
5459     return false;
5460
5461   // PPC only support r+r,
5462   switch (AM.Scale) {
5463   case 0:  // "r+i" or just "i", depending on HasBaseReg.
5464     break;
5465   case 1:
5466     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
5467       return false;
5468     // Otherwise we have r+r or r+i.
5469     break;
5470   case 2:
5471     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
5472       return false;
5473     // Allow 2*r as r+r.
5474     break;
5475   default:
5476     // No other scales are supported.
5477     return false;
5478   }
5479
5480   return true;
5481 }
5482
5483 /// isLegalAddressImmediate - Return true if the integer value can be used
5484 /// as the offset of the target addressing mode for load / store of the
5485 /// given type.
5486 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
5487   // PPC allows a sign-extended 16-bit immediate field.
5488   return (V > -(1 << 16) && V < (1 << 16)-1);
5489 }
5490
5491 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
5492   return false;
5493 }
5494
5495 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
5496   DebugLoc dl = Op.getDebugLoc();
5497   // Depths > 0 not supported yet!
5498   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
5499     return SDValue();
5500
5501   MachineFunction &MF = DAG.getMachineFunction();
5502   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
5503
5504   // Just load the return address off the stack.
5505   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
5506
5507   // Make sure the function really does not optimize away the store of the RA
5508   // to the stack.
5509   FuncInfo->setLRStoreRequired();
5510   return DAG.getLoad(getPointerTy(), dl,
5511                      DAG.getEntryNode(), RetAddrFI, NULL, 0,
5512                      false, false, 0);
5513 }
5514
5515 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
5516   DebugLoc dl = Op.getDebugLoc();
5517   // Depths > 0 not supported yet!
5518   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
5519     return SDValue();
5520
5521   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
5522   bool isPPC64 = PtrVT == MVT::i64;
5523
5524   MachineFunction &MF = DAG.getMachineFunction();
5525   MachineFrameInfo *MFI = MF.getFrameInfo();
5526   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
5527                   && MFI->getStackSize();
5528
5529   if (isPPC64)
5530     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, is31 ? PPC::X31 : PPC::X1,
5531       MVT::i64);
5532   else
5533     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, is31 ? PPC::R31 : PPC::R1,
5534       MVT::i32);
5535 }
5536
5537 bool
5538 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5539   // The PowerPC target isn't yet aware of offsets.
5540   return false;
5541 }
5542
5543 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
5544                                            bool isSrcConst, bool isSrcStr,
5545                                            SelectionDAG &DAG) const {
5546   if (this->PPCSubTarget.isPPC64()) {
5547     return MVT::i64;
5548   } else {
5549     return MVT::i32;
5550   }
5551 }