lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  38 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  39                                      cl::Hidden);
  40
  41 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  42   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  43
  44   setPow2DivIsCheap();
  45
  46   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  47   setUseUnderscoreSetJmp(true);
  48   setUseUnderscoreLongJmp(true);
  49
  50   // Set up the register classes.
  51   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  52   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  53   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  54
  55   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  56   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i8, Expand);
  58
  59   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  74   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  75   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  76   // This is used in the ppcf128->int sequence.  Note it has different semantics
  77   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  78   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  79
  80   // PowerPC has no intrinsics for these particular operations
  81   setOperationAction(ISD::MEMMOVE, MVT::Other, Expand);
  82   setOperationAction(ISD::MEMSET, MVT::Other, Expand);
  83   setOperationAction(ISD::MEMCPY, MVT::Other, Expand);
  84   setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
  85
  86   // PowerPC has no SREM/UREM instructions
  87   setOperationAction(ISD::SREM, MVT::i32, Expand);
  88   setOperationAction(ISD::UREM, MVT::i32, Expand);
  89   setOperationAction(ISD::SREM, MVT::i64, Expand);
  90   setOperationAction(ISD::UREM, MVT::i64, Expand);
  91
  92   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  93   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  94   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  95   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  96   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  97   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  98   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  99   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 100   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 101
 102   // We don't support sin/cos/sqrt/fmod/pow
 103   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 104   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 105   setOperationAction(ISD::FREM , MVT::f64, Expand);
 106   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 107   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 108   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 109   setOperationAction(ISD::FREM , MVT::f32, Expand);
 110   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 111
 112   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 113
 114   // If we're enabling GP optimizations, use hardware square root
 115   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 116     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 117     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 118   }
 119
 120   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 121   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 122
 123   // PowerPC does not have BSWAP, CTPOP or CTTZ
 124   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 125   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 126   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 127   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 128   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 129   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 130
 131   // PowerPC does not have ROTR
 132   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 133
 134   // PowerPC does not have Select
 135   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 136   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 137   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 138   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 139
 140   // PowerPC wants to turn select_cc of FP into fsel when possible.
 141   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 142   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 143
 144   // PowerPC wants to optimize integer setcc a bit
 145   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 146
 147   // PowerPC does not have BRCOND which requires SetCC
 148   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 149
 150   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 151
 152   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 153   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 154
 155   // PowerPC does not have [U|S]INT_TO_FP
 156   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 157   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 158
 159   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 160   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 161   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 162   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 163
 164   // We cannot sextinreg(i1).  Expand to shifts.
 165   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 166
 167   // Support label based line numbers.
 168   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 169   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 170
 171   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 172   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 173   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 174   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 175
 176
 177   // We want to legalize GlobalAddress and ConstantPool nodes into the
 178   // appropriate instructions to materialize the address.
 179   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 180   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 181   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 182   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 183   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 184   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 185   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 186   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 187
 188   // RET must be custom lowered, to meet ABI requirements
 189   setOperationAction(ISD::RET               , MVT::Other, Custom);
 190
 191   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 192   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 193
 194   // VAARG is custom lowered with ELF 32 ABI
 195   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 196     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 197   else
 198     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 199
 200   // Use the default implementation.
 201   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 202   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 203   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 204   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 205   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 206   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 207
 208   // We want to custom lower some of our intrinsics.
 209   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 210
 211   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 212     // They also have instructions for converting between i64 and fp.
 213     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 214     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 215     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 216     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 217     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 218
 219     // FIXME: disable this lowered code.  This generates 64-bit register values,
 220     // and we don't model the fact that the top part is clobbered by calls.  We
 221     // need to flag these together so that the value isn't live across a call.
 222     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 223
 224     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 225     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 226   } else {
 227     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 228     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 229   }
 230
 231   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 232     // 64-bit PowerPC implementations can support i64 types directly
 233     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 234     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 235     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 236     // 64-bit PowerPC wants to expand i128 shifts itself.
 237     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 238     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 239     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 240   } else {
 241     // 32-bit PowerPC wants to expand i64 shifts itself.
 242     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 243     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 244     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 245   }
 246
 247   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 248     // First set operation action for all vector types to expand. Then we
 249     // will selectively turn on ones that can be effectively codegen'd.
 250     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 251          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 252       // add/sub are legal for all supported vector VT's.
 253       setOperationAction(ISD::ADD , (MVT::ValueType)VT, Legal);
 254       setOperationAction(ISD::SUB , (MVT::ValueType)VT, Legal);
 255
 256       // We promote all shuffles to v16i8.
 257       setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, Promote);
 258       AddPromotedToType (ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, MVT::v16i8);
 259
 260       // We promote all non-typed operations to v4i32.
 261       setOperationAction(ISD::AND   , (MVT::ValueType)VT, Promote);
 262       AddPromotedToType (ISD::AND   , (MVT::ValueType)VT, MVT::v4i32);
 263       setOperationAction(ISD::OR    , (MVT::ValueType)VT, Promote);
 264       AddPromotedToType (ISD::OR    , (MVT::ValueType)VT, MVT::v4i32);
 265       setOperationAction(ISD::XOR   , (MVT::ValueType)VT, Promote);
 266       AddPromotedToType (ISD::XOR   , (MVT::ValueType)VT, MVT::v4i32);
 267       setOperationAction(ISD::LOAD  , (MVT::ValueType)VT, Promote);
 268       AddPromotedToType (ISD::LOAD  , (MVT::ValueType)VT, MVT::v4i32);
 269       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 270       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v4i32);
 271       setOperationAction(ISD::STORE, (MVT::ValueType)VT, Promote);
 272       AddPromotedToType (ISD::STORE, (MVT::ValueType)VT, MVT::v4i32);
 273
 274       // No other operations are legal.
 275       setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 276       setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 277       setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 278       setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 279       setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 280       setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 281       setOperationAction(ISD::FNEG, (MVT::ValueType)VT, Expand);
 282       setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 283       setOperationAction(ISD::INSERT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 284       setOperationAction(ISD::BUILD_VECTOR, (MVT::ValueType)VT, Expand);
 285       setOperationAction(ISD::UMUL_LOHI, (MVT::ValueType)VT, Expand);
 286       setOperationAction(ISD::SMUL_LOHI, (MVT::ValueType)VT, Expand);
 287       setOperationAction(ISD::UDIVREM, (MVT::ValueType)VT, Expand);
 288       setOperationAction(ISD::SDIVREM, (MVT::ValueType)VT, Expand);
 289       setOperationAction(ISD::SCALAR_TO_VECTOR, (MVT::ValueType)VT, Expand);
 290       setOperationAction(ISD::FPOW, (MVT::ValueType)VT, Expand);
 291       setOperationAction(ISD::CTPOP, (MVT::ValueType)VT, Expand);
 292       setOperationAction(ISD::CTLZ, (MVT::ValueType)VT, Expand);
 293       setOperationAction(ISD::CTTZ, (MVT::ValueType)VT, Expand);
 294     }
 295
 296     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 297     // with merges, splats, etc.
 298     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 299
 300     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 301     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 302     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 303     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 304     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 305     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 306
 307     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 308     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 309     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 310     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 311
 312     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 313     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 314     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 315     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 316
 317     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 318     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 319
 320     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 321     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 322     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 323     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 324   }
 325
 326   setShiftAmountType(MVT::i32);
 327   setSetCCResultContents(ZeroOrOneSetCCResult);
 328
 329   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 330     setStackPointerRegisterToSaveRestore(PPC::X1);
 331     setExceptionPointerRegister(PPC::X3);
 332     setExceptionSelectorRegister(PPC::X4);
 333   } else {
 334     setStackPointerRegisterToSaveRestore(PPC::R1);
 335     setExceptionPointerRegister(PPC::R3);
 336     setExceptionSelectorRegister(PPC::R4);
 337   }
 338
 339   // We have target-specific dag combine patterns for the following nodes:
 340   setTargetDAGCombine(ISD::SINT_TO_FP);
 341   setTargetDAGCombine(ISD::STORE);
 342   setTargetDAGCombine(ISD::BR_CC);
 343   setTargetDAGCombine(ISD::BSWAP);
 344
 345   // Darwin long double math library functions have $LDBL128 appended.
 346   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 347     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 348     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 349     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 350     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 351     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 352   }
 353
 354   computeRegisterProperties();
 355 }
 356
 357 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 358 /// function arguments in the caller parameter area.
 359 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 360   TargetMachine &TM = getTargetMachine();
 361   // Darwin passes everything on 4 byte boundary.
 362   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 363     return 4;
 364   // FIXME Elf TBD
 365   return 4;
 366 }
 367
 368 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 369   switch (Opcode) {
 370   default: return 0;
 371   case PPCISD::FSEL:          return "PPCISD::FSEL";
 372   case PPCISD::FCFID:         return "PPCISD::FCFID";
 373   case PPCISD::FCTIDZ:        return "PPCISD::FCTIDZ";
 374   case PPCISD::FCTIWZ:        return "PPCISD::FCTIWZ";
 375   case PPCISD::STFIWX:        return "PPCISD::STFIWX";
 376   case PPCISD::VMADDFP:       return "PPCISD::VMADDFP";
 377   case PPCISD::VNMSUBFP:      return "PPCISD::VNMSUBFP";
 378   case PPCISD::VPERM:         return "PPCISD::VPERM";
 379   case PPCISD::Hi:            return "PPCISD::Hi";
 380   case PPCISD::Lo:            return "PPCISD::Lo";
 381   case PPCISD::DYNALLOC:      return "PPCISD::DYNALLOC";
 382   case PPCISD::GlobalBaseReg: return "PPCISD::GlobalBaseReg";
 383   case PPCISD::SRL:           return "PPCISD::SRL";
 384   case PPCISD::SRA:           return "PPCISD::SRA";
 385   case PPCISD::SHL:           return "PPCISD::SHL";
 386   case PPCISD::EXTSW_32:      return "PPCISD::EXTSW_32";
 387   case PPCISD::STD_32:        return "PPCISD::STD_32";
 388   case PPCISD::CALL_ELF:      return "PPCISD::CALL_ELF";
 389   case PPCISD::CALL_Macho:    return "PPCISD::CALL_Macho";
 390   case PPCISD::MTCTR:         return "PPCISD::MTCTR";
 391   case PPCISD::BCTRL_Macho:   return "PPCISD::BCTRL_Macho";
 392   case PPCISD::BCTRL_ELF:     return "PPCISD::BCTRL_ELF";
 393   case PPCISD::RET_FLAG:      return "PPCISD::RET_FLAG";
 394   case PPCISD::MFCR:          return "PPCISD::MFCR";
 395   case PPCISD::VCMP:          return "PPCISD::VCMP";
 396   case PPCISD::VCMPo:         return "PPCISD::VCMPo";
 397   case PPCISD::LBRX:          return "PPCISD::LBRX";
 398   case PPCISD::STBRX:         return "PPCISD::STBRX";
 399   case PPCISD::COND_BRANCH:   return "PPCISD::COND_BRANCH";
 400   case PPCISD::MFFS:          return "PPCISD::MFFS";
 401   case PPCISD::MTFSB0:        return "PPCISD::MTFSB0";
 402   case PPCISD::MTFSB1:        return "PPCISD::MTFSB1";
 403   case PPCISD::FADDRTZ:       return "PPCISD::FADDRTZ";
 404   case PPCISD::MTFSF:         return "PPCISD::MTFSF";
 405   }
 406 }
 407
 408
 409 MVT::ValueType
 410 PPCTargetLowering::getSetCCResultType(const SDOperand &) const {
 411   return MVT::i32;
 412 }
 413
 414
 415 //===----------------------------------------------------------------------===//
 416 // Node matching predicates, for use by the tblgen matching code.
 417 //===----------------------------------------------------------------------===//
 418
 419 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 420 static bool isFloatingPointZero(SDOperand Op) {
 421   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 422     return CFP->getValueAPF().isZero();
 423   else if (ISD::isEXTLoad(Op.Val) || ISD::isNON_EXTLoad(Op.Val)) {
 424     // Maybe this has already been legalized into the constant pool?
 425     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 426       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 427         return CFP->getValueAPF().isZero();
 428   }
 429   return false;
 430 }
 431
 432 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 433 /// true if Op is undef or if it matches the specified value.
 434 static bool isConstantOrUndef(SDOperand Op, unsigned Val) {
 435   return Op.getOpcode() == ISD::UNDEF ||
 436          cast<ConstantSDNode>(Op)->getValue() == Val;
 437 }
 438
 439 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 440 /// VPKUHUM instruction.
 441 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 442   if (!isUnary) {
 443     for (unsigned i = 0; i != 16; ++i)
 444       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 445         return false;
 446   } else {
 447     for (unsigned i = 0; i != 8; ++i)
 448       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 449           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 450         return false;
 451   }
 452   return true;
 453 }
 454
 455 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 456 /// VPKUWUM instruction.
 457 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 458   if (!isUnary) {
 459     for (unsigned i = 0; i != 16; i += 2)
 460       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 461           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 462         return false;
 463   } else {
 464     for (unsigned i = 0; i != 8; i += 2)
 465       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 466           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 467           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 468           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 469         return false;
 470   }
 471   return true;
 472 }
 473
 474 /// isVMerge - Common function, used to match vmrg* shuffles.
 475 ///
 476 static bool isVMerge(SDNode *N, unsigned UnitSize,
 477                      unsigned LHSStart, unsigned RHSStart) {
 478   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 479          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 480   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 481          "Unsupported merge size!");
 482
 483   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 484     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 485       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 486                              LHSStart+j+i*UnitSize) ||
 487           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 488                              RHSStart+j+i*UnitSize))
 489         return false;
 490     }
 491       return true;
 492 }
 493
 494 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 495 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 496 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 497   if (!isUnary)
 498     return isVMerge(N, UnitSize, 8, 24);
 499   return isVMerge(N, UnitSize, 8, 8);
 500 }
 501
 502 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 503 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 504 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 505   if (!isUnary)
 506     return isVMerge(N, UnitSize, 0, 16);
 507   return isVMerge(N, UnitSize, 0, 0);
 508 }
 509
 510
 511 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 512 /// amount, otherwise return -1.
 513 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 514   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 515          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 516   // Find the first non-undef value in the shuffle mask.
 517   unsigned i;
 518   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 519     /*search*/;
 520
 521   if (i == 16) return -1;  // all undef.
 522
 523   // Otherwise, check to see if the rest of the elements are consequtively
 524   // numbered from this value.
 525   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getValue();
 526   if (ShiftAmt < i) return -1;
 527   ShiftAmt -= i;
 528
 529   if (!isUnary) {
 530     // Check the rest of the elements to see if they are consequtive.
 531     for (++i; i != 16; ++i)
 532       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 533         return -1;
 534   } else {
 535     // Check the rest of the elements to see if they are consequtive.
 536     for (++i; i != 16; ++i)
 537       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 538         return -1;
 539   }
 540
 541   return ShiftAmt;
 542 }
 543
 544 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 545 /// specifies a splat of a single element that is suitable for input to
 546 /// VSPLTB/VSPLTH/VSPLTW.
 547 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 548   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 549          N->getNumOperands() == 16 &&
 550          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 551
 552   // This is a splat operation if each element of the permute is the same, and
 553   // if the value doesn't reference the second vector.
 554   unsigned ElementBase = 0;
 555   SDOperand Elt = N->getOperand(0);
 556   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 557     ElementBase = EltV->getValue();
 558   else
 559     return false;   // FIXME: Handle UNDEF elements too!
 560
 561   if (cast<ConstantSDNode>(Elt)->getValue() >= 16)
 562     return false;
 563
 564   // Check that they are consequtive.
 565   for (unsigned i = 1; i != EltSize; ++i) {
 566     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 567         cast<ConstantSDNode>(N->getOperand(i))->getValue() != i+ElementBase)
 568       return false;
 569   }
 570
 571   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 572   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 573     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 574     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 575            "Invalid VECTOR_SHUFFLE mask!");
 576     for (unsigned j = 0; j != EltSize; ++j)
 577       if (N->getOperand(i+j) != N->getOperand(j))
 578         return false;
 579   }
 580
 581   return true;
 582 }
 583
 584 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 585 /// are -0.0.
 586 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 587   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 588   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 589     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 590       return CFP->getValueAPF().isNegZero();
 591   return false;
 592 }
 593
 594 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 595 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 596 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 597   assert(isSplatShuffleMask(N, EltSize));
 598   return cast<ConstantSDNode>(N->getOperand(0))->getValue() / EltSize;
 599 }
 600
 601 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 602 /// by using a vspltis[bhw] instruction of the specified element size, return
 603 /// the constant being splatted.  The ByteSize field indicates the number of
 604 /// bytes of each element [124] -> [bhw].
 605 SDOperand PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 606   SDOperand OpVal(0, 0);
 607
 608   // If ByteSize of the splat is bigger than the element size of the
 609   // build_vector, then we have a case where we are checking for a splat where
 610   // multiple elements of the buildvector are folded together into a single
 611   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 612   unsigned EltSize = 16/N->getNumOperands();
 613   if (EltSize < ByteSize) {
 614     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 615     SDOperand UniquedVals[4];
 616     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 617
 618     // See if all of the elements in the buildvector agree across.
 619     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 620       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 621       // If the element isn't a constant, bail fully out.
 622       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDOperand();
 623
 624
 625       if (UniquedVals[i&(Multiple-1)].Val == 0)
 626         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 627       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 628         return SDOperand();  // no match.
 629     }
 630
 631     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 632     // either constant or undef values that are identical for each chunk.  See
 633     // if these chunks can form into a larger vspltis*.
 634
 635     // Check to see if all of the leading entries are either 0 or -1.  If
 636     // neither, then this won't fit into the immediate field.
 637     bool LeadingZero = true;
 638     bool LeadingOnes = true;
 639     for (unsigned i = 0; i != Multiple-1; ++i) {
 640       if (UniquedVals[i].Val == 0) continue;  // Must have been undefs.
 641
 642       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 643       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 644     }
 645     // Finally, check the least significant entry.
 646     if (LeadingZero) {
 647       if (UniquedVals[Multiple-1].Val == 0)
 648         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 649       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getValue();
 650       if (Val < 16)
 651         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 652     }
 653     if (LeadingOnes) {
 654       if (UniquedVals[Multiple-1].Val == 0)
 655         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 656       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSignExtended();
 657       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 658         return DAG.getTargetConstant(Val, MVT::i32);
 659     }
 660
 661     return SDOperand();
 662   }
 663
 664   // Check to see if this buildvec has a single non-undef value in its elements.
 665   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 666     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 667     if (OpVal.Val == 0)
 668       OpVal = N->getOperand(i);
 669     else if (OpVal != N->getOperand(i))
 670       return SDOperand();
 671   }
 672
 673   if (OpVal.Val == 0) return SDOperand();  // All UNDEF: use implicit def.
 674
 675   unsigned ValSizeInBytes = 0;
 676   uint64_t Value = 0;
 677   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 678     Value = CN->getValue();
 679     ValSizeInBytes = MVT::getSizeInBits(CN->getValueType(0))/8;
 680   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 681     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 682     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 683     ValSizeInBytes = 4;
 684   }
 685
 686   // If the splat value is larger than the element value, then we can never do
 687   // this splat.  The only case that we could fit the replicated bits into our
 688   // immediate field for would be zero, and we prefer to use vxor for it.
 689   if (ValSizeInBytes < ByteSize) return SDOperand();
 690
 691   // If the element value is larger than the splat value, cut it in half and
 692   // check to see if the two halves are equal.  Continue doing this until we
 693   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 694   while (ValSizeInBytes > ByteSize) {
 695     ValSizeInBytes >>= 1;
 696
 697     // If the top half equals the bottom half, we're still ok.
 698     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 699          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 700       return SDOperand();
 701   }
 702
 703   // Properly sign extend the value.
 704   int ShAmt = (4-ByteSize)*8;
 705   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 706
 707   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 708   if (MaskVal == 0) return SDOperand();
 709
 710   // Finally, if this value fits in a 5 bit sext field, return it
 711   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 712     return DAG.getTargetConstant(MaskVal, MVT::i32);
 713   return SDOperand();
 714 }
 715
 716 //===----------------------------------------------------------------------===//
 717 //  Addressing Mode Selection
 718 //===----------------------------------------------------------------------===//
 719
 720 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 721 /// or 64-bit immediate, and if the value can be accurately represented as a
 722 /// sign extension from a 16-bit value.  If so, this returns true and the
 723 /// immediate.
 724 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 725   if (N->getOpcode() != ISD::Constant)
 726     return false;
 727
 728   Imm = (short)cast<ConstantSDNode>(N)->getValue();
 729   if (N->getValueType(0) == MVT::i32)
 730     return Imm == (int32_t)cast<ConstantSDNode>(N)->getValue();
 731   else
 732     return Imm == (int64_t)cast<ConstantSDNode>(N)->getValue();
 733 }
 734 static bool isIntS16Immediate(SDOperand Op, short &Imm) {
 735   return isIntS16Immediate(Op.Val, Imm);
 736 }
 737
 738
 739 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 740 /// can be represented as an indexed [r+r] operation.  Returns false if it
 741 /// can be more efficiently represented with [r+imm].
 742 bool PPCTargetLowering::SelectAddressRegReg(SDOperand N, SDOperand &Base,
 743                                             SDOperand &Index,
 744                                             SelectionDAG &DAG) {
 745   short imm = 0;
 746   if (N.getOpcode() == ISD::ADD) {
 747     if (isIntS16Immediate(N.getOperand(1), imm))
 748       return false;    // r+i
 749     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 750       return false;    // r+i
 751
 752     Base = N.getOperand(0);
 753     Index = N.getOperand(1);
 754     return true;
 755   } else if (N.getOpcode() == ISD::OR) {
 756     if (isIntS16Immediate(N.getOperand(1), imm))
 757       return false;    // r+i can fold it if we can.
 758
 759     // If this is an or of disjoint bitfields, we can codegen this as an add
 760     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 761     // disjoint.
 762     APInt LHSKnownZero, LHSKnownOne;
 763     APInt RHSKnownZero, RHSKnownOne;
 764     DAG.ComputeMaskedBits(N.getOperand(0),
 765                           APInt::getAllOnesValue(N.getOperand(0)
 766                             .getValueSizeInBits()),
 767                           LHSKnownZero, LHSKnownOne);
 768
 769     if (LHSKnownZero.getBoolValue()) {
 770       DAG.ComputeMaskedBits(N.getOperand(1),
 771                             APInt::getAllOnesValue(N.getOperand(1)
 772                               .getValueSizeInBits()),
 773                             RHSKnownZero, RHSKnownOne);
 774       // If all of the bits are known zero on the LHS or RHS, the add won't
 775       // carry.
 776       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 777         Base = N.getOperand(0);
 778         Index = N.getOperand(1);
 779         return true;
 780       }
 781     }
 782   }
 783
 784   return false;
 785 }
 786
 787 /// Returns true if the address N can be represented by a base register plus
 788 /// a signed 16-bit displacement [r+imm], and if it is not better
 789 /// represented as reg+reg.
 790 bool PPCTargetLowering::SelectAddressRegImm(SDOperand N, SDOperand &Disp,
 791                                             SDOperand &Base, SelectionDAG &DAG){
 792   // If this can be more profitably realized as r+r, fail.
 793   if (SelectAddressRegReg(N, Disp, Base, DAG))
 794     return false;
 795
 796   if (N.getOpcode() == ISD::ADD) {
 797     short imm = 0;
 798     if (isIntS16Immediate(N.getOperand(1), imm)) {
 799       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 800       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 801         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 802       } else {
 803         Base = N.getOperand(0);
 804       }
 805       return true; // [r+i]
 806     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 807       // Match LOAD (ADD (X, Lo(G))).
 808       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 809              && "Cannot handle constant offsets yet!");
 810       Disp = N.getOperand(1).getOperand(0);  // The global address.
 811       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 812              Disp.getOpcode() == ISD::TargetConstantPool ||
 813              Disp.getOpcode() == ISD::TargetJumpTable);
 814       Base = N.getOperand(0);
 815       return true;  // [&g+r]
 816     }
 817   } else if (N.getOpcode() == ISD::OR) {
 818     short imm = 0;
 819     if (isIntS16Immediate(N.getOperand(1), imm)) {
 820       // If this is an or of disjoint bitfields, we can codegen this as an add
 821       // (for better address arithmetic) if the LHS and RHS of the OR are
 822       // provably disjoint.
 823       APInt LHSKnownZero, LHSKnownOne;
 824       DAG.ComputeMaskedBits(N.getOperand(0),
 825                             APInt::getAllOnesValue(32),
 826                             LHSKnownZero, LHSKnownOne);
 827       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 828         // If all of the bits are known zero on the LHS or RHS, the add won't
 829         // carry.
 830         Base = N.getOperand(0);
 831         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 832         return true;
 833       }
 834     }
 835   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 836     // Loading from a constant address.
 837
 838     // If this address fits entirely in a 16-bit sext immediate field, codegen
 839     // this as "d, 0"
 840     short Imm;
 841     if (isIntS16Immediate(CN, Imm)) {
 842       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 843       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 844       return true;
 845     }
 846
 847     // Handle 32-bit sext immediates with LIS + addr mode.
 848     if (CN->getValueType(0) == MVT::i32 ||
 849         (int64_t)CN->getValue() == (int)CN->getValue()) {
 850       int Addr = (int)CN->getValue();
 851
 852       // Otherwise, break this down into an LIS + disp.
 853       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 854
 855       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 856       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 857       Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 858       return true;
 859     }
 860   }
 861
 862   Disp = DAG.getTargetConstant(0, getPointerTy());
 863   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 864     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 865   else
 866     Base = N;
 867   return true;      // [r+0]
 868 }
 869
 870 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 871 /// represented as an indexed [r+r] operation.
 872 bool PPCTargetLowering::SelectAddressRegRegOnly(SDOperand N, SDOperand &Base,
 873                                                 SDOperand &Index,
 874                                                 SelectionDAG &DAG) {
 875   // Check to see if we can easily represent this as an [r+r] address.  This
 876   // will fail if it thinks that the address is more profitably represented as
 877   // reg+imm, e.g. where imm = 0.
 878   if (SelectAddressRegReg(N, Base, Index, DAG))
 879     return true;
 880
 881   // If the operand is an addition, always emit this as [r+r], since this is
 882   // better (for code size, and execution, as the memop does the add for free)
 883   // than emitting an explicit add.
 884   if (N.getOpcode() == ISD::ADD) {
 885     Base = N.getOperand(0);
 886     Index = N.getOperand(1);
 887     return true;
 888   }
 889
 890   // Otherwise, do it the hard way, using R0 as the base register.
 891   Base = DAG.getRegister(PPC::R0, N.getValueType());
 892   Index = N;
 893   return true;
 894 }
 895
 896 /// SelectAddressRegImmShift - Returns true if the address N can be
 897 /// represented by a base register plus a signed 14-bit displacement
 898 /// [r+imm*4].  Suitable for use by STD and friends.
 899 bool PPCTargetLowering::SelectAddressRegImmShift(SDOperand N, SDOperand &Disp,
 900                                                  SDOperand &Base,
 901                                                  SelectionDAG &DAG) {
 902   // If this can be more profitably realized as r+r, fail.
 903   if (SelectAddressRegReg(N, Disp, Base, DAG))
 904     return false;
 905
 906   if (N.getOpcode() == ISD::ADD) {
 907     short imm = 0;
 908     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 909       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 910       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 911         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 912       } else {
 913         Base = N.getOperand(0);
 914       }
 915       return true; // [r+i]
 916     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 917       // Match LOAD (ADD (X, Lo(G))).
 918       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 919              && "Cannot handle constant offsets yet!");
 920       Disp = N.getOperand(1).getOperand(0);  // The global address.
 921       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 922              Disp.getOpcode() == ISD::TargetConstantPool ||
 923              Disp.getOpcode() == ISD::TargetJumpTable);
 924       Base = N.getOperand(0);
 925       return true;  // [&g+r]
 926     }
 927   } else if (N.getOpcode() == ISD::OR) {
 928     short imm = 0;
 929     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 930       // If this is an or of disjoint bitfields, we can codegen this as an add
 931       // (for better address arithmetic) if the LHS and RHS of the OR are
 932       // provably disjoint.
 933       APInt LHSKnownZero, LHSKnownOne;
 934       DAG.ComputeMaskedBits(N.getOperand(0),
 935                             APInt::getAllOnesValue(32),
 936                             LHSKnownZero, LHSKnownOne);
 937       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 938         // If all of the bits are known zero on the LHS or RHS, the add won't
 939         // carry.
 940         Base = N.getOperand(0);
 941         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 942         return true;
 943       }
 944     }
 945   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 946     // Loading from a constant address.  Verify low two bits are clear.
 947     if ((CN->getValue() & 3) == 0) {
 948       // If this address fits entirely in a 14-bit sext immediate field, codegen
 949       // this as "d, 0"
 950       short Imm;
 951       if (isIntS16Immediate(CN, Imm)) {
 952         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 953         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 954         return true;
 955       }
 956
 957       // Fold the low-part of 32-bit absolute addresses into addr mode.
 958       if (CN->getValueType(0) == MVT::i32 ||
 959           (int64_t)CN->getValue() == (int)CN->getValue()) {
 960         int Addr = (int)CN->getValue();
 961
 962         // Otherwise, break this down into an LIS + disp.
 963         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 964
 965         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 966         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 967         Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 968         return true;
 969       }
 970     }
 971   }
 972
 973   Disp = DAG.getTargetConstant(0, getPointerTy());
 974   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 975     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 976   else
 977     Base = N;
 978   return true;      // [r+0]
 979 }
 980
 981
 982 /// getPreIndexedAddressParts - returns true by value, base pointer and
 983 /// offset pointer and addressing mode by reference if the node's address
 984 /// can be legally represented as pre-indexed load / store address.
 985 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDOperand &Base,
 986                                                   SDOperand &Offset,
 987                                                   ISD::MemIndexedMode &AM,
 988                                                   SelectionDAG &DAG) {
 989   // Disabled by default for now.
 990   if (!EnablePPCPreinc) return false;
 991
 992   SDOperand Ptr;
 993   MVT::ValueType VT;
 994   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 995     Ptr = LD->getBasePtr();
 996     VT = LD->getMemoryVT();
 997
 998   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
 999     ST = ST;
1000     Ptr = ST->getBasePtr();
1001     VT  = ST->getMemoryVT();
1002   } else
1003     return false;
1004
1005   // PowerPC doesn't have preinc load/store instructions for vectors.
1006   if (MVT::isVector(VT))
1007     return false;
1008
1009   // TODO: Check reg+reg first.
1010
1011   // LDU/STU use reg+imm*4, others use reg+imm.
1012   if (VT != MVT::i64) {
1013     // reg + imm
1014     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1015       return false;
1016   } else {
1017     // reg + imm * 4.
1018     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1019       return false;
1020   }
1021
1022   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1023     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1024     // sext i32 to i64 when addr mode is r+i.
1025     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1026         LD->getExtensionType() == ISD::SEXTLOAD &&
1027         isa<ConstantSDNode>(Offset))
1028       return false;
1029   }
1030
1031   AM = ISD::PRE_INC;
1032   return true;
1033 }
1034
1035 //===----------------------------------------------------------------------===//
1036 //  LowerOperation implementation
1037 //===----------------------------------------------------------------------===//
1038
1039 SDOperand PPCTargetLowering::LowerConstantPool(SDOperand Op,
1040                                              SelectionDAG &DAG) {
1041   MVT::ValueType PtrVT = Op.getValueType();
1042   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1043   Constant *C = CP->getConstVal();
1044   SDOperand CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1045   SDOperand Zero = DAG.getConstant(0, PtrVT);
1046
1047   const TargetMachine &TM = DAG.getTarget();
1048
1049   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1050   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1051
1052   // If this is a non-darwin platform, we don't support non-static relo models
1053   // yet.
1054   if (TM.getRelocationModel() == Reloc::Static ||
1055       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1056     // Generate non-pic code that has direct accesses to the constant pool.
1057     // The address of the global is just (hi(&g)+lo(&g)).
1058     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1059   }
1060
1061   if (TM.getRelocationModel() == Reloc::PIC_) {
1062     // With PIC, the first instruction is actually "GR+hi(&G)".
1063     Hi = DAG.getNode(ISD::ADD, PtrVT,
1064                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1065   }
1066
1067   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1068   return Lo;
1069 }
1070
1071 SDOperand PPCTargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
1072   MVT::ValueType PtrVT = Op.getValueType();
1073   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1074   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1075   SDOperand Zero = DAG.getConstant(0, PtrVT);
1076
1077   const TargetMachine &TM = DAG.getTarget();
1078
1079   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1080   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1081
1082   // If this is a non-darwin platform, we don't support non-static relo models
1083   // yet.
1084   if (TM.getRelocationModel() == Reloc::Static ||
1085       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1086     // Generate non-pic code that has direct accesses to the constant pool.
1087     // The address of the global is just (hi(&g)+lo(&g)).
1088     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1089   }
1090
1091   if (TM.getRelocationModel() == Reloc::PIC_) {
1092     // With PIC, the first instruction is actually "GR+hi(&G)".
1093     Hi = DAG.getNode(ISD::ADD, PtrVT,
1094                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1095   }
1096
1097   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1098   return Lo;
1099 }
1100
1101 SDOperand PPCTargetLowering::LowerGlobalTLSAddress(SDOperand Op,
1102                                                    SelectionDAG &DAG) {
1103   assert(0 && "TLS not implemented for PPC.");
1104 }
1105
1106 SDOperand PPCTargetLowering::LowerGlobalAddress(SDOperand Op,
1107                                                 SelectionDAG &DAG) {
1108   MVT::ValueType PtrVT = Op.getValueType();
1109   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1110   GlobalValue *GV = GSDN->getGlobal();
1111   SDOperand GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1112   // If it's a debug information descriptor, don't mess with it.
1113   if (DAG.isVerifiedDebugInfoDesc(Op))
1114     return GA;
1115   SDOperand Zero = DAG.getConstant(0, PtrVT);
1116
1117   const TargetMachine &TM = DAG.getTarget();
1118
1119   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1120   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1121
1122   // If this is a non-darwin platform, we don't support non-static relo models
1123   // yet.
1124   if (TM.getRelocationModel() == Reloc::Static ||
1125       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1126     // Generate non-pic code that has direct accesses to globals.
1127     // The address of the global is just (hi(&g)+lo(&g)).
1128     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1129   }
1130
1131   if (TM.getRelocationModel() == Reloc::PIC_) {
1132     // With PIC, the first instruction is actually "GR+hi(&G)".
1133     Hi = DAG.getNode(ISD::ADD, PtrVT,
1134                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1135   }
1136
1137   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1138
1139   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1140     return Lo;
1141
1142   // If the global is weak or external, we have to go through the lazy
1143   // resolution stub.
1144   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1145 }
1146
1147 SDOperand PPCTargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG) {
1148   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1149
1150   // If we're comparing for equality to zero, expose the fact that this is
1151   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1152   // fold the new nodes.
1153   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1154     if (C->isNullValue() && CC == ISD::SETEQ) {
1155       MVT::ValueType VT = Op.getOperand(0).getValueType();
1156       SDOperand Zext = Op.getOperand(0);
1157       if (VT < MVT::i32) {
1158         VT = MVT::i32;
1159         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1160       }
1161       unsigned Log2b = Log2_32(MVT::getSizeInBits(VT));
1162       SDOperand Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1163       SDOperand Scc = DAG.getNode(ISD::SRL, VT, Clz,
1164                                   DAG.getConstant(Log2b, MVT::i32));
1165       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1166     }
1167     // Leave comparisons against 0 and -1 alone for now, since they're usually
1168     // optimized.  FIXME: revisit this when we can custom lower all setcc
1169     // optimizations.
1170     if (C->isAllOnesValue() || C->isNullValue())
1171       return SDOperand();
1172   }
1173
1174   // If we have an integer seteq/setne, turn it into a compare against zero
1175   // by xor'ing the rhs with the lhs, which is faster than setting a
1176   // condition register, reading it back out, and masking the correct bit.  The
1177   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1178   // the result to other bit-twiddling opportunities.
1179   MVT::ValueType LHSVT = Op.getOperand(0).getValueType();
1180   if (MVT::isInteger(LHSVT) && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1181     MVT::ValueType VT = Op.getValueType();
1182     SDOperand Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1183                                 Op.getOperand(1));
1184     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1185   }
1186   return SDOperand();
1187 }
1188
1189 SDOperand PPCTargetLowering::LowerVAARG(SDOperand Op, SelectionDAG &DAG,
1190                               int VarArgsFrameIndex,
1191                               int VarArgsStackOffset,
1192                               unsigned VarArgsNumGPR,
1193                               unsigned VarArgsNumFPR,
1194                               const PPCSubtarget &Subtarget) {
1195
1196   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1197 }
1198
1199 SDOperand PPCTargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG,
1200                               int VarArgsFrameIndex,
1201                               int VarArgsStackOffset,
1202                               unsigned VarArgsNumGPR,
1203                               unsigned VarArgsNumFPR,
1204                               const PPCSubtarget &Subtarget) {
1205
1206   if (Subtarget.isMachoABI()) {
1207     // vastart just stores the address of the VarArgsFrameIndex slot into the
1208     // memory location argument.
1209     MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1210     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1211     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1212     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
1213   }
1214
1215   // For ELF 32 ABI we follow the layout of the va_list struct.
1216   // We suppose the given va_list is already allocated.
1217   //
1218   // typedef struct {
1219   //  char gpr;     /* index into the array of 8 GPRs
1220   //                 * stored in the register save area
1221   //                 * gpr=0 corresponds to r3,
1222   //                 * gpr=1 to r4, etc.
1223   //                 */
1224   //  char fpr;     /* index into the array of 8 FPRs
1225   //                 * stored in the register save area
1226   //                 * fpr=0 corresponds to f1,
1227   //                 * fpr=1 to f2, etc.
1228   //                 */
1229   //  char *overflow_arg_area;
1230   //                /* location on stack that holds
1231   //                 * the next overflow argument
1232   //                 */
1233   //  char *reg_save_area;
1234   //               /* where r3:r10 and f1:f8 (if saved)
1235   //                * are stored
1236   //                */
1237   // } va_list[1];
1238
1239
1240   SDOperand ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1241   SDOperand ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1242
1243
1244   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1245
1246   SDOperand StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1247   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1248
1249   uint64_t FrameOffset = MVT::getSizeInBits(PtrVT)/8;
1250   SDOperand ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1251
1252   uint64_t StackOffset = MVT::getSizeInBits(PtrVT)/8 - 1;
1253   SDOperand ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1254
1255   uint64_t FPROffset = 1;
1256   SDOperand ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1257
1258   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1259
1260   // Store first byte : number of int regs
1261   SDOperand firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1262                                       Op.getOperand(1), SV, 0);
1263   uint64_t nextOffset = FPROffset;
1264   SDOperand nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1265                                   ConstFPROffset);
1266
1267   // Store second byte : number of float regs
1268   SDOperand secondStore =
1269     DAG.getStore(firstStore, ArgFPR, nextPtr, SV, nextOffset);
1270   nextOffset += StackOffset;
1271   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1272
1273   // Store second word : arguments given on stack
1274   SDOperand thirdStore =
1275     DAG.getStore(secondStore, StackOffsetFI, nextPtr, SV, nextOffset);
1276   nextOffset += FrameOffset;
1277   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1278
1279   // Store third word : arguments given in registers
1280   return DAG.getStore(thirdStore, FR, nextPtr, SV, nextOffset);
1281
1282 }
1283
1284 #include "PPCGenCallingConv.inc"
1285
1286 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1287 /// depending on which subtarget is selected.
1288 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1289   if (Subtarget.isMachoABI()) {
1290     static const unsigned FPR[] = {
1291       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1292       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1293     };
1294     return FPR;
1295   }
1296
1297
1298   static const unsigned FPR[] = {
1299     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1300     PPC::F8
1301   };
1302   return FPR;
1303 }
1304
1305 SDOperand
1306 PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op,
1307                                          SelectionDAG &DAG,
1308                                          int &VarArgsFrameIndex,
1309                                          int &VarArgsStackOffset,
1310                                          unsigned &VarArgsNumGPR,
1311                                          unsigned &VarArgsNumFPR,
1312                                          const PPCSubtarget &Subtarget) {
1313   // TODO: add description of PPC stack frame format, or at least some docs.
1314   //
1315   MachineFunction &MF = DAG.getMachineFunction();
1316   MachineFrameInfo *MFI = MF.getFrameInfo();
1317   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1318   SmallVector<SDOperand, 8> ArgValues;
1319   SDOperand Root = Op.getOperand(0);
1320
1321   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1322   bool isPPC64 = PtrVT == MVT::i64;
1323   bool isMachoABI = Subtarget.isMachoABI();
1324   bool isELF32_ABI = Subtarget.isELF32_ABI();
1325   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1326
1327   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1328
1329   static const unsigned GPR_32[] = {           // 32-bit registers.
1330     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1331     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1332   };
1333   static const unsigned GPR_64[] = {           // 64-bit registers.
1334     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1335     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1336   };
1337
1338   static const unsigned *FPR = GetFPR(Subtarget);
1339
1340   static const unsigned VR[] = {
1341     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1342     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1343   };
1344
1345   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1346   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1347   const unsigned Num_VR_Regs  = array_lengthof( VR);
1348
1349   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1350
1351   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1352
1353   // Add DAG nodes to load the arguments or copy them out of registers.  On
1354   // entry to a function on PPC, the arguments start after the linkage area,
1355   // although the first ones are often in registers.
1356   //
1357   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1358   // represented with two words (long long or double) must be copied to an
1359   // even GPR_idx value or to an even ArgOffset value.
1360
1361   SmallVector<SDOperand, 8> MemOps;
1362
1363   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
1364     SDOperand ArgVal;
1365     bool needsLoad = false;
1366     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
1367     unsigned ObjSize = MVT::getSizeInBits(ObjectVT)/8;
1368     unsigned ArgSize = ObjSize;
1369     ISD::ParamFlags::ParamFlagsTy Flags =
1370               cast<ConstantSDNode>(Op.getOperand(ArgNo+3))->getValue();
1371     unsigned AlignFlag = ISD::ParamFlags::One
1372                                 << ISD::ParamFlags::OrigAlignmentOffs;
1373     unsigned isByVal = Flags & ISD::ParamFlags::ByVal;
1374     // See if next argument requires stack alignment in ELF
1375     bool Expand = (ObjectVT == MVT::f64) || ((ArgNo + 1 < e) &&
1376       (cast<ConstantSDNode>(Op.getOperand(ArgNo+4))->getValue() & AlignFlag) &&
1377       (!(Flags & AlignFlag)));
1378
1379     unsigned CurArgOffset = ArgOffset;
1380
1381     // FIXME alignment for ELF may not be right
1382     // FIXME the codegen can be much improved in some cases.
1383     // We do not have to keep everything in memory.
1384     if (isByVal) {
1385       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1386       ObjSize = (Flags & ISD::ParamFlags::ByValSize) >>
1387                       ISD::ParamFlags::ByValSizeOffs;
1388       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1389       // Double word align in ELF
1390       if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1391       // Objects of size 1 and 2 are right justified, everything else is
1392       // left justified.  This means the memory address is adjusted forwards.
1393       if (ObjSize==1 || ObjSize==2) {
1394         CurArgOffset = CurArgOffset + (4 - ObjSize);
1395       }
1396       // The value of the object is its address.
1397       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1398       SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1399       ArgValues.push_back(FIN);
1400       if (ObjSize==1 || ObjSize==2) {
1401         if (GPR_idx != Num_GPR_Regs) {
1402           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1403           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1404           SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1405           SDOperand Store = DAG.getTruncStore(Val.getValue(1), Val, FIN,
1406                                NULL, 0, ObjSize==1 ? MVT::i8 : MVT::i16 );
1407           MemOps.push_back(Store);
1408           ++GPR_idx;
1409           if (isMachoABI) ArgOffset += PtrByteSize;
1410         } else {
1411           ArgOffset += PtrByteSize;
1412         }
1413         continue;
1414       }
1415       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1416         // Store whatever pieces of the object are in registers
1417         // to memory.  ArgVal will be address of the beginning of
1418         // the object.
1419         if (GPR_idx != Num_GPR_Regs) {
1420           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1421           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1422           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1423           SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1424           SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1425           SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1426           MemOps.push_back(Store);
1427           ++GPR_idx;
1428           if (isMachoABI) ArgOffset += PtrByteSize;
1429         } else {
1430           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1431           break;
1432         }
1433       }
1434       continue;
1435     }
1436
1437     switch (ObjectVT) {
1438     default: assert(0 && "Unhandled argument type!");
1439     case MVT::i32:
1440       if (!isPPC64) {
1441         // Double word align in ELF
1442         if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1443
1444         if (GPR_idx != Num_GPR_Regs) {
1445           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1446           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1447           ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1448           ++GPR_idx;
1449         } else {
1450           needsLoad = true;
1451           ArgSize = PtrByteSize;
1452         }
1453         // Stack align in ELF
1454         if (needsLoad && Expand && isELF32_ABI)
1455           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1456         // All int arguments reserve stack space in Macho ABI.
1457         if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1458         break;
1459       }
1460       // FALLTHROUGH
1461     case MVT::i64:  // PPC64
1462       if (GPR_idx != Num_GPR_Regs) {
1463         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1464         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1465         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1466
1467         if (ObjectVT == MVT::i32) {
1468           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1469           // value to MVT::i64 and then truncate to the correct register size.
1470           if (Flags & ISD::ParamFlags::SExt)
1471             ArgVal = DAG.getNode(ISD::AssertSext, MVT::i64, ArgVal,
1472                                  DAG.getValueType(ObjectVT));
1473           else if (Flags & ISD::ParamFlags::ZExt)
1474             ArgVal = DAG.getNode(ISD::AssertZext, MVT::i64, ArgVal,
1475                                  DAG.getValueType(ObjectVT));
1476
1477           ArgVal = DAG.getNode(ISD::TRUNCATE, MVT::i32, ArgVal);
1478         }
1479
1480         ++GPR_idx;
1481       } else {
1482         needsLoad = true;
1483       }
1484       // All int arguments reserve stack space in Macho ABI.
1485       if (isMachoABI || needsLoad) ArgOffset += 8;
1486       break;
1487
1488     case MVT::f32:
1489     case MVT::f64:
1490       // Every 4 bytes of argument space consumes one of the GPRs available for
1491       // argument passing.
1492       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1493         ++GPR_idx;
1494         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1495           ++GPR_idx;
1496       }
1497       if (FPR_idx != Num_FPR_Regs) {
1498         unsigned VReg;
1499         if (ObjectVT == MVT::f32)
1500           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1501         else
1502           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1503         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1504         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1505         ++FPR_idx;
1506       } else {
1507         needsLoad = true;
1508       }
1509
1510       // Stack align in ELF
1511       if (needsLoad && Expand && isELF32_ABI)
1512         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1513       // All FP arguments reserve stack space in Macho ABI.
1514       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1515       break;
1516     case MVT::v4f32:
1517     case MVT::v4i32:
1518     case MVT::v8i16:
1519     case MVT::v16i8:
1520       // Note that vector arguments in registers don't reserve stack space.
1521       if (VR_idx != Num_VR_Regs) {
1522         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1523         RegInfo.addLiveIn(VR[VR_idx], VReg);
1524         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1525         ++VR_idx;
1526       } else {
1527         // This should be simple, but requires getting 16-byte aligned stack
1528         // values.
1529         assert(0 && "Loading VR argument not implemented yet!");
1530         needsLoad = true;
1531       }
1532       break;
1533     }
1534
1535     // We need to load the argument to a virtual register if we determined above
1536     // that we ran out of physical registers of the appropriate type.
1537     if (needsLoad) {
1538       int FI = MFI->CreateFixedObject(ObjSize,
1539                                       CurArgOffset + (ArgSize - ObjSize));
1540       SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1541       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1542     }
1543
1544     ArgValues.push_back(ArgVal);
1545   }
1546
1547   // If the function takes variable number of arguments, make a frame index for
1548   // the start of the first vararg value... for expansion of llvm.va_start.
1549   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1550   if (isVarArg) {
1551
1552     int depth;
1553     if (isELF32_ABI) {
1554       VarArgsNumGPR = GPR_idx;
1555       VarArgsNumFPR = FPR_idx;
1556
1557       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1558       // pointer.
1559       depth = -(Num_GPR_Regs * MVT::getSizeInBits(PtrVT)/8 +
1560                 Num_FPR_Regs * MVT::getSizeInBits(MVT::f64)/8 +
1561                 MVT::getSizeInBits(PtrVT)/8);
1562
1563       VarArgsStackOffset = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1564                                                   ArgOffset);
1565
1566     }
1567     else
1568       depth = ArgOffset;
1569
1570     VarArgsFrameIndex = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1571                                                depth);
1572     SDOperand FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1573
1574     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1575     // stored to the VarArgsFrameIndex on the stack.
1576     if (isELF32_ABI) {
1577       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1578         SDOperand Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1579         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1580         MemOps.push_back(Store);
1581         // Increment the address by four for the next argument to store
1582         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1583         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1584       }
1585     }
1586
1587     // If this function is vararg, store any remaining integer argument regs
1588     // to their spots on the stack so that they may be loaded by deferencing the
1589     // result of va_next.
1590     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1591       unsigned VReg;
1592       if (isPPC64)
1593         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1594       else
1595         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1596
1597       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1598       SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1599       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1600       MemOps.push_back(Store);
1601       // Increment the address by four for the next argument to store
1602       SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1603       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1604     }
1605
1606     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1607     // on the stack.
1608     if (isELF32_ABI) {
1609       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1610         SDOperand Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1611         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1612         MemOps.push_back(Store);
1613         // Increment the address by eight for the next argument to store
1614         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1615                                            PtrVT);
1616         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1617       }
1618
1619       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1620         unsigned VReg;
1621         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1622
1623         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1624         SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1625         SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1626         MemOps.push_back(Store);
1627         // Increment the address by eight for the next argument to store
1628         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1629                                            PtrVT);
1630         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1631       }
1632     }
1633   }
1634
1635   if (!MemOps.empty())
1636     Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1637
1638   ArgValues.push_back(Root);
1639
1640   // Return the new list of results.
1641   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
1642                                     Op.Val->value_end());
1643   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
1644 }
1645
1646 /// isCallCompatibleAddress - Return the immediate to use if the specified
1647 /// 32-bit value is representable in the immediate field of a BxA instruction.
1648 static SDNode *isBLACompatibleAddress(SDOperand Op, SelectionDAG &DAG) {
1649   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1650   if (!C) return 0;
1651
1652   int Addr = C->getValue();
1653   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1654       (Addr << 6 >> 6) != Addr)
1655     return 0;  // Top 6 bits have to be sext of immediate.
1656
1657   return DAG.getConstant((int)C->getValue() >> 2,
1658                          DAG.getTargetLoweringInfo().getPointerTy()).Val;
1659 }
1660
1661 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1662 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1663 /// specified by the specific parameter attribute. The copy will be passed as
1664 /// a byval function parameter.
1665 /// Sometimes what we are copying is the end of a larger object, the part that
1666 /// does not fit in registers.
1667 static SDOperand
1668 CreateCopyOfByValArgument(SDOperand Src, SDOperand Dst, SDOperand Chain,
1669                           ISD::ParamFlags::ParamFlagsTy Flags,
1670                           SelectionDAG &DAG, unsigned Size) {
1671   unsigned Align = ISD::ParamFlags::One <<
1672     ((Flags & ISD::ParamFlags::ByValAlign) >> ISD::ParamFlags::ByValAlignOffs);
1673   SDOperand AlignNode    = DAG.getConstant(Align, MVT::i32);
1674   SDOperand SizeNode     = DAG.getConstant(Size, MVT::i32);
1675   SDOperand AlwaysInline = DAG.getConstant(0, MVT::i32);
1676   return DAG.getMemcpy(Chain, Dst, Src, SizeNode, AlignNode, AlwaysInline);
1677 }
1678
1679 SDOperand PPCTargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG,
1680                                        const PPCSubtarget &Subtarget) {
1681   SDOperand Chain  = Op.getOperand(0);
1682   bool isVarArg    = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1683   SDOperand Callee = Op.getOperand(4);
1684   unsigned NumOps  = (Op.getNumOperands() - 5) / 2;
1685
1686   bool isMachoABI = Subtarget.isMachoABI();
1687   bool isELF32_ABI  = Subtarget.isELF32_ABI();
1688
1689   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1690   bool isPPC64 = PtrVT == MVT::i64;
1691   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1692
1693   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
1694   // SelectExpr to use to put the arguments in the appropriate registers.
1695   std::vector<SDOperand> args_to_use;
1696
1697   // Count how many bytes are to be pushed on the stack, including the linkage
1698   // area, and parameter passing area.  We start with 24/48 bytes, which is
1699   // prereserved space for [SP][CR][LR][3 x unused].
1700   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1701
1702   // Add up all the space actually used.
1703   for (unsigned i = 0; i != NumOps; ++i) {
1704     ISD::ParamFlags::ParamFlagsTy Flags =
1705           cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1706     unsigned ArgSize =MVT::getSizeInBits(Op.getOperand(5+2*i).getValueType())/8;
1707     if (Flags & ISD::ParamFlags::ByVal)
1708       ArgSize = (Flags & ISD::ParamFlags::ByValSize) >>
1709                 ISD::ParamFlags::ByValSizeOffs;
1710     ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1711     NumBytes += ArgSize;
1712   }
1713
1714   // The prolog code of the callee may store up to 8 GPR argument registers to
1715   // the stack, allowing va_start to index over them in memory if its varargs.
1716   // Because we cannot tell if this is needed on the caller side, we have to
1717   // conservatively assume that it is needed.  As such, make sure we have at
1718   // least enough stack space for the caller to store the 8 GPRs.
1719   NumBytes = std::max(NumBytes,
1720                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1721
1722   // Adjust the stack pointer for the new arguments...
1723   // These operations are automatically eliminated by the prolog/epilog pass
1724   Chain = DAG.getCALLSEQ_START(Chain,
1725                                DAG.getConstant(NumBytes, PtrVT));
1726   SDOperand CallSeqStart = Chain;
1727
1728   // Set up a copy of the stack pointer for use loading and storing any
1729   // arguments that may not fit in the registers available for argument
1730   // passing.
1731   SDOperand StackPtr;
1732   if (isPPC64)
1733     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
1734   else
1735     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
1736
1737   // Figure out which arguments are going to go in registers, and which in
1738   // memory.  Also, if this is a vararg function, floating point operations
1739   // must be stored to our stack, and loaded into integer regs as well, if
1740   // any integer regs are available for argument passing.
1741   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1742   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1743
1744   static const unsigned GPR_32[] = {           // 32-bit registers.
1745     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1746     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1747   };
1748   static const unsigned GPR_64[] = {           // 64-bit registers.
1749     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1750     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1751   };
1752   static const unsigned *FPR = GetFPR(Subtarget);
1753
1754   static const unsigned VR[] = {
1755     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1756     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1757   };
1758   const unsigned NumGPRs = array_lengthof(GPR_32);
1759   const unsigned NumFPRs = isMachoABI ? 13 : 8;
1760   const unsigned NumVRs  = array_lengthof( VR);
1761
1762   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1763
1764   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1765   SmallVector<SDOperand, 8> MemOpChains;
1766   for (unsigned i = 0; i != NumOps; ++i) {
1767     bool inMem = false;
1768     SDOperand Arg = Op.getOperand(5+2*i);
1769     ISD::ParamFlags::ParamFlagsTy Flags =
1770             cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1771     unsigned AlignFlag = ISD::ParamFlags::One <<
1772                          ISD::ParamFlags::OrigAlignmentOffs;
1773     // See if next argument requires stack alignment in ELF
1774     unsigned next = 5+2*(i+1)+1;
1775     bool Expand = (Arg.getValueType() == MVT::f64) || ((i + 1 < NumOps) &&
1776       (cast<ConstantSDNode>(Op.getOperand(next))->getValue() & AlignFlag) &&
1777       (!(Flags & AlignFlag)));
1778
1779     // PtrOff will be used to store the current argument to the stack if a
1780     // register cannot be found for it.
1781     SDOperand PtrOff;
1782
1783     // Stack align in ELF 32
1784     if (isELF32_ABI && Expand)
1785       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
1786                                StackPtr.getValueType());
1787     else
1788       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
1789
1790     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
1791
1792     // On PPC64, promote integers to 64-bit values.
1793     if (isPPC64 && Arg.getValueType() == MVT::i32) {
1794       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1795       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
1796     }
1797
1798     // FIXME Elf untested, what are alignment rules?
1799     // FIXME memcpy is used way more than necessary.  Correctness first.
1800     if (Flags & ISD::ParamFlags::ByVal) {
1801       unsigned Size = (Flags & ISD::ParamFlags::ByValSize) >>
1802                       ISD::ParamFlags::ByValSizeOffs;
1803       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1804       if (Size==1 || Size==2) {
1805         // Very small objects are passed right-justified.
1806         // Everything else is passed left-justified.
1807         MVT::ValueType VT = (Size==1) ? MVT::i8 : MVT::i16;
1808         if (GPR_idx != NumGPRs) {
1809           SDOperand Load = DAG.getExtLoad(ISD::EXTLOAD, PtrVT, Chain, Arg,
1810                                           NULL, 0, VT);
1811           MemOpChains.push_back(Load.getValue(1));
1812           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
1813           if (isMachoABI)
1814             ArgOffset += PtrByteSize;
1815         } else {
1816           SDOperand Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
1817           SDOperand AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
1818           SDOperand MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
1819                                 CallSeqStart.Val->getOperand(0),
1820                                 Flags, DAG, Size);
1821           // This must go outside the CALLSEQ_START..END.
1822           SDOperand NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
1823                                CallSeqStart.Val->getOperand(1));
1824           DAG.ReplaceAllUsesWith(CallSeqStart.Val, NewCallSeqStart.Val);
1825           Chain = CallSeqStart = NewCallSeqStart;
1826           ArgOffset += PtrByteSize;
1827         }
1828         continue;
1829       }
1830       for (unsigned j=0; j<Size; j+=PtrByteSize) {
1831         SDOperand Const = DAG.getConstant(j, PtrOff.getValueType());
1832         SDOperand AddArg = DAG.getNode(ISD::ADD, PtrVT, Arg, Const);
1833         if (GPR_idx != NumGPRs) {
1834           SDOperand Load = DAG.getLoad(PtrVT, Chain, AddArg, NULL, 0);
1835           MemOpChains.push_back(Load.getValue(1));
1836           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
1837           if (isMachoABI)
1838             ArgOffset += PtrByteSize;
1839         } else {
1840           SDOperand AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
1841           SDOperand MemcpyCall = CreateCopyOfByValArgument(AddArg, AddPtr,
1842                                 CallSeqStart.Val->getOperand(0),
1843                                 Flags, DAG, Size - j);
1844           // This must go outside the CALLSEQ_START..END.
1845           SDOperand NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
1846                                CallSeqStart.Val->getOperand(1));
1847           DAG.ReplaceAllUsesWith(CallSeqStart.Val, NewCallSeqStart.Val);
1848           Chain = CallSeqStart = NewCallSeqStart;
1849           ArgOffset += ((Size - j + 3)/4)*4;
1850           break;
1851         }
1852       }
1853       continue;
1854     }
1855
1856     switch (Arg.getValueType()) {
1857     default: assert(0 && "Unexpected ValueType for argument!");
1858     case MVT::i32:
1859     case MVT::i64:
1860       // Double word align in ELF
1861       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1862       if (GPR_idx != NumGPRs) {
1863         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
1864       } else {
1865         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1866         inMem = true;
1867       }
1868       if (inMem || isMachoABI) {
1869         // Stack align in ELF
1870         if (isELF32_ABI && Expand)
1871           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1872
1873         ArgOffset += PtrByteSize;
1874       }
1875       break;
1876     case MVT::f32:
1877     case MVT::f64:
1878       if (isVarArg) {
1879         // Float varargs need to be promoted to double.
1880         if (Arg.getValueType() == MVT::f32)
1881           Arg = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Arg);
1882       }
1883
1884       if (FPR_idx != NumFPRs) {
1885         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
1886
1887         if (isVarArg) {
1888           SDOperand Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
1889           MemOpChains.push_back(Store);
1890
1891           // Float varargs are always shadowed in available integer registers
1892           if (GPR_idx != NumGPRs) {
1893             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1894             MemOpChains.push_back(Load.getValue(1));
1895             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1896                                                                 Load));
1897           }
1898           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
1899             SDOperand ConstFour = DAG.getConstant(4, PtrOff.getValueType());
1900             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
1901             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1902             MemOpChains.push_back(Load.getValue(1));
1903             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1904                                                                 Load));
1905           }
1906         } else {
1907           // If we have any FPRs remaining, we may also have GPRs remaining.
1908           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
1909           // GPRs.
1910           if (isMachoABI) {
1911             if (GPR_idx != NumGPRs)
1912               ++GPR_idx;
1913             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
1914                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
1915               ++GPR_idx;
1916           }
1917         }
1918       } else {
1919         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1920         inMem = true;
1921       }
1922       if (inMem || isMachoABI) {
1923         // Stack align in ELF
1924         if (isELF32_ABI && Expand)
1925           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1926         if (isPPC64)
1927           ArgOffset += 8;
1928         else
1929           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
1930       }
1931       break;
1932     case MVT::v4f32:
1933     case MVT::v4i32:
1934     case MVT::v8i16:
1935     case MVT::v16i8:
1936       assert(!isVarArg && "Don't support passing vectors to varargs yet!");
1937       assert(VR_idx != NumVRs &&
1938              "Don't support passing more than 12 vector args yet!");
1939       RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
1940       break;
1941     }
1942   }
1943   if (!MemOpChains.empty())
1944     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1945                         &MemOpChains[0], MemOpChains.size());
1946
1947   // Build a sequence of copy-to-reg nodes chained together with token chain
1948   // and flag operands which copy the outgoing args into the appropriate regs.
1949   SDOperand InFlag;
1950   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1951     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1952                              InFlag);
1953     InFlag = Chain.getValue(1);
1954   }
1955
1956   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
1957   if (isVarArg && isELF32_ABI) {
1958     SDOperand SetCR(DAG.getTargetNode(PPC::CRSET, MVT::i32), 0);
1959     Chain = DAG.getCopyToReg(Chain, PPC::CR1EQ, SetCR, InFlag);
1960     InFlag = Chain.getValue(1);
1961   }
1962
1963   std::vector<MVT::ValueType> NodeTys;
1964   NodeTys.push_back(MVT::Other);   // Returns a chain
1965   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1966
1967   SmallVector<SDOperand, 8> Ops;
1968   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
1969
1970   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1971   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1972   // node so that legalize doesn't hack it.
1973   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1974     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
1975   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1976     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
1977   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
1978     // If this is an absolute destination address, use the munged value.
1979     Callee = SDOperand(Dest, 0);
1980   else {
1981     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
1982     // to do the call, we can't use PPCISD::CALL.
1983     SDOperand MTCTROps[] = {Chain, Callee, InFlag};
1984     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps, 2+(InFlag.Val!=0));
1985     InFlag = Chain.getValue(1);
1986
1987     // Copy the callee address into R12/X12 on darwin.
1988     if (isMachoABI) {
1989       unsigned Reg = Callee.getValueType() == MVT::i32 ? PPC::R12 : PPC::X12;
1990       Chain = DAG.getCopyToReg(Chain, Reg, Callee, InFlag);
1991       InFlag = Chain.getValue(1);
1992     }
1993
1994     NodeTys.clear();
1995     NodeTys.push_back(MVT::Other);
1996     NodeTys.push_back(MVT::Flag);
1997     Ops.push_back(Chain);
1998     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
1999     Callee.Val = 0;
2000   }
2001
2002   // If this is a direct call, pass the chain and the callee.
2003   if (Callee.Val) {
2004     Ops.push_back(Chain);
2005     Ops.push_back(Callee);
2006   }
2007
2008   // Add argument registers to the end of the list so that they are known live
2009   // into the call.
2010   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2011     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2012                                   RegsToPass[i].second.getValueType()));
2013
2014   if (InFlag.Val)
2015     Ops.push_back(InFlag);
2016   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
2017   InFlag = Chain.getValue(1);
2018
2019   Chain = DAG.getCALLSEQ_END(Chain,
2020                              DAG.getConstant(NumBytes, PtrVT),
2021                              DAG.getConstant(0, PtrVT),
2022                              InFlag);
2023   if (Op.Val->getValueType(0) != MVT::Other)
2024     InFlag = Chain.getValue(1);
2025
2026   SDOperand ResultVals[3];
2027   unsigned NumResults = 0;
2028   NodeTys.clear();
2029
2030   // If the call has results, copy the values out of the ret val registers.
2031   switch (Op.Val->getValueType(0)) {
2032   default: assert(0 && "Unexpected ret value!");
2033   case MVT::Other: break;
2034   case MVT::i32:
2035     if (Op.Val->getValueType(1) == MVT::i32) {
2036       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
2037       ResultVals[0] = Chain.getValue(0);
2038       Chain = DAG.getCopyFromReg(Chain, PPC::R4, MVT::i32,
2039                                  Chain.getValue(2)).getValue(1);
2040       ResultVals[1] = Chain.getValue(0);
2041       NumResults = 2;
2042       NodeTys.push_back(MVT::i32);
2043     } else {
2044       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
2045       ResultVals[0] = Chain.getValue(0);
2046       NumResults = 1;
2047     }
2048     NodeTys.push_back(MVT::i32);
2049     break;
2050   case MVT::i64:
2051     if (Op.Val->getValueType(1) == MVT::i64) {
2052       Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
2053       ResultVals[0] = Chain.getValue(0);
2054       Chain = DAG.getCopyFromReg(Chain, PPC::X4, MVT::i64,
2055                                  Chain.getValue(2)).getValue(1);
2056       ResultVals[1] = Chain.getValue(0);
2057       NumResults = 2;
2058       NodeTys.push_back(MVT::i64);
2059     } else {
2060       Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
2061       ResultVals[0] = Chain.getValue(0);
2062       NumResults = 1;
2063     }
2064     NodeTys.push_back(MVT::i64);
2065     break;
2066   case MVT::f64:
2067     if (Op.Val->getValueType(1) == MVT::f64) {
2068       Chain = DAG.getCopyFromReg(Chain, PPC::F1, MVT::f64, InFlag).getValue(1);
2069       ResultVals[0] = Chain.getValue(0);
2070       Chain = DAG.getCopyFromReg(Chain, PPC::F2, MVT::f64,
2071                                  Chain.getValue(2)).getValue(1);
2072       ResultVals[1] = Chain.getValue(0);
2073       NumResults = 2;
2074       NodeTys.push_back(MVT::f64);
2075       NodeTys.push_back(MVT::f64);
2076       break;
2077     }
2078     // else fall through
2079   case MVT::f32:
2080     Chain = DAG.getCopyFromReg(Chain, PPC::F1, Op.Val->getValueType(0),
2081                                InFlag).getValue(1);
2082     ResultVals[0] = Chain.getValue(0);
2083     NumResults = 1;
2084     NodeTys.push_back(Op.Val->getValueType(0));
2085     break;
2086   case MVT::v4f32:
2087   case MVT::v4i32:
2088   case MVT::v8i16:
2089   case MVT::v16i8:
2090     Chain = DAG.getCopyFromReg(Chain, PPC::V2, Op.Val->getValueType(0),
2091                                    InFlag).getValue(1);
2092     ResultVals[0] = Chain.getValue(0);
2093     NumResults = 1;
2094     NodeTys.push_back(Op.Val->getValueType(0));
2095     break;
2096   }
2097
2098   NodeTys.push_back(MVT::Other);
2099
2100   // If the function returns void, just return the chain.
2101   if (NumResults == 0)
2102     return Chain;
2103
2104   // Otherwise, merge everything together with a MERGE_VALUES node.
2105   ResultVals[NumResults++] = Chain;
2106   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
2107                               ResultVals, NumResults);
2108   return Res.getValue(Op.ResNo);
2109 }
2110
2111 SDOperand PPCTargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG,
2112                                       TargetMachine &TM) {
2113   SmallVector<CCValAssign, 16> RVLocs;
2114   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2115   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2116   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2117   CCInfo.AnalyzeReturn(Op.Val, RetCC_PPC);
2118
2119   // If this is the first return lowered for this function, add the regs to the
2120   // liveout set for the function.
2121   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2122     for (unsigned i = 0; i != RVLocs.size(); ++i)
2123       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2124   }
2125
2126   SDOperand Chain = Op.getOperand(0);
2127   SDOperand Flag;
2128
2129   // Copy the result values into the output registers.
2130   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2131     CCValAssign &VA = RVLocs[i];
2132     assert(VA.isRegLoc() && "Can only return in registers!");
2133     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
2134     Flag = Chain.getValue(1);
2135   }
2136
2137   if (Flag.Val)
2138     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
2139   else
2140     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
2141 }
2142
2143 SDOperand PPCTargetLowering::LowerSTACKRESTORE(SDOperand Op, SelectionDAG &DAG,
2144                                    const PPCSubtarget &Subtarget) {
2145   // When we pop the dynamic allocation we need to restore the SP link.
2146
2147   // Get the corect type for pointers.
2148   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2149
2150   // Construct the stack pointer operand.
2151   bool IsPPC64 = Subtarget.isPPC64();
2152   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2153   SDOperand StackPtr = DAG.getRegister(SP, PtrVT);
2154
2155   // Get the operands for the STACKRESTORE.
2156   SDOperand Chain = Op.getOperand(0);
2157   SDOperand SaveSP = Op.getOperand(1);
2158
2159   // Load the old link SP.
2160   SDOperand LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
2161
2162   // Restore the stack pointer.
2163   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
2164
2165   // Store the old link SP.
2166   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
2167 }
2168
2169 SDOperand PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDOperand Op,
2170                                          SelectionDAG &DAG,
2171                                          const PPCSubtarget &Subtarget) {
2172   MachineFunction &MF = DAG.getMachineFunction();
2173   bool IsPPC64 = Subtarget.isPPC64();
2174   bool isMachoABI = Subtarget.isMachoABI();
2175
2176   // Get current frame pointer save index.  The users of this index will be
2177   // primarily DYNALLOC instructions.
2178   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2179   int FPSI = FI->getFramePointerSaveIndex();
2180
2181   // If the frame pointer save index hasn't been defined yet.
2182   if (!FPSI) {
2183     // Find out what the fix offset of the frame pointer save area.
2184     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2185
2186     // Allocate the frame index for frame pointer save area.
2187     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2188     // Save the result.
2189     FI->setFramePointerSaveIndex(FPSI);
2190   }
2191
2192   // Get the inputs.
2193   SDOperand Chain = Op.getOperand(0);
2194   SDOperand Size  = Op.getOperand(1);
2195
2196   // Get the corect type for pointers.
2197   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2198   // Negate the size.
2199   SDOperand NegSize = DAG.getNode(ISD::SUB, PtrVT,
2200                                   DAG.getConstant(0, PtrVT), Size);
2201   // Construct a node for the frame pointer save index.
2202   SDOperand FPSIdx = DAG.getFrameIndex(FPSI, PtrVT);
2203   // Build a DYNALLOC node.
2204   SDOperand Ops[3] = { Chain, NegSize, FPSIdx };
2205   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2206   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
2207 }
2208
2209
2210 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2211 /// possible.
2212 SDOperand PPCTargetLowering::LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG) {
2213   // Not FP? Not a fsel.
2214   if (!MVT::isFloatingPoint(Op.getOperand(0).getValueType()) ||
2215       !MVT::isFloatingPoint(Op.getOperand(2).getValueType()))
2216     return SDOperand();
2217
2218   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2219
2220   // Cannot handle SETEQ/SETNE.
2221   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDOperand();
2222
2223   MVT::ValueType ResVT = Op.getValueType();
2224   MVT::ValueType CmpVT = Op.getOperand(0).getValueType();
2225   SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2226   SDOperand TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2227
2228   // If the RHS of the comparison is a 0.0, we don't need to do the
2229   // subtraction at all.
2230   if (isFloatingPointZero(RHS))
2231     switch (CC) {
2232     default: break;       // SETUO etc aren't handled by fsel.
2233     case ISD::SETULT:
2234     case ISD::SETOLT:
2235     case ISD::SETLT:
2236       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2237     case ISD::SETUGE:
2238     case ISD::SETOGE:
2239     case ISD::SETGE:
2240       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2241         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2242       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2243     case ISD::SETUGT:
2244     case ISD::SETOGT:
2245     case ISD::SETGT:
2246       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2247     case ISD::SETULE:
2248     case ISD::SETOLE:
2249     case ISD::SETLE:
2250       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2251         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2252       return DAG.getNode(PPCISD::FSEL, ResVT,
2253                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2254     }
2255
2256   SDOperand Cmp;
2257   switch (CC) {
2258   default: break;       // SETUO etc aren't handled by fsel.
2259   case ISD::SETULT:
2260   case ISD::SETOLT:
2261   case ISD::SETLT:
2262     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2263     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2264       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2265       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2266   case ISD::SETUGE:
2267   case ISD::SETOGE:
2268   case ISD::SETGE:
2269     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2270     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2271       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2272       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2273   case ISD::SETUGT:
2274   case ISD::SETOGT:
2275   case ISD::SETGT:
2276     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2277     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2278       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2279       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2280   case ISD::SETULE:
2281   case ISD::SETOLE:
2282   case ISD::SETLE:
2283     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2284     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2285       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2286       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2287   }
2288   return SDOperand();
2289 }
2290
2291 // FIXME: Split this code up when LegalizeDAGTypes lands.
2292 SDOperand PPCTargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
2293   assert(MVT::isFloatingPoint(Op.getOperand(0).getValueType()));
2294   SDOperand Src = Op.getOperand(0);
2295   if (Src.getValueType() == MVT::f32)
2296     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2297
2298   SDOperand Tmp;
2299   switch (Op.getValueType()) {
2300   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2301   case MVT::i32:
2302     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2303     break;
2304   case MVT::i64:
2305     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2306     break;
2307   }
2308
2309   // Convert the FP value to an int value through memory.
2310   SDOperand FIPtr = DAG.CreateStackTemporary(MVT::f64);
2311
2312   // Emit a store to the stack slot.
2313   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2314
2315   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2316   // add in a bias.
2317   if (Op.getValueType() == MVT::i32)
2318     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2319                         DAG.getConstant(4, FIPtr.getValueType()));
2320   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2321 }
2322
2323 SDOperand PPCTargetLowering::LowerFP_ROUND_INREG(SDOperand Op,
2324                                                  SelectionDAG &DAG) {
2325   assert(Op.getValueType() == MVT::ppcf128);
2326   SDNode *Node = Op.Val;
2327   assert(Node->getOperand(0).getValueType() == MVT::ppcf128);
2328   assert(Node->getOperand(0).Val->getOpcode() == ISD::BUILD_PAIR);
2329   SDOperand Lo = Node->getOperand(0).Val->getOperand(0);
2330   SDOperand Hi = Node->getOperand(0).Val->getOperand(1);
2331
2332   // This sequence changes FPSCR to do round-to-zero, adds the two halves
2333   // of the long double, and puts FPSCR back the way it was.  We do not
2334   // actually model FPSCR.
2335   std::vector<MVT::ValueType> NodeTys;
2336   SDOperand Ops[4], Result, MFFSreg, InFlag, FPreg;
2337
2338   NodeTys.push_back(MVT::f64);   // Return register
2339   NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
2340   Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2341   MFFSreg = Result.getValue(0);
2342   InFlag = Result.getValue(1);
2343
2344   NodeTys.clear();
2345   NodeTys.push_back(MVT::Flag);   // Returns a flag
2346   Ops[0] = DAG.getConstant(31, MVT::i32);
2347   Ops[1] = InFlag;
2348   Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
2349   InFlag = Result.getValue(0);
2350
2351   NodeTys.clear();
2352   NodeTys.push_back(MVT::Flag);   // Returns a flag
2353   Ops[0] = DAG.getConstant(30, MVT::i32);
2354   Ops[1] = InFlag;
2355   Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
2356   InFlag = Result.getValue(0);
2357
2358   NodeTys.clear();
2359   NodeTys.push_back(MVT::f64);    // result of add
2360   NodeTys.push_back(MVT::Flag);   // Returns a flag
2361   Ops[0] = Lo;
2362   Ops[1] = Hi;
2363   Ops[2] = InFlag;
2364   Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
2365   FPreg = Result.getValue(0);
2366   InFlag = Result.getValue(1);
2367
2368   NodeTys.clear();
2369   NodeTys.push_back(MVT::f64);
2370   Ops[0] = DAG.getConstant(1, MVT::i32);
2371   Ops[1] = MFFSreg;
2372   Ops[2] = FPreg;
2373   Ops[3] = InFlag;
2374   Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
2375   FPreg = Result.getValue(0);
2376
2377   // We know the low half is about to be thrown away, so just use something
2378   // convenient.
2379   return DAG.getNode(ISD::BUILD_PAIR, Lo.getValueType(), FPreg, FPreg);
2380 }
2381
2382 SDOperand PPCTargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
2383   if (Op.getOperand(0).getValueType() == MVT::i64) {
2384     SDOperand Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2385     SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2386     if (Op.getValueType() == MVT::f32)
2387       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2388     return FP;
2389   }
2390
2391   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2392          "Unhandled SINT_TO_FP type in custom expander!");
2393   // Since we only generate this in 64-bit mode, we can take advantage of
2394   // 64-bit registers.  In particular, sign extend the input value into the
2395   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2396   // then lfd it and fcfid it.
2397   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2398   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2399   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2400   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2401
2402   SDOperand Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2403                                 Op.getOperand(0));
2404
2405   // STD the extended value into the stack slot.
2406   MemOperand MO(PseudoSourceValue::getFixedStack(),
2407                 MemOperand::MOStore, FrameIdx, 8, 8);
2408   SDOperand Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2409                                 DAG.getEntryNode(), Ext64, FIdx,
2410                                 DAG.getMemOperand(MO));
2411   // Load the value as a double.
2412   SDOperand Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2413
2414   // FCFID it and return it.
2415   SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2416   if (Op.getValueType() == MVT::f32)
2417     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2418   return FP;
2419 }
2420
2421 SDOperand PPCTargetLowering::LowerFLT_ROUNDS_(SDOperand Op, SelectionDAG &DAG) {
2422   /*
2423    The rounding mode is in bits 30:31 of FPSR, and has the following
2424    settings:
2425      00 Round to nearest
2426      01 Round to 0
2427      10 Round to +inf
2428      11 Round to -inf
2429
2430   FLT_ROUNDS, on the other hand, expects the following:
2431     -1 Undefined
2432      0 Round to 0
2433      1 Round to nearest
2434      2 Round to +inf
2435      3 Round to -inf
2436
2437   To perform the conversion, we do:
2438     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2439   */
2440
2441   MachineFunction &MF = DAG.getMachineFunction();
2442   MVT::ValueType VT = Op.getValueType();
2443   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2444   std::vector<MVT::ValueType> NodeTys;
2445   SDOperand MFFSreg, InFlag;
2446
2447   // Save FP Control Word to register
2448   NodeTys.push_back(MVT::f64);    // return register
2449   NodeTys.push_back(MVT::Flag);   // unused in this context
2450   SDOperand Chain = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2451
2452   // Save FP register to stack slot
2453   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2454   SDOperand StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2455   SDOperand Store = DAG.getStore(DAG.getEntryNode(), Chain,
2456                                  StackSlot, NULL, 0);
2457
2458   // Load FP Control Word from low 32 bits of stack slot.
2459   SDOperand Four = DAG.getConstant(4, PtrVT);
2460   SDOperand Addr = DAG.getNode(ISD::ADD, PtrVT, StackSlot, Four);
2461   SDOperand CWD = DAG.getLoad(MVT::i32, Store, Addr, NULL, 0);
2462
2463   // Transform as necessary
2464   SDOperand CWD1 =
2465     DAG.getNode(ISD::AND, MVT::i32,
2466                 CWD, DAG.getConstant(3, MVT::i32));
2467   SDOperand CWD2 =
2468     DAG.getNode(ISD::SRL, MVT::i32,
2469                 DAG.getNode(ISD::AND, MVT::i32,
2470                             DAG.getNode(ISD::XOR, MVT::i32,
2471                                         CWD, DAG.getConstant(3, MVT::i32)),
2472                             DAG.getConstant(3, MVT::i32)),
2473                 DAG.getConstant(1, MVT::i8));
2474
2475   SDOperand RetVal =
2476     DAG.getNode(ISD::XOR, MVT::i32, CWD1, CWD2);
2477
2478   return DAG.getNode((MVT::getSizeInBits(VT) < 16 ?
2479                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
2480 }
2481
2482 SDOperand PPCTargetLowering::LowerSHL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2483   MVT::ValueType VT = Op.getValueType();
2484   unsigned BitWidth = MVT::getSizeInBits(VT);
2485   assert(Op.getNumOperands() == 3 &&
2486          VT == Op.getOperand(1).getValueType() &&
2487          "Unexpected SHL!");
2488
2489   // Expand into a bunch of logical ops.  Note that these ops
2490   // depend on the PPC behavior for oversized shift amounts.
2491   SDOperand Lo = Op.getOperand(0);
2492   SDOperand Hi = Op.getOperand(1);
2493   SDOperand Amt = Op.getOperand(2);
2494   MVT::ValueType AmtVT = Amt.getValueType();
2495
2496   SDOperand Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2497                                DAG.getConstant(BitWidth, AmtVT), Amt);
2498   SDOperand Tmp2 = DAG.getNode(PPCISD::SHL, VT, Hi, Amt);
2499   SDOperand Tmp3 = DAG.getNode(PPCISD::SRL, VT, Lo, Tmp1);
2500   SDOperand Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2501   SDOperand Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2502                                DAG.getConstant(-BitWidth, AmtVT));
2503   SDOperand Tmp6 = DAG.getNode(PPCISD::SHL, VT, Lo, Tmp5);
2504   SDOperand OutHi = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
2505   SDOperand OutLo = DAG.getNode(PPCISD::SHL, VT, Lo, Amt);
2506   SDOperand OutOps[] = { OutLo, OutHi };
2507   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(VT, VT),
2508                      OutOps, 2);
2509 }
2510
2511 SDOperand PPCTargetLowering::LowerSRL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2512   MVT::ValueType VT = Op.getValueType();
2513   unsigned BitWidth = MVT::getSizeInBits(VT);
2514   assert(Op.getNumOperands() == 3 &&
2515          VT == Op.getOperand(1).getValueType() &&
2516          "Unexpected SRL!");
2517
2518   // Expand into a bunch of logical ops.  Note that these ops
2519   // depend on the PPC behavior for oversized shift amounts.
2520   SDOperand Lo = Op.getOperand(0);
2521   SDOperand Hi = Op.getOperand(1);
2522   SDOperand Amt = Op.getOperand(2);
2523   MVT::ValueType AmtVT = Amt.getValueType();
2524
2525   SDOperand Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2526                                DAG.getConstant(BitWidth, AmtVT), Amt);
2527   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
2528   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
2529   SDOperand Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2530   SDOperand Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2531                                DAG.getConstant(-BitWidth, AmtVT));
2532   SDOperand Tmp6 = DAG.getNode(PPCISD::SRL, VT, Hi, Tmp5);
2533   SDOperand OutLo = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
2534   SDOperand OutHi = DAG.getNode(PPCISD::SRL, VT, Hi, Amt);
2535   SDOperand OutOps[] = { OutLo, OutHi };
2536   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(VT, VT),
2537                      OutOps, 2);
2538 }
2539
2540 SDOperand PPCTargetLowering::LowerSRA_PARTS(SDOperand Op, SelectionDAG &DAG) {
2541   MVT::ValueType VT = Op.getValueType();
2542   unsigned BitWidth = MVT::getSizeInBits(VT);
2543   assert(Op.getNumOperands() == 3 &&
2544          VT == Op.getOperand(1).getValueType() &&
2545          "Unexpected SRA!");
2546
2547   // Expand into a bunch of logical ops, followed by a select_cc.
2548   SDOperand Lo = Op.getOperand(0);
2549   SDOperand Hi = Op.getOperand(1);
2550   SDOperand Amt = Op.getOperand(2);
2551   MVT::ValueType AmtVT = Amt.getValueType();
2552
2553   SDOperand Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2554                                DAG.getConstant(BitWidth, AmtVT), Amt);
2555   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
2556   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
2557   SDOperand Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2558   SDOperand Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2559                                DAG.getConstant(-BitWidth, AmtVT));
2560   SDOperand Tmp6 = DAG.getNode(PPCISD::SRA, VT, Hi, Tmp5);
2561   SDOperand OutHi = DAG.getNode(PPCISD::SRA, VT, Hi, Amt);
2562   SDOperand OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, AmtVT),
2563                                     Tmp4, Tmp6, ISD::SETLE);
2564   SDOperand OutOps[] = { OutLo, OutHi };
2565   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(VT, VT),
2566                      OutOps, 2);
2567 }
2568
2569 //===----------------------------------------------------------------------===//
2570 // Vector related lowering.
2571 //
2572
2573 // If this is a vector of constants or undefs, get the bits.  A bit in
2574 // UndefBits is set if the corresponding element of the vector is an
2575 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2576 // zero.   Return true if this is not an array of constants, false if it is.
2577 //
2578 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
2579                                        uint64_t UndefBits[2]) {
2580   // Start with zero'd results.
2581   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
2582
2583   unsigned EltBitSize = MVT::getSizeInBits(BV->getOperand(0).getValueType());
2584   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
2585     SDOperand OpVal = BV->getOperand(i);
2586
2587     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
2588     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
2589
2590     uint64_t EltBits = 0;
2591     if (OpVal.getOpcode() == ISD::UNDEF) {
2592       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
2593       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
2594       continue;
2595     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
2596       EltBits = CN->getValue() & (~0U >> (32-EltBitSize));
2597     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
2598       assert(CN->getValueType(0) == MVT::f32 &&
2599              "Only one legal FP vector type!");
2600       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
2601     } else {
2602       // Nonconstant element.
2603       return true;
2604     }
2605
2606     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
2607   }
2608
2609   //printf("%llx %llx  %llx %llx\n",
2610   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
2611   return false;
2612 }
2613
2614 // If this is a splat (repetition) of a value across the whole vector, return
2615 // the smallest size that splats it.  For example, "0x01010101010101..." is a
2616 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2617 // SplatSize = 1 byte.
2618 static bool isConstantSplat(const uint64_t Bits128[2],
2619                             const uint64_t Undef128[2],
2620                             unsigned &SplatBits, unsigned &SplatUndef,
2621                             unsigned &SplatSize) {
2622
2623   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
2624   // the same as the lower 64-bits, ignoring undefs.
2625   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
2626     return false;  // Can't be a splat if two pieces don't match.
2627
2628   uint64_t Bits64  = Bits128[0] | Bits128[1];
2629   uint64_t Undef64 = Undef128[0] & Undef128[1];
2630
2631   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
2632   // undefs.
2633   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
2634     return false;  // Can't be a splat if two pieces don't match.
2635
2636   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
2637   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
2638
2639   // If the top 16-bits are different than the lower 16-bits, ignoring
2640   // undefs, we have an i32 splat.
2641   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
2642     SplatBits = Bits32;
2643     SplatUndef = Undef32;
2644     SplatSize = 4;
2645     return true;
2646   }
2647
2648   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
2649   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
2650
2651   // If the top 8-bits are different than the lower 8-bits, ignoring
2652   // undefs, we have an i16 splat.
2653   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
2654     SplatBits = Bits16;
2655     SplatUndef = Undef16;
2656     SplatSize = 2;
2657     return true;
2658   }
2659
2660   // Otherwise, we have an 8-bit splat.
2661   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
2662   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
2663   SplatSize = 1;
2664   return true;
2665 }
2666
2667 /// BuildSplatI - Build a canonical splati of Val with an element size of
2668 /// SplatSize.  Cast the result to VT.
2669 static SDOperand BuildSplatI(int Val, unsigned SplatSize, MVT::ValueType VT,
2670                              SelectionDAG &DAG) {
2671   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
2672
2673   static const MVT::ValueType VTys[] = { // canonical VT to use for each size.
2674     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
2675   };
2676
2677   MVT::ValueType ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
2678
2679   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
2680   if (Val == -1)
2681     SplatSize = 1;
2682
2683   MVT::ValueType CanonicalVT = VTys[SplatSize-1];
2684
2685   // Build a canonical splat for this value.
2686   SDOperand Elt = DAG.getConstant(Val, MVT::getVectorElementType(CanonicalVT));
2687   SmallVector<SDOperand, 8> Ops;
2688   Ops.assign(MVT::getVectorNumElements(CanonicalVT), Elt);
2689   SDOperand Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
2690                               &Ops[0], Ops.size());
2691   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
2692 }
2693
2694 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
2695 /// specified intrinsic ID.
2696 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand LHS, SDOperand RHS,
2697                                   SelectionDAG &DAG,
2698                                   MVT::ValueType DestVT = MVT::Other) {
2699   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
2700   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2701                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
2702 }
2703
2704 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
2705 /// specified intrinsic ID.
2706 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand Op0, SDOperand Op1,
2707                                   SDOperand Op2, SelectionDAG &DAG,
2708                                   MVT::ValueType DestVT = MVT::Other) {
2709   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
2710   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2711                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
2712 }
2713
2714
2715 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
2716 /// amount.  The result has the specified value type.
2717 static SDOperand BuildVSLDOI(SDOperand LHS, SDOperand RHS, unsigned Amt,
2718                              MVT::ValueType VT, SelectionDAG &DAG) {
2719   // Force LHS/RHS to be the right type.
2720   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
2721   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
2722
2723   SDOperand Ops[16];
2724   for (unsigned i = 0; i != 16; ++i)
2725     Ops[i] = DAG.getConstant(i+Amt, MVT::i32);
2726   SDOperand T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
2727                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
2728   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
2729 }
2730
2731 // If this is a case we can't handle, return null and let the default
2732 // expansion code take care of it.  If we CAN select this case, and if it
2733 // selects to a single instruction, return Op.  Otherwise, if we can codegen
2734 // this case more efficiently than a constant pool load, lower it to the
2735 // sequence of ops that should be used.
2736 SDOperand PPCTargetLowering::LowerBUILD_VECTOR(SDOperand Op,
2737                                                SelectionDAG &DAG) {
2738   // If this is a vector of constants or undefs, get the bits.  A bit in
2739   // UndefBits is set if the corresponding element of the vector is an
2740   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2741   // zero.
2742   uint64_t VectorBits[2];
2743   uint64_t UndefBits[2];
2744   if (GetConstantBuildVectorBits(Op.Val, VectorBits, UndefBits))
2745     return SDOperand();   // Not a constant vector.
2746
2747   // If this is a splat (repetition) of a value across the whole vector, return
2748   // the smallest size that splats it.  For example, "0x01010101010101..." is a
2749   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2750   // SplatSize = 1 byte.
2751   unsigned SplatBits, SplatUndef, SplatSize;
2752   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
2753     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
2754
2755     // First, handle single instruction cases.
2756
2757     // All zeros?
2758     if (SplatBits == 0) {
2759       // Canonicalize all zero vectors to be v4i32.
2760       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
2761         SDOperand Z = DAG.getConstant(0, MVT::i32);
2762         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
2763         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
2764       }
2765       return Op;
2766     }
2767
2768     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
2769     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
2770     if (SextVal >= -16 && SextVal <= 15)
2771       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
2772
2773
2774     // Two instruction sequences.
2775
2776     // If this value is in the range [-32,30] and is even, use:
2777     //    tmp = VSPLTI[bhw], result = add tmp, tmp
2778     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
2779       Op = BuildSplatI(SextVal >> 1, SplatSize, Op.getValueType(), DAG);
2780       return DAG.getNode(ISD::ADD, Op.getValueType(), Op, Op);
2781     }
2782
2783     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
2784     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
2785     // for fneg/fabs.
2786     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
2787       // Make -1 and vspltisw -1:
2788       SDOperand OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
2789
2790       // Make the VSLW intrinsic, computing 0x8000_0000.
2791       SDOperand Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
2792                                        OnesV, DAG);
2793
2794       // xor by OnesV to invert it.
2795       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
2796       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2797     }
2798
2799     // Check to see if this is a wide variety of vsplti*, binop self cases.
2800     unsigned SplatBitSize = SplatSize*8;
2801     static const signed char SplatCsts[] = {
2802       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
2803       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
2804     };
2805
2806     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
2807       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
2808       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
2809       int i = SplatCsts[idx];
2810
2811       // Figure out what shift amount will be used by altivec if shifted by i in
2812       // this splat size.
2813       unsigned TypeShiftAmt = i & (SplatBitSize-1);
2814
2815       // vsplti + shl self.
2816       if (SextVal == (i << (int)TypeShiftAmt)) {
2817         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2818         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2819           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
2820           Intrinsic::ppc_altivec_vslw
2821         };
2822         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2823         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2824       }
2825
2826       // vsplti + srl self.
2827       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2828         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2829         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2830           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
2831           Intrinsic::ppc_altivec_vsrw
2832         };
2833         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2834         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2835       }
2836
2837       // vsplti + sra self.
2838       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2839         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2840         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2841           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
2842           Intrinsic::ppc_altivec_vsraw
2843         };
2844         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2845         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2846       }
2847
2848       // vsplti + rol self.
2849       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
2850                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
2851         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2852         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2853           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
2854           Intrinsic::ppc_altivec_vrlw
2855         };
2856         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2857         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2858       }
2859
2860       // t = vsplti c, result = vsldoi t, t, 1
2861       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
2862         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2863         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
2864       }
2865       // t = vsplti c, result = vsldoi t, t, 2
2866       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
2867         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2868         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
2869       }
2870       // t = vsplti c, result = vsldoi t, t, 3
2871       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
2872         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2873         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
2874       }
2875     }
2876
2877     // Three instruction sequences.
2878
2879     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
2880     if (SextVal >= 0 && SextVal <= 31) {
2881       SDOperand LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
2882       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2883       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
2884       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2885     }
2886     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
2887     if (SextVal >= -31 && SextVal <= 0) {
2888       SDOperand LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
2889       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2890       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
2891       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2892     }
2893   }
2894
2895   return SDOperand();
2896 }
2897
2898 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2899 /// the specified operations to build the shuffle.
2900 static SDOperand GeneratePerfectShuffle(unsigned PFEntry, SDOperand LHS,
2901                                         SDOperand RHS, SelectionDAG &DAG) {
2902   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2903   unsigned LHSID  = (PFEntry >> 13) & ((1 << 13)-1);
2904   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2905
2906   enum {
2907     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2908     OP_VMRGHW,
2909     OP_VMRGLW,
2910     OP_VSPLTISW0,
2911     OP_VSPLTISW1,
2912     OP_VSPLTISW2,
2913     OP_VSPLTISW3,
2914     OP_VSLDOI4,
2915     OP_VSLDOI8,
2916     OP_VSLDOI12
2917   };
2918
2919   if (OpNum == OP_COPY) {
2920     if (LHSID == (1*9+2)*9+3) return LHS;
2921     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2922     return RHS;
2923   }
2924
2925   SDOperand OpLHS, OpRHS;
2926   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
2927   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
2928
2929   unsigned ShufIdxs[16];
2930   switch (OpNum) {
2931   default: assert(0 && "Unknown i32 permute!");
2932   case OP_VMRGHW:
2933     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
2934     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
2935     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
2936     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
2937     break;
2938   case OP_VMRGLW:
2939     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
2940     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
2941     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
2942     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
2943     break;
2944   case OP_VSPLTISW0:
2945     for (unsigned i = 0; i != 16; ++i)
2946       ShufIdxs[i] = (i&3)+0;
2947     break;
2948   case OP_VSPLTISW1:
2949     for (unsigned i = 0; i != 16; ++i)
2950       ShufIdxs[i] = (i&3)+4;
2951     break;
2952   case OP_VSPLTISW2:
2953     for (unsigned i = 0; i != 16; ++i)
2954       ShufIdxs[i] = (i&3)+8;
2955     break;
2956   case OP_VSPLTISW3:
2957     for (unsigned i = 0; i != 16; ++i)
2958       ShufIdxs[i] = (i&3)+12;
2959     break;
2960   case OP_VSLDOI4:
2961     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
2962   case OP_VSLDOI8:
2963     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
2964   case OP_VSLDOI12:
2965     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
2966   }
2967   SDOperand Ops[16];
2968   for (unsigned i = 0; i != 16; ++i)
2969     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i32);
2970
2971   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
2972                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
2973 }
2974
2975 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
2976 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
2977 /// return the code it can be lowered into.  Worst case, it can always be
2978 /// lowered into a vperm.
2979 SDOperand PPCTargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op,
2980                                                  SelectionDAG &DAG) {
2981   SDOperand V1 = Op.getOperand(0);
2982   SDOperand V2 = Op.getOperand(1);
2983   SDOperand PermMask = Op.getOperand(2);
2984
2985   // Cases that are handled by instructions that take permute immediates
2986   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
2987   // selected by the instruction selector.
2988   if (V2.getOpcode() == ISD::UNDEF) {
2989     if (PPC::isSplatShuffleMask(PermMask.Val, 1) ||
2990         PPC::isSplatShuffleMask(PermMask.Val, 2) ||
2991         PPC::isSplatShuffleMask(PermMask.Val, 4) ||
2992         PPC::isVPKUWUMShuffleMask(PermMask.Val, true) ||
2993         PPC::isVPKUHUMShuffleMask(PermMask.Val, true) ||
2994         PPC::isVSLDOIShuffleMask(PermMask.Val, true) != -1 ||
2995         PPC::isVMRGLShuffleMask(PermMask.Val, 1, true) ||
2996         PPC::isVMRGLShuffleMask(PermMask.Val, 2, true) ||
2997         PPC::isVMRGLShuffleMask(PermMask.Val, 4, true) ||
2998         PPC::isVMRGHShuffleMask(PermMask.Val, 1, true) ||
2999         PPC::isVMRGHShuffleMask(PermMask.Val, 2, true) ||
3000         PPC::isVMRGHShuffleMask(PermMask.Val, 4, true)) {
3001       return Op;
3002     }
3003   }
3004
3005   // Altivec has a variety of "shuffle immediates" that take two vector inputs
3006   // and produce a fixed permutation.  If any of these match, do not lower to
3007   // VPERM.
3008   if (PPC::isVPKUWUMShuffleMask(PermMask.Val, false) ||
3009       PPC::isVPKUHUMShuffleMask(PermMask.Val, false) ||
3010       PPC::isVSLDOIShuffleMask(PermMask.Val, false) != -1 ||
3011       PPC::isVMRGLShuffleMask(PermMask.Val, 1, false) ||
3012       PPC::isVMRGLShuffleMask(PermMask.Val, 2, false) ||
3013       PPC::isVMRGLShuffleMask(PermMask.Val, 4, false) ||
3014       PPC::isVMRGHShuffleMask(PermMask.Val, 1, false) ||
3015       PPC::isVMRGHShuffleMask(PermMask.Val, 2, false) ||
3016       PPC::isVMRGHShuffleMask(PermMask.Val, 4, false))
3017     return Op;
3018
3019   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
3020   // perfect shuffle table to emit an optimal matching sequence.
3021   unsigned PFIndexes[4];
3022   bool isFourElementShuffle = true;
3023   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
3024     unsigned EltNo = 8;   // Start out undef.
3025     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
3026       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
3027         continue;   // Undef, ignore it.
3028
3029       unsigned ByteSource =
3030         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getValue();
3031       if ((ByteSource & 3) != j) {
3032         isFourElementShuffle = false;
3033         break;
3034       }
3035
3036       if (EltNo == 8) {
3037         EltNo = ByteSource/4;
3038       } else if (EltNo != ByteSource/4) {
3039         isFourElementShuffle = false;
3040         break;
3041       }
3042     }
3043     PFIndexes[i] = EltNo;
3044   }
3045
3046   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
3047   // perfect shuffle vector to determine if it is cost effective to do this as
3048   // discrete instructions, or whether we should use a vperm.
3049   if (isFourElementShuffle) {
3050     // Compute the index in the perfect shuffle table.
3051     unsigned PFTableIndex =
3052       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3053
3054     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3055     unsigned Cost  = (PFEntry >> 30);
3056
3057     // Determining when to avoid vperm is tricky.  Many things affect the cost
3058     // of vperm, particularly how many times the perm mask needs to be computed.
3059     // For example, if the perm mask can be hoisted out of a loop or is already
3060     // used (perhaps because there are multiple permutes with the same shuffle
3061     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3062     // the loop requires an extra register.
3063     //
3064     // As a compromise, we only emit discrete instructions if the shuffle can be
3065     // generated in 3 or fewer operations.  When we have loop information
3066     // available, if this block is within a loop, we should avoid using vperm
3067     // for 3-operation perms and use a constant pool load instead.
3068     if (Cost < 3)
3069       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
3070   }
3071
3072   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
3073   // vector that will get spilled to the constant pool.
3074   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
3075
3076   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3077   // that it is in input element units, not in bytes.  Convert now.
3078   MVT::ValueType EltVT = MVT::getVectorElementType(V1.getValueType());
3079   unsigned BytesPerElement = MVT::getSizeInBits(EltVT)/8;
3080
3081   SmallVector<SDOperand, 16> ResultMask;
3082   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
3083     unsigned SrcElt;
3084     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
3085       SrcElt = 0;
3086     else
3087       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getValue();
3088
3089     for (unsigned j = 0; j != BytesPerElement; ++j)
3090       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3091                                            MVT::i8));
3092   }
3093
3094   SDOperand VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
3095                                     &ResultMask[0], ResultMask.size());
3096   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
3097 }
3098
3099 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3100 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3101 /// information about the intrinsic.
3102 static bool getAltivecCompareInfo(SDOperand Intrin, int &CompareOpc,
3103                                   bool &isDot) {
3104   unsigned IntrinsicID = cast<ConstantSDNode>(Intrin.getOperand(0))->getValue();
3105   CompareOpc = -1;
3106   isDot = false;
3107   switch (IntrinsicID) {
3108   default: return false;
3109     // Comparison predicates.
3110   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3111   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3112   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3113   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3114   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3115   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3116   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3117   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3118   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3119   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3120   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3121   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3122   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3123
3124     // Normal Comparisons.
3125   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3126   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3127   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3128   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3129   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3130   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3131   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3132   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3133   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3134   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3135   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3136   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3137   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3138   }
3139   return true;
3140 }
3141
3142 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3143 /// lower, do it, otherwise return null.
3144 SDOperand PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op,
3145                                                      SelectionDAG &DAG) {
3146   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3147   // opcode number of the comparison.
3148   int CompareOpc;
3149   bool isDot;
3150   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3151     return SDOperand();    // Don't custom lower most intrinsics.
3152
3153   // If this is a non-dot comparison, make the VCMP node and we are done.
3154   if (!isDot) {
3155     SDOperand Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
3156                                 Op.getOperand(1), Op.getOperand(2),
3157                                 DAG.getConstant(CompareOpc, MVT::i32));
3158     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
3159   }
3160
3161   // Create the PPCISD altivec 'dot' comparison node.
3162   SDOperand Ops[] = {
3163     Op.getOperand(2),  // LHS
3164     Op.getOperand(3),  // RHS
3165     DAG.getConstant(CompareOpc, MVT::i32)
3166   };
3167   std::vector<MVT::ValueType> VTs;
3168   VTs.push_back(Op.getOperand(2).getValueType());
3169   VTs.push_back(MVT::Flag);
3170   SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3171
3172   // Now that we have the comparison, emit a copy from the CR to a GPR.
3173   // This is flagged to the above dot comparison.
3174   SDOperand Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
3175                                 DAG.getRegister(PPC::CR6, MVT::i32),
3176                                 CompNode.getValue(1));
3177
3178   // Unpack the result based on how the target uses it.
3179   unsigned BitNo;   // Bit # of CR6.
3180   bool InvertBit;   // Invert result?
3181   switch (cast<ConstantSDNode>(Op.getOperand(1))->getValue()) {
3182   default:  // Can't happen, don't crash on invalid number though.
3183   case 0:   // Return the value of the EQ bit of CR6.
3184     BitNo = 0; InvertBit = false;
3185     break;
3186   case 1:   // Return the inverted value of the EQ bit of CR6.
3187     BitNo = 0; InvertBit = true;
3188     break;
3189   case 2:   // Return the value of the LT bit of CR6.
3190     BitNo = 2; InvertBit = false;
3191     break;
3192   case 3:   // Return the inverted value of the LT bit of CR6.
3193     BitNo = 2; InvertBit = true;
3194     break;
3195   }
3196
3197   // Shift the bit into the low position.
3198   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
3199                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3200   // Isolate the bit.
3201   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
3202                       DAG.getConstant(1, MVT::i32));
3203
3204   // If we are supposed to, toggle the bit.
3205   if (InvertBit)
3206     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
3207                         DAG.getConstant(1, MVT::i32));
3208   return Flags;
3209 }
3210
3211 SDOperand PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op,
3212                                                    SelectionDAG &DAG) {
3213   // Create a stack slot that is 16-byte aligned.
3214   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3215   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3216   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3217   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3218
3219   // Store the input value into Value#0 of the stack slot.
3220   SDOperand Store = DAG.getStore(DAG.getEntryNode(),
3221                                  Op.getOperand(0), FIdx, NULL, 0);
3222   // Load it out.
3223   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
3224 }
3225
3226 SDOperand PPCTargetLowering::LowerMUL(SDOperand Op, SelectionDAG &DAG) {
3227   if (Op.getValueType() == MVT::v4i32) {
3228     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3229
3230     SDOperand Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3231     SDOperand Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3232
3233     SDOperand RHSSwap =   // = vrlw RHS, 16
3234       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3235
3236     // Shrinkify inputs to v8i16.
3237     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3238     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3239     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3240
3241     // Low parts multiplied together, generating 32-bit results (we ignore the
3242     // top parts).
3243     SDOperand LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3244                                         LHS, RHS, DAG, MVT::v4i32);
3245
3246     SDOperand HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3247                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3248     // Shift the high parts up 16 bits.
3249     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3250     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3251   } else if (Op.getValueType() == MVT::v8i16) {
3252     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3253
3254     SDOperand Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3255
3256     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3257                             LHS, RHS, Zero, DAG);
3258   } else if (Op.getValueType() == MVT::v16i8) {
3259     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3260
3261     // Multiply the even 8-bit parts, producing 16-bit sums.
3262     SDOperand EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3263                                            LHS, RHS, DAG, MVT::v8i16);
3264     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3265
3266     // Multiply the odd 8-bit parts, producing 16-bit sums.
3267     SDOperand OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3268                                           LHS, RHS, DAG, MVT::v8i16);
3269     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3270
3271     // Merge the results together.
3272     SDOperand Ops[16];
3273     for (unsigned i = 0; i != 8; ++i) {
3274       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3275       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3276     }
3277     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3278                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3279   } else {
3280     assert(0 && "Unknown mul to lower!");
3281     abort();
3282   }
3283 }
3284
3285 /// LowerOperation - Provide custom lowering hooks for some operations.
3286 ///
3287 SDOperand PPCTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
3288   switch (Op.getOpcode()) {
3289   default: assert(0 && "Wasn't expecting to be able to lower this!");
3290   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3291   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3292   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3293   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3294   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3295   case ISD::VASTART:
3296     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3297                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3298
3299   case ISD::VAARG:
3300     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3301                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3302
3303   case ISD::FORMAL_ARGUMENTS:
3304     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3305                                  VarArgsStackOffset, VarArgsNumGPR,
3306                                  VarArgsNumFPR, PPCSubTarget);
3307
3308   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget);
3309   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3310   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3311   case ISD::DYNAMIC_STACKALLOC:
3312     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3313
3314   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3315   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3316   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3317   case ISD::FP_ROUND_INREG:     return LowerFP_ROUND_INREG(Op, DAG);
3318   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3319
3320   // Lower 64-bit shifts.
3321   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3322   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3323   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3324
3325   // Vector-related lowering.
3326   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3327   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3328   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3329   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3330   case ISD::MUL:                return LowerMUL(Op, DAG);
3331
3332   // Frame & Return address.
3333   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3334   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3335   }
3336   return SDOperand();
3337 }
3338
3339 SDNode *PPCTargetLowering::ExpandOperationResult(SDNode *N, SelectionDAG &DAG) {
3340   switch (N->getOpcode()) {
3341   default: assert(0 && "Wasn't expecting to be able to lower this!");
3342   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(SDOperand(N, 0), DAG).Val;
3343   }
3344 }
3345
3346
3347 //===----------------------------------------------------------------------===//
3348 //  Other Lowering Code
3349 //===----------------------------------------------------------------------===//
3350
3351 MachineBasicBlock *
3352 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3353                                                MachineBasicBlock *BB) {
3354   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3355   assert((MI->getOpcode() == PPC::SELECT_CC_I4 ||
3356           MI->getOpcode() == PPC::SELECT_CC_I8 ||
3357           MI->getOpcode() == PPC::SELECT_CC_F4 ||
3358           MI->getOpcode() == PPC::SELECT_CC_F8 ||
3359           MI->getOpcode() == PPC::SELECT_CC_VRRC) &&
3360          "Unexpected instr type to insert");
3361
3362   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
3363   // control-flow pattern.  The incoming instruction knows the destination vreg
3364   // to set, the condition code register to branch on, the true/false values to
3365   // select between, and a branch opcode to use.
3366   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3367   ilist<MachineBasicBlock>::iterator It = BB;
3368   ++It;
3369
3370   //  thisMBB:
3371   //  ...
3372   //   TrueVal = ...
3373   //   cmpTY ccX, r1, r2
3374   //   bCC copy1MBB
3375   //   fallthrough --> copy0MBB
3376   MachineBasicBlock *thisMBB = BB;
3377   MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
3378   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
3379   unsigned SelectPred = MI->getOperand(4).getImm();
3380   BuildMI(BB, TII->get(PPC::BCC))
3381     .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
3382   MachineFunction *F = BB->getParent();
3383   F->getBasicBlockList().insert(It, copy0MBB);
3384   F->getBasicBlockList().insert(It, sinkMBB);
3385   // Update machine-CFG edges by first adding all successors of the current
3386   // block to the new block which will contain the Phi node for the select.
3387   for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
3388       e = BB->succ_end(); i != e; ++i)
3389     sinkMBB->addSuccessor(*i);
3390   // Next, remove all successors of the current block, and add the true
3391   // and fallthrough blocks as its successors.
3392   while(!BB->succ_empty())
3393     BB->removeSuccessor(BB->succ_begin());
3394   BB->addSuccessor(copy0MBB);
3395   BB->addSuccessor(sinkMBB);
3396
3397   //  copy0MBB:
3398   //   %FalseValue = ...
3399   //   # fallthrough to sinkMBB
3400   BB = copy0MBB;
3401
3402   // Update machine-CFG edges
3403   BB->addSuccessor(sinkMBB);
3404
3405   //  sinkMBB:
3406   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3407   //  ...
3408   BB = sinkMBB;
3409   BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
3410     .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
3411     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3412
3413   delete MI;   // The pseudo instruction is gone now.
3414   return BB;
3415 }
3416
3417 //===----------------------------------------------------------------------===//
3418 // Target Optimization Hooks
3419 //===----------------------------------------------------------------------===//
3420
3421 SDOperand PPCTargetLowering::PerformDAGCombine(SDNode *N,
3422                                                DAGCombinerInfo &DCI) const {
3423   TargetMachine &TM = getTargetMachine();
3424   SelectionDAG &DAG = DCI.DAG;
3425   switch (N->getOpcode()) {
3426   default: break;
3427   case PPCISD::SHL:
3428     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3429       if (C->getValue() == 0)   // 0 << V -> 0.
3430         return N->getOperand(0);
3431     }
3432     break;
3433   case PPCISD::SRL:
3434     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3435       if (C->getValue() == 0)   // 0 >>u V -> 0.
3436         return N->getOperand(0);
3437     }
3438     break;
3439   case PPCISD::SRA:
3440     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3441       if (C->getValue() == 0 ||   //  0 >>s V -> 0.
3442           C->isAllOnesValue())    // -1 >>s V -> -1.
3443         return N->getOperand(0);
3444     }
3445     break;
3446
3447   case ISD::SINT_TO_FP:
3448     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
3449       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
3450         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
3451         // We allow the src/dst to be either f32/f64, but the intermediate
3452         // type must be i64.
3453         if (N->getOperand(0).getValueType() == MVT::i64 &&
3454             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
3455           SDOperand Val = N->getOperand(0).getOperand(0);
3456           if (Val.getValueType() == MVT::f32) {
3457             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3458             DCI.AddToWorklist(Val.Val);
3459           }
3460
3461           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
3462           DCI.AddToWorklist(Val.Val);
3463           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
3464           DCI.AddToWorklist(Val.Val);
3465           if (N->getValueType(0) == MVT::f32) {
3466             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
3467                               DAG.getIntPtrConstant(0));
3468             DCI.AddToWorklist(Val.Val);
3469           }
3470           return Val;
3471         } else if (N->getOperand(0).getValueType() == MVT::i32) {
3472           // If the intermediate type is i32, we can avoid the load/store here
3473           // too.
3474         }
3475       }
3476     }
3477     break;
3478   case ISD::STORE:
3479     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
3480     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
3481         !cast<StoreSDNode>(N)->isTruncatingStore() &&
3482         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
3483         N->getOperand(1).getValueType() == MVT::i32 &&
3484         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
3485       SDOperand Val = N->getOperand(1).getOperand(0);
3486       if (Val.getValueType() == MVT::f32) {
3487         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3488         DCI.AddToWorklist(Val.Val);
3489       }
3490       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
3491       DCI.AddToWorklist(Val.Val);
3492
3493       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
3494                         N->getOperand(2), N->getOperand(3));
3495       DCI.AddToWorklist(Val.Val);
3496       return Val;
3497     }
3498
3499     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
3500     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
3501         N->getOperand(1).Val->hasOneUse() &&
3502         (N->getOperand(1).getValueType() == MVT::i32 ||
3503          N->getOperand(1).getValueType() == MVT::i16)) {
3504       SDOperand BSwapOp = N->getOperand(1).getOperand(0);
3505       // Do an any-extend to 32-bits if this is a half-word input.
3506       if (BSwapOp.getValueType() == MVT::i16)
3507         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
3508
3509       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
3510                          N->getOperand(2), N->getOperand(3),
3511                          DAG.getValueType(N->getOperand(1).getValueType()));
3512     }
3513     break;
3514   case ISD::BSWAP:
3515     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
3516     if (ISD::isNON_EXTLoad(N->getOperand(0).Val) &&
3517         N->getOperand(0).hasOneUse() &&
3518         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
3519       SDOperand Load = N->getOperand(0);
3520       LoadSDNode *LD = cast<LoadSDNode>(Load);
3521       // Create the byte-swapping load.
3522       std::vector<MVT::ValueType> VTs;
3523       VTs.push_back(MVT::i32);
3524       VTs.push_back(MVT::Other);
3525       SDOperand MO = DAG.getMemOperand(LD->getMemOperand());
3526       SDOperand Ops[] = {
3527         LD->getChain(),    // Chain
3528         LD->getBasePtr(),  // Ptr
3529         MO,                // MemOperand
3530         DAG.getValueType(N->getValueType(0)) // VT
3531       };
3532       SDOperand BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
3533
3534       // If this is an i16 load, insert the truncate.
3535       SDOperand ResVal = BSLoad;
3536       if (N->getValueType(0) == MVT::i16)
3537         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
3538
3539       // First, combine the bswap away.  This makes the value produced by the
3540       // load dead.
3541       DCI.CombineTo(N, ResVal);
3542
3543       // Next, combine the load away, we give it a bogus result value but a real
3544       // chain result.  The result value is dead because the bswap is dead.
3545       DCI.CombineTo(Load.Val, ResVal, BSLoad.getValue(1));
3546
3547       // Return N so it doesn't get rechecked!
3548       return SDOperand(N, 0);
3549     }
3550
3551     break;
3552   case PPCISD::VCMP: {
3553     // If a VCMPo node already exists with exactly the same operands as this
3554     // node, use its result instead of this node (VCMPo computes both a CR6 and
3555     // a normal output).
3556     //
3557     if (!N->getOperand(0).hasOneUse() &&
3558         !N->getOperand(1).hasOneUse() &&
3559         !N->getOperand(2).hasOneUse()) {
3560
3561       // Scan all of the users of the LHS, looking for VCMPo's that match.
3562       SDNode *VCMPoNode = 0;
3563
3564       SDNode *LHSN = N->getOperand(0).Val;
3565       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
3566            UI != E; ++UI)
3567         if ((*UI)->getOpcode() == PPCISD::VCMPo &&
3568             (*UI)->getOperand(1) == N->getOperand(1) &&
3569             (*UI)->getOperand(2) == N->getOperand(2) &&
3570             (*UI)->getOperand(0) == N->getOperand(0)) {
3571           VCMPoNode = *UI;
3572           break;
3573         }
3574
3575       // If there is no VCMPo node, or if the flag value has a single use, don't
3576       // transform this.
3577       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
3578         break;
3579
3580       // Look at the (necessarily single) use of the flag value.  If it has a
3581       // chain, this transformation is more complex.  Note that multiple things
3582       // could use the value result, which we should ignore.
3583       SDNode *FlagUser = 0;
3584       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
3585            FlagUser == 0; ++UI) {
3586         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
3587         SDNode *User = *UI;
3588         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
3589           if (User->getOperand(i) == SDOperand(VCMPoNode, 1)) {
3590             FlagUser = User;
3591             break;
3592           }
3593         }
3594       }
3595
3596       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
3597       // give up for right now.
3598       if (FlagUser->getOpcode() == PPCISD::MFCR)
3599         return SDOperand(VCMPoNode, 0);
3600     }
3601     break;
3602   }
3603   case ISD::BR_CC: {
3604     // If this is a branch on an altivec predicate comparison, lower this so
3605     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
3606     // lowering is done pre-legalize, because the legalizer lowers the predicate
3607     // compare down to code that is difficult to reassemble.
3608     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
3609     SDOperand LHS = N->getOperand(2), RHS = N->getOperand(3);
3610     int CompareOpc;
3611     bool isDot;
3612
3613     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
3614         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
3615         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
3616       assert(isDot && "Can't compare against a vector result!");
3617
3618       // If this is a comparison against something other than 0/1, then we know
3619       // that the condition is never/always true.
3620       unsigned Val = cast<ConstantSDNode>(RHS)->getValue();
3621       if (Val != 0 && Val != 1) {
3622         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
3623           return N->getOperand(0);
3624         // Always !=, turn it into an unconditional branch.
3625         return DAG.getNode(ISD::BR, MVT::Other,
3626                            N->getOperand(0), N->getOperand(4));
3627       }
3628
3629       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
3630
3631       // Create the PPCISD altivec 'dot' comparison node.
3632       std::vector<MVT::ValueType> VTs;
3633       SDOperand Ops[] = {
3634         LHS.getOperand(2),  // LHS of compare
3635         LHS.getOperand(3),  // RHS of compare
3636         DAG.getConstant(CompareOpc, MVT::i32)
3637       };
3638       VTs.push_back(LHS.getOperand(2).getValueType());
3639       VTs.push_back(MVT::Flag);
3640       SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3641
3642       // Unpack the result based on how the target uses it.
3643       PPC::Predicate CompOpc;
3644       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getValue()) {
3645       default:  // Can't happen, don't crash on invalid number though.
3646       case 0:   // Branch on the value of the EQ bit of CR6.
3647         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
3648         break;
3649       case 1:   // Branch on the inverted value of the EQ bit of CR6.
3650         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
3651         break;
3652       case 2:   // Branch on the value of the LT bit of CR6.
3653         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
3654         break;
3655       case 3:   // Branch on the inverted value of the LT bit of CR6.
3656         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
3657         break;
3658       }
3659
3660       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
3661                          DAG.getConstant(CompOpc, MVT::i32),
3662                          DAG.getRegister(PPC::CR6, MVT::i32),
3663                          N->getOperand(4), CompNode.getValue(1));
3664     }
3665     break;
3666   }
3667   }
3668
3669   return SDOperand();
3670 }
3671
3672 //===----------------------------------------------------------------------===//
3673 // Inline Assembly Support
3674 //===----------------------------------------------------------------------===//
3675
3676 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
3677                                                        const APInt &Mask,
3678                                                        APInt &KnownZero,
3679                                                        APInt &KnownOne,
3680                                                        const SelectionDAG &DAG,
3681                                                        unsigned Depth) const {
3682   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3683   switch (Op.getOpcode()) {
3684   default: break;
3685   case PPCISD::LBRX: {
3686     // lhbrx is known to have the top bits cleared out.
3687     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
3688       KnownZero = 0xFFFF0000;
3689     break;
3690   }
3691   case ISD::INTRINSIC_WO_CHAIN: {
3692     switch (cast<ConstantSDNode>(Op.getOperand(0))->getValue()) {
3693     default: break;
3694     case Intrinsic::ppc_altivec_vcmpbfp_p:
3695     case Intrinsic::ppc_altivec_vcmpeqfp_p:
3696     case Intrinsic::ppc_altivec_vcmpequb_p:
3697     case Intrinsic::ppc_altivec_vcmpequh_p:
3698     case Intrinsic::ppc_altivec_vcmpequw_p:
3699     case Intrinsic::ppc_altivec_vcmpgefp_p:
3700     case Intrinsic::ppc_altivec_vcmpgtfp_p:
3701     case Intrinsic::ppc_altivec_vcmpgtsb_p:
3702     case Intrinsic::ppc_altivec_vcmpgtsh_p:
3703     case Intrinsic::ppc_altivec_vcmpgtsw_p:
3704     case Intrinsic::ppc_altivec_vcmpgtub_p:
3705     case Intrinsic::ppc_altivec_vcmpgtuh_p:
3706     case Intrinsic::ppc_altivec_vcmpgtuw_p:
3707       KnownZero = ~1U;  // All bits but the low one are known to be zero.
3708       break;
3709     }
3710   }
3711   }
3712 }
3713
3714
3715 /// getConstraintType - Given a constraint, return the type of
3716 /// constraint it is for this target.
3717 PPCTargetLowering::ConstraintType
3718 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
3719   if (Constraint.size() == 1) {
3720     switch (Constraint[0]) {
3721     default: break;
3722     case 'b':
3723     case 'r':
3724     case 'f':
3725     case 'v':
3726     case 'y':
3727       return C_RegisterClass;
3728     }
3729   }
3730   return TargetLowering::getConstraintType(Constraint);
3731 }
3732
3733 std::pair<unsigned, const TargetRegisterClass*>
3734 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3735                                                 MVT::ValueType VT) const {
3736   if (Constraint.size() == 1) {
3737     // GCC RS6000 Constraint Letters
3738     switch (Constraint[0]) {
3739     case 'b':   // R1-R31
3740     case 'r':   // R0-R31
3741       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
3742         return std::make_pair(0U, PPC::G8RCRegisterClass);
3743       return std::make_pair(0U, PPC::GPRCRegisterClass);
3744     case 'f':
3745       if (VT == MVT::f32)
3746         return std::make_pair(0U, PPC::F4RCRegisterClass);
3747       else if (VT == MVT::f64)
3748         return std::make_pair(0U, PPC::F8RCRegisterClass);
3749       break;
3750     case 'v':
3751       return std::make_pair(0U, PPC::VRRCRegisterClass);
3752     case 'y':   // crrc
3753       return std::make_pair(0U, PPC::CRRCRegisterClass);
3754     }
3755   }
3756
3757   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3758 }
3759
3760
3761 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3762 /// vector.  If it is invalid, don't add anything to Ops.
3763 void PPCTargetLowering::LowerAsmOperandForConstraint(SDOperand Op, char Letter,
3764                                                      std::vector<SDOperand>&Ops,
3765                                                      SelectionDAG &DAG) {
3766   SDOperand Result(0,0);
3767   switch (Letter) {
3768   default: break;
3769   case 'I':
3770   case 'J':
3771   case 'K':
3772   case 'L':
3773   case 'M':
3774   case 'N':
3775   case 'O':
3776   case 'P': {
3777     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
3778     if (!CST) return; // Must be an immediate to match.
3779     unsigned Value = CST->getValue();
3780     switch (Letter) {
3781     default: assert(0 && "Unknown constraint letter!");
3782     case 'I':  // "I" is a signed 16-bit constant.
3783       if ((short)Value == (int)Value)
3784         Result = DAG.getTargetConstant(Value, Op.getValueType());
3785       break;
3786     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
3787     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
3788       if ((short)Value == 0)
3789         Result = DAG.getTargetConstant(Value, Op.getValueType());
3790       break;
3791     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
3792       if ((Value >> 16) == 0)
3793         Result = DAG.getTargetConstant(Value, Op.getValueType());
3794       break;
3795     case 'M':  // "M" is a constant that is greater than 31.
3796       if (Value > 31)
3797         Result = DAG.getTargetConstant(Value, Op.getValueType());
3798       break;
3799     case 'N':  // "N" is a positive constant that is an exact power of two.
3800       if ((int)Value > 0 && isPowerOf2_32(Value))
3801         Result = DAG.getTargetConstant(Value, Op.getValueType());
3802       break;
3803     case 'O':  // "O" is the constant zero.
3804       if (Value == 0)
3805         Result = DAG.getTargetConstant(Value, Op.getValueType());
3806       break;
3807     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
3808       if ((short)-Value == (int)-Value)
3809         Result = DAG.getTargetConstant(Value, Op.getValueType());
3810       break;
3811     }
3812     break;
3813   }
3814   }
3815
3816   if (Result.Val) {
3817     Ops.push_back(Result);
3818     return;
3819   }
3820
3821   // Handle standard constraint letters.
3822   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
3823 }
3824
3825 // isLegalAddressingMode - Return true if the addressing mode represented
3826 // by AM is legal for this target, for a load/store of the specified type.
3827 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3828                                               const Type *Ty) const {
3829   // FIXME: PPC does not allow r+i addressing modes for vectors!
3830
3831   // PPC allows a sign-extended 16-bit immediate field.
3832   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
3833     return false;
3834
3835   // No global is ever allowed as a base.
3836   if (AM.BaseGV)
3837     return false;
3838
3839   // PPC only support r+r,
3840   switch (AM.Scale) {
3841   case 0:  // "r+i" or just "i", depending on HasBaseReg.
3842     break;
3843   case 1:
3844     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
3845       return false;
3846     // Otherwise we have r+r or r+i.
3847     break;
3848   case 2:
3849     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
3850       return false;
3851     // Allow 2*r as r+r.
3852     break;
3853   default:
3854     // No other scales are supported.
3855     return false;
3856   }
3857
3858   return true;
3859 }
3860
3861 /// isLegalAddressImmediate - Return true if the integer value can be used
3862 /// as the offset of the target addressing mode for load / store of the
3863 /// given type.
3864 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
3865   // PPC allows a sign-extended 16-bit immediate field.
3866   return (V > -(1 << 16) && V < (1 << 16)-1);
3867 }
3868
3869 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
3870   return false;
3871 }
3872
3873 SDOperand PPCTargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
3874   // Depths > 0 not supported yet!
3875   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3876     return SDOperand();
3877
3878   MachineFunction &MF = DAG.getMachineFunction();
3879   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
3880   int RAIdx = FuncInfo->getReturnAddrSaveIndex();
3881   if (RAIdx == 0) {
3882     bool isPPC64 = PPCSubTarget.isPPC64();
3883     int Offset =
3884       PPCFrameInfo::getReturnSaveOffset(isPPC64, PPCSubTarget.isMachoABI());
3885
3886     // Set up a frame object for the return address.
3887     RAIdx = MF.getFrameInfo()->CreateFixedObject(isPPC64 ? 8 : 4, Offset);
3888
3889     // Remember it for next time.
3890     FuncInfo->setReturnAddrSaveIndex(RAIdx);
3891
3892     // Make sure the function really does not optimize away the store of the RA
3893     // to the stack.
3894     FuncInfo->setLRStoreRequired();
3895   }
3896
3897   // Just load the return address off the stack.
3898   SDOperand RetAddrFI =  DAG.getFrameIndex(RAIdx, getPointerTy());
3899   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
3900 }
3901
3902 SDOperand PPCTargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
3903   // Depths > 0 not supported yet!
3904   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3905     return SDOperand();
3906
3907   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3908   bool isPPC64 = PtrVT == MVT::i64;
3909
3910   MachineFunction &MF = DAG.getMachineFunction();
3911   MachineFrameInfo *MFI = MF.getFrameInfo();
3912   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
3913                   && MFI->getStackSize();
3914
3915   if (isPPC64)
3916     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
3917       MVT::i64);
3918   else
3919     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
3920       MVT::i32);
3921 }