lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCTargetMachine.h"
  18 #include "MCTargetDesc/PPCPredicates.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/ADT/STLExtras.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 using namespace llvm;
  38
  39 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  40                                      CCValAssign::LocInfo &LocInfo,
  41                                      ISD::ArgFlagsTy &ArgFlags,
  42                                      CCState &State);
  43 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  44                                             MVT &LocVT,
  45                                             CCValAssign::LocInfo &LocInfo,
  46                                             ISD::ArgFlagsTy &ArgFlags,
  47                                             CCState &State);
  48 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  49                                               MVT &LocVT,
  50                                               CCValAssign::LocInfo &LocInfo,
  51                                               ISD::ArgFlagsTy &ArgFlags,
  52                                               CCState &State);
  53
  54 static cl::opt<bool> DisablePPCPreinc("disable-ppc-preinc",
  55 cl::desc("disable preincrement load/store generation on PPC"), cl::Hidden);
  56
  57 static cl::opt<bool> DisableILPPref("disable-ppc-ilp-pref",
  58 cl::desc("disable setting the node scheduling preference to ILP on PPC"), cl::Hidden);
  59
  60 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  61   if (TM.getSubtargetImpl()->isDarwin())
  62     return new TargetLoweringObjectFileMachO();
  63
  64   return new TargetLoweringObjectFileELF();
  65 }
  66
  67 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  68   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  69   const PPCSubtarget *Subtarget = &TM.getSubtarget<PPCSubtarget>();
  70
  71   setPow2DivIsCheap();
  72
  73   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  74   setUseUnderscoreSetJmp(true);
  75   setUseUnderscoreLongJmp(true);
  76
  77   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  78   // arguments are at least 4/8 bytes aligned.
  79   bool isPPC64 = Subtarget->isPPC64();
  80   setMinStackArgumentAlignment(isPPC64 ? 8:4);
  81
  82   // Set up the register classes.
  83   addRegisterClass(MVT::i32, &PPC::GPRCRegClass);
  84   addRegisterClass(MVT::f32, &PPC::F4RCRegClass);
  85   addRegisterClass(MVT::f64, &PPC::F8RCRegClass);
  86
  87   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  88   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  89   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  90
  91   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  92
  93   // PowerPC has pre-inc load and store's.
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  95   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  96   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  97   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  98   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
 100   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
 101   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
 102   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 103   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 104
 105   // This is used in the ppcf128->int sequence.  Note it has different semantics
 106   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 107   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 108
 109   // We do not currently implement these libm ops for PowerPC.
 110   setOperationAction(ISD::FFLOOR, MVT::ppcf128, Expand);
 111   setOperationAction(ISD::FCEIL,  MVT::ppcf128, Expand);
 112   setOperationAction(ISD::FTRUNC, MVT::ppcf128, Expand);
 113   setOperationAction(ISD::FRINT,  MVT::ppcf128, Expand);
 114   setOperationAction(ISD::FNEARBYINT, MVT::ppcf128, Expand);
 115
 116   // PowerPC has no SREM/UREM instructions
 117   setOperationAction(ISD::SREM, MVT::i32, Expand);
 118   setOperationAction(ISD::UREM, MVT::i32, Expand);
 119   setOperationAction(ISD::SREM, MVT::i64, Expand);
 120   setOperationAction(ISD::UREM, MVT::i64, Expand);
 121
 122   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 123   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 124   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 125   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 126   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 127   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 128   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 129   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 130   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 131
 132   // We don't support sin/cos/sqrt/fmod/pow
 133   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 134   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 135   setOperationAction(ISD::FREM , MVT::f64, Expand);
 136   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 137   setOperationAction(ISD::FMA  , MVT::f64, Legal);
 138   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 139   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 140   setOperationAction(ISD::FREM , MVT::f32, Expand);
 141   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 142   setOperationAction(ISD::FMA  , MVT::f32, Legal);
 143
 144   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 145
 146   // If we're enabling GP optimizations, use hardware square root
 147   if (!Subtarget->hasFSQRT()) {
 148     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 149     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 150   }
 151
 152   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 153   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 154
 155   // PowerPC does not have BSWAP, CTPOP or CTTZ
 156   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 157   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 158   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 159   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 160   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 161   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 162   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 163   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 164   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 165   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 166
 167   // PowerPC does not have ROTR
 168   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 169   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 170
 171   // PowerPC does not have Select
 172   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 173   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 174   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 175   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 176
 177   // PowerPC wants to turn select_cc of FP into fsel when possible.
 178   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 179   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 180
 181   // PowerPC wants to optimize integer setcc a bit
 182   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 183
 184   // PowerPC does not have BRCOND which requires SetCC
 185   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 186
 187   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 188
 189   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 190   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 191
 192   // PowerPC does not have [U|S]INT_TO_FP
 193   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 194   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 195
 196   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
 197   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
 198   setOperationAction(ISD::BITCAST, MVT::i64, Expand);
 199   setOperationAction(ISD::BITCAST, MVT::f64, Expand);
 200
 201   // We cannot sextinreg(i1).  Expand to shifts.
 202   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 203
 204   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 205   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 206   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 207   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 208
 209
 210   // We want to legalize GlobalAddress and ConstantPool nodes into the
 211   // appropriate instructions to materialize the address.
 212   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 213   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 214   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 215   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 216   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 217   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 218   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 219   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 220   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 221   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 222
 223   // TRAP is legal.
 224   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 225
 226   // TRAMPOLINE is custom lowered.
 227   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 228   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 229
 230   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 231   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 232
 233   if (Subtarget->isSVR4ABI()) {
 234     if (isPPC64) {
 235       // VAARG always uses double-word chunks, so promote anything smaller.
 236       setOperationAction(ISD::VAARG, MVT::i1, Promote);
 237       AddPromotedToType (ISD::VAARG, MVT::i1, MVT::i64);
 238       setOperationAction(ISD::VAARG, MVT::i8, Promote);
 239       AddPromotedToType (ISD::VAARG, MVT::i8, MVT::i64);
 240       setOperationAction(ISD::VAARG, MVT::i16, Promote);
 241       AddPromotedToType (ISD::VAARG, MVT::i16, MVT::i64);
 242       setOperationAction(ISD::VAARG, MVT::i32, Promote);
 243       AddPromotedToType (ISD::VAARG, MVT::i32, MVT::i64);
 244       setOperationAction(ISD::VAARG, MVT::Other, Expand);
 245     } else {
 246       // VAARG is custom lowered with the 32-bit SVR4 ABI.
 247       setOperationAction(ISD::VAARG, MVT::Other, Custom);
 248       setOperationAction(ISD::VAARG, MVT::i64, Custom);
 249     }
 250   } else
 251     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 252
 253   // Use the default implementation.
 254   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 255   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 256   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 257   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 258   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 259   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 260
 261   // We want to custom lower some of our intrinsics.
 262   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 263
 264   // Comparisons that require checking two conditions.
 265   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 266   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 267   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 268   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 269   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 270   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 271   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 272   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 273   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 274   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 275   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 276   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 277
 278   if (Subtarget->has64BitSupport()) {
 279     // They also have instructions for converting between i64 and fp.
 280     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 281     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 282     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 283     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 284     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 285     // We cannot do this with Promote because i64 is not a legal type.
 286     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 287
 288     // FIXME: disable this lowered code.  This generates 64-bit register values,
 289     // and we don't model the fact that the top part is clobbered by calls.  We
 290     // need to flag these together so that the value isn't live across a call.
 291     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 292   } else {
 293     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 294     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 295   }
 296
 297   if (Subtarget->use64BitRegs()) {
 298     // 64-bit PowerPC implementations can support i64 types directly
 299     addRegisterClass(MVT::i64, &PPC::G8RCRegClass);
 300     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 301     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 302     // 64-bit PowerPC wants to expand i128 shifts itself.
 303     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 304     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 305     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 306   } else {
 307     // 32-bit PowerPC wants to expand i64 shifts itself.
 308     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 309     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 310     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 311   }
 312
 313   if (Subtarget->hasAltivec()) {
 314     // First set operation action for all vector types to expand. Then we
 315     // will selectively turn on ones that can be effectively codegen'd.
 316     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 317          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 318       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 319
 320       // add/sub are legal for all supported vector VT's.
 321       setOperationAction(ISD::ADD , VT, Legal);
 322       setOperationAction(ISD::SUB , VT, Legal);
 323
 324       // We promote all shuffles to v16i8.
 325       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 326       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 327
 328       // We promote all non-typed operations to v4i32.
 329       setOperationAction(ISD::AND   , VT, Promote);
 330       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 331       setOperationAction(ISD::OR    , VT, Promote);
 332       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 333       setOperationAction(ISD::XOR   , VT, Promote);
 334       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 335       setOperationAction(ISD::LOAD  , VT, Promote);
 336       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 337       setOperationAction(ISD::SELECT, VT, Promote);
 338       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 339       setOperationAction(ISD::STORE, VT, Promote);
 340       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 341
 342       // No other operations are legal.
 343       setOperationAction(ISD::MUL , VT, Expand);
 344       setOperationAction(ISD::SDIV, VT, Expand);
 345       setOperationAction(ISD::SREM, VT, Expand);
 346       setOperationAction(ISD::UDIV, VT, Expand);
 347       setOperationAction(ISD::UREM, VT, Expand);
 348       setOperationAction(ISD::FDIV, VT, Expand);
 349       setOperationAction(ISD::FNEG, VT, Expand);
 350       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 351       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 352       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 353       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 354       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 355       setOperationAction(ISD::UDIVREM, VT, Expand);
 356       setOperationAction(ISD::SDIVREM, VT, Expand);
 357       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 358       setOperationAction(ISD::FPOW, VT, Expand);
 359       setOperationAction(ISD::CTPOP, VT, Expand);
 360       setOperationAction(ISD::CTLZ, VT, Expand);
 361       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 362       setOperationAction(ISD::CTTZ, VT, Expand);
 363       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 364     }
 365
 366     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 367     // with merges, splats, etc.
 368     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 369
 370     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 371     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 372     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 373     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 374     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 375     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 376     setOperationAction(ISD::FP_TO_SINT, MVT::v4i32, Legal);
 377     setOperationAction(ISD::FP_TO_UINT, MVT::v4i32, Legal);
 378     setOperationAction(ISD::SINT_TO_FP, MVT::v4i32, Legal);
 379     setOperationAction(ISD::UINT_TO_FP, MVT::v4i32, Legal);
 380
 381     addRegisterClass(MVT::v4f32, &PPC::VRRCRegClass);
 382     addRegisterClass(MVT::v4i32, &PPC::VRRCRegClass);
 383     addRegisterClass(MVT::v8i16, &PPC::VRRCRegClass);
 384     addRegisterClass(MVT::v16i8, &PPC::VRRCRegClass);
 385
 386     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 387     setOperationAction(ISD::FMA, MVT::v4f32, Legal);
 388     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 389     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 390     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 391
 392     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 393     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 394
 395     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 396     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 397     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 398     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 399   }
 400
 401   if (Subtarget->has64BitSupport()) {
 402     setOperationAction(ISD::PREFETCH, MVT::Other, Legal);
 403     setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Legal);
 404   }
 405
 406   setOperationAction(ISD::ATOMIC_LOAD,  MVT::i32, Expand);
 407   setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Expand);
 408
 409   setBooleanContents(ZeroOrOneBooleanContent);
 410   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
 411
 412   if (isPPC64) {
 413     setStackPointerRegisterToSaveRestore(PPC::X1);
 414     setExceptionPointerRegister(PPC::X3);
 415     setExceptionSelectorRegister(PPC::X4);
 416   } else {
 417     setStackPointerRegisterToSaveRestore(PPC::R1);
 418     setExceptionPointerRegister(PPC::R3);
 419     setExceptionSelectorRegister(PPC::R4);
 420   }
 421
 422   // We have target-specific dag combine patterns for the following nodes:
 423   setTargetDAGCombine(ISD::SINT_TO_FP);
 424   setTargetDAGCombine(ISD::STORE);
 425   setTargetDAGCombine(ISD::BR_CC);
 426   setTargetDAGCombine(ISD::BSWAP);
 427
 428   // Darwin long double math library functions have $LDBL128 appended.
 429   if (Subtarget->isDarwin()) {
 430     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 431     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 432     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 433     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 434     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 435     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 436     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 437     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 438     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 439     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 440   }
 441
 442   setMinFunctionAlignment(2);
 443   if (PPCSubTarget.isDarwin())
 444     setPrefFunctionAlignment(4);
 445
 446   if (isPPC64 && Subtarget->isJITCodeModel())
 447     // Temporary workaround for the inability of PPC64 JIT to handle jump
 448     // tables.
 449     setSupportJumpTables(false);
 450
 451   setInsertFencesForAtomic(true);
 452
 453   setSchedulingPreference(Sched::Hybrid);
 454
 455   computeRegisterProperties();
 456
 457   // The Freescale cores does better with aggressive inlining of memcpy and
 458   // friends. Gcc uses same threshold of 128 bytes (= 32 word stores).
 459   if (Subtarget->getDarwinDirective() == PPC::DIR_E500mc ||
 460       Subtarget->getDarwinDirective() == PPC::DIR_E5500) {
 461     maxStoresPerMemset = 32;
 462     maxStoresPerMemsetOptSize = 16;
 463     maxStoresPerMemcpy = 32;
 464     maxStoresPerMemcpyOptSize = 8;
 465     maxStoresPerMemmove = 32;
 466     maxStoresPerMemmoveOptSize = 8;
 467
 468     setPrefFunctionAlignment(4);
 469     benefitFromCodePlacementOpt = true;
 470   }
 471 }
 472
 473 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 474 /// function arguments in the caller parameter area.
 475 unsigned PPCTargetLowering::getByValTypeAlignment(Type *Ty) const {
 476   const TargetMachine &TM = getTargetMachine();
 477   // Darwin passes everything on 4 byte boundary.
 478   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 479     return 4;
 480
 481   // 16byte and wider vectors are passed on 16byte boundary.
 482   if (VectorType *VTy = dyn_cast<VectorType>(Ty))
 483     if (VTy->getBitWidth() >= 128)
 484       return 16;
 485
 486   // The rest is 8 on PPC64 and 4 on PPC32 boundary.
 487    if (PPCSubTarget.isPPC64())
 488      return 8;
 489
 490   return 4;
 491 }
 492
 493 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 494   switch (Opcode) {
 495   default: return 0;
 496   case PPCISD::FSEL:            return "PPCISD::FSEL";
 497   case PPCISD::FCFID:           return "PPCISD::FCFID";
 498   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 499   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 500   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 501   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 502   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 503   case PPCISD::VPERM:           return "PPCISD::VPERM";
 504   case PPCISD::Hi:              return "PPCISD::Hi";
 505   case PPCISD::Lo:              return "PPCISD::Lo";
 506   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 507   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 508   case PPCISD::LOAD:            return "PPCISD::LOAD";
 509   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 510   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 511   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 512   case PPCISD::SRL:             return "PPCISD::SRL";
 513   case PPCISD::SRA:             return "PPCISD::SRA";
 514   case PPCISD::SHL:             return "PPCISD::SHL";
 515   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 516   case PPCISD::STD_32:          return "PPCISD::STD_32";
 517   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 518   case PPCISD::CALL_NOP_SVR4:   return "PPCISD::CALL_NOP_SVR4";
 519   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 520   case PPCISD::NOP:             return "PPCISD::NOP";
 521   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 522   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 523   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 524   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 525   case PPCISD::MFCR:            return "PPCISD::MFCR";
 526   case PPCISD::VCMP:            return "PPCISD::VCMP";
 527   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 528   case PPCISD::LBRX:            return "PPCISD::LBRX";
 529   case PPCISD::STBRX:           return "PPCISD::STBRX";
 530   case PPCISD::LARX:            return "PPCISD::LARX";
 531   case PPCISD::STCX:            return "PPCISD::STCX";
 532   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 533   case PPCISD::MFFS:            return "PPCISD::MFFS";
 534   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 535   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 536   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 537   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 538   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 539   case PPCISD::CR6SET:          return "PPCISD::CR6SET";
 540   case PPCISD::CR6UNSET:        return "PPCISD::CR6UNSET";
 541   }
 542 }
 543
 544 EVT PPCTargetLowering::getSetCCResultType(EVT VT) const {
 545   if (!VT.isVector())
 546     return MVT::i32;
 547   return VT.changeVectorElementTypeToInteger();
 548 }
 549
 550 //===----------------------------------------------------------------------===//
 551 // Node matching predicates, for use by the tblgen matching code.
 552 //===----------------------------------------------------------------------===//
 553
 554 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 555 static bool isFloatingPointZero(SDValue Op) {
 556   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 557     return CFP->getValueAPF().isZero();
 558   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 559     // Maybe this has already been legalized into the constant pool?
 560     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 561       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 562         return CFP->getValueAPF().isZero();
 563   }
 564   return false;
 565 }
 566
 567 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 568 /// true if Op is undef or if it matches the specified value.
 569 static bool isConstantOrUndef(int Op, int Val) {
 570   return Op < 0 || Op == Val;
 571 }
 572
 573 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 574 /// VPKUHUM instruction.
 575 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 576   if (!isUnary) {
 577     for (unsigned i = 0; i != 16; ++i)
 578       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 579         return false;
 580   } else {
 581     for (unsigned i = 0; i != 8; ++i)
 582       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 583           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 584         return false;
 585   }
 586   return true;
 587 }
 588
 589 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 590 /// VPKUWUM instruction.
 591 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 592   if (!isUnary) {
 593     for (unsigned i = 0; i != 16; i += 2)
 594       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 595           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 596         return false;
 597   } else {
 598     for (unsigned i = 0; i != 8; i += 2)
 599       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 600           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 601           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 602           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 603         return false;
 604   }
 605   return true;
 606 }
 607
 608 /// isVMerge - Common function, used to match vmrg* shuffles.
 609 ///
 610 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 611                      unsigned LHSStart, unsigned RHSStart) {
 612   assert(N->getValueType(0) == MVT::v16i8 &&
 613          "PPC only supports shuffles by bytes!");
 614   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 615          "Unsupported merge size!");
 616
 617   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 618     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 619       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 620                              LHSStart+j+i*UnitSize) ||
 621           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 622                              RHSStart+j+i*UnitSize))
 623         return false;
 624     }
 625   return true;
 626 }
 627
 628 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 629 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 630 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 631                              bool isUnary) {
 632   if (!isUnary)
 633     return isVMerge(N, UnitSize, 8, 24);
 634   return isVMerge(N, UnitSize, 8, 8);
 635 }
 636
 637 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 638 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 639 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 640                              bool isUnary) {
 641   if (!isUnary)
 642     return isVMerge(N, UnitSize, 0, 16);
 643   return isVMerge(N, UnitSize, 0, 0);
 644 }
 645
 646
 647 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 648 /// amount, otherwise return -1.
 649 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 650   assert(N->getValueType(0) == MVT::v16i8 &&
 651          "PPC only supports shuffles by bytes!");
 652
 653   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 654
 655   // Find the first non-undef value in the shuffle mask.
 656   unsigned i;
 657   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 658     /*search*/;
 659
 660   if (i == 16) return -1;  // all undef.
 661
 662   // Otherwise, check to see if the rest of the elements are consecutively
 663   // numbered from this value.
 664   unsigned ShiftAmt = SVOp->getMaskElt(i);
 665   if (ShiftAmt < i) return -1;
 666   ShiftAmt -= i;
 667
 668   if (!isUnary) {
 669     // Check the rest of the elements to see if they are consecutive.
 670     for (++i; i != 16; ++i)
 671       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 672         return -1;
 673   } else {
 674     // Check the rest of the elements to see if they are consecutive.
 675     for (++i; i != 16; ++i)
 676       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 677         return -1;
 678   }
 679   return ShiftAmt;
 680 }
 681
 682 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 683 /// specifies a splat of a single element that is suitable for input to
 684 /// VSPLTB/VSPLTH/VSPLTW.
 685 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 686   assert(N->getValueType(0) == MVT::v16i8 &&
 687          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 688
 689   // This is a splat operation if each element of the permute is the same, and
 690   // if the value doesn't reference the second vector.
 691   unsigned ElementBase = N->getMaskElt(0);
 692
 693   // FIXME: Handle UNDEF elements too!
 694   if (ElementBase >= 16)
 695     return false;
 696
 697   // Check that the indices are consecutive, in the case of a multi-byte element
 698   // splatted with a v16i8 mask.
 699   for (unsigned i = 1; i != EltSize; ++i)
 700     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 701       return false;
 702
 703   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 704     if (N->getMaskElt(i) < 0) continue;
 705     for (unsigned j = 0; j != EltSize; ++j)
 706       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 707         return false;
 708   }
 709   return true;
 710 }
 711
 712 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 713 /// are -0.0.
 714 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 715   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 716
 717   APInt APVal, APUndef;
 718   unsigned BitSize;
 719   bool HasAnyUndefs;
 720
 721   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 722     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 723       return CFP->getValueAPF().isNegZero();
 724
 725   return false;
 726 }
 727
 728 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 729 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 730 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 731   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 732   assert(isSplatShuffleMask(SVOp, EltSize));
 733   return SVOp->getMaskElt(0) / EltSize;
 734 }
 735
 736 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 737 /// by using a vspltis[bhw] instruction of the specified element size, return
 738 /// the constant being splatted.  The ByteSize field indicates the number of
 739 /// bytes of each element [124] -> [bhw].
 740 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 741   SDValue OpVal(0, 0);
 742
 743   // If ByteSize of the splat is bigger than the element size of the
 744   // build_vector, then we have a case where we are checking for a splat where
 745   // multiple elements of the buildvector are folded together into a single
 746   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 747   unsigned EltSize = 16/N->getNumOperands();
 748   if (EltSize < ByteSize) {
 749     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 750     SDValue UniquedVals[4];
 751     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 752
 753     // See if all of the elements in the buildvector agree across.
 754     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 755       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 756       // If the element isn't a constant, bail fully out.
 757       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 758
 759
 760       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 761         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 762       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 763         return SDValue();  // no match.
 764     }
 765
 766     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 767     // either constant or undef values that are identical for each chunk.  See
 768     // if these chunks can form into a larger vspltis*.
 769
 770     // Check to see if all of the leading entries are either 0 or -1.  If
 771     // neither, then this won't fit into the immediate field.
 772     bool LeadingZero = true;
 773     bool LeadingOnes = true;
 774     for (unsigned i = 0; i != Multiple-1; ++i) {
 775       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 776
 777       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 778       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 779     }
 780     // Finally, check the least significant entry.
 781     if (LeadingZero) {
 782       if (UniquedVals[Multiple-1].getNode() == 0)
 783         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 784       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 785       if (Val < 16)
 786         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 787     }
 788     if (LeadingOnes) {
 789       if (UniquedVals[Multiple-1].getNode() == 0)
 790         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 791       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 792       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 793         return DAG.getTargetConstant(Val, MVT::i32);
 794     }
 795
 796     return SDValue();
 797   }
 798
 799   // Check to see if this buildvec has a single non-undef value in its elements.
 800   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 801     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 802     if (OpVal.getNode() == 0)
 803       OpVal = N->getOperand(i);
 804     else if (OpVal != N->getOperand(i))
 805       return SDValue();
 806   }
 807
 808   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 809
 810   unsigned ValSizeInBytes = EltSize;
 811   uint64_t Value = 0;
 812   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 813     Value = CN->getZExtValue();
 814   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 815     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 816     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 817   }
 818
 819   // If the splat value is larger than the element value, then we can never do
 820   // this splat.  The only case that we could fit the replicated bits into our
 821   // immediate field for would be zero, and we prefer to use vxor for it.
 822   if (ValSizeInBytes < ByteSize) return SDValue();
 823
 824   // If the element value is larger than the splat value, cut it in half and
 825   // check to see if the two halves are equal.  Continue doing this until we
 826   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 827   while (ValSizeInBytes > ByteSize) {
 828     ValSizeInBytes >>= 1;
 829
 830     // If the top half equals the bottom half, we're still ok.
 831     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 832          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 833       return SDValue();
 834   }
 835
 836   // Properly sign extend the value.
 837   int MaskVal = SignExtend32(Value, ByteSize * 8);
 838
 839   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 840   if (MaskVal == 0) return SDValue();
 841
 842   // Finally, if this value fits in a 5 bit sext field, return it
 843   if (SignExtend32<5>(MaskVal) == MaskVal)
 844     return DAG.getTargetConstant(MaskVal, MVT::i32);
 845   return SDValue();
 846 }
 847
 848 //===----------------------------------------------------------------------===//
 849 //  Addressing Mode Selection
 850 //===----------------------------------------------------------------------===//
 851
 852 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 853 /// or 64-bit immediate, and if the value can be accurately represented as a
 854 /// sign extension from a 16-bit value.  If so, this returns true and the
 855 /// immediate.
 856 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 857   if (N->getOpcode() != ISD::Constant)
 858     return false;
 859
 860   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 861   if (N->getValueType(0) == MVT::i32)
 862     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 863   else
 864     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 865 }
 866 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 867   return isIntS16Immediate(Op.getNode(), Imm);
 868 }
 869
 870
 871 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 872 /// can be represented as an indexed [r+r] operation.  Returns false if it
 873 /// can be more efficiently represented with [r+imm].
 874 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 875                                             SDValue &Index,
 876                                             SelectionDAG &DAG) const {
 877   short imm = 0;
 878   if (N.getOpcode() == ISD::ADD) {
 879     if (isIntS16Immediate(N.getOperand(1), imm))
 880       return false;    // r+i
 881     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 882       return false;    // r+i
 883
 884     Base = N.getOperand(0);
 885     Index = N.getOperand(1);
 886     return true;
 887   } else if (N.getOpcode() == ISD::OR) {
 888     if (isIntS16Immediate(N.getOperand(1), imm))
 889       return false;    // r+i can fold it if we can.
 890
 891     // If this is an or of disjoint bitfields, we can codegen this as an add
 892     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 893     // disjoint.
 894     APInt LHSKnownZero, LHSKnownOne;
 895     APInt RHSKnownZero, RHSKnownOne;
 896     DAG.ComputeMaskedBits(N.getOperand(0),
 897                           LHSKnownZero, LHSKnownOne);
 898
 899     if (LHSKnownZero.getBoolValue()) {
 900       DAG.ComputeMaskedBits(N.getOperand(1),
 901                             RHSKnownZero, RHSKnownOne);
 902       // If all of the bits are known zero on the LHS or RHS, the add won't
 903       // carry.
 904       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 905         Base = N.getOperand(0);
 906         Index = N.getOperand(1);
 907         return true;
 908       }
 909     }
 910   }
 911
 912   return false;
 913 }
 914
 915 /// Returns true if the address N can be represented by a base register plus
 916 /// a signed 16-bit displacement [r+imm], and if it is not better
 917 /// represented as reg+reg.
 918 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 919                                             SDValue &Base,
 920                                             SelectionDAG &DAG) const {
 921   // FIXME dl should come from parent load or store, not from address
 922   DebugLoc dl = N.getDebugLoc();
 923   // If this can be more profitably realized as r+r, fail.
 924   if (SelectAddressRegReg(N, Disp, Base, DAG))
 925     return false;
 926
 927   if (N.getOpcode() == ISD::ADD) {
 928     short imm = 0;
 929     if (isIntS16Immediate(N.getOperand(1), imm)) {
 930       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 931       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 932         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 933       } else {
 934         Base = N.getOperand(0);
 935       }
 936       return true; // [r+i]
 937     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 938       // Match LOAD (ADD (X, Lo(G))).
 939       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 940              && "Cannot handle constant offsets yet!");
 941       Disp = N.getOperand(1).getOperand(0);  // The global address.
 942       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 943              Disp.getOpcode() == ISD::TargetGlobalTLSAddress ||
 944              Disp.getOpcode() == ISD::TargetConstantPool ||
 945              Disp.getOpcode() == ISD::TargetJumpTable);
 946       Base = N.getOperand(0);
 947       return true;  // [&g+r]
 948     }
 949   } else if (N.getOpcode() == ISD::OR) {
 950     short imm = 0;
 951     if (isIntS16Immediate(N.getOperand(1), imm)) {
 952       // If this is an or of disjoint bitfields, we can codegen this as an add
 953       // (for better address arithmetic) if the LHS and RHS of the OR are
 954       // provably disjoint.
 955       APInt LHSKnownZero, LHSKnownOne;
 956       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
 957
 958       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 959         // If all of the bits are known zero on the LHS or RHS, the add won't
 960         // carry.
 961         Base = N.getOperand(0);
 962         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 963         return true;
 964       }
 965     }
 966   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 967     // Loading from a constant address.
 968
 969     // If this address fits entirely in a 16-bit sext immediate field, codegen
 970     // this as "d, 0"
 971     short Imm;
 972     if (isIntS16Immediate(CN, Imm)) {
 973       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 974       Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 975                              CN->getValueType(0));
 976       return true;
 977     }
 978
 979     // Handle 32-bit sext immediates with LIS + addr mode.
 980     if (CN->getValueType(0) == MVT::i32 ||
 981         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 982       int Addr = (int)CN->getZExtValue();
 983
 984       // Otherwise, break this down into an LIS + disp.
 985       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 986
 987       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 988       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 989       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 990       return true;
 991     }
 992   }
 993
 994   Disp = DAG.getTargetConstant(0, getPointerTy());
 995   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 996     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 997   else
 998     Base = N;
 999   return true;      // [r+0]
1000 }
1001
1002 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
1003 /// represented as an indexed [r+r] operation.
1004 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
1005                                                 SDValue &Index,
1006                                                 SelectionDAG &DAG) const {
1007   // Check to see if we can easily represent this as an [r+r] address.  This
1008   // will fail if it thinks that the address is more profitably represented as
1009   // reg+imm, e.g. where imm = 0.
1010   if (SelectAddressRegReg(N, Base, Index, DAG))
1011     return true;
1012
1013   // If the operand is an addition, always emit this as [r+r], since this is
1014   // better (for code size, and execution, as the memop does the add for free)
1015   // than emitting an explicit add.
1016   if (N.getOpcode() == ISD::ADD) {
1017     Base = N.getOperand(0);
1018     Index = N.getOperand(1);
1019     return true;
1020   }
1021
1022   // Otherwise, do it the hard way, using R0 as the base register.
1023   Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1024                          N.getValueType());
1025   Index = N;
1026   return true;
1027 }
1028
1029 /// SelectAddressRegImmShift - Returns true if the address N can be
1030 /// represented by a base register plus a signed 14-bit displacement
1031 /// [r+imm*4].  Suitable for use by STD and friends.
1032 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
1033                                                  SDValue &Base,
1034                                                  SelectionDAG &DAG) const {
1035   // FIXME dl should come from the parent load or store, not the address
1036   DebugLoc dl = N.getDebugLoc();
1037   // If this can be more profitably realized as r+r, fail.
1038   if (SelectAddressRegReg(N, Disp, Base, DAG))
1039     return false;
1040
1041   if (N.getOpcode() == ISD::ADD) {
1042     short imm = 0;
1043     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1044       Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1045       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
1046         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1047       } else {
1048         Base = N.getOperand(0);
1049       }
1050       return true; // [r+i]
1051     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
1052       // Match LOAD (ADD (X, Lo(G))).
1053       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
1054              && "Cannot handle constant offsets yet!");
1055       Disp = N.getOperand(1).getOperand(0);  // The global address.
1056       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
1057              Disp.getOpcode() == ISD::TargetConstantPool ||
1058              Disp.getOpcode() == ISD::TargetJumpTable);
1059       Base = N.getOperand(0);
1060       return true;  // [&g+r]
1061     }
1062   } else if (N.getOpcode() == ISD::OR) {
1063     short imm = 0;
1064     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1065       // If this is an or of disjoint bitfields, we can codegen this as an add
1066       // (for better address arithmetic) if the LHS and RHS of the OR are
1067       // provably disjoint.
1068       APInt LHSKnownZero, LHSKnownOne;
1069       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
1070       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1071         // If all of the bits are known zero on the LHS or RHS, the add won't
1072         // carry.
1073         Base = N.getOperand(0);
1074         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1075         return true;
1076       }
1077     }
1078   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1079     // Loading from a constant address.  Verify low two bits are clear.
1080     if ((CN->getZExtValue() & 3) == 0) {
1081       // If this address fits entirely in a 14-bit sext immediate field, codegen
1082       // this as "d, 0"
1083       short Imm;
1084       if (isIntS16Immediate(CN, Imm)) {
1085         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1086         Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1087                                CN->getValueType(0));
1088         return true;
1089       }
1090
1091       // Fold the low-part of 32-bit absolute addresses into addr mode.
1092       if (CN->getValueType(0) == MVT::i32 ||
1093           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1094         int Addr = (int)CN->getZExtValue();
1095
1096         // Otherwise, break this down into an LIS + disp.
1097         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1098         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1099         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1100         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1101         return true;
1102       }
1103     }
1104   }
1105
1106   Disp = DAG.getTargetConstant(0, getPointerTy());
1107   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1108     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1109   else
1110     Base = N;
1111   return true;      // [r+0]
1112 }
1113
1114
1115 /// getPreIndexedAddressParts - returns true by value, base pointer and
1116 /// offset pointer and addressing mode by reference if the node's address
1117 /// can be legally represented as pre-indexed load / store address.
1118 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1119                                                   SDValue &Offset,
1120                                                   ISD::MemIndexedMode &AM,
1121                                                   SelectionDAG &DAG) const {
1122   if (DisablePPCPreinc) return false;
1123
1124   SDValue Ptr;
1125   EVT VT;
1126   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1127     Ptr = LD->getBasePtr();
1128     VT = LD->getMemoryVT();
1129
1130   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1131     Ptr = ST->getBasePtr();
1132     VT  = ST->getMemoryVT();
1133   } else
1134     return false;
1135
1136   // PowerPC doesn't have preinc load/store instructions for vectors.
1137   if (VT.isVector())
1138     return false;
1139
1140   if (SelectAddressRegReg(Ptr, Offset, Base, DAG)) {
1141     AM = ISD::PRE_INC;
1142     return true;
1143   }
1144
1145   // LDU/STU use reg+imm*4, others use reg+imm.
1146   if (VT != MVT::i64) {
1147     // reg + imm
1148     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1149       return false;
1150   } else {
1151     // reg + imm * 4.
1152     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1153       return false;
1154   }
1155
1156   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1157     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1158     // sext i32 to i64 when addr mode is r+i.
1159     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1160         LD->getExtensionType() == ISD::SEXTLOAD &&
1161         isa<ConstantSDNode>(Offset))
1162       return false;
1163   }
1164
1165   AM = ISD::PRE_INC;
1166   return true;
1167 }
1168
1169 //===----------------------------------------------------------------------===//
1170 //  LowerOperation implementation
1171 //===----------------------------------------------------------------------===//
1172
1173 /// GetLabelAccessInfo - Return true if we should reference labels using a
1174 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1175 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1176                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1177   HiOpFlags = PPCII::MO_HA16;
1178   LoOpFlags = PPCII::MO_LO16;
1179
1180   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1181   // non-darwin platform.  We don't support PIC on other platforms yet.
1182   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1183                TM.getSubtarget<PPCSubtarget>().isDarwin();
1184   if (isPIC) {
1185     HiOpFlags |= PPCII::MO_PIC_FLAG;
1186     LoOpFlags |= PPCII::MO_PIC_FLAG;
1187   }
1188
1189   // If this is a reference to a global value that requires a non-lazy-ptr, make
1190   // sure that instruction lowering adds it.
1191   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1192     HiOpFlags |= PPCII::MO_NLP_FLAG;
1193     LoOpFlags |= PPCII::MO_NLP_FLAG;
1194
1195     if (GV->hasHiddenVisibility()) {
1196       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1197       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1198     }
1199   }
1200
1201   return isPIC;
1202 }
1203
1204 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1205                              SelectionDAG &DAG) {
1206   EVT PtrVT = HiPart.getValueType();
1207   SDValue Zero = DAG.getConstant(0, PtrVT);
1208   DebugLoc DL = HiPart.getDebugLoc();
1209
1210   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1211   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1212
1213   // With PIC, the first instruction is actually "GR+hi(&G)".
1214   if (isPIC)
1215     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1216                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1217
1218   // Generate non-pic code that has direct accesses to the constant pool.
1219   // The address of the global is just (hi(&g)+lo(&g)).
1220   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1221 }
1222
1223 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1224                                              SelectionDAG &DAG) const {
1225   EVT PtrVT = Op.getValueType();
1226   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1227   const Constant *C = CP->getConstVal();
1228
1229   // 64-bit SVR4 ABI code is always position-independent.
1230   // The actual address of the GlobalValue is stored in the TOC.
1231   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1232     SDValue GA = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0);
1233     return DAG.getNode(PPCISD::TOC_ENTRY, CP->getDebugLoc(), MVT::i64, GA,
1234                        DAG.getRegister(PPC::X2, MVT::i64));
1235   }
1236
1237   unsigned MOHiFlag, MOLoFlag;
1238   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1239   SDValue CPIHi =
1240     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1241   SDValue CPILo =
1242     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1243   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1244 }
1245
1246 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1247   EVT PtrVT = Op.getValueType();
1248   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1249
1250   // 64-bit SVR4 ABI code is always position-independent.
1251   // The actual address of the GlobalValue is stored in the TOC.
1252   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1253     SDValue GA = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1254     return DAG.getNode(PPCISD::TOC_ENTRY, JT->getDebugLoc(), MVT::i64, GA,
1255                        DAG.getRegister(PPC::X2, MVT::i64));
1256   }
1257
1258   unsigned MOHiFlag, MOLoFlag;
1259   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1260   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1261   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1262   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1263 }
1264
1265 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1266                                              SelectionDAG &DAG) const {
1267   EVT PtrVT = Op.getValueType();
1268
1269   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1270
1271   unsigned MOHiFlag, MOLoFlag;
1272   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1273   SDValue TgtBAHi = DAG.getTargetBlockAddress(BA, PtrVT, 0, MOHiFlag);
1274   SDValue TgtBALo = DAG.getTargetBlockAddress(BA, PtrVT, 0, MOLoFlag);
1275   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1276 }
1277
1278 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1279                                               SelectionDAG &DAG) const {
1280
1281   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1282   DebugLoc dl = GA->getDebugLoc();
1283   const GlobalValue *GV = GA->getGlobal();
1284   EVT PtrVT = getPointerTy();
1285   bool is64bit = PPCSubTarget.isPPC64();
1286
1287   TLSModel::Model model = getTargetMachine().getTLSModel(GV);
1288
1289   SDValue TGAHi = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1290                                              PPCII::MO_TPREL16_HA);
1291   SDValue TGALo = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1292                                              PPCII::MO_TPREL16_LO);
1293
1294   if (model != TLSModel::LocalExec)
1295     llvm_unreachable("only local-exec TLS mode supported");
1296   SDValue TLSReg = DAG.getRegister(is64bit ? PPC::X13 : PPC::R2,
1297                                    is64bit ? MVT::i64 : MVT::i32);
1298   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, TGAHi, TLSReg);
1299   return DAG.getNode(PPCISD::Lo, dl, PtrVT, TGALo, Hi);
1300 }
1301
1302 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1303                                               SelectionDAG &DAG) const {
1304   EVT PtrVT = Op.getValueType();
1305   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1306   DebugLoc DL = GSDN->getDebugLoc();
1307   const GlobalValue *GV = GSDN->getGlobal();
1308
1309   // 64-bit SVR4 ABI code is always position-independent.
1310   // The actual address of the GlobalValue is stored in the TOC.
1311   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1312     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1313     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1314                        DAG.getRegister(PPC::X2, MVT::i64));
1315   }
1316
1317   unsigned MOHiFlag, MOLoFlag;
1318   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1319
1320   SDValue GAHi =
1321     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1322   SDValue GALo =
1323     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1324
1325   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1326
1327   // If the global reference is actually to a non-lazy-pointer, we have to do an
1328   // extra load to get the address of the global.
1329   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1330     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1331                       false, false, false, 0);
1332   return Ptr;
1333 }
1334
1335 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1336   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1337   DebugLoc dl = Op.getDebugLoc();
1338
1339   // If we're comparing for equality to zero, expose the fact that this is
1340   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1341   // fold the new nodes.
1342   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1343     if (C->isNullValue() && CC == ISD::SETEQ) {
1344       EVT VT = Op.getOperand(0).getValueType();
1345       SDValue Zext = Op.getOperand(0);
1346       if (VT.bitsLT(MVT::i32)) {
1347         VT = MVT::i32;
1348         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1349       }
1350       unsigned Log2b = Log2_32(VT.getSizeInBits());
1351       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1352       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1353                                 DAG.getConstant(Log2b, MVT::i32));
1354       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1355     }
1356     // Leave comparisons against 0 and -1 alone for now, since they're usually
1357     // optimized.  FIXME: revisit this when we can custom lower all setcc
1358     // optimizations.
1359     if (C->isAllOnesValue() || C->isNullValue())
1360       return SDValue();
1361   }
1362
1363   // If we have an integer seteq/setne, turn it into a compare against zero
1364   // by xor'ing the rhs with the lhs, which is faster than setting a
1365   // condition register, reading it back out, and masking the correct bit.  The
1366   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1367   // the result to other bit-twiddling opportunities.
1368   EVT LHSVT = Op.getOperand(0).getValueType();
1369   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1370     EVT VT = Op.getValueType();
1371     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1372                                 Op.getOperand(1));
1373     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1374   }
1375   return SDValue();
1376 }
1377
1378 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1379                                       const PPCSubtarget &Subtarget) const {
1380   SDNode *Node = Op.getNode();
1381   EVT VT = Node->getValueType(0);
1382   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1383   SDValue InChain = Node->getOperand(0);
1384   SDValue VAListPtr = Node->getOperand(1);
1385   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
1386   DebugLoc dl = Node->getDebugLoc();
1387
1388   assert(!Subtarget.isPPC64() && "LowerVAARG is PPC32 only");
1389
1390   // gpr_index
1391   SDValue GprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1392                                     VAListPtr, MachinePointerInfo(SV), MVT::i8,
1393                                     false, false, 0);
1394   InChain = GprIndex.getValue(1);
1395
1396   if (VT == MVT::i64) {
1397     // Check if GprIndex is even
1398     SDValue GprAnd = DAG.getNode(ISD::AND, dl, MVT::i32, GprIndex,
1399                                  DAG.getConstant(1, MVT::i32));
1400     SDValue CC64 = DAG.getSetCC(dl, MVT::i32, GprAnd,
1401                                 DAG.getConstant(0, MVT::i32), ISD::SETNE);
1402     SDValue GprIndexPlusOne = DAG.getNode(ISD::ADD, dl, MVT::i32, GprIndex,
1403                                           DAG.getConstant(1, MVT::i32));
1404     // Align GprIndex to be even if it isn't
1405     GprIndex = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC64, GprIndexPlusOne,
1406                            GprIndex);
1407   }
1408
1409   // fpr index is 1 byte after gpr
1410   SDValue FprPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1411                                DAG.getConstant(1, MVT::i32));
1412
1413   // fpr
1414   SDValue FprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1415                                     FprPtr, MachinePointerInfo(SV), MVT::i8,
1416                                     false, false, 0);
1417   InChain = FprIndex.getValue(1);
1418
1419   SDValue RegSaveAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1420                                        DAG.getConstant(8, MVT::i32));
1421
1422   SDValue OverflowAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1423                                         DAG.getConstant(4, MVT::i32));
1424
1425   // areas
1426   SDValue OverflowArea = DAG.getLoad(MVT::i32, dl, InChain, OverflowAreaPtr,
1427                                      MachinePointerInfo(), false, false,
1428                                      false, 0);
1429   InChain = OverflowArea.getValue(1);
1430
1431   SDValue RegSaveArea = DAG.getLoad(MVT::i32, dl, InChain, RegSaveAreaPtr,
1432                                     MachinePointerInfo(), false, false,
1433                                     false, 0);
1434   InChain = RegSaveArea.getValue(1);
1435
1436   // select overflow_area if index > 8
1437   SDValue CC = DAG.getSetCC(dl, MVT::i32, VT.isInteger() ? GprIndex : FprIndex,
1438                             DAG.getConstant(8, MVT::i32), ISD::SETLT);
1439
1440   // adjustment constant gpr_index * 4/8
1441   SDValue RegConstant = DAG.getNode(ISD::MUL, dl, MVT::i32,
1442                                     VT.isInteger() ? GprIndex : FprIndex,
1443                                     DAG.getConstant(VT.isInteger() ? 4 : 8,
1444                                                     MVT::i32));
1445
1446   // OurReg = RegSaveArea + RegConstant
1447   SDValue OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, RegSaveArea,
1448                                RegConstant);
1449
1450   // Floating types are 32 bytes into RegSaveArea
1451   if (VT.isFloatingPoint())
1452     OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, OurReg,
1453                          DAG.getConstant(32, MVT::i32));
1454
1455   // increase {f,g}pr_index by 1 (or 2 if VT is i64)
1456   SDValue IndexPlus1 = DAG.getNode(ISD::ADD, dl, MVT::i32,
1457                                    VT.isInteger() ? GprIndex : FprIndex,
1458                                    DAG.getConstant(VT == MVT::i64 ? 2 : 1,
1459                                                    MVT::i32));
1460
1461   InChain = DAG.getTruncStore(InChain, dl, IndexPlus1,
1462                               VT.isInteger() ? VAListPtr : FprPtr,
1463                               MachinePointerInfo(SV),
1464                               MVT::i8, false, false, 0);
1465
1466   // determine if we should load from reg_save_area or overflow_area
1467   SDValue Result = DAG.getNode(ISD::SELECT, dl, PtrVT, CC, OurReg, OverflowArea);
1468
1469   // increase overflow_area by 4/8 if gpr/fpr > 8
1470   SDValue OverflowAreaPlusN = DAG.getNode(ISD::ADD, dl, PtrVT, OverflowArea,
1471                                           DAG.getConstant(VT.isInteger() ? 4 : 8,
1472                                           MVT::i32));
1473
1474   OverflowArea = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC, OverflowArea,
1475                              OverflowAreaPlusN);
1476
1477   InChain = DAG.getTruncStore(InChain, dl, OverflowArea,
1478                               OverflowAreaPtr,
1479                               MachinePointerInfo(),
1480                               MVT::i32, false, false, 0);
1481
1482   return DAG.getLoad(VT, dl, InChain, Result, MachinePointerInfo(),
1483                      false, false, false, 0);
1484 }
1485
1486 SDValue PPCTargetLowering::LowerADJUST_TRAMPOLINE(SDValue Op,
1487                                                   SelectionDAG &DAG) const {
1488   return Op.getOperand(0);
1489 }
1490
1491 SDValue PPCTargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
1492                                                 SelectionDAG &DAG) const {
1493   SDValue Chain = Op.getOperand(0);
1494   SDValue Trmp = Op.getOperand(1); // trampoline
1495   SDValue FPtr = Op.getOperand(2); // nested function
1496   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1497   DebugLoc dl = Op.getDebugLoc();
1498
1499   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1500   bool isPPC64 = (PtrVT == MVT::i64);
1501   Type *IntPtrTy =
1502     DAG.getTargetLoweringInfo().getDataLayout()->getIntPtrType(
1503                                                              *DAG.getContext());
1504
1505   TargetLowering::ArgListTy Args;
1506   TargetLowering::ArgListEntry Entry;
1507
1508   Entry.Ty = IntPtrTy;
1509   Entry.Node = Trmp; Args.push_back(Entry);
1510
1511   // TrampSize == (isPPC64 ? 48 : 40);
1512   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1513                                isPPC64 ? MVT::i64 : MVT::i32);
1514   Args.push_back(Entry);
1515
1516   Entry.Node = FPtr; Args.push_back(Entry);
1517   Entry.Node = Nest; Args.push_back(Entry);
1518
1519   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1520   TargetLowering::CallLoweringInfo CLI(Chain,
1521                                        Type::getVoidTy(*DAG.getContext()),
1522                                        false, false, false, false, 0,
1523                                        CallingConv::C,
1524                 /*isTailCall=*/false,
1525                                        /*doesNotRet=*/false,
1526                                        /*isReturnValueUsed=*/true,
1527                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1528                 Args, DAG, dl);
1529   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1530
1531   return CallResult.second;
1532 }
1533
1534 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1535                                         const PPCSubtarget &Subtarget) const {
1536   MachineFunction &MF = DAG.getMachineFunction();
1537   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1538
1539   DebugLoc dl = Op.getDebugLoc();
1540
1541   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1542     // vastart just stores the address of the VarArgsFrameIndex slot into the
1543     // memory location argument.
1544     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1545     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1546     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1547     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1548                         MachinePointerInfo(SV),
1549                         false, false, 0);
1550   }
1551
1552   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1553   // We suppose the given va_list is already allocated.
1554   //
1555   // typedef struct {
1556   //  char gpr;     /* index into the array of 8 GPRs
1557   //                 * stored in the register save area
1558   //                 * gpr=0 corresponds to r3,
1559   //                 * gpr=1 to r4, etc.
1560   //                 */
1561   //  char fpr;     /* index into the array of 8 FPRs
1562   //                 * stored in the register save area
1563   //                 * fpr=0 corresponds to f1,
1564   //                 * fpr=1 to f2, etc.
1565   //                 */
1566   //  char *overflow_arg_area;
1567   //                /* location on stack that holds
1568   //                 * the next overflow argument
1569   //                 */
1570   //  char *reg_save_area;
1571   //               /* where r3:r10 and f1:f8 (if saved)
1572   //                * are stored
1573   //                */
1574   // } va_list[1];
1575
1576
1577   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1578   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1579
1580
1581   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1582
1583   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1584                                             PtrVT);
1585   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1586                                  PtrVT);
1587
1588   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1589   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1590
1591   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1592   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1593
1594   uint64_t FPROffset = 1;
1595   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1596
1597   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1598
1599   // Store first byte : number of int regs
1600   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1601                                          Op.getOperand(1),
1602                                          MachinePointerInfo(SV),
1603                                          MVT::i8, false, false, 0);
1604   uint64_t nextOffset = FPROffset;
1605   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1606                                   ConstFPROffset);
1607
1608   // Store second byte : number of float regs
1609   SDValue secondStore =
1610     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1611                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1612                       false, false, 0);
1613   nextOffset += StackOffset;
1614   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1615
1616   // Store second word : arguments given on stack
1617   SDValue thirdStore =
1618     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1619                  MachinePointerInfo(SV, nextOffset),
1620                  false, false, 0);
1621   nextOffset += FrameOffset;
1622   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1623
1624   // Store third word : arguments given in registers
1625   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1626                       MachinePointerInfo(SV, nextOffset),
1627                       false, false, 0);
1628
1629 }
1630
1631 #include "PPCGenCallingConv.inc"
1632
1633 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1634                                      CCValAssign::LocInfo &LocInfo,
1635                                      ISD::ArgFlagsTy &ArgFlags,
1636                                      CCState &State) {
1637   return true;
1638 }
1639
1640 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1641                                             MVT &LocVT,
1642                                             CCValAssign::LocInfo &LocInfo,
1643                                             ISD::ArgFlagsTy &ArgFlags,
1644                                             CCState &State) {
1645   static const uint16_t ArgRegs[] = {
1646     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1647     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1648   };
1649   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1650
1651   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1652
1653   // Skip one register if the first unallocated register has an even register
1654   // number and there are still argument registers available which have not been
1655   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1656   // need to skip a register if RegNum is odd.
1657   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1658     State.AllocateReg(ArgRegs[RegNum]);
1659   }
1660
1661   // Always return false here, as this function only makes sure that the first
1662   // unallocated register has an odd register number and does not actually
1663   // allocate a register for the current argument.
1664   return false;
1665 }
1666
1667 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1668                                               MVT &LocVT,
1669                                               CCValAssign::LocInfo &LocInfo,
1670                                               ISD::ArgFlagsTy &ArgFlags,
1671                                               CCState &State) {
1672   static const uint16_t ArgRegs[] = {
1673     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1674     PPC::F8
1675   };
1676
1677   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1678
1679   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1680
1681   // If there is only one Floating-point register left we need to put both f64
1682   // values of a split ppc_fp128 value on the stack.
1683   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1684     State.AllocateReg(ArgRegs[RegNum]);
1685   }
1686
1687   // Always return false here, as this function only makes sure that the two f64
1688   // values a ppc_fp128 value is split into are both passed in registers or both
1689   // passed on the stack and does not actually allocate a register for the
1690   // current argument.
1691   return false;
1692 }
1693
1694 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1695 /// on Darwin.
1696 static const uint16_t *GetFPR() {
1697   static const uint16_t FPR[] = {
1698     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1699     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1700   };
1701
1702   return FPR;
1703 }
1704
1705 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1706 /// the stack.
1707 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1708                                        unsigned PtrByteSize) {
1709   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1710   if (Flags.isByVal())
1711     ArgSize = Flags.getByValSize();
1712   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1713
1714   return ArgSize;
1715 }
1716
1717 SDValue
1718 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1719                                         CallingConv::ID CallConv, bool isVarArg,
1720                                         const SmallVectorImpl<ISD::InputArg>
1721                                           &Ins,
1722                                         DebugLoc dl, SelectionDAG &DAG,
1723                                         SmallVectorImpl<SDValue> &InVals)
1724                                           const {
1725   if (PPCSubTarget.isSVR4ABI()) {
1726     if (PPCSubTarget.isPPC64())
1727       return LowerFormalArguments_64SVR4(Chain, CallConv, isVarArg, Ins,
1728                                          dl, DAG, InVals);
1729     else
1730       return LowerFormalArguments_32SVR4(Chain, CallConv, isVarArg, Ins,
1731                                          dl, DAG, InVals);
1732   } else {
1733     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1734                                        dl, DAG, InVals);
1735   }
1736 }
1737
1738 SDValue
1739 PPCTargetLowering::LowerFormalArguments_32SVR4(
1740                                       SDValue Chain,
1741                                       CallingConv::ID CallConv, bool isVarArg,
1742                                       const SmallVectorImpl<ISD::InputArg>
1743                                         &Ins,
1744                                       DebugLoc dl, SelectionDAG &DAG,
1745                                       SmallVectorImpl<SDValue> &InVals) const {
1746
1747   // 32-bit SVR4 ABI Stack Frame Layout:
1748   //              +-----------------------------------+
1749   //        +-->  |            Back chain             |
1750   //        |     +-----------------------------------+
1751   //        |     | Floating-point register save area |
1752   //        |     +-----------------------------------+
1753   //        |     |    General register save area     |
1754   //        |     +-----------------------------------+
1755   //        |     |          CR save word             |
1756   //        |     +-----------------------------------+
1757   //        |     |         VRSAVE save word          |
1758   //        |     +-----------------------------------+
1759   //        |     |         Alignment padding         |
1760   //        |     +-----------------------------------+
1761   //        |     |     Vector register save area     |
1762   //        |     +-----------------------------------+
1763   //        |     |       Local variable space        |
1764   //        |     +-----------------------------------+
1765   //        |     |        Parameter list area        |
1766   //        |     +-----------------------------------+
1767   //        |     |           LR save word            |
1768   //        |     +-----------------------------------+
1769   // SP-->  +---  |            Back chain             |
1770   //              +-----------------------------------+
1771   //
1772   // Specifications:
1773   //   System V Application Binary Interface PowerPC Processor Supplement
1774   //   AltiVec Technology Programming Interface Manual
1775
1776   MachineFunction &MF = DAG.getMachineFunction();
1777   MachineFrameInfo *MFI = MF.getFrameInfo();
1778   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1779
1780   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1781   // Potential tail calls could cause overwriting of argument stack slots.
1782   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1783                        (CallConv == CallingConv::Fast));
1784   unsigned PtrByteSize = 4;
1785
1786   // Assign locations to all of the incoming arguments.
1787   SmallVector<CCValAssign, 16> ArgLocs;
1788   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1789                  getTargetMachine(), ArgLocs, *DAG.getContext());
1790
1791   // Reserve space for the linkage area on the stack.
1792   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
1793
1794   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1795
1796   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1797     CCValAssign &VA = ArgLocs[i];
1798
1799     // Arguments stored in registers.
1800     if (VA.isRegLoc()) {
1801       const TargetRegisterClass *RC;
1802       EVT ValVT = VA.getValVT();
1803
1804       switch (ValVT.getSimpleVT().SimpleTy) {
1805         default:
1806           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1807         case MVT::i32:
1808           RC = &PPC::GPRCRegClass;
1809           break;
1810         case MVT::f32:
1811           RC = &PPC::F4RCRegClass;
1812           break;
1813         case MVT::f64:
1814           RC = &PPC::F8RCRegClass;
1815           break;
1816         case MVT::v16i8:
1817         case MVT::v8i16:
1818         case MVT::v4i32:
1819         case MVT::v4f32:
1820           RC = &PPC::VRRCRegClass;
1821           break;
1822       }
1823
1824       // Transform the arguments stored in physical registers into virtual ones.
1825       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1826       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1827
1828       InVals.push_back(ArgValue);
1829     } else {
1830       // Argument stored in memory.
1831       assert(VA.isMemLoc());
1832
1833       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1834       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1835                                       isImmutable);
1836
1837       // Create load nodes to retrieve arguments from the stack.
1838       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1839       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1840                                    MachinePointerInfo(),
1841                                    false, false, false, 0));
1842     }
1843   }
1844
1845   // Assign locations to all of the incoming aggregate by value arguments.
1846   // Aggregates passed by value are stored in the local variable space of the
1847   // caller's stack frame, right above the parameter list area.
1848   SmallVector<CCValAssign, 16> ByValArgLocs;
1849   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1850                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
1851
1852   // Reserve stack space for the allocations in CCInfo.
1853   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1854
1855   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1856
1857   // Area that is at least reserved in the caller of this function.
1858   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1859
1860   // Set the size that is at least reserved in caller of this function.  Tail
1861   // call optimized function's reserved stack space needs to be aligned so that
1862   // taking the difference between two stack areas will result in an aligned
1863   // stack.
1864   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1865
1866   MinReservedArea =
1867     std::max(MinReservedArea,
1868              PPCFrameLowering::getMinCallFrameSize(false, false));
1869
1870   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
1871     getStackAlignment();
1872   unsigned AlignMask = TargetAlign-1;
1873   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1874
1875   FI->setMinReservedArea(MinReservedArea);
1876
1877   SmallVector<SDValue, 8> MemOps;
1878
1879   // If the function takes variable number of arguments, make a frame index for
1880   // the start of the first vararg value... for expansion of llvm.va_start.
1881   if (isVarArg) {
1882     static const uint16_t GPArgRegs[] = {
1883       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1884       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1885     };
1886     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1887
1888     static const uint16_t FPArgRegs[] = {
1889       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1890       PPC::F8
1891     };
1892     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1893
1894     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1895                                                           NumGPArgRegs));
1896     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1897                                                           NumFPArgRegs));
1898
1899     // Make room for NumGPArgRegs and NumFPArgRegs.
1900     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1901                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1902
1903     FuncInfo->setVarArgsStackOffset(
1904       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1905                              CCInfo.getNextStackOffset(), true));
1906
1907     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1908     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1909
1910     // The fixed integer arguments of a variadic function are stored to the
1911     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
1912     // the result of va_next.
1913     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1914       // Get an existing live-in vreg, or add a new one.
1915       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
1916       if (!VReg)
1917         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1918
1919       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1920       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1921                                    MachinePointerInfo(), false, false, 0);
1922       MemOps.push_back(Store);
1923       // Increment the address by four for the next argument to store
1924       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1925       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1926     }
1927
1928     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1929     // is set.
1930     // The double arguments are stored to the VarArgsFrameIndex
1931     // on the stack.
1932     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1933       // Get an existing live-in vreg, or add a new one.
1934       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
1935       if (!VReg)
1936         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1937
1938       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1939       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1940                                    MachinePointerInfo(), false, false, 0);
1941       MemOps.push_back(Store);
1942       // Increment the address by eight for the next argument to store
1943       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1944                                          PtrVT);
1945       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1946     }
1947   }
1948
1949   if (!MemOps.empty())
1950     Chain = DAG.getNode(ISD::TokenFactor, dl,
1951                         MVT::Other, &MemOps[0], MemOps.size());
1952
1953   return Chain;
1954 }
1955
1956 SDValue
1957 PPCTargetLowering::LowerFormalArguments_64SVR4(
1958                                       SDValue Chain,
1959                                       CallingConv::ID CallConv, bool isVarArg,
1960                                       const SmallVectorImpl<ISD::InputArg>
1961                                         &Ins,
1962                                       DebugLoc dl, SelectionDAG &DAG,
1963                                       SmallVectorImpl<SDValue> &InVals) const {
1964   // TODO: add description of PPC stack frame format, or at least some docs.
1965   //
1966   MachineFunction &MF = DAG.getMachineFunction();
1967   MachineFrameInfo *MFI = MF.getFrameInfo();
1968   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1969
1970   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1971   // Potential tail calls could cause overwriting of argument stack slots.
1972   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1973                        (CallConv == CallingConv::Fast));
1974   unsigned PtrByteSize = 8;
1975
1976   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(true, true);
1977   // Area that is at least reserved in caller of this function.
1978   unsigned MinReservedArea = ArgOffset;
1979
1980   static const uint16_t GPR[] = {
1981     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1982     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1983   };
1984
1985   static const uint16_t *FPR = GetFPR();
1986
1987   static const uint16_t VR[] = {
1988     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1989     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1990   };
1991
1992   const unsigned Num_GPR_Regs = array_lengthof(GPR);
1993   const unsigned Num_FPR_Regs = 13;
1994   const unsigned Num_VR_Regs  = array_lengthof(VR);
1995
1996   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1997
1998   // Add DAG nodes to load the arguments or copy them out of registers.  On
1999   // entry to a function on PPC, the arguments start after the linkage area,
2000   // although the first ones are often in registers.
2001
2002   SmallVector<SDValue, 8> MemOps;
2003   unsigned nAltivecParamsAtEnd = 0;
2004   Function::const_arg_iterator FuncArg = MF.getFunction()->arg_begin();
2005   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo, ++FuncArg) {
2006     SDValue ArgVal;
2007     bool needsLoad = false;
2008     EVT ObjectVT = Ins[ArgNo].VT;
2009     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
2010     unsigned ArgSize = ObjSize;
2011     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2012
2013     unsigned CurArgOffset = ArgOffset;
2014
2015     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
2016     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
2017         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
2018       if (isVarArg) {
2019         MinReservedArea = ((MinReservedArea+15)/16)*16;
2020         MinReservedArea += CalculateStackSlotSize(ObjectVT,
2021                                                   Flags,
2022                                                   PtrByteSize);
2023       } else
2024         nAltivecParamsAtEnd++;
2025     } else
2026       // Calculate min reserved area.
2027       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
2028                                                 Flags,
2029                                                 PtrByteSize);
2030
2031     // FIXME the codegen can be much improved in some cases.
2032     // We do not have to keep everything in memory.
2033     if (Flags.isByVal()) {
2034       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
2035       ObjSize = Flags.getByValSize();
2036       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2037       // All aggregates smaller than 8 bytes must be passed right-justified.
2038       if (ObjSize < PtrByteSize)
2039         CurArgOffset = CurArgOffset + (PtrByteSize - ObjSize);
2040       // The value of the object is its address.
2041       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
2042       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2043       InVals.push_back(FIN);
2044       if (ObjSize==1 || ObjSize==2 || ObjSize==4) {
2045         if (GPR_idx != Num_GPR_Regs) {
2046           unsigned VReg;
2047           VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2048           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2049           EVT ObjType = (ObjSize == 1 ? MVT::i8 :
2050                          (ObjSize == 2 ? MVT::i16 : MVT::i32));
2051           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2052                                             MachinePointerInfo(FuncArg,
2053                                               CurArgOffset),
2054                                             ObjType, false, false, 0);
2055           MemOps.push_back(Store);
2056           ++GPR_idx;
2057         }
2058
2059         ArgOffset += PtrByteSize;
2060
2061         continue;
2062       }
2063       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2064         // Store whatever pieces of the object are in registers
2065         // to memory.  ArgOffset will be the address of the beginning
2066         // of the object.
2067         if (GPR_idx != Num_GPR_Regs) {
2068           unsigned VReg;
2069           VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2070           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2071           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2072           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2073           SDValue Shifted = Val;
2074
2075           // For 64-bit SVR4, small structs come in right-adjusted.
2076           // Shift them left so the following logic works as expected.
2077           if (ObjSize < 8) {
2078             SDValue ShiftAmt = DAG.getConstant(64 - 8 * ObjSize, PtrVT);
2079             Shifted = DAG.getNode(ISD::SHL, dl, PtrVT, Val, ShiftAmt);
2080           }
2081
2082           SDValue Store = DAG.getStore(Val.getValue(1), dl, Shifted, FIN,
2083                                        MachinePointerInfo(FuncArg, ArgOffset),
2084                                        false, false, 0);
2085           MemOps.push_back(Store);
2086           ++GPR_idx;
2087           ArgOffset += PtrByteSize;
2088         } else {
2089           ArgOffset += ArgSize - j;
2090           break;
2091         }
2092       }
2093       continue;
2094     }
2095
2096     switch (ObjectVT.getSimpleVT().SimpleTy) {
2097     default: llvm_unreachable("Unhandled argument type!");
2098     case MVT::i32:
2099     case MVT::i64:
2100       if (GPR_idx != Num_GPR_Regs) {
2101         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2102         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2103
2104         if (ObjectVT == MVT::i32) {
2105           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2106           // value to MVT::i64 and then truncate to the correct register size.
2107           if (Flags.isSExt())
2108             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
2109                                  DAG.getValueType(ObjectVT));
2110           else if (Flags.isZExt())
2111             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
2112                                  DAG.getValueType(ObjectVT));
2113
2114           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
2115         }
2116
2117         ++GPR_idx;
2118       } else {
2119         needsLoad = true;
2120         ArgSize = PtrByteSize;
2121       }
2122       ArgOffset += 8;
2123       break;
2124
2125     case MVT::f32:
2126     case MVT::f64:
2127       // Every 8 bytes of argument space consumes one of the GPRs available for
2128       // argument passing.
2129       if (GPR_idx != Num_GPR_Regs) {
2130         ++GPR_idx;
2131       }
2132       if (FPR_idx != Num_FPR_Regs) {
2133         unsigned VReg;
2134
2135         if (ObjectVT == MVT::f32)
2136           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2137         else
2138           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2139
2140         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2141         ++FPR_idx;
2142       } else {
2143         needsLoad = true;
2144         ArgSize = PtrByteSize;
2145       }
2146
2147       ArgOffset += 8;
2148       break;
2149     case MVT::v4f32:
2150     case MVT::v4i32:
2151     case MVT::v8i16:
2152     case MVT::v16i8:
2153       // Note that vector arguments in registers don't reserve stack space,
2154       // except in varargs functions.
2155       if (VR_idx != Num_VR_Regs) {
2156         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2157         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2158         if (isVarArg) {
2159           while ((ArgOffset % 16) != 0) {
2160             ArgOffset += PtrByteSize;
2161             if (GPR_idx != Num_GPR_Regs)
2162               GPR_idx++;
2163           }
2164           ArgOffset += 16;
2165           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2166         }
2167         ++VR_idx;
2168       } else {
2169         // Vectors are aligned.
2170         ArgOffset = ((ArgOffset+15)/16)*16;
2171         CurArgOffset = ArgOffset;
2172         ArgOffset += 16;
2173         needsLoad = true;
2174       }
2175       break;
2176     }
2177
2178     // We need to load the argument to a virtual register if we determined
2179     // above that we ran out of physical registers of the appropriate type.
2180     if (needsLoad) {
2181       int FI = MFI->CreateFixedObject(ObjSize,
2182                                       CurArgOffset + (ArgSize - ObjSize),
2183                                       isImmutable);
2184       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2185       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2186                            false, false, false, 0);
2187     }
2188
2189     InVals.push_back(ArgVal);
2190   }
2191
2192   // Set the size that is at least reserved in caller of this function.  Tail
2193   // call optimized function's reserved stack space needs to be aligned so that
2194   // taking the difference between two stack areas will result in an aligned
2195   // stack.
2196   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2197   // Add the Altivec parameters at the end, if needed.
2198   if (nAltivecParamsAtEnd) {
2199     MinReservedArea = ((MinReservedArea+15)/16)*16;
2200     MinReservedArea += 16*nAltivecParamsAtEnd;
2201   }
2202   MinReservedArea =
2203     std::max(MinReservedArea,
2204              PPCFrameLowering::getMinCallFrameSize(true, true));
2205   unsigned TargetAlign
2206     = DAG.getMachineFunction().getTarget().getFrameLowering()->
2207         getStackAlignment();
2208   unsigned AlignMask = TargetAlign-1;
2209   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2210   FI->setMinReservedArea(MinReservedArea);
2211
2212   // If the function takes variable number of arguments, make a frame index for
2213   // the start of the first vararg value... for expansion of llvm.va_start.
2214   if (isVarArg) {
2215     int Depth = ArgOffset;
2216
2217     FuncInfo->setVarArgsFrameIndex(
2218       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2219                              Depth, true));
2220     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2221
2222     // If this function is vararg, store any remaining integer argument regs
2223     // to their spots on the stack so that they may be loaded by deferencing the
2224     // result of va_next.
2225     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2226       unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2227       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2228       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2229                                    MachinePointerInfo(), false, false, 0);
2230       MemOps.push_back(Store);
2231       // Increment the address by four for the next argument to store
2232       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2233       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2234     }
2235   }
2236
2237   if (!MemOps.empty())
2238     Chain = DAG.getNode(ISD::TokenFactor, dl,
2239                         MVT::Other, &MemOps[0], MemOps.size());
2240
2241   return Chain;
2242 }
2243
2244 SDValue
2245 PPCTargetLowering::LowerFormalArguments_Darwin(
2246                                       SDValue Chain,
2247                                       CallingConv::ID CallConv, bool isVarArg,
2248                                       const SmallVectorImpl<ISD::InputArg>
2249                                         &Ins,
2250                                       DebugLoc dl, SelectionDAG &DAG,
2251                                       SmallVectorImpl<SDValue> &InVals) const {
2252   // TODO: add description of PPC stack frame format, or at least some docs.
2253   //
2254   MachineFunction &MF = DAG.getMachineFunction();
2255   MachineFrameInfo *MFI = MF.getFrameInfo();
2256   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
2257
2258   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2259   bool isPPC64 = PtrVT == MVT::i64;
2260   // Potential tail calls could cause overwriting of argument stack slots.
2261   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
2262                        (CallConv == CallingConv::Fast));
2263   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2264
2265   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
2266   // Area that is at least reserved in caller of this function.
2267   unsigned MinReservedArea = ArgOffset;
2268
2269   static const uint16_t GPR_32[] = {           // 32-bit registers.
2270     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2271     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2272   };
2273   static const uint16_t GPR_64[] = {           // 64-bit registers.
2274     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2275     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2276   };
2277
2278   static const uint16_t *FPR = GetFPR();
2279
2280   static const uint16_t VR[] = {
2281     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2282     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2283   };
2284
2285   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
2286   const unsigned Num_FPR_Regs = 13;
2287   const unsigned Num_VR_Regs  = array_lengthof( VR);
2288
2289   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2290
2291   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
2292
2293   // In 32-bit non-varargs functions, the stack space for vectors is after the
2294   // stack space for non-vectors.  We do not use this space unless we have
2295   // too many vectors to fit in registers, something that only occurs in
2296   // constructed examples:), but we have to walk the arglist to figure
2297   // that out...for the pathological case, compute VecArgOffset as the
2298   // start of the vector parameter area.  Computing VecArgOffset is the
2299   // entire point of the following loop.
2300   unsigned VecArgOffset = ArgOffset;
2301   if (!isVarArg && !isPPC64) {
2302     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
2303          ++ArgNo) {
2304       EVT ObjectVT = Ins[ArgNo].VT;
2305       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2306
2307       if (Flags.isByVal()) {
2308         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
2309         unsigned ObjSize = Flags.getByValSize();
2310         unsigned ArgSize =
2311                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2312         VecArgOffset += ArgSize;
2313         continue;
2314       }
2315
2316       switch(ObjectVT.getSimpleVT().SimpleTy) {
2317       default: llvm_unreachable("Unhandled argument type!");
2318       case MVT::i32:
2319       case MVT::f32:
2320         VecArgOffset += 4;
2321         break;
2322       case MVT::i64:  // PPC64
2323       case MVT::f64:
2324         // FIXME: We are guaranteed to be !isPPC64 at this point.
2325         // Does MVT::i64 apply?
2326         VecArgOffset += 8;
2327         break;
2328       case MVT::v4f32:
2329       case MVT::v4i32:
2330       case MVT::v8i16:
2331       case MVT::v16i8:
2332         // Nothing to do, we're only looking at Nonvector args here.
2333         break;
2334       }
2335     }
2336   }
2337   // We've found where the vector parameter area in memory is.  Skip the
2338   // first 12 parameters; these don't use that memory.
2339   VecArgOffset = ((VecArgOffset+15)/16)*16;
2340   VecArgOffset += 12*16;
2341
2342   // Add DAG nodes to load the arguments or copy them out of registers.  On
2343   // entry to a function on PPC, the arguments start after the linkage area,
2344   // although the first ones are often in registers.
2345
2346   SmallVector<SDValue, 8> MemOps;
2347   unsigned nAltivecParamsAtEnd = 0;
2348   Function::const_arg_iterator FuncArg = MF.getFunction()->arg_begin();
2349   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo, ++FuncArg) {
2350     SDValue ArgVal;
2351     bool needsLoad = false;
2352     EVT ObjectVT = Ins[ArgNo].VT;
2353     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
2354     unsigned ArgSize = ObjSize;
2355     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2356
2357     unsigned CurArgOffset = ArgOffset;
2358
2359     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
2360     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
2361         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
2362       if (isVarArg || isPPC64) {
2363         MinReservedArea = ((MinReservedArea+15)/16)*16;
2364         MinReservedArea += CalculateStackSlotSize(ObjectVT,
2365                                                   Flags,
2366                                                   PtrByteSize);
2367       } else  nAltivecParamsAtEnd++;
2368     } else
2369       // Calculate min reserved area.
2370       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
2371                                                 Flags,
2372                                                 PtrByteSize);
2373
2374     // FIXME the codegen can be much improved in some cases.
2375     // We do not have to keep everything in memory.
2376     if (Flags.isByVal()) {
2377       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
2378       ObjSize = Flags.getByValSize();
2379       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2380       // Objects of size 1 and 2 are right justified, everything else is
2381       // left justified.  This means the memory address is adjusted forwards.
2382       if (ObjSize==1 || ObjSize==2) {
2383         CurArgOffset = CurArgOffset + (4 - ObjSize);
2384       }
2385       // The value of the object is its address.
2386       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
2387       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2388       InVals.push_back(FIN);
2389       if (ObjSize==1 || ObjSize==2) {
2390         if (GPR_idx != Num_GPR_Regs) {
2391           unsigned VReg;
2392           if (isPPC64)
2393             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2394           else
2395             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2396           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2397           EVT ObjType = (ObjSize == 1 ? MVT::i8 :
2398                          (ObjSize == 2 ? MVT::i16 : MVT::i32));
2399           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2400                                             MachinePointerInfo(FuncArg,
2401                                               CurArgOffset),
2402                                             ObjType, false, false, 0);
2403           MemOps.push_back(Store);
2404           ++GPR_idx;
2405         }
2406
2407         ArgOffset += PtrByteSize;
2408
2409         continue;
2410       }
2411       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2412         // Store whatever pieces of the object are in registers
2413         // to memory.  ArgOffset will be the address of the beginning
2414         // of the object.
2415         if (GPR_idx != Num_GPR_Regs) {
2416           unsigned VReg;
2417           if (isPPC64)
2418             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2419           else
2420             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2421           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2422           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2423           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2424           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2425                                        MachinePointerInfo(FuncArg, ArgOffset),
2426                                        false, false, 0);
2427           MemOps.push_back(Store);
2428           ++GPR_idx;
2429           ArgOffset += PtrByteSize;
2430         } else {
2431           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
2432           break;
2433         }
2434       }
2435       continue;
2436     }
2437
2438     switch (ObjectVT.getSimpleVT().SimpleTy) {
2439     default: llvm_unreachable("Unhandled argument type!");
2440     case MVT::i32:
2441       if (!isPPC64) {
2442         if (GPR_idx != Num_GPR_Regs) {
2443           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2444           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2445           ++GPR_idx;
2446         } else {
2447           needsLoad = true;
2448           ArgSize = PtrByteSize;
2449         }
2450         // All int arguments reserve stack space in the Darwin ABI.
2451         ArgOffset += PtrByteSize;
2452         break;
2453       }
2454       // FALLTHROUGH
2455     case MVT::i64:  // PPC64
2456       if (GPR_idx != Num_GPR_Regs) {
2457         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2458         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2459
2460         if (ObjectVT == MVT::i32) {
2461           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2462           // value to MVT::i64 and then truncate to the correct register size.
2463           if (Flags.isSExt())
2464             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
2465                                  DAG.getValueType(ObjectVT));
2466           else if (Flags.isZExt())
2467             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
2468                                  DAG.getValueType(ObjectVT));
2469
2470           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
2471         }
2472
2473         ++GPR_idx;
2474       } else {
2475         needsLoad = true;
2476         ArgSize = PtrByteSize;
2477       }
2478       // All int arguments reserve stack space in the Darwin ABI.
2479       ArgOffset += 8;
2480       break;
2481
2482     case MVT::f32:
2483     case MVT::f64:
2484       // Every 4 bytes of argument space consumes one of the GPRs available for
2485       // argument passing.
2486       if (GPR_idx != Num_GPR_Regs) {
2487         ++GPR_idx;
2488         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2489           ++GPR_idx;
2490       }
2491       if (FPR_idx != Num_FPR_Regs) {
2492         unsigned VReg;
2493
2494         if (ObjectVT == MVT::f32)
2495           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2496         else
2497           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2498
2499         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2500         ++FPR_idx;
2501       } else {
2502         needsLoad = true;
2503       }
2504
2505       // All FP arguments reserve stack space in the Darwin ABI.
2506       ArgOffset += isPPC64 ? 8 : ObjSize;
2507       break;
2508     case MVT::v4f32:
2509     case MVT::v4i32:
2510     case MVT::v8i16:
2511     case MVT::v16i8:
2512       // Note that vector arguments in registers don't reserve stack space,
2513       // except in varargs functions.
2514       if (VR_idx != Num_VR_Regs) {
2515         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2516         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2517         if (isVarArg) {
2518           while ((ArgOffset % 16) != 0) {
2519             ArgOffset += PtrByteSize;
2520             if (GPR_idx != Num_GPR_Regs)
2521               GPR_idx++;
2522           }
2523           ArgOffset += 16;
2524           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2525         }
2526         ++VR_idx;
2527       } else {
2528         if (!isVarArg && !isPPC64) {
2529           // Vectors go after all the nonvectors.
2530           CurArgOffset = VecArgOffset;
2531           VecArgOffset += 16;
2532         } else {
2533           // Vectors are aligned.
2534           ArgOffset = ((ArgOffset+15)/16)*16;
2535           CurArgOffset = ArgOffset;
2536           ArgOffset += 16;
2537         }
2538         needsLoad = true;
2539       }
2540       break;
2541     }
2542
2543     // We need to load the argument to a virtual register if we determined above
2544     // that we ran out of physical registers of the appropriate type.
2545     if (needsLoad) {
2546       int FI = MFI->CreateFixedObject(ObjSize,
2547                                       CurArgOffset + (ArgSize - ObjSize),
2548                                       isImmutable);
2549       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2550       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2551                            false, false, false, 0);
2552     }
2553
2554     InVals.push_back(ArgVal);
2555   }
2556
2557   // Set the size that is at least reserved in caller of this function.  Tail
2558   // call optimized function's reserved stack space needs to be aligned so that
2559   // taking the difference between two stack areas will result in an aligned
2560   // stack.
2561   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2562   // Add the Altivec parameters at the end, if needed.
2563   if (nAltivecParamsAtEnd) {
2564     MinReservedArea = ((MinReservedArea+15)/16)*16;
2565     MinReservedArea += 16*nAltivecParamsAtEnd;
2566   }
2567   MinReservedArea =
2568     std::max(MinReservedArea,
2569              PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2570   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
2571     getStackAlignment();
2572   unsigned AlignMask = TargetAlign-1;
2573   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2574   FI->setMinReservedArea(MinReservedArea);
2575
2576   // If the function takes variable number of arguments, make a frame index for
2577   // the start of the first vararg value... for expansion of llvm.va_start.
2578   if (isVarArg) {
2579     int Depth = ArgOffset;
2580
2581     FuncInfo->setVarArgsFrameIndex(
2582       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2583                              Depth, true));
2584     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2585
2586     // If this function is vararg, store any remaining integer argument regs
2587     // to their spots on the stack so that they may be loaded by deferencing the
2588     // result of va_next.
2589     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2590       unsigned VReg;
2591
2592       if (isPPC64)
2593         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2594       else
2595         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2596
2597       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2598       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2599                                    MachinePointerInfo(), false, false, 0);
2600       MemOps.push_back(Store);
2601       // Increment the address by four for the next argument to store
2602       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2603       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2604     }
2605   }
2606
2607   if (!MemOps.empty())
2608     Chain = DAG.getNode(ISD::TokenFactor, dl,
2609                         MVT::Other, &MemOps[0], MemOps.size());
2610
2611   return Chain;
2612 }
2613
2614 /// CalculateParameterAndLinkageAreaSize - Get the size of the parameter plus
2615 /// linkage area for the Darwin ABI, or the 64-bit SVR4 ABI.
2616 static unsigned
2617 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2618                                      bool isPPC64,
2619                                      bool isVarArg,
2620                                      unsigned CC,
2621                                      const SmallVectorImpl<ISD::OutputArg>
2622                                        &Outs,
2623                                      const SmallVectorImpl<SDValue> &OutVals,
2624                                      unsigned &nAltivecParamsAtEnd) {
2625   // Count how many bytes are to be pushed on the stack, including the linkage
2626   // area, and parameter passing area.  We start with 24/48 bytes, which is
2627   // prereserved space for [SP][CR][LR][3 x unused].
2628   unsigned NumBytes = PPCFrameLowering::getLinkageSize(isPPC64, true);
2629   unsigned NumOps = Outs.size();
2630   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2631
2632   // Add up all the space actually used.
2633   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2634   // they all go in registers, but we must reserve stack space for them for
2635   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2636   // assigned stack space in order, with padding so Altivec parameters are
2637   // 16-byte aligned.
2638   nAltivecParamsAtEnd = 0;
2639   for (unsigned i = 0; i != NumOps; ++i) {
2640     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2641     EVT ArgVT = Outs[i].VT;
2642     // Varargs Altivec parameters are padded to a 16 byte boundary.
2643     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2644         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2645       if (!isVarArg && !isPPC64) {
2646         // Non-varargs Altivec parameters go after all the non-Altivec
2647         // parameters; handle those later so we know how much padding we need.
2648         nAltivecParamsAtEnd++;
2649         continue;
2650       }
2651       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2652       NumBytes = ((NumBytes+15)/16)*16;
2653     }
2654     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2655   }
2656
2657    // Allow for Altivec parameters at the end, if needed.
2658   if (nAltivecParamsAtEnd) {
2659     NumBytes = ((NumBytes+15)/16)*16;
2660     NumBytes += 16*nAltivecParamsAtEnd;
2661   }
2662
2663   // The prolog code of the callee may store up to 8 GPR argument registers to
2664   // the stack, allowing va_start to index over them in memory if its varargs.
2665   // Because we cannot tell if this is needed on the caller side, we have to
2666   // conservatively assume that it is needed.  As such, make sure we have at
2667   // least enough stack space for the caller to store the 8 GPRs.
2668   NumBytes = std::max(NumBytes,
2669                       PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2670
2671   // Tail call needs the stack to be aligned.
2672   if (CC == CallingConv::Fast && DAG.getTarget().Options.GuaranteedTailCallOpt){
2673     unsigned TargetAlign = DAG.getMachineFunction().getTarget().
2674       getFrameLowering()->getStackAlignment();
2675     unsigned AlignMask = TargetAlign-1;
2676     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2677   }
2678
2679   return NumBytes;
2680 }
2681
2682 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2683 /// adjusted to accommodate the arguments for the tailcall.
2684 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2685                                    unsigned ParamSize) {
2686
2687   if (!isTailCall) return 0;
2688
2689   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2690   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2691   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2692   // Remember only if the new adjustement is bigger.
2693   if (SPDiff < FI->getTailCallSPDelta())
2694     FI->setTailCallSPDelta(SPDiff);
2695
2696   return SPDiff;
2697 }
2698
2699 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2700 /// for tail call optimization. Targets which want to do tail call
2701 /// optimization should implement this function.
2702 bool
2703 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2704                                                      CallingConv::ID CalleeCC,
2705                                                      bool isVarArg,
2706                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2707                                                      SelectionDAG& DAG) const {
2708   if (!getTargetMachine().Options.GuaranteedTailCallOpt)
2709     return false;
2710
2711   // Variable argument functions are not supported.
2712   if (isVarArg)
2713     return false;
2714
2715   MachineFunction &MF = DAG.getMachineFunction();
2716   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2717   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2718     // Functions containing by val parameters are not supported.
2719     for (unsigned i = 0; i != Ins.size(); i++) {
2720        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2721        if (Flags.isByVal()) return false;
2722     }
2723
2724     // Non PIC/GOT  tail calls are supported.
2725     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2726       return true;
2727
2728     // At the moment we can only do local tail calls (in same module, hidden
2729     // or protected) if we are generating PIC.
2730     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2731       return G->getGlobal()->hasHiddenVisibility()
2732           || G->getGlobal()->hasProtectedVisibility();
2733   }
2734
2735   return false;
2736 }
2737
2738 /// isCallCompatibleAddress - Return the immediate to use if the specified
2739 /// 32-bit value is representable in the immediate field of a BxA instruction.
2740 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2741   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2742   if (!C) return 0;
2743
2744   int Addr = C->getZExtValue();
2745   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2746       SignExtend32<26>(Addr) != Addr)
2747     return 0;  // Top 6 bits have to be sext of immediate.
2748
2749   return DAG.getConstant((int)C->getZExtValue() >> 2,
2750                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2751 }
2752
2753 namespace {
2754
2755 struct TailCallArgumentInfo {
2756   SDValue Arg;
2757   SDValue FrameIdxOp;
2758   int       FrameIdx;
2759
2760   TailCallArgumentInfo() : FrameIdx(0) {}
2761 };
2762
2763 }
2764
2765 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2766 static void
2767 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2768                                            SDValue Chain,
2769                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2770                    SmallVector<SDValue, 8> &MemOpChains,
2771                    DebugLoc dl) {
2772   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2773     SDValue Arg = TailCallArgs[i].Arg;
2774     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2775     int FI = TailCallArgs[i].FrameIdx;
2776     // Store relative to framepointer.
2777     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2778                                        MachinePointerInfo::getFixedStack(FI),
2779                                        false, false, 0));
2780   }
2781 }
2782
2783 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2784 /// the appropriate stack slot for the tail call optimized function call.
2785 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2786                                                MachineFunction &MF,
2787                                                SDValue Chain,
2788                                                SDValue OldRetAddr,
2789                                                SDValue OldFP,
2790                                                int SPDiff,
2791                                                bool isPPC64,
2792                                                bool isDarwinABI,
2793                                                DebugLoc dl) {
2794   if (SPDiff) {
2795     // Calculate the new stack slot for the return address.
2796     int SlotSize = isPPC64 ? 8 : 4;
2797     int NewRetAddrLoc = SPDiff + PPCFrameLowering::getReturnSaveOffset(isPPC64,
2798                                                                    isDarwinABI);
2799     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2800                                                           NewRetAddrLoc, true);
2801     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2802     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2803     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2804                          MachinePointerInfo::getFixedStack(NewRetAddr),
2805                          false, false, 0);
2806
2807     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2808     // slot as the FP is never overwritten.
2809     if (isDarwinABI) {
2810       int NewFPLoc =
2811         SPDiff + PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2812       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2813                                                           true);
2814       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2815       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2816                            MachinePointerInfo::getFixedStack(NewFPIdx),
2817                            false, false, 0);
2818     }
2819   }
2820   return Chain;
2821 }
2822
2823 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2824 /// the position of the argument.
2825 static void
2826 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2827                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2828                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2829   int Offset = ArgOffset + SPDiff;
2830   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2831   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2832   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2833   SDValue FIN = DAG.getFrameIndex(FI, VT);
2834   TailCallArgumentInfo Info;
2835   Info.Arg = Arg;
2836   Info.FrameIdxOp = FIN;
2837   Info.FrameIdx = FI;
2838   TailCallArguments.push_back(Info);
2839 }
2840
2841 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2842 /// stack slot. Returns the chain as result and the loaded frame pointers in
2843 /// LROpOut/FPOpout. Used when tail calling.
2844 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2845                                                         int SPDiff,
2846                                                         SDValue Chain,
2847                                                         SDValue &LROpOut,
2848                                                         SDValue &FPOpOut,
2849                                                         bool isDarwinABI,
2850                                                         DebugLoc dl) const {
2851   if (SPDiff) {
2852     // Load the LR and FP stack slot for later adjusting.
2853     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2854     LROpOut = getReturnAddrFrameIndex(DAG);
2855     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2856                           false, false, false, 0);
2857     Chain = SDValue(LROpOut.getNode(), 1);
2858
2859     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2860     // slot as the FP is never overwritten.
2861     if (isDarwinABI) {
2862       FPOpOut = getFramePointerFrameIndex(DAG);
2863       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2864                             false, false, false, 0);
2865       Chain = SDValue(FPOpOut.getNode(), 1);
2866     }
2867   }
2868   return Chain;
2869 }
2870
2871 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2872 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2873 /// specified by the specific parameter attribute. The copy will be passed as
2874 /// a byval function parameter.
2875 /// Sometimes what we are copying is the end of a larger object, the part that
2876 /// does not fit in registers.
2877 static SDValue
2878 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2879                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2880                           DebugLoc dl) {
2881   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2882   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2883                        false, false, MachinePointerInfo(0),
2884                        MachinePointerInfo(0));
2885 }
2886
2887 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2888 /// tail calls.
2889 static void
2890 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2891                  SDValue Arg, SDValue PtrOff, int SPDiff,
2892                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2893                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2894                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2895                  DebugLoc dl) {
2896   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2897   if (!isTailCall) {
2898     if (isVector) {
2899       SDValue StackPtr;
2900       if (isPPC64)
2901         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2902       else
2903         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2904       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2905                            DAG.getConstant(ArgOffset, PtrVT));
2906     }
2907     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2908                                        MachinePointerInfo(), false, false, 0));
2909   // Calculate and remember argument location.
2910   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2911                                   TailCallArguments);
2912 }
2913
2914 static
2915 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2916                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2917                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2918                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2919   MachineFunction &MF = DAG.getMachineFunction();
2920
2921   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2922   // might overwrite each other in case of tail call optimization.
2923   SmallVector<SDValue, 8> MemOpChains2;
2924   // Do not flag preceding copytoreg stuff together with the following stuff.
2925   InFlag = SDValue();
2926   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2927                                     MemOpChains2, dl);
2928   if (!MemOpChains2.empty())
2929     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2930                         &MemOpChains2[0], MemOpChains2.size());
2931
2932   // Store the return address to the appropriate stack slot.
2933   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2934                                         isPPC64, isDarwinABI, dl);
2935
2936   // Emit callseq_end just before tailcall node.
2937   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2938                              DAG.getIntPtrConstant(0, true), InFlag);
2939   InFlag = Chain.getValue(1);
2940 }
2941
2942 static
2943 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2944                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2945                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2946                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2947                      const PPCSubtarget &PPCSubTarget) {
2948
2949   bool isPPC64 = PPCSubTarget.isPPC64();
2950   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
2951
2952   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2953   NodeTys.push_back(MVT::Other);   // Returns a chain
2954   NodeTys.push_back(MVT::Glue);    // Returns a flag for retval copy to use.
2955
2956   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2957
2958   bool needIndirectCall = true;
2959   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2960     // If this is an absolute destination address, use the munged value.
2961     Callee = SDValue(Dest, 0);
2962     needIndirectCall = false;
2963   }
2964
2965   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2966     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2967     // Use indirect calls for ALL functions calls in JIT mode, since the
2968     // far-call stubs may be outside relocation limits for a BL instruction.
2969     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2970       unsigned OpFlags = 0;
2971       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2972           (PPCSubTarget.getTargetTriple().isMacOSX() &&
2973            PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5)) &&
2974           (G->getGlobal()->isDeclaration() ||
2975            G->getGlobal()->isWeakForLinker())) {
2976         // PC-relative references to external symbols should go through $stub,
2977         // unless we're building with the leopard linker or later, which
2978         // automatically synthesizes these stubs.
2979         OpFlags = PPCII::MO_DARWIN_STUB;
2980       }
2981
2982       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
2983       // every direct call is) turn it into a TargetGlobalAddress /
2984       // TargetExternalSymbol node so that legalize doesn't hack it.
2985       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2986                                           Callee.getValueType(),
2987                                           0, OpFlags);
2988       needIndirectCall = false;
2989     }
2990   }
2991
2992   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2993     unsigned char OpFlags = 0;
2994
2995     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2996         (PPCSubTarget.getTargetTriple().isMacOSX() &&
2997          PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5))) {
2998       // PC-relative references to external symbols should go through $stub,
2999       // unless we're building with the leopard linker or later, which
3000       // automatically synthesizes these stubs.
3001       OpFlags = PPCII::MO_DARWIN_STUB;
3002     }
3003
3004     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
3005                                          OpFlags);
3006     needIndirectCall = false;
3007   }
3008
3009   if (needIndirectCall) {
3010     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
3011     // to do the call, we can't use PPCISD::CALL.
3012     SDValue MTCTROps[] = {Chain, Callee, InFlag};
3013
3014     if (isSVR4ABI && isPPC64) {
3015       // Function pointers in the 64-bit SVR4 ABI do not point to the function
3016       // entry point, but to the function descriptor (the function entry point
3017       // address is part of the function descriptor though).
3018       // The function descriptor is a three doubleword structure with the
3019       // following fields: function entry point, TOC base address and
3020       // environment pointer.
3021       // Thus for a call through a function pointer, the following actions need
3022       // to be performed:
3023       //   1. Save the TOC of the caller in the TOC save area of its stack
3024       //      frame (this is done in LowerCall_Darwin_Or_64SVR4()).
3025       //   2. Load the address of the function entry point from the function
3026       //      descriptor.
3027       //   3. Load the TOC of the callee from the function descriptor into r2.
3028       //   4. Load the environment pointer from the function descriptor into
3029       //      r11.
3030       //   5. Branch to the function entry point address.
3031       //   6. On return of the callee, the TOC of the caller needs to be
3032       //      restored (this is done in FinishCall()).
3033       //
3034       // All those operations are flagged together to ensure that no other
3035       // operations can be scheduled in between. E.g. without flagging the
3036       // operations together, a TOC access in the caller could be scheduled
3037       // between the load of the callee TOC and the branch to the callee, which
3038       // results in the TOC access going through the TOC of the callee instead
3039       // of going through the TOC of the caller, which leads to incorrect code.
3040
3041       // Load the address of the function entry point from the function
3042       // descriptor.
3043       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Glue);
3044       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
3045                                         InFlag.getNode() ? 3 : 2);
3046       Chain = LoadFuncPtr.getValue(1);
3047       InFlag = LoadFuncPtr.getValue(2);
3048
3049       // Load environment pointer into r11.
3050       // Offset of the environment pointer within the function descriptor.
3051       SDValue PtrOff = DAG.getIntPtrConstant(16);
3052
3053       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
3054       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
3055                                        InFlag);
3056       Chain = LoadEnvPtr.getValue(1);
3057       InFlag = LoadEnvPtr.getValue(2);
3058
3059       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
3060                                         InFlag);
3061       Chain = EnvVal.getValue(0);
3062       InFlag = EnvVal.getValue(1);
3063
3064       // Load TOC of the callee into r2. We are using a target-specific load
3065       // with r2 hard coded, because the result of a target-independent load
3066       // would never go directly into r2, since r2 is a reserved register (which
3067       // prevents the register allocator from allocating it), resulting in an
3068       // additional register being allocated and an unnecessary move instruction
3069       // being generated.
3070       VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3071       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
3072                                        Callee, InFlag);
3073       Chain = LoadTOCPtr.getValue(0);
3074       InFlag = LoadTOCPtr.getValue(1);
3075
3076       MTCTROps[0] = Chain;
3077       MTCTROps[1] = LoadFuncPtr;
3078       MTCTROps[2] = InFlag;
3079     }
3080
3081     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
3082                         2 + (InFlag.getNode() != 0));
3083     InFlag = Chain.getValue(1);
3084
3085     NodeTys.clear();
3086     NodeTys.push_back(MVT::Other);
3087     NodeTys.push_back(MVT::Glue);
3088     Ops.push_back(Chain);
3089     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
3090     Callee.setNode(0);
3091     // Add CTR register as callee so a bctr can be emitted later.
3092     if (isTailCall)
3093       Ops.push_back(DAG.getRegister(isPPC64 ? PPC::CTR8 : PPC::CTR, PtrVT));
3094   }
3095
3096   // If this is a direct call, pass the chain and the callee.
3097   if (Callee.getNode()) {
3098     Ops.push_back(Chain);
3099     Ops.push_back(Callee);
3100   }
3101   // If this is a tail call add stack pointer delta.
3102   if (isTailCall)
3103     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
3104
3105   // Add argument registers to the end of the list so that they are known live
3106   // into the call.
3107   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3108     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3109                                   RegsToPass[i].second.getValueType()));
3110
3111   return CallOpc;
3112 }
3113
3114 static
3115 bool isLocalCall(const SDValue &Callee)
3116 {
3117   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
3118     return !G->getGlobal()->isDeclaration() &&
3119            !G->getGlobal()->isWeakForLinker();
3120   return false;
3121 }
3122
3123 SDValue
3124 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
3125                                    CallingConv::ID CallConv, bool isVarArg,
3126                                    const SmallVectorImpl<ISD::InputArg> &Ins,
3127                                    DebugLoc dl, SelectionDAG &DAG,
3128                                    SmallVectorImpl<SDValue> &InVals) const {
3129
3130   SmallVector<CCValAssign, 16> RVLocs;
3131   CCState CCRetInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3132                     getTargetMachine(), RVLocs, *DAG.getContext());
3133   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
3134
3135   // Copy all of the result registers out of their specified physreg.
3136   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3137     CCValAssign &VA = RVLocs[i];
3138     EVT VT = VA.getValVT();
3139     assert(VA.isRegLoc() && "Can only return in registers!");
3140     Chain = DAG.getCopyFromReg(Chain, dl,
3141                                VA.getLocReg(), VT, InFlag).getValue(1);
3142     InVals.push_back(Chain.getValue(0));
3143     InFlag = Chain.getValue(2);
3144   }
3145
3146   return Chain;
3147 }
3148
3149 SDValue
3150 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
3151                               bool isTailCall, bool isVarArg,
3152                               SelectionDAG &DAG,
3153                               SmallVector<std::pair<unsigned, SDValue>, 8>
3154                                 &RegsToPass,
3155                               SDValue InFlag, SDValue Chain,
3156                               SDValue &Callee,
3157                               int SPDiff, unsigned NumBytes,
3158                               const SmallVectorImpl<ISD::InputArg> &Ins,
3159                               SmallVectorImpl<SDValue> &InVals) const {
3160   std::vector<EVT> NodeTys;
3161   SmallVector<SDValue, 8> Ops;
3162   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
3163                                  isTailCall, RegsToPass, Ops, NodeTys,
3164                                  PPCSubTarget);
3165
3166   // Add implicit use of CR bit 6 for 32-bit SVR4 vararg calls
3167   if (isVarArg && PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
3168     Ops.push_back(DAG.getRegister(PPC::CR1EQ, MVT::i32));
3169
3170   // When performing tail call optimization the callee pops its arguments off
3171   // the stack. Account for this here so these bytes can be pushed back on in
3172   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
3173   int BytesCalleePops =
3174     (CallConv == CallingConv::Fast &&
3175      getTargetMachine().Options.GuaranteedTailCallOpt) ? NumBytes : 0;
3176
3177   // Add a register mask operand representing the call-preserved registers.
3178   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
3179   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
3180   assert(Mask && "Missing call preserved mask for calling convention");
3181   Ops.push_back(DAG.getRegisterMask(Mask));
3182
3183   if (InFlag.getNode())
3184     Ops.push_back(InFlag);
3185
3186   // Emit tail call.
3187   if (isTailCall) {
3188     // If this is the first return lowered for this function, add the regs
3189     // to the liveout set for the function.
3190     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3191       SmallVector<CCValAssign, 16> RVLocs;
3192       CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3193                      getTargetMachine(), RVLocs, *DAG.getContext());
3194       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
3195       for (unsigned i = 0; i != RVLocs.size(); ++i)
3196         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3197     }
3198
3199     assert(((Callee.getOpcode() == ISD::Register &&
3200              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
3201             Callee.getOpcode() == ISD::TargetExternalSymbol ||
3202             Callee.getOpcode() == ISD::TargetGlobalAddress ||
3203             isa<ConstantSDNode>(Callee)) &&
3204     "Expecting an global address, external symbol, absolute value or register");
3205
3206     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
3207   }
3208
3209   // Add a NOP immediately after the branch instruction when using the 64-bit
3210   // SVR4 ABI. At link time, if caller and callee are in a different module and
3211   // thus have a different TOC, the call will be replaced with a call to a stub
3212   // function which saves the current TOC, loads the TOC of the callee and
3213   // branches to the callee. The NOP will be replaced with a load instruction
3214   // which restores the TOC of the caller from the TOC save slot of the current
3215   // stack frame. If caller and callee belong to the same module (and have the
3216   // same TOC), the NOP will remain unchanged.
3217
3218   bool needsTOCRestore = false;
3219   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
3220     if (CallOpc == PPCISD::BCTRL_SVR4) {
3221       // This is a call through a function pointer.
3222       // Restore the caller TOC from the save area into R2.
3223       // See PrepareCall() for more information about calls through function
3224       // pointers in the 64-bit SVR4 ABI.
3225       // We are using a target-specific load with r2 hard coded, because the
3226       // result of a target-independent load would never go directly into r2,
3227       // since r2 is a reserved register (which prevents the register allocator
3228       // from allocating it), resulting in an additional register being
3229       // allocated and an unnecessary move instruction being generated.
3230       needsTOCRestore = true;
3231     } else if ((CallOpc == PPCISD::CALL_SVR4) && !isLocalCall(Callee)) {
3232       // Otherwise insert NOP for non-local calls.
3233       CallOpc = PPCISD::CALL_NOP_SVR4;
3234     }
3235   }
3236
3237   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
3238   InFlag = Chain.getValue(1);
3239
3240   if (needsTOCRestore) {
3241     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3242     Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
3243     InFlag = Chain.getValue(1);
3244   }
3245
3246   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
3247                              DAG.getIntPtrConstant(BytesCalleePops, true),
3248                              InFlag);
3249   if (!Ins.empty())
3250     InFlag = Chain.getValue(1);
3251
3252   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3253                          Ins, dl, DAG, InVals);
3254 }
3255
3256 SDValue
3257 PPCTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
3258                              SmallVectorImpl<SDValue> &InVals) const {
3259   SelectionDAG &DAG                     = CLI.DAG;
3260   DebugLoc &dl                          = CLI.DL;
3261   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
3262   SmallVector<SDValue, 32> &OutVals     = CLI.OutVals;
3263   SmallVector<ISD::InputArg, 32> &Ins   = CLI.Ins;
3264   SDValue Chain                         = CLI.Chain;
3265   SDValue Callee                        = CLI.Callee;
3266   bool &isTailCall                      = CLI.IsTailCall;
3267   CallingConv::ID CallConv              = CLI.CallConv;
3268   bool isVarArg                         = CLI.IsVarArg;
3269
3270   if (isTailCall)
3271     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
3272                                                    Ins, DAG);
3273
3274   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
3275     return LowerCall_32SVR4(Chain, Callee, CallConv, isVarArg,
3276                             isTailCall, Outs, OutVals, Ins,
3277                             dl, DAG, InVals);
3278
3279   return LowerCall_Darwin_Or_64SVR4(Chain, Callee, CallConv, isVarArg,
3280                                     isTailCall, Outs, OutVals, Ins,
3281                                     dl, DAG, InVals);
3282 }
3283
3284 SDValue
3285 PPCTargetLowering::LowerCall_32SVR4(SDValue Chain, SDValue Callee,
3286                                     CallingConv::ID CallConv, bool isVarArg,
3287                                     bool isTailCall,
3288                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3289                                     const SmallVectorImpl<SDValue> &OutVals,
3290                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3291                                     DebugLoc dl, SelectionDAG &DAG,
3292                                     SmallVectorImpl<SDValue> &InVals) const {
3293   // See PPCTargetLowering::LowerFormalArguments_32SVR4() for a description
3294   // of the 32-bit SVR4 ABI stack frame layout.
3295
3296   assert((CallConv == CallingConv::C ||
3297           CallConv == CallingConv::Fast) && "Unknown calling convention!");
3298
3299   unsigned PtrByteSize = 4;
3300
3301   MachineFunction &MF = DAG.getMachineFunction();
3302
3303   // Mark this function as potentially containing a function that contains a
3304   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3305   // and restoring the callers stack pointer in this functions epilog. This is
3306   // done because by tail calling the called function might overwrite the value
3307   // in this function's (MF) stack pointer stack slot 0(SP).
3308   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3309       CallConv == CallingConv::Fast)
3310     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3311
3312   // Count how many bytes are to be pushed on the stack, including the linkage
3313   // area, parameter list area and the part of the local variable space which
3314   // contains copies of aggregates which are passed by value.
3315
3316   // Assign locations to all of the outgoing arguments.
3317   SmallVector<CCValAssign, 16> ArgLocs;
3318   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3319                  getTargetMachine(), ArgLocs, *DAG.getContext());
3320
3321   // Reserve space for the linkage area on the stack.
3322   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
3323
3324   if (isVarArg) {
3325     // Handle fixed and variable vector arguments differently.
3326     // Fixed vector arguments go into registers as long as registers are
3327     // available. Variable vector arguments always go into memory.
3328     unsigned NumArgs = Outs.size();
3329
3330     for (unsigned i = 0; i != NumArgs; ++i) {
3331       MVT ArgVT = Outs[i].VT;
3332       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
3333       bool Result;
3334
3335       if (Outs[i].IsFixed) {
3336         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
3337                              CCInfo);
3338       } else {
3339         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
3340                                     ArgFlags, CCInfo);
3341       }
3342
3343       if (Result) {
3344 #ifndef NDEBUG
3345         errs() << "Call operand #" << i << " has unhandled type "
3346              << EVT(ArgVT).getEVTString() << "\n";
3347 #endif
3348         llvm_unreachable(0);
3349       }
3350     }
3351   } else {
3352     // All arguments are treated the same.
3353     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
3354   }
3355
3356   // Assign locations to all of the outgoing aggregate by value arguments.
3357   SmallVector<CCValAssign, 16> ByValArgLocs;
3358   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3359                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
3360
3361   // Reserve stack space for the allocations in CCInfo.
3362   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
3363
3364   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
3365
3366   // Size of the linkage area, parameter list area and the part of the local
3367   // space variable where copies of aggregates which are passed by value are
3368   // stored.
3369   unsigned NumBytes = CCByValInfo.getNextStackOffset();
3370
3371   // Calculate by how many bytes the stack has to be adjusted in case of tail
3372   // call optimization.
3373   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3374
3375   // Adjust the stack pointer for the new arguments...
3376   // These operations are automatically eliminated by the prolog/epilog pass
3377   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3378   SDValue CallSeqStart = Chain;
3379
3380   // Load the return address and frame pointer so it can be moved somewhere else
3381   // later.
3382   SDValue LROp, FPOp;
3383   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
3384                                        dl);
3385
3386   // Set up a copy of the stack pointer for use loading and storing any
3387   // arguments that may not fit in the registers available for argument
3388   // passing.
3389   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3390
3391   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3392   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3393   SmallVector<SDValue, 8> MemOpChains;
3394
3395   bool seenFloatArg = false;
3396   // Walk the register/memloc assignments, inserting copies/loads.
3397   for (unsigned i = 0, j = 0, e = ArgLocs.size();
3398        i != e;
3399        ++i) {
3400     CCValAssign &VA = ArgLocs[i];
3401     SDValue Arg = OutVals[i];
3402     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3403
3404     if (Flags.isByVal()) {
3405       // Argument is an aggregate which is passed by value, thus we need to
3406       // create a copy of it in the local variable space of the current stack
3407       // frame (which is the stack frame of the caller) and pass the address of
3408       // this copy to the callee.
3409       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
3410       CCValAssign &ByValVA = ByValArgLocs[j++];
3411       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
3412
3413       // Memory reserved in the local variable space of the callers stack frame.
3414       unsigned LocMemOffset = ByValVA.getLocMemOffset();
3415
3416       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3417       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3418
3419       // Create a copy of the argument in the local area of the current
3420       // stack frame.
3421       SDValue MemcpyCall =
3422         CreateCopyOfByValArgument(Arg, PtrOff,
3423                                   CallSeqStart.getNode()->getOperand(0),
3424                                   Flags, DAG, dl);
3425
3426       // This must go outside the CALLSEQ_START..END.
3427       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3428                            CallSeqStart.getNode()->getOperand(1));
3429       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3430                              NewCallSeqStart.getNode());
3431       Chain = CallSeqStart = NewCallSeqStart;
3432
3433       // Pass the address of the aggregate copy on the stack either in a
3434       // physical register or in the parameter list area of the current stack
3435       // frame to the callee.
3436       Arg = PtrOff;
3437     }
3438
3439     if (VA.isRegLoc()) {
3440       seenFloatArg |= VA.getLocVT().isFloatingPoint();
3441       // Put argument in a physical register.
3442       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3443     } else {
3444       // Put argument in the parameter list area of the current stack frame.
3445       assert(VA.isMemLoc());
3446       unsigned LocMemOffset = VA.getLocMemOffset();
3447
3448       if (!isTailCall) {
3449         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3450         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3451
3452         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
3453                                            MachinePointerInfo(),
3454                                            false, false, 0));
3455       } else {
3456         // Calculate and remember argument location.
3457         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
3458                                  TailCallArguments);
3459       }
3460     }
3461   }
3462
3463   if (!MemOpChains.empty())
3464     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3465                         &MemOpChains[0], MemOpChains.size());
3466
3467   // Build a sequence of copy-to-reg nodes chained together with token chain
3468   // and flag operands which copy the outgoing args into the appropriate regs.
3469   SDValue InFlag;
3470   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3471     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3472                              RegsToPass[i].second, InFlag);
3473     InFlag = Chain.getValue(1);
3474   }
3475
3476   // Set CR bit 6 to true if this is a vararg call with floating args passed in
3477   // registers.
3478   if (isVarArg) {
3479     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3480     SDValue Ops[] = { Chain, InFlag };
3481
3482     Chain = DAG.getNode(seenFloatArg ? PPCISD::CR6SET : PPCISD::CR6UNSET,
3483                         dl, VTs, Ops, InFlag.getNode() ? 2 : 1);
3484
3485     InFlag = Chain.getValue(1);
3486   }
3487
3488   if (isTailCall)
3489     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
3490                     false, TailCallArguments);
3491
3492   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3493                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3494                     Ins, InVals);
3495 }
3496
3497 SDValue
3498 PPCTargetLowering::LowerCall_Darwin_Or_64SVR4(SDValue Chain, SDValue Callee,
3499                                     CallingConv::ID CallConv, bool isVarArg,
3500                                     bool isTailCall,
3501                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3502                                     const SmallVectorImpl<SDValue> &OutVals,
3503                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3504                                     DebugLoc dl, SelectionDAG &DAG,
3505                                     SmallVectorImpl<SDValue> &InVals) const {
3506
3507   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
3508
3509   unsigned NumOps  = Outs.size();
3510
3511   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3512   bool isPPC64 = PtrVT == MVT::i64;
3513   unsigned PtrByteSize = isPPC64 ? 8 : 4;
3514
3515   MachineFunction &MF = DAG.getMachineFunction();
3516
3517   // Mark this function as potentially containing a function that contains a
3518   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3519   // and restoring the callers stack pointer in this functions epilog. This is
3520   // done because by tail calling the called function might overwrite the value
3521   // in this function's (MF) stack pointer stack slot 0(SP).
3522   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3523       CallConv == CallingConv::Fast)
3524     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3525
3526   unsigned nAltivecParamsAtEnd = 0;
3527
3528   // Count how many bytes are to be pushed on the stack, including the linkage
3529   // area, and parameter passing area.  We start with 24/48 bytes, which is
3530   // prereserved space for [SP][CR][LR][3 x unused].
3531   unsigned NumBytes =
3532     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
3533                                          Outs, OutVals,
3534                                          nAltivecParamsAtEnd);
3535
3536   // Calculate by how many bytes the stack has to be adjusted in case of tail
3537   // call optimization.
3538   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3539
3540   // To protect arguments on the stack from being clobbered in a tail call,
3541   // force all the loads to happen before doing any other lowering.
3542   if (isTailCall)
3543     Chain = DAG.getStackArgumentTokenFactor(Chain);
3544
3545   // Adjust the stack pointer for the new arguments...
3546   // These operations are automatically eliminated by the prolog/epilog pass
3547   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3548   SDValue CallSeqStart = Chain;
3549
3550   // Load the return address and frame pointer so it can be move somewhere else
3551   // later.
3552   SDValue LROp, FPOp;
3553   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3554                                        dl);
3555
3556   // Set up a copy of the stack pointer for use loading and storing any
3557   // arguments that may not fit in the registers available for argument
3558   // passing.
3559   SDValue StackPtr;
3560   if (isPPC64)
3561     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3562   else
3563     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3564
3565   // Figure out which arguments are going to go in registers, and which in
3566   // memory.  Also, if this is a vararg function, floating point operations
3567   // must be stored to our stack, and loaded into integer regs as well, if
3568   // any integer regs are available for argument passing.
3569   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
3570   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3571
3572   static const uint16_t GPR_32[] = {           // 32-bit registers.
3573     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3574     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3575   };
3576   static const uint16_t GPR_64[] = {           // 64-bit registers.
3577     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3578     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3579   };
3580   static const uint16_t *FPR = GetFPR();
3581
3582   static const uint16_t VR[] = {
3583     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3584     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3585   };
3586   const unsigned NumGPRs = array_lengthof(GPR_32);
3587   const unsigned NumFPRs = 13;
3588   const unsigned NumVRs  = array_lengthof(VR);
3589
3590   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
3591
3592   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3593   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3594
3595   SmallVector<SDValue, 8> MemOpChains;
3596   for (unsigned i = 0; i != NumOps; ++i) {
3597     SDValue Arg = OutVals[i];
3598     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3599
3600     // PtrOff will be used to store the current argument to the stack if a
3601     // register cannot be found for it.
3602     SDValue PtrOff;
3603
3604     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3605
3606     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3607
3608     // On PPC64, promote integers to 64-bit values.
3609     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3610       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3611       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3612       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3613     }
3614
3615     // FIXME memcpy is used way more than necessary.  Correctness first.
3616     // Note: "by value" is code for passing a structure by value, not
3617     // basic types.
3618     if (Flags.isByVal()) {
3619       // Note: Size includes alignment padding, so
3620       //   struct x { short a; char b; }
3621       // will have Size = 4.  With #pragma pack(1), it will have Size = 3.
3622       // These are the proper values we need for right-justifying the
3623       // aggregate in a parameter register for 64-bit SVR4.
3624       unsigned Size = Flags.getByValSize();
3625       // FOR DARWIN ONLY:  Very small objects are passed right-justified.
3626       // Everything else is passed left-justified.
3627       // FOR 64-BIT SVR4:  All aggregates smaller than 8 bytes must
3628       // be passed right-justified.
3629       if (Size==1 || Size==2 ||
3630           (Size==4 && isSVR4ABI)) {
3631         EVT VT = (Size==1) ? MVT::i8 : ((Size==2) ? MVT::i16 : MVT::i32);
3632         if (GPR_idx != NumGPRs) {
3633           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3634                                         MachinePointerInfo(), VT,
3635                                         false, false, 0);
3636           MemOpChains.push_back(Load.getValue(1));
3637           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3638
3639           ArgOffset += PtrByteSize;
3640         } else {
3641           SDValue Const = DAG.getConstant(PtrByteSize - Size,
3642                                           PtrOff.getValueType());
3643           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3644           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3645                                 CallSeqStart.getNode()->getOperand(0),
3646                                 Flags, DAG, dl);
3647           // The MEMCPY must go outside the CALLSEQ_START..END.
3648           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3649                                CallSeqStart.getNode()->getOperand(1));
3650           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3651                                  NewCallSeqStart.getNode());
3652           Chain = CallSeqStart = NewCallSeqStart;
3653           ArgOffset += PtrByteSize;
3654         }
3655         continue;
3656       } else if (isSVR4ABI && GPR_idx == NumGPRs && Size < 8) {
3657         // Case: Size is 3, 5, 6, or 7 for SVR4 and we're out of registers.
3658         // This is the same case as 1, 2, and 4 for SVR4 with no registers.
3659         // FIXME: Separate into 64-bit SVR4 and Darwin versions of this
3660         // function, and combine the duplicated code chunks.
3661         SDValue Const = DAG.getConstant(PtrByteSize - Size,
3662                                         PtrOff.getValueType());
3663         SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3664         SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3665                               CallSeqStart.getNode()->getOperand(0),
3666                               Flags, DAG, dl);
3667         // The MEMCPY must go outside the CALLSEQ_START..END.
3668         SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3669                                     CallSeqStart.getNode()->getOperand(1));
3670         DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3671                                NewCallSeqStart.getNode());
3672         Chain = CallSeqStart = NewCallSeqStart;
3673         ArgOffset += PtrByteSize;
3674         continue;
3675       }
3676       // Copy entire object into memory.  There are cases where gcc-generated
3677       // code assumes it is there, even if it could be put entirely into
3678       // registers.  (This is not what the doc says.)
3679
3680       // FIXME: The above statement is likely due to a misunderstanding of the
3681       // documents.  At least for 64-bit SVR4, all arguments must be copied
3682       // into the parameter area BY THE CALLEE in the event that the callee
3683       // takes the address of any formal argument.  That has not yet been
3684       // implemented.  However, it is reasonable to use the stack area as a
3685       // staging area for the register load.
3686
3687       // Skip this for small aggregates under 64-bit SVR4, as we will use
3688       // the same slot for a right-justified copy, below.
3689       if (Size >= 8 || !isSVR4ABI) {
3690         SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3691                               CallSeqStart.getNode()->getOperand(0),
3692                               Flags, DAG, dl);
3693         // This must go outside the CALLSEQ_START..END.
3694         SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3695                                    CallSeqStart.getNode()->getOperand(1));
3696         DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3697                                NewCallSeqStart.getNode());
3698         Chain = CallSeqStart = NewCallSeqStart;
3699       }
3700
3701       // FOR 64-BIT SVR4:  When a register is available, pass the
3702       // aggregate right-justified.
3703       if (isSVR4ABI && Size < 8 && GPR_idx != NumGPRs) {
3704         // The easiest way to get this right-justified in a register
3705         // is to copy the structure into the rightmost portion of a
3706         // local variable slot, then load the whole slot into the
3707         // register.
3708         // FIXME: The memcpy seems to produce pretty awful code for
3709         // small aggregates, particularly for packed ones.
3710         // FIXME: It would be preferable to use the slot in the
3711         // parameter save area instead of a new local variable.
3712         SDValue Const = DAG.getConstant(8 - Size, PtrOff.getValueType());
3713         SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3714         SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3715                               CallSeqStart.getNode()->getOperand(0),
3716                               Flags, DAG, dl);
3717
3718         // Place the memcpy outside the CALLSEQ_START..END.
3719         SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3720                                    CallSeqStart.getNode()->getOperand(1));
3721         DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3722                                NewCallSeqStart.getNode());
3723         Chain = CallSeqStart = NewCallSeqStart;
3724
3725         // Load the slot into the register.
3726         SDValue Load = DAG.getLoad(PtrVT, dl, Chain, PtrOff,
3727                                    MachinePointerInfo(),
3728                                    false, false, false, 0);
3729         MemOpChains.push_back(Load.getValue(1));
3730         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3731
3732         // Done with this argument.
3733         ArgOffset += PtrByteSize;
3734         continue;
3735       }
3736
3737       // For small aggregates (Darwin only) and aggregates >= PtrByteSize,
3738       // copy the pieces of the object that fit into registers from the
3739       // parameter save area.
3740       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3741         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3742         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3743         if (GPR_idx != NumGPRs) {
3744           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3745                                      MachinePointerInfo(),
3746                                      false, false, false, 0);
3747           MemOpChains.push_back(Load.getValue(1));
3748           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3749           ArgOffset += PtrByteSize;
3750         } else {
3751           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3752           break;
3753         }
3754       }
3755       continue;
3756     }
3757
3758     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3759     default: llvm_unreachable("Unexpected ValueType for argument!");
3760     case MVT::i32:
3761     case MVT::i64:
3762       if (GPR_idx != NumGPRs) {
3763         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3764       } else {
3765         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3766                          isPPC64, isTailCall, false, MemOpChains,
3767                          TailCallArguments, dl);
3768       }
3769       ArgOffset += PtrByteSize;
3770       break;
3771     case MVT::f32:
3772     case MVT::f64:
3773       if (FPR_idx != NumFPRs) {
3774         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3775
3776         if (isVarArg) {
3777           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3778                                        MachinePointerInfo(), false, false, 0);
3779           MemOpChains.push_back(Store);
3780
3781           // Float varargs are always shadowed in available integer registers
3782           if (GPR_idx != NumGPRs) {
3783             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3784                                        MachinePointerInfo(), false, false,
3785                                        false, 0);
3786             MemOpChains.push_back(Load.getValue(1));
3787             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3788           }
3789           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3790             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3791             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3792             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3793                                        MachinePointerInfo(),
3794                                        false, false, false, 0);
3795             MemOpChains.push_back(Load.getValue(1));
3796             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3797           }
3798         } else {
3799           // If we have any FPRs remaining, we may also have GPRs remaining.
3800           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3801           // GPRs.
3802           if (GPR_idx != NumGPRs)
3803             ++GPR_idx;
3804           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3805               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3806             ++GPR_idx;
3807         }
3808       } else {
3809         // Single-precision floating-point values are mapped to the
3810         // second (rightmost) word of the stack doubleword.
3811         if (Arg.getValueType() == MVT::f32 && isPPC64 && isSVR4ABI) {
3812           SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3813           PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3814         }
3815
3816         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3817                          isPPC64, isTailCall, false, MemOpChains,
3818                          TailCallArguments, dl);
3819       }
3820       if (isPPC64)
3821         ArgOffset += 8;
3822       else
3823         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3824       break;
3825     case MVT::v4f32:
3826     case MVT::v4i32:
3827     case MVT::v8i16:
3828     case MVT::v16i8:
3829       if (isVarArg) {
3830         // These go aligned on the stack, or in the corresponding R registers
3831         // when within range.  The Darwin PPC ABI doc claims they also go in
3832         // V registers; in fact gcc does this only for arguments that are
3833         // prototyped, not for those that match the ...  We do it for all
3834         // arguments, seems to work.
3835         while (ArgOffset % 16 !=0) {
3836           ArgOffset += PtrByteSize;
3837           if (GPR_idx != NumGPRs)
3838             GPR_idx++;
3839         }
3840         // We could elide this store in the case where the object fits
3841         // entirely in R registers.  Maybe later.
3842         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3843                             DAG.getConstant(ArgOffset, PtrVT));
3844         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3845                                      MachinePointerInfo(), false, false, 0);
3846         MemOpChains.push_back(Store);
3847         if (VR_idx != NumVRs) {
3848           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3849                                      MachinePointerInfo(),
3850                                      false, false, false, 0);
3851           MemOpChains.push_back(Load.getValue(1));
3852           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3853         }
3854         ArgOffset += 16;
3855         for (unsigned i=0; i<16; i+=PtrByteSize) {
3856           if (GPR_idx == NumGPRs)
3857             break;
3858           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3859                                   DAG.getConstant(i, PtrVT));
3860           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3861                                      false, false, false, 0);
3862           MemOpChains.push_back(Load.getValue(1));
3863           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3864         }
3865         break;
3866       }
3867
3868       // Non-varargs Altivec params generally go in registers, but have
3869       // stack space allocated at the end.
3870       if (VR_idx != NumVRs) {
3871         // Doesn't have GPR space allocated.
3872         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3873       } else if (nAltivecParamsAtEnd==0) {
3874         // We are emitting Altivec params in order.
3875         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3876                          isPPC64, isTailCall, true, MemOpChains,
3877                          TailCallArguments, dl);
3878         ArgOffset += 16;
3879       }
3880       break;
3881     }
3882   }
3883   // If all Altivec parameters fit in registers, as they usually do,
3884   // they get stack space following the non-Altivec parameters.  We
3885   // don't track this here because nobody below needs it.
3886   // If there are more Altivec parameters than fit in registers emit
3887   // the stores here.
3888   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3889     unsigned j = 0;
3890     // Offset is aligned; skip 1st 12 params which go in V registers.
3891     ArgOffset = ((ArgOffset+15)/16)*16;
3892     ArgOffset += 12*16;
3893     for (unsigned i = 0; i != NumOps; ++i) {
3894       SDValue Arg = OutVals[i];
3895       EVT ArgType = Outs[i].VT;
3896       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3897           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3898         if (++j > NumVRs) {
3899           SDValue PtrOff;
3900           // We are emitting Altivec params in order.
3901           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3902                            isPPC64, isTailCall, true, MemOpChains,
3903                            TailCallArguments, dl);
3904           ArgOffset += 16;
3905         }
3906       }
3907     }
3908   }
3909
3910   if (!MemOpChains.empty())
3911     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3912                         &MemOpChains[0], MemOpChains.size());
3913
3914   // Check if this is an indirect call (MTCTR/BCTRL).
3915   // See PrepareCall() for more information about calls through function
3916   // pointers in the 64-bit SVR4 ABI.
3917   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3918       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3919       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3920       !isBLACompatibleAddress(Callee, DAG)) {
3921     // Load r2 into a virtual register and store it to the TOC save area.
3922     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3923     // TOC save area offset.
3924     SDValue PtrOff = DAG.getIntPtrConstant(40);
3925     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3926     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3927                          false, false, 0);
3928   }
3929
3930   // On Darwin, R12 must contain the address of an indirect callee.  This does
3931   // not mean the MTCTR instruction must use R12; it's easier to model this as
3932   // an extra parameter, so do that.
3933   if (!isTailCall &&
3934       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3935       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3936       !isBLACompatibleAddress(Callee, DAG))
3937     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3938                                                    PPC::R12), Callee));
3939
3940   // Build a sequence of copy-to-reg nodes chained together with token chain
3941   // and flag operands which copy the outgoing args into the appropriate regs.
3942   SDValue InFlag;
3943   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3944     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3945                              RegsToPass[i].second, InFlag);
3946     InFlag = Chain.getValue(1);
3947   }
3948
3949   if (isTailCall)
3950     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3951                     FPOp, true, TailCallArguments);
3952
3953   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3954                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3955                     Ins, InVals);
3956 }
3957
3958 bool
3959 PPCTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
3960                                   MachineFunction &MF, bool isVarArg,
3961                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
3962                                   LLVMContext &Context) const {
3963   SmallVector<CCValAssign, 16> RVLocs;
3964   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
3965                  RVLocs, Context);
3966   return CCInfo.CheckReturn(Outs, RetCC_PPC);
3967 }
3968
3969 SDValue
3970 PPCTargetLowering::LowerReturn(SDValue Chain,
3971                                CallingConv::ID CallConv, bool isVarArg,
3972                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3973                                const SmallVectorImpl<SDValue> &OutVals,
3974                                DebugLoc dl, SelectionDAG &DAG) const {
3975
3976   SmallVector<CCValAssign, 16> RVLocs;
3977   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3978                  getTargetMachine(), RVLocs, *DAG.getContext());
3979   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3980
3981   // If this is the first return lowered for this function, add the regs to the
3982   // liveout set for the function.
3983   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3984     for (unsigned i = 0; i != RVLocs.size(); ++i)
3985       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3986   }
3987
3988   SDValue Flag;
3989
3990   // Copy the result values into the output registers.
3991   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3992     CCValAssign &VA = RVLocs[i];
3993     assert(VA.isRegLoc() && "Can only return in registers!");
3994     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3995                              OutVals[i], Flag);
3996     Flag = Chain.getValue(1);
3997   }
3998
3999   if (Flag.getNode())
4000     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
4001   else
4002     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
4003 }
4004
4005 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
4006                                    const PPCSubtarget &Subtarget) const {
4007   // When we pop the dynamic allocation we need to restore the SP link.
4008   DebugLoc dl = Op.getDebugLoc();
4009
4010   // Get the corect type for pointers.
4011   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4012
4013   // Construct the stack pointer operand.
4014   bool isPPC64 = Subtarget.isPPC64();
4015   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
4016   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
4017
4018   // Get the operands for the STACKRESTORE.
4019   SDValue Chain = Op.getOperand(0);
4020   SDValue SaveSP = Op.getOperand(1);
4021
4022   // Load the old link SP.
4023   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
4024                                    MachinePointerInfo(),
4025                                    false, false, false, 0);
4026
4027   // Restore the stack pointer.
4028   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
4029
4030   // Store the old link SP.
4031   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
4032                       false, false, 0);
4033 }
4034
4035
4036
4037 SDValue
4038 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
4039   MachineFunction &MF = DAG.getMachineFunction();
4040   bool isPPC64 = PPCSubTarget.isPPC64();
4041   bool isDarwinABI = PPCSubTarget.isDarwinABI();
4042   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4043
4044   // Get current frame pointer save index.  The users of this index will be
4045   // primarily DYNALLOC instructions.
4046   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
4047   int RASI = FI->getReturnAddrSaveIndex();
4048
4049   // If the frame pointer save index hasn't been defined yet.
4050   if (!RASI) {
4051     // Find out what the fix offset of the frame pointer save area.
4052     int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
4053     // Allocate the frame index for frame pointer save area.
4054     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
4055     // Save the result.
4056     FI->setReturnAddrSaveIndex(RASI);
4057   }
4058   return DAG.getFrameIndex(RASI, PtrVT);
4059 }
4060
4061 SDValue
4062 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
4063   MachineFunction &MF = DAG.getMachineFunction();
4064   bool isPPC64 = PPCSubTarget.isPPC64();
4065   bool isDarwinABI = PPCSubTarget.isDarwinABI();
4066   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4067
4068   // Get current frame pointer save index.  The users of this index will be
4069   // primarily DYNALLOC instructions.
4070   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
4071   int FPSI = FI->getFramePointerSaveIndex();
4072
4073   // If the frame pointer save index hasn't been defined yet.
4074   if (!FPSI) {
4075     // Find out what the fix offset of the frame pointer save area.
4076     int FPOffset = PPCFrameLowering::getFramePointerSaveOffset(isPPC64,
4077                                                            isDarwinABI);
4078
4079     // Allocate the frame index for frame pointer save area.
4080     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
4081     // Save the result.
4082     FI->setFramePointerSaveIndex(FPSI);
4083   }
4084   return DAG.getFrameIndex(FPSI, PtrVT);
4085 }
4086
4087 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
4088                                          SelectionDAG &DAG,
4089                                          const PPCSubtarget &Subtarget) const {
4090   // Get the inputs.
4091   SDValue Chain = Op.getOperand(0);
4092   SDValue Size  = Op.getOperand(1);
4093   DebugLoc dl = Op.getDebugLoc();
4094
4095   // Get the corect type for pointers.
4096   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4097   // Negate the size.
4098   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
4099                                   DAG.getConstant(0, PtrVT), Size);
4100   // Construct a node for the frame pointer save index.
4101   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
4102   // Build a DYNALLOC node.
4103   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
4104   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
4105   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
4106 }
4107
4108 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
4109 /// possible.
4110 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
4111   // Not FP? Not a fsel.
4112   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
4113       !Op.getOperand(2).getValueType().isFloatingPoint())
4114     return Op;
4115
4116   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
4117
4118   // Cannot handle SETEQ/SETNE.
4119   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
4120
4121   EVT ResVT = Op.getValueType();
4122   EVT CmpVT = Op.getOperand(0).getValueType();
4123   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4124   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
4125   DebugLoc dl = Op.getDebugLoc();
4126
4127   // If the RHS of the comparison is a 0.0, we don't need to do the
4128   // subtraction at all.
4129   if (isFloatingPointZero(RHS))
4130     switch (CC) {
4131     default: break;       // SETUO etc aren't handled by fsel.
4132     case ISD::SETULT:
4133     case ISD::SETLT:
4134       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
4135     case ISD::SETOGE:
4136     case ISD::SETGE:
4137       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
4138         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
4139       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
4140     case ISD::SETUGT:
4141     case ISD::SETGT:
4142       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
4143     case ISD::SETOLE:
4144     case ISD::SETLE:
4145       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
4146         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
4147       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
4148                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
4149     }
4150
4151   SDValue Cmp;
4152   switch (CC) {
4153   default: break;       // SETUO etc aren't handled by fsel.
4154   case ISD::SETULT:
4155   case ISD::SETLT:
4156     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
4157     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4158       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4159       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
4160   case ISD::SETOGE:
4161   case ISD::SETGE:
4162     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
4163     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4164       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4165       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
4166   case ISD::SETUGT:
4167   case ISD::SETGT:
4168     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
4169     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4170       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4171       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
4172   case ISD::SETOLE:
4173   case ISD::SETLE:
4174     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
4175     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4176       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4177       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
4178   }
4179   return Op;
4180 }
4181
4182 // FIXME: Split this code up when LegalizeDAGTypes lands.
4183 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
4184                                            DebugLoc dl) const {
4185   assert(Op.getOperand(0).getValueType().isFloatingPoint());
4186   SDValue Src = Op.getOperand(0);
4187   if (Src.getValueType() == MVT::f32)
4188     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
4189
4190   SDValue Tmp;
4191   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4192   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
4193   case MVT::i32:
4194     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
4195                                                          PPCISD::FCTIDZ,
4196                       dl, MVT::f64, Src);
4197     break;
4198   case MVT::i64:
4199     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
4200     break;
4201   }
4202
4203   // Convert the FP value to an int value through memory.
4204   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
4205
4206   // Emit a store to the stack slot.
4207   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
4208                                MachinePointerInfo(), false, false, 0);
4209
4210   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
4211   // add in a bias.
4212   if (Op.getValueType() == MVT::i32)
4213     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
4214                         DAG.getConstant(4, FIPtr.getValueType()));
4215   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
4216                      false, false, false, 0);
4217 }
4218
4219 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
4220                                            SelectionDAG &DAG) const {
4221   DebugLoc dl = Op.getDebugLoc();
4222   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
4223   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
4224     return SDValue();
4225
4226   if (Op.getOperand(0).getValueType() == MVT::i64) {
4227     SDValue SINT = Op.getOperand(0);
4228     // When converting to single-precision, we actually need to convert
4229     // to double-precision first and then round to single-precision.
4230     // To avoid double-rounding effects during that operation, we have
4231     // to prepare the input operand.  Bits that might be truncated when
4232     // converting to double-precision are replaced by a bit that won't
4233     // be lost at this stage, but is below the single-precision rounding
4234     // position.
4235     //
4236     // However, if -enable-unsafe-fp-math is in effect, accept double
4237     // rounding to avoid the extra overhead.
4238     if (Op.getValueType() == MVT::f32 &&
4239         !DAG.getTarget().Options.UnsafeFPMath) {
4240
4241       // Twiddle input to make sure the low 11 bits are zero.  (If this
4242       // is the case, we are guaranteed the value will fit into the 53 bit
4243       // mantissa of an IEEE double-precision value without rounding.)
4244       // If any of those low 11 bits were not zero originally, make sure
4245       // bit 12 (value 2048) is set instead, so that the final rounding
4246       // to single-precision gets the correct result.
4247       SDValue Round = DAG.getNode(ISD::AND, dl, MVT::i64,
4248                                   SINT, DAG.getConstant(2047, MVT::i64));
4249       Round = DAG.getNode(ISD::ADD, dl, MVT::i64,
4250                           Round, DAG.getConstant(2047, MVT::i64));
4251       Round = DAG.getNode(ISD::OR, dl, MVT::i64, Round, SINT);
4252       Round = DAG.getNode(ISD::AND, dl, MVT::i64,
4253                           Round, DAG.getConstant(-2048, MVT::i64));
4254
4255       // However, we cannot use that value unconditionally: if the magnitude
4256       // of the input value is small, the bit-twiddling we did above might
4257       // end up visibly changing the output.  Fortunately, in that case, we
4258       // don't need to twiddle bits since the original input will convert
4259       // exactly to double-precision floating-point already.  Therefore,
4260       // construct a conditional to use the original value if the top 11
4261       // bits are all sign-bit copies, and use the rounded value computed
4262       // above otherwise.
4263       SDValue Cond = DAG.getNode(ISD::SRA, dl, MVT::i64,
4264                                  SINT, DAG.getConstant(53, MVT::i32));
4265       Cond = DAG.getNode(ISD::ADD, dl, MVT::i64,
4266                          Cond, DAG.getConstant(1, MVT::i64));
4267       Cond = DAG.getSetCC(dl, MVT::i32,
4268                           Cond, DAG.getConstant(1, MVT::i64), ISD::SETUGT);
4269
4270       SINT = DAG.getNode(ISD::SELECT, dl, MVT::i64, Cond, Round, SINT);
4271     }
4272     SDValue Bits = DAG.getNode(ISD::BITCAST, dl, MVT::f64, SINT);
4273     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
4274     if (Op.getValueType() == MVT::f32)
4275       FP = DAG.getNode(ISD::FP_ROUND, dl,
4276                        MVT::f32, FP, DAG.getIntPtrConstant(0));
4277     return FP;
4278   }
4279
4280   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
4281          "Unhandled SINT_TO_FP type in custom expander!");
4282   // Since we only generate this in 64-bit mode, we can take advantage of
4283   // 64-bit registers.  In particular, sign extend the input value into the
4284   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
4285   // then lfd it and fcfid it.
4286   MachineFunction &MF = DAG.getMachineFunction();
4287   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
4288   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
4289   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4290   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4291
4292   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
4293                                 Op.getOperand(0));
4294
4295   // STD the extended value into the stack slot.
4296   MachineMemOperand *MMO =
4297     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
4298                             MachineMemOperand::MOStore, 8, 8);
4299   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
4300   SDValue Store =
4301     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
4302                             Ops, 4, MVT::i64, MMO);
4303   // Load the value as a double.
4304   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
4305                            false, false, false, 0);
4306
4307   // FCFID it and return it.
4308   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
4309   if (Op.getValueType() == MVT::f32)
4310     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
4311   return FP;
4312 }
4313
4314 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
4315                                             SelectionDAG &DAG) const {
4316   DebugLoc dl = Op.getDebugLoc();
4317   /*
4318    The rounding mode is in bits 30:31 of FPSR, and has the following
4319    settings:
4320      00 Round to nearest
4321      01 Round to 0
4322      10 Round to +inf
4323      11 Round to -inf
4324
4325   FLT_ROUNDS, on the other hand, expects the following:
4326     -1 Undefined
4327      0 Round to 0
4328      1 Round to nearest
4329      2 Round to +inf
4330      3 Round to -inf
4331
4332   To perform the conversion, we do:
4333     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
4334   */
4335
4336   MachineFunction &MF = DAG.getMachineFunction();
4337   EVT VT = Op.getValueType();
4338   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4339   std::vector<EVT> NodeTys;
4340   SDValue MFFSreg, InFlag;
4341
4342   // Save FP Control Word to register
4343   NodeTys.push_back(MVT::f64);    // return register
4344   NodeTys.push_back(MVT::Glue);   // unused in this context
4345   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4346
4347   // Save FP register to stack slot
4348   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
4349   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
4350   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
4351                                StackSlot, MachinePointerInfo(), false, false,0);
4352
4353   // Load FP Control Word from low 32 bits of stack slot.
4354   SDValue Four = DAG.getConstant(4, PtrVT);
4355   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
4356   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
4357                             false, false, false, 0);
4358
4359   // Transform as necessary
4360   SDValue CWD1 =
4361     DAG.getNode(ISD::AND, dl, MVT::i32,
4362                 CWD, DAG.getConstant(3, MVT::i32));
4363   SDValue CWD2 =
4364     DAG.getNode(ISD::SRL, dl, MVT::i32,
4365                 DAG.getNode(ISD::AND, dl, MVT::i32,
4366                             DAG.getNode(ISD::XOR, dl, MVT::i32,
4367                                         CWD, DAG.getConstant(3, MVT::i32)),
4368                             DAG.getConstant(3, MVT::i32)),
4369                 DAG.getConstant(1, MVT::i32));
4370
4371   SDValue RetVal =
4372     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
4373
4374   return DAG.getNode((VT.getSizeInBits() < 16 ?
4375                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
4376 }
4377
4378 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
4379   EVT VT = Op.getValueType();
4380   unsigned BitWidth = VT.getSizeInBits();
4381   DebugLoc dl = Op.getDebugLoc();
4382   assert(Op.getNumOperands() == 3 &&
4383          VT == Op.getOperand(1).getValueType() &&
4384          "Unexpected SHL!");
4385
4386   // Expand into a bunch of logical ops.  Note that these ops
4387   // depend on the PPC behavior for oversized shift amounts.
4388   SDValue Lo = Op.getOperand(0);
4389   SDValue Hi = Op.getOperand(1);
4390   SDValue Amt = Op.getOperand(2);
4391   EVT AmtVT = Amt.getValueType();
4392
4393   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4394                              DAG.getConstant(BitWidth, AmtVT), Amt);
4395   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
4396   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
4397   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
4398   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4399                              DAG.getConstant(-BitWidth, AmtVT));
4400   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
4401   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
4402   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
4403   SDValue OutOps[] = { OutLo, OutHi };
4404   return DAG.getMergeValues(OutOps, 2, dl);
4405 }
4406
4407 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
4408   EVT VT = Op.getValueType();
4409   DebugLoc dl = Op.getDebugLoc();
4410   unsigned BitWidth = VT.getSizeInBits();
4411   assert(Op.getNumOperands() == 3 &&
4412          VT == Op.getOperand(1).getValueType() &&
4413          "Unexpected SRL!");
4414
4415   // Expand into a bunch of logical ops.  Note that these ops
4416   // depend on the PPC behavior for oversized shift amounts.
4417   SDValue Lo = Op.getOperand(0);
4418   SDValue Hi = Op.getOperand(1);
4419   SDValue Amt = Op.getOperand(2);
4420   EVT AmtVT = Amt.getValueType();
4421
4422   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4423                              DAG.getConstant(BitWidth, AmtVT), Amt);
4424   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
4425   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
4426   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
4427   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4428                              DAG.getConstant(-BitWidth, AmtVT));
4429   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
4430   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
4431   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
4432   SDValue OutOps[] = { OutLo, OutHi };
4433   return DAG.getMergeValues(OutOps, 2, dl);
4434 }
4435
4436 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
4437   DebugLoc dl = Op.getDebugLoc();
4438   EVT VT = Op.getValueType();
4439   unsigned BitWidth = VT.getSizeInBits();
4440   assert(Op.getNumOperands() == 3 &&
4441          VT == Op.getOperand(1).getValueType() &&
4442          "Unexpected SRA!");
4443
4444   // Expand into a bunch of logical ops, followed by a select_cc.
4445   SDValue Lo = Op.getOperand(0);
4446   SDValue Hi = Op.getOperand(1);
4447   SDValue Amt = Op.getOperand(2);
4448   EVT AmtVT = Amt.getValueType();
4449
4450   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4451                              DAG.getConstant(BitWidth, AmtVT), Amt);
4452   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
4453   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
4454   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
4455   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4456                              DAG.getConstant(-BitWidth, AmtVT));
4457   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
4458   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
4459   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
4460                                   Tmp4, Tmp6, ISD::SETLE);
4461   SDValue OutOps[] = { OutLo, OutHi };
4462   return DAG.getMergeValues(OutOps, 2, dl);
4463 }
4464
4465 //===----------------------------------------------------------------------===//
4466 // Vector related lowering.
4467 //
4468
4469 /// BuildSplatI - Build a canonical splati of Val with an element size of
4470 /// SplatSize.  Cast the result to VT.
4471 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
4472                              SelectionDAG &DAG, DebugLoc dl) {
4473   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
4474
4475   static const EVT VTys[] = { // canonical VT to use for each size.
4476     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
4477   };
4478
4479   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
4480
4481   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
4482   if (Val == -1)
4483     SplatSize = 1;
4484
4485   EVT CanonicalVT = VTys[SplatSize-1];
4486
4487   // Build a canonical splat for this value.
4488   SDValue Elt = DAG.getConstant(Val, MVT::i32);
4489   SmallVector<SDValue, 8> Ops;
4490   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
4491   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
4492                               &Ops[0], Ops.size());
4493   return DAG.getNode(ISD::BITCAST, dl, ReqVT, Res);
4494 }
4495
4496 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
4497 /// specified intrinsic ID.
4498 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
4499                                 SelectionDAG &DAG, DebugLoc dl,
4500                                 EVT DestVT = MVT::Other) {
4501   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
4502   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4503                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
4504 }
4505
4506 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
4507 /// specified intrinsic ID.
4508 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
4509                                 SDValue Op2, SelectionDAG &DAG,
4510                                 DebugLoc dl, EVT DestVT = MVT::Other) {
4511   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
4512   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4513                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
4514 }
4515
4516
4517 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
4518 /// amount.  The result has the specified value type.
4519 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
4520                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
4521   // Force LHS/RHS to be the right type.
4522   LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, LHS);
4523   RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, RHS);
4524
4525   int Ops[16];
4526   for (unsigned i = 0; i != 16; ++i)
4527     Ops[i] = i + Amt;
4528   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
4529   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4530 }
4531
4532 // If this is a case we can't handle, return null and let the default
4533 // expansion code take care of it.  If we CAN select this case, and if it
4534 // selects to a single instruction, return Op.  Otherwise, if we can codegen
4535 // this case more efficiently than a constant pool load, lower it to the
4536 // sequence of ops that should be used.
4537 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
4538                                              SelectionDAG &DAG) const {
4539   DebugLoc dl = Op.getDebugLoc();
4540   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4541   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
4542
4543   // Check if this is a splat of a constant value.
4544   APInt APSplatBits, APSplatUndef;
4545   unsigned SplatBitSize;
4546   bool HasAnyUndefs;
4547   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
4548                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
4549     return SDValue();
4550
4551   unsigned SplatBits = APSplatBits.getZExtValue();
4552   unsigned SplatUndef = APSplatUndef.getZExtValue();
4553   unsigned SplatSize = SplatBitSize / 8;
4554
4555   // First, handle single instruction cases.
4556
4557   // All zeros?
4558   if (SplatBits == 0) {
4559     // Canonicalize all zero vectors to be v4i32.
4560     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
4561       SDValue Z = DAG.getConstant(0, MVT::i32);
4562       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
4563       Op = DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Z);
4564     }
4565     return Op;
4566   }
4567
4568   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
4569   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
4570                     (32-SplatBitSize));
4571   if (SextVal >= -16 && SextVal <= 15)
4572     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
4573
4574
4575   // Two instruction sequences.
4576
4577   // If this value is in the range [-32,30] and is even, use:
4578   //    tmp = VSPLTI[bhw], result = add tmp, tmp
4579   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
4580     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
4581     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
4582     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4583   }
4584
4585   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
4586   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
4587   // for fneg/fabs.
4588   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
4589     // Make -1 and vspltisw -1:
4590     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
4591
4592     // Make the VSLW intrinsic, computing 0x8000_0000.
4593     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
4594                                    OnesV, DAG, dl);
4595
4596     // xor by OnesV to invert it.
4597     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
4598     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4599   }
4600
4601   // Check to see if this is a wide variety of vsplti*, binop self cases.
4602   static const signed char SplatCsts[] = {
4603     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
4604     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
4605   };
4606
4607   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
4608     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
4609     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
4610     int i = SplatCsts[idx];
4611
4612     // Figure out what shift amount will be used by altivec if shifted by i in
4613     // this splat size.
4614     unsigned TypeShiftAmt = i & (SplatBitSize-1);
4615
4616     // vsplti + shl self.
4617     if (SextVal == (int)((unsigned)i << TypeShiftAmt)) {
4618       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4619       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4620         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
4621         Intrinsic::ppc_altivec_vslw
4622       };
4623       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4624       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4625     }
4626
4627     // vsplti + srl self.
4628     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4629       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4630       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4631         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
4632         Intrinsic::ppc_altivec_vsrw
4633       };
4634       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4635       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4636     }
4637
4638     // vsplti + sra self.
4639     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4640       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4641       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4642         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
4643         Intrinsic::ppc_altivec_vsraw
4644       };
4645       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4646       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4647     }
4648
4649     // vsplti + rol self.
4650     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
4651                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
4652       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4653       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4654         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
4655         Intrinsic::ppc_altivec_vrlw
4656       };
4657       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4658       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4659     }
4660
4661     // t = vsplti c, result = vsldoi t, t, 1
4662     if (SextVal == (int)(((unsigned)i << 8) | (i < 0 ? 0xFF : 0))) {
4663       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4664       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
4665     }
4666     // t = vsplti c, result = vsldoi t, t, 2
4667     if (SextVal == (int)(((unsigned)i << 16) | (i < 0 ? 0xFFFF : 0))) {
4668       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4669       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
4670     }
4671     // t = vsplti c, result = vsldoi t, t, 3
4672     if (SextVal == (int)(((unsigned)i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
4673       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4674       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
4675     }
4676   }
4677
4678   // Three instruction sequences.
4679
4680   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
4681   if (SextVal >= 0 && SextVal <= 31) {
4682     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
4683     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4684     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
4685     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4686   }
4687   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
4688   if (SextVal >= -31 && SextVal <= 0) {
4689     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
4690     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4691     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
4692     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4693   }
4694
4695   return SDValue();
4696 }
4697
4698 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4699 /// the specified operations to build the shuffle.
4700 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4701                                       SDValue RHS, SelectionDAG &DAG,
4702                                       DebugLoc dl) {
4703   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4704   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4705   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4706
4707   enum {
4708     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4709     OP_VMRGHW,
4710     OP_VMRGLW,
4711     OP_VSPLTISW0,
4712     OP_VSPLTISW1,
4713     OP_VSPLTISW2,
4714     OP_VSPLTISW3,
4715     OP_VSLDOI4,
4716     OP_VSLDOI8,
4717     OP_VSLDOI12
4718   };
4719
4720   if (OpNum == OP_COPY) {
4721     if (LHSID == (1*9+2)*9+3) return LHS;
4722     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4723     return RHS;
4724   }
4725
4726   SDValue OpLHS, OpRHS;
4727   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4728   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4729
4730   int ShufIdxs[16];
4731   switch (OpNum) {
4732   default: llvm_unreachable("Unknown i32 permute!");
4733   case OP_VMRGHW:
4734     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4735     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4736     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4737     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4738     break;
4739   case OP_VMRGLW:
4740     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4741     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4742     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4743     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4744     break;
4745   case OP_VSPLTISW0:
4746     for (unsigned i = 0; i != 16; ++i)
4747       ShufIdxs[i] = (i&3)+0;
4748     break;
4749   case OP_VSPLTISW1:
4750     for (unsigned i = 0; i != 16; ++i)
4751       ShufIdxs[i] = (i&3)+4;
4752     break;
4753   case OP_VSPLTISW2:
4754     for (unsigned i = 0; i != 16; ++i)
4755       ShufIdxs[i] = (i&3)+8;
4756     break;
4757   case OP_VSPLTISW3:
4758     for (unsigned i = 0; i != 16; ++i)
4759       ShufIdxs[i] = (i&3)+12;
4760     break;
4761   case OP_VSLDOI4:
4762     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4763   case OP_VSLDOI8:
4764     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4765   case OP_VSLDOI12:
4766     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4767   }
4768   EVT VT = OpLHS.getValueType();
4769   OpLHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpLHS);
4770   OpRHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpRHS);
4771   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4772   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4773 }
4774
4775 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4776 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4777 /// return the code it can be lowered into.  Worst case, it can always be
4778 /// lowered into a vperm.
4779 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4780                                                SelectionDAG &DAG) const {
4781   DebugLoc dl = Op.getDebugLoc();
4782   SDValue V1 = Op.getOperand(0);
4783   SDValue V2 = Op.getOperand(1);
4784   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4785   EVT VT = Op.getValueType();
4786
4787   // Cases that are handled by instructions that take permute immediates
4788   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4789   // selected by the instruction selector.
4790   if (V2.getOpcode() == ISD::UNDEF) {
4791     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4792         PPC::isSplatShuffleMask(SVOp, 2) ||
4793         PPC::isSplatShuffleMask(SVOp, 4) ||
4794         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4795         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4796         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4797         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4798         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4799         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4800         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4801         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4802         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4803       return Op;
4804     }
4805   }
4806
4807   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4808   // and produce a fixed permutation.  If any of these match, do not lower to
4809   // VPERM.
4810   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4811       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4812       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4813       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4814       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4815       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4816       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4817       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4818       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4819     return Op;
4820
4821   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4822   // perfect shuffle table to emit an optimal matching sequence.
4823   ArrayRef<int> PermMask = SVOp->getMask();
4824
4825   unsigned PFIndexes[4];
4826   bool isFourElementShuffle = true;
4827   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4828     unsigned EltNo = 8;   // Start out undef.
4829     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4830       if (PermMask[i*4+j] < 0)
4831         continue;   // Undef, ignore it.
4832
4833       unsigned ByteSource = PermMask[i*4+j];
4834       if ((ByteSource & 3) != j) {
4835         isFourElementShuffle = false;
4836         break;
4837       }
4838
4839       if (EltNo == 8) {
4840         EltNo = ByteSource/4;
4841       } else if (EltNo != ByteSource/4) {
4842         isFourElementShuffle = false;
4843         break;
4844       }
4845     }
4846     PFIndexes[i] = EltNo;
4847   }
4848
4849   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4850   // perfect shuffle vector to determine if it is cost effective to do this as
4851   // discrete instructions, or whether we should use a vperm.
4852   if (isFourElementShuffle) {
4853     // Compute the index in the perfect shuffle table.
4854     unsigned PFTableIndex =
4855       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4856
4857     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4858     unsigned Cost  = (PFEntry >> 30);
4859
4860     // Determining when to avoid vperm is tricky.  Many things affect the cost
4861     // of vperm, particularly how many times the perm mask needs to be computed.
4862     // For example, if the perm mask can be hoisted out of a loop or is already
4863     // used (perhaps because there are multiple permutes with the same shuffle
4864     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4865     // the loop requires an extra register.
4866     //
4867     // As a compromise, we only emit discrete instructions if the shuffle can be
4868     // generated in 3 or fewer operations.  When we have loop information
4869     // available, if this block is within a loop, we should avoid using vperm
4870     // for 3-operation perms and use a constant pool load instead.
4871     if (Cost < 3)
4872       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4873   }
4874
4875   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4876   // vector that will get spilled to the constant pool.
4877   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4878
4879   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4880   // that it is in input element units, not in bytes.  Convert now.
4881   EVT EltVT = V1.getValueType().getVectorElementType();
4882   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4883
4884   SmallVector<SDValue, 16> ResultMask;
4885   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4886     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4887
4888     for (unsigned j = 0; j != BytesPerElement; ++j)
4889       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4890                                            MVT::i32));
4891   }
4892
4893   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4894                                     &ResultMask[0], ResultMask.size());
4895   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4896 }
4897
4898 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4899 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4900 /// information about the intrinsic.
4901 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4902                                   bool &isDot) {
4903   unsigned IntrinsicID =
4904     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4905   CompareOpc = -1;
4906   isDot = false;
4907   switch (IntrinsicID) {
4908   default: return false;
4909     // Comparison predicates.
4910   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4911   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4912   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4913   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4914   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4915   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4916   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4917   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4918   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4919   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4920   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4921   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4922   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4923
4924     // Normal Comparisons.
4925   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4926   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4927   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4928   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4929   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4930   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4931   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4932   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4933   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4934   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4935   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4936   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4937   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4938   }
4939   return true;
4940 }
4941
4942 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4943 /// lower, do it, otherwise return null.
4944 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4945                                                    SelectionDAG &DAG) const {
4946   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4947   // opcode number of the comparison.
4948   DebugLoc dl = Op.getDebugLoc();
4949   int CompareOpc;
4950   bool isDot;
4951   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4952     return SDValue();    // Don't custom lower most intrinsics.
4953
4954   // If this is a non-dot comparison, make the VCMP node and we are done.
4955   if (!isDot) {
4956     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4957                               Op.getOperand(1), Op.getOperand(2),
4958                               DAG.getConstant(CompareOpc, MVT::i32));
4959     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Tmp);
4960   }
4961
4962   // Create the PPCISD altivec 'dot' comparison node.
4963   SDValue Ops[] = {
4964     Op.getOperand(2),  // LHS
4965     Op.getOperand(3),  // RHS
4966     DAG.getConstant(CompareOpc, MVT::i32)
4967   };
4968   std::vector<EVT> VTs;
4969   VTs.push_back(Op.getOperand(2).getValueType());
4970   VTs.push_back(MVT::Glue);
4971   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4972
4973   // Now that we have the comparison, emit a copy from the CR to a GPR.
4974   // This is flagged to the above dot comparison.
4975   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4976                                 DAG.getRegister(PPC::CR6, MVT::i32),
4977                                 CompNode.getValue(1));
4978
4979   // Unpack the result based on how the target uses it.
4980   unsigned BitNo;   // Bit # of CR6.
4981   bool InvertBit;   // Invert result?
4982   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4983   default:  // Can't happen, don't crash on invalid number though.
4984   case 0:   // Return the value of the EQ bit of CR6.
4985     BitNo = 0; InvertBit = false;
4986     break;
4987   case 1:   // Return the inverted value of the EQ bit of CR6.
4988     BitNo = 0; InvertBit = true;
4989     break;
4990   case 2:   // Return the value of the LT bit of CR6.
4991     BitNo = 2; InvertBit = false;
4992     break;
4993   case 3:   // Return the inverted value of the LT bit of CR6.
4994     BitNo = 2; InvertBit = true;
4995     break;
4996   }
4997
4998   // Shift the bit into the low position.
4999   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
5000                       DAG.getConstant(8-(3-BitNo), MVT::i32));
5001   // Isolate the bit.
5002   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
5003                       DAG.getConstant(1, MVT::i32));
5004
5005   // If we are supposed to, toggle the bit.
5006   if (InvertBit)
5007     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
5008                         DAG.getConstant(1, MVT::i32));
5009   return Flags;
5010 }
5011
5012 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
5013                                                    SelectionDAG &DAG) const {
5014   DebugLoc dl = Op.getDebugLoc();
5015   // Create a stack slot that is 16-byte aligned.
5016   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
5017   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
5018   EVT PtrVT = getPointerTy();
5019   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
5020
5021   // Store the input value into Value#0 of the stack slot.
5022   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
5023                                Op.getOperand(0), FIdx, MachinePointerInfo(),
5024                                false, false, 0);
5025   // Load it out.
5026   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
5027                      false, false, false, 0);
5028 }
5029
5030 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
5031   DebugLoc dl = Op.getDebugLoc();
5032   if (Op.getValueType() == MVT::v4i32) {
5033     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5034
5035     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
5036     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
5037
5038     SDValue RHSSwap =   // = vrlw RHS, 16
5039       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
5040
5041     // Shrinkify inputs to v8i16.
5042     LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, LHS);
5043     RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHS);
5044     RHSSwap = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHSSwap);
5045
5046     // Low parts multiplied together, generating 32-bit results (we ignore the
5047     // top parts).
5048     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
5049                                         LHS, RHS, DAG, dl, MVT::v4i32);
5050
5051     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
5052                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
5053     // Shift the high parts up 16 bits.
5054     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
5055                               Neg16, DAG, dl);
5056     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
5057   } else if (Op.getValueType() == MVT::v8i16) {
5058     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5059
5060     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
5061
5062     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
5063                             LHS, RHS, Zero, DAG, dl);
5064   } else if (Op.getValueType() == MVT::v16i8) {
5065     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5066
5067     // Multiply the even 8-bit parts, producing 16-bit sums.
5068     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
5069                                            LHS, RHS, DAG, dl, MVT::v8i16);
5070     EvenParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, EvenParts);
5071
5072     // Multiply the odd 8-bit parts, producing 16-bit sums.
5073     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
5074                                           LHS, RHS, DAG, dl, MVT::v8i16);
5075     OddParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OddParts);
5076
5077     // Merge the results together.
5078     int Ops[16];
5079     for (unsigned i = 0; i != 8; ++i) {
5080       Ops[i*2  ] = 2*i+1;
5081       Ops[i*2+1] = 2*i+1+16;
5082     }
5083     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
5084   } else {
5085     llvm_unreachable("Unknown mul to lower!");
5086   }
5087 }
5088
5089 /// LowerOperation - Provide custom lowering hooks for some operations.
5090 ///
5091 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
5092   switch (Op.getOpcode()) {
5093   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
5094   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
5095   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
5096   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
5097   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
5098   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
5099   case ISD::SETCC:              return LowerSETCC(Op, DAG);
5100   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
5101   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
5102   case ISD::VASTART:
5103     return LowerVASTART(Op, DAG, PPCSubTarget);
5104
5105   case ISD::VAARG:
5106     return LowerVAARG(Op, DAG, PPCSubTarget);
5107
5108   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
5109   case ISD::DYNAMIC_STACKALLOC:
5110     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
5111
5112   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
5113   case ISD::FP_TO_UINT:
5114   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
5115                                                        Op.getDebugLoc());
5116   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
5117   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
5118
5119   // Lower 64-bit shifts.
5120   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
5121   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
5122   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
5123
5124   // Vector-related lowering.
5125   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
5126   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
5127   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
5128   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
5129   case ISD::MUL:                return LowerMUL(Op, DAG);
5130
5131   // Frame & Return address.
5132   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
5133   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
5134   }
5135 }
5136
5137 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
5138                                            SmallVectorImpl<SDValue>&Results,
5139                                            SelectionDAG &DAG) const {
5140   const TargetMachine &TM = getTargetMachine();
5141   DebugLoc dl = N->getDebugLoc();
5142   switch (N->getOpcode()) {
5143   default:
5144     llvm_unreachable("Do not know how to custom type legalize this operation!");
5145   case ISD::VAARG: {
5146     if (!TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
5147         || TM.getSubtarget<PPCSubtarget>().isPPC64())
5148       return;
5149
5150     EVT VT = N->getValueType(0);
5151
5152     if (VT == MVT::i64) {
5153       SDValue NewNode = LowerVAARG(SDValue(N, 1), DAG, PPCSubTarget);
5154
5155       Results.push_back(NewNode);
5156       Results.push_back(NewNode.getValue(1));
5157     }
5158     return;
5159   }
5160   case ISD::FP_ROUND_INREG: {
5161     assert(N->getValueType(0) == MVT::ppcf128);
5162     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
5163     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
5164                              MVT::f64, N->getOperand(0),
5165                              DAG.getIntPtrConstant(0));
5166     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
5167                              MVT::f64, N->getOperand(0),
5168                              DAG.getIntPtrConstant(1));
5169
5170     // This sequence changes FPSCR to do round-to-zero, adds the two halves
5171     // of the long double, and puts FPSCR back the way it was.  We do not
5172     // actually model FPSCR.
5173     std::vector<EVT> NodeTys;
5174     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
5175
5176     NodeTys.push_back(MVT::f64);   // Return register
5177     NodeTys.push_back(MVT::Glue);    // Returns a flag for later insns
5178     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
5179     MFFSreg = Result.getValue(0);
5180     InFlag = Result.getValue(1);
5181
5182     NodeTys.clear();
5183     NodeTys.push_back(MVT::Glue);   // Returns a flag
5184     Ops[0] = DAG.getConstant(31, MVT::i32);
5185     Ops[1] = InFlag;
5186     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
5187     InFlag = Result.getValue(0);
5188
5189     NodeTys.clear();
5190     NodeTys.push_back(MVT::Glue);   // Returns a flag
5191     Ops[0] = DAG.getConstant(30, MVT::i32);
5192     Ops[1] = InFlag;
5193     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
5194     InFlag = Result.getValue(0);
5195
5196     NodeTys.clear();
5197     NodeTys.push_back(MVT::f64);    // result of add
5198     NodeTys.push_back(MVT::Glue);   // Returns a flag
5199     Ops[0] = Lo;
5200     Ops[1] = Hi;
5201     Ops[2] = InFlag;
5202     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
5203     FPreg = Result.getValue(0);
5204     InFlag = Result.getValue(1);
5205
5206     NodeTys.clear();
5207     NodeTys.push_back(MVT::f64);
5208     Ops[0] = DAG.getConstant(1, MVT::i32);
5209     Ops[1] = MFFSreg;
5210     Ops[2] = FPreg;
5211     Ops[3] = InFlag;
5212     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
5213     FPreg = Result.getValue(0);
5214
5215     // We know the low half is about to be thrown away, so just use something
5216     // convenient.
5217     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
5218                                 FPreg, FPreg));
5219     return;
5220   }
5221   case ISD::FP_TO_SINT:
5222     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
5223     return;
5224   }
5225 }
5226
5227
5228 //===----------------------------------------------------------------------===//
5229 //  Other Lowering Code
5230 //===----------------------------------------------------------------------===//
5231
5232 MachineBasicBlock *
5233 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
5234                                     bool is64bit, unsigned BinOpcode) const {
5235   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
5236   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5237
5238   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5239   MachineFunction *F = BB->getParent();
5240   MachineFunction::iterator It = BB;
5241   ++It;
5242
5243   unsigned dest = MI->getOperand(0).getReg();
5244   unsigned ptrA = MI->getOperand(1).getReg();
5245   unsigned ptrB = MI->getOperand(2).getReg();
5246   unsigned incr = MI->getOperand(3).getReg();
5247   DebugLoc dl = MI->getDebugLoc();
5248
5249   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
5250   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5251   F->insert(It, loopMBB);
5252   F->insert(It, exitMBB);
5253   exitMBB->splice(exitMBB->begin(), BB,
5254                   llvm::next(MachineBasicBlock::iterator(MI)),
5255                   BB->end());
5256   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5257
5258   MachineRegisterInfo &RegInfo = F->getRegInfo();
5259   unsigned TmpReg = (!BinOpcode) ? incr :
5260     RegInfo.createVirtualRegister(
5261        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5262                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
5263
5264   //  thisMBB:
5265   //   ...
5266   //   fallthrough --> loopMBB
5267   BB->addSuccessor(loopMBB);
5268
5269   //  loopMBB:
5270   //   l[wd]arx dest, ptr
5271   //   add r0, dest, incr
5272   //   st[wd]cx. r0, ptr
5273   //   bne- loopMBB
5274   //   fallthrough --> exitMBB
5275   BB = loopMBB;
5276   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5277     .addReg(ptrA).addReg(ptrB);
5278   if (BinOpcode)
5279     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
5280   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5281     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
5282   BuildMI(BB, dl, TII->get(PPC::BCC))
5283     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
5284   BB->addSuccessor(loopMBB);
5285   BB->addSuccessor(exitMBB);
5286
5287   //  exitMBB:
5288   //   ...
5289   BB = exitMBB;
5290   return BB;
5291 }
5292
5293 MachineBasicBlock *
5294 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
5295                                             MachineBasicBlock *BB,
5296                                             bool is8bit,    // operation
5297                                             unsigned BinOpcode) const {
5298   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
5299   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5300   // In 64 bit mode we have to use 64 bits for addresses, even though the
5301   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
5302   // registers without caring whether they're 32 or 64, but here we're
5303   // doing actual arithmetic on the addresses.
5304   bool is64bit = PPCSubTarget.isPPC64();
5305   unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5306
5307   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5308   MachineFunction *F = BB->getParent();
5309   MachineFunction::iterator It = BB;
5310   ++It;
5311
5312   unsigned dest = MI->getOperand(0).getReg();
5313   unsigned ptrA = MI->getOperand(1).getReg();
5314   unsigned ptrB = MI->getOperand(2).getReg();
5315   unsigned incr = MI->getOperand(3).getReg();
5316   DebugLoc dl = MI->getDebugLoc();
5317
5318   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
5319   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5320   F->insert(It, loopMBB);
5321   F->insert(It, exitMBB);
5322   exitMBB->splice(exitMBB->begin(), BB,
5323                   llvm::next(MachineBasicBlock::iterator(MI)),
5324                   BB->end());
5325   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5326
5327   MachineRegisterInfo &RegInfo = F->getRegInfo();
5328   const TargetRegisterClass *RC =
5329     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5330               (const TargetRegisterClass *) &PPC::GPRCRegClass;
5331   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5332   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5333   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5334   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
5335   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5336   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5337   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5338   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5339   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
5340   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5341   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5342   unsigned Ptr1Reg;
5343   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
5344
5345   //  thisMBB:
5346   //   ...
5347   //   fallthrough --> loopMBB
5348   BB->addSuccessor(loopMBB);
5349
5350   // The 4-byte load must be aligned, while a char or short may be
5351   // anywhere in the word.  Hence all this nasty bookkeeping code.
5352   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5353   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5354   //   xori shift, shift1, 24 [16]
5355   //   rlwinm ptr, ptr1, 0, 0, 29
5356   //   slw incr2, incr, shift
5357   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5358   //   slw mask, mask2, shift
5359   //  loopMBB:
5360   //   lwarx tmpDest, ptr
5361   //   add tmp, tmpDest, incr2
5362   //   andc tmp2, tmpDest, mask
5363   //   and tmp3, tmp, mask
5364   //   or tmp4, tmp3, tmp2
5365   //   stwcx. tmp4, ptr
5366   //   bne- loopMBB
5367   //   fallthrough --> exitMBB
5368   //   srw dest, tmpDest, shift
5369   if (ptrA != ZeroReg) {
5370     Ptr1Reg = RegInfo.createVirtualRegister(RC);
5371     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5372       .addReg(ptrA).addReg(ptrB);
5373   } else {
5374     Ptr1Reg = ptrB;
5375   }
5376   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5377       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5378   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5379       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5380   if (is64bit)
5381     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5382       .addReg(Ptr1Reg).addImm(0).addImm(61);
5383   else
5384     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5385       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5386   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
5387       .addReg(incr).addReg(ShiftReg);
5388   if (is8bit)
5389     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5390   else {
5391     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5392     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
5393   }
5394   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5395       .addReg(Mask2Reg).addReg(ShiftReg);
5396
5397   BB = loopMBB;
5398   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5399     .addReg(ZeroReg).addReg(PtrReg);
5400   if (BinOpcode)
5401     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
5402       .addReg(Incr2Reg).addReg(TmpDestReg);
5403   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
5404     .addReg(TmpDestReg).addReg(MaskReg);
5405   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
5406     .addReg(TmpReg).addReg(MaskReg);
5407   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
5408     .addReg(Tmp3Reg).addReg(Tmp2Reg);
5409   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5410     .addReg(Tmp4Reg).addReg(ZeroReg).addReg(PtrReg);
5411   BuildMI(BB, dl, TII->get(PPC::BCC))
5412     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
5413   BB->addSuccessor(loopMBB);
5414   BB->addSuccessor(exitMBB);
5415
5416   //  exitMBB:
5417   //   ...
5418   BB = exitMBB;
5419   BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg)
5420     .addReg(ShiftReg);
5421   return BB;
5422 }
5423
5424 MachineBasicBlock *
5425 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
5426                                                MachineBasicBlock *BB) const {
5427   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5428
5429   // To "insert" these instructions we actually have to insert their
5430   // control-flow patterns.
5431   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5432   MachineFunction::iterator It = BB;
5433   ++It;
5434
5435   MachineFunction *F = BB->getParent();
5436
5437   if (PPCSubTarget.hasISEL() && (MI->getOpcode() == PPC::SELECT_CC_I4 ||
5438                                  MI->getOpcode() == PPC::SELECT_CC_I8)) {
5439     unsigned OpCode = MI->getOpcode() == PPC::SELECT_CC_I8 ?
5440                                          PPC::ISEL8 : PPC::ISEL;
5441     unsigned SelectPred = MI->getOperand(4).getImm();
5442     DebugLoc dl = MI->getDebugLoc();
5443
5444     // The SelectPred is ((BI << 5) | BO) for a BCC
5445     unsigned BO = SelectPred & 0xF;
5446     assert((BO == 12 || BO == 4) && "invalid predicate BO field for isel");
5447
5448     unsigned TrueOpNo, FalseOpNo;
5449     if (BO == 12) {
5450       TrueOpNo = 2;
5451       FalseOpNo = 3;
5452     } else {
5453       TrueOpNo = 3;
5454       FalseOpNo = 2;
5455       SelectPred = PPC::InvertPredicate((PPC::Predicate)SelectPred);
5456     }
5457
5458     BuildMI(*BB, MI, dl, TII->get(OpCode), MI->getOperand(0).getReg())
5459       .addReg(MI->getOperand(TrueOpNo).getReg())
5460       .addReg(MI->getOperand(FalseOpNo).getReg())
5461       .addImm(SelectPred).addReg(MI->getOperand(1).getReg());
5462   } else if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
5463              MI->getOpcode() == PPC::SELECT_CC_I8 ||
5464              MI->getOpcode() == PPC::SELECT_CC_F4 ||
5465              MI->getOpcode() == PPC::SELECT_CC_F8 ||
5466              MI->getOpcode() == PPC::SELECT_CC_VRRC) {
5467
5468
5469     // The incoming instruction knows the destination vreg to set, the
5470     // condition code register to branch on, the true/false values to
5471     // select between, and a branch opcode to use.
5472
5473     //  thisMBB:
5474     //  ...
5475     //   TrueVal = ...
5476     //   cmpTY ccX, r1, r2
5477     //   bCC copy1MBB
5478     //   fallthrough --> copy0MBB
5479     MachineBasicBlock *thisMBB = BB;
5480     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
5481     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
5482     unsigned SelectPred = MI->getOperand(4).getImm();
5483     DebugLoc dl = MI->getDebugLoc();
5484     F->insert(It, copy0MBB);
5485     F->insert(It, sinkMBB);
5486
5487     // Transfer the remainder of BB and its successor edges to sinkMBB.
5488     sinkMBB->splice(sinkMBB->begin(), BB,
5489                     llvm::next(MachineBasicBlock::iterator(MI)),
5490                     BB->end());
5491     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
5492
5493     // Next, add the true and fallthrough blocks as its successors.
5494     BB->addSuccessor(copy0MBB);
5495     BB->addSuccessor(sinkMBB);
5496
5497     BuildMI(BB, dl, TII->get(PPC::BCC))
5498       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
5499
5500     //  copy0MBB:
5501     //   %FalseValue = ...
5502     //   # fallthrough to sinkMBB
5503     BB = copy0MBB;
5504
5505     // Update machine-CFG edges
5506     BB->addSuccessor(sinkMBB);
5507
5508     //  sinkMBB:
5509     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
5510     //  ...
5511     BB = sinkMBB;
5512     BuildMI(*BB, BB->begin(), dl,
5513             TII->get(PPC::PHI), MI->getOperand(0).getReg())
5514       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
5515       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
5516   }
5517   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
5518     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
5519   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
5520     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
5521   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
5522     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
5523   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
5524     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
5525
5526   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
5527     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
5528   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
5529     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
5530   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
5531     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
5532   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
5533     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
5534
5535   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
5536     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
5537   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
5538     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
5539   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
5540     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
5541   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
5542     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
5543
5544   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
5545     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
5546   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
5547     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
5548   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
5549     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
5550   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
5551     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
5552
5553   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
5554     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
5555   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
5556     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
5557   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
5558     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
5559   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
5560     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
5561
5562   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
5563     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
5564   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
5565     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
5566   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
5567     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
5568   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
5569     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
5570
5571   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
5572     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
5573   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
5574     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
5575   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
5576     BB = EmitAtomicBinary(MI, BB, false, 0);
5577   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
5578     BB = EmitAtomicBinary(MI, BB, true, 0);
5579
5580   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
5581            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
5582     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
5583
5584     unsigned dest   = MI->getOperand(0).getReg();
5585     unsigned ptrA   = MI->getOperand(1).getReg();
5586     unsigned ptrB   = MI->getOperand(2).getReg();
5587     unsigned oldval = MI->getOperand(3).getReg();
5588     unsigned newval = MI->getOperand(4).getReg();
5589     DebugLoc dl     = MI->getDebugLoc();
5590
5591     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5592     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5593     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5594     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5595     F->insert(It, loop1MBB);
5596     F->insert(It, loop2MBB);
5597     F->insert(It, midMBB);
5598     F->insert(It, exitMBB);
5599     exitMBB->splice(exitMBB->begin(), BB,
5600                     llvm::next(MachineBasicBlock::iterator(MI)),
5601                     BB->end());
5602     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5603
5604     //  thisMBB:
5605     //   ...
5606     //   fallthrough --> loopMBB
5607     BB->addSuccessor(loop1MBB);
5608
5609     // loop1MBB:
5610     //   l[wd]arx dest, ptr
5611     //   cmp[wd] dest, oldval
5612     //   bne- midMBB
5613     // loop2MBB:
5614     //   st[wd]cx. newval, ptr
5615     //   bne- loopMBB
5616     //   b exitBB
5617     // midMBB:
5618     //   st[wd]cx. dest, ptr
5619     // exitBB:
5620     BB = loop1MBB;
5621     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5622       .addReg(ptrA).addReg(ptrB);
5623     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
5624       .addReg(oldval).addReg(dest);
5625     BuildMI(BB, dl, TII->get(PPC::BCC))
5626       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5627     BB->addSuccessor(loop2MBB);
5628     BB->addSuccessor(midMBB);
5629
5630     BB = loop2MBB;
5631     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5632       .addReg(newval).addReg(ptrA).addReg(ptrB);
5633     BuildMI(BB, dl, TII->get(PPC::BCC))
5634       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5635     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5636     BB->addSuccessor(loop1MBB);
5637     BB->addSuccessor(exitMBB);
5638
5639     BB = midMBB;
5640     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5641       .addReg(dest).addReg(ptrA).addReg(ptrB);
5642     BB->addSuccessor(exitMBB);
5643
5644     //  exitMBB:
5645     //   ...
5646     BB = exitMBB;
5647   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
5648              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
5649     // We must use 64-bit registers for addresses when targeting 64-bit,
5650     // since we're actually doing arithmetic on them.  Other registers
5651     // can be 32-bit.
5652     bool is64bit = PPCSubTarget.isPPC64();
5653     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
5654
5655     unsigned dest   = MI->getOperand(0).getReg();
5656     unsigned ptrA   = MI->getOperand(1).getReg();
5657     unsigned ptrB   = MI->getOperand(2).getReg();
5658     unsigned oldval = MI->getOperand(3).getReg();
5659     unsigned newval = MI->getOperand(4).getReg();
5660     DebugLoc dl     = MI->getDebugLoc();
5661
5662     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5663     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5664     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5665     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5666     F->insert(It, loop1MBB);
5667     F->insert(It, loop2MBB);
5668     F->insert(It, midMBB);
5669     F->insert(It, exitMBB);
5670     exitMBB->splice(exitMBB->begin(), BB,
5671                     llvm::next(MachineBasicBlock::iterator(MI)),
5672                     BB->end());
5673     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5674
5675     MachineRegisterInfo &RegInfo = F->getRegInfo();
5676     const TargetRegisterClass *RC =
5677       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5678                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
5679     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5680     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5681     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5682     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
5683     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
5684     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
5685     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
5686     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5687     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5688     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5689     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5690     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5691     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5692     unsigned Ptr1Reg;
5693     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
5694     unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5695     //  thisMBB:
5696     //   ...
5697     //   fallthrough --> loopMBB
5698     BB->addSuccessor(loop1MBB);
5699
5700     // The 4-byte load must be aligned, while a char or short may be
5701     // anywhere in the word.  Hence all this nasty bookkeeping code.
5702     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5703     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5704     //   xori shift, shift1, 24 [16]
5705     //   rlwinm ptr, ptr1, 0, 0, 29
5706     //   slw newval2, newval, shift
5707     //   slw oldval2, oldval,shift
5708     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5709     //   slw mask, mask2, shift
5710     //   and newval3, newval2, mask
5711     //   and oldval3, oldval2, mask
5712     // loop1MBB:
5713     //   lwarx tmpDest, ptr
5714     //   and tmp, tmpDest, mask
5715     //   cmpw tmp, oldval3
5716     //   bne- midMBB
5717     // loop2MBB:
5718     //   andc tmp2, tmpDest, mask
5719     //   or tmp4, tmp2, newval3
5720     //   stwcx. tmp4, ptr
5721     //   bne- loop1MBB
5722     //   b exitBB
5723     // midMBB:
5724     //   stwcx. tmpDest, ptr
5725     // exitBB:
5726     //   srw dest, tmpDest, shift
5727     if (ptrA != ZeroReg) {
5728       Ptr1Reg = RegInfo.createVirtualRegister(RC);
5729       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5730         .addReg(ptrA).addReg(ptrB);
5731     } else {
5732       Ptr1Reg = ptrB;
5733     }
5734     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5735         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5736     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5737         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5738     if (is64bit)
5739       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5740         .addReg(Ptr1Reg).addImm(0).addImm(61);
5741     else
5742       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5743         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5744     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
5745         .addReg(newval).addReg(ShiftReg);
5746     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
5747         .addReg(oldval).addReg(ShiftReg);
5748     if (is8bit)
5749       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5750     else {
5751       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5752       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
5753         .addReg(Mask3Reg).addImm(65535);
5754     }
5755     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5756         .addReg(Mask2Reg).addReg(ShiftReg);
5757     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
5758         .addReg(NewVal2Reg).addReg(MaskReg);
5759     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
5760         .addReg(OldVal2Reg).addReg(MaskReg);
5761
5762     BB = loop1MBB;
5763     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5764         .addReg(ZeroReg).addReg(PtrReg);
5765     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
5766         .addReg(TmpDestReg).addReg(MaskReg);
5767     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
5768         .addReg(TmpReg).addReg(OldVal3Reg);
5769     BuildMI(BB, dl, TII->get(PPC::BCC))
5770         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5771     BB->addSuccessor(loop2MBB);
5772     BB->addSuccessor(midMBB);
5773
5774     BB = loop2MBB;
5775     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5776         .addReg(TmpDestReg).addReg(MaskReg);
5777     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5778         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5779     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5780         .addReg(ZeroReg).addReg(PtrReg);
5781     BuildMI(BB, dl, TII->get(PPC::BCC))
5782       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5783     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5784     BB->addSuccessor(loop1MBB);
5785     BB->addSuccessor(exitMBB);
5786
5787     BB = midMBB;
5788     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5789       .addReg(ZeroReg).addReg(PtrReg);
5790     BB->addSuccessor(exitMBB);
5791
5792     //  exitMBB:
5793     //   ...
5794     BB = exitMBB;
5795     BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW),dest).addReg(TmpReg)
5796       .addReg(ShiftReg);
5797   } else {
5798     llvm_unreachable("Unexpected instr type to insert");
5799   }
5800
5801   MI->eraseFromParent();   // The pseudo instruction is gone now.
5802   return BB;
5803 }
5804
5805 //===----------------------------------------------------------------------===//
5806 // Target Optimization Hooks
5807 //===----------------------------------------------------------------------===//
5808
5809 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5810                                              DAGCombinerInfo &DCI) const {
5811   const TargetMachine &TM = getTargetMachine();
5812   SelectionDAG &DAG = DCI.DAG;
5813   DebugLoc dl = N->getDebugLoc();
5814   switch (N->getOpcode()) {
5815   default: break;
5816   case PPCISD::SHL:
5817     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5818       if (C->isNullValue())   // 0 << V -> 0.
5819         return N->getOperand(0);
5820     }
5821     break;
5822   case PPCISD::SRL:
5823     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5824       if (C->isNullValue())   // 0 >>u V -> 0.
5825         return N->getOperand(0);
5826     }
5827     break;
5828   case PPCISD::SRA:
5829     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5830       if (C->isNullValue() ||   //  0 >>s V -> 0.
5831           C->isAllOnesValue())    // -1 >>s V -> -1.
5832         return N->getOperand(0);
5833     }
5834     break;
5835
5836   case ISD::SINT_TO_FP:
5837     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5838       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5839         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5840         // We allow the src/dst to be either f32/f64, but the intermediate
5841         // type must be i64.
5842         if (N->getOperand(0).getValueType() == MVT::i64 &&
5843             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5844           SDValue Val = N->getOperand(0).getOperand(0);
5845           if (Val.getValueType() == MVT::f32) {
5846             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5847             DCI.AddToWorklist(Val.getNode());
5848           }
5849
5850           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5851           DCI.AddToWorklist(Val.getNode());
5852           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5853           DCI.AddToWorklist(Val.getNode());
5854           if (N->getValueType(0) == MVT::f32) {
5855             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5856                               DAG.getIntPtrConstant(0));
5857             DCI.AddToWorklist(Val.getNode());
5858           }
5859           return Val;
5860         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5861           // If the intermediate type is i32, we can avoid the load/store here
5862           // too.
5863         }
5864       }
5865     }
5866     break;
5867   case ISD::STORE:
5868     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5869     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5870         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5871         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5872         N->getOperand(1).getValueType() == MVT::i32 &&
5873         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5874       SDValue Val = N->getOperand(1).getOperand(0);
5875       if (Val.getValueType() == MVT::f32) {
5876         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5877         DCI.AddToWorklist(Val.getNode());
5878       }
5879       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5880       DCI.AddToWorklist(Val.getNode());
5881
5882       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5883                         N->getOperand(2), N->getOperand(3));
5884       DCI.AddToWorklist(Val.getNode());
5885       return Val;
5886     }
5887
5888     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5889     if (cast<StoreSDNode>(N)->isUnindexed() &&
5890         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5891         N->getOperand(1).getNode()->hasOneUse() &&
5892         (N->getOperand(1).getValueType() == MVT::i32 ||
5893          N->getOperand(1).getValueType() == MVT::i16)) {
5894       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5895       // Do an any-extend to 32-bits if this is a half-word input.
5896       if (BSwapOp.getValueType() == MVT::i16)
5897         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5898
5899       SDValue Ops[] = {
5900         N->getOperand(0), BSwapOp, N->getOperand(2),
5901         DAG.getValueType(N->getOperand(1).getValueType())
5902       };
5903       return
5904         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5905                                 Ops, array_lengthof(Ops),
5906                                 cast<StoreSDNode>(N)->getMemoryVT(),
5907                                 cast<StoreSDNode>(N)->getMemOperand());
5908     }
5909     break;
5910   case ISD::BSWAP:
5911     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5912     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5913         N->getOperand(0).hasOneUse() &&
5914         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5915       SDValue Load = N->getOperand(0);
5916       LoadSDNode *LD = cast<LoadSDNode>(Load);
5917       // Create the byte-swapping load.
5918       SDValue Ops[] = {
5919         LD->getChain(),    // Chain
5920         LD->getBasePtr(),  // Ptr
5921         DAG.getValueType(N->getValueType(0)) // VT
5922       };
5923       SDValue BSLoad =
5924         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5925                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5926                                 LD->getMemoryVT(), LD->getMemOperand());
5927
5928       // If this is an i16 load, insert the truncate.
5929       SDValue ResVal = BSLoad;
5930       if (N->getValueType(0) == MVT::i16)
5931         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5932
5933       // First, combine the bswap away.  This makes the value produced by the
5934       // load dead.
5935       DCI.CombineTo(N, ResVal);
5936
5937       // Next, combine the load away, we give it a bogus result value but a real
5938       // chain result.  The result value is dead because the bswap is dead.
5939       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5940
5941       // Return N so it doesn't get rechecked!
5942       return SDValue(N, 0);
5943     }
5944
5945     break;
5946   case PPCISD::VCMP: {
5947     // If a VCMPo node already exists with exactly the same operands as this
5948     // node, use its result instead of this node (VCMPo computes both a CR6 and
5949     // a normal output).
5950     //
5951     if (!N->getOperand(0).hasOneUse() &&
5952         !N->getOperand(1).hasOneUse() &&
5953         !N->getOperand(2).hasOneUse()) {
5954
5955       // Scan all of the users of the LHS, looking for VCMPo's that match.
5956       SDNode *VCMPoNode = 0;
5957
5958       SDNode *LHSN = N->getOperand(0).getNode();
5959       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5960            UI != E; ++UI)
5961         if (UI->getOpcode() == PPCISD::VCMPo &&
5962             UI->getOperand(1) == N->getOperand(1) &&
5963             UI->getOperand(2) == N->getOperand(2) &&
5964             UI->getOperand(0) == N->getOperand(0)) {
5965           VCMPoNode = *UI;
5966           break;
5967         }
5968
5969       // If there is no VCMPo node, or if the flag value has a single use, don't
5970       // transform this.
5971       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5972         break;
5973
5974       // Look at the (necessarily single) use of the flag value.  If it has a
5975       // chain, this transformation is more complex.  Note that multiple things
5976       // could use the value result, which we should ignore.
5977       SDNode *FlagUser = 0;
5978       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5979            FlagUser == 0; ++UI) {
5980         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5981         SDNode *User = *UI;
5982         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5983           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5984             FlagUser = User;
5985             break;
5986           }
5987         }
5988       }
5989
5990       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5991       // give up for right now.
5992       if (FlagUser->getOpcode() == PPCISD::MFCR)
5993         return SDValue(VCMPoNode, 0);
5994     }
5995     break;
5996   }
5997   case ISD::BR_CC: {
5998     // If this is a branch on an altivec predicate comparison, lower this so
5999     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
6000     // lowering is done pre-legalize, because the legalizer lowers the predicate
6001     // compare down to code that is difficult to reassemble.
6002     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
6003     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
6004     int CompareOpc;
6005     bool isDot;
6006
6007     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
6008         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
6009         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
6010       assert(isDot && "Can't compare against a vector result!");
6011
6012       // If this is a comparison against something other than 0/1, then we know
6013       // that the condition is never/always true.
6014       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
6015       if (Val != 0 && Val != 1) {
6016         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
6017           return N->getOperand(0);
6018         // Always !=, turn it into an unconditional branch.
6019         return DAG.getNode(ISD::BR, dl, MVT::Other,
6020                            N->getOperand(0), N->getOperand(4));
6021       }
6022
6023       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
6024
6025       // Create the PPCISD altivec 'dot' comparison node.
6026       std::vector<EVT> VTs;
6027       SDValue Ops[] = {
6028         LHS.getOperand(2),  // LHS of compare
6029         LHS.getOperand(3),  // RHS of compare
6030         DAG.getConstant(CompareOpc, MVT::i32)
6031       };
6032       VTs.push_back(LHS.getOperand(2).getValueType());
6033       VTs.push_back(MVT::Glue);
6034       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
6035
6036       // Unpack the result based on how the target uses it.
6037       PPC::Predicate CompOpc;
6038       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
6039       default:  // Can't happen, don't crash on invalid number though.
6040       case 0:   // Branch on the value of the EQ bit of CR6.
6041         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
6042         break;
6043       case 1:   // Branch on the inverted value of the EQ bit of CR6.
6044         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
6045         break;
6046       case 2:   // Branch on the value of the LT bit of CR6.
6047         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
6048         break;
6049       case 3:   // Branch on the inverted value of the LT bit of CR6.
6050         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
6051         break;
6052       }
6053
6054       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
6055                          DAG.getConstant(CompOpc, MVT::i32),
6056                          DAG.getRegister(PPC::CR6, MVT::i32),
6057                          N->getOperand(4), CompNode.getValue(1));
6058     }
6059     break;
6060   }
6061   }
6062
6063   return SDValue();
6064 }
6065
6066 //===----------------------------------------------------------------------===//
6067 // Inline Assembly Support
6068 //===----------------------------------------------------------------------===//
6069
6070 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
6071                                                        APInt &KnownZero,
6072                                                        APInt &KnownOne,
6073                                                        const SelectionDAG &DAG,
6074                                                        unsigned Depth) const {
6075   KnownZero = KnownOne = APInt(KnownZero.getBitWidth(), 0);
6076   switch (Op.getOpcode()) {
6077   default: break;
6078   case PPCISD::LBRX: {
6079     // lhbrx is known to have the top bits cleared out.
6080     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
6081       KnownZero = 0xFFFF0000;
6082     break;
6083   }
6084   case ISD::INTRINSIC_WO_CHAIN: {
6085     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
6086     default: break;
6087     case Intrinsic::ppc_altivec_vcmpbfp_p:
6088     case Intrinsic::ppc_altivec_vcmpeqfp_p:
6089     case Intrinsic::ppc_altivec_vcmpequb_p:
6090     case Intrinsic::ppc_altivec_vcmpequh_p:
6091     case Intrinsic::ppc_altivec_vcmpequw_p:
6092     case Intrinsic::ppc_altivec_vcmpgefp_p:
6093     case Intrinsic::ppc_altivec_vcmpgtfp_p:
6094     case Intrinsic::ppc_altivec_vcmpgtsb_p:
6095     case Intrinsic::ppc_altivec_vcmpgtsh_p:
6096     case Intrinsic::ppc_altivec_vcmpgtsw_p:
6097     case Intrinsic::ppc_altivec_vcmpgtub_p:
6098     case Intrinsic::ppc_altivec_vcmpgtuh_p:
6099     case Intrinsic::ppc_altivec_vcmpgtuw_p:
6100       KnownZero = ~1U;  // All bits but the low one are known to be zero.
6101       break;
6102     }
6103   }
6104   }
6105 }
6106
6107
6108 /// getConstraintType - Given a constraint, return the type of
6109 /// constraint it is for this target.
6110 PPCTargetLowering::ConstraintType
6111 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
6112   if (Constraint.size() == 1) {
6113     switch (Constraint[0]) {
6114     default: break;
6115     case 'b':
6116     case 'r':
6117     case 'f':
6118     case 'v':
6119     case 'y':
6120       return C_RegisterClass;
6121     }
6122   }
6123   return TargetLowering::getConstraintType(Constraint);
6124 }
6125
6126 /// Examine constraint type and operand type and determine a weight value.
6127 /// This object must already have been set up with the operand type
6128 /// and the current alternative constraint selected.
6129 TargetLowering::ConstraintWeight
6130 PPCTargetLowering::getSingleConstraintMatchWeight(
6131     AsmOperandInfo &info, const char *constraint) const {
6132   ConstraintWeight weight = CW_Invalid;
6133   Value *CallOperandVal = info.CallOperandVal;
6134     // If we don't have a value, we can't do a match,
6135     // but allow it at the lowest weight.
6136   if (CallOperandVal == NULL)
6137     return CW_Default;
6138   Type *type = CallOperandVal->getType();
6139   // Look at the constraint type.
6140   switch (*constraint) {
6141   default:
6142     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
6143     break;
6144   case 'b':
6145     if (type->isIntegerTy())
6146       weight = CW_Register;
6147     break;
6148   case 'f':
6149     if (type->isFloatTy())
6150       weight = CW_Register;
6151     break;
6152   case 'd':
6153     if (type->isDoubleTy())
6154       weight = CW_Register;
6155     break;
6156   case 'v':
6157     if (type->isVectorTy())
6158       weight = CW_Register;
6159     break;
6160   case 'y':
6161     weight = CW_Register;
6162     break;
6163   }
6164   return weight;
6165 }
6166
6167 std::pair<unsigned, const TargetRegisterClass*>
6168 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
6169                                                 EVT VT) const {
6170   if (Constraint.size() == 1) {
6171     // GCC RS6000 Constraint Letters
6172     switch (Constraint[0]) {
6173     case 'b':   // R1-R31
6174     case 'r':   // R0-R31
6175       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
6176         return std::make_pair(0U, &PPC::G8RCRegClass);
6177       return std::make_pair(0U, &PPC::GPRCRegClass);
6178     case 'f':
6179       if (VT == MVT::f32)
6180         return std::make_pair(0U, &PPC::F4RCRegClass);
6181       if (VT == MVT::f64)
6182         return std::make_pair(0U, &PPC::F8RCRegClass);
6183       break;
6184     case 'v':
6185       return std::make_pair(0U, &PPC::VRRCRegClass);
6186     case 'y':   // crrc
6187       return std::make_pair(0U, &PPC::CRRCRegClass);
6188     }
6189   }
6190
6191   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
6192 }
6193
6194
6195 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
6196 /// vector.  If it is invalid, don't add anything to Ops.
6197 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
6198                                                      std::string &Constraint,
6199                                                      std::vector<SDValue>&Ops,
6200                                                      SelectionDAG &DAG) const {
6201   SDValue Result(0,0);
6202
6203   // Only support length 1 constraints.
6204   if (Constraint.length() > 1) return;
6205
6206   char Letter = Constraint[0];
6207   switch (Letter) {
6208   default: break;
6209   case 'I':
6210   case 'J':
6211   case 'K':
6212   case 'L':
6213   case 'M':
6214   case 'N':
6215   case 'O':
6216   case 'P': {
6217     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
6218     if (!CST) return; // Must be an immediate to match.
6219     unsigned Value = CST->getZExtValue();
6220     switch (Letter) {
6221     default: llvm_unreachable("Unknown constraint letter!");
6222     case 'I':  // "I" is a signed 16-bit constant.
6223       if ((short)Value == (int)Value)
6224         Result = DAG.getTargetConstant(Value, Op.getValueType());
6225       break;
6226     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
6227     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
6228       if ((short)Value == 0)
6229         Result = DAG.getTargetConstant(Value, Op.getValueType());
6230       break;
6231     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
6232       if ((Value >> 16) == 0)
6233         Result = DAG.getTargetConstant(Value, Op.getValueType());
6234       break;
6235     case 'M':  // "M" is a constant that is greater than 31.
6236       if (Value > 31)
6237         Result = DAG.getTargetConstant(Value, Op.getValueType());
6238       break;
6239     case 'N':  // "N" is a positive constant that is an exact power of two.
6240       if ((int)Value > 0 && isPowerOf2_32(Value))
6241         Result = DAG.getTargetConstant(Value, Op.getValueType());
6242       break;
6243     case 'O':  // "O" is the constant zero.
6244       if (Value == 0)
6245         Result = DAG.getTargetConstant(Value, Op.getValueType());
6246       break;
6247     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
6248       if ((short)-Value == (int)-Value)
6249         Result = DAG.getTargetConstant(Value, Op.getValueType());
6250       break;
6251     }
6252     break;
6253   }
6254   }
6255
6256   if (Result.getNode()) {
6257     Ops.push_back(Result);
6258     return;
6259   }
6260
6261   // Handle standard constraint letters.
6262   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
6263 }
6264
6265 // isLegalAddressingMode - Return true if the addressing mode represented
6266 // by AM is legal for this target, for a load/store of the specified type.
6267 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
6268                                               Type *Ty) const {
6269   // FIXME: PPC does not allow r+i addressing modes for vectors!
6270
6271   // PPC allows a sign-extended 16-bit immediate field.
6272   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
6273     return false;
6274
6275   // No global is ever allowed as a base.
6276   if (AM.BaseGV)
6277     return false;
6278
6279   // PPC only support r+r,
6280   switch (AM.Scale) {
6281   case 0:  // "r+i" or just "i", depending on HasBaseReg.
6282     break;
6283   case 1:
6284     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
6285       return false;
6286     // Otherwise we have r+r or r+i.
6287     break;
6288   case 2:
6289     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
6290       return false;
6291     // Allow 2*r as r+r.
6292     break;
6293   default:
6294     // No other scales are supported.
6295     return false;
6296   }
6297
6298   return true;
6299 }
6300
6301 /// isLegalAddressImmediate - Return true if the integer value can be used
6302 /// as the offset of the target addressing mode for load / store of the
6303 /// given type.
6304 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,Type *Ty) const{
6305   // PPC allows a sign-extended 16-bit immediate field.
6306   return (V > -(1 << 16) && V < (1 << 16)-1);
6307 }
6308
6309 bool PPCTargetLowering::isLegalAddressImmediate(GlobalValue* GV) const {
6310   return false;
6311 }
6312
6313 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
6314                                            SelectionDAG &DAG) const {
6315   MachineFunction &MF = DAG.getMachineFunction();
6316   MachineFrameInfo *MFI = MF.getFrameInfo();
6317   MFI->setReturnAddressIsTaken(true);
6318
6319   DebugLoc dl = Op.getDebugLoc();
6320   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6321
6322   // Make sure the function does not optimize away the store of the RA to
6323   // the stack.
6324   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
6325   FuncInfo->setLRStoreRequired();
6326   bool isPPC64 = PPCSubTarget.isPPC64();
6327   bool isDarwinABI = PPCSubTarget.isDarwinABI();
6328
6329   if (Depth > 0) {
6330     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6331     SDValue Offset =
6332
6333       DAG.getConstant(PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI),
6334                       isPPC64? MVT::i64 : MVT::i32);
6335     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6336                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6337                                    FrameAddr, Offset),
6338                        MachinePointerInfo(), false, false, false, 0);
6339   }
6340
6341   // Just load the return address off the stack.
6342   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
6343   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6344                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
6345 }
6346
6347 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
6348                                           SelectionDAG &DAG) const {
6349   DebugLoc dl = Op.getDebugLoc();
6350   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6351
6352   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
6353   bool isPPC64 = PtrVT == MVT::i64;
6354
6355   MachineFunction &MF = DAG.getMachineFunction();
6356   MachineFrameInfo *MFI = MF.getFrameInfo();
6357   MFI->setFrameAddressIsTaken(true);
6358   bool is31 = (getTargetMachine().Options.DisableFramePointerElim(MF) ||
6359                MFI->hasVarSizedObjects()) &&
6360                   MFI->getStackSize() &&
6361                   !MF.getFunction()->getFnAttributes().
6362                     hasAttribute(Attributes::Naked);
6363   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
6364                                 (is31 ? PPC::R31 : PPC::R1);
6365   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
6366                                          PtrVT);
6367   while (Depth--)
6368     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
6369                             FrameAddr, MachinePointerInfo(), false, false,
6370                             false, 0);
6371   return FrameAddr;
6372 }
6373
6374 bool
6375 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
6376   // The PowerPC target isn't yet aware of offsets.
6377   return false;
6378 }
6379
6380 /// getOptimalMemOpType - Returns the target specific optimal type for load
6381 /// and store operations as a result of memset, memcpy, and memmove
6382 /// lowering. If DstAlign is zero that means it's safe to destination
6383 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
6384 /// means there isn't a need to check it against alignment requirement,
6385 /// probably because the source does not need to be loaded. If
6386 /// 'IsZeroVal' is true, that means it's safe to return a
6387 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
6388 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
6389 /// constant so it does not need to be loaded.
6390 /// It returns EVT::Other if the type should be determined using generic
6391 /// target-independent logic.
6392 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
6393                                            unsigned DstAlign, unsigned SrcAlign,
6394                                            bool IsZeroVal,
6395                                            bool MemcpyStrSrc,
6396                                            MachineFunction &MF) const {
6397   if (this->PPCSubTarget.isPPC64()) {
6398     return MVT::i64;
6399   } else {
6400     return MVT::i32;
6401   }
6402 }
6403
6404 /// isFMAFasterThanMulAndAdd - Return true if an FMA operation is faster than
6405 /// a pair of mul and add instructions. fmuladd intrinsics will be expanded to
6406 /// FMAs when this method returns true (and FMAs are legal), otherwise fmuladd
6407 /// is expanded to mul + add.
6408 bool PPCTargetLowering::isFMAFasterThanMulAndAdd(EVT VT) const {
6409   if (!VT.isSimple())
6410     return false;
6411
6412   switch (VT.getSimpleVT().SimpleTy) {
6413   case MVT::f32:
6414   case MVT::f64:
6415   case MVT::v4f32:
6416     return true;
6417   default:
6418     break;
6419   }
6420
6421   return false;
6422 }
6423
6424 Sched::Preference PPCTargetLowering::getSchedulingPreference(SDNode *N) const {
6425   if (DisableILPPref)
6426     return TargetLowering::getSchedulingPreference(N);
6427
6428   return Sched::ILP;
6429 }
6430