lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCTargetMachine.h"
  18 #include "MCTargetDesc/PPCPredicates.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/ADT/STLExtras.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 using namespace llvm;
  38
  39 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  40                                      CCValAssign::LocInfo &LocInfo,
  41                                      ISD::ArgFlagsTy &ArgFlags,
  42                                      CCState &State);
  43 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  44                                             MVT &LocVT,
  45                                             CCValAssign::LocInfo &LocInfo,
  46                                             ISD::ArgFlagsTy &ArgFlags,
  47                                             CCState &State);
  48 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  49                                               MVT &LocVT,
  50                                               CCValAssign::LocInfo &LocInfo,
  51                                               ISD::ArgFlagsTy &ArgFlags,
  52                                               CCState &State);
  53
  54 static cl::opt<bool> DisablePPCPreinc("disable-ppc-preinc",
  55 cl::desc("disable preincrement load/store generation on PPC"), cl::Hidden);
  56
  57 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  58   if (TM.getSubtargetImpl()->isDarwin())
  59     return new TargetLoweringObjectFileMachO();
  60
  61   return new TargetLoweringObjectFileELF();
  62 }
  63
  64 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  65   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  66
  67   setPow2DivIsCheap();
  68
  69   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  70   setUseUnderscoreSetJmp(true);
  71   setUseUnderscoreLongJmp(true);
  72
  73   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  74   // arguments are at least 4/8 bytes aligned.
  75   setMinStackArgumentAlignment(TM.getSubtarget<PPCSubtarget>().isPPC64() ? 8:4);
  76
  77   // Set up the register classes.
  78   addRegisterClass(MVT::i32, &PPC::GPRCRegClass);
  79   addRegisterClass(MVT::f32, &PPC::F4RCRegClass);
  80   addRegisterClass(MVT::f64, &PPC::F8RCRegClass);
  81
  82   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  83   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  84   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  85
  86   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  87
  88   // PowerPC has pre-inc load and store's.
  89   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  90   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  91   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  92   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  93   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  94   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  95   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  96   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  97   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  98   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  99
 100   // This is used in the ppcf128->int sequence.  Note it has different semantics
 101   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 102   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 103
 104   // We do not currently implment this libm ops for PowerPC.
 105   setOperationAction(ISD::FFLOOR, MVT::ppcf128, Expand);
 106   setOperationAction(ISD::FCEIL,  MVT::ppcf128, Expand);
 107   setOperationAction(ISD::FTRUNC, MVT::ppcf128, Expand);
 108   setOperationAction(ISD::FRINT,  MVT::ppcf128, Expand);
 109   setOperationAction(ISD::FNEARBYINT, MVT::ppcf128, Expand);
 110
 111   // PowerPC has no SREM/UREM instructions
 112   setOperationAction(ISD::SREM, MVT::i32, Expand);
 113   setOperationAction(ISD::UREM, MVT::i32, Expand);
 114   setOperationAction(ISD::SREM, MVT::i64, Expand);
 115   setOperationAction(ISD::UREM, MVT::i64, Expand);
 116
 117   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 118   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 119   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 120   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 121   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 122   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 123   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 124   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 125   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 126
 127   // We don't support sin/cos/sqrt/fmod/pow
 128   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 129   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 130   setOperationAction(ISD::FREM , MVT::f64, Expand);
 131   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 132   setOperationAction(ISD::FMA  , MVT::f64, Expand);
 133   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 134   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 135   setOperationAction(ISD::FREM , MVT::f32, Expand);
 136   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 137   setOperationAction(ISD::FMA  , MVT::f32, Expand);
 138
 139   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 140
 141   // If we're enabling GP optimizations, use hardware square root
 142   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 143     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 144     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 145   }
 146
 147   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 148   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 149
 150   // PowerPC does not have BSWAP, CTPOP or CTTZ
 151   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 152   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 153   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 154   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 155   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 156   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 157   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 158   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 159   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 160   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 161
 162   // PowerPC does not have ROTR
 163   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 164   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 165
 166   // PowerPC does not have Select
 167   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 168   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 169   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 170   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 171
 172   // PowerPC wants to turn select_cc of FP into fsel when possible.
 173   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 174   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 175
 176   // PowerPC wants to optimize integer setcc a bit
 177   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 178
 179   // PowerPC does not have BRCOND which requires SetCC
 180   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 181
 182   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 183
 184   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 185   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 186
 187   // PowerPC does not have [U|S]INT_TO_FP
 188   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 189   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 190
 191   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
 192   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
 193   setOperationAction(ISD::BITCAST, MVT::i64, Expand);
 194   setOperationAction(ISD::BITCAST, MVT::f64, Expand);
 195
 196   // We cannot sextinreg(i1).  Expand to shifts.
 197   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 198
 199   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 200   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 201   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 202   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 203
 204
 205   // We want to legalize GlobalAddress and ConstantPool nodes into the
 206   // appropriate instructions to materialize the address.
 207   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 208   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 209   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 210   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 211   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 212   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 213   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 214   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 215   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 216   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 217
 218   // TRAP is legal.
 219   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 220
 221   // TRAMPOLINE is custom lowered.
 222   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 223   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 224
 225   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 226   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 227
 228   if (TM.getSubtarget<PPCSubtarget>().isSVR4ABI()) {
 229     if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 230       // VAARG always uses double-word chunks, so promote anything smaller.
 231       setOperationAction(ISD::VAARG, MVT::i1, Promote);
 232       AddPromotedToType (ISD::VAARG, MVT::i1, MVT::i64);
 233       setOperationAction(ISD::VAARG, MVT::i8, Promote);
 234       AddPromotedToType (ISD::VAARG, MVT::i8, MVT::i64);
 235       setOperationAction(ISD::VAARG, MVT::i16, Promote);
 236       AddPromotedToType (ISD::VAARG, MVT::i16, MVT::i64);
 237       setOperationAction(ISD::VAARG, MVT::i32, Promote);
 238       AddPromotedToType (ISD::VAARG, MVT::i32, MVT::i64);
 239       setOperationAction(ISD::VAARG, MVT::Other, Expand);
 240     } else {
 241       // VAARG is custom lowered with the 32-bit SVR4 ABI.
 242       setOperationAction(ISD::VAARG, MVT::Other, Custom);
 243       setOperationAction(ISD::VAARG, MVT::i64, Custom);
 244     }
 245   } else
 246     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 247
 248   // Use the default implementation.
 249   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 250   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 251   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 252   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 253   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 254   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 255
 256   // We want to custom lower some of our intrinsics.
 257   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 258
 259   // Comparisons that require checking two conditions.
 260   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 261   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 262   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 263   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 264   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 265   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 266   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 267   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 268   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 269   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 270   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 271   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 272
 273   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 274     // They also have instructions for converting between i64 and fp.
 275     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 276     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 277     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 278     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 279     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 280     // We cannot do this with Promote because i64 is not a legal type.
 281     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 282
 283     // FIXME: disable this lowered code.  This generates 64-bit register values,
 284     // and we don't model the fact that the top part is clobbered by calls.  We
 285     // need to flag these together so that the value isn't live across a call.
 286     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 287   } else {
 288     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 289     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 290   }
 291
 292   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 293     // 64-bit PowerPC implementations can support i64 types directly
 294     addRegisterClass(MVT::i64, &PPC::G8RCRegClass);
 295     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 296     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 297     // 64-bit PowerPC wants to expand i128 shifts itself.
 298     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 299     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 300     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 301   } else {
 302     // 32-bit PowerPC wants to expand i64 shifts itself.
 303     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 304     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 305     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 306   }
 307
 308   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 309     // First set operation action for all vector types to expand. Then we
 310     // will selectively turn on ones that can be effectively codegen'd.
 311     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 312          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 313       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 314
 315       // add/sub are legal for all supported vector VT's.
 316       setOperationAction(ISD::ADD , VT, Legal);
 317       setOperationAction(ISD::SUB , VT, Legal);
 318
 319       // We promote all shuffles to v16i8.
 320       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 321       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 322
 323       // We promote all non-typed operations to v4i32.
 324       setOperationAction(ISD::AND   , VT, Promote);
 325       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 326       setOperationAction(ISD::OR    , VT, Promote);
 327       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 328       setOperationAction(ISD::XOR   , VT, Promote);
 329       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 330       setOperationAction(ISD::LOAD  , VT, Promote);
 331       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 332       setOperationAction(ISD::SELECT, VT, Promote);
 333       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 334       setOperationAction(ISD::STORE, VT, Promote);
 335       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 336
 337       // No other operations are legal.
 338       setOperationAction(ISD::MUL , VT, Expand);
 339       setOperationAction(ISD::SDIV, VT, Expand);
 340       setOperationAction(ISD::SREM, VT, Expand);
 341       setOperationAction(ISD::UDIV, VT, Expand);
 342       setOperationAction(ISD::UREM, VT, Expand);
 343       setOperationAction(ISD::FDIV, VT, Expand);
 344       setOperationAction(ISD::FNEG, VT, Expand);
 345       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 346       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 347       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 348       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 349       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 350       setOperationAction(ISD::UDIVREM, VT, Expand);
 351       setOperationAction(ISD::SDIVREM, VT, Expand);
 352       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 353       setOperationAction(ISD::FPOW, VT, Expand);
 354       setOperationAction(ISD::CTPOP, VT, Expand);
 355       setOperationAction(ISD::CTLZ, VT, Expand);
 356       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 357       setOperationAction(ISD::CTTZ, VT, Expand);
 358       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 359     }
 360
 361     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 362     // with merges, splats, etc.
 363     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 364
 365     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 366     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 367     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 368     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 369     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 370     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 371
 372     addRegisterClass(MVT::v4f32, &PPC::VRRCRegClass);
 373     addRegisterClass(MVT::v4i32, &PPC::VRRCRegClass);
 374     addRegisterClass(MVT::v8i16, &PPC::VRRCRegClass);
 375     addRegisterClass(MVT::v16i8, &PPC::VRRCRegClass);
 376
 377     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 378     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 379     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 380     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 381
 382     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 383     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 384
 385     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 386     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 387     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 388     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 389   }
 390
 391   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport())
 392     setOperationAction(ISD::PREFETCH, MVT::Other, Legal);
 393
 394   setOperationAction(ISD::ATOMIC_LOAD,  MVT::i32, Expand);
 395   setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Expand);
 396
 397   setBooleanContents(ZeroOrOneBooleanContent);
 398   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
 399
 400   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 401     setStackPointerRegisterToSaveRestore(PPC::X1);
 402     setExceptionPointerRegister(PPC::X3);
 403     setExceptionSelectorRegister(PPC::X4);
 404   } else {
 405     setStackPointerRegisterToSaveRestore(PPC::R1);
 406     setExceptionPointerRegister(PPC::R3);
 407     setExceptionSelectorRegister(PPC::R4);
 408   }
 409
 410   // We have target-specific dag combine patterns for the following nodes:
 411   setTargetDAGCombine(ISD::SINT_TO_FP);
 412   setTargetDAGCombine(ISD::STORE);
 413   setTargetDAGCombine(ISD::BR_CC);
 414   setTargetDAGCombine(ISD::BSWAP);
 415
 416   // Darwin long double math library functions have $LDBL128 appended.
 417   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 418     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 419     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 420     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 421     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 422     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 423     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 424     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 425     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 426     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 427     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 428   }
 429
 430   setMinFunctionAlignment(2);
 431   if (PPCSubTarget.isDarwin())
 432     setPrefFunctionAlignment(4);
 433
 434   setInsertFencesForAtomic(true);
 435
 436   setSchedulingPreference(Sched::Hybrid);
 437
 438   computeRegisterProperties();
 439 }
 440
 441 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 442 /// function arguments in the caller parameter area.
 443 unsigned PPCTargetLowering::getByValTypeAlignment(Type *Ty) const {
 444   const TargetMachine &TM = getTargetMachine();
 445   // Darwin passes everything on 4 byte boundary.
 446   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 447     return 4;
 448
 449   // 16byte and wider vectors are passed on 16byte boundary.
 450   if (VectorType *VTy = dyn_cast<VectorType>(Ty))
 451     if (VTy->getBitWidth() >= 128)
 452       return 16;
 453
 454   // The rest is 8 on PPC64 and 4 on PPC32 boundary.
 455    if (PPCSubTarget.isPPC64())
 456      return 8;
 457
 458   return 4;
 459 }
 460
 461 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 462   switch (Opcode) {
 463   default: return 0;
 464   case PPCISD::FSEL:            return "PPCISD::FSEL";
 465   case PPCISD::FCFID:           return "PPCISD::FCFID";
 466   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 467   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 468   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 469   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 470   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 471   case PPCISD::VPERM:           return "PPCISD::VPERM";
 472   case PPCISD::Hi:              return "PPCISD::Hi";
 473   case PPCISD::Lo:              return "PPCISD::Lo";
 474   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 475   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 476   case PPCISD::LOAD:            return "PPCISD::LOAD";
 477   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 478   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 479   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 480   case PPCISD::SRL:             return "PPCISD::SRL";
 481   case PPCISD::SRA:             return "PPCISD::SRA";
 482   case PPCISD::SHL:             return "PPCISD::SHL";
 483   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 484   case PPCISD::STD_32:          return "PPCISD::STD_32";
 485   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 486   case PPCISD::CALL_NOP_SVR4:   return "PPCISD::CALL_NOP_SVR4";
 487   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 488   case PPCISD::NOP:             return "PPCISD::NOP";
 489   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 490   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 491   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 492   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 493   case PPCISD::MFCR:            return "PPCISD::MFCR";
 494   case PPCISD::VCMP:            return "PPCISD::VCMP";
 495   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 496   case PPCISD::LBRX:            return "PPCISD::LBRX";
 497   case PPCISD::STBRX:           return "PPCISD::STBRX";
 498   case PPCISD::LARX:            return "PPCISD::LARX";
 499   case PPCISD::STCX:            return "PPCISD::STCX";
 500   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 501   case PPCISD::MFFS:            return "PPCISD::MFFS";
 502   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 503   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 504   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 505   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 506   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 507   }
 508 }
 509
 510 EVT PPCTargetLowering::getSetCCResultType(EVT VT) const {
 511   return MVT::i32;
 512 }
 513
 514 //===----------------------------------------------------------------------===//
 515 // Node matching predicates, for use by the tblgen matching code.
 516 //===----------------------------------------------------------------------===//
 517
 518 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 519 static bool isFloatingPointZero(SDValue Op) {
 520   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 521     return CFP->getValueAPF().isZero();
 522   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 523     // Maybe this has already been legalized into the constant pool?
 524     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 525       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 526         return CFP->getValueAPF().isZero();
 527   }
 528   return false;
 529 }
 530
 531 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 532 /// true if Op is undef or if it matches the specified value.
 533 static bool isConstantOrUndef(int Op, int Val) {
 534   return Op < 0 || Op == Val;
 535 }
 536
 537 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 538 /// VPKUHUM instruction.
 539 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 540   if (!isUnary) {
 541     for (unsigned i = 0; i != 16; ++i)
 542       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 543         return false;
 544   } else {
 545     for (unsigned i = 0; i != 8; ++i)
 546       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 547           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 548         return false;
 549   }
 550   return true;
 551 }
 552
 553 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 554 /// VPKUWUM instruction.
 555 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 556   if (!isUnary) {
 557     for (unsigned i = 0; i != 16; i += 2)
 558       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 559           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 560         return false;
 561   } else {
 562     for (unsigned i = 0; i != 8; i += 2)
 563       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 564           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 565           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 566           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 567         return false;
 568   }
 569   return true;
 570 }
 571
 572 /// isVMerge - Common function, used to match vmrg* shuffles.
 573 ///
 574 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 575                      unsigned LHSStart, unsigned RHSStart) {
 576   assert(N->getValueType(0) == MVT::v16i8 &&
 577          "PPC only supports shuffles by bytes!");
 578   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 579          "Unsupported merge size!");
 580
 581   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 582     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 583       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 584                              LHSStart+j+i*UnitSize) ||
 585           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 586                              RHSStart+j+i*UnitSize))
 587         return false;
 588     }
 589   return true;
 590 }
 591
 592 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 593 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 594 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 595                              bool isUnary) {
 596   if (!isUnary)
 597     return isVMerge(N, UnitSize, 8, 24);
 598   return isVMerge(N, UnitSize, 8, 8);
 599 }
 600
 601 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 602 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 603 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 604                              bool isUnary) {
 605   if (!isUnary)
 606     return isVMerge(N, UnitSize, 0, 16);
 607   return isVMerge(N, UnitSize, 0, 0);
 608 }
 609
 610
 611 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 612 /// amount, otherwise return -1.
 613 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 614   assert(N->getValueType(0) == MVT::v16i8 &&
 615          "PPC only supports shuffles by bytes!");
 616
 617   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 618
 619   // Find the first non-undef value in the shuffle mask.
 620   unsigned i;
 621   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 622     /*search*/;
 623
 624   if (i == 16) return -1;  // all undef.
 625
 626   // Otherwise, check to see if the rest of the elements are consecutively
 627   // numbered from this value.
 628   unsigned ShiftAmt = SVOp->getMaskElt(i);
 629   if (ShiftAmt < i) return -1;
 630   ShiftAmt -= i;
 631
 632   if (!isUnary) {
 633     // Check the rest of the elements to see if they are consecutive.
 634     for (++i; i != 16; ++i)
 635       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 636         return -1;
 637   } else {
 638     // Check the rest of the elements to see if they are consecutive.
 639     for (++i; i != 16; ++i)
 640       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 641         return -1;
 642   }
 643   return ShiftAmt;
 644 }
 645
 646 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 647 /// specifies a splat of a single element that is suitable for input to
 648 /// VSPLTB/VSPLTH/VSPLTW.
 649 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 650   assert(N->getValueType(0) == MVT::v16i8 &&
 651          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 652
 653   // This is a splat operation if each element of the permute is the same, and
 654   // if the value doesn't reference the second vector.
 655   unsigned ElementBase = N->getMaskElt(0);
 656
 657   // FIXME: Handle UNDEF elements too!
 658   if (ElementBase >= 16)
 659     return false;
 660
 661   // Check that the indices are consecutive, in the case of a multi-byte element
 662   // splatted with a v16i8 mask.
 663   for (unsigned i = 1; i != EltSize; ++i)
 664     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 665       return false;
 666
 667   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 668     if (N->getMaskElt(i) < 0) continue;
 669     for (unsigned j = 0; j != EltSize; ++j)
 670       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 671         return false;
 672   }
 673   return true;
 674 }
 675
 676 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 677 /// are -0.0.
 678 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 679   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 680
 681   APInt APVal, APUndef;
 682   unsigned BitSize;
 683   bool HasAnyUndefs;
 684
 685   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 686     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 687       return CFP->getValueAPF().isNegZero();
 688
 689   return false;
 690 }
 691
 692 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 693 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 694 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 695   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 696   assert(isSplatShuffleMask(SVOp, EltSize));
 697   return SVOp->getMaskElt(0) / EltSize;
 698 }
 699
 700 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 701 /// by using a vspltis[bhw] instruction of the specified element size, return
 702 /// the constant being splatted.  The ByteSize field indicates the number of
 703 /// bytes of each element [124] -> [bhw].
 704 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 705   SDValue OpVal(0, 0);
 706
 707   // If ByteSize of the splat is bigger than the element size of the
 708   // build_vector, then we have a case where we are checking for a splat where
 709   // multiple elements of the buildvector are folded together into a single
 710   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 711   unsigned EltSize = 16/N->getNumOperands();
 712   if (EltSize < ByteSize) {
 713     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 714     SDValue UniquedVals[4];
 715     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 716
 717     // See if all of the elements in the buildvector agree across.
 718     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 719       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 720       // If the element isn't a constant, bail fully out.
 721       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 722
 723
 724       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 725         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 726       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 727         return SDValue();  // no match.
 728     }
 729
 730     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 731     // either constant or undef values that are identical for each chunk.  See
 732     // if these chunks can form into a larger vspltis*.
 733
 734     // Check to see if all of the leading entries are either 0 or -1.  If
 735     // neither, then this won't fit into the immediate field.
 736     bool LeadingZero = true;
 737     bool LeadingOnes = true;
 738     for (unsigned i = 0; i != Multiple-1; ++i) {
 739       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 740
 741       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 742       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 743     }
 744     // Finally, check the least significant entry.
 745     if (LeadingZero) {
 746       if (UniquedVals[Multiple-1].getNode() == 0)
 747         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 748       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 749       if (Val < 16)
 750         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 751     }
 752     if (LeadingOnes) {
 753       if (UniquedVals[Multiple-1].getNode() == 0)
 754         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 755       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 756       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 757         return DAG.getTargetConstant(Val, MVT::i32);
 758     }
 759
 760     return SDValue();
 761   }
 762
 763   // Check to see if this buildvec has a single non-undef value in its elements.
 764   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 765     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 766     if (OpVal.getNode() == 0)
 767       OpVal = N->getOperand(i);
 768     else if (OpVal != N->getOperand(i))
 769       return SDValue();
 770   }
 771
 772   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 773
 774   unsigned ValSizeInBytes = EltSize;
 775   uint64_t Value = 0;
 776   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 777     Value = CN->getZExtValue();
 778   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 779     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 780     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 781   }
 782
 783   // If the splat value is larger than the element value, then we can never do
 784   // this splat.  The only case that we could fit the replicated bits into our
 785   // immediate field for would be zero, and we prefer to use vxor for it.
 786   if (ValSizeInBytes < ByteSize) return SDValue();
 787
 788   // If the element value is larger than the splat value, cut it in half and
 789   // check to see if the two halves are equal.  Continue doing this until we
 790   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 791   while (ValSizeInBytes > ByteSize) {
 792     ValSizeInBytes >>= 1;
 793
 794     // If the top half equals the bottom half, we're still ok.
 795     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 796          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 797       return SDValue();
 798   }
 799
 800   // Properly sign extend the value.
 801   int ShAmt = (4-ByteSize)*8;
 802   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 803
 804   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 805   if (MaskVal == 0) return SDValue();
 806
 807   // Finally, if this value fits in a 5 bit sext field, return it
 808   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 809     return DAG.getTargetConstant(MaskVal, MVT::i32);
 810   return SDValue();
 811 }
 812
 813 //===----------------------------------------------------------------------===//
 814 //  Addressing Mode Selection
 815 //===----------------------------------------------------------------------===//
 816
 817 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 818 /// or 64-bit immediate, and if the value can be accurately represented as a
 819 /// sign extension from a 16-bit value.  If so, this returns true and the
 820 /// immediate.
 821 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 822   if (N->getOpcode() != ISD::Constant)
 823     return false;
 824
 825   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 826   if (N->getValueType(0) == MVT::i32)
 827     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 828   else
 829     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 830 }
 831 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 832   return isIntS16Immediate(Op.getNode(), Imm);
 833 }
 834
 835
 836 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 837 /// can be represented as an indexed [r+r] operation.  Returns false if it
 838 /// can be more efficiently represented with [r+imm].
 839 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 840                                             SDValue &Index,
 841                                             SelectionDAG &DAG) const {
 842   short imm = 0;
 843   if (N.getOpcode() == ISD::ADD) {
 844     if (isIntS16Immediate(N.getOperand(1), imm))
 845       return false;    // r+i
 846     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 847       return false;    // r+i
 848
 849     Base = N.getOperand(0);
 850     Index = N.getOperand(1);
 851     return true;
 852   } else if (N.getOpcode() == ISD::OR) {
 853     if (isIntS16Immediate(N.getOperand(1), imm))
 854       return false;    // r+i can fold it if we can.
 855
 856     // If this is an or of disjoint bitfields, we can codegen this as an add
 857     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 858     // disjoint.
 859     APInt LHSKnownZero, LHSKnownOne;
 860     APInt RHSKnownZero, RHSKnownOne;
 861     DAG.ComputeMaskedBits(N.getOperand(0),
 862                           LHSKnownZero, LHSKnownOne);
 863
 864     if (LHSKnownZero.getBoolValue()) {
 865       DAG.ComputeMaskedBits(N.getOperand(1),
 866                             RHSKnownZero, RHSKnownOne);
 867       // If all of the bits are known zero on the LHS or RHS, the add won't
 868       // carry.
 869       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 870         Base = N.getOperand(0);
 871         Index = N.getOperand(1);
 872         return true;
 873       }
 874     }
 875   }
 876
 877   return false;
 878 }
 879
 880 /// Returns true if the address N can be represented by a base register plus
 881 /// a signed 16-bit displacement [r+imm], and if it is not better
 882 /// represented as reg+reg.
 883 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 884                                             SDValue &Base,
 885                                             SelectionDAG &DAG) const {
 886   // FIXME dl should come from parent load or store, not from address
 887   DebugLoc dl = N.getDebugLoc();
 888   // If this can be more profitably realized as r+r, fail.
 889   if (SelectAddressRegReg(N, Disp, Base, DAG))
 890     return false;
 891
 892   if (N.getOpcode() == ISD::ADD) {
 893     short imm = 0;
 894     if (isIntS16Immediate(N.getOperand(1), imm)) {
 895       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 896       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 897         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 898       } else {
 899         Base = N.getOperand(0);
 900       }
 901       return true; // [r+i]
 902     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 903       // Match LOAD (ADD (X, Lo(G))).
 904       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 905              && "Cannot handle constant offsets yet!");
 906       Disp = N.getOperand(1).getOperand(0);  // The global address.
 907       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 908              Disp.getOpcode() == ISD::TargetConstantPool ||
 909              Disp.getOpcode() == ISD::TargetJumpTable);
 910       Base = N.getOperand(0);
 911       return true;  // [&g+r]
 912     }
 913   } else if (N.getOpcode() == ISD::OR) {
 914     short imm = 0;
 915     if (isIntS16Immediate(N.getOperand(1), imm)) {
 916       // If this is an or of disjoint bitfields, we can codegen this as an add
 917       // (for better address arithmetic) if the LHS and RHS of the OR are
 918       // provably disjoint.
 919       APInt LHSKnownZero, LHSKnownOne;
 920       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
 921
 922       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 923         // If all of the bits are known zero on the LHS or RHS, the add won't
 924         // carry.
 925         Base = N.getOperand(0);
 926         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 927         return true;
 928       }
 929     }
 930   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 931     // Loading from a constant address.
 932
 933     // If this address fits entirely in a 16-bit sext immediate field, codegen
 934     // this as "d, 0"
 935     short Imm;
 936     if (isIntS16Immediate(CN, Imm)) {
 937       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 938       Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 939                              CN->getValueType(0));
 940       return true;
 941     }
 942
 943     // Handle 32-bit sext immediates with LIS + addr mode.
 944     if (CN->getValueType(0) == MVT::i32 ||
 945         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 946       int Addr = (int)CN->getZExtValue();
 947
 948       // Otherwise, break this down into an LIS + disp.
 949       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 950
 951       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 952       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 953       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 954       return true;
 955     }
 956   }
 957
 958   Disp = DAG.getTargetConstant(0, getPointerTy());
 959   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 960     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 961   else
 962     Base = N;
 963   return true;      // [r+0]
 964 }
 965
 966 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 967 /// represented as an indexed [r+r] operation.
 968 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 969                                                 SDValue &Index,
 970                                                 SelectionDAG &DAG) const {
 971   // Check to see if we can easily represent this as an [r+r] address.  This
 972   // will fail if it thinks that the address is more profitably represented as
 973   // reg+imm, e.g. where imm = 0.
 974   if (SelectAddressRegReg(N, Base, Index, DAG))
 975     return true;
 976
 977   // If the operand is an addition, always emit this as [r+r], since this is
 978   // better (for code size, and execution, as the memop does the add for free)
 979   // than emitting an explicit add.
 980   if (N.getOpcode() == ISD::ADD) {
 981     Base = N.getOperand(0);
 982     Index = N.getOperand(1);
 983     return true;
 984   }
 985
 986   // Otherwise, do it the hard way, using R0 as the base register.
 987   Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 988                          N.getValueType());
 989   Index = N;
 990   return true;
 991 }
 992
 993 /// SelectAddressRegImmShift - Returns true if the address N can be
 994 /// represented by a base register plus a signed 14-bit displacement
 995 /// [r+imm*4].  Suitable for use by STD and friends.
 996 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 997                                                  SDValue &Base,
 998                                                  SelectionDAG &DAG) const {
 999   // FIXME dl should come from the parent load or store, not the address
1000   DebugLoc dl = N.getDebugLoc();
1001   // If this can be more profitably realized as r+r, fail.
1002   if (SelectAddressRegReg(N, Disp, Base, DAG))
1003     return false;
1004
1005   if (N.getOpcode() == ISD::ADD) {
1006     short imm = 0;
1007     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1008       Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1009       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
1010         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1011       } else {
1012         Base = N.getOperand(0);
1013       }
1014       return true; // [r+i]
1015     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
1016       // Match LOAD (ADD (X, Lo(G))).
1017       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
1018              && "Cannot handle constant offsets yet!");
1019       Disp = N.getOperand(1).getOperand(0);  // The global address.
1020       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
1021              Disp.getOpcode() == ISD::TargetConstantPool ||
1022              Disp.getOpcode() == ISD::TargetJumpTable);
1023       Base = N.getOperand(0);
1024       return true;  // [&g+r]
1025     }
1026   } else if (N.getOpcode() == ISD::OR) {
1027     short imm = 0;
1028     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1029       // If this is an or of disjoint bitfields, we can codegen this as an add
1030       // (for better address arithmetic) if the LHS and RHS of the OR are
1031       // provably disjoint.
1032       APInt LHSKnownZero, LHSKnownOne;
1033       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
1034       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1035         // If all of the bits are known zero on the LHS or RHS, the add won't
1036         // carry.
1037         Base = N.getOperand(0);
1038         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1039         return true;
1040       }
1041     }
1042   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1043     // Loading from a constant address.  Verify low two bits are clear.
1044     if ((CN->getZExtValue() & 3) == 0) {
1045       // If this address fits entirely in a 14-bit sext immediate field, codegen
1046       // this as "d, 0"
1047       short Imm;
1048       if (isIntS16Immediate(CN, Imm)) {
1049         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1050         Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1051                                CN->getValueType(0));
1052         return true;
1053       }
1054
1055       // Fold the low-part of 32-bit absolute addresses into addr mode.
1056       if (CN->getValueType(0) == MVT::i32 ||
1057           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1058         int Addr = (int)CN->getZExtValue();
1059
1060         // Otherwise, break this down into an LIS + disp.
1061         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1062         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1063         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1064         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1065         return true;
1066       }
1067     }
1068   }
1069
1070   Disp = DAG.getTargetConstant(0, getPointerTy());
1071   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1072     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1073   else
1074     Base = N;
1075   return true;      // [r+0]
1076 }
1077
1078
1079 /// getPreIndexedAddressParts - returns true by value, base pointer and
1080 /// offset pointer and addressing mode by reference if the node's address
1081 /// can be legally represented as pre-indexed load / store address.
1082 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1083                                                   SDValue &Offset,
1084                                                   ISD::MemIndexedMode &AM,
1085                                                   SelectionDAG &DAG) const {
1086   if (DisablePPCPreinc) return false;
1087
1088   SDValue Ptr;
1089   EVT VT;
1090   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1091     Ptr = LD->getBasePtr();
1092     VT = LD->getMemoryVT();
1093
1094   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1095     Ptr = ST->getBasePtr();
1096     VT  = ST->getMemoryVT();
1097   } else
1098     return false;
1099
1100   // PowerPC doesn't have preinc load/store instructions for vectors.
1101   if (VT.isVector())
1102     return false;
1103
1104   // TODO: Check reg+reg first.
1105
1106   // LDU/STU use reg+imm*4, others use reg+imm.
1107   if (VT != MVT::i64) {
1108     // reg + imm
1109     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1110       return false;
1111   } else {
1112     // reg + imm * 4.
1113     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1114       return false;
1115   }
1116
1117   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1118     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1119     // sext i32 to i64 when addr mode is r+i.
1120     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1121         LD->getExtensionType() == ISD::SEXTLOAD &&
1122         isa<ConstantSDNode>(Offset))
1123       return false;
1124   }
1125
1126   AM = ISD::PRE_INC;
1127   return true;
1128 }
1129
1130 //===----------------------------------------------------------------------===//
1131 //  LowerOperation implementation
1132 //===----------------------------------------------------------------------===//
1133
1134 /// GetLabelAccessInfo - Return true if we should reference labels using a
1135 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1136 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1137                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1138   HiOpFlags = PPCII::MO_HA16;
1139   LoOpFlags = PPCII::MO_LO16;
1140
1141   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1142   // non-darwin platform.  We don't support PIC on other platforms yet.
1143   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1144                TM.getSubtarget<PPCSubtarget>().isDarwin();
1145   if (isPIC) {
1146     HiOpFlags |= PPCII::MO_PIC_FLAG;
1147     LoOpFlags |= PPCII::MO_PIC_FLAG;
1148   }
1149
1150   // If this is a reference to a global value that requires a non-lazy-ptr, make
1151   // sure that instruction lowering adds it.
1152   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1153     HiOpFlags |= PPCII::MO_NLP_FLAG;
1154     LoOpFlags |= PPCII::MO_NLP_FLAG;
1155
1156     if (GV->hasHiddenVisibility()) {
1157       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1158       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1159     }
1160   }
1161
1162   return isPIC;
1163 }
1164
1165 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1166                              SelectionDAG &DAG) {
1167   EVT PtrVT = HiPart.getValueType();
1168   SDValue Zero = DAG.getConstant(0, PtrVT);
1169   DebugLoc DL = HiPart.getDebugLoc();
1170
1171   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1172   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1173
1174   // With PIC, the first instruction is actually "GR+hi(&G)".
1175   if (isPIC)
1176     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1177                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1178
1179   // Generate non-pic code that has direct accesses to the constant pool.
1180   // The address of the global is just (hi(&g)+lo(&g)).
1181   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1182 }
1183
1184 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1185                                              SelectionDAG &DAG) const {
1186   EVT PtrVT = Op.getValueType();
1187   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1188   const Constant *C = CP->getConstVal();
1189
1190   unsigned MOHiFlag, MOLoFlag;
1191   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1192   SDValue CPIHi =
1193     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1194   SDValue CPILo =
1195     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1196   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1197 }
1198
1199 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1200   EVT PtrVT = Op.getValueType();
1201   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1202
1203   unsigned MOHiFlag, MOLoFlag;
1204   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1205   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1206   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1207   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1208 }
1209
1210 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1211                                              SelectionDAG &DAG) const {
1212   EVT PtrVT = Op.getValueType();
1213
1214   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1215
1216   unsigned MOHiFlag, MOLoFlag;
1217   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1218   SDValue TgtBAHi = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOHiFlag);
1219   SDValue TgtBALo = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOLoFlag);
1220   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1221 }
1222
1223 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1224                                               SelectionDAG &DAG) const {
1225   EVT PtrVT = Op.getValueType();
1226   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1227   DebugLoc DL = GSDN->getDebugLoc();
1228   const GlobalValue *GV = GSDN->getGlobal();
1229
1230   // 64-bit SVR4 ABI code is always position-independent.
1231   // The actual address of the GlobalValue is stored in the TOC.
1232   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1233     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1234     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1235                        DAG.getRegister(PPC::X2, MVT::i64));
1236   }
1237
1238   unsigned MOHiFlag, MOLoFlag;
1239   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1240
1241   SDValue GAHi =
1242     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1243   SDValue GALo =
1244     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1245
1246   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1247
1248   // If the global reference is actually to a non-lazy-pointer, we have to do an
1249   // extra load to get the address of the global.
1250   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1251     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1252                       false, false, false, 0);
1253   return Ptr;
1254 }
1255
1256 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1257   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1258   DebugLoc dl = Op.getDebugLoc();
1259
1260   // If we're comparing for equality to zero, expose the fact that this is
1261   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1262   // fold the new nodes.
1263   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1264     if (C->isNullValue() && CC == ISD::SETEQ) {
1265       EVT VT = Op.getOperand(0).getValueType();
1266       SDValue Zext = Op.getOperand(0);
1267       if (VT.bitsLT(MVT::i32)) {
1268         VT = MVT::i32;
1269         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1270       }
1271       unsigned Log2b = Log2_32(VT.getSizeInBits());
1272       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1273       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1274                                 DAG.getConstant(Log2b, MVT::i32));
1275       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1276     }
1277     // Leave comparisons against 0 and -1 alone for now, since they're usually
1278     // optimized.  FIXME: revisit this when we can custom lower all setcc
1279     // optimizations.
1280     if (C->isAllOnesValue() || C->isNullValue())
1281       return SDValue();
1282   }
1283
1284   // If we have an integer seteq/setne, turn it into a compare against zero
1285   // by xor'ing the rhs with the lhs, which is faster than setting a
1286   // condition register, reading it back out, and masking the correct bit.  The
1287   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1288   // the result to other bit-twiddling opportunities.
1289   EVT LHSVT = Op.getOperand(0).getValueType();
1290   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1291     EVT VT = Op.getValueType();
1292     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1293                                 Op.getOperand(1));
1294     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1295   }
1296   return SDValue();
1297 }
1298
1299 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1300                                       const PPCSubtarget &Subtarget) const {
1301   SDNode *Node = Op.getNode();
1302   EVT VT = Node->getValueType(0);
1303   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1304   SDValue InChain = Node->getOperand(0);
1305   SDValue VAListPtr = Node->getOperand(1);
1306   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
1307   DebugLoc dl = Node->getDebugLoc();
1308
1309   assert(!Subtarget.isPPC64() && "LowerVAARG is PPC32 only");
1310
1311   // gpr_index
1312   SDValue GprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1313                                     VAListPtr, MachinePointerInfo(SV), MVT::i8,
1314                                     false, false, 0);
1315   InChain = GprIndex.getValue(1);
1316
1317   if (VT == MVT::i64) {
1318     // Check if GprIndex is even
1319     SDValue GprAnd = DAG.getNode(ISD::AND, dl, MVT::i32, GprIndex,
1320                                  DAG.getConstant(1, MVT::i32));
1321     SDValue CC64 = DAG.getSetCC(dl, MVT::i32, GprAnd,
1322                                 DAG.getConstant(0, MVT::i32), ISD::SETNE);
1323     SDValue GprIndexPlusOne = DAG.getNode(ISD::ADD, dl, MVT::i32, GprIndex,
1324                                           DAG.getConstant(1, MVT::i32));
1325     // Align GprIndex to be even if it isn't
1326     GprIndex = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC64, GprIndexPlusOne,
1327                            GprIndex);
1328   }
1329
1330   // fpr index is 1 byte after gpr
1331   SDValue FprPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1332                                DAG.getConstant(1, MVT::i32));
1333
1334   // fpr
1335   SDValue FprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1336                                     FprPtr, MachinePointerInfo(SV), MVT::i8,
1337                                     false, false, 0);
1338   InChain = FprIndex.getValue(1);
1339
1340   SDValue RegSaveAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1341                                        DAG.getConstant(8, MVT::i32));
1342
1343   SDValue OverflowAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1344                                         DAG.getConstant(4, MVT::i32));
1345
1346   // areas
1347   SDValue OverflowArea = DAG.getLoad(MVT::i32, dl, InChain, OverflowAreaPtr,
1348                                      MachinePointerInfo(), false, false,
1349                                      false, 0);
1350   InChain = OverflowArea.getValue(1);
1351
1352   SDValue RegSaveArea = DAG.getLoad(MVT::i32, dl, InChain, RegSaveAreaPtr,
1353                                     MachinePointerInfo(), false, false,
1354                                     false, 0);
1355   InChain = RegSaveArea.getValue(1);
1356
1357   // select overflow_area if index > 8
1358   SDValue CC = DAG.getSetCC(dl, MVT::i32, VT.isInteger() ? GprIndex : FprIndex,
1359                             DAG.getConstant(8, MVT::i32), ISD::SETLT);
1360
1361   // adjustment constant gpr_index * 4/8
1362   SDValue RegConstant = DAG.getNode(ISD::MUL, dl, MVT::i32,
1363                                     VT.isInteger() ? GprIndex : FprIndex,
1364                                     DAG.getConstant(VT.isInteger() ? 4 : 8,
1365                                                     MVT::i32));
1366
1367   // OurReg = RegSaveArea + RegConstant
1368   SDValue OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, RegSaveArea,
1369                                RegConstant);
1370
1371   // Floating types are 32 bytes into RegSaveArea
1372   if (VT.isFloatingPoint())
1373     OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, OurReg,
1374                          DAG.getConstant(32, MVT::i32));
1375
1376   // increase {f,g}pr_index by 1 (or 2 if VT is i64)
1377   SDValue IndexPlus1 = DAG.getNode(ISD::ADD, dl, MVT::i32,
1378                                    VT.isInteger() ? GprIndex : FprIndex,
1379                                    DAG.getConstant(VT == MVT::i64 ? 2 : 1,
1380                                                    MVT::i32));
1381
1382   InChain = DAG.getTruncStore(InChain, dl, IndexPlus1,
1383                               VT.isInteger() ? VAListPtr : FprPtr,
1384                               MachinePointerInfo(SV),
1385                               MVT::i8, false, false, 0);
1386
1387   // determine if we should load from reg_save_area or overflow_area
1388   SDValue Result = DAG.getNode(ISD::SELECT, dl, PtrVT, CC, OurReg, OverflowArea);
1389
1390   // increase overflow_area by 4/8 if gpr/fpr > 8
1391   SDValue OverflowAreaPlusN = DAG.getNode(ISD::ADD, dl, PtrVT, OverflowArea,
1392                                           DAG.getConstant(VT.isInteger() ? 4 : 8,
1393                                           MVT::i32));
1394
1395   OverflowArea = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC, OverflowArea,
1396                              OverflowAreaPlusN);
1397
1398   InChain = DAG.getTruncStore(InChain, dl, OverflowArea,
1399                               OverflowAreaPtr,
1400                               MachinePointerInfo(),
1401                               MVT::i32, false, false, 0);
1402
1403   return DAG.getLoad(VT, dl, InChain, Result, MachinePointerInfo(),
1404                      false, false, false, 0);
1405 }
1406
1407 SDValue PPCTargetLowering::LowerADJUST_TRAMPOLINE(SDValue Op,
1408                                                   SelectionDAG &DAG) const {
1409   return Op.getOperand(0);
1410 }
1411
1412 SDValue PPCTargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
1413                                                 SelectionDAG &DAG) const {
1414   SDValue Chain = Op.getOperand(0);
1415   SDValue Trmp = Op.getOperand(1); // trampoline
1416   SDValue FPtr = Op.getOperand(2); // nested function
1417   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1418   DebugLoc dl = Op.getDebugLoc();
1419
1420   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1421   bool isPPC64 = (PtrVT == MVT::i64);
1422   Type *IntPtrTy =
1423     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType(
1424                                                              *DAG.getContext());
1425
1426   TargetLowering::ArgListTy Args;
1427   TargetLowering::ArgListEntry Entry;
1428
1429   Entry.Ty = IntPtrTy;
1430   Entry.Node = Trmp; Args.push_back(Entry);
1431
1432   // TrampSize == (isPPC64 ? 48 : 40);
1433   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1434                                isPPC64 ? MVT::i64 : MVT::i32);
1435   Args.push_back(Entry);
1436
1437   Entry.Node = FPtr; Args.push_back(Entry);
1438   Entry.Node = Nest; Args.push_back(Entry);
1439
1440   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1441   TargetLowering::CallLoweringInfo CLI(Chain,
1442                                        Type::getVoidTy(*DAG.getContext()),
1443                                        false, false, false, false, 0,
1444                                        CallingConv::C,
1445                 /*isTailCall=*/false,
1446                                        /*doesNotRet=*/false,
1447                                        /*isReturnValueUsed=*/true,
1448                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1449                 Args, DAG, dl);
1450   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1451
1452   return CallResult.second;
1453 }
1454
1455 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1456                                         const PPCSubtarget &Subtarget) const {
1457   MachineFunction &MF = DAG.getMachineFunction();
1458   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1459
1460   DebugLoc dl = Op.getDebugLoc();
1461
1462   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1463     // vastart just stores the address of the VarArgsFrameIndex slot into the
1464     // memory location argument.
1465     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1466     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1467     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1468     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1469                         MachinePointerInfo(SV),
1470                         false, false, 0);
1471   }
1472
1473   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1474   // We suppose the given va_list is already allocated.
1475   //
1476   // typedef struct {
1477   //  char gpr;     /* index into the array of 8 GPRs
1478   //                 * stored in the register save area
1479   //                 * gpr=0 corresponds to r3,
1480   //                 * gpr=1 to r4, etc.
1481   //                 */
1482   //  char fpr;     /* index into the array of 8 FPRs
1483   //                 * stored in the register save area
1484   //                 * fpr=0 corresponds to f1,
1485   //                 * fpr=1 to f2, etc.
1486   //                 */
1487   //  char *overflow_arg_area;
1488   //                /* location on stack that holds
1489   //                 * the next overflow argument
1490   //                 */
1491   //  char *reg_save_area;
1492   //               /* where r3:r10 and f1:f8 (if saved)
1493   //                * are stored
1494   //                */
1495   // } va_list[1];
1496
1497
1498   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1499   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1500
1501
1502   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1503
1504   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1505                                             PtrVT);
1506   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1507                                  PtrVT);
1508
1509   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1510   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1511
1512   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1513   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1514
1515   uint64_t FPROffset = 1;
1516   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1517
1518   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1519
1520   // Store first byte : number of int regs
1521   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1522                                          Op.getOperand(1),
1523                                          MachinePointerInfo(SV),
1524                                          MVT::i8, false, false, 0);
1525   uint64_t nextOffset = FPROffset;
1526   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1527                                   ConstFPROffset);
1528
1529   // Store second byte : number of float regs
1530   SDValue secondStore =
1531     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1532                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1533                       false, false, 0);
1534   nextOffset += StackOffset;
1535   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1536
1537   // Store second word : arguments given on stack
1538   SDValue thirdStore =
1539     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1540                  MachinePointerInfo(SV, nextOffset),
1541                  false, false, 0);
1542   nextOffset += FrameOffset;
1543   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1544
1545   // Store third word : arguments given in registers
1546   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1547                       MachinePointerInfo(SV, nextOffset),
1548                       false, false, 0);
1549
1550 }
1551
1552 #include "PPCGenCallingConv.inc"
1553
1554 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1555                                      CCValAssign::LocInfo &LocInfo,
1556                                      ISD::ArgFlagsTy &ArgFlags,
1557                                      CCState &State) {
1558   return true;
1559 }
1560
1561 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1562                                             MVT &LocVT,
1563                                             CCValAssign::LocInfo &LocInfo,
1564                                             ISD::ArgFlagsTy &ArgFlags,
1565                                             CCState &State) {
1566   static const uint16_t ArgRegs[] = {
1567     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1568     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1569   };
1570   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1571
1572   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1573
1574   // Skip one register if the first unallocated register has an even register
1575   // number and there are still argument registers available which have not been
1576   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1577   // need to skip a register if RegNum is odd.
1578   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1579     State.AllocateReg(ArgRegs[RegNum]);
1580   }
1581
1582   // Always return false here, as this function only makes sure that the first
1583   // unallocated register has an odd register number and does not actually
1584   // allocate a register for the current argument.
1585   return false;
1586 }
1587
1588 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1589                                               MVT &LocVT,
1590                                               CCValAssign::LocInfo &LocInfo,
1591                                               ISD::ArgFlagsTy &ArgFlags,
1592                                               CCState &State) {
1593   static const uint16_t ArgRegs[] = {
1594     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1595     PPC::F8
1596   };
1597
1598   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1599
1600   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1601
1602   // If there is only one Floating-point register left we need to put both f64
1603   // values of a split ppc_fp128 value on the stack.
1604   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1605     State.AllocateReg(ArgRegs[RegNum]);
1606   }
1607
1608   // Always return false here, as this function only makes sure that the two f64
1609   // values a ppc_fp128 value is split into are both passed in registers or both
1610   // passed on the stack and does not actually allocate a register for the
1611   // current argument.
1612   return false;
1613 }
1614
1615 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1616 /// on Darwin.
1617 static const uint16_t *GetFPR() {
1618   static const uint16_t FPR[] = {
1619     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1620     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1621   };
1622
1623   return FPR;
1624 }
1625
1626 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1627 /// the stack.
1628 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1629                                        unsigned PtrByteSize) {
1630   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1631   if (Flags.isByVal())
1632     ArgSize = Flags.getByValSize();
1633   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1634
1635   return ArgSize;
1636 }
1637
1638 SDValue
1639 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1640                                         CallingConv::ID CallConv, bool isVarArg,
1641                                         const SmallVectorImpl<ISD::InputArg>
1642                                           &Ins,
1643                                         DebugLoc dl, SelectionDAG &DAG,
1644                                         SmallVectorImpl<SDValue> &InVals)
1645                                           const {
1646   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
1647     return LowerFormalArguments_SVR4(Chain, CallConv, isVarArg, Ins,
1648                                      dl, DAG, InVals);
1649   } else {
1650     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1651                                        dl, DAG, InVals);
1652   }
1653 }
1654
1655 SDValue
1656 PPCTargetLowering::LowerFormalArguments_SVR4(
1657                                       SDValue Chain,
1658                                       CallingConv::ID CallConv, bool isVarArg,
1659                                       const SmallVectorImpl<ISD::InputArg>
1660                                         &Ins,
1661                                       DebugLoc dl, SelectionDAG &DAG,
1662                                       SmallVectorImpl<SDValue> &InVals) const {
1663
1664   // 32-bit SVR4 ABI Stack Frame Layout:
1665   //              +-----------------------------------+
1666   //        +-->  |            Back chain             |
1667   //        |     +-----------------------------------+
1668   //        |     | Floating-point register save area |
1669   //        |     +-----------------------------------+
1670   //        |     |    General register save area     |
1671   //        |     +-----------------------------------+
1672   //        |     |          CR save word             |
1673   //        |     +-----------------------------------+
1674   //        |     |         VRSAVE save word          |
1675   //        |     +-----------------------------------+
1676   //        |     |         Alignment padding         |
1677   //        |     +-----------------------------------+
1678   //        |     |     Vector register save area     |
1679   //        |     +-----------------------------------+
1680   //        |     |       Local variable space        |
1681   //        |     +-----------------------------------+
1682   //        |     |        Parameter list area        |
1683   //        |     +-----------------------------------+
1684   //        |     |           LR save word            |
1685   //        |     +-----------------------------------+
1686   // SP-->  +---  |            Back chain             |
1687   //              +-----------------------------------+
1688   //
1689   // Specifications:
1690   //   System V Application Binary Interface PowerPC Processor Supplement
1691   //   AltiVec Technology Programming Interface Manual
1692
1693   MachineFunction &MF = DAG.getMachineFunction();
1694   MachineFrameInfo *MFI = MF.getFrameInfo();
1695   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1696
1697   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1698   // Potential tail calls could cause overwriting of argument stack slots.
1699   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1700                        (CallConv == CallingConv::Fast));
1701   unsigned PtrByteSize = 4;
1702
1703   // Assign locations to all of the incoming arguments.
1704   SmallVector<CCValAssign, 16> ArgLocs;
1705   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1706                  getTargetMachine(), ArgLocs, *DAG.getContext());
1707
1708   // Reserve space for the linkage area on the stack.
1709   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
1710
1711   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1712
1713   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1714     CCValAssign &VA = ArgLocs[i];
1715
1716     // Arguments stored in registers.
1717     if (VA.isRegLoc()) {
1718       const TargetRegisterClass *RC;
1719       EVT ValVT = VA.getValVT();
1720
1721       switch (ValVT.getSimpleVT().SimpleTy) {
1722         default:
1723           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1724         case MVT::i32:
1725           RC = &PPC::GPRCRegClass;
1726           break;
1727         case MVT::f32:
1728           RC = &PPC::F4RCRegClass;
1729           break;
1730         case MVT::f64:
1731           RC = &PPC::F8RCRegClass;
1732           break;
1733         case MVT::v16i8:
1734         case MVT::v8i16:
1735         case MVT::v4i32:
1736         case MVT::v4f32:
1737           RC = &PPC::VRRCRegClass;
1738           break;
1739       }
1740
1741       // Transform the arguments stored in physical registers into virtual ones.
1742       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1743       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1744
1745       InVals.push_back(ArgValue);
1746     } else {
1747       // Argument stored in memory.
1748       assert(VA.isMemLoc());
1749
1750       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1751       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1752                                       isImmutable);
1753
1754       // Create load nodes to retrieve arguments from the stack.
1755       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1756       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1757                                    MachinePointerInfo(),
1758                                    false, false, false, 0));
1759     }
1760   }
1761
1762   // Assign locations to all of the incoming aggregate by value arguments.
1763   // Aggregates passed by value are stored in the local variable space of the
1764   // caller's stack frame, right above the parameter list area.
1765   SmallVector<CCValAssign, 16> ByValArgLocs;
1766   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1767                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
1768
1769   // Reserve stack space for the allocations in CCInfo.
1770   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1771
1772   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1773
1774   // Area that is at least reserved in the caller of this function.
1775   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1776
1777   // Set the size that is at least reserved in caller of this function.  Tail
1778   // call optimized function's reserved stack space needs to be aligned so that
1779   // taking the difference between two stack areas will result in an aligned
1780   // stack.
1781   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1782
1783   MinReservedArea =
1784     std::max(MinReservedArea,
1785              PPCFrameLowering::getMinCallFrameSize(false, false));
1786
1787   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
1788     getStackAlignment();
1789   unsigned AlignMask = TargetAlign-1;
1790   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1791
1792   FI->setMinReservedArea(MinReservedArea);
1793
1794   SmallVector<SDValue, 8> MemOps;
1795
1796   // If the function takes variable number of arguments, make a frame index for
1797   // the start of the first vararg value... for expansion of llvm.va_start.
1798   if (isVarArg) {
1799     static const uint16_t GPArgRegs[] = {
1800       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1801       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1802     };
1803     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1804
1805     static const uint16_t FPArgRegs[] = {
1806       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1807       PPC::F8
1808     };
1809     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1810
1811     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1812                                                           NumGPArgRegs));
1813     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1814                                                           NumFPArgRegs));
1815
1816     // Make room for NumGPArgRegs and NumFPArgRegs.
1817     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1818                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1819
1820     FuncInfo->setVarArgsStackOffset(
1821       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1822                              CCInfo.getNextStackOffset(), true));
1823
1824     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1825     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1826
1827     // The fixed integer arguments of a variadic function are stored to the
1828     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
1829     // the result of va_next.
1830     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1831       // Get an existing live-in vreg, or add a new one.
1832       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
1833       if (!VReg)
1834         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1835
1836       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1837       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1838                                    MachinePointerInfo(), false, false, 0);
1839       MemOps.push_back(Store);
1840       // Increment the address by four for the next argument to store
1841       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1842       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1843     }
1844
1845     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1846     // is set.
1847     // The double arguments are stored to the VarArgsFrameIndex
1848     // on the stack.
1849     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1850       // Get an existing live-in vreg, or add a new one.
1851       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
1852       if (!VReg)
1853         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1854
1855       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1856       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1857                                    MachinePointerInfo(), false, false, 0);
1858       MemOps.push_back(Store);
1859       // Increment the address by eight for the next argument to store
1860       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1861                                          PtrVT);
1862       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1863     }
1864   }
1865
1866   if (!MemOps.empty())
1867     Chain = DAG.getNode(ISD::TokenFactor, dl,
1868                         MVT::Other, &MemOps[0], MemOps.size());
1869
1870   return Chain;
1871 }
1872
1873 SDValue
1874 PPCTargetLowering::LowerFormalArguments_Darwin(
1875                                       SDValue Chain,
1876                                       CallingConv::ID CallConv, bool isVarArg,
1877                                       const SmallVectorImpl<ISD::InputArg>
1878                                         &Ins,
1879                                       DebugLoc dl, SelectionDAG &DAG,
1880                                       SmallVectorImpl<SDValue> &InVals) const {
1881   // TODO: add description of PPC stack frame format, or at least some docs.
1882   //
1883   MachineFunction &MF = DAG.getMachineFunction();
1884   MachineFrameInfo *MFI = MF.getFrameInfo();
1885   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1886
1887   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1888   bool isPPC64 = PtrVT == MVT::i64;
1889   // Potential tail calls could cause overwriting of argument stack slots.
1890   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1891                        (CallConv == CallingConv::Fast));
1892   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1893
1894   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
1895   // Area that is at least reserved in caller of this function.
1896   unsigned MinReservedArea = ArgOffset;
1897
1898   static const uint16_t GPR_32[] = {           // 32-bit registers.
1899     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1900     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1901   };
1902   static const uint16_t GPR_64[] = {           // 64-bit registers.
1903     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1904     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1905   };
1906
1907   static const uint16_t *FPR = GetFPR();
1908
1909   static const uint16_t VR[] = {
1910     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1911     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1912   };
1913
1914   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1915   const unsigned Num_FPR_Regs = 13;
1916   const unsigned Num_VR_Regs  = array_lengthof( VR);
1917
1918   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1919
1920   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
1921
1922   // In 32-bit non-varargs functions, the stack space for vectors is after the
1923   // stack space for non-vectors.  We do not use this space unless we have
1924   // too many vectors to fit in registers, something that only occurs in
1925   // constructed examples:), but we have to walk the arglist to figure
1926   // that out...for the pathological case, compute VecArgOffset as the
1927   // start of the vector parameter area.  Computing VecArgOffset is the
1928   // entire point of the following loop.
1929   unsigned VecArgOffset = ArgOffset;
1930   if (!isVarArg && !isPPC64) {
1931     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
1932          ++ArgNo) {
1933       EVT ObjectVT = Ins[ArgNo].VT;
1934       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1935
1936       if (Flags.isByVal()) {
1937         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1938         unsigned ObjSize = Flags.getByValSize();
1939         unsigned ArgSize =
1940                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1941         VecArgOffset += ArgSize;
1942         continue;
1943       }
1944
1945       switch(ObjectVT.getSimpleVT().SimpleTy) {
1946       default: llvm_unreachable("Unhandled argument type!");
1947       case MVT::i32:
1948       case MVT::f32:
1949         VecArgOffset += isPPC64 ? 8 : 4;
1950         break;
1951       case MVT::i64:  // PPC64
1952       case MVT::f64:
1953         VecArgOffset += 8;
1954         break;
1955       case MVT::v4f32:
1956       case MVT::v4i32:
1957       case MVT::v8i16:
1958       case MVT::v16i8:
1959         // Nothing to do, we're only looking at Nonvector args here.
1960         break;
1961       }
1962     }
1963   }
1964   // We've found where the vector parameter area in memory is.  Skip the
1965   // first 12 parameters; these don't use that memory.
1966   VecArgOffset = ((VecArgOffset+15)/16)*16;
1967   VecArgOffset += 12*16;
1968
1969   // Add DAG nodes to load the arguments or copy them out of registers.  On
1970   // entry to a function on PPC, the arguments start after the linkage area,
1971   // although the first ones are often in registers.
1972
1973   SmallVector<SDValue, 8> MemOps;
1974   unsigned nAltivecParamsAtEnd = 0;
1975   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
1976     SDValue ArgVal;
1977     bool needsLoad = false;
1978     EVT ObjectVT = Ins[ArgNo].VT;
1979     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1980     unsigned ArgSize = ObjSize;
1981     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1982
1983     unsigned CurArgOffset = ArgOffset;
1984
1985     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1986     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1987         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1988       if (isVarArg || isPPC64) {
1989         MinReservedArea = ((MinReservedArea+15)/16)*16;
1990         MinReservedArea += CalculateStackSlotSize(ObjectVT,
1991                                                   Flags,
1992                                                   PtrByteSize);
1993       } else  nAltivecParamsAtEnd++;
1994     } else
1995       // Calculate min reserved area.
1996       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
1997                                                 Flags,
1998                                                 PtrByteSize);
1999
2000     // FIXME the codegen can be much improved in some cases.
2001     // We do not have to keep everything in memory.
2002     if (Flags.isByVal()) {
2003       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
2004       ObjSize = Flags.getByValSize();
2005       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2006       // Objects of size 1 and 2 are right justified, everything else is
2007       // left justified.  This means the memory address is adjusted forwards.
2008       if (ObjSize==1 || ObjSize==2) {
2009         CurArgOffset = CurArgOffset + (4 - ObjSize);
2010       }
2011       // The value of the object is its address.
2012       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
2013       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2014       InVals.push_back(FIN);
2015       if (ObjSize==1 || ObjSize==2) {
2016         if (GPR_idx != Num_GPR_Regs) {
2017           unsigned VReg;
2018           if (isPPC64)
2019             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2020           else
2021             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2022           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2023           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2024                                             MachinePointerInfo(),
2025                                             ObjSize==1 ? MVT::i8 : MVT::i16,
2026                                             false, false, 0);
2027           MemOps.push_back(Store);
2028           ++GPR_idx;
2029         }
2030
2031         ArgOffset += PtrByteSize;
2032
2033         continue;
2034       }
2035       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2036         // Store whatever pieces of the object are in registers
2037         // to memory.  ArgVal will be address of the beginning of
2038         // the object.
2039         if (GPR_idx != Num_GPR_Regs) {
2040           unsigned VReg;
2041           if (isPPC64)
2042             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2043           else
2044             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2045           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2046           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2047           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2048           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2049                                        MachinePointerInfo(),
2050                                        false, false, 0);
2051           MemOps.push_back(Store);
2052           ++GPR_idx;
2053           ArgOffset += PtrByteSize;
2054         } else {
2055           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
2056           break;
2057         }
2058       }
2059       continue;
2060     }
2061
2062     switch (ObjectVT.getSimpleVT().SimpleTy) {
2063     default: llvm_unreachable("Unhandled argument type!");
2064     case MVT::i32:
2065       if (!isPPC64) {
2066         if (GPR_idx != Num_GPR_Regs) {
2067           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2068           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2069           ++GPR_idx;
2070         } else {
2071           needsLoad = true;
2072           ArgSize = PtrByteSize;
2073         }
2074         // All int arguments reserve stack space in the Darwin ABI.
2075         ArgOffset += PtrByteSize;
2076         break;
2077       }
2078       // FALLTHROUGH
2079     case MVT::i64:  // PPC64
2080       if (GPR_idx != Num_GPR_Regs) {
2081         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2082         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2083
2084         if (ObjectVT == MVT::i32) {
2085           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2086           // value to MVT::i64 and then truncate to the correct register size.
2087           if (Flags.isSExt())
2088             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
2089                                  DAG.getValueType(ObjectVT));
2090           else if (Flags.isZExt())
2091             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
2092                                  DAG.getValueType(ObjectVT));
2093
2094           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
2095         }
2096
2097         ++GPR_idx;
2098       } else {
2099         needsLoad = true;
2100         ArgSize = PtrByteSize;
2101       }
2102       // All int arguments reserve stack space in the Darwin ABI.
2103       ArgOffset += 8;
2104       break;
2105
2106     case MVT::f32:
2107     case MVT::f64:
2108       // Every 4 bytes of argument space consumes one of the GPRs available for
2109       // argument passing.
2110       if (GPR_idx != Num_GPR_Regs) {
2111         ++GPR_idx;
2112         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2113           ++GPR_idx;
2114       }
2115       if (FPR_idx != Num_FPR_Regs) {
2116         unsigned VReg;
2117
2118         if (ObjectVT == MVT::f32)
2119           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2120         else
2121           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2122
2123         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2124         ++FPR_idx;
2125       } else {
2126         needsLoad = true;
2127       }
2128
2129       // All FP arguments reserve stack space in the Darwin ABI.
2130       ArgOffset += isPPC64 ? 8 : ObjSize;
2131       break;
2132     case MVT::v4f32:
2133     case MVT::v4i32:
2134     case MVT::v8i16:
2135     case MVT::v16i8:
2136       // Note that vector arguments in registers don't reserve stack space,
2137       // except in varargs functions.
2138       if (VR_idx != Num_VR_Regs) {
2139         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2140         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2141         if (isVarArg) {
2142           while ((ArgOffset % 16) != 0) {
2143             ArgOffset += PtrByteSize;
2144             if (GPR_idx != Num_GPR_Regs)
2145               GPR_idx++;
2146           }
2147           ArgOffset += 16;
2148           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2149         }
2150         ++VR_idx;
2151       } else {
2152         if (!isVarArg && !isPPC64) {
2153           // Vectors go after all the nonvectors.
2154           CurArgOffset = VecArgOffset;
2155           VecArgOffset += 16;
2156         } else {
2157           // Vectors are aligned.
2158           ArgOffset = ((ArgOffset+15)/16)*16;
2159           CurArgOffset = ArgOffset;
2160           ArgOffset += 16;
2161         }
2162         needsLoad = true;
2163       }
2164       break;
2165     }
2166
2167     // We need to load the argument to a virtual register if we determined above
2168     // that we ran out of physical registers of the appropriate type.
2169     if (needsLoad) {
2170       int FI = MFI->CreateFixedObject(ObjSize,
2171                                       CurArgOffset + (ArgSize - ObjSize),
2172                                       isImmutable);
2173       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2174       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2175                            false, false, false, 0);
2176     }
2177
2178     InVals.push_back(ArgVal);
2179   }
2180
2181   // Set the size that is at least reserved in caller of this function.  Tail
2182   // call optimized function's reserved stack space needs to be aligned so that
2183   // taking the difference between two stack areas will result in an aligned
2184   // stack.
2185   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2186   // Add the Altivec parameters at the end, if needed.
2187   if (nAltivecParamsAtEnd) {
2188     MinReservedArea = ((MinReservedArea+15)/16)*16;
2189     MinReservedArea += 16*nAltivecParamsAtEnd;
2190   }
2191   MinReservedArea =
2192     std::max(MinReservedArea,
2193              PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2194   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
2195     getStackAlignment();
2196   unsigned AlignMask = TargetAlign-1;
2197   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2198   FI->setMinReservedArea(MinReservedArea);
2199
2200   // If the function takes variable number of arguments, make a frame index for
2201   // the start of the first vararg value... for expansion of llvm.va_start.
2202   if (isVarArg) {
2203     int Depth = ArgOffset;
2204
2205     FuncInfo->setVarArgsFrameIndex(
2206       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2207                              Depth, true));
2208     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2209
2210     // If this function is vararg, store any remaining integer argument regs
2211     // to their spots on the stack so that they may be loaded by deferencing the
2212     // result of va_next.
2213     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2214       unsigned VReg;
2215
2216       if (isPPC64)
2217         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2218       else
2219         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2220
2221       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2222       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2223                                    MachinePointerInfo(), false, false, 0);
2224       MemOps.push_back(Store);
2225       // Increment the address by four for the next argument to store
2226       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2227       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2228     }
2229   }
2230
2231   if (!MemOps.empty())
2232     Chain = DAG.getNode(ISD::TokenFactor, dl,
2233                         MVT::Other, &MemOps[0], MemOps.size());
2234
2235   return Chain;
2236 }
2237
2238 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
2239 /// linkage area for the Darwin ABI.
2240 static unsigned
2241 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2242                                      bool isPPC64,
2243                                      bool isVarArg,
2244                                      unsigned CC,
2245                                      const SmallVectorImpl<ISD::OutputArg>
2246                                        &Outs,
2247                                      const SmallVectorImpl<SDValue> &OutVals,
2248                                      unsigned &nAltivecParamsAtEnd) {
2249   // Count how many bytes are to be pushed on the stack, including the linkage
2250   // area, and parameter passing area.  We start with 24/48 bytes, which is
2251   // prereserved space for [SP][CR][LR][3 x unused].
2252   unsigned NumBytes = PPCFrameLowering::getLinkageSize(isPPC64, true);
2253   unsigned NumOps = Outs.size();
2254   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2255
2256   // Add up all the space actually used.
2257   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2258   // they all go in registers, but we must reserve stack space for them for
2259   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2260   // assigned stack space in order, with padding so Altivec parameters are
2261   // 16-byte aligned.
2262   nAltivecParamsAtEnd = 0;
2263   for (unsigned i = 0; i != NumOps; ++i) {
2264     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2265     EVT ArgVT = Outs[i].VT;
2266     // Varargs Altivec parameters are padded to a 16 byte boundary.
2267     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2268         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2269       if (!isVarArg && !isPPC64) {
2270         // Non-varargs Altivec parameters go after all the non-Altivec
2271         // parameters; handle those later so we know how much padding we need.
2272         nAltivecParamsAtEnd++;
2273         continue;
2274       }
2275       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2276       NumBytes = ((NumBytes+15)/16)*16;
2277     }
2278     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2279   }
2280
2281    // Allow for Altivec parameters at the end, if needed.
2282   if (nAltivecParamsAtEnd) {
2283     NumBytes = ((NumBytes+15)/16)*16;
2284     NumBytes += 16*nAltivecParamsAtEnd;
2285   }
2286
2287   // The prolog code of the callee may store up to 8 GPR argument registers to
2288   // the stack, allowing va_start to index over them in memory if its varargs.
2289   // Because we cannot tell if this is needed on the caller side, we have to
2290   // conservatively assume that it is needed.  As such, make sure we have at
2291   // least enough stack space for the caller to store the 8 GPRs.
2292   NumBytes = std::max(NumBytes,
2293                       PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2294
2295   // Tail call needs the stack to be aligned.
2296   if (CC == CallingConv::Fast && DAG.getTarget().Options.GuaranteedTailCallOpt){
2297     unsigned TargetAlign = DAG.getMachineFunction().getTarget().
2298       getFrameLowering()->getStackAlignment();
2299     unsigned AlignMask = TargetAlign-1;
2300     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2301   }
2302
2303   return NumBytes;
2304 }
2305
2306 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2307 /// adjusted to accommodate the arguments for the tailcall.
2308 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2309                                    unsigned ParamSize) {
2310
2311   if (!isTailCall) return 0;
2312
2313   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2314   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2315   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2316   // Remember only if the new adjustement is bigger.
2317   if (SPDiff < FI->getTailCallSPDelta())
2318     FI->setTailCallSPDelta(SPDiff);
2319
2320   return SPDiff;
2321 }
2322
2323 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2324 /// for tail call optimization. Targets which want to do tail call
2325 /// optimization should implement this function.
2326 bool
2327 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2328                                                      CallingConv::ID CalleeCC,
2329                                                      bool isVarArg,
2330                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2331                                                      SelectionDAG& DAG) const {
2332   if (!getTargetMachine().Options.GuaranteedTailCallOpt)
2333     return false;
2334
2335   // Variable argument functions are not supported.
2336   if (isVarArg)
2337     return false;
2338
2339   MachineFunction &MF = DAG.getMachineFunction();
2340   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2341   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2342     // Functions containing by val parameters are not supported.
2343     for (unsigned i = 0; i != Ins.size(); i++) {
2344        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2345        if (Flags.isByVal()) return false;
2346     }
2347
2348     // Non PIC/GOT  tail calls are supported.
2349     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2350       return true;
2351
2352     // At the moment we can only do local tail calls (in same module, hidden
2353     // or protected) if we are generating PIC.
2354     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2355       return G->getGlobal()->hasHiddenVisibility()
2356           || G->getGlobal()->hasProtectedVisibility();
2357   }
2358
2359   return false;
2360 }
2361
2362 /// isCallCompatibleAddress - Return the immediate to use if the specified
2363 /// 32-bit value is representable in the immediate field of a BxA instruction.
2364 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2365   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2366   if (!C) return 0;
2367
2368   int Addr = C->getZExtValue();
2369   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2370       (Addr << 6 >> 6) != Addr)
2371     return 0;  // Top 6 bits have to be sext of immediate.
2372
2373   return DAG.getConstant((int)C->getZExtValue() >> 2,
2374                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2375 }
2376
2377 namespace {
2378
2379 struct TailCallArgumentInfo {
2380   SDValue Arg;
2381   SDValue FrameIdxOp;
2382   int       FrameIdx;
2383
2384   TailCallArgumentInfo() : FrameIdx(0) {}
2385 };
2386
2387 }
2388
2389 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2390 static void
2391 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2392                                            SDValue Chain,
2393                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2394                    SmallVector<SDValue, 8> &MemOpChains,
2395                    DebugLoc dl) {
2396   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2397     SDValue Arg = TailCallArgs[i].Arg;
2398     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2399     int FI = TailCallArgs[i].FrameIdx;
2400     // Store relative to framepointer.
2401     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2402                                        MachinePointerInfo::getFixedStack(FI),
2403                                        false, false, 0));
2404   }
2405 }
2406
2407 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2408 /// the appropriate stack slot for the tail call optimized function call.
2409 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2410                                                MachineFunction &MF,
2411                                                SDValue Chain,
2412                                                SDValue OldRetAddr,
2413                                                SDValue OldFP,
2414                                                int SPDiff,
2415                                                bool isPPC64,
2416                                                bool isDarwinABI,
2417                                                DebugLoc dl) {
2418   if (SPDiff) {
2419     // Calculate the new stack slot for the return address.
2420     int SlotSize = isPPC64 ? 8 : 4;
2421     int NewRetAddrLoc = SPDiff + PPCFrameLowering::getReturnSaveOffset(isPPC64,
2422                                                                    isDarwinABI);
2423     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2424                                                           NewRetAddrLoc, true);
2425     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2426     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2427     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2428                          MachinePointerInfo::getFixedStack(NewRetAddr),
2429                          false, false, 0);
2430
2431     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2432     // slot as the FP is never overwritten.
2433     if (isDarwinABI) {
2434       int NewFPLoc =
2435         SPDiff + PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2436       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2437                                                           true);
2438       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2439       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2440                            MachinePointerInfo::getFixedStack(NewFPIdx),
2441                            false, false, 0);
2442     }
2443   }
2444   return Chain;
2445 }
2446
2447 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2448 /// the position of the argument.
2449 static void
2450 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2451                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2452                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2453   int Offset = ArgOffset + SPDiff;
2454   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2455   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2456   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2457   SDValue FIN = DAG.getFrameIndex(FI, VT);
2458   TailCallArgumentInfo Info;
2459   Info.Arg = Arg;
2460   Info.FrameIdxOp = FIN;
2461   Info.FrameIdx = FI;
2462   TailCallArguments.push_back(Info);
2463 }
2464
2465 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2466 /// stack slot. Returns the chain as result and the loaded frame pointers in
2467 /// LROpOut/FPOpout. Used when tail calling.
2468 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2469                                                         int SPDiff,
2470                                                         SDValue Chain,
2471                                                         SDValue &LROpOut,
2472                                                         SDValue &FPOpOut,
2473                                                         bool isDarwinABI,
2474                                                         DebugLoc dl) const {
2475   if (SPDiff) {
2476     // Load the LR and FP stack slot for later adjusting.
2477     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2478     LROpOut = getReturnAddrFrameIndex(DAG);
2479     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2480                           false, false, false, 0);
2481     Chain = SDValue(LROpOut.getNode(), 1);
2482
2483     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2484     // slot as the FP is never overwritten.
2485     if (isDarwinABI) {
2486       FPOpOut = getFramePointerFrameIndex(DAG);
2487       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2488                             false, false, false, 0);
2489       Chain = SDValue(FPOpOut.getNode(), 1);
2490     }
2491   }
2492   return Chain;
2493 }
2494
2495 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2496 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2497 /// specified by the specific parameter attribute. The copy will be passed as
2498 /// a byval function parameter.
2499 /// Sometimes what we are copying is the end of a larger object, the part that
2500 /// does not fit in registers.
2501 static SDValue
2502 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2503                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2504                           DebugLoc dl) {
2505   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2506   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2507                        false, false, MachinePointerInfo(0),
2508                        MachinePointerInfo(0));
2509 }
2510
2511 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2512 /// tail calls.
2513 static void
2514 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2515                  SDValue Arg, SDValue PtrOff, int SPDiff,
2516                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2517                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2518                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2519                  DebugLoc dl) {
2520   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2521   if (!isTailCall) {
2522     if (isVector) {
2523       SDValue StackPtr;
2524       if (isPPC64)
2525         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2526       else
2527         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2528       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2529                            DAG.getConstant(ArgOffset, PtrVT));
2530     }
2531     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2532                                        MachinePointerInfo(), false, false, 0));
2533   // Calculate and remember argument location.
2534   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2535                                   TailCallArguments);
2536 }
2537
2538 static
2539 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2540                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2541                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2542                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2543   MachineFunction &MF = DAG.getMachineFunction();
2544
2545   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2546   // might overwrite each other in case of tail call optimization.
2547   SmallVector<SDValue, 8> MemOpChains2;
2548   // Do not flag preceding copytoreg stuff together with the following stuff.
2549   InFlag = SDValue();
2550   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2551                                     MemOpChains2, dl);
2552   if (!MemOpChains2.empty())
2553     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2554                         &MemOpChains2[0], MemOpChains2.size());
2555
2556   // Store the return address to the appropriate stack slot.
2557   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2558                                         isPPC64, isDarwinABI, dl);
2559
2560   // Emit callseq_end just before tailcall node.
2561   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2562                              DAG.getIntPtrConstant(0, true), InFlag);
2563   InFlag = Chain.getValue(1);
2564 }
2565
2566 static
2567 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2568                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2569                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2570                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2571                      const PPCSubtarget &PPCSubTarget) {
2572
2573   bool isPPC64 = PPCSubTarget.isPPC64();
2574   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
2575
2576   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2577   NodeTys.push_back(MVT::Other);   // Returns a chain
2578   NodeTys.push_back(MVT::Glue);    // Returns a flag for retval copy to use.
2579
2580   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2581
2582   bool needIndirectCall = true;
2583   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2584     // If this is an absolute destination address, use the munged value.
2585     Callee = SDValue(Dest, 0);
2586     needIndirectCall = false;
2587   }
2588
2589   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2590     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2591     // Use indirect calls for ALL functions calls in JIT mode, since the
2592     // far-call stubs may be outside relocation limits for a BL instruction.
2593     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2594       unsigned OpFlags = 0;
2595       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2596           (PPCSubTarget.getTargetTriple().isMacOSX() &&
2597            PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5)) &&
2598           (G->getGlobal()->isDeclaration() ||
2599            G->getGlobal()->isWeakForLinker())) {
2600         // PC-relative references to external symbols should go through $stub,
2601         // unless we're building with the leopard linker or later, which
2602         // automatically synthesizes these stubs.
2603         OpFlags = PPCII::MO_DARWIN_STUB;
2604       }
2605
2606       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
2607       // every direct call is) turn it into a TargetGlobalAddress /
2608       // TargetExternalSymbol node so that legalize doesn't hack it.
2609       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2610                                           Callee.getValueType(),
2611                                           0, OpFlags);
2612       needIndirectCall = false;
2613     }
2614   }
2615
2616   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2617     unsigned char OpFlags = 0;
2618
2619     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2620         (PPCSubTarget.getTargetTriple().isMacOSX() &&
2621          PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5))) {
2622       // PC-relative references to external symbols should go through $stub,
2623       // unless we're building with the leopard linker or later, which
2624       // automatically synthesizes these stubs.
2625       OpFlags = PPCII::MO_DARWIN_STUB;
2626     }
2627
2628     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
2629                                          OpFlags);
2630     needIndirectCall = false;
2631   }
2632
2633   if (needIndirectCall) {
2634     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2635     // to do the call, we can't use PPCISD::CALL.
2636     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2637
2638     if (isSVR4ABI && isPPC64) {
2639       // Function pointers in the 64-bit SVR4 ABI do not point to the function
2640       // entry point, but to the function descriptor (the function entry point
2641       // address is part of the function descriptor though).
2642       // The function descriptor is a three doubleword structure with the
2643       // following fields: function entry point, TOC base address and
2644       // environment pointer.
2645       // Thus for a call through a function pointer, the following actions need
2646       // to be performed:
2647       //   1. Save the TOC of the caller in the TOC save area of its stack
2648       //      frame (this is done in LowerCall_Darwin()).
2649       //   2. Load the address of the function entry point from the function
2650       //      descriptor.
2651       //   3. Load the TOC of the callee from the function descriptor into r2.
2652       //   4. Load the environment pointer from the function descriptor into
2653       //      r11.
2654       //   5. Branch to the function entry point address.
2655       //   6. On return of the callee, the TOC of the caller needs to be
2656       //      restored (this is done in FinishCall()).
2657       //
2658       // All those operations are flagged together to ensure that no other
2659       // operations can be scheduled in between. E.g. without flagging the
2660       // operations together, a TOC access in the caller could be scheduled
2661       // between the load of the callee TOC and the branch to the callee, which
2662       // results in the TOC access going through the TOC of the callee instead
2663       // of going through the TOC of the caller, which leads to incorrect code.
2664
2665       // Load the address of the function entry point from the function
2666       // descriptor.
2667       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Glue);
2668       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
2669                                         InFlag.getNode() ? 3 : 2);
2670       Chain = LoadFuncPtr.getValue(1);
2671       InFlag = LoadFuncPtr.getValue(2);
2672
2673       // Load environment pointer into r11.
2674       // Offset of the environment pointer within the function descriptor.
2675       SDValue PtrOff = DAG.getIntPtrConstant(16);
2676
2677       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
2678       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
2679                                        InFlag);
2680       Chain = LoadEnvPtr.getValue(1);
2681       InFlag = LoadEnvPtr.getValue(2);
2682
2683       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
2684                                         InFlag);
2685       Chain = EnvVal.getValue(0);
2686       InFlag = EnvVal.getValue(1);
2687
2688       // Load TOC of the callee into r2. We are using a target-specific load
2689       // with r2 hard coded, because the result of a target-independent load
2690       // would never go directly into r2, since r2 is a reserved register (which
2691       // prevents the register allocator from allocating it), resulting in an
2692       // additional register being allocated and an unnecessary move instruction
2693       // being generated.
2694       VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2695       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
2696                                        Callee, InFlag);
2697       Chain = LoadTOCPtr.getValue(0);
2698       InFlag = LoadTOCPtr.getValue(1);
2699
2700       MTCTROps[0] = Chain;
2701       MTCTROps[1] = LoadFuncPtr;
2702       MTCTROps[2] = InFlag;
2703     }
2704
2705     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2706                         2 + (InFlag.getNode() != 0));
2707     InFlag = Chain.getValue(1);
2708
2709     NodeTys.clear();
2710     NodeTys.push_back(MVT::Other);
2711     NodeTys.push_back(MVT::Glue);
2712     Ops.push_back(Chain);
2713     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
2714     Callee.setNode(0);
2715     // Add CTR register as callee so a bctr can be emitted later.
2716     if (isTailCall)
2717       Ops.push_back(DAG.getRegister(isPPC64 ? PPC::CTR8 : PPC::CTR, PtrVT));
2718   }
2719
2720   // If this is a direct call, pass the chain and the callee.
2721   if (Callee.getNode()) {
2722     Ops.push_back(Chain);
2723     Ops.push_back(Callee);
2724   }
2725   // If this is a tail call add stack pointer delta.
2726   if (isTailCall)
2727     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2728
2729   // Add argument registers to the end of the list so that they are known live
2730   // into the call.
2731   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2732     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2733                                   RegsToPass[i].second.getValueType()));
2734
2735   return CallOpc;
2736 }
2737
2738 SDValue
2739 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2740                                    CallingConv::ID CallConv, bool isVarArg,
2741                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2742                                    DebugLoc dl, SelectionDAG &DAG,
2743                                    SmallVectorImpl<SDValue> &InVals) const {
2744
2745   SmallVector<CCValAssign, 16> RVLocs;
2746   CCState CCRetInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2747                     getTargetMachine(), RVLocs, *DAG.getContext());
2748   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2749
2750   // Copy all of the result registers out of their specified physreg.
2751   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2752     CCValAssign &VA = RVLocs[i];
2753     EVT VT = VA.getValVT();
2754     assert(VA.isRegLoc() && "Can only return in registers!");
2755     Chain = DAG.getCopyFromReg(Chain, dl,
2756                                VA.getLocReg(), VT, InFlag).getValue(1);
2757     InVals.push_back(Chain.getValue(0));
2758     InFlag = Chain.getValue(2);
2759   }
2760
2761   return Chain;
2762 }
2763
2764 SDValue
2765 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
2766                               bool isTailCall, bool isVarArg,
2767                               SelectionDAG &DAG,
2768                               SmallVector<std::pair<unsigned, SDValue>, 8>
2769                                 &RegsToPass,
2770                               SDValue InFlag, SDValue Chain,
2771                               SDValue &Callee,
2772                               int SPDiff, unsigned NumBytes,
2773                               const SmallVectorImpl<ISD::InputArg> &Ins,
2774                               SmallVectorImpl<SDValue> &InVals) const {
2775   std::vector<EVT> NodeTys;
2776   SmallVector<SDValue, 8> Ops;
2777   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
2778                                  isTailCall, RegsToPass, Ops, NodeTys,
2779                                  PPCSubTarget);
2780
2781   // When performing tail call optimization the callee pops its arguments off
2782   // the stack. Account for this here so these bytes can be pushed back on in
2783   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2784   int BytesCalleePops =
2785     (CallConv == CallingConv::Fast &&
2786      getTargetMachine().Options.GuaranteedTailCallOpt) ? NumBytes : 0;
2787
2788   // Add a register mask operand representing the call-preserved registers.
2789   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2790   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
2791   assert(Mask && "Missing call preserved mask for calling convention");
2792   Ops.push_back(DAG.getRegisterMask(Mask));
2793
2794   if (InFlag.getNode())
2795     Ops.push_back(InFlag);
2796
2797   // Emit tail call.
2798   if (isTailCall) {
2799     // If this is the first return lowered for this function, add the regs
2800     // to the liveout set for the function.
2801     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2802       SmallVector<CCValAssign, 16> RVLocs;
2803       CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2804                      getTargetMachine(), RVLocs, *DAG.getContext());
2805       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2806       for (unsigned i = 0; i != RVLocs.size(); ++i)
2807         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2808     }
2809
2810     assert(((Callee.getOpcode() == ISD::Register &&
2811              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
2812             Callee.getOpcode() == ISD::TargetExternalSymbol ||
2813             Callee.getOpcode() == ISD::TargetGlobalAddress ||
2814             isa<ConstantSDNode>(Callee)) &&
2815     "Expecting an global address, external symbol, absolute value or register");
2816
2817     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
2818   }
2819
2820   // Add a NOP immediately after the branch instruction when using the 64-bit
2821   // SVR4 ABI. At link time, if caller and callee are in a different module and
2822   // thus have a different TOC, the call will be replaced with a call to a stub
2823   // function which saves the current TOC, loads the TOC of the callee and
2824   // branches to the callee. The NOP will be replaced with a load instruction
2825   // which restores the TOC of the caller from the TOC save slot of the current
2826   // stack frame. If caller and callee belong to the same module (and have the
2827   // same TOC), the NOP will remain unchanged.
2828
2829   bool needsTOCRestore = false;
2830   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
2831     if (CallOpc == PPCISD::BCTRL_SVR4) {
2832       // This is a call through a function pointer.
2833       // Restore the caller TOC from the save area into R2.
2834       // See PrepareCall() for more information about calls through function
2835       // pointers in the 64-bit SVR4 ABI.
2836       // We are using a target-specific load with r2 hard coded, because the
2837       // result of a target-independent load would never go directly into r2,
2838       // since r2 is a reserved register (which prevents the register allocator
2839       // from allocating it), resulting in an additional register being
2840       // allocated and an unnecessary move instruction being generated.
2841       needsTOCRestore = true;
2842     } else if (CallOpc == PPCISD::CALL_SVR4) {
2843       // Otherwise insert NOP.
2844       CallOpc = PPCISD::CALL_NOP_SVR4;
2845     }
2846   }
2847
2848   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2849   InFlag = Chain.getValue(1);
2850
2851   if (needsTOCRestore) {
2852     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2853     Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
2854     InFlag = Chain.getValue(1);
2855   }
2856
2857   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2858                              DAG.getIntPtrConstant(BytesCalleePops, true),
2859                              InFlag);
2860   if (!Ins.empty())
2861     InFlag = Chain.getValue(1);
2862
2863   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2864                          Ins, dl, DAG, InVals);
2865 }
2866
2867 SDValue
2868 PPCTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2869                              SmallVectorImpl<SDValue> &InVals) const {
2870   SelectionDAG &DAG                     = CLI.DAG;
2871   DebugLoc &dl                          = CLI.DL;
2872   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2873   SmallVector<SDValue, 32> &OutVals     = CLI.OutVals;
2874   SmallVector<ISD::InputArg, 32> &Ins   = CLI.Ins;
2875   SDValue Chain                         = CLI.Chain;
2876   SDValue Callee                        = CLI.Callee;
2877   bool &isTailCall                      = CLI.IsTailCall;
2878   CallingConv::ID CallConv              = CLI.CallConv;
2879   bool isVarArg                         = CLI.IsVarArg;
2880
2881   if (isTailCall)
2882     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
2883                                                    Ins, DAG);
2884
2885   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
2886     return LowerCall_SVR4(Chain, Callee, CallConv, isVarArg,
2887                           isTailCall, Outs, OutVals, Ins,
2888                           dl, DAG, InVals);
2889
2890   return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
2891                           isTailCall, Outs, OutVals, Ins,
2892                           dl, DAG, InVals);
2893 }
2894
2895 SDValue
2896 PPCTargetLowering::LowerCall_SVR4(SDValue Chain, SDValue Callee,
2897                                   CallingConv::ID CallConv, bool isVarArg,
2898                                   bool isTailCall,
2899                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2900                                   const SmallVectorImpl<SDValue> &OutVals,
2901                                   const SmallVectorImpl<ISD::InputArg> &Ins,
2902                                   DebugLoc dl, SelectionDAG &DAG,
2903                                   SmallVectorImpl<SDValue> &InVals) const {
2904   // See PPCTargetLowering::LowerFormalArguments_SVR4() for a description
2905   // of the 32-bit SVR4 ABI stack frame layout.
2906
2907   assert((CallConv == CallingConv::C ||
2908           CallConv == CallingConv::Fast) && "Unknown calling convention!");
2909
2910   unsigned PtrByteSize = 4;
2911
2912   MachineFunction &MF = DAG.getMachineFunction();
2913
2914   // Mark this function as potentially containing a function that contains a
2915   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2916   // and restoring the callers stack pointer in this functions epilog. This is
2917   // done because by tail calling the called function might overwrite the value
2918   // in this function's (MF) stack pointer stack slot 0(SP).
2919   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
2920       CallConv == CallingConv::Fast)
2921     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2922
2923   // Count how many bytes are to be pushed on the stack, including the linkage
2924   // area, parameter list area and the part of the local variable space which
2925   // contains copies of aggregates which are passed by value.
2926
2927   // Assign locations to all of the outgoing arguments.
2928   SmallVector<CCValAssign, 16> ArgLocs;
2929   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2930                  getTargetMachine(), ArgLocs, *DAG.getContext());
2931
2932   // Reserve space for the linkage area on the stack.
2933   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
2934
2935   if (isVarArg) {
2936     // Handle fixed and variable vector arguments differently.
2937     // Fixed vector arguments go into registers as long as registers are
2938     // available. Variable vector arguments always go into memory.
2939     unsigned NumArgs = Outs.size();
2940
2941     for (unsigned i = 0; i != NumArgs; ++i) {
2942       MVT ArgVT = Outs[i].VT;
2943       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2944       bool Result;
2945
2946       if (Outs[i].IsFixed) {
2947         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
2948                              CCInfo);
2949       } else {
2950         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
2951                                     ArgFlags, CCInfo);
2952       }
2953
2954       if (Result) {
2955 #ifndef NDEBUG
2956         errs() << "Call operand #" << i << " has unhandled type "
2957              << EVT(ArgVT).getEVTString() << "\n";
2958 #endif
2959         llvm_unreachable(0);
2960       }
2961     }
2962   } else {
2963     // All arguments are treated the same.
2964     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
2965   }
2966
2967   // Assign locations to all of the outgoing aggregate by value arguments.
2968   SmallVector<CCValAssign, 16> ByValArgLocs;
2969   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2970                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
2971
2972   // Reserve stack space for the allocations in CCInfo.
2973   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
2974
2975   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
2976
2977   // Size of the linkage area, parameter list area and the part of the local
2978   // space variable where copies of aggregates which are passed by value are
2979   // stored.
2980   unsigned NumBytes = CCByValInfo.getNextStackOffset();
2981
2982   // Calculate by how many bytes the stack has to be adjusted in case of tail
2983   // call optimization.
2984   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2985
2986   // Adjust the stack pointer for the new arguments...
2987   // These operations are automatically eliminated by the prolog/epilog pass
2988   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2989   SDValue CallSeqStart = Chain;
2990
2991   // Load the return address and frame pointer so it can be moved somewhere else
2992   // later.
2993   SDValue LROp, FPOp;
2994   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
2995                                        dl);
2996
2997   // Set up a copy of the stack pointer for use loading and storing any
2998   // arguments that may not fit in the registers available for argument
2999   // passing.
3000   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3001
3002   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3003   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3004   SmallVector<SDValue, 8> MemOpChains;
3005
3006   bool seenFloatArg = false;
3007   // Walk the register/memloc assignments, inserting copies/loads.
3008   for (unsigned i = 0, j = 0, e = ArgLocs.size();
3009        i != e;
3010        ++i) {
3011     CCValAssign &VA = ArgLocs[i];
3012     SDValue Arg = OutVals[i];
3013     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3014
3015     if (Flags.isByVal()) {
3016       // Argument is an aggregate which is passed by value, thus we need to
3017       // create a copy of it in the local variable space of the current stack
3018       // frame (which is the stack frame of the caller) and pass the address of
3019       // this copy to the callee.
3020       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
3021       CCValAssign &ByValVA = ByValArgLocs[j++];
3022       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
3023
3024       // Memory reserved in the local variable space of the callers stack frame.
3025       unsigned LocMemOffset = ByValVA.getLocMemOffset();
3026
3027       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3028       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3029
3030       // Create a copy of the argument in the local area of the current
3031       // stack frame.
3032       SDValue MemcpyCall =
3033         CreateCopyOfByValArgument(Arg, PtrOff,
3034                                   CallSeqStart.getNode()->getOperand(0),
3035                                   Flags, DAG, dl);
3036
3037       // This must go outside the CALLSEQ_START..END.
3038       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3039                            CallSeqStart.getNode()->getOperand(1));
3040       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3041                              NewCallSeqStart.getNode());
3042       Chain = CallSeqStart = NewCallSeqStart;
3043
3044       // Pass the address of the aggregate copy on the stack either in a
3045       // physical register or in the parameter list area of the current stack
3046       // frame to the callee.
3047       Arg = PtrOff;
3048     }
3049
3050     if (VA.isRegLoc()) {
3051       seenFloatArg |= VA.getLocVT().isFloatingPoint();
3052       // Put argument in a physical register.
3053       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3054     } else {
3055       // Put argument in the parameter list area of the current stack frame.
3056       assert(VA.isMemLoc());
3057       unsigned LocMemOffset = VA.getLocMemOffset();
3058
3059       if (!isTailCall) {
3060         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3061         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3062
3063         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
3064                                            MachinePointerInfo(),
3065                                            false, false, 0));
3066       } else {
3067         // Calculate and remember argument location.
3068         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
3069                                  TailCallArguments);
3070       }
3071     }
3072   }
3073
3074   if (!MemOpChains.empty())
3075     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3076                         &MemOpChains[0], MemOpChains.size());
3077
3078   // Set CR6 to true if this is a vararg call with floating args passed in
3079   // registers.
3080   if (isVarArg) {
3081     SDValue SetCR(DAG.getMachineNode(seenFloatArg ? PPC::CRSET : PPC::CRUNSET,
3082                                      dl, MVT::i32), 0);
3083     RegsToPass.push_back(std::make_pair(unsigned(PPC::CR1EQ), SetCR));
3084   }
3085
3086   // Build a sequence of copy-to-reg nodes chained together with token chain
3087   // and flag operands which copy the outgoing args into the appropriate regs.
3088   SDValue InFlag;
3089   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3090     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3091                              RegsToPass[i].second, InFlag);
3092     InFlag = Chain.getValue(1);
3093   }
3094
3095   if (isTailCall)
3096     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
3097                     false, TailCallArguments);
3098
3099   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3100                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3101                     Ins, InVals);
3102 }
3103
3104 SDValue
3105 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
3106                                     CallingConv::ID CallConv, bool isVarArg,
3107                                     bool isTailCall,
3108                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3109                                     const SmallVectorImpl<SDValue> &OutVals,
3110                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3111                                     DebugLoc dl, SelectionDAG &DAG,
3112                                     SmallVectorImpl<SDValue> &InVals) const {
3113
3114   unsigned NumOps  = Outs.size();
3115
3116   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3117   bool isPPC64 = PtrVT == MVT::i64;
3118   unsigned PtrByteSize = isPPC64 ? 8 : 4;
3119
3120   MachineFunction &MF = DAG.getMachineFunction();
3121
3122   // Mark this function as potentially containing a function that contains a
3123   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3124   // and restoring the callers stack pointer in this functions epilog. This is
3125   // done because by tail calling the called function might overwrite the value
3126   // in this function's (MF) stack pointer stack slot 0(SP).
3127   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3128       CallConv == CallingConv::Fast)
3129     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3130
3131   unsigned nAltivecParamsAtEnd = 0;
3132
3133   // Count how many bytes are to be pushed on the stack, including the linkage
3134   // area, and parameter passing area.  We start with 24/48 bytes, which is
3135   // prereserved space for [SP][CR][LR][3 x unused].
3136   unsigned NumBytes =
3137     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
3138                                          Outs, OutVals,
3139                                          nAltivecParamsAtEnd);
3140
3141   // Calculate by how many bytes the stack has to be adjusted in case of tail
3142   // call optimization.
3143   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3144
3145   // To protect arguments on the stack from being clobbered in a tail call,
3146   // force all the loads to happen before doing any other lowering.
3147   if (isTailCall)
3148     Chain = DAG.getStackArgumentTokenFactor(Chain);
3149
3150   // Adjust the stack pointer for the new arguments...
3151   // These operations are automatically eliminated by the prolog/epilog pass
3152   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3153   SDValue CallSeqStart = Chain;
3154
3155   // Load the return address and frame pointer so it can be move somewhere else
3156   // later.
3157   SDValue LROp, FPOp;
3158   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3159                                        dl);
3160
3161   // Set up a copy of the stack pointer for use loading and storing any
3162   // arguments that may not fit in the registers available for argument
3163   // passing.
3164   SDValue StackPtr;
3165   if (isPPC64)
3166     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3167   else
3168     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3169
3170   // Figure out which arguments are going to go in registers, and which in
3171   // memory.  Also, if this is a vararg function, floating point operations
3172   // must be stored to our stack, and loaded into integer regs as well, if
3173   // any integer regs are available for argument passing.
3174   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
3175   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3176
3177   static const uint16_t GPR_32[] = {           // 32-bit registers.
3178     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3179     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3180   };
3181   static const uint16_t GPR_64[] = {           // 64-bit registers.
3182     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3183     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3184   };
3185   static const uint16_t *FPR = GetFPR();
3186
3187   static const uint16_t VR[] = {
3188     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3189     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3190   };
3191   const unsigned NumGPRs = array_lengthof(GPR_32);
3192   const unsigned NumFPRs = 13;
3193   const unsigned NumVRs  = array_lengthof(VR);
3194
3195   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
3196
3197   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3198   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3199
3200   SmallVector<SDValue, 8> MemOpChains;
3201   for (unsigned i = 0; i != NumOps; ++i) {
3202     SDValue Arg = OutVals[i];
3203     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3204
3205     // PtrOff will be used to store the current argument to the stack if a
3206     // register cannot be found for it.
3207     SDValue PtrOff;
3208
3209     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3210
3211     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3212
3213     // On PPC64, promote integers to 64-bit values.
3214     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3215       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3216       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3217       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3218     }
3219
3220     // FIXME memcpy is used way more than necessary.  Correctness first.
3221     if (Flags.isByVal()) {
3222       unsigned Size = Flags.getByValSize();
3223       if (Size==1 || Size==2) {
3224         // Very small objects are passed right-justified.
3225         // Everything else is passed left-justified.
3226         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
3227         if (GPR_idx != NumGPRs) {
3228           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3229                                         MachinePointerInfo(), VT,
3230                                         false, false, 0);
3231           MemOpChains.push_back(Load.getValue(1));
3232           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3233
3234           ArgOffset += PtrByteSize;
3235         } else {
3236           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
3237           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3238           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3239                                 CallSeqStart.getNode()->getOperand(0),
3240                                 Flags, DAG, dl);
3241           // This must go outside the CALLSEQ_START..END.
3242           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3243                                CallSeqStart.getNode()->getOperand(1));
3244           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3245                                  NewCallSeqStart.getNode());
3246           Chain = CallSeqStart = NewCallSeqStart;
3247           ArgOffset += PtrByteSize;
3248         }
3249         continue;
3250       }
3251       // Copy entire object into memory.  There are cases where gcc-generated
3252       // code assumes it is there, even if it could be put entirely into
3253       // registers.  (This is not what the doc says.)
3254       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3255                             CallSeqStart.getNode()->getOperand(0),
3256                             Flags, DAG, dl);
3257       // This must go outside the CALLSEQ_START..END.
3258       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3259                            CallSeqStart.getNode()->getOperand(1));
3260       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
3261       Chain = CallSeqStart = NewCallSeqStart;
3262       // And copy the pieces of it that fit into registers.
3263       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3264         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3265         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3266         if (GPR_idx != NumGPRs) {
3267           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3268                                      MachinePointerInfo(),
3269                                      false, false, false, 0);
3270           MemOpChains.push_back(Load.getValue(1));
3271           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3272           ArgOffset += PtrByteSize;
3273         } else {
3274           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3275           break;
3276         }
3277       }
3278       continue;
3279     }
3280
3281     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3282     default: llvm_unreachable("Unexpected ValueType for argument!");
3283     case MVT::i32:
3284     case MVT::i64:
3285       if (GPR_idx != NumGPRs) {
3286         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3287       } else {
3288         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3289                          isPPC64, isTailCall, false, MemOpChains,
3290                          TailCallArguments, dl);
3291       }
3292       ArgOffset += PtrByteSize;
3293       break;
3294     case MVT::f32:
3295     case MVT::f64:
3296       if (FPR_idx != NumFPRs) {
3297         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3298
3299         if (isVarArg) {
3300           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3301                                        MachinePointerInfo(), false, false, 0);
3302           MemOpChains.push_back(Store);
3303
3304           // Float varargs are always shadowed in available integer registers
3305           if (GPR_idx != NumGPRs) {
3306             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3307                                        MachinePointerInfo(), false, false,
3308                                        false, 0);
3309             MemOpChains.push_back(Load.getValue(1));
3310             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3311           }
3312           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3313             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3314             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3315             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3316                                        MachinePointerInfo(),
3317                                        false, false, false, 0);
3318             MemOpChains.push_back(Load.getValue(1));
3319             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3320           }
3321         } else {
3322           // If we have any FPRs remaining, we may also have GPRs remaining.
3323           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3324           // GPRs.
3325           if (GPR_idx != NumGPRs)
3326             ++GPR_idx;
3327           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3328               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3329             ++GPR_idx;
3330         }
3331       } else {
3332         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3333                          isPPC64, isTailCall, false, MemOpChains,
3334                          TailCallArguments, dl);
3335       }
3336       if (isPPC64)
3337         ArgOffset += 8;
3338       else
3339         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3340       break;
3341     case MVT::v4f32:
3342     case MVT::v4i32:
3343     case MVT::v8i16:
3344     case MVT::v16i8:
3345       if (isVarArg) {
3346         // These go aligned on the stack, or in the corresponding R registers
3347         // when within range.  The Darwin PPC ABI doc claims they also go in
3348         // V registers; in fact gcc does this only for arguments that are
3349         // prototyped, not for those that match the ...  We do it for all
3350         // arguments, seems to work.
3351         while (ArgOffset % 16 !=0) {
3352           ArgOffset += PtrByteSize;
3353           if (GPR_idx != NumGPRs)
3354             GPR_idx++;
3355         }
3356         // We could elide this store in the case where the object fits
3357         // entirely in R registers.  Maybe later.
3358         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3359                             DAG.getConstant(ArgOffset, PtrVT));
3360         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3361                                      MachinePointerInfo(), false, false, 0);
3362         MemOpChains.push_back(Store);
3363         if (VR_idx != NumVRs) {
3364           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3365                                      MachinePointerInfo(),
3366                                      false, false, false, 0);
3367           MemOpChains.push_back(Load.getValue(1));
3368           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3369         }
3370         ArgOffset += 16;
3371         for (unsigned i=0; i<16; i+=PtrByteSize) {
3372           if (GPR_idx == NumGPRs)
3373             break;
3374           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3375                                   DAG.getConstant(i, PtrVT));
3376           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3377                                      false, false, false, 0);
3378           MemOpChains.push_back(Load.getValue(1));
3379           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3380         }
3381         break;
3382       }
3383
3384       // Non-varargs Altivec params generally go in registers, but have
3385       // stack space allocated at the end.
3386       if (VR_idx != NumVRs) {
3387         // Doesn't have GPR space allocated.
3388         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3389       } else if (nAltivecParamsAtEnd==0) {
3390         // We are emitting Altivec params in order.
3391         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3392                          isPPC64, isTailCall, true, MemOpChains,
3393                          TailCallArguments, dl);
3394         ArgOffset += 16;
3395       }
3396       break;
3397     }
3398   }
3399   // If all Altivec parameters fit in registers, as they usually do,
3400   // they get stack space following the non-Altivec parameters.  We
3401   // don't track this here because nobody below needs it.
3402   // If there are more Altivec parameters than fit in registers emit
3403   // the stores here.
3404   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3405     unsigned j = 0;
3406     // Offset is aligned; skip 1st 12 params which go in V registers.
3407     ArgOffset = ((ArgOffset+15)/16)*16;
3408     ArgOffset += 12*16;
3409     for (unsigned i = 0; i != NumOps; ++i) {
3410       SDValue Arg = OutVals[i];
3411       EVT ArgType = Outs[i].VT;
3412       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3413           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3414         if (++j > NumVRs) {
3415           SDValue PtrOff;
3416           // We are emitting Altivec params in order.
3417           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3418                            isPPC64, isTailCall, true, MemOpChains,
3419                            TailCallArguments, dl);
3420           ArgOffset += 16;
3421         }
3422       }
3423     }
3424   }
3425
3426   if (!MemOpChains.empty())
3427     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3428                         &MemOpChains[0], MemOpChains.size());
3429
3430   // Check if this is an indirect call (MTCTR/BCTRL).
3431   // See PrepareCall() for more information about calls through function
3432   // pointers in the 64-bit SVR4 ABI.
3433   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3434       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3435       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3436       !isBLACompatibleAddress(Callee, DAG)) {
3437     // Load r2 into a virtual register and store it to the TOC save area.
3438     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3439     // TOC save area offset.
3440     SDValue PtrOff = DAG.getIntPtrConstant(40);
3441     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3442     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3443                          false, false, 0);
3444   }
3445
3446   // On Darwin, R12 must contain the address of an indirect callee.  This does
3447   // not mean the MTCTR instruction must use R12; it's easier to model this as
3448   // an extra parameter, so do that.
3449   if (!isTailCall &&
3450       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3451       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3452       !isBLACompatibleAddress(Callee, DAG))
3453     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3454                                                    PPC::R12), Callee));
3455
3456   // Build a sequence of copy-to-reg nodes chained together with token chain
3457   // and flag operands which copy the outgoing args into the appropriate regs.
3458   SDValue InFlag;
3459   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3460     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3461                              RegsToPass[i].second, InFlag);
3462     InFlag = Chain.getValue(1);
3463   }
3464
3465   if (isTailCall)
3466     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3467                     FPOp, true, TailCallArguments);
3468
3469   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3470                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3471                     Ins, InVals);
3472 }
3473
3474 bool
3475 PPCTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
3476                                   MachineFunction &MF, bool isVarArg,
3477                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
3478                                   LLVMContext &Context) const {
3479   SmallVector<CCValAssign, 16> RVLocs;
3480   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
3481                  RVLocs, Context);
3482   return CCInfo.CheckReturn(Outs, RetCC_PPC);
3483 }
3484
3485 SDValue
3486 PPCTargetLowering::LowerReturn(SDValue Chain,
3487                                CallingConv::ID CallConv, bool isVarArg,
3488                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3489                                const SmallVectorImpl<SDValue> &OutVals,
3490                                DebugLoc dl, SelectionDAG &DAG) const {
3491
3492   SmallVector<CCValAssign, 16> RVLocs;
3493   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3494                  getTargetMachine(), RVLocs, *DAG.getContext());
3495   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3496
3497   // If this is the first return lowered for this function, add the regs to the
3498   // liveout set for the function.
3499   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3500     for (unsigned i = 0; i != RVLocs.size(); ++i)
3501       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3502   }
3503
3504   SDValue Flag;
3505
3506   // Copy the result values into the output registers.
3507   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3508     CCValAssign &VA = RVLocs[i];
3509     assert(VA.isRegLoc() && "Can only return in registers!");
3510     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3511                              OutVals[i], Flag);
3512     Flag = Chain.getValue(1);
3513   }
3514
3515   if (Flag.getNode())
3516     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3517   else
3518     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3519 }
3520
3521 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3522                                    const PPCSubtarget &Subtarget) const {
3523   // When we pop the dynamic allocation we need to restore the SP link.
3524   DebugLoc dl = Op.getDebugLoc();
3525
3526   // Get the corect type for pointers.
3527   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3528
3529   // Construct the stack pointer operand.
3530   bool isPPC64 = Subtarget.isPPC64();
3531   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
3532   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3533
3534   // Get the operands for the STACKRESTORE.
3535   SDValue Chain = Op.getOperand(0);
3536   SDValue SaveSP = Op.getOperand(1);
3537
3538   // Load the old link SP.
3539   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
3540                                    MachinePointerInfo(),
3541                                    false, false, false, 0);
3542
3543   // Restore the stack pointer.
3544   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
3545
3546   // Store the old link SP.
3547   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
3548                       false, false, 0);
3549 }
3550
3551
3552
3553 SDValue
3554 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
3555   MachineFunction &MF = DAG.getMachineFunction();
3556   bool isPPC64 = PPCSubTarget.isPPC64();
3557   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3558   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3559
3560   // Get current frame pointer save index.  The users of this index will be
3561   // primarily DYNALLOC instructions.
3562   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3563   int RASI = FI->getReturnAddrSaveIndex();
3564
3565   // If the frame pointer save index hasn't been defined yet.
3566   if (!RASI) {
3567     // Find out what the fix offset of the frame pointer save area.
3568     int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
3569     // Allocate the frame index for frame pointer save area.
3570     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
3571     // Save the result.
3572     FI->setReturnAddrSaveIndex(RASI);
3573   }
3574   return DAG.getFrameIndex(RASI, PtrVT);
3575 }
3576
3577 SDValue
3578 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
3579   MachineFunction &MF = DAG.getMachineFunction();
3580   bool isPPC64 = PPCSubTarget.isPPC64();
3581   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3582   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3583
3584   // Get current frame pointer save index.  The users of this index will be
3585   // primarily DYNALLOC instructions.
3586   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3587   int FPSI = FI->getFramePointerSaveIndex();
3588
3589   // If the frame pointer save index hasn't been defined yet.
3590   if (!FPSI) {
3591     // Find out what the fix offset of the frame pointer save area.
3592     int FPOffset = PPCFrameLowering::getFramePointerSaveOffset(isPPC64,
3593                                                            isDarwinABI);
3594
3595     // Allocate the frame index for frame pointer save area.
3596     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
3597     // Save the result.
3598     FI->setFramePointerSaveIndex(FPSI);
3599   }
3600   return DAG.getFrameIndex(FPSI, PtrVT);
3601 }
3602
3603 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
3604                                          SelectionDAG &DAG,
3605                                          const PPCSubtarget &Subtarget) const {
3606   // Get the inputs.
3607   SDValue Chain = Op.getOperand(0);
3608   SDValue Size  = Op.getOperand(1);
3609   DebugLoc dl = Op.getDebugLoc();
3610
3611   // Get the corect type for pointers.
3612   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3613   // Negate the size.
3614   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
3615                                   DAG.getConstant(0, PtrVT), Size);
3616   // Construct a node for the frame pointer save index.
3617   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
3618   // Build a DYNALLOC node.
3619   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
3620   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
3621   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
3622 }
3623
3624 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
3625 /// possible.
3626 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3627   // Not FP? Not a fsel.
3628   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
3629       !Op.getOperand(2).getValueType().isFloatingPoint())
3630     return Op;
3631
3632   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3633
3634   // Cannot handle SETEQ/SETNE.
3635   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
3636
3637   EVT ResVT = Op.getValueType();
3638   EVT CmpVT = Op.getOperand(0).getValueType();
3639   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3640   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
3641   DebugLoc dl = Op.getDebugLoc();
3642
3643   // If the RHS of the comparison is a 0.0, we don't need to do the
3644   // subtraction at all.
3645   if (isFloatingPointZero(RHS))
3646     switch (CC) {
3647     default: break;       // SETUO etc aren't handled by fsel.
3648     case ISD::SETULT:
3649     case ISD::SETLT:
3650       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3651     case ISD::SETOGE:
3652     case ISD::SETGE:
3653       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3654         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3655       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
3656     case ISD::SETUGT:
3657     case ISD::SETGT:
3658       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3659     case ISD::SETOLE:
3660     case ISD::SETLE:
3661       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3662         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3663       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
3664                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
3665     }
3666
3667   SDValue Cmp;
3668   switch (CC) {
3669   default: break;       // SETUO etc aren't handled by fsel.
3670   case ISD::SETULT:
3671   case ISD::SETLT:
3672     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3673     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3674       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3675       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3676   case ISD::SETOGE:
3677   case ISD::SETGE:
3678     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3679     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3680       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3681       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3682   case ISD::SETUGT:
3683   case ISD::SETGT:
3684     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3685     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3686       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3687       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3688   case ISD::SETOLE:
3689   case ISD::SETLE:
3690     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3691     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3692       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3693       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3694   }
3695   return Op;
3696 }
3697
3698 // FIXME: Split this code up when LegalizeDAGTypes lands.
3699 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
3700                                            DebugLoc dl) const {
3701   assert(Op.getOperand(0).getValueType().isFloatingPoint());
3702   SDValue Src = Op.getOperand(0);
3703   if (Src.getValueType() == MVT::f32)
3704     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
3705
3706   SDValue Tmp;
3707   switch (Op.getValueType().getSimpleVT().SimpleTy) {
3708   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
3709   case MVT::i32:
3710     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
3711                                                          PPCISD::FCTIDZ,
3712                       dl, MVT::f64, Src);
3713     break;
3714   case MVT::i64:
3715     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
3716     break;
3717   }
3718
3719   // Convert the FP value to an int value through memory.
3720   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
3721
3722   // Emit a store to the stack slot.
3723   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
3724                                MachinePointerInfo(), false, false, 0);
3725
3726   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
3727   // add in a bias.
3728   if (Op.getValueType() == MVT::i32)
3729     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
3730                         DAG.getConstant(4, FIPtr.getValueType()));
3731   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
3732                      false, false, false, 0);
3733 }
3734
3735 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
3736                                            SelectionDAG &DAG) const {
3737   DebugLoc dl = Op.getDebugLoc();
3738   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
3739   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
3740     return SDValue();
3741
3742   if (Op.getOperand(0).getValueType() == MVT::i64) {
3743     SDValue Bits = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op.getOperand(0));
3744     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
3745     if (Op.getValueType() == MVT::f32)
3746       FP = DAG.getNode(ISD::FP_ROUND, dl,
3747                        MVT::f32, FP, DAG.getIntPtrConstant(0));
3748     return FP;
3749   }
3750
3751   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
3752          "Unhandled SINT_TO_FP type in custom expander!");
3753   // Since we only generate this in 64-bit mode, we can take advantage of
3754   // 64-bit registers.  In particular, sign extend the input value into the
3755   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
3756   // then lfd it and fcfid it.
3757   MachineFunction &MF = DAG.getMachineFunction();
3758   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
3759   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
3760   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3761   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3762
3763   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
3764                                 Op.getOperand(0));
3765
3766   // STD the extended value into the stack slot.
3767   MachineMemOperand *MMO =
3768     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
3769                             MachineMemOperand::MOStore, 8, 8);
3770   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
3771   SDValue Store =
3772     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
3773                             Ops, 4, MVT::i64, MMO);
3774   // Load the value as a double.
3775   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
3776                            false, false, false, 0);
3777
3778   // FCFID it and return it.
3779   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
3780   if (Op.getValueType() == MVT::f32)
3781     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
3782   return FP;
3783 }
3784
3785 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3786                                             SelectionDAG &DAG) const {
3787   DebugLoc dl = Op.getDebugLoc();
3788   /*
3789    The rounding mode is in bits 30:31 of FPSR, and has the following
3790    settings:
3791      00 Round to nearest
3792      01 Round to 0
3793      10 Round to +inf
3794      11 Round to -inf
3795
3796   FLT_ROUNDS, on the other hand, expects the following:
3797     -1 Undefined
3798      0 Round to 0
3799      1 Round to nearest
3800      2 Round to +inf
3801      3 Round to -inf
3802
3803   To perform the conversion, we do:
3804     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
3805   */
3806
3807   MachineFunction &MF = DAG.getMachineFunction();
3808   EVT VT = Op.getValueType();
3809   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3810   std::vector<EVT> NodeTys;
3811   SDValue MFFSreg, InFlag;
3812
3813   // Save FP Control Word to register
3814   NodeTys.push_back(MVT::f64);    // return register
3815   NodeTys.push_back(MVT::Glue);   // unused in this context
3816   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3817
3818   // Save FP register to stack slot
3819   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
3820   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3821   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
3822                                StackSlot, MachinePointerInfo(), false, false,0);
3823
3824   // Load FP Control Word from low 32 bits of stack slot.
3825   SDValue Four = DAG.getConstant(4, PtrVT);
3826   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
3827   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
3828                             false, false, false, 0);
3829
3830   // Transform as necessary
3831   SDValue CWD1 =
3832     DAG.getNode(ISD::AND, dl, MVT::i32,
3833                 CWD, DAG.getConstant(3, MVT::i32));
3834   SDValue CWD2 =
3835     DAG.getNode(ISD::SRL, dl, MVT::i32,
3836                 DAG.getNode(ISD::AND, dl, MVT::i32,
3837                             DAG.getNode(ISD::XOR, dl, MVT::i32,
3838                                         CWD, DAG.getConstant(3, MVT::i32)),
3839                             DAG.getConstant(3, MVT::i32)),
3840                 DAG.getConstant(1, MVT::i32));
3841
3842   SDValue RetVal =
3843     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3844
3845   return DAG.getNode((VT.getSizeInBits() < 16 ?
3846                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3847 }
3848
3849 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3850   EVT VT = Op.getValueType();
3851   unsigned BitWidth = VT.getSizeInBits();
3852   DebugLoc dl = Op.getDebugLoc();
3853   assert(Op.getNumOperands() == 3 &&
3854          VT == Op.getOperand(1).getValueType() &&
3855          "Unexpected SHL!");
3856
3857   // Expand into a bunch of logical ops.  Note that these ops
3858   // depend on the PPC behavior for oversized shift amounts.
3859   SDValue Lo = Op.getOperand(0);
3860   SDValue Hi = Op.getOperand(1);
3861   SDValue Amt = Op.getOperand(2);
3862   EVT AmtVT = Amt.getValueType();
3863
3864   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3865                              DAG.getConstant(BitWidth, AmtVT), Amt);
3866   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3867   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3868   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3869   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3870                              DAG.getConstant(-BitWidth, AmtVT));
3871   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3872   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3873   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3874   SDValue OutOps[] = { OutLo, OutHi };
3875   return DAG.getMergeValues(OutOps, 2, dl);
3876 }
3877
3878 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3879   EVT VT = Op.getValueType();
3880   DebugLoc dl = Op.getDebugLoc();
3881   unsigned BitWidth = VT.getSizeInBits();
3882   assert(Op.getNumOperands() == 3 &&
3883          VT == Op.getOperand(1).getValueType() &&
3884          "Unexpected SRL!");
3885
3886   // Expand into a bunch of logical ops.  Note that these ops
3887   // depend on the PPC behavior for oversized shift amounts.
3888   SDValue Lo = Op.getOperand(0);
3889   SDValue Hi = Op.getOperand(1);
3890   SDValue Amt = Op.getOperand(2);
3891   EVT AmtVT = Amt.getValueType();
3892
3893   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3894                              DAG.getConstant(BitWidth, AmtVT), Amt);
3895   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3896   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3897   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3898   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3899                              DAG.getConstant(-BitWidth, AmtVT));
3900   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3901   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3902   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3903   SDValue OutOps[] = { OutLo, OutHi };
3904   return DAG.getMergeValues(OutOps, 2, dl);
3905 }
3906
3907 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
3908   DebugLoc dl = Op.getDebugLoc();
3909   EVT VT = Op.getValueType();
3910   unsigned BitWidth = VT.getSizeInBits();
3911   assert(Op.getNumOperands() == 3 &&
3912          VT == Op.getOperand(1).getValueType() &&
3913          "Unexpected SRA!");
3914
3915   // Expand into a bunch of logical ops, followed by a select_cc.
3916   SDValue Lo = Op.getOperand(0);
3917   SDValue Hi = Op.getOperand(1);
3918   SDValue Amt = Op.getOperand(2);
3919   EVT AmtVT = Amt.getValueType();
3920
3921   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3922                              DAG.getConstant(BitWidth, AmtVT), Amt);
3923   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3924   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3925   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3926   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3927                              DAG.getConstant(-BitWidth, AmtVT));
3928   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3929   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3930   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3931                                   Tmp4, Tmp6, ISD::SETLE);
3932   SDValue OutOps[] = { OutLo, OutHi };
3933   return DAG.getMergeValues(OutOps, 2, dl);
3934 }
3935
3936 //===----------------------------------------------------------------------===//
3937 // Vector related lowering.
3938 //
3939
3940 /// BuildSplatI - Build a canonical splati of Val with an element size of
3941 /// SplatSize.  Cast the result to VT.
3942 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
3943                              SelectionDAG &DAG, DebugLoc dl) {
3944   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3945
3946   static const EVT VTys[] = { // canonical VT to use for each size.
3947     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3948   };
3949
3950   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3951
3952   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3953   if (Val == -1)
3954     SplatSize = 1;
3955
3956   EVT CanonicalVT = VTys[SplatSize-1];
3957
3958   // Build a canonical splat for this value.
3959   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3960   SmallVector<SDValue, 8> Ops;
3961   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3962   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3963                               &Ops[0], Ops.size());
3964   return DAG.getNode(ISD::BITCAST, dl, ReqVT, Res);
3965 }
3966
3967 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3968 /// specified intrinsic ID.
3969 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3970                                 SelectionDAG &DAG, DebugLoc dl,
3971                                 EVT DestVT = MVT::Other) {
3972   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3973   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3974                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3975 }
3976
3977 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3978 /// specified intrinsic ID.
3979 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3980                                 SDValue Op2, SelectionDAG &DAG,
3981                                 DebugLoc dl, EVT DestVT = MVT::Other) {
3982   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3983   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3984                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3985 }
3986
3987
3988 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3989 /// amount.  The result has the specified value type.
3990 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3991                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3992   // Force LHS/RHS to be the right type.
3993   LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, LHS);
3994   RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, RHS);
3995
3996   int Ops[16];
3997   for (unsigned i = 0; i != 16; ++i)
3998     Ops[i] = i + Amt;
3999   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
4000   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4001 }
4002
4003 // If this is a case we can't handle, return null and let the default
4004 // expansion code take care of it.  If we CAN select this case, and if it
4005 // selects to a single instruction, return Op.  Otherwise, if we can codegen
4006 // this case more efficiently than a constant pool load, lower it to the
4007 // sequence of ops that should be used.
4008 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
4009                                              SelectionDAG &DAG) const {
4010   DebugLoc dl = Op.getDebugLoc();
4011   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4012   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
4013
4014   // Check if this is a splat of a constant value.
4015   APInt APSplatBits, APSplatUndef;
4016   unsigned SplatBitSize;
4017   bool HasAnyUndefs;
4018   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
4019                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
4020     return SDValue();
4021
4022   unsigned SplatBits = APSplatBits.getZExtValue();
4023   unsigned SplatUndef = APSplatUndef.getZExtValue();
4024   unsigned SplatSize = SplatBitSize / 8;
4025
4026   // First, handle single instruction cases.
4027
4028   // All zeros?
4029   if (SplatBits == 0) {
4030     // Canonicalize all zero vectors to be v4i32.
4031     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
4032       SDValue Z = DAG.getConstant(0, MVT::i32);
4033       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
4034       Op = DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Z);
4035     }
4036     return Op;
4037   }
4038
4039   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
4040   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
4041                     (32-SplatBitSize));
4042   if (SextVal >= -16 && SextVal <= 15)
4043     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
4044
4045
4046   // Two instruction sequences.
4047
4048   // If this value is in the range [-32,30] and is even, use:
4049   //    tmp = VSPLTI[bhw], result = add tmp, tmp
4050   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
4051     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
4052     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
4053     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4054   }
4055
4056   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
4057   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
4058   // for fneg/fabs.
4059   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
4060     // Make -1 and vspltisw -1:
4061     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
4062
4063     // Make the VSLW intrinsic, computing 0x8000_0000.
4064     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
4065                                    OnesV, DAG, dl);
4066
4067     // xor by OnesV to invert it.
4068     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
4069     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4070   }
4071
4072   // Check to see if this is a wide variety of vsplti*, binop self cases.
4073   static const signed char SplatCsts[] = {
4074     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
4075     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
4076   };
4077
4078   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
4079     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
4080     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
4081     int i = SplatCsts[idx];
4082
4083     // Figure out what shift amount will be used by altivec if shifted by i in
4084     // this splat size.
4085     unsigned TypeShiftAmt = i & (SplatBitSize-1);
4086
4087     // vsplti + shl self.
4088     if (SextVal == (i << (int)TypeShiftAmt)) {
4089       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4090       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4091         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
4092         Intrinsic::ppc_altivec_vslw
4093       };
4094       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4095       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4096     }
4097
4098     // vsplti + srl self.
4099     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4100       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4101       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4102         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
4103         Intrinsic::ppc_altivec_vsrw
4104       };
4105       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4106       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4107     }
4108
4109     // vsplti + sra self.
4110     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4111       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4112       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4113         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
4114         Intrinsic::ppc_altivec_vsraw
4115       };
4116       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4117       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4118     }
4119
4120     // vsplti + rol self.
4121     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
4122                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
4123       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4124       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4125         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
4126         Intrinsic::ppc_altivec_vrlw
4127       };
4128       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4129       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4130     }
4131
4132     // t = vsplti c, result = vsldoi t, t, 1
4133     if (SextVal == ((i << 8) | (i < 0 ? 0xFF : 0))) {
4134       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4135       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
4136     }
4137     // t = vsplti c, result = vsldoi t, t, 2
4138     if (SextVal == ((i << 16) | (i < 0 ? 0xFFFF : 0))) {
4139       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4140       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
4141     }
4142     // t = vsplti c, result = vsldoi t, t, 3
4143     if (SextVal == ((i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
4144       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4145       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
4146     }
4147   }
4148
4149   // Three instruction sequences.
4150
4151   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
4152   if (SextVal >= 0 && SextVal <= 31) {
4153     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
4154     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4155     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
4156     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4157   }
4158   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
4159   if (SextVal >= -31 && SextVal <= 0) {
4160     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
4161     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4162     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
4163     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4164   }
4165
4166   return SDValue();
4167 }
4168
4169 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4170 /// the specified operations to build the shuffle.
4171 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4172                                       SDValue RHS, SelectionDAG &DAG,
4173                                       DebugLoc dl) {
4174   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4175   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4176   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4177
4178   enum {
4179     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4180     OP_VMRGHW,
4181     OP_VMRGLW,
4182     OP_VSPLTISW0,
4183     OP_VSPLTISW1,
4184     OP_VSPLTISW2,
4185     OP_VSPLTISW3,
4186     OP_VSLDOI4,
4187     OP_VSLDOI8,
4188     OP_VSLDOI12
4189   };
4190
4191   if (OpNum == OP_COPY) {
4192     if (LHSID == (1*9+2)*9+3) return LHS;
4193     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4194     return RHS;
4195   }
4196
4197   SDValue OpLHS, OpRHS;
4198   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4199   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4200
4201   int ShufIdxs[16];
4202   switch (OpNum) {
4203   default: llvm_unreachable("Unknown i32 permute!");
4204   case OP_VMRGHW:
4205     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4206     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4207     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4208     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4209     break;
4210   case OP_VMRGLW:
4211     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4212     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4213     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4214     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4215     break;
4216   case OP_VSPLTISW0:
4217     for (unsigned i = 0; i != 16; ++i)
4218       ShufIdxs[i] = (i&3)+0;
4219     break;
4220   case OP_VSPLTISW1:
4221     for (unsigned i = 0; i != 16; ++i)
4222       ShufIdxs[i] = (i&3)+4;
4223     break;
4224   case OP_VSPLTISW2:
4225     for (unsigned i = 0; i != 16; ++i)
4226       ShufIdxs[i] = (i&3)+8;
4227     break;
4228   case OP_VSPLTISW3:
4229     for (unsigned i = 0; i != 16; ++i)
4230       ShufIdxs[i] = (i&3)+12;
4231     break;
4232   case OP_VSLDOI4:
4233     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4234   case OP_VSLDOI8:
4235     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4236   case OP_VSLDOI12:
4237     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4238   }
4239   EVT VT = OpLHS.getValueType();
4240   OpLHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpLHS);
4241   OpRHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpRHS);
4242   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4243   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4244 }
4245
4246 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4247 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4248 /// return the code it can be lowered into.  Worst case, it can always be
4249 /// lowered into a vperm.
4250 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4251                                                SelectionDAG &DAG) const {
4252   DebugLoc dl = Op.getDebugLoc();
4253   SDValue V1 = Op.getOperand(0);
4254   SDValue V2 = Op.getOperand(1);
4255   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4256   EVT VT = Op.getValueType();
4257
4258   // Cases that are handled by instructions that take permute immediates
4259   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4260   // selected by the instruction selector.
4261   if (V2.getOpcode() == ISD::UNDEF) {
4262     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4263         PPC::isSplatShuffleMask(SVOp, 2) ||
4264         PPC::isSplatShuffleMask(SVOp, 4) ||
4265         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4266         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4267         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4268         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4269         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4270         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4271         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4272         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4273         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4274       return Op;
4275     }
4276   }
4277
4278   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4279   // and produce a fixed permutation.  If any of these match, do not lower to
4280   // VPERM.
4281   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4282       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4283       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4284       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4285       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4286       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4287       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4288       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4289       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4290     return Op;
4291
4292   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4293   // perfect shuffle table to emit an optimal matching sequence.
4294   ArrayRef<int> PermMask = SVOp->getMask();
4295
4296   unsigned PFIndexes[4];
4297   bool isFourElementShuffle = true;
4298   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4299     unsigned EltNo = 8;   // Start out undef.
4300     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4301       if (PermMask[i*4+j] < 0)
4302         continue;   // Undef, ignore it.
4303
4304       unsigned ByteSource = PermMask[i*4+j];
4305       if ((ByteSource & 3) != j) {
4306         isFourElementShuffle = false;
4307         break;
4308       }
4309
4310       if (EltNo == 8) {
4311         EltNo = ByteSource/4;
4312       } else if (EltNo != ByteSource/4) {
4313         isFourElementShuffle = false;
4314         break;
4315       }
4316     }
4317     PFIndexes[i] = EltNo;
4318   }
4319
4320   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4321   // perfect shuffle vector to determine if it is cost effective to do this as
4322   // discrete instructions, or whether we should use a vperm.
4323   if (isFourElementShuffle) {
4324     // Compute the index in the perfect shuffle table.
4325     unsigned PFTableIndex =
4326       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4327
4328     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4329     unsigned Cost  = (PFEntry >> 30);
4330
4331     // Determining when to avoid vperm is tricky.  Many things affect the cost
4332     // of vperm, particularly how many times the perm mask needs to be computed.
4333     // For example, if the perm mask can be hoisted out of a loop or is already
4334     // used (perhaps because there are multiple permutes with the same shuffle
4335     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4336     // the loop requires an extra register.
4337     //
4338     // As a compromise, we only emit discrete instructions if the shuffle can be
4339     // generated in 3 or fewer operations.  When we have loop information
4340     // available, if this block is within a loop, we should avoid using vperm
4341     // for 3-operation perms and use a constant pool load instead.
4342     if (Cost < 3)
4343       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4344   }
4345
4346   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4347   // vector that will get spilled to the constant pool.
4348   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4349
4350   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4351   // that it is in input element units, not in bytes.  Convert now.
4352   EVT EltVT = V1.getValueType().getVectorElementType();
4353   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4354
4355   SmallVector<SDValue, 16> ResultMask;
4356   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4357     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4358
4359     for (unsigned j = 0; j != BytesPerElement; ++j)
4360       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4361                                            MVT::i32));
4362   }
4363
4364   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4365                                     &ResultMask[0], ResultMask.size());
4366   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4367 }
4368
4369 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4370 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4371 /// information about the intrinsic.
4372 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4373                                   bool &isDot) {
4374   unsigned IntrinsicID =
4375     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4376   CompareOpc = -1;
4377   isDot = false;
4378   switch (IntrinsicID) {
4379   default: return false;
4380     // Comparison predicates.
4381   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4382   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4383   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4384   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4385   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4386   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4387   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4388   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4389   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4390   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4391   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4392   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4393   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4394
4395     // Normal Comparisons.
4396   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4397   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4398   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4399   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4400   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4401   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4402   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4403   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4404   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4405   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4406   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4407   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4408   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4409   }
4410   return true;
4411 }
4412
4413 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4414 /// lower, do it, otherwise return null.
4415 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4416                                                    SelectionDAG &DAG) const {
4417   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4418   // opcode number of the comparison.
4419   DebugLoc dl = Op.getDebugLoc();
4420   int CompareOpc;
4421   bool isDot;
4422   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4423     return SDValue();    // Don't custom lower most intrinsics.
4424
4425   // If this is a non-dot comparison, make the VCMP node and we are done.
4426   if (!isDot) {
4427     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4428                               Op.getOperand(1), Op.getOperand(2),
4429                               DAG.getConstant(CompareOpc, MVT::i32));
4430     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Tmp);
4431   }
4432
4433   // Create the PPCISD altivec 'dot' comparison node.
4434   SDValue Ops[] = {
4435     Op.getOperand(2),  // LHS
4436     Op.getOperand(3),  // RHS
4437     DAG.getConstant(CompareOpc, MVT::i32)
4438   };
4439   std::vector<EVT> VTs;
4440   VTs.push_back(Op.getOperand(2).getValueType());
4441   VTs.push_back(MVT::Glue);
4442   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4443
4444   // Now that we have the comparison, emit a copy from the CR to a GPR.
4445   // This is flagged to the above dot comparison.
4446   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4447                                 DAG.getRegister(PPC::CR6, MVT::i32),
4448                                 CompNode.getValue(1));
4449
4450   // Unpack the result based on how the target uses it.
4451   unsigned BitNo;   // Bit # of CR6.
4452   bool InvertBit;   // Invert result?
4453   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4454   default:  // Can't happen, don't crash on invalid number though.
4455   case 0:   // Return the value of the EQ bit of CR6.
4456     BitNo = 0; InvertBit = false;
4457     break;
4458   case 1:   // Return the inverted value of the EQ bit of CR6.
4459     BitNo = 0; InvertBit = true;
4460     break;
4461   case 2:   // Return the value of the LT bit of CR6.
4462     BitNo = 2; InvertBit = false;
4463     break;
4464   case 3:   // Return the inverted value of the LT bit of CR6.
4465     BitNo = 2; InvertBit = true;
4466     break;
4467   }
4468
4469   // Shift the bit into the low position.
4470   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4471                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4472   // Isolate the bit.
4473   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4474                       DAG.getConstant(1, MVT::i32));
4475
4476   // If we are supposed to, toggle the bit.
4477   if (InvertBit)
4478     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4479                         DAG.getConstant(1, MVT::i32));
4480   return Flags;
4481 }
4482
4483 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4484                                                    SelectionDAG &DAG) const {
4485   DebugLoc dl = Op.getDebugLoc();
4486   // Create a stack slot that is 16-byte aligned.
4487   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4488   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4489   EVT PtrVT = getPointerTy();
4490   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4491
4492   // Store the input value into Value#0 of the stack slot.
4493   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4494                                Op.getOperand(0), FIdx, MachinePointerInfo(),
4495                                false, false, 0);
4496   // Load it out.
4497   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
4498                      false, false, false, 0);
4499 }
4500
4501 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
4502   DebugLoc dl = Op.getDebugLoc();
4503   if (Op.getValueType() == MVT::v4i32) {
4504     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4505
4506     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4507     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4508
4509     SDValue RHSSwap =   // = vrlw RHS, 16
4510       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4511
4512     // Shrinkify inputs to v8i16.
4513     LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, LHS);
4514     RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHS);
4515     RHSSwap = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHSSwap);
4516
4517     // Low parts multiplied together, generating 32-bit results (we ignore the
4518     // top parts).
4519     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4520                                         LHS, RHS, DAG, dl, MVT::v4i32);
4521
4522     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4523                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4524     // Shift the high parts up 16 bits.
4525     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4526                               Neg16, DAG, dl);
4527     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4528   } else if (Op.getValueType() == MVT::v8i16) {
4529     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4530
4531     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4532
4533     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4534                             LHS, RHS, Zero, DAG, dl);
4535   } else if (Op.getValueType() == MVT::v16i8) {
4536     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4537
4538     // Multiply the even 8-bit parts, producing 16-bit sums.
4539     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
4540                                            LHS, RHS, DAG, dl, MVT::v8i16);
4541     EvenParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, EvenParts);
4542
4543     // Multiply the odd 8-bit parts, producing 16-bit sums.
4544     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
4545                                           LHS, RHS, DAG, dl, MVT::v8i16);
4546     OddParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OddParts);
4547
4548     // Merge the results together.
4549     int Ops[16];
4550     for (unsigned i = 0; i != 8; ++i) {
4551       Ops[i*2  ] = 2*i+1;
4552       Ops[i*2+1] = 2*i+1+16;
4553     }
4554     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
4555   } else {
4556     llvm_unreachable("Unknown mul to lower!");
4557   }
4558 }
4559
4560 /// LowerOperation - Provide custom lowering hooks for some operations.
4561 ///
4562 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4563   switch (Op.getOpcode()) {
4564   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
4565   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4566   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
4567   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4568   case ISD::GlobalTLSAddress:   llvm_unreachable("TLS not implemented for PPC");
4569   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4570   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4571   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
4572   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
4573   case ISD::VASTART:
4574     return LowerVASTART(Op, DAG, PPCSubTarget);
4575
4576   case ISD::VAARG:
4577     return LowerVAARG(Op, DAG, PPCSubTarget);
4578
4579   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
4580   case ISD::DYNAMIC_STACKALLOC:
4581     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
4582
4583   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
4584   case ISD::FP_TO_UINT:
4585   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
4586                                                        Op.getDebugLoc());
4587   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4588   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
4589
4590   // Lower 64-bit shifts.
4591   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
4592   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
4593   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
4594
4595   // Vector-related lowering.
4596   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4597   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4598   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4599   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4600   case ISD::MUL:                return LowerMUL(Op, DAG);
4601
4602   // Frame & Return address.
4603   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4604   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4605   }
4606 }
4607
4608 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
4609                                            SmallVectorImpl<SDValue>&Results,
4610                                            SelectionDAG &DAG) const {
4611   const TargetMachine &TM = getTargetMachine();
4612   DebugLoc dl = N->getDebugLoc();
4613   switch (N->getOpcode()) {
4614   default:
4615     llvm_unreachable("Do not know how to custom type legalize this operation!");
4616   case ISD::VAARG: {
4617     if (!TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
4618         || TM.getSubtarget<PPCSubtarget>().isPPC64())
4619       return;
4620
4621     EVT VT = N->getValueType(0);
4622
4623     if (VT == MVT::i64) {
4624       SDValue NewNode = LowerVAARG(SDValue(N, 1), DAG, PPCSubTarget);
4625
4626       Results.push_back(NewNode);
4627       Results.push_back(NewNode.getValue(1));
4628     }
4629     return;
4630   }
4631   case ISD::FP_ROUND_INREG: {
4632     assert(N->getValueType(0) == MVT::ppcf128);
4633     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
4634     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4635                              MVT::f64, N->getOperand(0),
4636                              DAG.getIntPtrConstant(0));
4637     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4638                              MVT::f64, N->getOperand(0),
4639                              DAG.getIntPtrConstant(1));
4640
4641     // This sequence changes FPSCR to do round-to-zero, adds the two halves
4642     // of the long double, and puts FPSCR back the way it was.  We do not
4643     // actually model FPSCR.
4644     std::vector<EVT> NodeTys;
4645     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
4646
4647     NodeTys.push_back(MVT::f64);   // Return register
4648     NodeTys.push_back(MVT::Glue);    // Returns a flag for later insns
4649     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4650     MFFSreg = Result.getValue(0);
4651     InFlag = Result.getValue(1);
4652
4653     NodeTys.clear();
4654     NodeTys.push_back(MVT::Glue);   // Returns a flag
4655     Ops[0] = DAG.getConstant(31, MVT::i32);
4656     Ops[1] = InFlag;
4657     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
4658     InFlag = Result.getValue(0);
4659
4660     NodeTys.clear();
4661     NodeTys.push_back(MVT::Glue);   // Returns a flag
4662     Ops[0] = DAG.getConstant(30, MVT::i32);
4663     Ops[1] = InFlag;
4664     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
4665     InFlag = Result.getValue(0);
4666
4667     NodeTys.clear();
4668     NodeTys.push_back(MVT::f64);    // result of add
4669     NodeTys.push_back(MVT::Glue);   // Returns a flag
4670     Ops[0] = Lo;
4671     Ops[1] = Hi;
4672     Ops[2] = InFlag;
4673     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
4674     FPreg = Result.getValue(0);
4675     InFlag = Result.getValue(1);
4676
4677     NodeTys.clear();
4678     NodeTys.push_back(MVT::f64);
4679     Ops[0] = DAG.getConstant(1, MVT::i32);
4680     Ops[1] = MFFSreg;
4681     Ops[2] = FPreg;
4682     Ops[3] = InFlag;
4683     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
4684     FPreg = Result.getValue(0);
4685
4686     // We know the low half is about to be thrown away, so just use something
4687     // convenient.
4688     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
4689                                 FPreg, FPreg));
4690     return;
4691   }
4692   case ISD::FP_TO_SINT:
4693     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
4694     return;
4695   }
4696 }
4697
4698
4699 //===----------------------------------------------------------------------===//
4700 //  Other Lowering Code
4701 //===----------------------------------------------------------------------===//
4702
4703 MachineBasicBlock *
4704 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4705                                     bool is64bit, unsigned BinOpcode) const {
4706   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4707   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4708
4709   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4710   MachineFunction *F = BB->getParent();
4711   MachineFunction::iterator It = BB;
4712   ++It;
4713
4714   unsigned dest = MI->getOperand(0).getReg();
4715   unsigned ptrA = MI->getOperand(1).getReg();
4716   unsigned ptrB = MI->getOperand(2).getReg();
4717   unsigned incr = MI->getOperand(3).getReg();
4718   DebugLoc dl = MI->getDebugLoc();
4719
4720   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4721   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4722   F->insert(It, loopMBB);
4723   F->insert(It, exitMBB);
4724   exitMBB->splice(exitMBB->begin(), BB,
4725                   llvm::next(MachineBasicBlock::iterator(MI)),
4726                   BB->end());
4727   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4728
4729   MachineRegisterInfo &RegInfo = F->getRegInfo();
4730   unsigned TmpReg = (!BinOpcode) ? incr :
4731     RegInfo.createVirtualRegister(
4732        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4733                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
4734
4735   //  thisMBB:
4736   //   ...
4737   //   fallthrough --> loopMBB
4738   BB->addSuccessor(loopMBB);
4739
4740   //  loopMBB:
4741   //   l[wd]arx dest, ptr
4742   //   add r0, dest, incr
4743   //   st[wd]cx. r0, ptr
4744   //   bne- loopMBB
4745   //   fallthrough --> exitMBB
4746   BB = loopMBB;
4747   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4748     .addReg(ptrA).addReg(ptrB);
4749   if (BinOpcode)
4750     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
4751   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4752     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4753   BuildMI(BB, dl, TII->get(PPC::BCC))
4754     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4755   BB->addSuccessor(loopMBB);
4756   BB->addSuccessor(exitMBB);
4757
4758   //  exitMBB:
4759   //   ...
4760   BB = exitMBB;
4761   return BB;
4762 }
4763
4764 MachineBasicBlock *
4765 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4766                                             MachineBasicBlock *BB,
4767                                             bool is8bit,    // operation
4768                                             unsigned BinOpcode) const {
4769   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4770   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4771   // In 64 bit mode we have to use 64 bits for addresses, even though the
4772   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4773   // registers without caring whether they're 32 or 64, but here we're
4774   // doing actual arithmetic on the addresses.
4775   bool is64bit = PPCSubTarget.isPPC64();
4776   unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
4777
4778   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4779   MachineFunction *F = BB->getParent();
4780   MachineFunction::iterator It = BB;
4781   ++It;
4782
4783   unsigned dest = MI->getOperand(0).getReg();
4784   unsigned ptrA = MI->getOperand(1).getReg();
4785   unsigned ptrB = MI->getOperand(2).getReg();
4786   unsigned incr = MI->getOperand(3).getReg();
4787   DebugLoc dl = MI->getDebugLoc();
4788
4789   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4790   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4791   F->insert(It, loopMBB);
4792   F->insert(It, exitMBB);
4793   exitMBB->splice(exitMBB->begin(), BB,
4794                   llvm::next(MachineBasicBlock::iterator(MI)),
4795                   BB->end());
4796   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4797
4798   MachineRegisterInfo &RegInfo = F->getRegInfo();
4799   const TargetRegisterClass *RC =
4800     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4801               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4802   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4803   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4804   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4805   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4806   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4807   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4808   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4809   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4810   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4811   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4812   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4813   unsigned Ptr1Reg;
4814   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4815
4816   //  thisMBB:
4817   //   ...
4818   //   fallthrough --> loopMBB
4819   BB->addSuccessor(loopMBB);
4820
4821   // The 4-byte load must be aligned, while a char or short may be
4822   // anywhere in the word.  Hence all this nasty bookkeeping code.
4823   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4824   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4825   //   xori shift, shift1, 24 [16]
4826   //   rlwinm ptr, ptr1, 0, 0, 29
4827   //   slw incr2, incr, shift
4828   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4829   //   slw mask, mask2, shift
4830   //  loopMBB:
4831   //   lwarx tmpDest, ptr
4832   //   add tmp, tmpDest, incr2
4833   //   andc tmp2, tmpDest, mask
4834   //   and tmp3, tmp, mask
4835   //   or tmp4, tmp3, tmp2
4836   //   stwcx. tmp4, ptr
4837   //   bne- loopMBB
4838   //   fallthrough --> exitMBB
4839   //   srw dest, tmpDest, shift
4840   if (ptrA != ZeroReg) {
4841     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4842     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4843       .addReg(ptrA).addReg(ptrB);
4844   } else {
4845     Ptr1Reg = ptrB;
4846   }
4847   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4848       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4849   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4850       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4851   if (is64bit)
4852     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4853       .addReg(Ptr1Reg).addImm(0).addImm(61);
4854   else
4855     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4856       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4857   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4858       .addReg(incr).addReg(ShiftReg);
4859   if (is8bit)
4860     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4861   else {
4862     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4863     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4864   }
4865   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4866       .addReg(Mask2Reg).addReg(ShiftReg);
4867
4868   BB = loopMBB;
4869   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4870     .addReg(ZeroReg).addReg(PtrReg);
4871   if (BinOpcode)
4872     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4873       .addReg(Incr2Reg).addReg(TmpDestReg);
4874   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4875     .addReg(TmpDestReg).addReg(MaskReg);
4876   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4877     .addReg(TmpReg).addReg(MaskReg);
4878   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4879     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4880   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4881     .addReg(Tmp4Reg).addReg(ZeroReg).addReg(PtrReg);
4882   BuildMI(BB, dl, TII->get(PPC::BCC))
4883     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4884   BB->addSuccessor(loopMBB);
4885   BB->addSuccessor(exitMBB);
4886
4887   //  exitMBB:
4888   //   ...
4889   BB = exitMBB;
4890   BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg)
4891     .addReg(ShiftReg);
4892   return BB;
4893 }
4894
4895 MachineBasicBlock *
4896 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4897                                                MachineBasicBlock *BB) const {
4898   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4899
4900   // To "insert" these instructions we actually have to insert their
4901   // control-flow patterns.
4902   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4903   MachineFunction::iterator It = BB;
4904   ++It;
4905
4906   MachineFunction *F = BB->getParent();
4907
4908   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4909       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4910       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4911       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4912       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4913
4914     // The incoming instruction knows the destination vreg to set, the
4915     // condition code register to branch on, the true/false values to
4916     // select between, and a branch opcode to use.
4917
4918     //  thisMBB:
4919     //  ...
4920     //   TrueVal = ...
4921     //   cmpTY ccX, r1, r2
4922     //   bCC copy1MBB
4923     //   fallthrough --> copy0MBB
4924     MachineBasicBlock *thisMBB = BB;
4925     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4926     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4927     unsigned SelectPred = MI->getOperand(4).getImm();
4928     DebugLoc dl = MI->getDebugLoc();
4929     F->insert(It, copy0MBB);
4930     F->insert(It, sinkMBB);
4931
4932     // Transfer the remainder of BB and its successor edges to sinkMBB.
4933     sinkMBB->splice(sinkMBB->begin(), BB,
4934                     llvm::next(MachineBasicBlock::iterator(MI)),
4935                     BB->end());
4936     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4937
4938     // Next, add the true and fallthrough blocks as its successors.
4939     BB->addSuccessor(copy0MBB);
4940     BB->addSuccessor(sinkMBB);
4941
4942     BuildMI(BB, dl, TII->get(PPC::BCC))
4943       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4944
4945     //  copy0MBB:
4946     //   %FalseValue = ...
4947     //   # fallthrough to sinkMBB
4948     BB = copy0MBB;
4949
4950     // Update machine-CFG edges
4951     BB->addSuccessor(sinkMBB);
4952
4953     //  sinkMBB:
4954     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4955     //  ...
4956     BB = sinkMBB;
4957     BuildMI(*BB, BB->begin(), dl,
4958             TII->get(PPC::PHI), MI->getOperand(0).getReg())
4959       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4960       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4961   }
4962   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4963     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4964   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4965     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4966   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4967     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4968   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4969     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4970
4971   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4972     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4973   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4974     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4975   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4976     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4977   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4978     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4979
4980   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4981     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4982   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4983     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4984   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4985     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4986   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4987     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4988
4989   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4990     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4991   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4992     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4993   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4994     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4995   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4996     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4997
4998   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4999     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
5000   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
5001     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
5002   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
5003     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
5004   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
5005     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
5006
5007   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
5008     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
5009   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
5010     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
5011   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
5012     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
5013   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
5014     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
5015
5016   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
5017     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
5018   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
5019     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
5020   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
5021     BB = EmitAtomicBinary(MI, BB, false, 0);
5022   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
5023     BB = EmitAtomicBinary(MI, BB, true, 0);
5024
5025   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
5026            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
5027     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
5028
5029     unsigned dest   = MI->getOperand(0).getReg();
5030     unsigned ptrA   = MI->getOperand(1).getReg();
5031     unsigned ptrB   = MI->getOperand(2).getReg();
5032     unsigned oldval = MI->getOperand(3).getReg();
5033     unsigned newval = MI->getOperand(4).getReg();
5034     DebugLoc dl     = MI->getDebugLoc();
5035
5036     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5037     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5038     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5039     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5040     F->insert(It, loop1MBB);
5041     F->insert(It, loop2MBB);
5042     F->insert(It, midMBB);
5043     F->insert(It, exitMBB);
5044     exitMBB->splice(exitMBB->begin(), BB,
5045                     llvm::next(MachineBasicBlock::iterator(MI)),
5046                     BB->end());
5047     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5048
5049     //  thisMBB:
5050     //   ...
5051     //   fallthrough --> loopMBB
5052     BB->addSuccessor(loop1MBB);
5053
5054     // loop1MBB:
5055     //   l[wd]arx dest, ptr
5056     //   cmp[wd] dest, oldval
5057     //   bne- midMBB
5058     // loop2MBB:
5059     //   st[wd]cx. newval, ptr
5060     //   bne- loopMBB
5061     //   b exitBB
5062     // midMBB:
5063     //   st[wd]cx. dest, ptr
5064     // exitBB:
5065     BB = loop1MBB;
5066     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5067       .addReg(ptrA).addReg(ptrB);
5068     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
5069       .addReg(oldval).addReg(dest);
5070     BuildMI(BB, dl, TII->get(PPC::BCC))
5071       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5072     BB->addSuccessor(loop2MBB);
5073     BB->addSuccessor(midMBB);
5074
5075     BB = loop2MBB;
5076     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5077       .addReg(newval).addReg(ptrA).addReg(ptrB);
5078     BuildMI(BB, dl, TII->get(PPC::BCC))
5079       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5080     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5081     BB->addSuccessor(loop1MBB);
5082     BB->addSuccessor(exitMBB);
5083
5084     BB = midMBB;
5085     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5086       .addReg(dest).addReg(ptrA).addReg(ptrB);
5087     BB->addSuccessor(exitMBB);
5088
5089     //  exitMBB:
5090     //   ...
5091     BB = exitMBB;
5092   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
5093              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
5094     // We must use 64-bit registers for addresses when targeting 64-bit,
5095     // since we're actually doing arithmetic on them.  Other registers
5096     // can be 32-bit.
5097     bool is64bit = PPCSubTarget.isPPC64();
5098     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
5099
5100     unsigned dest   = MI->getOperand(0).getReg();
5101     unsigned ptrA   = MI->getOperand(1).getReg();
5102     unsigned ptrB   = MI->getOperand(2).getReg();
5103     unsigned oldval = MI->getOperand(3).getReg();
5104     unsigned newval = MI->getOperand(4).getReg();
5105     DebugLoc dl     = MI->getDebugLoc();
5106
5107     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5108     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5109     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5110     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5111     F->insert(It, loop1MBB);
5112     F->insert(It, loop2MBB);
5113     F->insert(It, midMBB);
5114     F->insert(It, exitMBB);
5115     exitMBB->splice(exitMBB->begin(), BB,
5116                     llvm::next(MachineBasicBlock::iterator(MI)),
5117                     BB->end());
5118     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5119
5120     MachineRegisterInfo &RegInfo = F->getRegInfo();
5121     const TargetRegisterClass *RC =
5122       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5123                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
5124     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5125     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5126     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5127     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
5128     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
5129     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
5130     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
5131     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5132     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5133     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5134     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5135     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5136     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5137     unsigned Ptr1Reg;
5138     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
5139     unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5140     //  thisMBB:
5141     //   ...
5142     //   fallthrough --> loopMBB
5143     BB->addSuccessor(loop1MBB);
5144
5145     // The 4-byte load must be aligned, while a char or short may be
5146     // anywhere in the word.  Hence all this nasty bookkeeping code.
5147     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5148     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5149     //   xori shift, shift1, 24 [16]
5150     //   rlwinm ptr, ptr1, 0, 0, 29
5151     //   slw newval2, newval, shift
5152     //   slw oldval2, oldval,shift
5153     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5154     //   slw mask, mask2, shift
5155     //   and newval3, newval2, mask
5156     //   and oldval3, oldval2, mask
5157     // loop1MBB:
5158     //   lwarx tmpDest, ptr
5159     //   and tmp, tmpDest, mask
5160     //   cmpw tmp, oldval3
5161     //   bne- midMBB
5162     // loop2MBB:
5163     //   andc tmp2, tmpDest, mask
5164     //   or tmp4, tmp2, newval3
5165     //   stwcx. tmp4, ptr
5166     //   bne- loop1MBB
5167     //   b exitBB
5168     // midMBB:
5169     //   stwcx. tmpDest, ptr
5170     // exitBB:
5171     //   srw dest, tmpDest, shift
5172     if (ptrA != ZeroReg) {
5173       Ptr1Reg = RegInfo.createVirtualRegister(RC);
5174       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5175         .addReg(ptrA).addReg(ptrB);
5176     } else {
5177       Ptr1Reg = ptrB;
5178     }
5179     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5180         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5181     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5182         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5183     if (is64bit)
5184       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5185         .addReg(Ptr1Reg).addImm(0).addImm(61);
5186     else
5187       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5188         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5189     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
5190         .addReg(newval).addReg(ShiftReg);
5191     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
5192         .addReg(oldval).addReg(ShiftReg);
5193     if (is8bit)
5194       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5195     else {
5196       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5197       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
5198         .addReg(Mask3Reg).addImm(65535);
5199     }
5200     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5201         .addReg(Mask2Reg).addReg(ShiftReg);
5202     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
5203         .addReg(NewVal2Reg).addReg(MaskReg);
5204     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
5205         .addReg(OldVal2Reg).addReg(MaskReg);
5206
5207     BB = loop1MBB;
5208     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5209         .addReg(ZeroReg).addReg(PtrReg);
5210     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
5211         .addReg(TmpDestReg).addReg(MaskReg);
5212     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
5213         .addReg(TmpReg).addReg(OldVal3Reg);
5214     BuildMI(BB, dl, TII->get(PPC::BCC))
5215         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5216     BB->addSuccessor(loop2MBB);
5217     BB->addSuccessor(midMBB);
5218
5219     BB = loop2MBB;
5220     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5221         .addReg(TmpDestReg).addReg(MaskReg);
5222     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5223         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5224     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5225         .addReg(ZeroReg).addReg(PtrReg);
5226     BuildMI(BB, dl, TII->get(PPC::BCC))
5227       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5228     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5229     BB->addSuccessor(loop1MBB);
5230     BB->addSuccessor(exitMBB);
5231
5232     BB = midMBB;
5233     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5234       .addReg(ZeroReg).addReg(PtrReg);
5235     BB->addSuccessor(exitMBB);
5236
5237     //  exitMBB:
5238     //   ...
5239     BB = exitMBB;
5240     BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW),dest).addReg(TmpReg)
5241       .addReg(ShiftReg);
5242   } else {
5243     llvm_unreachable("Unexpected instr type to insert");
5244   }
5245
5246   MI->eraseFromParent();   // The pseudo instruction is gone now.
5247   return BB;
5248 }
5249
5250 //===----------------------------------------------------------------------===//
5251 // Target Optimization Hooks
5252 //===----------------------------------------------------------------------===//
5253
5254 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5255                                              DAGCombinerInfo &DCI) const {
5256   const TargetMachine &TM = getTargetMachine();
5257   SelectionDAG &DAG = DCI.DAG;
5258   DebugLoc dl = N->getDebugLoc();
5259   switch (N->getOpcode()) {
5260   default: break;
5261   case PPCISD::SHL:
5262     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5263       if (C->isNullValue())   // 0 << V -> 0.
5264         return N->getOperand(0);
5265     }
5266     break;
5267   case PPCISD::SRL:
5268     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5269       if (C->isNullValue())   // 0 >>u V -> 0.
5270         return N->getOperand(0);
5271     }
5272     break;
5273   case PPCISD::SRA:
5274     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5275       if (C->isNullValue() ||   //  0 >>s V -> 0.
5276           C->isAllOnesValue())    // -1 >>s V -> -1.
5277         return N->getOperand(0);
5278     }
5279     break;
5280
5281   case ISD::SINT_TO_FP:
5282     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5283       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5284         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5285         // We allow the src/dst to be either f32/f64, but the intermediate
5286         // type must be i64.
5287         if (N->getOperand(0).getValueType() == MVT::i64 &&
5288             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5289           SDValue Val = N->getOperand(0).getOperand(0);
5290           if (Val.getValueType() == MVT::f32) {
5291             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5292             DCI.AddToWorklist(Val.getNode());
5293           }
5294
5295           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5296           DCI.AddToWorklist(Val.getNode());
5297           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5298           DCI.AddToWorklist(Val.getNode());
5299           if (N->getValueType(0) == MVT::f32) {
5300             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5301                               DAG.getIntPtrConstant(0));
5302             DCI.AddToWorklist(Val.getNode());
5303           }
5304           return Val;
5305         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5306           // If the intermediate type is i32, we can avoid the load/store here
5307           // too.
5308         }
5309       }
5310     }
5311     break;
5312   case ISD::STORE:
5313     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5314     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5315         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5316         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5317         N->getOperand(1).getValueType() == MVT::i32 &&
5318         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5319       SDValue Val = N->getOperand(1).getOperand(0);
5320       if (Val.getValueType() == MVT::f32) {
5321         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5322         DCI.AddToWorklist(Val.getNode());
5323       }
5324       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5325       DCI.AddToWorklist(Val.getNode());
5326
5327       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5328                         N->getOperand(2), N->getOperand(3));
5329       DCI.AddToWorklist(Val.getNode());
5330       return Val;
5331     }
5332
5333     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5334     if (cast<StoreSDNode>(N)->isUnindexed() &&
5335         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5336         N->getOperand(1).getNode()->hasOneUse() &&
5337         (N->getOperand(1).getValueType() == MVT::i32 ||
5338          N->getOperand(1).getValueType() == MVT::i16)) {
5339       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5340       // Do an any-extend to 32-bits if this is a half-word input.
5341       if (BSwapOp.getValueType() == MVT::i16)
5342         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5343
5344       SDValue Ops[] = {
5345         N->getOperand(0), BSwapOp, N->getOperand(2),
5346         DAG.getValueType(N->getOperand(1).getValueType())
5347       };
5348       return
5349         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5350                                 Ops, array_lengthof(Ops),
5351                                 cast<StoreSDNode>(N)->getMemoryVT(),
5352                                 cast<StoreSDNode>(N)->getMemOperand());
5353     }
5354     break;
5355   case ISD::BSWAP:
5356     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5357     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5358         N->getOperand(0).hasOneUse() &&
5359         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5360       SDValue Load = N->getOperand(0);
5361       LoadSDNode *LD = cast<LoadSDNode>(Load);
5362       // Create the byte-swapping load.
5363       SDValue Ops[] = {
5364         LD->getChain(),    // Chain
5365         LD->getBasePtr(),  // Ptr
5366         DAG.getValueType(N->getValueType(0)) // VT
5367       };
5368       SDValue BSLoad =
5369         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5370                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5371                                 LD->getMemoryVT(), LD->getMemOperand());
5372
5373       // If this is an i16 load, insert the truncate.
5374       SDValue ResVal = BSLoad;
5375       if (N->getValueType(0) == MVT::i16)
5376         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5377
5378       // First, combine the bswap away.  This makes the value produced by the
5379       // load dead.
5380       DCI.CombineTo(N, ResVal);
5381
5382       // Next, combine the load away, we give it a bogus result value but a real
5383       // chain result.  The result value is dead because the bswap is dead.
5384       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5385
5386       // Return N so it doesn't get rechecked!
5387       return SDValue(N, 0);
5388     }
5389
5390     break;
5391   case PPCISD::VCMP: {
5392     // If a VCMPo node already exists with exactly the same operands as this
5393     // node, use its result instead of this node (VCMPo computes both a CR6 and
5394     // a normal output).
5395     //
5396     if (!N->getOperand(0).hasOneUse() &&
5397         !N->getOperand(1).hasOneUse() &&
5398         !N->getOperand(2).hasOneUse()) {
5399
5400       // Scan all of the users of the LHS, looking for VCMPo's that match.
5401       SDNode *VCMPoNode = 0;
5402
5403       SDNode *LHSN = N->getOperand(0).getNode();
5404       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5405            UI != E; ++UI)
5406         if (UI->getOpcode() == PPCISD::VCMPo &&
5407             UI->getOperand(1) == N->getOperand(1) &&
5408             UI->getOperand(2) == N->getOperand(2) &&
5409             UI->getOperand(0) == N->getOperand(0)) {
5410           VCMPoNode = *UI;
5411           break;
5412         }
5413
5414       // If there is no VCMPo node, or if the flag value has a single use, don't
5415       // transform this.
5416       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5417         break;
5418
5419       // Look at the (necessarily single) use of the flag value.  If it has a
5420       // chain, this transformation is more complex.  Note that multiple things
5421       // could use the value result, which we should ignore.
5422       SDNode *FlagUser = 0;
5423       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5424            FlagUser == 0; ++UI) {
5425         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5426         SDNode *User = *UI;
5427         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5428           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5429             FlagUser = User;
5430             break;
5431           }
5432         }
5433       }
5434
5435       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5436       // give up for right now.
5437       if (FlagUser->getOpcode() == PPCISD::MFCR)
5438         return SDValue(VCMPoNode, 0);
5439     }
5440     break;
5441   }
5442   case ISD::BR_CC: {
5443     // If this is a branch on an altivec predicate comparison, lower this so
5444     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5445     // lowering is done pre-legalize, because the legalizer lowers the predicate
5446     // compare down to code that is difficult to reassemble.
5447     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5448     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5449     int CompareOpc;
5450     bool isDot;
5451
5452     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5453         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5454         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5455       assert(isDot && "Can't compare against a vector result!");
5456
5457       // If this is a comparison against something other than 0/1, then we know
5458       // that the condition is never/always true.
5459       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5460       if (Val != 0 && Val != 1) {
5461         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5462           return N->getOperand(0);
5463         // Always !=, turn it into an unconditional branch.
5464         return DAG.getNode(ISD::BR, dl, MVT::Other,
5465                            N->getOperand(0), N->getOperand(4));
5466       }
5467
5468       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5469
5470       // Create the PPCISD altivec 'dot' comparison node.
5471       std::vector<EVT> VTs;
5472       SDValue Ops[] = {
5473         LHS.getOperand(2),  // LHS of compare
5474         LHS.getOperand(3),  // RHS of compare
5475         DAG.getConstant(CompareOpc, MVT::i32)
5476       };
5477       VTs.push_back(LHS.getOperand(2).getValueType());
5478       VTs.push_back(MVT::Glue);
5479       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5480
5481       // Unpack the result based on how the target uses it.
5482       PPC::Predicate CompOpc;
5483       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5484       default:  // Can't happen, don't crash on invalid number though.
5485       case 0:   // Branch on the value of the EQ bit of CR6.
5486         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5487         break;
5488       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5489         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5490         break;
5491       case 2:   // Branch on the value of the LT bit of CR6.
5492         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5493         break;
5494       case 3:   // Branch on the inverted value of the LT bit of CR6.
5495         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5496         break;
5497       }
5498
5499       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5500                          DAG.getConstant(CompOpc, MVT::i32),
5501                          DAG.getRegister(PPC::CR6, MVT::i32),
5502                          N->getOperand(4), CompNode.getValue(1));
5503     }
5504     break;
5505   }
5506   }
5507
5508   return SDValue();
5509 }
5510
5511 //===----------------------------------------------------------------------===//
5512 // Inline Assembly Support
5513 //===----------------------------------------------------------------------===//
5514
5515 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5516                                                        APInt &KnownZero,
5517                                                        APInt &KnownOne,
5518                                                        const SelectionDAG &DAG,
5519                                                        unsigned Depth) const {
5520   KnownZero = KnownOne = APInt(KnownZero.getBitWidth(), 0);
5521   switch (Op.getOpcode()) {
5522   default: break;
5523   case PPCISD::LBRX: {
5524     // lhbrx is known to have the top bits cleared out.
5525     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
5526       KnownZero = 0xFFFF0000;
5527     break;
5528   }
5529   case ISD::INTRINSIC_WO_CHAIN: {
5530     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
5531     default: break;
5532     case Intrinsic::ppc_altivec_vcmpbfp_p:
5533     case Intrinsic::ppc_altivec_vcmpeqfp_p:
5534     case Intrinsic::ppc_altivec_vcmpequb_p:
5535     case Intrinsic::ppc_altivec_vcmpequh_p:
5536     case Intrinsic::ppc_altivec_vcmpequw_p:
5537     case Intrinsic::ppc_altivec_vcmpgefp_p:
5538     case Intrinsic::ppc_altivec_vcmpgtfp_p:
5539     case Intrinsic::ppc_altivec_vcmpgtsb_p:
5540     case Intrinsic::ppc_altivec_vcmpgtsh_p:
5541     case Intrinsic::ppc_altivec_vcmpgtsw_p:
5542     case Intrinsic::ppc_altivec_vcmpgtub_p:
5543     case Intrinsic::ppc_altivec_vcmpgtuh_p:
5544     case Intrinsic::ppc_altivec_vcmpgtuw_p:
5545       KnownZero = ~1U;  // All bits but the low one are known to be zero.
5546       break;
5547     }
5548   }
5549   }
5550 }
5551
5552
5553 /// getConstraintType - Given a constraint, return the type of
5554 /// constraint it is for this target.
5555 PPCTargetLowering::ConstraintType
5556 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
5557   if (Constraint.size() == 1) {
5558     switch (Constraint[0]) {
5559     default: break;
5560     case 'b':
5561     case 'r':
5562     case 'f':
5563     case 'v':
5564     case 'y':
5565       return C_RegisterClass;
5566     }
5567   }
5568   return TargetLowering::getConstraintType(Constraint);
5569 }
5570
5571 /// Examine constraint type and operand type and determine a weight value.
5572 /// This object must already have been set up with the operand type
5573 /// and the current alternative constraint selected.
5574 TargetLowering::ConstraintWeight
5575 PPCTargetLowering::getSingleConstraintMatchWeight(
5576     AsmOperandInfo &info, const char *constraint) const {
5577   ConstraintWeight weight = CW_Invalid;
5578   Value *CallOperandVal = info.CallOperandVal;
5579     // If we don't have a value, we can't do a match,
5580     // but allow it at the lowest weight.
5581   if (CallOperandVal == NULL)
5582     return CW_Default;
5583   Type *type = CallOperandVal->getType();
5584   // Look at the constraint type.
5585   switch (*constraint) {
5586   default:
5587     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
5588     break;
5589   case 'b':
5590     if (type->isIntegerTy())
5591       weight = CW_Register;
5592     break;
5593   case 'f':
5594     if (type->isFloatTy())
5595       weight = CW_Register;
5596     break;
5597   case 'd':
5598     if (type->isDoubleTy())
5599       weight = CW_Register;
5600     break;
5601   case 'v':
5602     if (type->isVectorTy())
5603       weight = CW_Register;
5604     break;
5605   case 'y':
5606     weight = CW_Register;
5607     break;
5608   }
5609   return weight;
5610 }
5611
5612 std::pair<unsigned, const TargetRegisterClass*>
5613 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5614                                                 EVT VT) const {
5615   if (Constraint.size() == 1) {
5616     // GCC RS6000 Constraint Letters
5617     switch (Constraint[0]) {
5618     case 'b':   // R1-R31
5619     case 'r':   // R0-R31
5620       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
5621         return std::make_pair(0U, &PPC::G8RCRegClass);
5622       return std::make_pair(0U, &PPC::GPRCRegClass);
5623     case 'f':
5624       if (VT == MVT::f32)
5625         return std::make_pair(0U, &PPC::F4RCRegClass);
5626       if (VT == MVT::f64)
5627         return std::make_pair(0U, &PPC::F8RCRegClass);
5628       break;
5629     case 'v':
5630       return std::make_pair(0U, &PPC::VRRCRegClass);
5631     case 'y':   // crrc
5632       return std::make_pair(0U, &PPC::CRRCRegClass);
5633     }
5634   }
5635
5636   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5637 }
5638
5639
5640 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5641 /// vector.  If it is invalid, don't add anything to Ops.
5642 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5643                                                      std::string &Constraint,
5644                                                      std::vector<SDValue>&Ops,
5645                                                      SelectionDAG &DAG) const {
5646   SDValue Result(0,0);
5647
5648   // Only support length 1 constraints.
5649   if (Constraint.length() > 1) return;
5650
5651   char Letter = Constraint[0];
5652   switch (Letter) {
5653   default: break;
5654   case 'I':
5655   case 'J':
5656   case 'K':
5657   case 'L':
5658   case 'M':
5659   case 'N':
5660   case 'O':
5661   case 'P': {
5662     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
5663     if (!CST) return; // Must be an immediate to match.
5664     unsigned Value = CST->getZExtValue();
5665     switch (Letter) {
5666     default: llvm_unreachable("Unknown constraint letter!");
5667     case 'I':  // "I" is a signed 16-bit constant.
5668       if ((short)Value == (int)Value)
5669         Result = DAG.getTargetConstant(Value, Op.getValueType());
5670       break;
5671     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
5672     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
5673       if ((short)Value == 0)
5674         Result = DAG.getTargetConstant(Value, Op.getValueType());
5675       break;
5676     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
5677       if ((Value >> 16) == 0)
5678         Result = DAG.getTargetConstant(Value, Op.getValueType());
5679       break;
5680     case 'M':  // "M" is a constant that is greater than 31.
5681       if (Value > 31)
5682         Result = DAG.getTargetConstant(Value, Op.getValueType());
5683       break;
5684     case 'N':  // "N" is a positive constant that is an exact power of two.
5685       if ((int)Value > 0 && isPowerOf2_32(Value))
5686         Result = DAG.getTargetConstant(Value, Op.getValueType());
5687       break;
5688     case 'O':  // "O" is the constant zero.
5689       if (Value == 0)
5690         Result = DAG.getTargetConstant(Value, Op.getValueType());
5691       break;
5692     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
5693       if ((short)-Value == (int)-Value)
5694         Result = DAG.getTargetConstant(Value, Op.getValueType());
5695       break;
5696     }
5697     break;
5698   }
5699   }
5700
5701   if (Result.getNode()) {
5702     Ops.push_back(Result);
5703     return;
5704   }
5705
5706   // Handle standard constraint letters.
5707   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5708 }
5709
5710 // isLegalAddressingMode - Return true if the addressing mode represented
5711 // by AM is legal for this target, for a load/store of the specified type.
5712 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5713                                               Type *Ty) const {
5714   // FIXME: PPC does not allow r+i addressing modes for vectors!
5715
5716   // PPC allows a sign-extended 16-bit immediate field.
5717   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
5718     return false;
5719
5720   // No global is ever allowed as a base.
5721   if (AM.BaseGV)
5722     return false;
5723
5724   // PPC only support r+r,
5725   switch (AM.Scale) {
5726   case 0:  // "r+i" or just "i", depending on HasBaseReg.
5727     break;
5728   case 1:
5729     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
5730       return false;
5731     // Otherwise we have r+r or r+i.
5732     break;
5733   case 2:
5734     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
5735       return false;
5736     // Allow 2*r as r+r.
5737     break;
5738   default:
5739     // No other scales are supported.
5740     return false;
5741   }
5742
5743   return true;
5744 }
5745
5746 /// isLegalAddressImmediate - Return true if the integer value can be used
5747 /// as the offset of the target addressing mode for load / store of the
5748 /// given type.
5749 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,Type *Ty) const{
5750   // PPC allows a sign-extended 16-bit immediate field.
5751   return (V > -(1 << 16) && V < (1 << 16)-1);
5752 }
5753
5754 bool PPCTargetLowering::isLegalAddressImmediate(GlobalValue* GV) const {
5755   return false;
5756 }
5757
5758 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
5759                                            SelectionDAG &DAG) const {
5760   MachineFunction &MF = DAG.getMachineFunction();
5761   MachineFrameInfo *MFI = MF.getFrameInfo();
5762   MFI->setReturnAddressIsTaken(true);
5763
5764   DebugLoc dl = Op.getDebugLoc();
5765   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5766
5767   // Make sure the function does not optimize away the store of the RA to
5768   // the stack.
5769   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
5770   FuncInfo->setLRStoreRequired();
5771   bool isPPC64 = PPCSubTarget.isPPC64();
5772   bool isDarwinABI = PPCSubTarget.isDarwinABI();
5773
5774   if (Depth > 0) {
5775     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
5776     SDValue Offset =
5777
5778       DAG.getConstant(PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI),
5779                       isPPC64? MVT::i64 : MVT::i32);
5780     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5781                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
5782                                    FrameAddr, Offset),
5783                        MachinePointerInfo(), false, false, false, 0);
5784   }
5785
5786   // Just load the return address off the stack.
5787   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
5788   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5789                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
5790 }
5791
5792 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
5793                                           SelectionDAG &DAG) const {
5794   DebugLoc dl = Op.getDebugLoc();
5795   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5796
5797   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
5798   bool isPPC64 = PtrVT == MVT::i64;
5799
5800   MachineFunction &MF = DAG.getMachineFunction();
5801   MachineFrameInfo *MFI = MF.getFrameInfo();
5802   MFI->setFrameAddressIsTaken(true);
5803   bool is31 = (getTargetMachine().Options.DisableFramePointerElim(MF) ||
5804                MFI->hasVarSizedObjects()) &&
5805                   MFI->getStackSize() &&
5806                   !MF.getFunction()->hasFnAttr(Attribute::Naked);
5807   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
5808                                 (is31 ? PPC::R31 : PPC::R1);
5809   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
5810                                          PtrVT);
5811   while (Depth--)
5812     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
5813                             FrameAddr, MachinePointerInfo(), false, false,
5814                             false, 0);
5815   return FrameAddr;
5816 }
5817
5818 bool
5819 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5820   // The PowerPC target isn't yet aware of offsets.
5821   return false;
5822 }
5823
5824 /// getOptimalMemOpType - Returns the target specific optimal type for load
5825 /// and store operations as a result of memset, memcpy, and memmove
5826 /// lowering. If DstAlign is zero that means it's safe to destination
5827 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
5828 /// means there isn't a need to check it against alignment requirement,
5829 /// probably because the source does not need to be loaded. If
5830 /// 'IsZeroVal' is true, that means it's safe to return a
5831 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
5832 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
5833 /// constant so it does not need to be loaded.
5834 /// It returns EVT::Other if the type should be determined using generic
5835 /// target-independent logic.
5836 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
5837                                            unsigned DstAlign, unsigned SrcAlign,
5838                                            bool IsZeroVal,
5839                                            bool MemcpyStrSrc,
5840                                            MachineFunction &MF) const {
5841   if (this->PPCSubTarget.isPPC64()) {
5842     return MVT::i64;
5843   } else {
5844     return MVT::i32;
5845   }
5846 }
5847
5848 Sched::Preference PPCTargetLowering::getSchedulingPreference(SDNode *N) const {
5849   unsigned Directive = PPCSubTarget.getDarwinDirective();
5850   if (Directive == PPC::DIR_440 || Directive == PPC::DIR_A2)
5851     return Sched::ILP;
5852
5853   return TargetLowering::getSchedulingPreference(N);
5854 }
5855