lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  38 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  39                                      cl::Hidden);
  40
  41 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  42   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  43
  44   setPow2DivIsCheap();
  45
  46   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  47   setUseUnderscoreSetJmp(true);
  48   setUseUnderscoreLongJmp(true);
  49
  50   // Set up the register classes.
  51   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  52   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  53   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  54
  55   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  56   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i8, Expand);
  58
  59   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  74   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  75   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  76   // This is used in the ppcf128->int sequence.  Note it has different semantics
  77   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  78   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  79
  80   // PowerPC has no intrinsics for these particular operations
  81   setOperationAction(ISD::MEMMOVE, MVT::Other, Expand);
  82   setOperationAction(ISD::MEMSET, MVT::Other, Expand);
  83   setOperationAction(ISD::MEMCPY, MVT::Other, Expand);
  84   setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
  85   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
  86
  87   // PowerPC has no SREM/UREM instructions
  88   setOperationAction(ISD::SREM, MVT::i32, Expand);
  89   setOperationAction(ISD::UREM, MVT::i32, Expand);
  90   setOperationAction(ISD::SREM, MVT::i64, Expand);
  91   setOperationAction(ISD::UREM, MVT::i64, Expand);
  92
  93   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  94   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  95   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  96   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  97   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  98   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  99   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 100   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 101   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 102
 103   // We don't support sin/cos/sqrt/fmod/pow
 104   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 105   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 106   setOperationAction(ISD::FREM , MVT::f64, Expand);
 107   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 108   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 109   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 110   setOperationAction(ISD::FREM , MVT::f32, Expand);
 111   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 112
 113   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 114
 115   // If we're enabling GP optimizations, use hardware square root
 116   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 117     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 118     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 119   }
 120
 121   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 122   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 123
 124   // PowerPC does not have BSWAP, CTPOP or CTTZ
 125   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 126   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 127   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 128   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 129   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 130   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 131
 132   // PowerPC does not have ROTR
 133   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 134
 135   // PowerPC does not have Select
 136   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 137   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 138   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 139   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 140
 141   // PowerPC wants to turn select_cc of FP into fsel when possible.
 142   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 143   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 144
 145   // PowerPC wants to optimize integer setcc a bit
 146   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 147
 148   // PowerPC does not have BRCOND which requires SetCC
 149   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 150
 151   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 152
 153   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 154   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 155
 156   // PowerPC does not have [U|S]INT_TO_FP
 157   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 158   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 159
 160   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 161   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 162   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 163   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 164
 165   // We cannot sextinreg(i1).  Expand to shifts.
 166   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 167
 168   // Support label based line numbers.
 169   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 170   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 171
 172   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 173   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 174   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 175   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 176
 177
 178   // We want to legalize GlobalAddress and ConstantPool nodes into the
 179   // appropriate instructions to materialize the address.
 180   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 181   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 182   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 183   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 184   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 185   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 186   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 187   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 188
 189   // RET must be custom lowered, to meet ABI requirements
 190   setOperationAction(ISD::RET               , MVT::Other, Custom);
 191
 192   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 193   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 194
 195   // VAARG is custom lowered with ELF 32 ABI
 196   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 197     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 198   else
 199     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 200
 201   // Use the default implementation.
 202   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 203   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 204   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 205   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 206   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 208
 209   // We want to custom lower some of our intrinsics.
 210   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 211
 212   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 213     // They also have instructions for converting between i64 and fp.
 214     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 215     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 216     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 217     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 218     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 219
 220     // FIXME: disable this lowered code.  This generates 64-bit register values,
 221     // and we don't model the fact that the top part is clobbered by calls.  We
 222     // need to flag these together so that the value isn't live across a call.
 223     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 224
 225     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 226     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 227   } else {
 228     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 229     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 230   }
 231
 232   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 233     // 64-bit PowerPC implementations can support i64 types directly
 234     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 235     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 236     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 237     // 64-bit PowerPC wants to expand i128 shifts itself.
 238     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 239     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 240     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 241   } else {
 242     // 32-bit PowerPC wants to expand i64 shifts itself.
 243     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 244     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 245     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 246   }
 247
 248   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 249     // First set operation action for all vector types to expand. Then we
 250     // will selectively turn on ones that can be effectively codegen'd.
 251     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 252          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 253       // add/sub are legal for all supported vector VT's.
 254       setOperationAction(ISD::ADD , (MVT::ValueType)VT, Legal);
 255       setOperationAction(ISD::SUB , (MVT::ValueType)VT, Legal);
 256
 257       // We promote all shuffles to v16i8.
 258       setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, Promote);
 259       AddPromotedToType (ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, MVT::v16i8);
 260
 261       // We promote all non-typed operations to v4i32.
 262       setOperationAction(ISD::AND   , (MVT::ValueType)VT, Promote);
 263       AddPromotedToType (ISD::AND   , (MVT::ValueType)VT, MVT::v4i32);
 264       setOperationAction(ISD::OR    , (MVT::ValueType)VT, Promote);
 265       AddPromotedToType (ISD::OR    , (MVT::ValueType)VT, MVT::v4i32);
 266       setOperationAction(ISD::XOR   , (MVT::ValueType)VT, Promote);
 267       AddPromotedToType (ISD::XOR   , (MVT::ValueType)VT, MVT::v4i32);
 268       setOperationAction(ISD::LOAD  , (MVT::ValueType)VT, Promote);
 269       AddPromotedToType (ISD::LOAD  , (MVT::ValueType)VT, MVT::v4i32);
 270       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 271       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v4i32);
 272       setOperationAction(ISD::STORE, (MVT::ValueType)VT, Promote);
 273       AddPromotedToType (ISD::STORE, (MVT::ValueType)VT, MVT::v4i32);
 274
 275       // No other operations are legal.
 276       setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 277       setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 278       setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 279       setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 280       setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 281       setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 282       setOperationAction(ISD::FNEG, (MVT::ValueType)VT, Expand);
 283       setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 284       setOperationAction(ISD::INSERT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 285       setOperationAction(ISD::BUILD_VECTOR, (MVT::ValueType)VT, Expand);
 286       setOperationAction(ISD::UMUL_LOHI, (MVT::ValueType)VT, Expand);
 287       setOperationAction(ISD::SMUL_LOHI, (MVT::ValueType)VT, Expand);
 288       setOperationAction(ISD::UDIVREM, (MVT::ValueType)VT, Expand);
 289       setOperationAction(ISD::SDIVREM, (MVT::ValueType)VT, Expand);
 290       setOperationAction(ISD::SCALAR_TO_VECTOR, (MVT::ValueType)VT, Expand);
 291       setOperationAction(ISD::FPOW, (MVT::ValueType)VT, Expand);
 292       setOperationAction(ISD::CTPOP, (MVT::ValueType)VT, Expand);
 293       setOperationAction(ISD::CTLZ, (MVT::ValueType)VT, Expand);
 294       setOperationAction(ISD::CTTZ, (MVT::ValueType)VT, Expand);
 295     }
 296
 297     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 298     // with merges, splats, etc.
 299     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 300
 301     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 302     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 303     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 304     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 305     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 306     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 307
 308     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 309     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 310     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 311     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 312
 313     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 314     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 315     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 316     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 317
 318     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 319     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 320
 321     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 322     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 323     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 324     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 325   }
 326
 327   setShiftAmountType(MVT::i32);
 328   setSetCCResultContents(ZeroOrOneSetCCResult);
 329
 330   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 331     setStackPointerRegisterToSaveRestore(PPC::X1);
 332     setExceptionPointerRegister(PPC::X3);
 333     setExceptionSelectorRegister(PPC::X4);
 334   } else {
 335     setStackPointerRegisterToSaveRestore(PPC::R1);
 336     setExceptionPointerRegister(PPC::R3);
 337     setExceptionSelectorRegister(PPC::R4);
 338   }
 339
 340   // We have target-specific dag combine patterns for the following nodes:
 341   setTargetDAGCombine(ISD::SINT_TO_FP);
 342   setTargetDAGCombine(ISD::STORE);
 343   setTargetDAGCombine(ISD::BR_CC);
 344   setTargetDAGCombine(ISD::BSWAP);
 345
 346   // Darwin long double math library functions have $LDBL128 appended.
 347   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 348     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 349     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 350     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 351     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 352     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 353   }
 354
 355   computeRegisterProperties();
 356 }
 357
 358 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 359 /// function arguments in the caller parameter area.
 360 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 361   TargetMachine &TM = getTargetMachine();
 362   // Darwin passes everything on 4 byte boundary.
 363   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 364     return 4;
 365   // FIXME Elf TBD
 366   return 4;
 367 }
 368
 369 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 370   switch (Opcode) {
 371   default: return 0;
 372   case PPCISD::FSEL:          return "PPCISD::FSEL";
 373   case PPCISD::FCFID:         return "PPCISD::FCFID";
 374   case PPCISD::FCTIDZ:        return "PPCISD::FCTIDZ";
 375   case PPCISD::FCTIWZ:        return "PPCISD::FCTIWZ";
 376   case PPCISD::STFIWX:        return "PPCISD::STFIWX";
 377   case PPCISD::VMADDFP:       return "PPCISD::VMADDFP";
 378   case PPCISD::VNMSUBFP:      return "PPCISD::VNMSUBFP";
 379   case PPCISD::VPERM:         return "PPCISD::VPERM";
 380   case PPCISD::Hi:            return "PPCISD::Hi";
 381   case PPCISD::Lo:            return "PPCISD::Lo";
 382   case PPCISD::DYNALLOC:      return "PPCISD::DYNALLOC";
 383   case PPCISD::GlobalBaseReg: return "PPCISD::GlobalBaseReg";
 384   case PPCISD::SRL:           return "PPCISD::SRL";
 385   case PPCISD::SRA:           return "PPCISD::SRA";
 386   case PPCISD::SHL:           return "PPCISD::SHL";
 387   case PPCISD::EXTSW_32:      return "PPCISD::EXTSW_32";
 388   case PPCISD::STD_32:        return "PPCISD::STD_32";
 389   case PPCISD::CALL_ELF:      return "PPCISD::CALL_ELF";
 390   case PPCISD::CALL_Macho:    return "PPCISD::CALL_Macho";
 391   case PPCISD::MTCTR:         return "PPCISD::MTCTR";
 392   case PPCISD::BCTRL_Macho:   return "PPCISD::BCTRL_Macho";
 393   case PPCISD::BCTRL_ELF:     return "PPCISD::BCTRL_ELF";
 394   case PPCISD::RET_FLAG:      return "PPCISD::RET_FLAG";
 395   case PPCISD::MFCR:          return "PPCISD::MFCR";
 396   case PPCISD::VCMP:          return "PPCISD::VCMP";
 397   case PPCISD::VCMPo:         return "PPCISD::VCMPo";
 398   case PPCISD::LBRX:          return "PPCISD::LBRX";
 399   case PPCISD::STBRX:         return "PPCISD::STBRX";
 400   case PPCISD::COND_BRANCH:   return "PPCISD::COND_BRANCH";
 401   case PPCISD::MFFS:          return "PPCISD::MFFS";
 402   case PPCISD::MTFSB0:        return "PPCISD::MTFSB0";
 403   case PPCISD::MTFSB1:        return "PPCISD::MTFSB1";
 404   case PPCISD::FADDRTZ:       return "PPCISD::FADDRTZ";
 405   case PPCISD::MTFSF:         return "PPCISD::MTFSF";
 406   }
 407 }
 408
 409
 410 MVT::ValueType
 411 PPCTargetLowering::getSetCCResultType(const SDOperand &) const {
 412   return MVT::i32;
 413 }
 414
 415
 416 //===----------------------------------------------------------------------===//
 417 // Node matching predicates, for use by the tblgen matching code.
 418 //===----------------------------------------------------------------------===//
 419
 420 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 421 static bool isFloatingPointZero(SDOperand Op) {
 422   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 423     return CFP->getValueAPF().isZero();
 424   else if (ISD::isEXTLoad(Op.Val) || ISD::isNON_EXTLoad(Op.Val)) {
 425     // Maybe this has already been legalized into the constant pool?
 426     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 427       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 428         return CFP->getValueAPF().isZero();
 429   }
 430   return false;
 431 }
 432
 433 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 434 /// true if Op is undef or if it matches the specified value.
 435 static bool isConstantOrUndef(SDOperand Op, unsigned Val) {
 436   return Op.getOpcode() == ISD::UNDEF ||
 437          cast<ConstantSDNode>(Op)->getValue() == Val;
 438 }
 439
 440 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 441 /// VPKUHUM instruction.
 442 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 443   if (!isUnary) {
 444     for (unsigned i = 0; i != 16; ++i)
 445       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 446         return false;
 447   } else {
 448     for (unsigned i = 0; i != 8; ++i)
 449       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 450           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 451         return false;
 452   }
 453   return true;
 454 }
 455
 456 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 457 /// VPKUWUM instruction.
 458 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 459   if (!isUnary) {
 460     for (unsigned i = 0; i != 16; i += 2)
 461       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 462           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 463         return false;
 464   } else {
 465     for (unsigned i = 0; i != 8; i += 2)
 466       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 467           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 468           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 469           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 470         return false;
 471   }
 472   return true;
 473 }
 474
 475 /// isVMerge - Common function, used to match vmrg* shuffles.
 476 ///
 477 static bool isVMerge(SDNode *N, unsigned UnitSize,
 478                      unsigned LHSStart, unsigned RHSStart) {
 479   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 480          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 481   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 482          "Unsupported merge size!");
 483
 484   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 485     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 486       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 487                              LHSStart+j+i*UnitSize) ||
 488           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 489                              RHSStart+j+i*UnitSize))
 490         return false;
 491     }
 492       return true;
 493 }
 494
 495 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 496 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 497 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 498   if (!isUnary)
 499     return isVMerge(N, UnitSize, 8, 24);
 500   return isVMerge(N, UnitSize, 8, 8);
 501 }
 502
 503 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 504 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 505 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 506   if (!isUnary)
 507     return isVMerge(N, UnitSize, 0, 16);
 508   return isVMerge(N, UnitSize, 0, 0);
 509 }
 510
 511
 512 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 513 /// amount, otherwise return -1.
 514 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 515   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 516          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 517   // Find the first non-undef value in the shuffle mask.
 518   unsigned i;
 519   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 520     /*search*/;
 521
 522   if (i == 16) return -1;  // all undef.
 523
 524   // Otherwise, check to see if the rest of the elements are consequtively
 525   // numbered from this value.
 526   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getValue();
 527   if (ShiftAmt < i) return -1;
 528   ShiftAmt -= i;
 529
 530   if (!isUnary) {
 531     // Check the rest of the elements to see if they are consequtive.
 532     for (++i; i != 16; ++i)
 533       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 534         return -1;
 535   } else {
 536     // Check the rest of the elements to see if they are consequtive.
 537     for (++i; i != 16; ++i)
 538       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 539         return -1;
 540   }
 541
 542   return ShiftAmt;
 543 }
 544
 545 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 546 /// specifies a splat of a single element that is suitable for input to
 547 /// VSPLTB/VSPLTH/VSPLTW.
 548 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 549   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 550          N->getNumOperands() == 16 &&
 551          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 552
 553   // This is a splat operation if each element of the permute is the same, and
 554   // if the value doesn't reference the second vector.
 555   unsigned ElementBase = 0;
 556   SDOperand Elt = N->getOperand(0);
 557   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 558     ElementBase = EltV->getValue();
 559   else
 560     return false;   // FIXME: Handle UNDEF elements too!
 561
 562   if (cast<ConstantSDNode>(Elt)->getValue() >= 16)
 563     return false;
 564
 565   // Check that they are consequtive.
 566   for (unsigned i = 1; i != EltSize; ++i) {
 567     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 568         cast<ConstantSDNode>(N->getOperand(i))->getValue() != i+ElementBase)
 569       return false;
 570   }
 571
 572   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 573   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 574     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 575     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 576            "Invalid VECTOR_SHUFFLE mask!");
 577     for (unsigned j = 0; j != EltSize; ++j)
 578       if (N->getOperand(i+j) != N->getOperand(j))
 579         return false;
 580   }
 581
 582   return true;
 583 }
 584
 585 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 586 /// are -0.0.
 587 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 588   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 589   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 590     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 591       return CFP->getValueAPF().isNegZero();
 592   return false;
 593 }
 594
 595 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 596 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 597 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 598   assert(isSplatShuffleMask(N, EltSize));
 599   return cast<ConstantSDNode>(N->getOperand(0))->getValue() / EltSize;
 600 }
 601
 602 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 603 /// by using a vspltis[bhw] instruction of the specified element size, return
 604 /// the constant being splatted.  The ByteSize field indicates the number of
 605 /// bytes of each element [124] -> [bhw].
 606 SDOperand PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 607   SDOperand OpVal(0, 0);
 608
 609   // If ByteSize of the splat is bigger than the element size of the
 610   // build_vector, then we have a case where we are checking for a splat where
 611   // multiple elements of the buildvector are folded together into a single
 612   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 613   unsigned EltSize = 16/N->getNumOperands();
 614   if (EltSize < ByteSize) {
 615     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 616     SDOperand UniquedVals[4];
 617     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 618
 619     // See if all of the elements in the buildvector agree across.
 620     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 621       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 622       // If the element isn't a constant, bail fully out.
 623       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDOperand();
 624
 625
 626       if (UniquedVals[i&(Multiple-1)].Val == 0)
 627         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 628       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 629         return SDOperand();  // no match.
 630     }
 631
 632     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 633     // either constant or undef values that are identical for each chunk.  See
 634     // if these chunks can form into a larger vspltis*.
 635
 636     // Check to see if all of the leading entries are either 0 or -1.  If
 637     // neither, then this won't fit into the immediate field.
 638     bool LeadingZero = true;
 639     bool LeadingOnes = true;
 640     for (unsigned i = 0; i != Multiple-1; ++i) {
 641       if (UniquedVals[i].Val == 0) continue;  // Must have been undefs.
 642
 643       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 644       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 645     }
 646     // Finally, check the least significant entry.
 647     if (LeadingZero) {
 648       if (UniquedVals[Multiple-1].Val == 0)
 649         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 650       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getValue();
 651       if (Val < 16)
 652         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 653     }
 654     if (LeadingOnes) {
 655       if (UniquedVals[Multiple-1].Val == 0)
 656         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 657       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSignExtended();
 658       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 659         return DAG.getTargetConstant(Val, MVT::i32);
 660     }
 661
 662     return SDOperand();
 663   }
 664
 665   // Check to see if this buildvec has a single non-undef value in its elements.
 666   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 667     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 668     if (OpVal.Val == 0)
 669       OpVal = N->getOperand(i);
 670     else if (OpVal != N->getOperand(i))
 671       return SDOperand();
 672   }
 673
 674   if (OpVal.Val == 0) return SDOperand();  // All UNDEF: use implicit def.
 675
 676   unsigned ValSizeInBytes = 0;
 677   uint64_t Value = 0;
 678   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 679     Value = CN->getValue();
 680     ValSizeInBytes = MVT::getSizeInBits(CN->getValueType(0))/8;
 681   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 682     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 683     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 684     ValSizeInBytes = 4;
 685   }
 686
 687   // If the splat value is larger than the element value, then we can never do
 688   // this splat.  The only case that we could fit the replicated bits into our
 689   // immediate field for would be zero, and we prefer to use vxor for it.
 690   if (ValSizeInBytes < ByteSize) return SDOperand();
 691
 692   // If the element value is larger than the splat value, cut it in half and
 693   // check to see if the two halves are equal.  Continue doing this until we
 694   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 695   while (ValSizeInBytes > ByteSize) {
 696     ValSizeInBytes >>= 1;
 697
 698     // If the top half equals the bottom half, we're still ok.
 699     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 700          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 701       return SDOperand();
 702   }
 703
 704   // Properly sign extend the value.
 705   int ShAmt = (4-ByteSize)*8;
 706   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 707
 708   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 709   if (MaskVal == 0) return SDOperand();
 710
 711   // Finally, if this value fits in a 5 bit sext field, return it
 712   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 713     return DAG.getTargetConstant(MaskVal, MVT::i32);
 714   return SDOperand();
 715 }
 716
 717 //===----------------------------------------------------------------------===//
 718 //  Addressing Mode Selection
 719 //===----------------------------------------------------------------------===//
 720
 721 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 722 /// or 64-bit immediate, and if the value can be accurately represented as a
 723 /// sign extension from a 16-bit value.  If so, this returns true and the
 724 /// immediate.
 725 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 726   if (N->getOpcode() != ISD::Constant)
 727     return false;
 728
 729   Imm = (short)cast<ConstantSDNode>(N)->getValue();
 730   if (N->getValueType(0) == MVT::i32)
 731     return Imm == (int32_t)cast<ConstantSDNode>(N)->getValue();
 732   else
 733     return Imm == (int64_t)cast<ConstantSDNode>(N)->getValue();
 734 }
 735 static bool isIntS16Immediate(SDOperand Op, short &Imm) {
 736   return isIntS16Immediate(Op.Val, Imm);
 737 }
 738
 739
 740 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 741 /// can be represented as an indexed [r+r] operation.  Returns false if it
 742 /// can be more efficiently represented with [r+imm].
 743 bool PPCTargetLowering::SelectAddressRegReg(SDOperand N, SDOperand &Base,
 744                                             SDOperand &Index,
 745                                             SelectionDAG &DAG) {
 746   short imm = 0;
 747   if (N.getOpcode() == ISD::ADD) {
 748     if (isIntS16Immediate(N.getOperand(1), imm))
 749       return false;    // r+i
 750     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 751       return false;    // r+i
 752
 753     Base = N.getOperand(0);
 754     Index = N.getOperand(1);
 755     return true;
 756   } else if (N.getOpcode() == ISD::OR) {
 757     if (isIntS16Immediate(N.getOperand(1), imm))
 758       return false;    // r+i can fold it if we can.
 759
 760     // If this is an or of disjoint bitfields, we can codegen this as an add
 761     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 762     // disjoint.
 763     APInt LHSKnownZero, LHSKnownOne;
 764     APInt RHSKnownZero, RHSKnownOne;
 765     DAG.ComputeMaskedBits(N.getOperand(0),
 766                           APInt::getAllOnesValue(N.getOperand(0)
 767                             .getValueSizeInBits()),
 768                           LHSKnownZero, LHSKnownOne);
 769
 770     if (LHSKnownZero.getBoolValue()) {
 771       DAG.ComputeMaskedBits(N.getOperand(1),
 772                             APInt::getAllOnesValue(N.getOperand(1)
 773                               .getValueSizeInBits()),
 774                             RHSKnownZero, RHSKnownOne);
 775       // If all of the bits are known zero on the LHS or RHS, the add won't
 776       // carry.
 777       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 778         Base = N.getOperand(0);
 779         Index = N.getOperand(1);
 780         return true;
 781       }
 782     }
 783   }
 784
 785   return false;
 786 }
 787
 788 /// Returns true if the address N can be represented by a base register plus
 789 /// a signed 16-bit displacement [r+imm], and if it is not better
 790 /// represented as reg+reg.
 791 bool PPCTargetLowering::SelectAddressRegImm(SDOperand N, SDOperand &Disp,
 792                                             SDOperand &Base, SelectionDAG &DAG){
 793   // If this can be more profitably realized as r+r, fail.
 794   if (SelectAddressRegReg(N, Disp, Base, DAG))
 795     return false;
 796
 797   if (N.getOpcode() == ISD::ADD) {
 798     short imm = 0;
 799     if (isIntS16Immediate(N.getOperand(1), imm)) {
 800       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 801       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 802         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 803       } else {
 804         Base = N.getOperand(0);
 805       }
 806       return true; // [r+i]
 807     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 808       // Match LOAD (ADD (X, Lo(G))).
 809       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 810              && "Cannot handle constant offsets yet!");
 811       Disp = N.getOperand(1).getOperand(0);  // The global address.
 812       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 813              Disp.getOpcode() == ISD::TargetConstantPool ||
 814              Disp.getOpcode() == ISD::TargetJumpTable);
 815       Base = N.getOperand(0);
 816       return true;  // [&g+r]
 817     }
 818   } else if (N.getOpcode() == ISD::OR) {
 819     short imm = 0;
 820     if (isIntS16Immediate(N.getOperand(1), imm)) {
 821       // If this is an or of disjoint bitfields, we can codegen this as an add
 822       // (for better address arithmetic) if the LHS and RHS of the OR are
 823       // provably disjoint.
 824       APInt LHSKnownZero, LHSKnownOne;
 825       DAG.ComputeMaskedBits(N.getOperand(0),
 826                             APInt::getAllOnesValue(32),
 827                             LHSKnownZero, LHSKnownOne);
 828       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 829         // If all of the bits are known zero on the LHS or RHS, the add won't
 830         // carry.
 831         Base = N.getOperand(0);
 832         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 833         return true;
 834       }
 835     }
 836   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 837     // Loading from a constant address.
 838
 839     // If this address fits entirely in a 16-bit sext immediate field, codegen
 840     // this as "d, 0"
 841     short Imm;
 842     if (isIntS16Immediate(CN, Imm)) {
 843       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 844       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 845       return true;
 846     }
 847
 848     // Handle 32-bit sext immediates with LIS + addr mode.
 849     if (CN->getValueType(0) == MVT::i32 ||
 850         (int64_t)CN->getValue() == (int)CN->getValue()) {
 851       int Addr = (int)CN->getValue();
 852
 853       // Otherwise, break this down into an LIS + disp.
 854       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 855
 856       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 857       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 858       Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 859       return true;
 860     }
 861   }
 862
 863   Disp = DAG.getTargetConstant(0, getPointerTy());
 864   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 865     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 866   else
 867     Base = N;
 868   return true;      // [r+0]
 869 }
 870
 871 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 872 /// represented as an indexed [r+r] operation.
 873 bool PPCTargetLowering::SelectAddressRegRegOnly(SDOperand N, SDOperand &Base,
 874                                                 SDOperand &Index,
 875                                                 SelectionDAG &DAG) {
 876   // Check to see if we can easily represent this as an [r+r] address.  This
 877   // will fail if it thinks that the address is more profitably represented as
 878   // reg+imm, e.g. where imm = 0.
 879   if (SelectAddressRegReg(N, Base, Index, DAG))
 880     return true;
 881
 882   // If the operand is an addition, always emit this as [r+r], since this is
 883   // better (for code size, and execution, as the memop does the add for free)
 884   // than emitting an explicit add.
 885   if (N.getOpcode() == ISD::ADD) {
 886     Base = N.getOperand(0);
 887     Index = N.getOperand(1);
 888     return true;
 889   }
 890
 891   // Otherwise, do it the hard way, using R0 as the base register.
 892   Base = DAG.getRegister(PPC::R0, N.getValueType());
 893   Index = N;
 894   return true;
 895 }
 896
 897 /// SelectAddressRegImmShift - Returns true if the address N can be
 898 /// represented by a base register plus a signed 14-bit displacement
 899 /// [r+imm*4].  Suitable for use by STD and friends.
 900 bool PPCTargetLowering::SelectAddressRegImmShift(SDOperand N, SDOperand &Disp,
 901                                                  SDOperand &Base,
 902                                                  SelectionDAG &DAG) {
 903   // If this can be more profitably realized as r+r, fail.
 904   if (SelectAddressRegReg(N, Disp, Base, DAG))
 905     return false;
 906
 907   if (N.getOpcode() == ISD::ADD) {
 908     short imm = 0;
 909     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 910       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 911       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 912         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 913       } else {
 914         Base = N.getOperand(0);
 915       }
 916       return true; // [r+i]
 917     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 918       // Match LOAD (ADD (X, Lo(G))).
 919       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 920              && "Cannot handle constant offsets yet!");
 921       Disp = N.getOperand(1).getOperand(0);  // The global address.
 922       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 923              Disp.getOpcode() == ISD::TargetConstantPool ||
 924              Disp.getOpcode() == ISD::TargetJumpTable);
 925       Base = N.getOperand(0);
 926       return true;  // [&g+r]
 927     }
 928   } else if (N.getOpcode() == ISD::OR) {
 929     short imm = 0;
 930     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 931       // If this is an or of disjoint bitfields, we can codegen this as an add
 932       // (for better address arithmetic) if the LHS and RHS of the OR are
 933       // provably disjoint.
 934       APInt LHSKnownZero, LHSKnownOne;
 935       DAG.ComputeMaskedBits(N.getOperand(0),
 936                             APInt::getAllOnesValue(32),
 937                             LHSKnownZero, LHSKnownOne);
 938       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 939         // If all of the bits are known zero on the LHS or RHS, the add won't
 940         // carry.
 941         Base = N.getOperand(0);
 942         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 943         return true;
 944       }
 945     }
 946   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 947     // Loading from a constant address.  Verify low two bits are clear.
 948     if ((CN->getValue() & 3) == 0) {
 949       // If this address fits entirely in a 14-bit sext immediate field, codegen
 950       // this as "d, 0"
 951       short Imm;
 952       if (isIntS16Immediate(CN, Imm)) {
 953         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 954         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 955         return true;
 956       }
 957
 958       // Fold the low-part of 32-bit absolute addresses into addr mode.
 959       if (CN->getValueType(0) == MVT::i32 ||
 960           (int64_t)CN->getValue() == (int)CN->getValue()) {
 961         int Addr = (int)CN->getValue();
 962
 963         // Otherwise, break this down into an LIS + disp.
 964         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 965
 966         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 967         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 968         Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 969         return true;
 970       }
 971     }
 972   }
 973
 974   Disp = DAG.getTargetConstant(0, getPointerTy());
 975   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 976     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 977   else
 978     Base = N;
 979   return true;      // [r+0]
 980 }
 981
 982
 983 /// getPreIndexedAddressParts - returns true by value, base pointer and
 984 /// offset pointer and addressing mode by reference if the node's address
 985 /// can be legally represented as pre-indexed load / store address.
 986 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDOperand &Base,
 987                                                   SDOperand &Offset,
 988                                                   ISD::MemIndexedMode &AM,
 989                                                   SelectionDAG &DAG) {
 990   // Disabled by default for now.
 991   if (!EnablePPCPreinc) return false;
 992
 993   SDOperand Ptr;
 994   MVT::ValueType VT;
 995   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 996     Ptr = LD->getBasePtr();
 997     VT = LD->getMemoryVT();
 998
 999   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1000     ST = ST;
1001     Ptr = ST->getBasePtr();
1002     VT  = ST->getMemoryVT();
1003   } else
1004     return false;
1005
1006   // PowerPC doesn't have preinc load/store instructions for vectors.
1007   if (MVT::isVector(VT))
1008     return false;
1009
1010   // TODO: Check reg+reg first.
1011
1012   // LDU/STU use reg+imm*4, others use reg+imm.
1013   if (VT != MVT::i64) {
1014     // reg + imm
1015     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1016       return false;
1017   } else {
1018     // reg + imm * 4.
1019     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1020       return false;
1021   }
1022
1023   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1024     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1025     // sext i32 to i64 when addr mode is r+i.
1026     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1027         LD->getExtensionType() == ISD::SEXTLOAD &&
1028         isa<ConstantSDNode>(Offset))
1029       return false;
1030   }
1031
1032   AM = ISD::PRE_INC;
1033   return true;
1034 }
1035
1036 //===----------------------------------------------------------------------===//
1037 //  LowerOperation implementation
1038 //===----------------------------------------------------------------------===//
1039
1040 SDOperand PPCTargetLowering::LowerConstantPool(SDOperand Op,
1041                                              SelectionDAG &DAG) {
1042   MVT::ValueType PtrVT = Op.getValueType();
1043   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1044   Constant *C = CP->getConstVal();
1045   SDOperand CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1046   SDOperand Zero = DAG.getConstant(0, PtrVT);
1047
1048   const TargetMachine &TM = DAG.getTarget();
1049
1050   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1051   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1052
1053   // If this is a non-darwin platform, we don't support non-static relo models
1054   // yet.
1055   if (TM.getRelocationModel() == Reloc::Static ||
1056       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1057     // Generate non-pic code that has direct accesses to the constant pool.
1058     // The address of the global is just (hi(&g)+lo(&g)).
1059     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1060   }
1061
1062   if (TM.getRelocationModel() == Reloc::PIC_) {
1063     // With PIC, the first instruction is actually "GR+hi(&G)".
1064     Hi = DAG.getNode(ISD::ADD, PtrVT,
1065                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1066   }
1067
1068   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1069   return Lo;
1070 }
1071
1072 SDOperand PPCTargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
1073   MVT::ValueType PtrVT = Op.getValueType();
1074   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1075   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1076   SDOperand Zero = DAG.getConstant(0, PtrVT);
1077
1078   const TargetMachine &TM = DAG.getTarget();
1079
1080   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1081   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1082
1083   // If this is a non-darwin platform, we don't support non-static relo models
1084   // yet.
1085   if (TM.getRelocationModel() == Reloc::Static ||
1086       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1087     // Generate non-pic code that has direct accesses to the constant pool.
1088     // The address of the global is just (hi(&g)+lo(&g)).
1089     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1090   }
1091
1092   if (TM.getRelocationModel() == Reloc::PIC_) {
1093     // With PIC, the first instruction is actually "GR+hi(&G)".
1094     Hi = DAG.getNode(ISD::ADD, PtrVT,
1095                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1096   }
1097
1098   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1099   return Lo;
1100 }
1101
1102 SDOperand PPCTargetLowering::LowerGlobalTLSAddress(SDOperand Op,
1103                                                    SelectionDAG &DAG) {
1104   assert(0 && "TLS not implemented for PPC.");
1105 }
1106
1107 SDOperand PPCTargetLowering::LowerGlobalAddress(SDOperand Op,
1108                                                 SelectionDAG &DAG) {
1109   MVT::ValueType PtrVT = Op.getValueType();
1110   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1111   GlobalValue *GV = GSDN->getGlobal();
1112   SDOperand GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1113   // If it's a debug information descriptor, don't mess with it.
1114   if (DAG.isVerifiedDebugInfoDesc(Op))
1115     return GA;
1116   SDOperand Zero = DAG.getConstant(0, PtrVT);
1117
1118   const TargetMachine &TM = DAG.getTarget();
1119
1120   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1121   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1122
1123   // If this is a non-darwin platform, we don't support non-static relo models
1124   // yet.
1125   if (TM.getRelocationModel() == Reloc::Static ||
1126       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1127     // Generate non-pic code that has direct accesses to globals.
1128     // The address of the global is just (hi(&g)+lo(&g)).
1129     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1130   }
1131
1132   if (TM.getRelocationModel() == Reloc::PIC_) {
1133     // With PIC, the first instruction is actually "GR+hi(&G)".
1134     Hi = DAG.getNode(ISD::ADD, PtrVT,
1135                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1136   }
1137
1138   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1139
1140   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1141     return Lo;
1142
1143   // If the global is weak or external, we have to go through the lazy
1144   // resolution stub.
1145   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1146 }
1147
1148 SDOperand PPCTargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG) {
1149   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1150
1151   // If we're comparing for equality to zero, expose the fact that this is
1152   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1153   // fold the new nodes.
1154   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1155     if (C->isNullValue() && CC == ISD::SETEQ) {
1156       MVT::ValueType VT = Op.getOperand(0).getValueType();
1157       SDOperand Zext = Op.getOperand(0);
1158       if (VT < MVT::i32) {
1159         VT = MVT::i32;
1160         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1161       }
1162       unsigned Log2b = Log2_32(MVT::getSizeInBits(VT));
1163       SDOperand Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1164       SDOperand Scc = DAG.getNode(ISD::SRL, VT, Clz,
1165                                   DAG.getConstant(Log2b, MVT::i32));
1166       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1167     }
1168     // Leave comparisons against 0 and -1 alone for now, since they're usually
1169     // optimized.  FIXME: revisit this when we can custom lower all setcc
1170     // optimizations.
1171     if (C->isAllOnesValue() || C->isNullValue())
1172       return SDOperand();
1173   }
1174
1175   // If we have an integer seteq/setne, turn it into a compare against zero
1176   // by xor'ing the rhs with the lhs, which is faster than setting a
1177   // condition register, reading it back out, and masking the correct bit.  The
1178   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1179   // the result to other bit-twiddling opportunities.
1180   MVT::ValueType LHSVT = Op.getOperand(0).getValueType();
1181   if (MVT::isInteger(LHSVT) && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1182     MVT::ValueType VT = Op.getValueType();
1183     SDOperand Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1184                                 Op.getOperand(1));
1185     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1186   }
1187   return SDOperand();
1188 }
1189
1190 SDOperand PPCTargetLowering::LowerVAARG(SDOperand Op, SelectionDAG &DAG,
1191                               int VarArgsFrameIndex,
1192                               int VarArgsStackOffset,
1193                               unsigned VarArgsNumGPR,
1194                               unsigned VarArgsNumFPR,
1195                               const PPCSubtarget &Subtarget) {
1196
1197   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1198 }
1199
1200 SDOperand PPCTargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG,
1201                               int VarArgsFrameIndex,
1202                               int VarArgsStackOffset,
1203                               unsigned VarArgsNumGPR,
1204                               unsigned VarArgsNumFPR,
1205                               const PPCSubtarget &Subtarget) {
1206
1207   if (Subtarget.isMachoABI()) {
1208     // vastart just stores the address of the VarArgsFrameIndex slot into the
1209     // memory location argument.
1210     MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1211     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1212     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1213     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
1214   }
1215
1216   // For ELF 32 ABI we follow the layout of the va_list struct.
1217   // We suppose the given va_list is already allocated.
1218   //
1219   // typedef struct {
1220   //  char gpr;     /* index into the array of 8 GPRs
1221   //                 * stored in the register save area
1222   //                 * gpr=0 corresponds to r3,
1223   //                 * gpr=1 to r4, etc.
1224   //                 */
1225   //  char fpr;     /* index into the array of 8 FPRs
1226   //                 * stored in the register save area
1227   //                 * fpr=0 corresponds to f1,
1228   //                 * fpr=1 to f2, etc.
1229   //                 */
1230   //  char *overflow_arg_area;
1231   //                /* location on stack that holds
1232   //                 * the next overflow argument
1233   //                 */
1234   //  char *reg_save_area;
1235   //               /* where r3:r10 and f1:f8 (if saved)
1236   //                * are stored
1237   //                */
1238   // } va_list[1];
1239
1240
1241   SDOperand ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1242   SDOperand ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1243
1244
1245   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1246
1247   SDOperand StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1248   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1249
1250   uint64_t FrameOffset = MVT::getSizeInBits(PtrVT)/8;
1251   SDOperand ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1252
1253   uint64_t StackOffset = MVT::getSizeInBits(PtrVT)/8 - 1;
1254   SDOperand ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1255
1256   uint64_t FPROffset = 1;
1257   SDOperand ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1258
1259   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1260
1261   // Store first byte : number of int regs
1262   SDOperand firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1263                                       Op.getOperand(1), SV, 0);
1264   uint64_t nextOffset = FPROffset;
1265   SDOperand nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1266                                   ConstFPROffset);
1267
1268   // Store second byte : number of float regs
1269   SDOperand secondStore =
1270     DAG.getStore(firstStore, ArgFPR, nextPtr, SV, nextOffset);
1271   nextOffset += StackOffset;
1272   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1273
1274   // Store second word : arguments given on stack
1275   SDOperand thirdStore =
1276     DAG.getStore(secondStore, StackOffsetFI, nextPtr, SV, nextOffset);
1277   nextOffset += FrameOffset;
1278   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1279
1280   // Store third word : arguments given in registers
1281   return DAG.getStore(thirdStore, FR, nextPtr, SV, nextOffset);
1282
1283 }
1284
1285 #include "PPCGenCallingConv.inc"
1286
1287 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1288 /// depending on which subtarget is selected.
1289 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1290   if (Subtarget.isMachoABI()) {
1291     static const unsigned FPR[] = {
1292       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1293       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1294     };
1295     return FPR;
1296   }
1297
1298
1299   static const unsigned FPR[] = {
1300     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1301     PPC::F8
1302   };
1303   return FPR;
1304 }
1305
1306 SDOperand
1307 PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op,
1308                                          SelectionDAG &DAG,
1309                                          int &VarArgsFrameIndex,
1310                                          int &VarArgsStackOffset,
1311                                          unsigned &VarArgsNumGPR,
1312                                          unsigned &VarArgsNumFPR,
1313                                          const PPCSubtarget &Subtarget) {
1314   // TODO: add description of PPC stack frame format, or at least some docs.
1315   //
1316   MachineFunction &MF = DAG.getMachineFunction();
1317   MachineFrameInfo *MFI = MF.getFrameInfo();
1318   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1319   SmallVector<SDOperand, 8> ArgValues;
1320   SDOperand Root = Op.getOperand(0);
1321
1322   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1323   bool isPPC64 = PtrVT == MVT::i64;
1324   bool isMachoABI = Subtarget.isMachoABI();
1325   bool isELF32_ABI = Subtarget.isELF32_ABI();
1326   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1327
1328   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1329
1330   static const unsigned GPR_32[] = {           // 32-bit registers.
1331     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1332     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1333   };
1334   static const unsigned GPR_64[] = {           // 64-bit registers.
1335     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1336     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1337   };
1338
1339   static const unsigned *FPR = GetFPR(Subtarget);
1340
1341   static const unsigned VR[] = {
1342     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1343     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1344   };
1345
1346   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1347   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1348   const unsigned Num_VR_Regs  = array_lengthof( VR);
1349
1350   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1351
1352   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1353
1354   // Add DAG nodes to load the arguments or copy them out of registers.  On
1355   // entry to a function on PPC, the arguments start after the linkage area,
1356   // although the first ones are often in registers.
1357   //
1358   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1359   // represented with two words (long long or double) must be copied to an
1360   // even GPR_idx value or to an even ArgOffset value.
1361
1362   SmallVector<SDOperand, 8> MemOps;
1363
1364   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
1365     SDOperand ArgVal;
1366     bool needsLoad = false;
1367     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
1368     unsigned ObjSize = MVT::getSizeInBits(ObjectVT)/8;
1369     unsigned ArgSize = ObjSize;
1370     ISD::ParamFlags::ParamFlagsTy Flags =
1371               cast<ConstantSDNode>(Op.getOperand(ArgNo+3))->getValue();
1372     unsigned AlignFlag = ISD::ParamFlags::One
1373                                 << ISD::ParamFlags::OrigAlignmentOffs;
1374     unsigned isByVal = Flags & ISD::ParamFlags::ByVal;
1375     // See if next argument requires stack alignment in ELF
1376     bool Expand = (ObjectVT == MVT::f64) || ((ArgNo + 1 < e) &&
1377       (cast<ConstantSDNode>(Op.getOperand(ArgNo+4))->getValue() & AlignFlag) &&
1378       (!(Flags & AlignFlag)));
1379
1380     unsigned CurArgOffset = ArgOffset;
1381
1382     // FIXME alignment for ELF may not be right
1383     // FIXME the codegen can be much improved in some cases.
1384     // We do not have to keep everything in memory.
1385     if (isByVal) {
1386       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1387       ObjSize = (Flags & ISD::ParamFlags::ByValSize) >>
1388                       ISD::ParamFlags::ByValSizeOffs;
1389       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1390       // Double word align in ELF
1391       if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1392       // Objects of size 1 and 2 are right justified, everything else is
1393       // left justified.  This means the memory address is adjusted forwards.
1394       if (ObjSize==1 || ObjSize==2) {
1395         CurArgOffset = CurArgOffset + (4 - ObjSize);
1396       }
1397       // The value of the object is its address.
1398       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1399       SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1400       ArgValues.push_back(FIN);
1401       if (ObjSize==1 || ObjSize==2) {
1402         if (GPR_idx != Num_GPR_Regs) {
1403           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1404           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1405           SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1406           SDOperand Store = DAG.getTruncStore(Val.getValue(1), Val, FIN,
1407                                NULL, 0, ObjSize==1 ? MVT::i8 : MVT::i16 );
1408           MemOps.push_back(Store);
1409           ++GPR_idx;
1410           if (isMachoABI) ArgOffset += PtrByteSize;
1411         } else {
1412           ArgOffset += PtrByteSize;
1413         }
1414         continue;
1415       }
1416       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1417         // Store whatever pieces of the object are in registers
1418         // to memory.  ArgVal will be address of the beginning of
1419         // the object.
1420         if (GPR_idx != Num_GPR_Regs) {
1421           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1422           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1423           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1424           SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1425           SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1426           SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1427           MemOps.push_back(Store);
1428           ++GPR_idx;
1429           if (isMachoABI) ArgOffset += PtrByteSize;
1430         } else {
1431           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1432           break;
1433         }
1434       }
1435       continue;
1436     }
1437
1438     switch (ObjectVT) {
1439     default: assert(0 && "Unhandled argument type!");
1440     case MVT::i32:
1441       if (!isPPC64) {
1442         // Double word align in ELF
1443         if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1444
1445         if (GPR_idx != Num_GPR_Regs) {
1446           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1447           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1448           ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1449           ++GPR_idx;
1450         } else {
1451           needsLoad = true;
1452           ArgSize = PtrByteSize;
1453         }
1454         // Stack align in ELF
1455         if (needsLoad && Expand && isELF32_ABI)
1456           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1457         // All int arguments reserve stack space in Macho ABI.
1458         if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1459         break;
1460       }
1461       // FALLTHROUGH
1462     case MVT::i64:  // PPC64
1463       if (GPR_idx != Num_GPR_Regs) {
1464         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1465         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1466         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1467
1468         if (ObjectVT == MVT::i32) {
1469           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1470           // value to MVT::i64 and then truncate to the correct register size.
1471           if (Flags & ISD::ParamFlags::SExt)
1472             ArgVal = DAG.getNode(ISD::AssertSext, MVT::i64, ArgVal,
1473                                  DAG.getValueType(ObjectVT));
1474           else if (Flags & ISD::ParamFlags::ZExt)
1475             ArgVal = DAG.getNode(ISD::AssertZext, MVT::i64, ArgVal,
1476                                  DAG.getValueType(ObjectVT));
1477
1478           ArgVal = DAG.getNode(ISD::TRUNCATE, MVT::i32, ArgVal);
1479         }
1480
1481         ++GPR_idx;
1482       } else {
1483         needsLoad = true;
1484       }
1485       // All int arguments reserve stack space in Macho ABI.
1486       if (isMachoABI || needsLoad) ArgOffset += 8;
1487       break;
1488
1489     case MVT::f32:
1490     case MVT::f64:
1491       // Every 4 bytes of argument space consumes one of the GPRs available for
1492       // argument passing.
1493       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1494         ++GPR_idx;
1495         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1496           ++GPR_idx;
1497       }
1498       if (FPR_idx != Num_FPR_Regs) {
1499         unsigned VReg;
1500         if (ObjectVT == MVT::f32)
1501           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1502         else
1503           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1504         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1505         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1506         ++FPR_idx;
1507       } else {
1508         needsLoad = true;
1509       }
1510
1511       // Stack align in ELF
1512       if (needsLoad && Expand && isELF32_ABI)
1513         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1514       // All FP arguments reserve stack space in Macho ABI.
1515       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1516       break;
1517     case MVT::v4f32:
1518     case MVT::v4i32:
1519     case MVT::v8i16:
1520     case MVT::v16i8:
1521       // Note that vector arguments in registers don't reserve stack space.
1522       if (VR_idx != Num_VR_Regs) {
1523         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1524         RegInfo.addLiveIn(VR[VR_idx], VReg);
1525         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1526         ++VR_idx;
1527       } else {
1528         // This should be simple, but requires getting 16-byte aligned stack
1529         // values.
1530         assert(0 && "Loading VR argument not implemented yet!");
1531         needsLoad = true;
1532       }
1533       break;
1534     }
1535
1536     // We need to load the argument to a virtual register if we determined above
1537     // that we ran out of physical registers of the appropriate type.
1538     if (needsLoad) {
1539       int FI = MFI->CreateFixedObject(ObjSize,
1540                                       CurArgOffset + (ArgSize - ObjSize));
1541       SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1542       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1543     }
1544
1545     ArgValues.push_back(ArgVal);
1546   }
1547
1548   // If the function takes variable number of arguments, make a frame index for
1549   // the start of the first vararg value... for expansion of llvm.va_start.
1550   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1551   if (isVarArg) {
1552
1553     int depth;
1554     if (isELF32_ABI) {
1555       VarArgsNumGPR = GPR_idx;
1556       VarArgsNumFPR = FPR_idx;
1557
1558       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1559       // pointer.
1560       depth = -(Num_GPR_Regs * MVT::getSizeInBits(PtrVT)/8 +
1561                 Num_FPR_Regs * MVT::getSizeInBits(MVT::f64)/8 +
1562                 MVT::getSizeInBits(PtrVT)/8);
1563
1564       VarArgsStackOffset = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1565                                                   ArgOffset);
1566
1567     }
1568     else
1569       depth = ArgOffset;
1570
1571     VarArgsFrameIndex = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1572                                                depth);
1573     SDOperand FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1574
1575     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1576     // stored to the VarArgsFrameIndex on the stack.
1577     if (isELF32_ABI) {
1578       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1579         SDOperand Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1580         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1581         MemOps.push_back(Store);
1582         // Increment the address by four for the next argument to store
1583         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1584         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1585       }
1586     }
1587
1588     // If this function is vararg, store any remaining integer argument regs
1589     // to their spots on the stack so that they may be loaded by deferencing the
1590     // result of va_next.
1591     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1592       unsigned VReg;
1593       if (isPPC64)
1594         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1595       else
1596         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1597
1598       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1599       SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1600       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1601       MemOps.push_back(Store);
1602       // Increment the address by four for the next argument to store
1603       SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1604       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1605     }
1606
1607     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1608     // on the stack.
1609     if (isELF32_ABI) {
1610       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1611         SDOperand Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1612         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1613         MemOps.push_back(Store);
1614         // Increment the address by eight for the next argument to store
1615         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1616                                            PtrVT);
1617         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1618       }
1619
1620       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1621         unsigned VReg;
1622         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1623
1624         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1625         SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1626         SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1627         MemOps.push_back(Store);
1628         // Increment the address by eight for the next argument to store
1629         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1630                                            PtrVT);
1631         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1632       }
1633     }
1634   }
1635
1636   if (!MemOps.empty())
1637     Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1638
1639   ArgValues.push_back(Root);
1640
1641   // Return the new list of results.
1642   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
1643                                     Op.Val->value_end());
1644   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
1645 }
1646
1647 /// isCallCompatibleAddress - Return the immediate to use if the specified
1648 /// 32-bit value is representable in the immediate field of a BxA instruction.
1649 static SDNode *isBLACompatibleAddress(SDOperand Op, SelectionDAG &DAG) {
1650   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1651   if (!C) return 0;
1652
1653   int Addr = C->getValue();
1654   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1655       (Addr << 6 >> 6) != Addr)
1656     return 0;  // Top 6 bits have to be sext of immediate.
1657
1658   return DAG.getConstant((int)C->getValue() >> 2,
1659                          DAG.getTargetLoweringInfo().getPointerTy()).Val;
1660 }
1661
1662 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1663 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1664 /// specified by the specific parameter attribute. The copy will be passed as
1665 /// a byval function parameter.
1666 /// Sometimes what we are copying is the end of a larger object, the part that
1667 /// does not fit in registers.
1668 static SDOperand
1669 CreateCopyOfByValArgument(SDOperand Src, SDOperand Dst, SDOperand Chain,
1670                           ISD::ParamFlags::ParamFlagsTy Flags,
1671                           SelectionDAG &DAG, unsigned Size) {
1672   unsigned Align = ISD::ParamFlags::One <<
1673     ((Flags & ISD::ParamFlags::ByValAlign) >> ISD::ParamFlags::ByValAlignOffs);
1674   SDOperand AlignNode    = DAG.getConstant(Align, MVT::i32);
1675   SDOperand SizeNode     = DAG.getConstant(Size, MVT::i32);
1676   SDOperand AlwaysInline = DAG.getConstant(0, MVT::i32);
1677   return DAG.getMemcpy(Chain, Dst, Src, SizeNode, AlignNode, AlwaysInline);
1678 }
1679
1680 SDOperand PPCTargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG,
1681                                        const PPCSubtarget &Subtarget) {
1682   SDOperand Chain  = Op.getOperand(0);
1683   bool isVarArg    = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1684   SDOperand Callee = Op.getOperand(4);
1685   unsigned NumOps  = (Op.getNumOperands() - 5) / 2;
1686
1687   bool isMachoABI = Subtarget.isMachoABI();
1688   bool isELF32_ABI  = Subtarget.isELF32_ABI();
1689
1690   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1691   bool isPPC64 = PtrVT == MVT::i64;
1692   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1693
1694   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
1695   // SelectExpr to use to put the arguments in the appropriate registers.
1696   std::vector<SDOperand> args_to_use;
1697
1698   // Count how many bytes are to be pushed on the stack, including the linkage
1699   // area, and parameter passing area.  We start with 24/48 bytes, which is
1700   // prereserved space for [SP][CR][LR][3 x unused].
1701   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1702
1703   // Add up all the space actually used.
1704   for (unsigned i = 0; i != NumOps; ++i) {
1705     ISD::ParamFlags::ParamFlagsTy Flags =
1706           cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1707     unsigned ArgSize =MVT::getSizeInBits(Op.getOperand(5+2*i).getValueType())/8;
1708     if (Flags & ISD::ParamFlags::ByVal)
1709       ArgSize = (Flags & ISD::ParamFlags::ByValSize) >>
1710                 ISD::ParamFlags::ByValSizeOffs;
1711     ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1712     NumBytes += ArgSize;
1713   }
1714
1715   // The prolog code of the callee may store up to 8 GPR argument registers to
1716   // the stack, allowing va_start to index over them in memory if its varargs.
1717   // Because we cannot tell if this is needed on the caller side, we have to
1718   // conservatively assume that it is needed.  As such, make sure we have at
1719   // least enough stack space for the caller to store the 8 GPRs.
1720   NumBytes = std::max(NumBytes,
1721                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1722
1723   // Adjust the stack pointer for the new arguments...
1724   // These operations are automatically eliminated by the prolog/epilog pass
1725   Chain = DAG.getCALLSEQ_START(Chain,
1726                                DAG.getConstant(NumBytes, PtrVT));
1727   SDOperand CallSeqStart = Chain;
1728
1729   // Set up a copy of the stack pointer for use loading and storing any
1730   // arguments that may not fit in the registers available for argument
1731   // passing.
1732   SDOperand StackPtr;
1733   if (isPPC64)
1734     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
1735   else
1736     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
1737
1738   // Figure out which arguments are going to go in registers, and which in
1739   // memory.  Also, if this is a vararg function, floating point operations
1740   // must be stored to our stack, and loaded into integer regs as well, if
1741   // any integer regs are available for argument passing.
1742   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1743   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1744
1745   static const unsigned GPR_32[] = {           // 32-bit registers.
1746     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1747     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1748   };
1749   static const unsigned GPR_64[] = {           // 64-bit registers.
1750     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1751     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1752   };
1753   static const unsigned *FPR = GetFPR(Subtarget);
1754
1755   static const unsigned VR[] = {
1756     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1757     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1758   };
1759   const unsigned NumGPRs = array_lengthof(GPR_32);
1760   const unsigned NumFPRs = isMachoABI ? 13 : 8;
1761   const unsigned NumVRs  = array_lengthof( VR);
1762
1763   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1764
1765   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1766   SmallVector<SDOperand, 8> MemOpChains;
1767   for (unsigned i = 0; i != NumOps; ++i) {
1768     bool inMem = false;
1769     SDOperand Arg = Op.getOperand(5+2*i);
1770     ISD::ParamFlags::ParamFlagsTy Flags =
1771             cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1772     unsigned AlignFlag = ISD::ParamFlags::One <<
1773                          ISD::ParamFlags::OrigAlignmentOffs;
1774     // See if next argument requires stack alignment in ELF
1775     unsigned next = 5+2*(i+1)+1;
1776     bool Expand = (Arg.getValueType() == MVT::f64) || ((i + 1 < NumOps) &&
1777       (cast<ConstantSDNode>(Op.getOperand(next))->getValue() & AlignFlag) &&
1778       (!(Flags & AlignFlag)));
1779
1780     // PtrOff will be used to store the current argument to the stack if a
1781     // register cannot be found for it.
1782     SDOperand PtrOff;
1783
1784     // Stack align in ELF 32
1785     if (isELF32_ABI && Expand)
1786       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
1787                                StackPtr.getValueType());
1788     else
1789       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
1790
1791     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
1792
1793     // On PPC64, promote integers to 64-bit values.
1794     if (isPPC64 && Arg.getValueType() == MVT::i32) {
1795       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1796       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
1797     }
1798
1799     // FIXME Elf untested, what are alignment rules?
1800     // FIXME memcpy is used way more than necessary.  Correctness first.
1801     if (Flags & ISD::ParamFlags::ByVal) {
1802       unsigned Size = (Flags & ISD::ParamFlags::ByValSize) >>
1803                       ISD::ParamFlags::ByValSizeOffs;
1804       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1805       if (Size==1 || Size==2) {
1806         // Very small objects are passed right-justified.
1807         // Everything else is passed left-justified.
1808         MVT::ValueType VT = (Size==1) ? MVT::i8 : MVT::i16;
1809         if (GPR_idx != NumGPRs) {
1810           SDOperand Load = DAG.getExtLoad(ISD::EXTLOAD, PtrVT, Chain, Arg,
1811                                           NULL, 0, VT);
1812           MemOpChains.push_back(Load.getValue(1));
1813           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
1814           if (isMachoABI)
1815             ArgOffset += PtrByteSize;
1816         } else {
1817           SDOperand Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
1818           SDOperand AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
1819           SDOperand MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
1820                                 CallSeqStart.Val->getOperand(0),
1821                                 Flags, DAG, Size);
1822           // This must go outside the CALLSEQ_START..END.
1823           SDOperand NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
1824                                CallSeqStart.Val->getOperand(1));
1825           DAG.ReplaceAllUsesWith(CallSeqStart.Val, NewCallSeqStart.Val);
1826           Chain = CallSeqStart = NewCallSeqStart;
1827           ArgOffset += PtrByteSize;
1828         }
1829         continue;
1830       }
1831       for (unsigned j=0; j<Size; j+=PtrByteSize) {
1832         SDOperand Const = DAG.getConstant(j, PtrOff.getValueType());
1833         SDOperand AddArg = DAG.getNode(ISD::ADD, PtrVT, Arg, Const);
1834         if (GPR_idx != NumGPRs) {
1835           SDOperand Load = DAG.getLoad(PtrVT, Chain, AddArg, NULL, 0);
1836           MemOpChains.push_back(Load.getValue(1));
1837           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
1838           if (isMachoABI)
1839             ArgOffset += PtrByteSize;
1840         } else {
1841           SDOperand AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
1842           SDOperand MemcpyCall = CreateCopyOfByValArgument(AddArg, AddPtr,
1843                                 CallSeqStart.Val->getOperand(0),
1844                                 Flags, DAG, Size - j);
1845           // This must go outside the CALLSEQ_START..END.
1846           SDOperand NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
1847                                CallSeqStart.Val->getOperand(1));
1848           DAG.ReplaceAllUsesWith(CallSeqStart.Val, NewCallSeqStart.Val);
1849           Chain = CallSeqStart = NewCallSeqStart;
1850           ArgOffset += ((Size - j + 3)/4)*4;
1851           break;
1852         }
1853       }
1854       continue;
1855     }
1856
1857     switch (Arg.getValueType()) {
1858     default: assert(0 && "Unexpected ValueType for argument!");
1859     case MVT::i32:
1860     case MVT::i64:
1861       // Double word align in ELF
1862       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1863       if (GPR_idx != NumGPRs) {
1864         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
1865       } else {
1866         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1867         inMem = true;
1868       }
1869       if (inMem || isMachoABI) {
1870         // Stack align in ELF
1871         if (isELF32_ABI && Expand)
1872           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1873
1874         ArgOffset += PtrByteSize;
1875       }
1876       break;
1877     case MVT::f32:
1878     case MVT::f64:
1879       if (isVarArg) {
1880         // Float varargs need to be promoted to double.
1881         if (Arg.getValueType() == MVT::f32)
1882           Arg = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Arg);
1883       }
1884
1885       if (FPR_idx != NumFPRs) {
1886         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
1887
1888         if (isVarArg) {
1889           SDOperand Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
1890           MemOpChains.push_back(Store);
1891
1892           // Float varargs are always shadowed in available integer registers
1893           if (GPR_idx != NumGPRs) {
1894             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1895             MemOpChains.push_back(Load.getValue(1));
1896             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1897                                                                 Load));
1898           }
1899           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
1900             SDOperand ConstFour = DAG.getConstant(4, PtrOff.getValueType());
1901             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
1902             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1903             MemOpChains.push_back(Load.getValue(1));
1904             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1905                                                                 Load));
1906           }
1907         } else {
1908           // If we have any FPRs remaining, we may also have GPRs remaining.
1909           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
1910           // GPRs.
1911           if (isMachoABI) {
1912             if (GPR_idx != NumGPRs)
1913               ++GPR_idx;
1914             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
1915                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
1916               ++GPR_idx;
1917           }
1918         }
1919       } else {
1920         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1921         inMem = true;
1922       }
1923       if (inMem || isMachoABI) {
1924         // Stack align in ELF
1925         if (isELF32_ABI && Expand)
1926           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1927         if (isPPC64)
1928           ArgOffset += 8;
1929         else
1930           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
1931       }
1932       break;
1933     case MVT::v4f32:
1934     case MVT::v4i32:
1935     case MVT::v8i16:
1936     case MVT::v16i8:
1937       assert(!isVarArg && "Don't support passing vectors to varargs yet!");
1938       assert(VR_idx != NumVRs &&
1939              "Don't support passing more than 12 vector args yet!");
1940       RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
1941       break;
1942     }
1943   }
1944   if (!MemOpChains.empty())
1945     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1946                         &MemOpChains[0], MemOpChains.size());
1947
1948   // Build a sequence of copy-to-reg nodes chained together with token chain
1949   // and flag operands which copy the outgoing args into the appropriate regs.
1950   SDOperand InFlag;
1951   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1952     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1953                              InFlag);
1954     InFlag = Chain.getValue(1);
1955   }
1956
1957   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
1958   if (isVarArg && isELF32_ABI) {
1959     SDOperand SetCR(DAG.getTargetNode(PPC::CRSET, MVT::i32), 0);
1960     Chain = DAG.getCopyToReg(Chain, PPC::CR1EQ, SetCR, InFlag);
1961     InFlag = Chain.getValue(1);
1962   }
1963
1964   std::vector<MVT::ValueType> NodeTys;
1965   NodeTys.push_back(MVT::Other);   // Returns a chain
1966   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1967
1968   SmallVector<SDOperand, 8> Ops;
1969   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
1970
1971   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1972   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1973   // node so that legalize doesn't hack it.
1974   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1975     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
1976   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1977     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
1978   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
1979     // If this is an absolute destination address, use the munged value.
1980     Callee = SDOperand(Dest, 0);
1981   else {
1982     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
1983     // to do the call, we can't use PPCISD::CALL.
1984     SDOperand MTCTROps[] = {Chain, Callee, InFlag};
1985     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps, 2+(InFlag.Val!=0));
1986     InFlag = Chain.getValue(1);
1987
1988     // Copy the callee address into R12/X12 on darwin.
1989     if (isMachoABI) {
1990       unsigned Reg = Callee.getValueType() == MVT::i32 ? PPC::R12 : PPC::X12;
1991       Chain = DAG.getCopyToReg(Chain, Reg, Callee, InFlag);
1992       InFlag = Chain.getValue(1);
1993     }
1994
1995     NodeTys.clear();
1996     NodeTys.push_back(MVT::Other);
1997     NodeTys.push_back(MVT::Flag);
1998     Ops.push_back(Chain);
1999     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
2000     Callee.Val = 0;
2001   }
2002
2003   // If this is a direct call, pass the chain and the callee.
2004   if (Callee.Val) {
2005     Ops.push_back(Chain);
2006     Ops.push_back(Callee);
2007   }
2008
2009   // Add argument registers to the end of the list so that they are known live
2010   // into the call.
2011   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2012     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2013                                   RegsToPass[i].second.getValueType()));
2014
2015   if (InFlag.Val)
2016     Ops.push_back(InFlag);
2017   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
2018   InFlag = Chain.getValue(1);
2019
2020   Chain = DAG.getCALLSEQ_END(Chain,
2021                              DAG.getConstant(NumBytes, PtrVT),
2022                              DAG.getConstant(0, PtrVT),
2023                              InFlag);
2024   if (Op.Val->getValueType(0) != MVT::Other)
2025     InFlag = Chain.getValue(1);
2026
2027   SDOperand ResultVals[3];
2028   unsigned NumResults = 0;
2029   NodeTys.clear();
2030
2031   // If the call has results, copy the values out of the ret val registers.
2032   switch (Op.Val->getValueType(0)) {
2033   default: assert(0 && "Unexpected ret value!");
2034   case MVT::Other: break;
2035   case MVT::i32:
2036     if (Op.Val->getValueType(1) == MVT::i32) {
2037       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
2038       ResultVals[0] = Chain.getValue(0);
2039       Chain = DAG.getCopyFromReg(Chain, PPC::R4, MVT::i32,
2040                                  Chain.getValue(2)).getValue(1);
2041       ResultVals[1] = Chain.getValue(0);
2042       NumResults = 2;
2043       NodeTys.push_back(MVT::i32);
2044     } else {
2045       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
2046       ResultVals[0] = Chain.getValue(0);
2047       NumResults = 1;
2048     }
2049     NodeTys.push_back(MVT::i32);
2050     break;
2051   case MVT::i64:
2052     if (Op.Val->getValueType(1) == MVT::i64) {
2053       Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
2054       ResultVals[0] = Chain.getValue(0);
2055       Chain = DAG.getCopyFromReg(Chain, PPC::X4, MVT::i64,
2056                                  Chain.getValue(2)).getValue(1);
2057       ResultVals[1] = Chain.getValue(0);
2058       NumResults = 2;
2059       NodeTys.push_back(MVT::i64);
2060     } else {
2061       Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
2062       ResultVals[0] = Chain.getValue(0);
2063       NumResults = 1;
2064     }
2065     NodeTys.push_back(MVT::i64);
2066     break;
2067   case MVT::f64:
2068     if (Op.Val->getValueType(1) == MVT::f64) {
2069       Chain = DAG.getCopyFromReg(Chain, PPC::F1, MVT::f64, InFlag).getValue(1);
2070       ResultVals[0] = Chain.getValue(0);
2071       Chain = DAG.getCopyFromReg(Chain, PPC::F2, MVT::f64,
2072                                  Chain.getValue(2)).getValue(1);
2073       ResultVals[1] = Chain.getValue(0);
2074       NumResults = 2;
2075       NodeTys.push_back(MVT::f64);
2076       NodeTys.push_back(MVT::f64);
2077       break;
2078     }
2079     // else fall through
2080   case MVT::f32:
2081     Chain = DAG.getCopyFromReg(Chain, PPC::F1, Op.Val->getValueType(0),
2082                                InFlag).getValue(1);
2083     ResultVals[0] = Chain.getValue(0);
2084     NumResults = 1;
2085     NodeTys.push_back(Op.Val->getValueType(0));
2086     break;
2087   case MVT::v4f32:
2088   case MVT::v4i32:
2089   case MVT::v8i16:
2090   case MVT::v16i8:
2091     Chain = DAG.getCopyFromReg(Chain, PPC::V2, Op.Val->getValueType(0),
2092                                    InFlag).getValue(1);
2093     ResultVals[0] = Chain.getValue(0);
2094     NumResults = 1;
2095     NodeTys.push_back(Op.Val->getValueType(0));
2096     break;
2097   }
2098
2099   NodeTys.push_back(MVT::Other);
2100
2101   // If the function returns void, just return the chain.
2102   if (NumResults == 0)
2103     return Chain;
2104
2105   // Otherwise, merge everything together with a MERGE_VALUES node.
2106   ResultVals[NumResults++] = Chain;
2107   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
2108                               ResultVals, NumResults);
2109   return Res.getValue(Op.ResNo);
2110 }
2111
2112 SDOperand PPCTargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG,
2113                                       TargetMachine &TM) {
2114   SmallVector<CCValAssign, 16> RVLocs;
2115   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2116   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2117   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2118   CCInfo.AnalyzeReturn(Op.Val, RetCC_PPC);
2119
2120   // If this is the first return lowered for this function, add the regs to the
2121   // liveout set for the function.
2122   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2123     for (unsigned i = 0; i != RVLocs.size(); ++i)
2124       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2125   }
2126
2127   SDOperand Chain = Op.getOperand(0);
2128   SDOperand Flag;
2129
2130   // Copy the result values into the output registers.
2131   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2132     CCValAssign &VA = RVLocs[i];
2133     assert(VA.isRegLoc() && "Can only return in registers!");
2134     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
2135     Flag = Chain.getValue(1);
2136   }
2137
2138   if (Flag.Val)
2139     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
2140   else
2141     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
2142 }
2143
2144 SDOperand PPCTargetLowering::LowerSTACKRESTORE(SDOperand Op, SelectionDAG &DAG,
2145                                    const PPCSubtarget &Subtarget) {
2146   // When we pop the dynamic allocation we need to restore the SP link.
2147
2148   // Get the corect type for pointers.
2149   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2150
2151   // Construct the stack pointer operand.
2152   bool IsPPC64 = Subtarget.isPPC64();
2153   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2154   SDOperand StackPtr = DAG.getRegister(SP, PtrVT);
2155
2156   // Get the operands for the STACKRESTORE.
2157   SDOperand Chain = Op.getOperand(0);
2158   SDOperand SaveSP = Op.getOperand(1);
2159
2160   // Load the old link SP.
2161   SDOperand LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
2162
2163   // Restore the stack pointer.
2164   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
2165
2166   // Store the old link SP.
2167   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
2168 }
2169
2170 SDOperand PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDOperand Op,
2171                                          SelectionDAG &DAG,
2172                                          const PPCSubtarget &Subtarget) {
2173   MachineFunction &MF = DAG.getMachineFunction();
2174   bool IsPPC64 = Subtarget.isPPC64();
2175   bool isMachoABI = Subtarget.isMachoABI();
2176
2177   // Get current frame pointer save index.  The users of this index will be
2178   // primarily DYNALLOC instructions.
2179   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2180   int FPSI = FI->getFramePointerSaveIndex();
2181
2182   // If the frame pointer save index hasn't been defined yet.
2183   if (!FPSI) {
2184     // Find out what the fix offset of the frame pointer save area.
2185     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2186
2187     // Allocate the frame index for frame pointer save area.
2188     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2189     // Save the result.
2190     FI->setFramePointerSaveIndex(FPSI);
2191   }
2192
2193   // Get the inputs.
2194   SDOperand Chain = Op.getOperand(0);
2195   SDOperand Size  = Op.getOperand(1);
2196
2197   // Get the corect type for pointers.
2198   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2199   // Negate the size.
2200   SDOperand NegSize = DAG.getNode(ISD::SUB, PtrVT,
2201                                   DAG.getConstant(0, PtrVT), Size);
2202   // Construct a node for the frame pointer save index.
2203   SDOperand FPSIdx = DAG.getFrameIndex(FPSI, PtrVT);
2204   // Build a DYNALLOC node.
2205   SDOperand Ops[3] = { Chain, NegSize, FPSIdx };
2206   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2207   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
2208 }
2209
2210
2211 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2212 /// possible.
2213 SDOperand PPCTargetLowering::LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG) {
2214   // Not FP? Not a fsel.
2215   if (!MVT::isFloatingPoint(Op.getOperand(0).getValueType()) ||
2216       !MVT::isFloatingPoint(Op.getOperand(2).getValueType()))
2217     return SDOperand();
2218
2219   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2220
2221   // Cannot handle SETEQ/SETNE.
2222   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDOperand();
2223
2224   MVT::ValueType ResVT = Op.getValueType();
2225   MVT::ValueType CmpVT = Op.getOperand(0).getValueType();
2226   SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2227   SDOperand TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2228
2229   // If the RHS of the comparison is a 0.0, we don't need to do the
2230   // subtraction at all.
2231   if (isFloatingPointZero(RHS))
2232     switch (CC) {
2233     default: break;       // SETUO etc aren't handled by fsel.
2234     case ISD::SETULT:
2235     case ISD::SETOLT:
2236     case ISD::SETLT:
2237       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2238     case ISD::SETUGE:
2239     case ISD::SETOGE:
2240     case ISD::SETGE:
2241       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2242         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2243       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2244     case ISD::SETUGT:
2245     case ISD::SETOGT:
2246     case ISD::SETGT:
2247       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2248     case ISD::SETULE:
2249     case ISD::SETOLE:
2250     case ISD::SETLE:
2251       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2252         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2253       return DAG.getNode(PPCISD::FSEL, ResVT,
2254                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2255     }
2256
2257   SDOperand Cmp;
2258   switch (CC) {
2259   default: break;       // SETUO etc aren't handled by fsel.
2260   case ISD::SETULT:
2261   case ISD::SETOLT:
2262   case ISD::SETLT:
2263     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2264     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2265       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2266       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2267   case ISD::SETUGE:
2268   case ISD::SETOGE:
2269   case ISD::SETGE:
2270     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2271     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2272       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2273       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2274   case ISD::SETUGT:
2275   case ISD::SETOGT:
2276   case ISD::SETGT:
2277     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2278     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2279       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2280       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2281   case ISD::SETULE:
2282   case ISD::SETOLE:
2283   case ISD::SETLE:
2284     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2285     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2286       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2287       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2288   }
2289   return SDOperand();
2290 }
2291
2292 // FIXME: Split this code up when LegalizeDAGTypes lands.
2293 SDOperand PPCTargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
2294   assert(MVT::isFloatingPoint(Op.getOperand(0).getValueType()));
2295   SDOperand Src = Op.getOperand(0);
2296   if (Src.getValueType() == MVT::f32)
2297     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2298
2299   SDOperand Tmp;
2300   switch (Op.getValueType()) {
2301   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2302   case MVT::i32:
2303     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2304     break;
2305   case MVT::i64:
2306     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2307     break;
2308   }
2309
2310   // Convert the FP value to an int value through memory.
2311   SDOperand FIPtr = DAG.CreateStackTemporary(MVT::f64);
2312
2313   // Emit a store to the stack slot.
2314   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2315
2316   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2317   // add in a bias.
2318   if (Op.getValueType() == MVT::i32)
2319     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2320                         DAG.getConstant(4, FIPtr.getValueType()));
2321   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2322 }
2323
2324 SDOperand PPCTargetLowering::LowerFP_ROUND_INREG(SDOperand Op,
2325                                                  SelectionDAG &DAG) {
2326   assert(Op.getValueType() == MVT::ppcf128);
2327   SDNode *Node = Op.Val;
2328   assert(Node->getOperand(0).getValueType() == MVT::ppcf128);
2329   assert(Node->getOperand(0).Val->getOpcode() == ISD::BUILD_PAIR);
2330   SDOperand Lo = Node->getOperand(0).Val->getOperand(0);
2331   SDOperand Hi = Node->getOperand(0).Val->getOperand(1);
2332
2333   // This sequence changes FPSCR to do round-to-zero, adds the two halves
2334   // of the long double, and puts FPSCR back the way it was.  We do not
2335   // actually model FPSCR.
2336   std::vector<MVT::ValueType> NodeTys;
2337   SDOperand Ops[4], Result, MFFSreg, InFlag, FPreg;
2338
2339   NodeTys.push_back(MVT::f64);   // Return register
2340   NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
2341   Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2342   MFFSreg = Result.getValue(0);
2343   InFlag = Result.getValue(1);
2344
2345   NodeTys.clear();
2346   NodeTys.push_back(MVT::Flag);   // Returns a flag
2347   Ops[0] = DAG.getConstant(31, MVT::i32);
2348   Ops[1] = InFlag;
2349   Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
2350   InFlag = Result.getValue(0);
2351
2352   NodeTys.clear();
2353   NodeTys.push_back(MVT::Flag);   // Returns a flag
2354   Ops[0] = DAG.getConstant(30, MVT::i32);
2355   Ops[1] = InFlag;
2356   Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
2357   InFlag = Result.getValue(0);
2358
2359   NodeTys.clear();
2360   NodeTys.push_back(MVT::f64);    // result of add
2361   NodeTys.push_back(MVT::Flag);   // Returns a flag
2362   Ops[0] = Lo;
2363   Ops[1] = Hi;
2364   Ops[2] = InFlag;
2365   Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
2366   FPreg = Result.getValue(0);
2367   InFlag = Result.getValue(1);
2368
2369   NodeTys.clear();
2370   NodeTys.push_back(MVT::f64);
2371   Ops[0] = DAG.getConstant(1, MVT::i32);
2372   Ops[1] = MFFSreg;
2373   Ops[2] = FPreg;
2374   Ops[3] = InFlag;
2375   Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
2376   FPreg = Result.getValue(0);
2377
2378   // We know the low half is about to be thrown away, so just use something
2379   // convenient.
2380   return DAG.getNode(ISD::BUILD_PAIR, Lo.getValueType(), FPreg, FPreg);
2381 }
2382
2383 SDOperand PPCTargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
2384   if (Op.getOperand(0).getValueType() == MVT::i64) {
2385     SDOperand Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2386     SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2387     if (Op.getValueType() == MVT::f32)
2388       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2389     return FP;
2390   }
2391
2392   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2393          "Unhandled SINT_TO_FP type in custom expander!");
2394   // Since we only generate this in 64-bit mode, we can take advantage of
2395   // 64-bit registers.  In particular, sign extend the input value into the
2396   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2397   // then lfd it and fcfid it.
2398   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2399   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2400   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2401   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2402
2403   SDOperand Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2404                                 Op.getOperand(0));
2405
2406   // STD the extended value into the stack slot.
2407   MemOperand MO(PseudoSourceValue::getFixedStack(),
2408                 MemOperand::MOStore, FrameIdx, 8, 8);
2409   SDOperand Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2410                                 DAG.getEntryNode(), Ext64, FIdx,
2411                                 DAG.getMemOperand(MO));
2412   // Load the value as a double.
2413   SDOperand Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2414
2415   // FCFID it and return it.
2416   SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2417   if (Op.getValueType() == MVT::f32)
2418     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2419   return FP;
2420 }
2421
2422 SDOperand PPCTargetLowering::LowerFLT_ROUNDS_(SDOperand Op, SelectionDAG &DAG) {
2423   /*
2424    The rounding mode is in bits 30:31 of FPSR, and has the following
2425    settings:
2426      00 Round to nearest
2427      01 Round to 0
2428      10 Round to +inf
2429      11 Round to -inf
2430
2431   FLT_ROUNDS, on the other hand, expects the following:
2432     -1 Undefined
2433      0 Round to 0
2434      1 Round to nearest
2435      2 Round to +inf
2436      3 Round to -inf
2437
2438   To perform the conversion, we do:
2439     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2440   */
2441
2442   MachineFunction &MF = DAG.getMachineFunction();
2443   MVT::ValueType VT = Op.getValueType();
2444   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2445   std::vector<MVT::ValueType> NodeTys;
2446   SDOperand MFFSreg, InFlag;
2447
2448   // Save FP Control Word to register
2449   NodeTys.push_back(MVT::f64);    // return register
2450   NodeTys.push_back(MVT::Flag);   // unused in this context
2451   SDOperand Chain = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2452
2453   // Save FP register to stack slot
2454   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2455   SDOperand StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2456   SDOperand Store = DAG.getStore(DAG.getEntryNode(), Chain,
2457                                  StackSlot, NULL, 0);
2458
2459   // Load FP Control Word from low 32 bits of stack slot.
2460   SDOperand Four = DAG.getConstant(4, PtrVT);
2461   SDOperand Addr = DAG.getNode(ISD::ADD, PtrVT, StackSlot, Four);
2462   SDOperand CWD = DAG.getLoad(MVT::i32, Store, Addr, NULL, 0);
2463
2464   // Transform as necessary
2465   SDOperand CWD1 =
2466     DAG.getNode(ISD::AND, MVT::i32,
2467                 CWD, DAG.getConstant(3, MVT::i32));
2468   SDOperand CWD2 =
2469     DAG.getNode(ISD::SRL, MVT::i32,
2470                 DAG.getNode(ISD::AND, MVT::i32,
2471                             DAG.getNode(ISD::XOR, MVT::i32,
2472                                         CWD, DAG.getConstant(3, MVT::i32)),
2473                             DAG.getConstant(3, MVT::i32)),
2474                 DAG.getConstant(1, MVT::i8));
2475
2476   SDOperand RetVal =
2477     DAG.getNode(ISD::XOR, MVT::i32, CWD1, CWD2);
2478
2479   return DAG.getNode((MVT::getSizeInBits(VT) < 16 ?
2480                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
2481 }
2482
2483 SDOperand PPCTargetLowering::LowerSHL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2484   MVT::ValueType VT = Op.getValueType();
2485   unsigned BitWidth = MVT::getSizeInBits(VT);
2486   assert(Op.getNumOperands() == 3 &&
2487          VT == Op.getOperand(1).getValueType() &&
2488          "Unexpected SHL!");
2489
2490   // Expand into a bunch of logical ops.  Note that these ops
2491   // depend on the PPC behavior for oversized shift amounts.
2492   SDOperand Lo = Op.getOperand(0);
2493   SDOperand Hi = Op.getOperand(1);
2494   SDOperand Amt = Op.getOperand(2);
2495   MVT::ValueType AmtVT = Amt.getValueType();
2496
2497   SDOperand Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2498                                DAG.getConstant(BitWidth, AmtVT), Amt);
2499   SDOperand Tmp2 = DAG.getNode(PPCISD::SHL, VT, Hi, Amt);
2500   SDOperand Tmp3 = DAG.getNode(PPCISD::SRL, VT, Lo, Tmp1);
2501   SDOperand Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2502   SDOperand Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2503                                DAG.getConstant(-BitWidth, AmtVT));
2504   SDOperand Tmp6 = DAG.getNode(PPCISD::SHL, VT, Lo, Tmp5);
2505   SDOperand OutHi = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
2506   SDOperand OutLo = DAG.getNode(PPCISD::SHL, VT, Lo, Amt);
2507   SDOperand OutOps[] = { OutLo, OutHi };
2508   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(VT, VT),
2509                      OutOps, 2);
2510 }
2511
2512 SDOperand PPCTargetLowering::LowerSRL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2513   MVT::ValueType VT = Op.getValueType();
2514   unsigned BitWidth = MVT::getSizeInBits(VT);
2515   assert(Op.getNumOperands() == 3 &&
2516          VT == Op.getOperand(1).getValueType() &&
2517          "Unexpected SRL!");
2518
2519   // Expand into a bunch of logical ops.  Note that these ops
2520   // depend on the PPC behavior for oversized shift amounts.
2521   SDOperand Lo = Op.getOperand(0);
2522   SDOperand Hi = Op.getOperand(1);
2523   SDOperand Amt = Op.getOperand(2);
2524   MVT::ValueType AmtVT = Amt.getValueType();
2525
2526   SDOperand Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2527                                DAG.getConstant(BitWidth, AmtVT), Amt);
2528   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
2529   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
2530   SDOperand Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2531   SDOperand Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2532                                DAG.getConstant(-BitWidth, AmtVT));
2533   SDOperand Tmp6 = DAG.getNode(PPCISD::SRL, VT, Hi, Tmp5);
2534   SDOperand OutLo = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
2535   SDOperand OutHi = DAG.getNode(PPCISD::SRL, VT, Hi, Amt);
2536   SDOperand OutOps[] = { OutLo, OutHi };
2537   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(VT, VT),
2538                      OutOps, 2);
2539 }
2540
2541 SDOperand PPCTargetLowering::LowerSRA_PARTS(SDOperand Op, SelectionDAG &DAG) {
2542   MVT::ValueType VT = Op.getValueType();
2543   unsigned BitWidth = MVT::getSizeInBits(VT);
2544   assert(Op.getNumOperands() == 3 &&
2545          VT == Op.getOperand(1).getValueType() &&
2546          "Unexpected SRA!");
2547
2548   // Expand into a bunch of logical ops, followed by a select_cc.
2549   SDOperand Lo = Op.getOperand(0);
2550   SDOperand Hi = Op.getOperand(1);
2551   SDOperand Amt = Op.getOperand(2);
2552   MVT::ValueType AmtVT = Amt.getValueType();
2553
2554   SDOperand Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2555                                DAG.getConstant(BitWidth, AmtVT), Amt);
2556   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
2557   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
2558   SDOperand Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2559   SDOperand Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2560                                DAG.getConstant(-BitWidth, AmtVT));
2561   SDOperand Tmp6 = DAG.getNode(PPCISD::SRA, VT, Hi, Tmp5);
2562   SDOperand OutHi = DAG.getNode(PPCISD::SRA, VT, Hi, Amt);
2563   SDOperand OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, AmtVT),
2564                                     Tmp4, Tmp6, ISD::SETLE);
2565   SDOperand OutOps[] = { OutLo, OutHi };
2566   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(VT, VT),
2567                      OutOps, 2);
2568 }
2569
2570 //===----------------------------------------------------------------------===//
2571 // Vector related lowering.
2572 //
2573
2574 // If this is a vector of constants or undefs, get the bits.  A bit in
2575 // UndefBits is set if the corresponding element of the vector is an
2576 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2577 // zero.   Return true if this is not an array of constants, false if it is.
2578 //
2579 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
2580                                        uint64_t UndefBits[2]) {
2581   // Start with zero'd results.
2582   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
2583
2584   unsigned EltBitSize = MVT::getSizeInBits(BV->getOperand(0).getValueType());
2585   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
2586     SDOperand OpVal = BV->getOperand(i);
2587
2588     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
2589     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
2590
2591     uint64_t EltBits = 0;
2592     if (OpVal.getOpcode() == ISD::UNDEF) {
2593       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
2594       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
2595       continue;
2596     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
2597       EltBits = CN->getValue() & (~0U >> (32-EltBitSize));
2598     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
2599       assert(CN->getValueType(0) == MVT::f32 &&
2600              "Only one legal FP vector type!");
2601       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
2602     } else {
2603       // Nonconstant element.
2604       return true;
2605     }
2606
2607     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
2608   }
2609
2610   //printf("%llx %llx  %llx %llx\n",
2611   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
2612   return false;
2613 }
2614
2615 // If this is a splat (repetition) of a value across the whole vector, return
2616 // the smallest size that splats it.  For example, "0x01010101010101..." is a
2617 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2618 // SplatSize = 1 byte.
2619 static bool isConstantSplat(const uint64_t Bits128[2],
2620                             const uint64_t Undef128[2],
2621                             unsigned &SplatBits, unsigned &SplatUndef,
2622                             unsigned &SplatSize) {
2623
2624   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
2625   // the same as the lower 64-bits, ignoring undefs.
2626   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
2627     return false;  // Can't be a splat if two pieces don't match.
2628
2629   uint64_t Bits64  = Bits128[0] | Bits128[1];
2630   uint64_t Undef64 = Undef128[0] & Undef128[1];
2631
2632   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
2633   // undefs.
2634   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
2635     return false;  // Can't be a splat if two pieces don't match.
2636
2637   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
2638   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
2639
2640   // If the top 16-bits are different than the lower 16-bits, ignoring
2641   // undefs, we have an i32 splat.
2642   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
2643     SplatBits = Bits32;
2644     SplatUndef = Undef32;
2645     SplatSize = 4;
2646     return true;
2647   }
2648
2649   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
2650   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
2651
2652   // If the top 8-bits are different than the lower 8-bits, ignoring
2653   // undefs, we have an i16 splat.
2654   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
2655     SplatBits = Bits16;
2656     SplatUndef = Undef16;
2657     SplatSize = 2;
2658     return true;
2659   }
2660
2661   // Otherwise, we have an 8-bit splat.
2662   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
2663   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
2664   SplatSize = 1;
2665   return true;
2666 }
2667
2668 /// BuildSplatI - Build a canonical splati of Val with an element size of
2669 /// SplatSize.  Cast the result to VT.
2670 static SDOperand BuildSplatI(int Val, unsigned SplatSize, MVT::ValueType VT,
2671                              SelectionDAG &DAG) {
2672   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
2673
2674   static const MVT::ValueType VTys[] = { // canonical VT to use for each size.
2675     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
2676   };
2677
2678   MVT::ValueType ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
2679
2680   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
2681   if (Val == -1)
2682     SplatSize = 1;
2683
2684   MVT::ValueType CanonicalVT = VTys[SplatSize-1];
2685
2686   // Build a canonical splat for this value.
2687   SDOperand Elt = DAG.getConstant(Val, MVT::getVectorElementType(CanonicalVT));
2688   SmallVector<SDOperand, 8> Ops;
2689   Ops.assign(MVT::getVectorNumElements(CanonicalVT), Elt);
2690   SDOperand Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
2691                               &Ops[0], Ops.size());
2692   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
2693 }
2694
2695 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
2696 /// specified intrinsic ID.
2697 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand LHS, SDOperand RHS,
2698                                   SelectionDAG &DAG,
2699                                   MVT::ValueType DestVT = MVT::Other) {
2700   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
2701   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2702                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
2703 }
2704
2705 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
2706 /// specified intrinsic ID.
2707 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand Op0, SDOperand Op1,
2708                                   SDOperand Op2, SelectionDAG &DAG,
2709                                   MVT::ValueType DestVT = MVT::Other) {
2710   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
2711   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2712                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
2713 }
2714
2715
2716 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
2717 /// amount.  The result has the specified value type.
2718 static SDOperand BuildVSLDOI(SDOperand LHS, SDOperand RHS, unsigned Amt,
2719                              MVT::ValueType VT, SelectionDAG &DAG) {
2720   // Force LHS/RHS to be the right type.
2721   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
2722   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
2723
2724   SDOperand Ops[16];
2725   for (unsigned i = 0; i != 16; ++i)
2726     Ops[i] = DAG.getConstant(i+Amt, MVT::i32);
2727   SDOperand T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
2728                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
2729   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
2730 }
2731
2732 // If this is a case we can't handle, return null and let the default
2733 // expansion code take care of it.  If we CAN select this case, and if it
2734 // selects to a single instruction, return Op.  Otherwise, if we can codegen
2735 // this case more efficiently than a constant pool load, lower it to the
2736 // sequence of ops that should be used.
2737 SDOperand PPCTargetLowering::LowerBUILD_VECTOR(SDOperand Op,
2738                                                SelectionDAG &DAG) {
2739   // If this is a vector of constants or undefs, get the bits.  A bit in
2740   // UndefBits is set if the corresponding element of the vector is an
2741   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2742   // zero.
2743   uint64_t VectorBits[2];
2744   uint64_t UndefBits[2];
2745   if (GetConstantBuildVectorBits(Op.Val, VectorBits, UndefBits))
2746     return SDOperand();   // Not a constant vector.
2747
2748   // If this is a splat (repetition) of a value across the whole vector, return
2749   // the smallest size that splats it.  For example, "0x01010101010101..." is a
2750   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2751   // SplatSize = 1 byte.
2752   unsigned SplatBits, SplatUndef, SplatSize;
2753   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
2754     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
2755
2756     // First, handle single instruction cases.
2757
2758     // All zeros?
2759     if (SplatBits == 0) {
2760       // Canonicalize all zero vectors to be v4i32.
2761       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
2762         SDOperand Z = DAG.getConstant(0, MVT::i32);
2763         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
2764         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
2765       }
2766       return Op;
2767     }
2768
2769     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
2770     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
2771     if (SextVal >= -16 && SextVal <= 15)
2772       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
2773
2774
2775     // Two instruction sequences.
2776
2777     // If this value is in the range [-32,30] and is even, use:
2778     //    tmp = VSPLTI[bhw], result = add tmp, tmp
2779     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
2780       Op = BuildSplatI(SextVal >> 1, SplatSize, Op.getValueType(), DAG);
2781       return DAG.getNode(ISD::ADD, Op.getValueType(), Op, Op);
2782     }
2783
2784     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
2785     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
2786     // for fneg/fabs.
2787     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
2788       // Make -1 and vspltisw -1:
2789       SDOperand OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
2790
2791       // Make the VSLW intrinsic, computing 0x8000_0000.
2792       SDOperand Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
2793                                        OnesV, DAG);
2794
2795       // xor by OnesV to invert it.
2796       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
2797       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2798     }
2799
2800     // Check to see if this is a wide variety of vsplti*, binop self cases.
2801     unsigned SplatBitSize = SplatSize*8;
2802     static const signed char SplatCsts[] = {
2803       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
2804       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
2805     };
2806
2807     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
2808       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
2809       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
2810       int i = SplatCsts[idx];
2811
2812       // Figure out what shift amount will be used by altivec if shifted by i in
2813       // this splat size.
2814       unsigned TypeShiftAmt = i & (SplatBitSize-1);
2815
2816       // vsplti + shl self.
2817       if (SextVal == (i << (int)TypeShiftAmt)) {
2818         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2819         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2820           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
2821           Intrinsic::ppc_altivec_vslw
2822         };
2823         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2824         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2825       }
2826
2827       // vsplti + srl self.
2828       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2829         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2830         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2831           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
2832           Intrinsic::ppc_altivec_vsrw
2833         };
2834         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2835         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2836       }
2837
2838       // vsplti + sra self.
2839       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2840         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2841         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2842           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
2843           Intrinsic::ppc_altivec_vsraw
2844         };
2845         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2846         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2847       }
2848
2849       // vsplti + rol self.
2850       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
2851                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
2852         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2853         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2854           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
2855           Intrinsic::ppc_altivec_vrlw
2856         };
2857         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2858         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2859       }
2860
2861       // t = vsplti c, result = vsldoi t, t, 1
2862       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
2863         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2864         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
2865       }
2866       // t = vsplti c, result = vsldoi t, t, 2
2867       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
2868         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2869         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
2870       }
2871       // t = vsplti c, result = vsldoi t, t, 3
2872       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
2873         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2874         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
2875       }
2876     }
2877
2878     // Three instruction sequences.
2879
2880     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
2881     if (SextVal >= 0 && SextVal <= 31) {
2882       SDOperand LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
2883       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2884       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
2885       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2886     }
2887     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
2888     if (SextVal >= -31 && SextVal <= 0) {
2889       SDOperand LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
2890       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2891       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
2892       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2893     }
2894   }
2895
2896   return SDOperand();
2897 }
2898
2899 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2900 /// the specified operations to build the shuffle.
2901 static SDOperand GeneratePerfectShuffle(unsigned PFEntry, SDOperand LHS,
2902                                         SDOperand RHS, SelectionDAG &DAG) {
2903   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2904   unsigned LHSID  = (PFEntry >> 13) & ((1 << 13)-1);
2905   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2906
2907   enum {
2908     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2909     OP_VMRGHW,
2910     OP_VMRGLW,
2911     OP_VSPLTISW0,
2912     OP_VSPLTISW1,
2913     OP_VSPLTISW2,
2914     OP_VSPLTISW3,
2915     OP_VSLDOI4,
2916     OP_VSLDOI8,
2917     OP_VSLDOI12
2918   };
2919
2920   if (OpNum == OP_COPY) {
2921     if (LHSID == (1*9+2)*9+3) return LHS;
2922     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2923     return RHS;
2924   }
2925
2926   SDOperand OpLHS, OpRHS;
2927   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
2928   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
2929
2930   unsigned ShufIdxs[16];
2931   switch (OpNum) {
2932   default: assert(0 && "Unknown i32 permute!");
2933   case OP_VMRGHW:
2934     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
2935     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
2936     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
2937     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
2938     break;
2939   case OP_VMRGLW:
2940     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
2941     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
2942     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
2943     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
2944     break;
2945   case OP_VSPLTISW0:
2946     for (unsigned i = 0; i != 16; ++i)
2947       ShufIdxs[i] = (i&3)+0;
2948     break;
2949   case OP_VSPLTISW1:
2950     for (unsigned i = 0; i != 16; ++i)
2951       ShufIdxs[i] = (i&3)+4;
2952     break;
2953   case OP_VSPLTISW2:
2954     for (unsigned i = 0; i != 16; ++i)
2955       ShufIdxs[i] = (i&3)+8;
2956     break;
2957   case OP_VSPLTISW3:
2958     for (unsigned i = 0; i != 16; ++i)
2959       ShufIdxs[i] = (i&3)+12;
2960     break;
2961   case OP_VSLDOI4:
2962     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
2963   case OP_VSLDOI8:
2964     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
2965   case OP_VSLDOI12:
2966     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
2967   }
2968   SDOperand Ops[16];
2969   for (unsigned i = 0; i != 16; ++i)
2970     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i32);
2971
2972   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
2973                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
2974 }
2975
2976 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
2977 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
2978 /// return the code it can be lowered into.  Worst case, it can always be
2979 /// lowered into a vperm.
2980 SDOperand PPCTargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op,
2981                                                  SelectionDAG &DAG) {
2982   SDOperand V1 = Op.getOperand(0);
2983   SDOperand V2 = Op.getOperand(1);
2984   SDOperand PermMask = Op.getOperand(2);
2985
2986   // Cases that are handled by instructions that take permute immediates
2987   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
2988   // selected by the instruction selector.
2989   if (V2.getOpcode() == ISD::UNDEF) {
2990     if (PPC::isSplatShuffleMask(PermMask.Val, 1) ||
2991         PPC::isSplatShuffleMask(PermMask.Val, 2) ||
2992         PPC::isSplatShuffleMask(PermMask.Val, 4) ||
2993         PPC::isVPKUWUMShuffleMask(PermMask.Val, true) ||
2994         PPC::isVPKUHUMShuffleMask(PermMask.Val, true) ||
2995         PPC::isVSLDOIShuffleMask(PermMask.Val, true) != -1 ||
2996         PPC::isVMRGLShuffleMask(PermMask.Val, 1, true) ||
2997         PPC::isVMRGLShuffleMask(PermMask.Val, 2, true) ||
2998         PPC::isVMRGLShuffleMask(PermMask.Val, 4, true) ||
2999         PPC::isVMRGHShuffleMask(PermMask.Val, 1, true) ||
3000         PPC::isVMRGHShuffleMask(PermMask.Val, 2, true) ||
3001         PPC::isVMRGHShuffleMask(PermMask.Val, 4, true)) {
3002       return Op;
3003     }
3004   }
3005
3006   // Altivec has a variety of "shuffle immediates" that take two vector inputs
3007   // and produce a fixed permutation.  If any of these match, do not lower to
3008   // VPERM.
3009   if (PPC::isVPKUWUMShuffleMask(PermMask.Val, false) ||
3010       PPC::isVPKUHUMShuffleMask(PermMask.Val, false) ||
3011       PPC::isVSLDOIShuffleMask(PermMask.Val, false) != -1 ||
3012       PPC::isVMRGLShuffleMask(PermMask.Val, 1, false) ||
3013       PPC::isVMRGLShuffleMask(PermMask.Val, 2, false) ||
3014       PPC::isVMRGLShuffleMask(PermMask.Val, 4, false) ||
3015       PPC::isVMRGHShuffleMask(PermMask.Val, 1, false) ||
3016       PPC::isVMRGHShuffleMask(PermMask.Val, 2, false) ||
3017       PPC::isVMRGHShuffleMask(PermMask.Val, 4, false))
3018     return Op;
3019
3020   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
3021   // perfect shuffle table to emit an optimal matching sequence.
3022   unsigned PFIndexes[4];
3023   bool isFourElementShuffle = true;
3024   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
3025     unsigned EltNo = 8;   // Start out undef.
3026     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
3027       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
3028         continue;   // Undef, ignore it.
3029
3030       unsigned ByteSource =
3031         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getValue();
3032       if ((ByteSource & 3) != j) {
3033         isFourElementShuffle = false;
3034         break;
3035       }
3036
3037       if (EltNo == 8) {
3038         EltNo = ByteSource/4;
3039       } else if (EltNo != ByteSource/4) {
3040         isFourElementShuffle = false;
3041         break;
3042       }
3043     }
3044     PFIndexes[i] = EltNo;
3045   }
3046
3047   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
3048   // perfect shuffle vector to determine if it is cost effective to do this as
3049   // discrete instructions, or whether we should use a vperm.
3050   if (isFourElementShuffle) {
3051     // Compute the index in the perfect shuffle table.
3052     unsigned PFTableIndex =
3053       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3054
3055     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3056     unsigned Cost  = (PFEntry >> 30);
3057
3058     // Determining when to avoid vperm is tricky.  Many things affect the cost
3059     // of vperm, particularly how many times the perm mask needs to be computed.
3060     // For example, if the perm mask can be hoisted out of a loop or is already
3061     // used (perhaps because there are multiple permutes with the same shuffle
3062     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3063     // the loop requires an extra register.
3064     //
3065     // As a compromise, we only emit discrete instructions if the shuffle can be
3066     // generated in 3 or fewer operations.  When we have loop information
3067     // available, if this block is within a loop, we should avoid using vperm
3068     // for 3-operation perms and use a constant pool load instead.
3069     if (Cost < 3)
3070       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
3071   }
3072
3073   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
3074   // vector that will get spilled to the constant pool.
3075   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
3076
3077   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3078   // that it is in input element units, not in bytes.  Convert now.
3079   MVT::ValueType EltVT = MVT::getVectorElementType(V1.getValueType());
3080   unsigned BytesPerElement = MVT::getSizeInBits(EltVT)/8;
3081
3082   SmallVector<SDOperand, 16> ResultMask;
3083   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
3084     unsigned SrcElt;
3085     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
3086       SrcElt = 0;
3087     else
3088       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getValue();
3089
3090     for (unsigned j = 0; j != BytesPerElement; ++j)
3091       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3092                                            MVT::i8));
3093   }
3094
3095   SDOperand VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
3096                                     &ResultMask[0], ResultMask.size());
3097   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
3098 }
3099
3100 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3101 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3102 /// information about the intrinsic.
3103 static bool getAltivecCompareInfo(SDOperand Intrin, int &CompareOpc,
3104                                   bool &isDot) {
3105   unsigned IntrinsicID = cast<ConstantSDNode>(Intrin.getOperand(0))->getValue();
3106   CompareOpc = -1;
3107   isDot = false;
3108   switch (IntrinsicID) {
3109   default: return false;
3110     // Comparison predicates.
3111   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3112   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3113   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3114   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3115   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3116   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3117   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3118   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3119   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3120   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3121   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3122   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3123   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3124
3125     // Normal Comparisons.
3126   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3127   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3128   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3129   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3130   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3131   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3132   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3133   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3134   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3135   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3136   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3137   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3138   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3139   }
3140   return true;
3141 }
3142
3143 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3144 /// lower, do it, otherwise return null.
3145 SDOperand PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op,
3146                                                      SelectionDAG &DAG) {
3147   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3148   // opcode number of the comparison.
3149   int CompareOpc;
3150   bool isDot;
3151   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3152     return SDOperand();    // Don't custom lower most intrinsics.
3153
3154   // If this is a non-dot comparison, make the VCMP node and we are done.
3155   if (!isDot) {
3156     SDOperand Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
3157                                 Op.getOperand(1), Op.getOperand(2),
3158                                 DAG.getConstant(CompareOpc, MVT::i32));
3159     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
3160   }
3161
3162   // Create the PPCISD altivec 'dot' comparison node.
3163   SDOperand Ops[] = {
3164     Op.getOperand(2),  // LHS
3165     Op.getOperand(3),  // RHS
3166     DAG.getConstant(CompareOpc, MVT::i32)
3167   };
3168   std::vector<MVT::ValueType> VTs;
3169   VTs.push_back(Op.getOperand(2).getValueType());
3170   VTs.push_back(MVT::Flag);
3171   SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3172
3173   // Now that we have the comparison, emit a copy from the CR to a GPR.
3174   // This is flagged to the above dot comparison.
3175   SDOperand Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
3176                                 DAG.getRegister(PPC::CR6, MVT::i32),
3177                                 CompNode.getValue(1));
3178
3179   // Unpack the result based on how the target uses it.
3180   unsigned BitNo;   // Bit # of CR6.
3181   bool InvertBit;   // Invert result?
3182   switch (cast<ConstantSDNode>(Op.getOperand(1))->getValue()) {
3183   default:  // Can't happen, don't crash on invalid number though.
3184   case 0:   // Return the value of the EQ bit of CR6.
3185     BitNo = 0; InvertBit = false;
3186     break;
3187   case 1:   // Return the inverted value of the EQ bit of CR6.
3188     BitNo = 0; InvertBit = true;
3189     break;
3190   case 2:   // Return the value of the LT bit of CR6.
3191     BitNo = 2; InvertBit = false;
3192     break;
3193   case 3:   // Return the inverted value of the LT bit of CR6.
3194     BitNo = 2; InvertBit = true;
3195     break;
3196   }
3197
3198   // Shift the bit into the low position.
3199   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
3200                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3201   // Isolate the bit.
3202   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
3203                       DAG.getConstant(1, MVT::i32));
3204
3205   // If we are supposed to, toggle the bit.
3206   if (InvertBit)
3207     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
3208                         DAG.getConstant(1, MVT::i32));
3209   return Flags;
3210 }
3211
3212 SDOperand PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op,
3213                                                    SelectionDAG &DAG) {
3214   // Create a stack slot that is 16-byte aligned.
3215   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3216   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3217   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3218   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3219
3220   // Store the input value into Value#0 of the stack slot.
3221   SDOperand Store = DAG.getStore(DAG.getEntryNode(),
3222                                  Op.getOperand(0), FIdx, NULL, 0);
3223   // Load it out.
3224   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
3225 }
3226
3227 SDOperand PPCTargetLowering::LowerMUL(SDOperand Op, SelectionDAG &DAG) {
3228   if (Op.getValueType() == MVT::v4i32) {
3229     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3230
3231     SDOperand Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3232     SDOperand Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3233
3234     SDOperand RHSSwap =   // = vrlw RHS, 16
3235       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3236
3237     // Shrinkify inputs to v8i16.
3238     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3239     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3240     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3241
3242     // Low parts multiplied together, generating 32-bit results (we ignore the
3243     // top parts).
3244     SDOperand LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3245                                         LHS, RHS, DAG, MVT::v4i32);
3246
3247     SDOperand HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3248                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3249     // Shift the high parts up 16 bits.
3250     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3251     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3252   } else if (Op.getValueType() == MVT::v8i16) {
3253     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3254
3255     SDOperand Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3256
3257     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3258                             LHS, RHS, Zero, DAG);
3259   } else if (Op.getValueType() == MVT::v16i8) {
3260     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3261
3262     // Multiply the even 8-bit parts, producing 16-bit sums.
3263     SDOperand EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3264                                            LHS, RHS, DAG, MVT::v8i16);
3265     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3266
3267     // Multiply the odd 8-bit parts, producing 16-bit sums.
3268     SDOperand OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3269                                           LHS, RHS, DAG, MVT::v8i16);
3270     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3271
3272     // Merge the results together.
3273     SDOperand Ops[16];
3274     for (unsigned i = 0; i != 8; ++i) {
3275       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3276       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3277     }
3278     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3279                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3280   } else {
3281     assert(0 && "Unknown mul to lower!");
3282     abort();
3283   }
3284 }
3285
3286 /// LowerOperation - Provide custom lowering hooks for some operations.
3287 ///
3288 SDOperand PPCTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
3289   switch (Op.getOpcode()) {
3290   default: assert(0 && "Wasn't expecting to be able to lower this!");
3291   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3292   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3293   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3294   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3295   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3296   case ISD::VASTART:
3297     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3298                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3299
3300   case ISD::VAARG:
3301     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3302                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3303
3304   case ISD::FORMAL_ARGUMENTS:
3305     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3306                                  VarArgsStackOffset, VarArgsNumGPR,
3307                                  VarArgsNumFPR, PPCSubTarget);
3308
3309   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget);
3310   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3311   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3312   case ISD::DYNAMIC_STACKALLOC:
3313     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3314
3315   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3316   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3317   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3318   case ISD::FP_ROUND_INREG:     return LowerFP_ROUND_INREG(Op, DAG);
3319   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3320
3321   // Lower 64-bit shifts.
3322   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3323   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3324   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3325
3326   // Vector-related lowering.
3327   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3328   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3329   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3330   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3331   case ISD::MUL:                return LowerMUL(Op, DAG);
3332
3333   // Frame & Return address.
3334   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3335   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3336   }
3337   return SDOperand();
3338 }
3339
3340 SDNode *PPCTargetLowering::ExpandOperationResult(SDNode *N, SelectionDAG &DAG) {
3341   switch (N->getOpcode()) {
3342   default: assert(0 && "Wasn't expecting to be able to lower this!");
3343   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(SDOperand(N, 0), DAG).Val;
3344   }
3345 }
3346
3347
3348 //===----------------------------------------------------------------------===//
3349 //  Other Lowering Code
3350 //===----------------------------------------------------------------------===//
3351
3352 MachineBasicBlock *
3353 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3354                                                MachineBasicBlock *BB) {
3355   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3356   assert((MI->getOpcode() == PPC::SELECT_CC_I4 ||
3357           MI->getOpcode() == PPC::SELECT_CC_I8 ||
3358           MI->getOpcode() == PPC::SELECT_CC_F4 ||
3359           MI->getOpcode() == PPC::SELECT_CC_F8 ||
3360           MI->getOpcode() == PPC::SELECT_CC_VRRC) &&
3361          "Unexpected instr type to insert");
3362
3363   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
3364   // control-flow pattern.  The incoming instruction knows the destination vreg
3365   // to set, the condition code register to branch on, the true/false values to
3366   // select between, and a branch opcode to use.
3367   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3368   ilist<MachineBasicBlock>::iterator It = BB;
3369   ++It;
3370
3371   //  thisMBB:
3372   //  ...
3373   //   TrueVal = ...
3374   //   cmpTY ccX, r1, r2
3375   //   bCC copy1MBB
3376   //   fallthrough --> copy0MBB
3377   MachineBasicBlock *thisMBB = BB;
3378   MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
3379   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
3380   unsigned SelectPred = MI->getOperand(4).getImm();
3381   BuildMI(BB, TII->get(PPC::BCC))
3382     .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
3383   MachineFunction *F = BB->getParent();
3384   F->getBasicBlockList().insert(It, copy0MBB);
3385   F->getBasicBlockList().insert(It, sinkMBB);
3386   // Update machine-CFG edges by first adding all successors of the current
3387   // block to the new block which will contain the Phi node for the select.
3388   for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
3389       e = BB->succ_end(); i != e; ++i)
3390     sinkMBB->addSuccessor(*i);
3391   // Next, remove all successors of the current block, and add the true
3392   // and fallthrough blocks as its successors.
3393   while(!BB->succ_empty())
3394     BB->removeSuccessor(BB->succ_begin());
3395   BB->addSuccessor(copy0MBB);
3396   BB->addSuccessor(sinkMBB);
3397
3398   //  copy0MBB:
3399   //   %FalseValue = ...
3400   //   # fallthrough to sinkMBB
3401   BB = copy0MBB;
3402
3403   // Update machine-CFG edges
3404   BB->addSuccessor(sinkMBB);
3405
3406   //  sinkMBB:
3407   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3408   //  ...
3409   BB = sinkMBB;
3410   BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
3411     .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
3412     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3413
3414   delete MI;   // The pseudo instruction is gone now.
3415   return BB;
3416 }
3417
3418 //===----------------------------------------------------------------------===//
3419 // Target Optimization Hooks
3420 //===----------------------------------------------------------------------===//
3421
3422 SDOperand PPCTargetLowering::PerformDAGCombine(SDNode *N,
3423                                                DAGCombinerInfo &DCI) const {
3424   TargetMachine &TM = getTargetMachine();
3425   SelectionDAG &DAG = DCI.DAG;
3426   switch (N->getOpcode()) {
3427   default: break;
3428   case PPCISD::SHL:
3429     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3430       if (C->getValue() == 0)   // 0 << V -> 0.
3431         return N->getOperand(0);
3432     }
3433     break;
3434   case PPCISD::SRL:
3435     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3436       if (C->getValue() == 0)   // 0 >>u V -> 0.
3437         return N->getOperand(0);
3438     }
3439     break;
3440   case PPCISD::SRA:
3441     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3442       if (C->getValue() == 0 ||   //  0 >>s V -> 0.
3443           C->isAllOnesValue())    // -1 >>s V -> -1.
3444         return N->getOperand(0);
3445     }
3446     break;
3447
3448   case ISD::SINT_TO_FP:
3449     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
3450       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
3451         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
3452         // We allow the src/dst to be either f32/f64, but the intermediate
3453         // type must be i64.
3454         if (N->getOperand(0).getValueType() == MVT::i64 &&
3455             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
3456           SDOperand Val = N->getOperand(0).getOperand(0);
3457           if (Val.getValueType() == MVT::f32) {
3458             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3459             DCI.AddToWorklist(Val.Val);
3460           }
3461
3462           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
3463           DCI.AddToWorklist(Val.Val);
3464           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
3465           DCI.AddToWorklist(Val.Val);
3466           if (N->getValueType(0) == MVT::f32) {
3467             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
3468                               DAG.getIntPtrConstant(0));
3469             DCI.AddToWorklist(Val.Val);
3470           }
3471           return Val;
3472         } else if (N->getOperand(0).getValueType() == MVT::i32) {
3473           // If the intermediate type is i32, we can avoid the load/store here
3474           // too.
3475         }
3476       }
3477     }
3478     break;
3479   case ISD::STORE:
3480     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
3481     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
3482         !cast<StoreSDNode>(N)->isTruncatingStore() &&
3483         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
3484         N->getOperand(1).getValueType() == MVT::i32 &&
3485         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
3486       SDOperand Val = N->getOperand(1).getOperand(0);
3487       if (Val.getValueType() == MVT::f32) {
3488         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3489         DCI.AddToWorklist(Val.Val);
3490       }
3491       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
3492       DCI.AddToWorklist(Val.Val);
3493
3494       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
3495                         N->getOperand(2), N->getOperand(3));
3496       DCI.AddToWorklist(Val.Val);
3497       return Val;
3498     }
3499
3500     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
3501     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
3502         N->getOperand(1).Val->hasOneUse() &&
3503         (N->getOperand(1).getValueType() == MVT::i32 ||
3504          N->getOperand(1).getValueType() == MVT::i16)) {
3505       SDOperand BSwapOp = N->getOperand(1).getOperand(0);
3506       // Do an any-extend to 32-bits if this is a half-word input.
3507       if (BSwapOp.getValueType() == MVT::i16)
3508         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
3509
3510       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
3511                          N->getOperand(2), N->getOperand(3),
3512                          DAG.getValueType(N->getOperand(1).getValueType()));
3513     }
3514     break;
3515   case ISD::BSWAP:
3516     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
3517     if (ISD::isNON_EXTLoad(N->getOperand(0).Val) &&
3518         N->getOperand(0).hasOneUse() &&
3519         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
3520       SDOperand Load = N->getOperand(0);
3521       LoadSDNode *LD = cast<LoadSDNode>(Load);
3522       // Create the byte-swapping load.
3523       std::vector<MVT::ValueType> VTs;
3524       VTs.push_back(MVT::i32);
3525       VTs.push_back(MVT::Other);
3526       SDOperand MO = DAG.getMemOperand(LD->getMemOperand());
3527       SDOperand Ops[] = {
3528         LD->getChain(),    // Chain
3529         LD->getBasePtr(),  // Ptr
3530         MO,                // MemOperand
3531         DAG.getValueType(N->getValueType(0)) // VT
3532       };
3533       SDOperand BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
3534
3535       // If this is an i16 load, insert the truncate.
3536       SDOperand ResVal = BSLoad;
3537       if (N->getValueType(0) == MVT::i16)
3538         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
3539
3540       // First, combine the bswap away.  This makes the value produced by the
3541       // load dead.
3542       DCI.CombineTo(N, ResVal);
3543
3544       // Next, combine the load away, we give it a bogus result value but a real
3545       // chain result.  The result value is dead because the bswap is dead.
3546       DCI.CombineTo(Load.Val, ResVal, BSLoad.getValue(1));
3547
3548       // Return N so it doesn't get rechecked!
3549       return SDOperand(N, 0);
3550     }
3551
3552     break;
3553   case PPCISD::VCMP: {
3554     // If a VCMPo node already exists with exactly the same operands as this
3555     // node, use its result instead of this node (VCMPo computes both a CR6 and
3556     // a normal output).
3557     //
3558     if (!N->getOperand(0).hasOneUse() &&
3559         !N->getOperand(1).hasOneUse() &&
3560         !N->getOperand(2).hasOneUse()) {
3561
3562       // Scan all of the users of the LHS, looking for VCMPo's that match.
3563       SDNode *VCMPoNode = 0;
3564
3565       SDNode *LHSN = N->getOperand(0).Val;
3566       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
3567            UI != E; ++UI)
3568         if ((*UI)->getOpcode() == PPCISD::VCMPo &&
3569             (*UI)->getOperand(1) == N->getOperand(1) &&
3570             (*UI)->getOperand(2) == N->getOperand(2) &&
3571             (*UI)->getOperand(0) == N->getOperand(0)) {
3572           VCMPoNode = *UI;
3573           break;
3574         }
3575
3576       // If there is no VCMPo node, or if the flag value has a single use, don't
3577       // transform this.
3578       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
3579         break;
3580
3581       // Look at the (necessarily single) use of the flag value.  If it has a
3582       // chain, this transformation is more complex.  Note that multiple things
3583       // could use the value result, which we should ignore.
3584       SDNode *FlagUser = 0;
3585       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
3586            FlagUser == 0; ++UI) {
3587         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
3588         SDNode *User = *UI;
3589         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
3590           if (User->getOperand(i) == SDOperand(VCMPoNode, 1)) {
3591             FlagUser = User;
3592             break;
3593           }
3594         }
3595       }
3596
3597       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
3598       // give up for right now.
3599       if (FlagUser->getOpcode() == PPCISD::MFCR)
3600         return SDOperand(VCMPoNode, 0);
3601     }
3602     break;
3603   }
3604   case ISD::BR_CC: {
3605     // If this is a branch on an altivec predicate comparison, lower this so
3606     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
3607     // lowering is done pre-legalize, because the legalizer lowers the predicate
3608     // compare down to code that is difficult to reassemble.
3609     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
3610     SDOperand LHS = N->getOperand(2), RHS = N->getOperand(3);
3611     int CompareOpc;
3612     bool isDot;
3613
3614     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
3615         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
3616         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
3617       assert(isDot && "Can't compare against a vector result!");
3618
3619       // If this is a comparison against something other than 0/1, then we know
3620       // that the condition is never/always true.
3621       unsigned Val = cast<ConstantSDNode>(RHS)->getValue();
3622       if (Val != 0 && Val != 1) {
3623         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
3624           return N->getOperand(0);
3625         // Always !=, turn it into an unconditional branch.
3626         return DAG.getNode(ISD::BR, MVT::Other,
3627                            N->getOperand(0), N->getOperand(4));
3628       }
3629
3630       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
3631
3632       // Create the PPCISD altivec 'dot' comparison node.
3633       std::vector<MVT::ValueType> VTs;
3634       SDOperand Ops[] = {
3635         LHS.getOperand(2),  // LHS of compare
3636         LHS.getOperand(3),  // RHS of compare
3637         DAG.getConstant(CompareOpc, MVT::i32)
3638       };
3639       VTs.push_back(LHS.getOperand(2).getValueType());
3640       VTs.push_back(MVT::Flag);
3641       SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3642
3643       // Unpack the result based on how the target uses it.
3644       PPC::Predicate CompOpc;
3645       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getValue()) {
3646       default:  // Can't happen, don't crash on invalid number though.
3647       case 0:   // Branch on the value of the EQ bit of CR6.
3648         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
3649         break;
3650       case 1:   // Branch on the inverted value of the EQ bit of CR6.
3651         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
3652         break;
3653       case 2:   // Branch on the value of the LT bit of CR6.
3654         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
3655         break;
3656       case 3:   // Branch on the inverted value of the LT bit of CR6.
3657         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
3658         break;
3659       }
3660
3661       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
3662                          DAG.getConstant(CompOpc, MVT::i32),
3663                          DAG.getRegister(PPC::CR6, MVT::i32),
3664                          N->getOperand(4), CompNode.getValue(1));
3665     }
3666     break;
3667   }
3668   }
3669
3670   return SDOperand();
3671 }
3672
3673 //===----------------------------------------------------------------------===//
3674 // Inline Assembly Support
3675 //===----------------------------------------------------------------------===//
3676
3677 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
3678                                                        const APInt &Mask,
3679                                                        APInt &KnownZero,
3680                                                        APInt &KnownOne,
3681                                                        const SelectionDAG &DAG,
3682                                                        unsigned Depth) const {
3683   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3684   switch (Op.getOpcode()) {
3685   default: break;
3686   case PPCISD::LBRX: {
3687     // lhbrx is known to have the top bits cleared out.
3688     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
3689       KnownZero = 0xFFFF0000;
3690     break;
3691   }
3692   case ISD::INTRINSIC_WO_CHAIN: {
3693     switch (cast<ConstantSDNode>(Op.getOperand(0))->getValue()) {
3694     default: break;
3695     case Intrinsic::ppc_altivec_vcmpbfp_p:
3696     case Intrinsic::ppc_altivec_vcmpeqfp_p:
3697     case Intrinsic::ppc_altivec_vcmpequb_p:
3698     case Intrinsic::ppc_altivec_vcmpequh_p:
3699     case Intrinsic::ppc_altivec_vcmpequw_p:
3700     case Intrinsic::ppc_altivec_vcmpgefp_p:
3701     case Intrinsic::ppc_altivec_vcmpgtfp_p:
3702     case Intrinsic::ppc_altivec_vcmpgtsb_p:
3703     case Intrinsic::ppc_altivec_vcmpgtsh_p:
3704     case Intrinsic::ppc_altivec_vcmpgtsw_p:
3705     case Intrinsic::ppc_altivec_vcmpgtub_p:
3706     case Intrinsic::ppc_altivec_vcmpgtuh_p:
3707     case Intrinsic::ppc_altivec_vcmpgtuw_p:
3708       KnownZero = ~1U;  // All bits but the low one are known to be zero.
3709       break;
3710     }
3711   }
3712   }
3713 }
3714
3715
3716 /// getConstraintType - Given a constraint, return the type of
3717 /// constraint it is for this target.
3718 PPCTargetLowering::ConstraintType
3719 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
3720   if (Constraint.size() == 1) {
3721     switch (Constraint[0]) {
3722     default: break;
3723     case 'b':
3724     case 'r':
3725     case 'f':
3726     case 'v':
3727     case 'y':
3728       return C_RegisterClass;
3729     }
3730   }
3731   return TargetLowering::getConstraintType(Constraint);
3732 }
3733
3734 std::pair<unsigned, const TargetRegisterClass*>
3735 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3736                                                 MVT::ValueType VT) const {
3737   if (Constraint.size() == 1) {
3738     // GCC RS6000 Constraint Letters
3739     switch (Constraint[0]) {
3740     case 'b':   // R1-R31
3741     case 'r':   // R0-R31
3742       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
3743         return std::make_pair(0U, PPC::G8RCRegisterClass);
3744       return std::make_pair(0U, PPC::GPRCRegisterClass);
3745     case 'f':
3746       if (VT == MVT::f32)
3747         return std::make_pair(0U, PPC::F4RCRegisterClass);
3748       else if (VT == MVT::f64)
3749         return std::make_pair(0U, PPC::F8RCRegisterClass);
3750       break;
3751     case 'v':
3752       return std::make_pair(0U, PPC::VRRCRegisterClass);
3753     case 'y':   // crrc
3754       return std::make_pair(0U, PPC::CRRCRegisterClass);
3755     }
3756   }
3757
3758   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3759 }
3760
3761
3762 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3763 /// vector.  If it is invalid, don't add anything to Ops.
3764 void PPCTargetLowering::LowerAsmOperandForConstraint(SDOperand Op, char Letter,
3765                                                      std::vector<SDOperand>&Ops,
3766                                                      SelectionDAG &DAG) {
3767   SDOperand Result(0,0);
3768   switch (Letter) {
3769   default: break;
3770   case 'I':
3771   case 'J':
3772   case 'K':
3773   case 'L':
3774   case 'M':
3775   case 'N':
3776   case 'O':
3777   case 'P': {
3778     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
3779     if (!CST) return; // Must be an immediate to match.
3780     unsigned Value = CST->getValue();
3781     switch (Letter) {
3782     default: assert(0 && "Unknown constraint letter!");
3783     case 'I':  // "I" is a signed 16-bit constant.
3784       if ((short)Value == (int)Value)
3785         Result = DAG.getTargetConstant(Value, Op.getValueType());
3786       break;
3787     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
3788     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
3789       if ((short)Value == 0)
3790         Result = DAG.getTargetConstant(Value, Op.getValueType());
3791       break;
3792     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
3793       if ((Value >> 16) == 0)
3794         Result = DAG.getTargetConstant(Value, Op.getValueType());
3795       break;
3796     case 'M':  // "M" is a constant that is greater than 31.
3797       if (Value > 31)
3798         Result = DAG.getTargetConstant(Value, Op.getValueType());
3799       break;
3800     case 'N':  // "N" is a positive constant that is an exact power of two.
3801       if ((int)Value > 0 && isPowerOf2_32(Value))
3802         Result = DAG.getTargetConstant(Value, Op.getValueType());
3803       break;
3804     case 'O':  // "O" is the constant zero.
3805       if (Value == 0)
3806         Result = DAG.getTargetConstant(Value, Op.getValueType());
3807       break;
3808     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
3809       if ((short)-Value == (int)-Value)
3810         Result = DAG.getTargetConstant(Value, Op.getValueType());
3811       break;
3812     }
3813     break;
3814   }
3815   }
3816
3817   if (Result.Val) {
3818     Ops.push_back(Result);
3819     return;
3820   }
3821
3822   // Handle standard constraint letters.
3823   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
3824 }
3825
3826 // isLegalAddressingMode - Return true if the addressing mode represented
3827 // by AM is legal for this target, for a load/store of the specified type.
3828 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3829                                               const Type *Ty) const {
3830   // FIXME: PPC does not allow r+i addressing modes for vectors!
3831
3832   // PPC allows a sign-extended 16-bit immediate field.
3833   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
3834     return false;
3835
3836   // No global is ever allowed as a base.
3837   if (AM.BaseGV)
3838     return false;
3839
3840   // PPC only support r+r,
3841   switch (AM.Scale) {
3842   case 0:  // "r+i" or just "i", depending on HasBaseReg.
3843     break;
3844   case 1:
3845     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
3846       return false;
3847     // Otherwise we have r+r or r+i.
3848     break;
3849   case 2:
3850     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
3851       return false;
3852     // Allow 2*r as r+r.
3853     break;
3854   default:
3855     // No other scales are supported.
3856     return false;
3857   }
3858
3859   return true;
3860 }
3861
3862 /// isLegalAddressImmediate - Return true if the integer value can be used
3863 /// as the offset of the target addressing mode for load / store of the
3864 /// given type.
3865 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
3866   // PPC allows a sign-extended 16-bit immediate field.
3867   return (V > -(1 << 16) && V < (1 << 16)-1);
3868 }
3869
3870 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
3871   return false;
3872 }
3873
3874 SDOperand PPCTargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
3875   // Depths > 0 not supported yet!
3876   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3877     return SDOperand();
3878
3879   MachineFunction &MF = DAG.getMachineFunction();
3880   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
3881   int RAIdx = FuncInfo->getReturnAddrSaveIndex();
3882   if (RAIdx == 0) {
3883     bool isPPC64 = PPCSubTarget.isPPC64();
3884     int Offset =
3885       PPCFrameInfo::getReturnSaveOffset(isPPC64, PPCSubTarget.isMachoABI());
3886
3887     // Set up a frame object for the return address.
3888     RAIdx = MF.getFrameInfo()->CreateFixedObject(isPPC64 ? 8 : 4, Offset);
3889
3890     // Remember it for next time.
3891     FuncInfo->setReturnAddrSaveIndex(RAIdx);
3892
3893     // Make sure the function really does not optimize away the store of the RA
3894     // to the stack.
3895     FuncInfo->setLRStoreRequired();
3896   }
3897
3898   // Just load the return address off the stack.
3899   SDOperand RetAddrFI =  DAG.getFrameIndex(RAIdx, getPointerTy());
3900   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
3901 }
3902
3903 SDOperand PPCTargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
3904   // Depths > 0 not supported yet!
3905   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3906     return SDOperand();
3907
3908   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3909   bool isPPC64 = PtrVT == MVT::i64;
3910
3911   MachineFunction &MF = DAG.getMachineFunction();
3912   MachineFrameInfo *MFI = MF.getFrameInfo();
3913   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
3914                   && MFI->getStackSize();
3915
3916   if (isPPC64)
3917     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
3918       MVT::i64);
3919   else
3920     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
3921       MVT::i32);
3922 }