lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  38 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  39                                      cl::Hidden);
  40
  41 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  42   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  43
  44   setPow2DivIsCheap();
  45
  46   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  47   setUseUnderscoreSetJmp(true);
  48   setUseUnderscoreLongJmp(true);
  49
  50   // Set up the register classes.
  51   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  52   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  53   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  54
  55   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  56   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i8, Expand);
  58
  59   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  74   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  75   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  76   // This is used in the ppcf128->int sequence.  Note it has different semantics
  77   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  78   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  79
  80   // PowerPC has no intrinsics for these particular operations
  81   setOperationAction(ISD::MEMMOVE, MVT::Other, Expand);
  82   setOperationAction(ISD::MEMSET, MVT::Other, Expand);
  83   setOperationAction(ISD::MEMCPY, MVT::Other, Expand);
  84
  85   // PowerPC has no SREM/UREM instructions
  86   setOperationAction(ISD::SREM, MVT::i32, Expand);
  87   setOperationAction(ISD::UREM, MVT::i32, Expand);
  88   setOperationAction(ISD::SREM, MVT::i64, Expand);
  89   setOperationAction(ISD::UREM, MVT::i64, Expand);
  90
  91   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  92   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  93   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  94   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  95   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  96   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  97   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  98   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
  99   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 100
 101   // We don't support sin/cos/sqrt/fmod/pow
 102   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 103   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 104   setOperationAction(ISD::FREM , MVT::f64, Expand);
 105   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 106   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 107   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 108   setOperationAction(ISD::FREM , MVT::f32, Expand);
 109   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 110
 111   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 112
 113   // If we're enabling GP optimizations, use hardware square root
 114   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 115     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 116     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 117   }
 118
 119   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 120   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 121
 122   // PowerPC does not have BSWAP, CTPOP or CTTZ
 123   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 124   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 125   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 126   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 127   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 128   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 129
 130   // PowerPC does not have ROTR
 131   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 132
 133   // PowerPC does not have Select
 134   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 135   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 136   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 137   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 138
 139   // PowerPC wants to turn select_cc of FP into fsel when possible.
 140   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 141   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 142
 143   // PowerPC wants to optimize integer setcc a bit
 144   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 145
 146   // PowerPC does not have BRCOND which requires SetCC
 147   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 148
 149   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 150
 151   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 152   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 153
 154   // PowerPC does not have [U|S]INT_TO_FP
 155   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 156   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 157
 158   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 159   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 160   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 161   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 162
 163   // We cannot sextinreg(i1).  Expand to shifts.
 164   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 165
 166   // Support label based line numbers.
 167   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 168   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 169
 170   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 171   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 172   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 173   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 174
 175
 176   // We want to legalize GlobalAddress and ConstantPool nodes into the
 177   // appropriate instructions to materialize the address.
 178   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 179   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 180   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 181   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 182   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 183   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 184   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 185   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 186
 187   // RET must be custom lowered, to meet ABI requirements
 188   setOperationAction(ISD::RET               , MVT::Other, Custom);
 189
 190   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 191   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 192
 193   // VAARG is custom lowered with ELF 32 ABI
 194   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 195     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 196   else
 197     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 198
 199   // Use the default implementation.
 200   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 201   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 202   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 203   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 204   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 205   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 206
 207   // We want to custom lower some of our intrinsics.
 208   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 209
 210   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 211     // They also have instructions for converting between i64 and fp.
 212     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 213     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 214     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 215     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 216     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 217
 218     // FIXME: disable this lowered code.  This generates 64-bit register values,
 219     // and we don't model the fact that the top part is clobbered by calls.  We
 220     // need to flag these together so that the value isn't live across a call.
 221     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 222
 223     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 224     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 225   } else {
 226     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 227     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 228   }
 229
 230   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 231     // 64-bit PowerPC implementations can support i64 types directly
 232     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 233     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 234     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 235   } else {
 236     // 32-bit PowerPC wants to expand i64 shifts itself.
 237     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 238     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 239     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 240   }
 241
 242   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 243     // First set operation action for all vector types to expand. Then we
 244     // will selectively turn on ones that can be effectively codegen'd.
 245     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 246          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 247       // add/sub are legal for all supported vector VT's.
 248       setOperationAction(ISD::ADD , (MVT::ValueType)VT, Legal);
 249       setOperationAction(ISD::SUB , (MVT::ValueType)VT, Legal);
 250
 251       // We promote all shuffles to v16i8.
 252       setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, Promote);
 253       AddPromotedToType (ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, MVT::v16i8);
 254
 255       // We promote all non-typed operations to v4i32.
 256       setOperationAction(ISD::AND   , (MVT::ValueType)VT, Promote);
 257       AddPromotedToType (ISD::AND   , (MVT::ValueType)VT, MVT::v4i32);
 258       setOperationAction(ISD::OR    , (MVT::ValueType)VT, Promote);
 259       AddPromotedToType (ISD::OR    , (MVT::ValueType)VT, MVT::v4i32);
 260       setOperationAction(ISD::XOR   , (MVT::ValueType)VT, Promote);
 261       AddPromotedToType (ISD::XOR   , (MVT::ValueType)VT, MVT::v4i32);
 262       setOperationAction(ISD::LOAD  , (MVT::ValueType)VT, Promote);
 263       AddPromotedToType (ISD::LOAD  , (MVT::ValueType)VT, MVT::v4i32);
 264       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 265       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v4i32);
 266       setOperationAction(ISD::STORE, (MVT::ValueType)VT, Promote);
 267       AddPromotedToType (ISD::STORE, (MVT::ValueType)VT, MVT::v4i32);
 268
 269       // No other operations are legal.
 270       setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 271       setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 272       setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 273       setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 274       setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 275       setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 276       setOperationAction(ISD::FNEG, (MVT::ValueType)VT, Expand);
 277       setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 278       setOperationAction(ISD::INSERT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 279       setOperationAction(ISD::BUILD_VECTOR, (MVT::ValueType)VT, Expand);
 280       setOperationAction(ISD::UMUL_LOHI, (MVT::ValueType)VT, Expand);
 281       setOperationAction(ISD::SMUL_LOHI, (MVT::ValueType)VT, Expand);
 282       setOperationAction(ISD::UDIVREM, (MVT::ValueType)VT, Expand);
 283       setOperationAction(ISD::SDIVREM, (MVT::ValueType)VT, Expand);
 284       setOperationAction(ISD::SCALAR_TO_VECTOR, (MVT::ValueType)VT, Expand);
 285       setOperationAction(ISD::FPOW, (MVT::ValueType)VT, Expand);
 286       setOperationAction(ISD::CTPOP, (MVT::ValueType)VT, Expand);
 287       setOperationAction(ISD::CTLZ, (MVT::ValueType)VT, Expand);
 288       setOperationAction(ISD::CTTZ, (MVT::ValueType)VT, Expand);
 289     }
 290
 291     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 292     // with merges, splats, etc.
 293     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 294
 295     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 296     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 297     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 298     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 299     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 300     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 301
 302     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 303     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 304     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 305     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 306
 307     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 308     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 309     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 310     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 311
 312     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 313     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 314
 315     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 316     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 317     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 318     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 319   }
 320
 321   setSetCCResultType(MVT::i32);
 322   setShiftAmountType(MVT::i32);
 323   setSetCCResultContents(ZeroOrOneSetCCResult);
 324
 325   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 326     setStackPointerRegisterToSaveRestore(PPC::X1);
 327     setExceptionPointerRegister(PPC::X3);
 328     setExceptionSelectorRegister(PPC::X4);
 329   } else {
 330     setStackPointerRegisterToSaveRestore(PPC::R1);
 331     setExceptionPointerRegister(PPC::R3);
 332     setExceptionSelectorRegister(PPC::R4);
 333   }
 334
 335   // We have target-specific dag combine patterns for the following nodes:
 336   setTargetDAGCombine(ISD::SINT_TO_FP);
 337   setTargetDAGCombine(ISD::STORE);
 338   setTargetDAGCombine(ISD::BR_CC);
 339   setTargetDAGCombine(ISD::BSWAP);
 340
 341   // Darwin long double math library functions have $LDBL128 appended.
 342   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 343     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 344     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 345     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 346     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 347     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 348   }
 349
 350   computeRegisterProperties();
 351 }
 352
 353 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 354   switch (Opcode) {
 355   default: return 0;
 356   case PPCISD::FSEL:          return "PPCISD::FSEL";
 357   case PPCISD::FCFID:         return "PPCISD::FCFID";
 358   case PPCISD::FCTIDZ:        return "PPCISD::FCTIDZ";
 359   case PPCISD::FCTIWZ:        return "PPCISD::FCTIWZ";
 360   case PPCISD::STFIWX:        return "PPCISD::STFIWX";
 361   case PPCISD::VMADDFP:       return "PPCISD::VMADDFP";
 362   case PPCISD::VNMSUBFP:      return "PPCISD::VNMSUBFP";
 363   case PPCISD::VPERM:         return "PPCISD::VPERM";
 364   case PPCISD::Hi:            return "PPCISD::Hi";
 365   case PPCISD::Lo:            return "PPCISD::Lo";
 366   case PPCISD::DYNALLOC:      return "PPCISD::DYNALLOC";
 367   case PPCISD::GlobalBaseReg: return "PPCISD::GlobalBaseReg";
 368   case PPCISD::SRL:           return "PPCISD::SRL";
 369   case PPCISD::SRA:           return "PPCISD::SRA";
 370   case PPCISD::SHL:           return "PPCISD::SHL";
 371   case PPCISD::EXTSW_32:      return "PPCISD::EXTSW_32";
 372   case PPCISD::STD_32:        return "PPCISD::STD_32";
 373   case PPCISD::CALL_ELF:      return "PPCISD::CALL_ELF";
 374   case PPCISD::CALL_Macho:    return "PPCISD::CALL_Macho";
 375   case PPCISD::MTCTR:         return "PPCISD::MTCTR";
 376   case PPCISD::BCTRL_Macho:   return "PPCISD::BCTRL_Macho";
 377   case PPCISD::BCTRL_ELF:     return "PPCISD::BCTRL_ELF";
 378   case PPCISD::RET_FLAG:      return "PPCISD::RET_FLAG";
 379   case PPCISD::MFCR:          return "PPCISD::MFCR";
 380   case PPCISD::VCMP:          return "PPCISD::VCMP";
 381   case PPCISD::VCMPo:         return "PPCISD::VCMPo";
 382   case PPCISD::LBRX:          return "PPCISD::LBRX";
 383   case PPCISD::STBRX:         return "PPCISD::STBRX";
 384   case PPCISD::COND_BRANCH:   return "PPCISD::COND_BRANCH";
 385   case PPCISD::MFFS:          return "PPCISD::MFFS";
 386   case PPCISD::MTFSB0:        return "PPCISD::MTFSB0";
 387   case PPCISD::MTFSB1:        return "PPCISD::MTFSB1";
 388   case PPCISD::FADDRTZ:       return "PPCISD::FADDRTZ";
 389   case PPCISD::MTFSF:         return "PPCISD::MTFSF";
 390   }
 391 }
 392
 393 //===----------------------------------------------------------------------===//
 394 // Node matching predicates, for use by the tblgen matching code.
 395 //===----------------------------------------------------------------------===//
 396
 397 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 398 static bool isFloatingPointZero(SDOperand Op) {
 399   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 400     return CFP->getValueAPF().isZero();
 401   else if (ISD::isEXTLoad(Op.Val) || ISD::isNON_EXTLoad(Op.Val)) {
 402     // Maybe this has already been legalized into the constant pool?
 403     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 404       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 405         return CFP->getValueAPF().isZero();
 406   }
 407   return false;
 408 }
 409
 410 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 411 /// true if Op is undef or if it matches the specified value.
 412 static bool isConstantOrUndef(SDOperand Op, unsigned Val) {
 413   return Op.getOpcode() == ISD::UNDEF ||
 414          cast<ConstantSDNode>(Op)->getValue() == Val;
 415 }
 416
 417 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 418 /// VPKUHUM instruction.
 419 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 420   if (!isUnary) {
 421     for (unsigned i = 0; i != 16; ++i)
 422       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 423         return false;
 424   } else {
 425     for (unsigned i = 0; i != 8; ++i)
 426       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 427           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 428         return false;
 429   }
 430   return true;
 431 }
 432
 433 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 434 /// VPKUWUM instruction.
 435 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 436   if (!isUnary) {
 437     for (unsigned i = 0; i != 16; i += 2)
 438       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 439           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 440         return false;
 441   } else {
 442     for (unsigned i = 0; i != 8; i += 2)
 443       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 444           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 445           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 446           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 447         return false;
 448   }
 449   return true;
 450 }
 451
 452 /// isVMerge - Common function, used to match vmrg* shuffles.
 453 ///
 454 static bool isVMerge(SDNode *N, unsigned UnitSize,
 455                      unsigned LHSStart, unsigned RHSStart) {
 456   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 457          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 458   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 459          "Unsupported merge size!");
 460
 461   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 462     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 463       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 464                              LHSStart+j+i*UnitSize) ||
 465           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 466                              RHSStart+j+i*UnitSize))
 467         return false;
 468     }
 469       return true;
 470 }
 471
 472 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 473 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 474 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 475   if (!isUnary)
 476     return isVMerge(N, UnitSize, 8, 24);
 477   return isVMerge(N, UnitSize, 8, 8);
 478 }
 479
 480 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 481 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 482 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 483   if (!isUnary)
 484     return isVMerge(N, UnitSize, 0, 16);
 485   return isVMerge(N, UnitSize, 0, 0);
 486 }
 487
 488
 489 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 490 /// amount, otherwise return -1.
 491 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 492   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 493          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 494   // Find the first non-undef value in the shuffle mask.
 495   unsigned i;
 496   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 497     /*search*/;
 498
 499   if (i == 16) return -1;  // all undef.
 500
 501   // Otherwise, check to see if the rest of the elements are consequtively
 502   // numbered from this value.
 503   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getValue();
 504   if (ShiftAmt < i) return -1;
 505   ShiftAmt -= i;
 506
 507   if (!isUnary) {
 508     // Check the rest of the elements to see if they are consequtive.
 509     for (++i; i != 16; ++i)
 510       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 511         return -1;
 512   } else {
 513     // Check the rest of the elements to see if they are consequtive.
 514     for (++i; i != 16; ++i)
 515       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 516         return -1;
 517   }
 518
 519   return ShiftAmt;
 520 }
 521
 522 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 523 /// specifies a splat of a single element that is suitable for input to
 524 /// VSPLTB/VSPLTH/VSPLTW.
 525 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 526   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 527          N->getNumOperands() == 16 &&
 528          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 529
 530   // This is a splat operation if each element of the permute is the same, and
 531   // if the value doesn't reference the second vector.
 532   unsigned ElementBase = 0;
 533   SDOperand Elt = N->getOperand(0);
 534   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 535     ElementBase = EltV->getValue();
 536   else
 537     return false;   // FIXME: Handle UNDEF elements too!
 538
 539   if (cast<ConstantSDNode>(Elt)->getValue() >= 16)
 540     return false;
 541
 542   // Check that they are consequtive.
 543   for (unsigned i = 1; i != EltSize; ++i) {
 544     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 545         cast<ConstantSDNode>(N->getOperand(i))->getValue() != i+ElementBase)
 546       return false;
 547   }
 548
 549   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 550   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 551     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 552     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 553            "Invalid VECTOR_SHUFFLE mask!");
 554     for (unsigned j = 0; j != EltSize; ++j)
 555       if (N->getOperand(i+j) != N->getOperand(j))
 556         return false;
 557   }
 558
 559   return true;
 560 }
 561
 562 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 563 /// are -0.0.
 564 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 565   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 566   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 567     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 568       return CFP->getValueAPF().isNegZero();
 569   return false;
 570 }
 571
 572 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 573 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 574 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 575   assert(isSplatShuffleMask(N, EltSize));
 576   return cast<ConstantSDNode>(N->getOperand(0))->getValue() / EltSize;
 577 }
 578
 579 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 580 /// by using a vspltis[bhw] instruction of the specified element size, return
 581 /// the constant being splatted.  The ByteSize field indicates the number of
 582 /// bytes of each element [124] -> [bhw].
 583 SDOperand PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 584   SDOperand OpVal(0, 0);
 585
 586   // If ByteSize of the splat is bigger than the element size of the
 587   // build_vector, then we have a case where we are checking for a splat where
 588   // multiple elements of the buildvector are folded together into a single
 589   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 590   unsigned EltSize = 16/N->getNumOperands();
 591   if (EltSize < ByteSize) {
 592     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 593     SDOperand UniquedVals[4];
 594     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 595
 596     // See if all of the elements in the buildvector agree across.
 597     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 598       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 599       // If the element isn't a constant, bail fully out.
 600       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDOperand();
 601
 602
 603       if (UniquedVals[i&(Multiple-1)].Val == 0)
 604         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 605       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 606         return SDOperand();  // no match.
 607     }
 608
 609     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 610     // either constant or undef values that are identical for each chunk.  See
 611     // if these chunks can form into a larger vspltis*.
 612
 613     // Check to see if all of the leading entries are either 0 or -1.  If
 614     // neither, then this won't fit into the immediate field.
 615     bool LeadingZero = true;
 616     bool LeadingOnes = true;
 617     for (unsigned i = 0; i != Multiple-1; ++i) {
 618       if (UniquedVals[i].Val == 0) continue;  // Must have been undefs.
 619
 620       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 621       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 622     }
 623     // Finally, check the least significant entry.
 624     if (LeadingZero) {
 625       if (UniquedVals[Multiple-1].Val == 0)
 626         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 627       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getValue();
 628       if (Val < 16)
 629         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 630     }
 631     if (LeadingOnes) {
 632       if (UniquedVals[Multiple-1].Val == 0)
 633         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 634       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSignExtended();
 635       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 636         return DAG.getTargetConstant(Val, MVT::i32);
 637     }
 638
 639     return SDOperand();
 640   }
 641
 642   // Check to see if this buildvec has a single non-undef value in its elements.
 643   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 644     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 645     if (OpVal.Val == 0)
 646       OpVal = N->getOperand(i);
 647     else if (OpVal != N->getOperand(i))
 648       return SDOperand();
 649   }
 650
 651   if (OpVal.Val == 0) return SDOperand();  // All UNDEF: use implicit def.
 652
 653   unsigned ValSizeInBytes = 0;
 654   uint64_t Value = 0;
 655   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 656     Value = CN->getValue();
 657     ValSizeInBytes = MVT::getSizeInBits(CN->getValueType(0))/8;
 658   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 659     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 660     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 661     ValSizeInBytes = 4;
 662   }
 663
 664   // If the splat value is larger than the element value, then we can never do
 665   // this splat.  The only case that we could fit the replicated bits into our
 666   // immediate field for would be zero, and we prefer to use vxor for it.
 667   if (ValSizeInBytes < ByteSize) return SDOperand();
 668
 669   // If the element value is larger than the splat value, cut it in half and
 670   // check to see if the two halves are equal.  Continue doing this until we
 671   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 672   while (ValSizeInBytes > ByteSize) {
 673     ValSizeInBytes >>= 1;
 674
 675     // If the top half equals the bottom half, we're still ok.
 676     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 677          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 678       return SDOperand();
 679   }
 680
 681   // Properly sign extend the value.
 682   int ShAmt = (4-ByteSize)*8;
 683   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 684
 685   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 686   if (MaskVal == 0) return SDOperand();
 687
 688   // Finally, if this value fits in a 5 bit sext field, return it
 689   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 690     return DAG.getTargetConstant(MaskVal, MVT::i32);
 691   return SDOperand();
 692 }
 693
 694 //===----------------------------------------------------------------------===//
 695 //  Addressing Mode Selection
 696 //===----------------------------------------------------------------------===//
 697
 698 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 699 /// or 64-bit immediate, and if the value can be accurately represented as a
 700 /// sign extension from a 16-bit value.  If so, this returns true and the
 701 /// immediate.
 702 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 703   if (N->getOpcode() != ISD::Constant)
 704     return false;
 705
 706   Imm = (short)cast<ConstantSDNode>(N)->getValue();
 707   if (N->getValueType(0) == MVT::i32)
 708     return Imm == (int32_t)cast<ConstantSDNode>(N)->getValue();
 709   else
 710     return Imm == (int64_t)cast<ConstantSDNode>(N)->getValue();
 711 }
 712 static bool isIntS16Immediate(SDOperand Op, short &Imm) {
 713   return isIntS16Immediate(Op.Val, Imm);
 714 }
 715
 716
 717 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 718 /// can be represented as an indexed [r+r] operation.  Returns false if it
 719 /// can be more efficiently represented with [r+imm].
 720 bool PPCTargetLowering::SelectAddressRegReg(SDOperand N, SDOperand &Base,
 721                                             SDOperand &Index,
 722                                             SelectionDAG &DAG) {
 723   short imm = 0;
 724   if (N.getOpcode() == ISD::ADD) {
 725     if (isIntS16Immediate(N.getOperand(1), imm))
 726       return false;    // r+i
 727     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 728       return false;    // r+i
 729
 730     Base = N.getOperand(0);
 731     Index = N.getOperand(1);
 732     return true;
 733   } else if (N.getOpcode() == ISD::OR) {
 734     if (isIntS16Immediate(N.getOperand(1), imm))
 735       return false;    // r+i can fold it if we can.
 736
 737     // If this is an or of disjoint bitfields, we can codegen this as an add
 738     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 739     // disjoint.
 740     uint64_t LHSKnownZero, LHSKnownOne;
 741     uint64_t RHSKnownZero, RHSKnownOne;
 742     DAG.ComputeMaskedBits(N.getOperand(0), ~0U, LHSKnownZero, LHSKnownOne);
 743
 744     if (LHSKnownZero) {
 745       DAG.ComputeMaskedBits(N.getOperand(1), ~0U, RHSKnownZero, RHSKnownOne);
 746       // If all of the bits are known zero on the LHS or RHS, the add won't
 747       // carry.
 748       if ((LHSKnownZero | RHSKnownZero) == ~0U) {
 749         Base = N.getOperand(0);
 750         Index = N.getOperand(1);
 751         return true;
 752       }
 753     }
 754   }
 755
 756   return false;
 757 }
 758
 759 /// Returns true if the address N can be represented by a base register plus
 760 /// a signed 16-bit displacement [r+imm], and if it is not better
 761 /// represented as reg+reg.
 762 bool PPCTargetLowering::SelectAddressRegImm(SDOperand N, SDOperand &Disp,
 763                                             SDOperand &Base, SelectionDAG &DAG){
 764   // If this can be more profitably realized as r+r, fail.
 765   if (SelectAddressRegReg(N, Disp, Base, DAG))
 766     return false;
 767
 768   if (N.getOpcode() == ISD::ADD) {
 769     short imm = 0;
 770     if (isIntS16Immediate(N.getOperand(1), imm)) {
 771       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 772       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 773         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 774       } else {
 775         Base = N.getOperand(0);
 776       }
 777       return true; // [r+i]
 778     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 779       // Match LOAD (ADD (X, Lo(G))).
 780       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 781              && "Cannot handle constant offsets yet!");
 782       Disp = N.getOperand(1).getOperand(0);  // The global address.
 783       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 784              Disp.getOpcode() == ISD::TargetConstantPool ||
 785              Disp.getOpcode() == ISD::TargetJumpTable);
 786       Base = N.getOperand(0);
 787       return true;  // [&g+r]
 788     }
 789   } else if (N.getOpcode() == ISD::OR) {
 790     short imm = 0;
 791     if (isIntS16Immediate(N.getOperand(1), imm)) {
 792       // If this is an or of disjoint bitfields, we can codegen this as an add
 793       // (for better address arithmetic) if the LHS and RHS of the OR are
 794       // provably disjoint.
 795       uint64_t LHSKnownZero, LHSKnownOne;
 796       DAG.ComputeMaskedBits(N.getOperand(0), ~0U, LHSKnownZero, LHSKnownOne);
 797       if ((LHSKnownZero|~(unsigned)imm) == ~0U) {
 798         // If all of the bits are known zero on the LHS or RHS, the add won't
 799         // carry.
 800         Base = N.getOperand(0);
 801         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 802         return true;
 803       }
 804     }
 805   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 806     // Loading from a constant address.
 807
 808     // If this address fits entirely in a 16-bit sext immediate field, codegen
 809     // this as "d, 0"
 810     short Imm;
 811     if (isIntS16Immediate(CN, Imm)) {
 812       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 813       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 814       return true;
 815     }
 816
 817     // Handle 32-bit sext immediates with LIS + addr mode.
 818     if (CN->getValueType(0) == MVT::i32 ||
 819         (int64_t)CN->getValue() == (int)CN->getValue()) {
 820       int Addr = (int)CN->getValue();
 821
 822       // Otherwise, break this down into an LIS + disp.
 823       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 824
 825       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 826       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 827       Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 828       return true;
 829     }
 830   }
 831
 832   Disp = DAG.getTargetConstant(0, getPointerTy());
 833   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 834     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 835   else
 836     Base = N;
 837   return true;      // [r+0]
 838 }
 839
 840 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 841 /// represented as an indexed [r+r] operation.
 842 bool PPCTargetLowering::SelectAddressRegRegOnly(SDOperand N, SDOperand &Base,
 843                                                 SDOperand &Index,
 844                                                 SelectionDAG &DAG) {
 845   // Check to see if we can easily represent this as an [r+r] address.  This
 846   // will fail if it thinks that the address is more profitably represented as
 847   // reg+imm, e.g. where imm = 0.
 848   if (SelectAddressRegReg(N, Base, Index, DAG))
 849     return true;
 850
 851   // If the operand is an addition, always emit this as [r+r], since this is
 852   // better (for code size, and execution, as the memop does the add for free)
 853   // than emitting an explicit add.
 854   if (N.getOpcode() == ISD::ADD) {
 855     Base = N.getOperand(0);
 856     Index = N.getOperand(1);
 857     return true;
 858   }
 859
 860   // Otherwise, do it the hard way, using R0 as the base register.
 861   Base = DAG.getRegister(PPC::R0, N.getValueType());
 862   Index = N;
 863   return true;
 864 }
 865
 866 /// SelectAddressRegImmShift - Returns true if the address N can be
 867 /// represented by a base register plus a signed 14-bit displacement
 868 /// [r+imm*4].  Suitable for use by STD and friends.
 869 bool PPCTargetLowering::SelectAddressRegImmShift(SDOperand N, SDOperand &Disp,
 870                                                  SDOperand &Base,
 871                                                  SelectionDAG &DAG) {
 872   // If this can be more profitably realized as r+r, fail.
 873   if (SelectAddressRegReg(N, Disp, Base, DAG))
 874     return false;
 875
 876   if (N.getOpcode() == ISD::ADD) {
 877     short imm = 0;
 878     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 879       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 880       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 881         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 882       } else {
 883         Base = N.getOperand(0);
 884       }
 885       return true; // [r+i]
 886     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 887       // Match LOAD (ADD (X, Lo(G))).
 888       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 889              && "Cannot handle constant offsets yet!");
 890       Disp = N.getOperand(1).getOperand(0);  // The global address.
 891       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 892              Disp.getOpcode() == ISD::TargetConstantPool ||
 893              Disp.getOpcode() == ISD::TargetJumpTable);
 894       Base = N.getOperand(0);
 895       return true;  // [&g+r]
 896     }
 897   } else if (N.getOpcode() == ISD::OR) {
 898     short imm = 0;
 899     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 900       // If this is an or of disjoint bitfields, we can codegen this as an add
 901       // (for better address arithmetic) if the LHS and RHS of the OR are
 902       // provably disjoint.
 903       uint64_t LHSKnownZero, LHSKnownOne;
 904       DAG.ComputeMaskedBits(N.getOperand(0), ~0U, LHSKnownZero, LHSKnownOne);
 905       if ((LHSKnownZero|~(unsigned)imm) == ~0U) {
 906         // If all of the bits are known zero on the LHS or RHS, the add won't
 907         // carry.
 908         Base = N.getOperand(0);
 909         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 910         return true;
 911       }
 912     }
 913   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 914     // Loading from a constant address.  Verify low two bits are clear.
 915     if ((CN->getValue() & 3) == 0) {
 916       // If this address fits entirely in a 14-bit sext immediate field, codegen
 917       // this as "d, 0"
 918       short Imm;
 919       if (isIntS16Immediate(CN, Imm)) {
 920         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 921         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 922         return true;
 923       }
 924
 925       // Fold the low-part of 32-bit absolute addresses into addr mode.
 926       if (CN->getValueType(0) == MVT::i32 ||
 927           (int64_t)CN->getValue() == (int)CN->getValue()) {
 928         int Addr = (int)CN->getValue();
 929
 930         // Otherwise, break this down into an LIS + disp.
 931         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 932
 933         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 934         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 935         Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 936         return true;
 937       }
 938     }
 939   }
 940
 941   Disp = DAG.getTargetConstant(0, getPointerTy());
 942   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 943     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 944   else
 945     Base = N;
 946   return true;      // [r+0]
 947 }
 948
 949
 950 /// getPreIndexedAddressParts - returns true by value, base pointer and
 951 /// offset pointer and addressing mode by reference if the node's address
 952 /// can be legally represented as pre-indexed load / store address.
 953 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDOperand &Base,
 954                                                   SDOperand &Offset,
 955                                                   ISD::MemIndexedMode &AM,
 956                                                   SelectionDAG &DAG) {
 957   // Disabled by default for now.
 958   if (!EnablePPCPreinc) return false;
 959
 960   SDOperand Ptr;
 961   MVT::ValueType VT;
 962   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 963     Ptr = LD->getBasePtr();
 964     VT = LD->getMemoryVT();
 965
 966   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
 967     ST = ST;
 968     Ptr = ST->getBasePtr();
 969     VT  = ST->getMemoryVT();
 970   } else
 971     return false;
 972
 973   // PowerPC doesn't have preinc load/store instructions for vectors.
 974   if (MVT::isVector(VT))
 975     return false;
 976
 977   // TODO: Check reg+reg first.
 978
 979   // LDU/STU use reg+imm*4, others use reg+imm.
 980   if (VT != MVT::i64) {
 981     // reg + imm
 982     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
 983       return false;
 984   } else {
 985     // reg + imm * 4.
 986     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
 987       return false;
 988   }
 989
 990   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 991     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
 992     // sext i32 to i64 when addr mode is r+i.
 993     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
 994         LD->getExtensionType() == ISD::SEXTLOAD &&
 995         isa<ConstantSDNode>(Offset))
 996       return false;
 997   }
 998
 999   AM = ISD::PRE_INC;
1000   return true;
1001 }
1002
1003 //===----------------------------------------------------------------------===//
1004 //  LowerOperation implementation
1005 //===----------------------------------------------------------------------===//
1006
1007 static SDOperand LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
1008   MVT::ValueType PtrVT = Op.getValueType();
1009   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1010   Constant *C = CP->getConstVal();
1011   SDOperand CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1012   SDOperand Zero = DAG.getConstant(0, PtrVT);
1013
1014   const TargetMachine &TM = DAG.getTarget();
1015
1016   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1017   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1018
1019   // If this is a non-darwin platform, we don't support non-static relo models
1020   // yet.
1021   if (TM.getRelocationModel() == Reloc::Static ||
1022       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1023     // Generate non-pic code that has direct accesses to the constant pool.
1024     // The address of the global is just (hi(&g)+lo(&g)).
1025     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1026   }
1027
1028   if (TM.getRelocationModel() == Reloc::PIC_) {
1029     // With PIC, the first instruction is actually "GR+hi(&G)".
1030     Hi = DAG.getNode(ISD::ADD, PtrVT,
1031                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1032   }
1033
1034   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1035   return Lo;
1036 }
1037
1038 static SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
1039   MVT::ValueType PtrVT = Op.getValueType();
1040   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1041   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1042   SDOperand Zero = DAG.getConstant(0, PtrVT);
1043
1044   const TargetMachine &TM = DAG.getTarget();
1045
1046   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1047   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1048
1049   // If this is a non-darwin platform, we don't support non-static relo models
1050   // yet.
1051   if (TM.getRelocationModel() == Reloc::Static ||
1052       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1053     // Generate non-pic code that has direct accesses to the constant pool.
1054     // The address of the global is just (hi(&g)+lo(&g)).
1055     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1056   }
1057
1058   if (TM.getRelocationModel() == Reloc::PIC_) {
1059     // With PIC, the first instruction is actually "GR+hi(&G)".
1060     Hi = DAG.getNode(ISD::ADD, PtrVT,
1061                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1062   }
1063
1064   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1065   return Lo;
1066 }
1067
1068 static SDOperand LowerGlobalTLSAddress(SDOperand Op, SelectionDAG &DAG) {
1069   assert(0 && "TLS not implemented for PPC.");
1070 }
1071
1072 static SDOperand LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
1073   MVT::ValueType PtrVT = Op.getValueType();
1074   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1075   GlobalValue *GV = GSDN->getGlobal();
1076   SDOperand GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1077   // If it's a debug information descriptor, don't mess with it.
1078   if (DAG.isVerifiedDebugInfoDesc(Op))
1079     return GA;
1080   SDOperand Zero = DAG.getConstant(0, PtrVT);
1081
1082   const TargetMachine &TM = DAG.getTarget();
1083
1084   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1085   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1086
1087   // If this is a non-darwin platform, we don't support non-static relo models
1088   // yet.
1089   if (TM.getRelocationModel() == Reloc::Static ||
1090       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1091     // Generate non-pic code that has direct accesses to globals.
1092     // The address of the global is just (hi(&g)+lo(&g)).
1093     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1094   }
1095
1096   if (TM.getRelocationModel() == Reloc::PIC_) {
1097     // With PIC, the first instruction is actually "GR+hi(&G)".
1098     Hi = DAG.getNode(ISD::ADD, PtrVT,
1099                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1100   }
1101
1102   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1103
1104   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1105     return Lo;
1106
1107   // If the global is weak or external, we have to go through the lazy
1108   // resolution stub.
1109   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1110 }
1111
1112 static SDOperand LowerSETCC(SDOperand Op, SelectionDAG &DAG) {
1113   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1114
1115   // If we're comparing for equality to zero, expose the fact that this is
1116   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1117   // fold the new nodes.
1118   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1119     if (C->isNullValue() && CC == ISD::SETEQ) {
1120       MVT::ValueType VT = Op.getOperand(0).getValueType();
1121       SDOperand Zext = Op.getOperand(0);
1122       if (VT < MVT::i32) {
1123         VT = MVT::i32;
1124         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1125       }
1126       unsigned Log2b = Log2_32(MVT::getSizeInBits(VT));
1127       SDOperand Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1128       SDOperand Scc = DAG.getNode(ISD::SRL, VT, Clz,
1129                                   DAG.getConstant(Log2b, MVT::i32));
1130       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1131     }
1132     // Leave comparisons against 0 and -1 alone for now, since they're usually
1133     // optimized.  FIXME: revisit this when we can custom lower all setcc
1134     // optimizations.
1135     if (C->isAllOnesValue() || C->isNullValue())
1136       return SDOperand();
1137   }
1138
1139   // If we have an integer seteq/setne, turn it into a compare against zero
1140   // by xor'ing the rhs with the lhs, which is faster than setting a
1141   // condition register, reading it back out, and masking the correct bit.  The
1142   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1143   // the result to other bit-twiddling opportunities.
1144   MVT::ValueType LHSVT = Op.getOperand(0).getValueType();
1145   if (MVT::isInteger(LHSVT) && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1146     MVT::ValueType VT = Op.getValueType();
1147     SDOperand Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1148                                 Op.getOperand(1));
1149     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1150   }
1151   return SDOperand();
1152 }
1153
1154 static SDOperand LowerVAARG(SDOperand Op, SelectionDAG &DAG,
1155                               int VarArgsFrameIndex,
1156                               int VarArgsStackOffset,
1157                               unsigned VarArgsNumGPR,
1158                               unsigned VarArgsNumFPR,
1159                               const PPCSubtarget &Subtarget) {
1160
1161   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1162 }
1163
1164 static SDOperand LowerVASTART(SDOperand Op, SelectionDAG &DAG,
1165                               int VarArgsFrameIndex,
1166                               int VarArgsStackOffset,
1167                               unsigned VarArgsNumGPR,
1168                               unsigned VarArgsNumFPR,
1169                               const PPCSubtarget &Subtarget) {
1170
1171   if (Subtarget.isMachoABI()) {
1172     // vastart just stores the address of the VarArgsFrameIndex slot into the
1173     // memory location argument.
1174     MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1175     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1176     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1177     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
1178   }
1179
1180   // For ELF 32 ABI we follow the layout of the va_list struct.
1181   // We suppose the given va_list is already allocated.
1182   //
1183   // typedef struct {
1184   //  char gpr;     /* index into the array of 8 GPRs
1185   //                 * stored in the register save area
1186   //                 * gpr=0 corresponds to r3,
1187   //                 * gpr=1 to r4, etc.
1188   //                 */
1189   //  char fpr;     /* index into the array of 8 FPRs
1190   //                 * stored in the register save area
1191   //                 * fpr=0 corresponds to f1,
1192   //                 * fpr=1 to f2, etc.
1193   //                 */
1194   //  char *overflow_arg_area;
1195   //                /* location on stack that holds
1196   //                 * the next overflow argument
1197   //                 */
1198   //  char *reg_save_area;
1199   //               /* where r3:r10 and f1:f8 (if saved)
1200   //                * are stored
1201   //                */
1202   // } va_list[1];
1203
1204
1205   SDOperand ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1206   SDOperand ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1207
1208
1209   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1210
1211   SDOperand StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1212   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1213
1214   uint64_t FrameOffset = MVT::getSizeInBits(PtrVT)/8;
1215   SDOperand ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1216
1217   uint64_t StackOffset = MVT::getSizeInBits(PtrVT)/8 - 1;
1218   SDOperand ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1219
1220   uint64_t FPROffset = 1;
1221   SDOperand ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1222
1223   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1224
1225   // Store first byte : number of int regs
1226   SDOperand firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1227                                       Op.getOperand(1), SV, 0);
1228   uint64_t nextOffset = FPROffset;
1229   SDOperand nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1230                                   ConstFPROffset);
1231
1232   // Store second byte : number of float regs
1233   SDOperand secondStore =
1234     DAG.getStore(firstStore, ArgFPR, nextPtr, SV, nextOffset);
1235   nextOffset += StackOffset;
1236   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1237
1238   // Store second word : arguments given on stack
1239   SDOperand thirdStore =
1240     DAG.getStore(secondStore, StackOffsetFI, nextPtr, SV, nextOffset);
1241   nextOffset += FrameOffset;
1242   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1243
1244   // Store third word : arguments given in registers
1245   return DAG.getStore(thirdStore, FR, nextPtr, SV, nextOffset);
1246
1247 }
1248
1249 #include "PPCGenCallingConv.inc"
1250
1251 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1252 /// depending on which subtarget is selected.
1253 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1254   if (Subtarget.isMachoABI()) {
1255     static const unsigned FPR[] = {
1256       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1257       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1258     };
1259     return FPR;
1260   }
1261
1262
1263   static const unsigned FPR[] = {
1264     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1265     PPC::F8
1266   };
1267   return FPR;
1268 }
1269
1270 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
1271                                        int &VarArgsFrameIndex,
1272                                        int &VarArgsStackOffset,
1273                                        unsigned &VarArgsNumGPR,
1274                                        unsigned &VarArgsNumFPR,
1275                                        const PPCSubtarget &Subtarget) {
1276   // TODO: add description of PPC stack frame format, or at least some docs.
1277   //
1278   MachineFunction &MF = DAG.getMachineFunction();
1279   MachineFrameInfo *MFI = MF.getFrameInfo();
1280   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1281   SmallVector<SDOperand, 8> ArgValues;
1282   SDOperand Root = Op.getOperand(0);
1283
1284   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1285   bool isPPC64 = PtrVT == MVT::i64;
1286   bool isMachoABI = Subtarget.isMachoABI();
1287   bool isELF32_ABI = Subtarget.isELF32_ABI();
1288   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1289
1290   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1291
1292   static const unsigned GPR_32[] = {           // 32-bit registers.
1293     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1294     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1295   };
1296   static const unsigned GPR_64[] = {           // 64-bit registers.
1297     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1298     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1299   };
1300
1301   static const unsigned *FPR = GetFPR(Subtarget);
1302
1303   static const unsigned VR[] = {
1304     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1305     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1306   };
1307
1308   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1309   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1310   const unsigned Num_VR_Regs  = array_lengthof( VR);
1311
1312   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1313
1314   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1315
1316   // Add DAG nodes to load the arguments or copy them out of registers.  On
1317   // entry to a function on PPC, the arguments start after the linkage area,
1318   // although the first ones are often in registers.
1319   //
1320   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1321   // represented with two words (long long or double) must be copied to an
1322   // even GPR_idx value or to an even ArgOffset value.
1323
1324   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
1325     SDOperand ArgVal;
1326     bool needsLoad = false;
1327     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
1328     unsigned ObjSize = MVT::getSizeInBits(ObjectVT)/8;
1329     unsigned ArgSize = ObjSize;
1330     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(ArgNo+3))->getValue();
1331     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1332     // See if next argument requires stack alignment in ELF
1333     bool Expand = (ObjectVT == MVT::f64) || ((ArgNo + 1 < e) &&
1334       (cast<ConstantSDNode>(Op.getOperand(ArgNo+4))->getValue() & AlignFlag) &&
1335       (!(Flags & AlignFlag)));
1336
1337     unsigned CurArgOffset = ArgOffset;
1338     switch (ObjectVT) {
1339     default: assert(0 && "Unhandled argument type!");
1340     case MVT::i32:
1341       // Double word align in ELF
1342       if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1343       if (GPR_idx != Num_GPR_Regs) {
1344         unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1345         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1346         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1347         ++GPR_idx;
1348       } else {
1349         needsLoad = true;
1350         ArgSize = PtrByteSize;
1351       }
1352       // Stack align in ELF
1353       if (needsLoad && Expand && isELF32_ABI)
1354         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1355       // All int arguments reserve stack space in Macho ABI.
1356       if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1357       break;
1358
1359     case MVT::i64:  // PPC64
1360       if (GPR_idx != Num_GPR_Regs) {
1361         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1362         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1363         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1364         ++GPR_idx;
1365       } else {
1366         needsLoad = true;
1367       }
1368       // All int arguments reserve stack space in Macho ABI.
1369       if (isMachoABI || needsLoad) ArgOffset += 8;
1370       break;
1371
1372     case MVT::f32:
1373     case MVT::f64:
1374       // Every 4 bytes of argument space consumes one of the GPRs available for
1375       // argument passing.
1376       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1377         ++GPR_idx;
1378         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1379           ++GPR_idx;
1380       }
1381       if (FPR_idx != Num_FPR_Regs) {
1382         unsigned VReg;
1383         if (ObjectVT == MVT::f32)
1384           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1385         else
1386           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1387         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1388         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1389         ++FPR_idx;
1390       } else {
1391         needsLoad = true;
1392       }
1393
1394       // Stack align in ELF
1395       if (needsLoad && Expand && isELF32_ABI)
1396         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1397       // All FP arguments reserve stack space in Macho ABI.
1398       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1399       break;
1400     case MVT::v4f32:
1401     case MVT::v4i32:
1402     case MVT::v8i16:
1403     case MVT::v16i8:
1404       // Note that vector arguments in registers don't reserve stack space.
1405       if (VR_idx != Num_VR_Regs) {
1406         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1407         RegInfo.addLiveIn(VR[VR_idx], VReg);
1408         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1409         ++VR_idx;
1410       } else {
1411         // This should be simple, but requires getting 16-byte aligned stack
1412         // values.
1413         assert(0 && "Loading VR argument not implemented yet!");
1414         needsLoad = true;
1415       }
1416       break;
1417     }
1418
1419     // We need to load the argument to a virtual register if we determined above
1420     // that we ran out of physical registers of the appropriate type.
1421     if (needsLoad) {
1422       int FI = MFI->CreateFixedObject(ObjSize,
1423                                       CurArgOffset + (ArgSize - ObjSize));
1424       SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1425       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1426     }
1427
1428     ArgValues.push_back(ArgVal);
1429   }
1430
1431   // If the function takes variable number of arguments, make a frame index for
1432   // the start of the first vararg value... for expansion of llvm.va_start.
1433   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1434   if (isVarArg) {
1435
1436     int depth;
1437     if (isELF32_ABI) {
1438       VarArgsNumGPR = GPR_idx;
1439       VarArgsNumFPR = FPR_idx;
1440
1441       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1442       // pointer.
1443       depth = -(Num_GPR_Regs * MVT::getSizeInBits(PtrVT)/8 +
1444                 Num_FPR_Regs * MVT::getSizeInBits(MVT::f64)/8 +
1445                 MVT::getSizeInBits(PtrVT)/8);
1446
1447       VarArgsStackOffset = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1448                                                   ArgOffset);
1449
1450     }
1451     else
1452       depth = ArgOffset;
1453
1454     VarArgsFrameIndex = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1455                                                depth);
1456     SDOperand FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1457
1458     SmallVector<SDOperand, 8> MemOps;
1459
1460     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1461     // stored to the VarArgsFrameIndex on the stack.
1462     if (isELF32_ABI) {
1463       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1464         SDOperand Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1465         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1466         MemOps.push_back(Store);
1467         // Increment the address by four for the next argument to store
1468         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1469         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1470       }
1471     }
1472
1473     // If this function is vararg, store any remaining integer argument regs
1474     // to their spots on the stack so that they may be loaded by deferencing the
1475     // result of va_next.
1476     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1477       unsigned VReg;
1478       if (isPPC64)
1479         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1480       else
1481         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1482
1483       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1484       SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1485       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1486       MemOps.push_back(Store);
1487       // Increment the address by four for the next argument to store
1488       SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1489       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1490     }
1491
1492     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1493     // on the stack.
1494     if (isELF32_ABI) {
1495       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1496         SDOperand Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1497         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1498         MemOps.push_back(Store);
1499         // Increment the address by eight for the next argument to store
1500         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1501                                            PtrVT);
1502         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1503       }
1504
1505       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1506         unsigned VReg;
1507         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1508
1509         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1510         SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1511         SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1512         MemOps.push_back(Store);
1513         // Increment the address by eight for the next argument to store
1514         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1515                                            PtrVT);
1516         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1517       }
1518     }
1519
1520     if (!MemOps.empty())
1521       Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1522   }
1523
1524   ArgValues.push_back(Root);
1525
1526   // Return the new list of results.
1527   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
1528                                     Op.Val->value_end());
1529   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
1530 }
1531
1532 /// isCallCompatibleAddress - Return the immediate to use if the specified
1533 /// 32-bit value is representable in the immediate field of a BxA instruction.
1534 static SDNode *isBLACompatibleAddress(SDOperand Op, SelectionDAG &DAG) {
1535   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1536   if (!C) return 0;
1537
1538   int Addr = C->getValue();
1539   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1540       (Addr << 6 >> 6) != Addr)
1541     return 0;  // Top 6 bits have to be sext of immediate.
1542
1543   return DAG.getConstant((int)C->getValue() >> 2,
1544                          DAG.getTargetLoweringInfo().getPointerTy()).Val;
1545 }
1546
1547
1548 static SDOperand LowerCALL(SDOperand Op, SelectionDAG &DAG,
1549                            const PPCSubtarget &Subtarget) {
1550   SDOperand Chain  = Op.getOperand(0);
1551   bool isVarArg    = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1552   SDOperand Callee = Op.getOperand(4);
1553   unsigned NumOps  = (Op.getNumOperands() - 5) / 2;
1554
1555   bool isMachoABI = Subtarget.isMachoABI();
1556   bool isELF32_ABI  = Subtarget.isELF32_ABI();
1557
1558   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1559   bool isPPC64 = PtrVT == MVT::i64;
1560   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1561
1562   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
1563   // SelectExpr to use to put the arguments in the appropriate registers.
1564   std::vector<SDOperand> args_to_use;
1565
1566   // Count how many bytes are to be pushed on the stack, including the linkage
1567   // area, and parameter passing area.  We start with 24/48 bytes, which is
1568   // prereserved space for [SP][CR][LR][3 x unused].
1569   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1570
1571   // Add up all the space actually used.
1572   for (unsigned i = 0; i != NumOps; ++i) {
1573     unsigned ArgSize =MVT::getSizeInBits(Op.getOperand(5+2*i).getValueType())/8;
1574     ArgSize = std::max(ArgSize, PtrByteSize);
1575     NumBytes += ArgSize;
1576   }
1577
1578   // The prolog code of the callee may store up to 8 GPR argument registers to
1579   // the stack, allowing va_start to index over them in memory if its varargs.
1580   // Because we cannot tell if this is needed on the caller side, we have to
1581   // conservatively assume that it is needed.  As such, make sure we have at
1582   // least enough stack space for the caller to store the 8 GPRs.
1583   NumBytes = std::max(NumBytes,
1584                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1585
1586   // Adjust the stack pointer for the new arguments...
1587   // These operations are automatically eliminated by the prolog/epilog pass
1588   Chain = DAG.getCALLSEQ_START(Chain,
1589                                DAG.getConstant(NumBytes, PtrVT));
1590
1591   // Set up a copy of the stack pointer for use loading and storing any
1592   // arguments that may not fit in the registers available for argument
1593   // passing.
1594   SDOperand StackPtr;
1595   if (isPPC64)
1596     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
1597   else
1598     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
1599
1600   // Figure out which arguments are going to go in registers, and which in
1601   // memory.  Also, if this is a vararg function, floating point operations
1602   // must be stored to our stack, and loaded into integer regs as well, if
1603   // any integer regs are available for argument passing.
1604   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1605   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1606
1607   static const unsigned GPR_32[] = {           // 32-bit registers.
1608     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1609     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1610   };
1611   static const unsigned GPR_64[] = {           // 64-bit registers.
1612     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1613     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1614   };
1615   static const unsigned *FPR = GetFPR(Subtarget);
1616
1617   static const unsigned VR[] = {
1618     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1619     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1620   };
1621   const unsigned NumGPRs = array_lengthof(GPR_32);
1622   const unsigned NumFPRs = isMachoABI ? 13 : 8;
1623   const unsigned NumVRs  = array_lengthof( VR);
1624
1625   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1626
1627   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1628   SmallVector<SDOperand, 8> MemOpChains;
1629   for (unsigned i = 0; i != NumOps; ++i) {
1630     bool inMem = false;
1631     SDOperand Arg = Op.getOperand(5+2*i);
1632     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1633     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1634     // See if next argument requires stack alignment in ELF
1635     unsigned next = 5+2*(i+1)+1;
1636     bool Expand = (Arg.getValueType() == MVT::f64) || ((i + 1 < NumOps) &&
1637       (cast<ConstantSDNode>(Op.getOperand(next))->getValue() & AlignFlag) &&
1638       (!(Flags & AlignFlag)));
1639
1640     // PtrOff will be used to store the current argument to the stack if a
1641     // register cannot be found for it.
1642     SDOperand PtrOff;
1643
1644     // Stack align in ELF 32
1645     if (isELF32_ABI && Expand)
1646       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
1647                                StackPtr.getValueType());
1648     else
1649       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
1650
1651     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
1652
1653     // On PPC64, promote integers to 64-bit values.
1654     if (isPPC64 && Arg.getValueType() == MVT::i32) {
1655       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1656
1657       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
1658     }
1659
1660     switch (Arg.getValueType()) {
1661     default: assert(0 && "Unexpected ValueType for argument!");
1662     case MVT::i32:
1663     case MVT::i64:
1664       // Double word align in ELF
1665       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1666       if (GPR_idx != NumGPRs) {
1667         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
1668       } else {
1669         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1670         inMem = true;
1671       }
1672       if (inMem || isMachoABI) {
1673         // Stack align in ELF
1674         if (isELF32_ABI && Expand)
1675           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1676
1677         ArgOffset += PtrByteSize;
1678       }
1679       break;
1680     case MVT::f32:
1681     case MVT::f64:
1682       if (isVarArg) {
1683         // Float varargs need to be promoted to double.
1684         if (Arg.getValueType() == MVT::f32)
1685           Arg = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Arg);
1686       }
1687
1688       if (FPR_idx != NumFPRs) {
1689         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
1690
1691         if (isVarArg) {
1692           SDOperand Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
1693           MemOpChains.push_back(Store);
1694
1695           // Float varargs are always shadowed in available integer registers
1696           if (GPR_idx != NumGPRs) {
1697             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1698             MemOpChains.push_back(Load.getValue(1));
1699             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1700                                                                 Load));
1701           }
1702           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
1703             SDOperand ConstFour = DAG.getConstant(4, PtrOff.getValueType());
1704             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
1705             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1706             MemOpChains.push_back(Load.getValue(1));
1707             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1708                                                                 Load));
1709           }
1710         } else {
1711           // If we have any FPRs remaining, we may also have GPRs remaining.
1712           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
1713           // GPRs.
1714           if (isMachoABI) {
1715             if (GPR_idx != NumGPRs)
1716               ++GPR_idx;
1717             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
1718                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
1719               ++GPR_idx;
1720           }
1721         }
1722       } else {
1723         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1724         inMem = true;
1725       }
1726       if (inMem || isMachoABI) {
1727         // Stack align in ELF
1728         if (isELF32_ABI && Expand)
1729           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1730         if (isPPC64)
1731           ArgOffset += 8;
1732         else
1733           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
1734       }
1735       break;
1736     case MVT::v4f32:
1737     case MVT::v4i32:
1738     case MVT::v8i16:
1739     case MVT::v16i8:
1740       assert(!isVarArg && "Don't support passing vectors to varargs yet!");
1741       assert(VR_idx != NumVRs &&
1742              "Don't support passing more than 12 vector args yet!");
1743       RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
1744       break;
1745     }
1746   }
1747   if (!MemOpChains.empty())
1748     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1749                         &MemOpChains[0], MemOpChains.size());
1750
1751   // Build a sequence of copy-to-reg nodes chained together with token chain
1752   // and flag operands which copy the outgoing args into the appropriate regs.
1753   SDOperand InFlag;
1754   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1755     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1756                              InFlag);
1757     InFlag = Chain.getValue(1);
1758   }
1759
1760   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
1761   if (isVarArg && isELF32_ABI) {
1762     SDOperand SetCR(DAG.getTargetNode(PPC::SETCR, MVT::i32), 0);
1763     Chain = DAG.getCopyToReg(Chain, PPC::CR6, SetCR, InFlag);
1764     InFlag = Chain.getValue(1);
1765   }
1766
1767   std::vector<MVT::ValueType> NodeTys;
1768   NodeTys.push_back(MVT::Other);   // Returns a chain
1769   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1770
1771   SmallVector<SDOperand, 8> Ops;
1772   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
1773
1774   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1775   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1776   // node so that legalize doesn't hack it.
1777   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1778     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
1779   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1780     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
1781   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
1782     // If this is an absolute destination address, use the munged value.
1783     Callee = SDOperand(Dest, 0);
1784   else {
1785     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
1786     // to do the call, we can't use PPCISD::CALL.
1787     SDOperand MTCTROps[] = {Chain, Callee, InFlag};
1788     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps, 2+(InFlag.Val!=0));
1789     InFlag = Chain.getValue(1);
1790
1791     // Copy the callee address into R12 on darwin.
1792     if (isMachoABI) {
1793       Chain = DAG.getCopyToReg(Chain, PPC::R12, Callee, InFlag);
1794       InFlag = Chain.getValue(1);
1795     }
1796
1797     NodeTys.clear();
1798     NodeTys.push_back(MVT::Other);
1799     NodeTys.push_back(MVT::Flag);
1800     Ops.push_back(Chain);
1801     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
1802     Callee.Val = 0;
1803   }
1804
1805   // If this is a direct call, pass the chain and the callee.
1806   if (Callee.Val) {
1807     Ops.push_back(Chain);
1808     Ops.push_back(Callee);
1809   }
1810
1811   // Add argument registers to the end of the list so that they are known live
1812   // into the call.
1813   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1814     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1815                                   RegsToPass[i].second.getValueType()));
1816
1817   if (InFlag.Val)
1818     Ops.push_back(InFlag);
1819   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
1820   InFlag = Chain.getValue(1);
1821
1822   Chain = DAG.getCALLSEQ_END(Chain,
1823                              DAG.getConstant(NumBytes, PtrVT),
1824                              DAG.getConstant(0, PtrVT),
1825                              InFlag);
1826   if (Op.Val->getValueType(0) != MVT::Other)
1827     InFlag = Chain.getValue(1);
1828
1829   SDOperand ResultVals[3];
1830   unsigned NumResults = 0;
1831   NodeTys.clear();
1832
1833   // If the call has results, copy the values out of the ret val registers.
1834   switch (Op.Val->getValueType(0)) {
1835   default: assert(0 && "Unexpected ret value!");
1836   case MVT::Other: break;
1837   case MVT::i32:
1838     if (Op.Val->getValueType(1) == MVT::i32) {
1839       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1840       ResultVals[0] = Chain.getValue(0);
1841       Chain = DAG.getCopyFromReg(Chain, PPC::R4, MVT::i32,
1842                                  Chain.getValue(2)).getValue(1);
1843       ResultVals[1] = Chain.getValue(0);
1844       NumResults = 2;
1845       NodeTys.push_back(MVT::i32);
1846     } else {
1847       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1848       ResultVals[0] = Chain.getValue(0);
1849       NumResults = 1;
1850     }
1851     NodeTys.push_back(MVT::i32);
1852     break;
1853   case MVT::i64:
1854     Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
1855     ResultVals[0] = Chain.getValue(0);
1856     NumResults = 1;
1857     NodeTys.push_back(MVT::i64);
1858     break;
1859   case MVT::f64:
1860     if (Op.Val->getValueType(1) == MVT::f64) {
1861       Chain = DAG.getCopyFromReg(Chain, PPC::F1, MVT::f64, InFlag).getValue(1);
1862       ResultVals[0] = Chain.getValue(0);
1863       Chain = DAG.getCopyFromReg(Chain, PPC::F2, MVT::f64,
1864                                  Chain.getValue(2)).getValue(1);
1865       ResultVals[1] = Chain.getValue(0);
1866       NumResults = 2;
1867       NodeTys.push_back(MVT::f64);
1868       NodeTys.push_back(MVT::f64);
1869       break;
1870     }
1871     // else fall through
1872   case MVT::f32:
1873     Chain = DAG.getCopyFromReg(Chain, PPC::F1, Op.Val->getValueType(0),
1874                                InFlag).getValue(1);
1875     ResultVals[0] = Chain.getValue(0);
1876     NumResults = 1;
1877     NodeTys.push_back(Op.Val->getValueType(0));
1878     break;
1879   case MVT::v4f32:
1880   case MVT::v4i32:
1881   case MVT::v8i16:
1882   case MVT::v16i8:
1883     Chain = DAG.getCopyFromReg(Chain, PPC::V2, Op.Val->getValueType(0),
1884                                    InFlag).getValue(1);
1885     ResultVals[0] = Chain.getValue(0);
1886     NumResults = 1;
1887     NodeTys.push_back(Op.Val->getValueType(0));
1888     break;
1889   }
1890
1891   NodeTys.push_back(MVT::Other);
1892
1893   // If the function returns void, just return the chain.
1894   if (NumResults == 0)
1895     return Chain;
1896
1897   // Otherwise, merge everything together with a MERGE_VALUES node.
1898   ResultVals[NumResults++] = Chain;
1899   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
1900                               ResultVals, NumResults);
1901   return Res.getValue(Op.ResNo);
1902 }
1903
1904 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG, TargetMachine &TM) {
1905   SmallVector<CCValAssign, 16> RVLocs;
1906   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
1907   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1908   CCState CCInfo(CC, isVarArg, TM, RVLocs);
1909   CCInfo.AnalyzeReturn(Op.Val, RetCC_PPC);
1910
1911   // If this is the first return lowered for this function, add the regs to the
1912   // liveout set for the function.
1913   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1914     for (unsigned i = 0; i != RVLocs.size(); ++i)
1915       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1916   }
1917
1918   SDOperand Chain = Op.getOperand(0);
1919   SDOperand Flag;
1920
1921   // Copy the result values into the output registers.
1922   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1923     CCValAssign &VA = RVLocs[i];
1924     assert(VA.isRegLoc() && "Can only return in registers!");
1925     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
1926     Flag = Chain.getValue(1);
1927   }
1928
1929   if (Flag.Val)
1930     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
1931   else
1932     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
1933 }
1934
1935 static SDOperand LowerSTACKRESTORE(SDOperand Op, SelectionDAG &DAG,
1936                                    const PPCSubtarget &Subtarget) {
1937   // When we pop the dynamic allocation we need to restore the SP link.
1938
1939   // Get the corect type for pointers.
1940   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1941
1942   // Construct the stack pointer operand.
1943   bool IsPPC64 = Subtarget.isPPC64();
1944   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
1945   SDOperand StackPtr = DAG.getRegister(SP, PtrVT);
1946
1947   // Get the operands for the STACKRESTORE.
1948   SDOperand Chain = Op.getOperand(0);
1949   SDOperand SaveSP = Op.getOperand(1);
1950
1951   // Load the old link SP.
1952   SDOperand LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
1953
1954   // Restore the stack pointer.
1955   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
1956
1957   // Store the old link SP.
1958   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
1959 }
1960
1961 static SDOperand LowerDYNAMIC_STACKALLOC(SDOperand Op, SelectionDAG &DAG,
1962                                          const PPCSubtarget &Subtarget) {
1963   MachineFunction &MF = DAG.getMachineFunction();
1964   bool IsPPC64 = Subtarget.isPPC64();
1965   bool isMachoABI = Subtarget.isMachoABI();
1966
1967   // Get current frame pointer save index.  The users of this index will be
1968   // primarily DYNALLOC instructions.
1969   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1970   int FPSI = FI->getFramePointerSaveIndex();
1971
1972   // If the frame pointer save index hasn't been defined yet.
1973   if (!FPSI) {
1974     // Find out what the fix offset of the frame pointer save area.
1975     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
1976
1977     // Allocate the frame index for frame pointer save area.
1978     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
1979     // Save the result.
1980     FI->setFramePointerSaveIndex(FPSI);
1981   }
1982
1983   // Get the inputs.
1984   SDOperand Chain = Op.getOperand(0);
1985   SDOperand Size  = Op.getOperand(1);
1986
1987   // Get the corect type for pointers.
1988   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1989   // Negate the size.
1990   SDOperand NegSize = DAG.getNode(ISD::SUB, PtrVT,
1991                                   DAG.getConstant(0, PtrVT), Size);
1992   // Construct a node for the frame pointer save index.
1993   SDOperand FPSIdx = DAG.getFrameIndex(FPSI, PtrVT);
1994   // Build a DYNALLOC node.
1995   SDOperand Ops[3] = { Chain, NegSize, FPSIdx };
1996   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
1997   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
1998 }
1999
2000
2001 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2002 /// possible.
2003 static SDOperand LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG) {
2004   // Not FP? Not a fsel.
2005   if (!MVT::isFloatingPoint(Op.getOperand(0).getValueType()) ||
2006       !MVT::isFloatingPoint(Op.getOperand(2).getValueType()))
2007     return SDOperand();
2008
2009   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2010
2011   // Cannot handle SETEQ/SETNE.
2012   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDOperand();
2013
2014   MVT::ValueType ResVT = Op.getValueType();
2015   MVT::ValueType CmpVT = Op.getOperand(0).getValueType();
2016   SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2017   SDOperand TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2018
2019   // If the RHS of the comparison is a 0.0, we don't need to do the
2020   // subtraction at all.
2021   if (isFloatingPointZero(RHS))
2022     switch (CC) {
2023     default: break;       // SETUO etc aren't handled by fsel.
2024     case ISD::SETULT:
2025     case ISD::SETOLT:
2026     case ISD::SETLT:
2027       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2028     case ISD::SETUGE:
2029     case ISD::SETOGE:
2030     case ISD::SETGE:
2031       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2032         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2033       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2034     case ISD::SETUGT:
2035     case ISD::SETOGT:
2036     case ISD::SETGT:
2037       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2038     case ISD::SETULE:
2039     case ISD::SETOLE:
2040     case ISD::SETLE:
2041       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2042         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2043       return DAG.getNode(PPCISD::FSEL, ResVT,
2044                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2045     }
2046
2047   SDOperand Cmp;
2048   switch (CC) {
2049   default: break;       // SETUO etc aren't handled by fsel.
2050   case ISD::SETULT:
2051   case ISD::SETOLT:
2052   case ISD::SETLT:
2053     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2054     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2055       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2056       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2057   case ISD::SETUGE:
2058   case ISD::SETOGE:
2059   case ISD::SETGE:
2060     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2061     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2062       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2063       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2064   case ISD::SETUGT:
2065   case ISD::SETOGT:
2066   case ISD::SETGT:
2067     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2068     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2069       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2070       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2071   case ISD::SETULE:
2072   case ISD::SETOLE:
2073   case ISD::SETLE:
2074     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2075     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2076       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2077       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2078   }
2079   return SDOperand();
2080 }
2081
2082 // FIXME: Split this code up when LegalizeDAGTypes lands.
2083 static SDOperand LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
2084   assert(MVT::isFloatingPoint(Op.getOperand(0).getValueType()));
2085   SDOperand Src = Op.getOperand(0);
2086   if (Src.getValueType() == MVT::f32)
2087     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2088
2089   SDOperand Tmp;
2090   switch (Op.getValueType()) {
2091   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2092   case MVT::i32:
2093     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2094     break;
2095   case MVT::i64:
2096     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2097     break;
2098   }
2099
2100   // Convert the FP value to an int value through memory.
2101   SDOperand FIPtr = DAG.CreateStackTemporary(MVT::f64);
2102
2103   // Emit a store to the stack slot.
2104   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2105
2106   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2107   // add in a bias.
2108   if (Op.getValueType() == MVT::i32)
2109     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2110                         DAG.getConstant(4, FIPtr.getValueType()));
2111   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2112 }
2113
2114 static SDOperand LowerFP_ROUND_INREG(SDOperand Op, SelectionDAG &DAG) {
2115   assert(Op.getValueType() == MVT::ppcf128);
2116   SDNode *Node = Op.Val;
2117   assert(Node->getOperand(0).getValueType() == MVT::ppcf128);
2118   assert(Node->getOperand(0).Val->getOpcode() == ISD::BUILD_PAIR);
2119   SDOperand Lo = Node->getOperand(0).Val->getOperand(0);
2120   SDOperand Hi = Node->getOperand(0).Val->getOperand(1);
2121
2122   // This sequence changes FPSCR to do round-to-zero, adds the two halves
2123   // of the long double, and puts FPSCR back the way it was.  We do not
2124   // actually model FPSCR.
2125   std::vector<MVT::ValueType> NodeTys;
2126   SDOperand Ops[4], Result, MFFSreg, InFlag, FPreg;
2127
2128   NodeTys.push_back(MVT::f64);   // Return register
2129   NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
2130   Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2131   MFFSreg = Result.getValue(0);
2132   InFlag = Result.getValue(1);
2133
2134   NodeTys.clear();
2135   NodeTys.push_back(MVT::Flag);   // Returns a flag
2136   Ops[0] = DAG.getConstant(31, MVT::i32);
2137   Ops[1] = InFlag;
2138   Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
2139   InFlag = Result.getValue(0);
2140
2141   NodeTys.clear();
2142   NodeTys.push_back(MVT::Flag);   // Returns a flag
2143   Ops[0] = DAG.getConstant(30, MVT::i32);
2144   Ops[1] = InFlag;
2145   Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
2146   InFlag = Result.getValue(0);
2147
2148   NodeTys.clear();
2149   NodeTys.push_back(MVT::f64);    // result of add
2150   NodeTys.push_back(MVT::Flag);   // Returns a flag
2151   Ops[0] = Lo;
2152   Ops[1] = Hi;
2153   Ops[2] = InFlag;
2154   Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
2155   FPreg = Result.getValue(0);
2156   InFlag = Result.getValue(1);
2157
2158   NodeTys.clear();
2159   NodeTys.push_back(MVT::f64);
2160   Ops[0] = DAG.getConstant(1, MVT::i32);
2161   Ops[1] = MFFSreg;
2162   Ops[2] = FPreg;
2163   Ops[3] = InFlag;
2164   Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
2165   FPreg = Result.getValue(0);
2166
2167   // We know the low half is about to be thrown away, so just use something
2168   // convenient.
2169   return DAG.getNode(ISD::BUILD_PAIR, Lo.getValueType(), FPreg, FPreg);
2170 }
2171
2172 static SDOperand LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
2173   if (Op.getOperand(0).getValueType() == MVT::i64) {
2174     SDOperand Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2175     SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2176     if (Op.getValueType() == MVT::f32)
2177       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2178     return FP;
2179   }
2180
2181   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2182          "Unhandled SINT_TO_FP type in custom expander!");
2183   // Since we only generate this in 64-bit mode, we can take advantage of
2184   // 64-bit registers.  In particular, sign extend the input value into the
2185   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2186   // then lfd it and fcfid it.
2187   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2188   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2189   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2190   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2191
2192   SDOperand Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2193                                 Op.getOperand(0));
2194
2195   // STD the extended value into the stack slot.
2196   MemOperand MO(PseudoSourceValue::getFixedStack(),
2197                 MemOperand::MOStore, FrameIdx, 8, 8);
2198   SDOperand Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2199                                 DAG.getEntryNode(), Ext64, FIdx,
2200                                 DAG.getMemOperand(MO));
2201   // Load the value as a double.
2202   SDOperand Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2203
2204   // FCFID it and return it.
2205   SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2206   if (Op.getValueType() == MVT::f32)
2207     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2208   return FP;
2209 }
2210
2211 static SDOperand LowerFLT_ROUNDS_(SDOperand Op, SelectionDAG &DAG) {
2212   /*
2213    The rounding mode is in bits 30:31 of FPSR, and has the following
2214    settings:
2215      00 Round to nearest
2216      01 Round to 0
2217      10 Round to +inf
2218      11 Round to -inf
2219
2220   FLT_ROUNDS, on the other hand, expects the following:
2221     -1 Undefined
2222      0 Round to 0
2223      1 Round to nearest
2224      2 Round to +inf
2225      3 Round to -inf
2226
2227   To perform the conversion, we do:
2228     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2229   */
2230
2231   MachineFunction &MF = DAG.getMachineFunction();
2232   MVT::ValueType VT = Op.getValueType();
2233   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2234   std::vector<MVT::ValueType> NodeTys;
2235   SDOperand MFFSreg, InFlag;
2236
2237   // Save FP Control Word to register
2238   NodeTys.push_back(MVT::f64);    // return register
2239   NodeTys.push_back(MVT::Flag);   // unused in this context
2240   SDOperand Chain = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2241
2242   // Save FP register to stack slot
2243   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2244   SDOperand StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2245   SDOperand Store = DAG.getStore(DAG.getEntryNode(), Chain,
2246                                  StackSlot, NULL, 0);
2247
2248   // Load FP Control Word from low 32 bits of stack slot.
2249   SDOperand Four = DAG.getConstant(4, PtrVT);
2250   SDOperand Addr = DAG.getNode(ISD::ADD, PtrVT, StackSlot, Four);
2251   SDOperand CWD = DAG.getLoad(MVT::i32, Store, Addr, NULL, 0);
2252
2253   // Transform as necessary
2254   SDOperand CWD1 =
2255     DAG.getNode(ISD::AND, MVT::i32,
2256                 CWD, DAG.getConstant(3, MVT::i32));
2257   SDOperand CWD2 =
2258     DAG.getNode(ISD::SRL, MVT::i32,
2259                 DAG.getNode(ISD::AND, MVT::i32,
2260                             DAG.getNode(ISD::XOR, MVT::i32,
2261                                         CWD, DAG.getConstant(3, MVT::i32)),
2262                             DAG.getConstant(3, MVT::i32)),
2263                 DAG.getConstant(1, MVT::i8));
2264
2265   SDOperand RetVal =
2266     DAG.getNode(ISD::XOR, MVT::i32, CWD1, CWD2);
2267
2268   return DAG.getNode((MVT::getSizeInBits(VT) < 16 ?
2269                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
2270 }
2271
2272 static SDOperand LowerSHL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2273   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2274          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SHL!");
2275
2276   // Expand into a bunch of logical ops.  Note that these ops
2277   // depend on the PPC behavior for oversized shift amounts.
2278   SDOperand Lo = Op.getOperand(0);
2279   SDOperand Hi = Op.getOperand(1);
2280   SDOperand Amt = Op.getOperand(2);
2281
2282   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2283                                DAG.getConstant(32, MVT::i32), Amt);
2284   SDOperand Tmp2 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Amt);
2285   SDOperand Tmp3 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Tmp1);
2286   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2287   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2288                                DAG.getConstant(-32U, MVT::i32));
2289   SDOperand Tmp6 = DAG.getNode(PPCISD::SHL, MVT::i32, Lo, Tmp5);
2290   SDOperand OutHi = DAG.getNode(ISD::OR, MVT::i32, Tmp4, Tmp6);
2291   SDOperand OutLo = DAG.getNode(PPCISD::SHL, MVT::i32, Lo, Amt);
2292   SDOperand OutOps[] = { OutLo, OutHi };
2293   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2294                      OutOps, 2);
2295 }
2296
2297 static SDOperand LowerSRL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2298   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2299          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SRL!");
2300
2301   // Otherwise, expand into a bunch of logical ops.  Note that these ops
2302   // depend on the PPC behavior for oversized shift amounts.
2303   SDOperand Lo = Op.getOperand(0);
2304   SDOperand Hi = Op.getOperand(1);
2305   SDOperand Amt = Op.getOperand(2);
2306
2307   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2308                                DAG.getConstant(32, MVT::i32), Amt);
2309   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Amt);
2310   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Tmp1);
2311   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2312   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2313                                DAG.getConstant(-32U, MVT::i32));
2314   SDOperand Tmp6 = DAG.getNode(PPCISD::SRL, MVT::i32, Hi, Tmp5);
2315   SDOperand OutLo = DAG.getNode(ISD::OR, MVT::i32, Tmp4, Tmp6);
2316   SDOperand OutHi = DAG.getNode(PPCISD::SRL, MVT::i32, Hi, Amt);
2317   SDOperand OutOps[] = { OutLo, OutHi };
2318   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2319                      OutOps, 2);
2320 }
2321
2322 static SDOperand LowerSRA_PARTS(SDOperand Op, SelectionDAG &DAG) {
2323   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2324          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SRA!");
2325
2326   // Otherwise, expand into a bunch of logical ops, followed by a select_cc.
2327   SDOperand Lo = Op.getOperand(0);
2328   SDOperand Hi = Op.getOperand(1);
2329   SDOperand Amt = Op.getOperand(2);
2330
2331   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2332                                DAG.getConstant(32, MVT::i32), Amt);
2333   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Amt);
2334   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Tmp1);
2335   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2336   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2337                                DAG.getConstant(-32U, MVT::i32));
2338   SDOperand Tmp6 = DAG.getNode(PPCISD::SRA, MVT::i32, Hi, Tmp5);
2339   SDOperand OutHi = DAG.getNode(PPCISD::SRA, MVT::i32, Hi, Amt);
2340   SDOperand OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, MVT::i32),
2341                                     Tmp4, Tmp6, ISD::SETLE);
2342   SDOperand OutOps[] = { OutLo, OutHi };
2343   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2344                      OutOps, 2);
2345 }
2346
2347 //===----------------------------------------------------------------------===//
2348 // Vector related lowering.
2349 //
2350
2351 // If this is a vector of constants or undefs, get the bits.  A bit in
2352 // UndefBits is set if the corresponding element of the vector is an
2353 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2354 // zero.   Return true if this is not an array of constants, false if it is.
2355 //
2356 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
2357                                        uint64_t UndefBits[2]) {
2358   // Start with zero'd results.
2359   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
2360
2361   unsigned EltBitSize = MVT::getSizeInBits(BV->getOperand(0).getValueType());
2362   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
2363     SDOperand OpVal = BV->getOperand(i);
2364
2365     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
2366     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
2367
2368     uint64_t EltBits = 0;
2369     if (OpVal.getOpcode() == ISD::UNDEF) {
2370       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
2371       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
2372       continue;
2373     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
2374       EltBits = CN->getValue() & (~0U >> (32-EltBitSize));
2375     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
2376       assert(CN->getValueType(0) == MVT::f32 &&
2377              "Only one legal FP vector type!");
2378       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
2379     } else {
2380       // Nonconstant element.
2381       return true;
2382     }
2383
2384     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
2385   }
2386
2387   //printf("%llx %llx  %llx %llx\n",
2388   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
2389   return false;
2390 }
2391
2392 // If this is a splat (repetition) of a value across the whole vector, return
2393 // the smallest size that splats it.  For example, "0x01010101010101..." is a
2394 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2395 // SplatSize = 1 byte.
2396 static bool isConstantSplat(const uint64_t Bits128[2],
2397                             const uint64_t Undef128[2],
2398                             unsigned &SplatBits, unsigned &SplatUndef,
2399                             unsigned &SplatSize) {
2400
2401   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
2402   // the same as the lower 64-bits, ignoring undefs.
2403   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
2404     return false;  // Can't be a splat if two pieces don't match.
2405
2406   uint64_t Bits64  = Bits128[0] | Bits128[1];
2407   uint64_t Undef64 = Undef128[0] & Undef128[1];
2408
2409   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
2410   // undefs.
2411   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
2412     return false;  // Can't be a splat if two pieces don't match.
2413
2414   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
2415   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
2416
2417   // If the top 16-bits are different than the lower 16-bits, ignoring
2418   // undefs, we have an i32 splat.
2419   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
2420     SplatBits = Bits32;
2421     SplatUndef = Undef32;
2422     SplatSize = 4;
2423     return true;
2424   }
2425
2426   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
2427   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
2428
2429   // If the top 8-bits are different than the lower 8-bits, ignoring
2430   // undefs, we have an i16 splat.
2431   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
2432     SplatBits = Bits16;
2433     SplatUndef = Undef16;
2434     SplatSize = 2;
2435     return true;
2436   }
2437
2438   // Otherwise, we have an 8-bit splat.
2439   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
2440   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
2441   SplatSize = 1;
2442   return true;
2443 }
2444
2445 /// BuildSplatI - Build a canonical splati of Val with an element size of
2446 /// SplatSize.  Cast the result to VT.
2447 static SDOperand BuildSplatI(int Val, unsigned SplatSize, MVT::ValueType VT,
2448                              SelectionDAG &DAG) {
2449   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
2450
2451   static const MVT::ValueType VTys[] = { // canonical VT to use for each size.
2452     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
2453   };
2454
2455   MVT::ValueType ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
2456
2457   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
2458   if (Val == -1)
2459     SplatSize = 1;
2460
2461   MVT::ValueType CanonicalVT = VTys[SplatSize-1];
2462
2463   // Build a canonical splat for this value.
2464   SDOperand Elt = DAG.getConstant(Val, MVT::getVectorElementType(CanonicalVT));
2465   SmallVector<SDOperand, 8> Ops;
2466   Ops.assign(MVT::getVectorNumElements(CanonicalVT), Elt);
2467   SDOperand Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
2468                               &Ops[0], Ops.size());
2469   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
2470 }
2471
2472 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
2473 /// specified intrinsic ID.
2474 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand LHS, SDOperand RHS,
2475                                   SelectionDAG &DAG,
2476                                   MVT::ValueType DestVT = MVT::Other) {
2477   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
2478   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2479                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
2480 }
2481
2482 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
2483 /// specified intrinsic ID.
2484 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand Op0, SDOperand Op1,
2485                                   SDOperand Op2, SelectionDAG &DAG,
2486                                   MVT::ValueType DestVT = MVT::Other) {
2487   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
2488   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2489                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
2490 }
2491
2492
2493 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
2494 /// amount.  The result has the specified value type.
2495 static SDOperand BuildVSLDOI(SDOperand LHS, SDOperand RHS, unsigned Amt,
2496                              MVT::ValueType VT, SelectionDAG &DAG) {
2497   // Force LHS/RHS to be the right type.
2498   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
2499   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
2500
2501   SDOperand Ops[16];
2502   for (unsigned i = 0; i != 16; ++i)
2503     Ops[i] = DAG.getConstant(i+Amt, MVT::i32);
2504   SDOperand T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
2505                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
2506   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
2507 }
2508
2509 // If this is a case we can't handle, return null and let the default
2510 // expansion code take care of it.  If we CAN select this case, and if it
2511 // selects to a single instruction, return Op.  Otherwise, if we can codegen
2512 // this case more efficiently than a constant pool load, lower it to the
2513 // sequence of ops that should be used.
2514 static SDOperand LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2515   // If this is a vector of constants or undefs, get the bits.  A bit in
2516   // UndefBits is set if the corresponding element of the vector is an
2517   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2518   // zero.
2519   uint64_t VectorBits[2];
2520   uint64_t UndefBits[2];
2521   if (GetConstantBuildVectorBits(Op.Val, VectorBits, UndefBits))
2522     return SDOperand();   // Not a constant vector.
2523
2524   // If this is a splat (repetition) of a value across the whole vector, return
2525   // the smallest size that splats it.  For example, "0x01010101010101..." is a
2526   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2527   // SplatSize = 1 byte.
2528   unsigned SplatBits, SplatUndef, SplatSize;
2529   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
2530     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
2531
2532     // First, handle single instruction cases.
2533
2534     // All zeros?
2535     if (SplatBits == 0) {
2536       // Canonicalize all zero vectors to be v4i32.
2537       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
2538         SDOperand Z = DAG.getConstant(0, MVT::i32);
2539         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
2540         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
2541       }
2542       return Op;
2543     }
2544
2545     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
2546     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
2547     if (SextVal >= -16 && SextVal <= 15)
2548       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
2549
2550
2551     // Two instruction sequences.
2552
2553     // If this value is in the range [-32,30] and is even, use:
2554     //    tmp = VSPLTI[bhw], result = add tmp, tmp
2555     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
2556       Op = BuildSplatI(SextVal >> 1, SplatSize, Op.getValueType(), DAG);
2557       return DAG.getNode(ISD::ADD, Op.getValueType(), Op, Op);
2558     }
2559
2560     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
2561     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
2562     // for fneg/fabs.
2563     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
2564       // Make -1 and vspltisw -1:
2565       SDOperand OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
2566
2567       // Make the VSLW intrinsic, computing 0x8000_0000.
2568       SDOperand Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
2569                                        OnesV, DAG);
2570
2571       // xor by OnesV to invert it.
2572       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
2573       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2574     }
2575
2576     // Check to see if this is a wide variety of vsplti*, binop self cases.
2577     unsigned SplatBitSize = SplatSize*8;
2578     static const signed char SplatCsts[] = {
2579       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
2580       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
2581     };
2582
2583     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
2584       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
2585       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
2586       int i = SplatCsts[idx];
2587
2588       // Figure out what shift amount will be used by altivec if shifted by i in
2589       // this splat size.
2590       unsigned TypeShiftAmt = i & (SplatBitSize-1);
2591
2592       // vsplti + shl self.
2593       if (SextVal == (i << (int)TypeShiftAmt)) {
2594         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2595         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2596           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
2597           Intrinsic::ppc_altivec_vslw
2598         };
2599         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2600         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2601       }
2602
2603       // vsplti + srl self.
2604       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2605         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2606         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2607           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
2608           Intrinsic::ppc_altivec_vsrw
2609         };
2610         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2611         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2612       }
2613
2614       // vsplti + sra self.
2615       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2616         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2617         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2618           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
2619           Intrinsic::ppc_altivec_vsraw
2620         };
2621         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2622         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2623       }
2624
2625       // vsplti + rol self.
2626       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
2627                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
2628         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2629         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2630           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
2631           Intrinsic::ppc_altivec_vrlw
2632         };
2633         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2634         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2635       }
2636
2637       // t = vsplti c, result = vsldoi t, t, 1
2638       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
2639         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2640         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
2641       }
2642       // t = vsplti c, result = vsldoi t, t, 2
2643       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
2644         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2645         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
2646       }
2647       // t = vsplti c, result = vsldoi t, t, 3
2648       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
2649         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2650         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
2651       }
2652     }
2653
2654     // Three instruction sequences.
2655
2656     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
2657     if (SextVal >= 0 && SextVal <= 31) {
2658       SDOperand LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
2659       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2660       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
2661       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2662     }
2663     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
2664     if (SextVal >= -31 && SextVal <= 0) {
2665       SDOperand LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
2666       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2667       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
2668       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2669     }
2670   }
2671
2672   return SDOperand();
2673 }
2674
2675 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2676 /// the specified operations to build the shuffle.
2677 static SDOperand GeneratePerfectShuffle(unsigned PFEntry, SDOperand LHS,
2678                                         SDOperand RHS, SelectionDAG &DAG) {
2679   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2680   unsigned LHSID  = (PFEntry >> 13) & ((1 << 13)-1);
2681   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2682
2683   enum {
2684     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2685     OP_VMRGHW,
2686     OP_VMRGLW,
2687     OP_VSPLTISW0,
2688     OP_VSPLTISW1,
2689     OP_VSPLTISW2,
2690     OP_VSPLTISW3,
2691     OP_VSLDOI4,
2692     OP_VSLDOI8,
2693     OP_VSLDOI12
2694   };
2695
2696   if (OpNum == OP_COPY) {
2697     if (LHSID == (1*9+2)*9+3) return LHS;
2698     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2699     return RHS;
2700   }
2701
2702   SDOperand OpLHS, OpRHS;
2703   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
2704   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
2705
2706   unsigned ShufIdxs[16];
2707   switch (OpNum) {
2708   default: assert(0 && "Unknown i32 permute!");
2709   case OP_VMRGHW:
2710     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
2711     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
2712     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
2713     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
2714     break;
2715   case OP_VMRGLW:
2716     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
2717     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
2718     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
2719     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
2720     break;
2721   case OP_VSPLTISW0:
2722     for (unsigned i = 0; i != 16; ++i)
2723       ShufIdxs[i] = (i&3)+0;
2724     break;
2725   case OP_VSPLTISW1:
2726     for (unsigned i = 0; i != 16; ++i)
2727       ShufIdxs[i] = (i&3)+4;
2728     break;
2729   case OP_VSPLTISW2:
2730     for (unsigned i = 0; i != 16; ++i)
2731       ShufIdxs[i] = (i&3)+8;
2732     break;
2733   case OP_VSPLTISW3:
2734     for (unsigned i = 0; i != 16; ++i)
2735       ShufIdxs[i] = (i&3)+12;
2736     break;
2737   case OP_VSLDOI4:
2738     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
2739   case OP_VSLDOI8:
2740     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
2741   case OP_VSLDOI12:
2742     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
2743   }
2744   SDOperand Ops[16];
2745   for (unsigned i = 0; i != 16; ++i)
2746     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i32);
2747
2748   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
2749                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
2750 }
2751
2752 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
2753 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
2754 /// return the code it can be lowered into.  Worst case, it can always be
2755 /// lowered into a vperm.
2756 static SDOperand LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
2757   SDOperand V1 = Op.getOperand(0);
2758   SDOperand V2 = Op.getOperand(1);
2759   SDOperand PermMask = Op.getOperand(2);
2760
2761   // Cases that are handled by instructions that take permute immediates
2762   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
2763   // selected by the instruction selector.
2764   if (V2.getOpcode() == ISD::UNDEF) {
2765     if (PPC::isSplatShuffleMask(PermMask.Val, 1) ||
2766         PPC::isSplatShuffleMask(PermMask.Val, 2) ||
2767         PPC::isSplatShuffleMask(PermMask.Val, 4) ||
2768         PPC::isVPKUWUMShuffleMask(PermMask.Val, true) ||
2769         PPC::isVPKUHUMShuffleMask(PermMask.Val, true) ||
2770         PPC::isVSLDOIShuffleMask(PermMask.Val, true) != -1 ||
2771         PPC::isVMRGLShuffleMask(PermMask.Val, 1, true) ||
2772         PPC::isVMRGLShuffleMask(PermMask.Val, 2, true) ||
2773         PPC::isVMRGLShuffleMask(PermMask.Val, 4, true) ||
2774         PPC::isVMRGHShuffleMask(PermMask.Val, 1, true) ||
2775         PPC::isVMRGHShuffleMask(PermMask.Val, 2, true) ||
2776         PPC::isVMRGHShuffleMask(PermMask.Val, 4, true)) {
2777       return Op;
2778     }
2779   }
2780
2781   // Altivec has a variety of "shuffle immediates" that take two vector inputs
2782   // and produce a fixed permutation.  If any of these match, do not lower to
2783   // VPERM.
2784   if (PPC::isVPKUWUMShuffleMask(PermMask.Val, false) ||
2785       PPC::isVPKUHUMShuffleMask(PermMask.Val, false) ||
2786       PPC::isVSLDOIShuffleMask(PermMask.Val, false) != -1 ||
2787       PPC::isVMRGLShuffleMask(PermMask.Val, 1, false) ||
2788       PPC::isVMRGLShuffleMask(PermMask.Val, 2, false) ||
2789       PPC::isVMRGLShuffleMask(PermMask.Val, 4, false) ||
2790       PPC::isVMRGHShuffleMask(PermMask.Val, 1, false) ||
2791       PPC::isVMRGHShuffleMask(PermMask.Val, 2, false) ||
2792       PPC::isVMRGHShuffleMask(PermMask.Val, 4, false))
2793     return Op;
2794
2795   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
2796   // perfect shuffle table to emit an optimal matching sequence.
2797   unsigned PFIndexes[4];
2798   bool isFourElementShuffle = true;
2799   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
2800     unsigned EltNo = 8;   // Start out undef.
2801     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
2802       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
2803         continue;   // Undef, ignore it.
2804
2805       unsigned ByteSource =
2806         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getValue();
2807       if ((ByteSource & 3) != j) {
2808         isFourElementShuffle = false;
2809         break;
2810       }
2811
2812       if (EltNo == 8) {
2813         EltNo = ByteSource/4;
2814       } else if (EltNo != ByteSource/4) {
2815         isFourElementShuffle = false;
2816         break;
2817       }
2818     }
2819     PFIndexes[i] = EltNo;
2820   }
2821
2822   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
2823   // perfect shuffle vector to determine if it is cost effective to do this as
2824   // discrete instructions, or whether we should use a vperm.
2825   if (isFourElementShuffle) {
2826     // Compute the index in the perfect shuffle table.
2827     unsigned PFTableIndex =
2828       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2829
2830     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2831     unsigned Cost  = (PFEntry >> 30);
2832
2833     // Determining when to avoid vperm is tricky.  Many things affect the cost
2834     // of vperm, particularly how many times the perm mask needs to be computed.
2835     // For example, if the perm mask can be hoisted out of a loop or is already
2836     // used (perhaps because there are multiple permutes with the same shuffle
2837     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
2838     // the loop requires an extra register.
2839     //
2840     // As a compromise, we only emit discrete instructions if the shuffle can be
2841     // generated in 3 or fewer operations.  When we have loop information
2842     // available, if this block is within a loop, we should avoid using vperm
2843     // for 3-operation perms and use a constant pool load instead.
2844     if (Cost < 3)
2845       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
2846   }
2847
2848   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
2849   // vector that will get spilled to the constant pool.
2850   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
2851
2852   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
2853   // that it is in input element units, not in bytes.  Convert now.
2854   MVT::ValueType EltVT = MVT::getVectorElementType(V1.getValueType());
2855   unsigned BytesPerElement = MVT::getSizeInBits(EltVT)/8;
2856
2857   SmallVector<SDOperand, 16> ResultMask;
2858   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
2859     unsigned SrcElt;
2860     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
2861       SrcElt = 0;
2862     else
2863       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getValue();
2864
2865     for (unsigned j = 0; j != BytesPerElement; ++j)
2866       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
2867                                            MVT::i8));
2868   }
2869
2870   SDOperand VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
2871                                     &ResultMask[0], ResultMask.size());
2872   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
2873 }
2874
2875 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
2876 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
2877 /// information about the intrinsic.
2878 static bool getAltivecCompareInfo(SDOperand Intrin, int &CompareOpc,
2879                                   bool &isDot) {
2880   unsigned IntrinsicID = cast<ConstantSDNode>(Intrin.getOperand(0))->getValue();
2881   CompareOpc = -1;
2882   isDot = false;
2883   switch (IntrinsicID) {
2884   default: return false;
2885     // Comparison predicates.
2886   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
2887   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
2888   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
2889   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
2890   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
2891   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
2892   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
2893   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
2894   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
2895   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
2896   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
2897   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
2898   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
2899
2900     // Normal Comparisons.
2901   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
2902   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
2903   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
2904   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
2905   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
2906   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
2907   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
2908   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
2909   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
2910   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
2911   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
2912   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
2913   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
2914   }
2915   return true;
2916 }
2917
2918 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
2919 /// lower, do it, otherwise return null.
2920 static SDOperand LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
2921   // If this is a lowered altivec predicate compare, CompareOpc is set to the
2922   // opcode number of the comparison.
2923   int CompareOpc;
2924   bool isDot;
2925   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
2926     return SDOperand();    // Don't custom lower most intrinsics.
2927
2928   // If this is a non-dot comparison, make the VCMP node and we are done.
2929   if (!isDot) {
2930     SDOperand Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
2931                                 Op.getOperand(1), Op.getOperand(2),
2932                                 DAG.getConstant(CompareOpc, MVT::i32));
2933     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
2934   }
2935
2936   // Create the PPCISD altivec 'dot' comparison node.
2937   SDOperand Ops[] = {
2938     Op.getOperand(2),  // LHS
2939     Op.getOperand(3),  // RHS
2940     DAG.getConstant(CompareOpc, MVT::i32)
2941   };
2942   std::vector<MVT::ValueType> VTs;
2943   VTs.push_back(Op.getOperand(2).getValueType());
2944   VTs.push_back(MVT::Flag);
2945   SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
2946
2947   // Now that we have the comparison, emit a copy from the CR to a GPR.
2948   // This is flagged to the above dot comparison.
2949   SDOperand Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
2950                                 DAG.getRegister(PPC::CR6, MVT::i32),
2951                                 CompNode.getValue(1));
2952
2953   // Unpack the result based on how the target uses it.
2954   unsigned BitNo;   // Bit # of CR6.
2955   bool InvertBit;   // Invert result?
2956   switch (cast<ConstantSDNode>(Op.getOperand(1))->getValue()) {
2957   default:  // Can't happen, don't crash on invalid number though.
2958   case 0:   // Return the value of the EQ bit of CR6.
2959     BitNo = 0; InvertBit = false;
2960     break;
2961   case 1:   // Return the inverted value of the EQ bit of CR6.
2962     BitNo = 0; InvertBit = true;
2963     break;
2964   case 2:   // Return the value of the LT bit of CR6.
2965     BitNo = 2; InvertBit = false;
2966     break;
2967   case 3:   // Return the inverted value of the LT bit of CR6.
2968     BitNo = 2; InvertBit = true;
2969     break;
2970   }
2971
2972   // Shift the bit into the low position.
2973   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
2974                       DAG.getConstant(8-(3-BitNo), MVT::i32));
2975   // Isolate the bit.
2976   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
2977                       DAG.getConstant(1, MVT::i32));
2978
2979   // If we are supposed to, toggle the bit.
2980   if (InvertBit)
2981     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
2982                         DAG.getConstant(1, MVT::i32));
2983   return Flags;
2984 }
2985
2986 static SDOperand LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2987   // Create a stack slot that is 16-byte aligned.
2988   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2989   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
2990   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2991   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2992
2993   // Store the input value into Value#0 of the stack slot.
2994   SDOperand Store = DAG.getStore(DAG.getEntryNode(),
2995                                  Op.getOperand(0), FIdx, NULL, 0);
2996   // Load it out.
2997   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
2998 }
2999
3000 static SDOperand LowerMUL(SDOperand Op, SelectionDAG &DAG) {
3001   if (Op.getValueType() == MVT::v4i32) {
3002     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3003
3004     SDOperand Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3005     SDOperand Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3006
3007     SDOperand RHSSwap =   // = vrlw RHS, 16
3008       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3009
3010     // Shrinkify inputs to v8i16.
3011     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3012     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3013     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3014
3015     // Low parts multiplied together, generating 32-bit results (we ignore the
3016     // top parts).
3017     SDOperand LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3018                                         LHS, RHS, DAG, MVT::v4i32);
3019
3020     SDOperand HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3021                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3022     // Shift the high parts up 16 bits.
3023     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3024     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3025   } else if (Op.getValueType() == MVT::v8i16) {
3026     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3027
3028     SDOperand Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3029
3030     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3031                             LHS, RHS, Zero, DAG);
3032   } else if (Op.getValueType() == MVT::v16i8) {
3033     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3034
3035     // Multiply the even 8-bit parts, producing 16-bit sums.
3036     SDOperand EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3037                                            LHS, RHS, DAG, MVT::v8i16);
3038     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3039
3040     // Multiply the odd 8-bit parts, producing 16-bit sums.
3041     SDOperand OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3042                                           LHS, RHS, DAG, MVT::v8i16);
3043     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3044
3045     // Merge the results together.
3046     SDOperand Ops[16];
3047     for (unsigned i = 0; i != 8; ++i) {
3048       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3049       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3050     }
3051     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3052                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3053   } else {
3054     assert(0 && "Unknown mul to lower!");
3055     abort();
3056   }
3057 }
3058
3059 /// LowerOperation - Provide custom lowering hooks for some operations.
3060 ///
3061 SDOperand PPCTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
3062   switch (Op.getOpcode()) {
3063   default: assert(0 && "Wasn't expecting to be able to lower this!");
3064   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3065   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3066   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3067   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3068   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3069   case ISD::VASTART:
3070     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3071                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3072
3073   case ISD::VAARG:
3074     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3075                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3076
3077   case ISD::FORMAL_ARGUMENTS:
3078     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3079                                  VarArgsStackOffset, VarArgsNumGPR,
3080                                  VarArgsNumFPR, PPCSubTarget);
3081
3082   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget);
3083   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3084   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3085   case ISD::DYNAMIC_STACKALLOC:
3086     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3087
3088   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3089   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3090   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3091   case ISD::FP_ROUND_INREG:     return LowerFP_ROUND_INREG(Op, DAG);
3092   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3093
3094   // Lower 64-bit shifts.
3095   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3096   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3097   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3098
3099   // Vector-related lowering.
3100   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3101   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3102   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3103   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3104   case ISD::MUL:                return LowerMUL(Op, DAG);
3105
3106   // Frame & Return address.
3107   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3108   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3109   }
3110   return SDOperand();
3111 }
3112
3113 SDNode *PPCTargetLowering::ExpandOperationResult(SDNode *N, SelectionDAG &DAG) {
3114   switch (N->getOpcode()) {
3115   default: assert(0 && "Wasn't expecting to be able to lower this!");
3116   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(SDOperand(N, 0), DAG).Val;
3117   }
3118 }
3119
3120
3121 //===----------------------------------------------------------------------===//
3122 //  Other Lowering Code
3123 //===----------------------------------------------------------------------===//
3124
3125 MachineBasicBlock *
3126 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3127                                                MachineBasicBlock *BB) {
3128   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3129   assert((MI->getOpcode() == PPC::SELECT_CC_I4 ||
3130           MI->getOpcode() == PPC::SELECT_CC_I8 ||
3131           MI->getOpcode() == PPC::SELECT_CC_F4 ||
3132           MI->getOpcode() == PPC::SELECT_CC_F8 ||
3133           MI->getOpcode() == PPC::SELECT_CC_VRRC) &&
3134          "Unexpected instr type to insert");
3135
3136   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
3137   // control-flow pattern.  The incoming instruction knows the destination vreg
3138   // to set, the condition code register to branch on, the true/false values to
3139   // select between, and a branch opcode to use.
3140   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3141   ilist<MachineBasicBlock>::iterator It = BB;
3142   ++It;
3143
3144   //  thisMBB:
3145   //  ...
3146   //   TrueVal = ...
3147   //   cmpTY ccX, r1, r2
3148   //   bCC copy1MBB
3149   //   fallthrough --> copy0MBB
3150   MachineBasicBlock *thisMBB = BB;
3151   MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
3152   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
3153   unsigned SelectPred = MI->getOperand(4).getImm();
3154   BuildMI(BB, TII->get(PPC::BCC))
3155     .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
3156   MachineFunction *F = BB->getParent();
3157   F->getBasicBlockList().insert(It, copy0MBB);
3158   F->getBasicBlockList().insert(It, sinkMBB);
3159   // Update machine-CFG edges by first adding all successors of the current
3160   // block to the new block which will contain the Phi node for the select.
3161   for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
3162       e = BB->succ_end(); i != e; ++i)
3163     sinkMBB->addSuccessor(*i);
3164   // Next, remove all successors of the current block, and add the true
3165   // and fallthrough blocks as its successors.
3166   while(!BB->succ_empty())
3167     BB->removeSuccessor(BB->succ_begin());
3168   BB->addSuccessor(copy0MBB);
3169   BB->addSuccessor(sinkMBB);
3170
3171   //  copy0MBB:
3172   //   %FalseValue = ...
3173   //   # fallthrough to sinkMBB
3174   BB = copy0MBB;
3175
3176   // Update machine-CFG edges
3177   BB->addSuccessor(sinkMBB);
3178
3179   //  sinkMBB:
3180   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3181   //  ...
3182   BB = sinkMBB;
3183   BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
3184     .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
3185     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3186
3187   delete MI;   // The pseudo instruction is gone now.
3188   return BB;
3189 }
3190
3191 //===----------------------------------------------------------------------===//
3192 // Target Optimization Hooks
3193 //===----------------------------------------------------------------------===//
3194
3195 SDOperand PPCTargetLowering::PerformDAGCombine(SDNode *N,
3196                                                DAGCombinerInfo &DCI) const {
3197   TargetMachine &TM = getTargetMachine();
3198   SelectionDAG &DAG = DCI.DAG;
3199   switch (N->getOpcode()) {
3200   default: break;
3201   case PPCISD::SHL:
3202     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3203       if (C->getValue() == 0)   // 0 << V -> 0.
3204         return N->getOperand(0);
3205     }
3206     break;
3207   case PPCISD::SRL:
3208     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3209       if (C->getValue() == 0)   // 0 >>u V -> 0.
3210         return N->getOperand(0);
3211     }
3212     break;
3213   case PPCISD::SRA:
3214     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3215       if (C->getValue() == 0 ||   //  0 >>s V -> 0.
3216           C->isAllOnesValue())    // -1 >>s V -> -1.
3217         return N->getOperand(0);
3218     }
3219     break;
3220
3221   case ISD::SINT_TO_FP:
3222     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
3223       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
3224         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
3225         // We allow the src/dst to be either f32/f64, but the intermediate
3226         // type must be i64.
3227         if (N->getOperand(0).getValueType() == MVT::i64 &&
3228             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
3229           SDOperand Val = N->getOperand(0).getOperand(0);
3230           if (Val.getValueType() == MVT::f32) {
3231             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3232             DCI.AddToWorklist(Val.Val);
3233           }
3234
3235           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
3236           DCI.AddToWorklist(Val.Val);
3237           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
3238           DCI.AddToWorklist(Val.Val);
3239           if (N->getValueType(0) == MVT::f32) {
3240             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
3241                               DAG.getIntPtrConstant(0));
3242             DCI.AddToWorklist(Val.Val);
3243           }
3244           return Val;
3245         } else if (N->getOperand(0).getValueType() == MVT::i32) {
3246           // If the intermediate type is i32, we can avoid the load/store here
3247           // too.
3248         }
3249       }
3250     }
3251     break;
3252   case ISD::STORE:
3253     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
3254     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
3255         !cast<StoreSDNode>(N)->isTruncatingStore() &&
3256         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
3257         N->getOperand(1).getValueType() == MVT::i32 &&
3258         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
3259       SDOperand Val = N->getOperand(1).getOperand(0);
3260       if (Val.getValueType() == MVT::f32) {
3261         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3262         DCI.AddToWorklist(Val.Val);
3263       }
3264       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
3265       DCI.AddToWorklist(Val.Val);
3266
3267       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
3268                         N->getOperand(2), N->getOperand(3));
3269       DCI.AddToWorklist(Val.Val);
3270       return Val;
3271     }
3272
3273     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
3274     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
3275         N->getOperand(1).Val->hasOneUse() &&
3276         (N->getOperand(1).getValueType() == MVT::i32 ||
3277          N->getOperand(1).getValueType() == MVT::i16)) {
3278       SDOperand BSwapOp = N->getOperand(1).getOperand(0);
3279       // Do an any-extend to 32-bits if this is a half-word input.
3280       if (BSwapOp.getValueType() == MVT::i16)
3281         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
3282
3283       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
3284                          N->getOperand(2), N->getOperand(3),
3285                          DAG.getValueType(N->getOperand(1).getValueType()));
3286     }
3287     break;
3288   case ISD::BSWAP:
3289     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
3290     if (ISD::isNON_EXTLoad(N->getOperand(0).Val) &&
3291         N->getOperand(0).hasOneUse() &&
3292         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
3293       SDOperand Load = N->getOperand(0);
3294       LoadSDNode *LD = cast<LoadSDNode>(Load);
3295       // Create the byte-swapping load.
3296       std::vector<MVT::ValueType> VTs;
3297       VTs.push_back(MVT::i32);
3298       VTs.push_back(MVT::Other);
3299       SDOperand MO = DAG.getMemOperand(LD->getMemOperand());
3300       SDOperand Ops[] = {
3301         LD->getChain(),    // Chain
3302         LD->getBasePtr(),  // Ptr
3303         MO,                // MemOperand
3304         DAG.getValueType(N->getValueType(0)) // VT
3305       };
3306       SDOperand BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
3307
3308       // If this is an i16 load, insert the truncate.
3309       SDOperand ResVal = BSLoad;
3310       if (N->getValueType(0) == MVT::i16)
3311         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
3312
3313       // First, combine the bswap away.  This makes the value produced by the
3314       // load dead.
3315       DCI.CombineTo(N, ResVal);
3316
3317       // Next, combine the load away, we give it a bogus result value but a real
3318       // chain result.  The result value is dead because the bswap is dead.
3319       DCI.CombineTo(Load.Val, ResVal, BSLoad.getValue(1));
3320
3321       // Return N so it doesn't get rechecked!
3322       return SDOperand(N, 0);
3323     }
3324
3325     break;
3326   case PPCISD::VCMP: {
3327     // If a VCMPo node already exists with exactly the same operands as this
3328     // node, use its result instead of this node (VCMPo computes both a CR6 and
3329     // a normal output).
3330     //
3331     if (!N->getOperand(0).hasOneUse() &&
3332         !N->getOperand(1).hasOneUse() &&
3333         !N->getOperand(2).hasOneUse()) {
3334
3335       // Scan all of the users of the LHS, looking for VCMPo's that match.
3336       SDNode *VCMPoNode = 0;
3337
3338       SDNode *LHSN = N->getOperand(0).Val;
3339       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
3340            UI != E; ++UI)
3341         if ((*UI)->getOpcode() == PPCISD::VCMPo &&
3342             (*UI)->getOperand(1) == N->getOperand(1) &&
3343             (*UI)->getOperand(2) == N->getOperand(2) &&
3344             (*UI)->getOperand(0) == N->getOperand(0)) {
3345           VCMPoNode = *UI;
3346           break;
3347         }
3348
3349       // If there is no VCMPo node, or if the flag value has a single use, don't
3350       // transform this.
3351       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
3352         break;
3353
3354       // Look at the (necessarily single) use of the flag value.  If it has a
3355       // chain, this transformation is more complex.  Note that multiple things
3356       // could use the value result, which we should ignore.
3357       SDNode *FlagUser = 0;
3358       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
3359            FlagUser == 0; ++UI) {
3360         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
3361         SDNode *User = *UI;
3362         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
3363           if (User->getOperand(i) == SDOperand(VCMPoNode, 1)) {
3364             FlagUser = User;
3365             break;
3366           }
3367         }
3368       }
3369
3370       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
3371       // give up for right now.
3372       if (FlagUser->getOpcode() == PPCISD::MFCR)
3373         return SDOperand(VCMPoNode, 0);
3374     }
3375     break;
3376   }
3377   case ISD::BR_CC: {
3378     // If this is a branch on an altivec predicate comparison, lower this so
3379     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
3380     // lowering is done pre-legalize, because the legalizer lowers the predicate
3381     // compare down to code that is difficult to reassemble.
3382     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
3383     SDOperand LHS = N->getOperand(2), RHS = N->getOperand(3);
3384     int CompareOpc;
3385     bool isDot;
3386
3387     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
3388         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
3389         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
3390       assert(isDot && "Can't compare against a vector result!");
3391
3392       // If this is a comparison against something other than 0/1, then we know
3393       // that the condition is never/always true.
3394       unsigned Val = cast<ConstantSDNode>(RHS)->getValue();
3395       if (Val != 0 && Val != 1) {
3396         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
3397           return N->getOperand(0);
3398         // Always !=, turn it into an unconditional branch.
3399         return DAG.getNode(ISD::BR, MVT::Other,
3400                            N->getOperand(0), N->getOperand(4));
3401       }
3402
3403       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
3404
3405       // Create the PPCISD altivec 'dot' comparison node.
3406       std::vector<MVT::ValueType> VTs;
3407       SDOperand Ops[] = {
3408         LHS.getOperand(2),  // LHS of compare
3409         LHS.getOperand(3),  // RHS of compare
3410         DAG.getConstant(CompareOpc, MVT::i32)
3411       };
3412       VTs.push_back(LHS.getOperand(2).getValueType());
3413       VTs.push_back(MVT::Flag);
3414       SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3415
3416       // Unpack the result based on how the target uses it.
3417       PPC::Predicate CompOpc;
3418       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getValue()) {
3419       default:  // Can't happen, don't crash on invalid number though.
3420       case 0:   // Branch on the value of the EQ bit of CR6.
3421         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
3422         break;
3423       case 1:   // Branch on the inverted value of the EQ bit of CR6.
3424         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
3425         break;
3426       case 2:   // Branch on the value of the LT bit of CR6.
3427         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
3428         break;
3429       case 3:   // Branch on the inverted value of the LT bit of CR6.
3430         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
3431         break;
3432       }
3433
3434       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
3435                          DAG.getConstant(CompOpc, MVT::i32),
3436                          DAG.getRegister(PPC::CR6, MVT::i32),
3437                          N->getOperand(4), CompNode.getValue(1));
3438     }
3439     break;
3440   }
3441   }
3442
3443   return SDOperand();
3444 }
3445
3446 //===----------------------------------------------------------------------===//
3447 // Inline Assembly Support
3448 //===----------------------------------------------------------------------===//
3449
3450 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
3451                                                        const APInt &Mask,
3452                                                        APInt &KnownZero,
3453                                                        APInt &KnownOne,
3454                                                        const SelectionDAG &DAG,
3455                                                        unsigned Depth) const {
3456   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3457   switch (Op.getOpcode()) {
3458   default: break;
3459   case PPCISD::LBRX: {
3460     // lhbrx is known to have the top bits cleared out.
3461     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
3462       KnownZero = 0xFFFF0000;
3463     break;
3464   }
3465   case ISD::INTRINSIC_WO_CHAIN: {
3466     switch (cast<ConstantSDNode>(Op.getOperand(0))->getValue()) {
3467     default: break;
3468     case Intrinsic::ppc_altivec_vcmpbfp_p:
3469     case Intrinsic::ppc_altivec_vcmpeqfp_p:
3470     case Intrinsic::ppc_altivec_vcmpequb_p:
3471     case Intrinsic::ppc_altivec_vcmpequh_p:
3472     case Intrinsic::ppc_altivec_vcmpequw_p:
3473     case Intrinsic::ppc_altivec_vcmpgefp_p:
3474     case Intrinsic::ppc_altivec_vcmpgtfp_p:
3475     case Intrinsic::ppc_altivec_vcmpgtsb_p:
3476     case Intrinsic::ppc_altivec_vcmpgtsh_p:
3477     case Intrinsic::ppc_altivec_vcmpgtsw_p:
3478     case Intrinsic::ppc_altivec_vcmpgtub_p:
3479     case Intrinsic::ppc_altivec_vcmpgtuh_p:
3480     case Intrinsic::ppc_altivec_vcmpgtuw_p:
3481       KnownZero = ~1U;  // All bits but the low one are known to be zero.
3482       break;
3483     }
3484   }
3485   }
3486 }
3487
3488
3489 /// getConstraintType - Given a constraint, return the type of
3490 /// constraint it is for this target.
3491 PPCTargetLowering::ConstraintType
3492 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
3493   if (Constraint.size() == 1) {
3494     switch (Constraint[0]) {
3495     default: break;
3496     case 'b':
3497     case 'r':
3498     case 'f':
3499     case 'v':
3500     case 'y':
3501       return C_RegisterClass;
3502     }
3503   }
3504   return TargetLowering::getConstraintType(Constraint);
3505 }
3506
3507 std::pair<unsigned, const TargetRegisterClass*>
3508 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3509                                                 MVT::ValueType VT) const {
3510   if (Constraint.size() == 1) {
3511     // GCC RS6000 Constraint Letters
3512     switch (Constraint[0]) {
3513     case 'b':   // R1-R31
3514     case 'r':   // R0-R31
3515       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
3516         return std::make_pair(0U, PPC::G8RCRegisterClass);
3517       return std::make_pair(0U, PPC::GPRCRegisterClass);
3518     case 'f':
3519       if (VT == MVT::f32)
3520         return std::make_pair(0U, PPC::F4RCRegisterClass);
3521       else if (VT == MVT::f64)
3522         return std::make_pair(0U, PPC::F8RCRegisterClass);
3523       break;
3524     case 'v':
3525       return std::make_pair(0U, PPC::VRRCRegisterClass);
3526     case 'y':   // crrc
3527       return std::make_pair(0U, PPC::CRRCRegisterClass);
3528     }
3529   }
3530
3531   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3532 }
3533
3534
3535 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3536 /// vector.  If it is invalid, don't add anything to Ops.
3537 void PPCTargetLowering::LowerAsmOperandForConstraint(SDOperand Op, char Letter,
3538                                                      std::vector<SDOperand>&Ops,
3539                                                      SelectionDAG &DAG) {
3540   SDOperand Result(0,0);
3541   switch (Letter) {
3542   default: break;
3543   case 'I':
3544   case 'J':
3545   case 'K':
3546   case 'L':
3547   case 'M':
3548   case 'N':
3549   case 'O':
3550   case 'P': {
3551     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
3552     if (!CST) return; // Must be an immediate to match.
3553     unsigned Value = CST->getValue();
3554     switch (Letter) {
3555     default: assert(0 && "Unknown constraint letter!");
3556     case 'I':  // "I" is a signed 16-bit constant.
3557       if ((short)Value == (int)Value)
3558         Result = DAG.getTargetConstant(Value, Op.getValueType());
3559       break;
3560     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
3561     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
3562       if ((short)Value == 0)
3563         Result = DAG.getTargetConstant(Value, Op.getValueType());
3564       break;
3565     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
3566       if ((Value >> 16) == 0)
3567         Result = DAG.getTargetConstant(Value, Op.getValueType());
3568       break;
3569     case 'M':  // "M" is a constant that is greater than 31.
3570       if (Value > 31)
3571         Result = DAG.getTargetConstant(Value, Op.getValueType());
3572       break;
3573     case 'N':  // "N" is a positive constant that is an exact power of two.
3574       if ((int)Value > 0 && isPowerOf2_32(Value))
3575         Result = DAG.getTargetConstant(Value, Op.getValueType());
3576       break;
3577     case 'O':  // "O" is the constant zero.
3578       if (Value == 0)
3579         Result = DAG.getTargetConstant(Value, Op.getValueType());
3580       break;
3581     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
3582       if ((short)-Value == (int)-Value)
3583         Result = DAG.getTargetConstant(Value, Op.getValueType());
3584       break;
3585     }
3586     break;
3587   }
3588   }
3589
3590   if (Result.Val) {
3591     Ops.push_back(Result);
3592     return;
3593   }
3594
3595   // Handle standard constraint letters.
3596   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
3597 }
3598
3599 // isLegalAddressingMode - Return true if the addressing mode represented
3600 // by AM is legal for this target, for a load/store of the specified type.
3601 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3602                                               const Type *Ty) const {
3603   // FIXME: PPC does not allow r+i addressing modes for vectors!
3604
3605   // PPC allows a sign-extended 16-bit immediate field.
3606   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
3607     return false;
3608
3609   // No global is ever allowed as a base.
3610   if (AM.BaseGV)
3611     return false;
3612
3613   // PPC only support r+r,
3614   switch (AM.Scale) {
3615   case 0:  // "r+i" or just "i", depending on HasBaseReg.
3616     break;
3617   case 1:
3618     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
3619       return false;
3620     // Otherwise we have r+r or r+i.
3621     break;
3622   case 2:
3623     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
3624       return false;
3625     // Allow 2*r as r+r.
3626     break;
3627   default:
3628     // No other scales are supported.
3629     return false;
3630   }
3631
3632   return true;
3633 }
3634
3635 /// isLegalAddressImmediate - Return true if the integer value can be used
3636 /// as the offset of the target addressing mode for load / store of the
3637 /// given type.
3638 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
3639   // PPC allows a sign-extended 16-bit immediate field.
3640   return (V > -(1 << 16) && V < (1 << 16)-1);
3641 }
3642
3643 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
3644   return false;
3645 }
3646
3647 SDOperand PPCTargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
3648   // Depths > 0 not supported yet!
3649   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3650     return SDOperand();
3651
3652   MachineFunction &MF = DAG.getMachineFunction();
3653   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
3654   int RAIdx = FuncInfo->getReturnAddrSaveIndex();
3655   if (RAIdx == 0) {
3656     bool isPPC64 = PPCSubTarget.isPPC64();
3657     int Offset =
3658       PPCFrameInfo::getReturnSaveOffset(isPPC64, PPCSubTarget.isMachoABI());
3659
3660     // Set up a frame object for the return address.
3661     RAIdx = MF.getFrameInfo()->CreateFixedObject(isPPC64 ? 8 : 4, Offset);
3662
3663     // Remember it for next time.
3664     FuncInfo->setReturnAddrSaveIndex(RAIdx);
3665
3666     // Make sure the function really does not optimize away the store of the RA
3667     // to the stack.
3668     FuncInfo->setLRStoreRequired();
3669   }
3670
3671   // Just load the return address off the stack.
3672   SDOperand RetAddrFI =  DAG.getFrameIndex(RAIdx, getPointerTy());
3673   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
3674 }
3675
3676 SDOperand PPCTargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
3677   // Depths > 0 not supported yet!
3678   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3679     return SDOperand();
3680
3681   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3682   bool isPPC64 = PtrVT == MVT::i64;
3683
3684   MachineFunction &MF = DAG.getMachineFunction();
3685   MachineFrameInfo *MFI = MF.getFrameInfo();
3686   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
3687                   && MFI->getStackSize();
3688
3689   if (isPPC64)
3690     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
3691       MVT::i64);
3692   else
3693     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
3694       MVT::i32);
3695 }