lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCPredicates.h"
  18 #include "PPCTargetMachine.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/CallingConv.h"
  30 #include "llvm/Constants.h"
  31 #include "llvm/Function.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/DerivedTypes.h"
  39 using namespace llvm;
  40
  41 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  42                                      CCValAssign::LocInfo &LocInfo,
  43                                      ISD::ArgFlagsTy &ArgFlags,
  44                                      CCState &State);
  45 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, EVT &ValVT,
  46                                             EVT &LocVT,
  47                                             CCValAssign::LocInfo &LocInfo,
  48                                             ISD::ArgFlagsTy &ArgFlags,
  49                                             CCState &State);
  50 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, EVT &ValVT,
  51                                               EVT &LocVT,
  52                                               CCValAssign::LocInfo &LocInfo,
  53                                               ISD::ArgFlagsTy &ArgFlags,
  54                                               CCState &State);
  55
  56 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  57 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  58                                      cl::Hidden);
  59
  60 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  61   if (TM.getSubtargetImpl()->isDarwin())
  62     return new TargetLoweringObjectFileMachO();
  63
  64   return new TargetLoweringObjectFileELF();
  65 }
  66
  67 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  68   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  69
  70   setPow2DivIsCheap();
  71
  72   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  73   setUseUnderscoreSetJmp(true);
  74   setUseUnderscoreLongJmp(true);
  75
  76   // Set up the register classes.
  77   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  78   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  79   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  80
  81   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  82   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  83   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  84
  85   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  86
  87   // PowerPC has pre-inc load and store's.
  88   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  89   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  90   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  91   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  92   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  93   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  94   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  95   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  96   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  97   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  98
  99   // This is used in the ppcf128->int sequence.  Note it has different semantics
 100   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 101   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 102
 103   // PowerPC has no SREM/UREM instructions
 104   setOperationAction(ISD::SREM, MVT::i32, Expand);
 105   setOperationAction(ISD::UREM, MVT::i32, Expand);
 106   setOperationAction(ISD::SREM, MVT::i64, Expand);
 107   setOperationAction(ISD::UREM, MVT::i64, Expand);
 108
 109   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 110   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 111   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 112   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 113   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 114   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 115   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 116   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 117   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 118
 119   // We don't support sin/cos/sqrt/fmod/pow
 120   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 121   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 122   setOperationAction(ISD::FREM , MVT::f64, Expand);
 123   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 124   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 125   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 126   setOperationAction(ISD::FREM , MVT::f32, Expand);
 127   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 128
 129   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 130
 131   // If we're enabling GP optimizations, use hardware square root
 132   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 133     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 134     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 135   }
 136
 137   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 138   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 139
 140   // PowerPC does not have BSWAP, CTPOP or CTTZ
 141   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 142   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 143   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 144   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 145   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 146   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 147
 148   // PowerPC does not have ROTR
 149   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 150   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 151
 152   // PowerPC does not have Select
 153   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 154   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 155   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 156   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 157
 158   // PowerPC wants to turn select_cc of FP into fsel when possible.
 159   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 160   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 161
 162   // PowerPC wants to optimize integer setcc a bit
 163   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 164
 165   // PowerPC does not have BRCOND which requires SetCC
 166   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 167
 168   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 169
 170   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 171   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 172
 173   // PowerPC does not have [U|S]INT_TO_FP
 174   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 175   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 176
 177   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 178   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 179   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 180   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 181
 182   // We cannot sextinreg(i1).  Expand to shifts.
 183   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 184
 185   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 186   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 187   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 188   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 189
 190
 191   // We want to legalize GlobalAddress and ConstantPool nodes into the
 192   // appropriate instructions to materialize the address.
 193   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 194   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 195   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 196   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 197   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 198   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 199   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 200   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 201   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 202   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 203
 204   // TRAP is legal.
 205   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 206
 207   // TRAMPOLINE is custom lowered.
 208   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 209
 210   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 211   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 212
 213   // VAARG is custom lowered with the 32-bit SVR4 ABI.
 214   if (    TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
 215       && !TM.getSubtarget<PPCSubtarget>().isPPC64())
 216     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 217   else
 218     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 219
 220   // Use the default implementation.
 221   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 222   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 223   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 224   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 225   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 226   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 227
 228   // We want to custom lower some of our intrinsics.
 229   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 230
 231   // Comparisons that require checking two conditions.
 232   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 233   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 234   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 235   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 236   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 237   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 238   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 239   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 240   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 241   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 242   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 243   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 244
 245   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 246     // They also have instructions for converting between i64 and fp.
 247     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 248     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 249     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 250     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 251     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 252     // We cannot do this with Promote because i64 is not a legal type.
 253     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 254
 255     // FIXME: disable this lowered code.  This generates 64-bit register values,
 256     // and we don't model the fact that the top part is clobbered by calls.  We
 257     // need to flag these together so that the value isn't live across a call.
 258     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 259   } else {
 260     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 261     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 262   }
 263
 264   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 265     // 64-bit PowerPC implementations can support i64 types directly
 266     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 267     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 268     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 269     // 64-bit PowerPC wants to expand i128 shifts itself.
 270     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 271     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 272     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 273   } else {
 274     // 32-bit PowerPC wants to expand i64 shifts itself.
 275     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 276     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 277     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 278   }
 279
 280   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 281     // First set operation action for all vector types to expand. Then we
 282     // will selectively turn on ones that can be effectively codegen'd.
 283     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 284          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 285       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 286
 287       // add/sub are legal for all supported vector VT's.
 288       setOperationAction(ISD::ADD , VT, Legal);
 289       setOperationAction(ISD::SUB , VT, Legal);
 290
 291       // We promote all shuffles to v16i8.
 292       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 293       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 294
 295       // We promote all non-typed operations to v4i32.
 296       setOperationAction(ISD::AND   , VT, Promote);
 297       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 298       setOperationAction(ISD::OR    , VT, Promote);
 299       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 300       setOperationAction(ISD::XOR   , VT, Promote);
 301       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 302       setOperationAction(ISD::LOAD  , VT, Promote);
 303       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 304       setOperationAction(ISD::SELECT, VT, Promote);
 305       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 306       setOperationAction(ISD::STORE, VT, Promote);
 307       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 308
 309       // No other operations are legal.
 310       setOperationAction(ISD::MUL , VT, Expand);
 311       setOperationAction(ISD::SDIV, VT, Expand);
 312       setOperationAction(ISD::SREM, VT, Expand);
 313       setOperationAction(ISD::UDIV, VT, Expand);
 314       setOperationAction(ISD::UREM, VT, Expand);
 315       setOperationAction(ISD::FDIV, VT, Expand);
 316       setOperationAction(ISD::FNEG, VT, Expand);
 317       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 318       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 319       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 320       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 321       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 322       setOperationAction(ISD::UDIVREM, VT, Expand);
 323       setOperationAction(ISD::SDIVREM, VT, Expand);
 324       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 325       setOperationAction(ISD::FPOW, VT, Expand);
 326       setOperationAction(ISD::CTPOP, VT, Expand);
 327       setOperationAction(ISD::CTLZ, VT, Expand);
 328       setOperationAction(ISD::CTTZ, VT, Expand);
 329     }
 330
 331     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 332     // with merges, splats, etc.
 333     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 334
 335     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 336     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 337     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 338     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 339     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 340     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 341
 342     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 343     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 344     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 345     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 346
 347     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 348     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 349     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 350     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 351
 352     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 353     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 354
 355     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 356     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 357     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 358     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 359   }
 360
 361   setShiftAmountType(MVT::i32);
 362   setBooleanContents(ZeroOrOneBooleanContent);
 363
 364   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 365     setStackPointerRegisterToSaveRestore(PPC::X1);
 366     setExceptionPointerRegister(PPC::X3);
 367     setExceptionSelectorRegister(PPC::X4);
 368   } else {
 369     setStackPointerRegisterToSaveRestore(PPC::R1);
 370     setExceptionPointerRegister(PPC::R3);
 371     setExceptionSelectorRegister(PPC::R4);
 372   }
 373
 374   // We have target-specific dag combine patterns for the following nodes:
 375   setTargetDAGCombine(ISD::SINT_TO_FP);
 376   setTargetDAGCombine(ISD::STORE);
 377   setTargetDAGCombine(ISD::BR_CC);
 378   setTargetDAGCombine(ISD::BSWAP);
 379
 380   // Darwin long double math library functions have $LDBL128 appended.
 381   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 382     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 383     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 384     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 385     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 386     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 387     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 388     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 389     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 390     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 391     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 392   }
 393
 394   computeRegisterProperties();
 395 }
 396
 397 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 398 /// function arguments in the caller parameter area.
 399 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 400   TargetMachine &TM = getTargetMachine();
 401   // Darwin passes everything on 4 byte boundary.
 402   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 403     return 4;
 404   // FIXME SVR4 TBD
 405   return 4;
 406 }
 407
 408 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 409   switch (Opcode) {
 410   default: return 0;
 411   case PPCISD::FSEL:            return "PPCISD::FSEL";
 412   case PPCISD::FCFID:           return "PPCISD::FCFID";
 413   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 414   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 415   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 416   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 417   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 418   case PPCISD::VPERM:           return "PPCISD::VPERM";
 419   case PPCISD::Hi:              return "PPCISD::Hi";
 420   case PPCISD::Lo:              return "PPCISD::Lo";
 421   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 422   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 423   case PPCISD::LOAD:            return "PPCISD::LOAD";
 424   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 425   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 426   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 427   case PPCISD::SRL:             return "PPCISD::SRL";
 428   case PPCISD::SRA:             return "PPCISD::SRA";
 429   case PPCISD::SHL:             return "PPCISD::SHL";
 430   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 431   case PPCISD::STD_32:          return "PPCISD::STD_32";
 432   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 433   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 434   case PPCISD::NOP:             return "PPCISD::NOP";
 435   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 436   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 437   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 438   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 439   case PPCISD::MFCR:            return "PPCISD::MFCR";
 440   case PPCISD::VCMP:            return "PPCISD::VCMP";
 441   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 442   case PPCISD::LBRX:            return "PPCISD::LBRX";
 443   case PPCISD::STBRX:           return "PPCISD::STBRX";
 444   case PPCISD::LARX:            return "PPCISD::LARX";
 445   case PPCISD::STCX:            return "PPCISD::STCX";
 446   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 447   case PPCISD::MFFS:            return "PPCISD::MFFS";
 448   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 449   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 450   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 451   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 452   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 453   }
 454 }
 455
 456 MVT::SimpleValueType PPCTargetLowering::getSetCCResultType(EVT VT) const {
 457   return MVT::i32;
 458 }
 459
 460 /// getFunctionAlignment - Return the Log2 alignment of this function.
 461 unsigned PPCTargetLowering::getFunctionAlignment(const Function *F) const {
 462   if (getTargetMachine().getSubtarget<PPCSubtarget>().isDarwin())
 463     return F->hasFnAttr(Attribute::OptimizeForSize) ? 2 : 4;
 464   else
 465     return 2;
 466 }
 467
 468 //===----------------------------------------------------------------------===//
 469 // Node matching predicates, for use by the tblgen matching code.
 470 //===----------------------------------------------------------------------===//
 471
 472 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 473 static bool isFloatingPointZero(SDValue Op) {
 474   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 475     return CFP->getValueAPF().isZero();
 476   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 477     // Maybe this has already been legalized into the constant pool?
 478     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 479       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 480         return CFP->getValueAPF().isZero();
 481   }
 482   return false;
 483 }
 484
 485 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 486 /// true if Op is undef or if it matches the specified value.
 487 static bool isConstantOrUndef(int Op, int Val) {
 488   return Op < 0 || Op == Val;
 489 }
 490
 491 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 492 /// VPKUHUM instruction.
 493 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 494   if (!isUnary) {
 495     for (unsigned i = 0; i != 16; ++i)
 496       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 497         return false;
 498   } else {
 499     for (unsigned i = 0; i != 8; ++i)
 500       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 501           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 502         return false;
 503   }
 504   return true;
 505 }
 506
 507 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 508 /// VPKUWUM instruction.
 509 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 510   if (!isUnary) {
 511     for (unsigned i = 0; i != 16; i += 2)
 512       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 513           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 514         return false;
 515   } else {
 516     for (unsigned i = 0; i != 8; i += 2)
 517       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 518           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 519           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 520           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 521         return false;
 522   }
 523   return true;
 524 }
 525
 526 /// isVMerge - Common function, used to match vmrg* shuffles.
 527 ///
 528 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 529                      unsigned LHSStart, unsigned RHSStart) {
 530   assert(N->getValueType(0) == MVT::v16i8 &&
 531          "PPC only supports shuffles by bytes!");
 532   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 533          "Unsupported merge size!");
 534
 535   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 536     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 537       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 538                              LHSStart+j+i*UnitSize) ||
 539           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 540                              RHSStart+j+i*UnitSize))
 541         return false;
 542     }
 543   return true;
 544 }
 545
 546 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 547 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 548 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 549                              bool isUnary) {
 550   if (!isUnary)
 551     return isVMerge(N, UnitSize, 8, 24);
 552   return isVMerge(N, UnitSize, 8, 8);
 553 }
 554
 555 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 556 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 557 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 558                              bool isUnary) {
 559   if (!isUnary)
 560     return isVMerge(N, UnitSize, 0, 16);
 561   return isVMerge(N, UnitSize, 0, 0);
 562 }
 563
 564
 565 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 566 /// amount, otherwise return -1.
 567 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 568   assert(N->getValueType(0) == MVT::v16i8 &&
 569          "PPC only supports shuffles by bytes!");
 570
 571   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 572
 573   // Find the first non-undef value in the shuffle mask.
 574   unsigned i;
 575   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 576     /*search*/;
 577
 578   if (i == 16) return -1;  // all undef.
 579
 580   // Otherwise, check to see if the rest of the elements are consecutively
 581   // numbered from this value.
 582   unsigned ShiftAmt = SVOp->getMaskElt(i);
 583   if (ShiftAmt < i) return -1;
 584   ShiftAmt -= i;
 585
 586   if (!isUnary) {
 587     // Check the rest of the elements to see if they are consecutive.
 588     for (++i; i != 16; ++i)
 589       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 590         return -1;
 591   } else {
 592     // Check the rest of the elements to see if they are consecutive.
 593     for (++i; i != 16; ++i)
 594       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 595         return -1;
 596   }
 597   return ShiftAmt;
 598 }
 599
 600 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 601 /// specifies a splat of a single element that is suitable for input to
 602 /// VSPLTB/VSPLTH/VSPLTW.
 603 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 604   assert(N->getValueType(0) == MVT::v16i8 &&
 605          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 606
 607   // This is a splat operation if each element of the permute is the same, and
 608   // if the value doesn't reference the second vector.
 609   unsigned ElementBase = N->getMaskElt(0);
 610
 611   // FIXME: Handle UNDEF elements too!
 612   if (ElementBase >= 16)
 613     return false;
 614
 615   // Check that the indices are consecutive, in the case of a multi-byte element
 616   // splatted with a v16i8 mask.
 617   for (unsigned i = 1; i != EltSize; ++i)
 618     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 619       return false;
 620
 621   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 622     if (N->getMaskElt(i) < 0) continue;
 623     for (unsigned j = 0; j != EltSize; ++j)
 624       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 625         return false;
 626   }
 627   return true;
 628 }
 629
 630 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 631 /// are -0.0.
 632 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 633   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 634
 635   APInt APVal, APUndef;
 636   unsigned BitSize;
 637   bool HasAnyUndefs;
 638
 639   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 640     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 641       return CFP->getValueAPF().isNegZero();
 642
 643   return false;
 644 }
 645
 646 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 647 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 648 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 649   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 650   assert(isSplatShuffleMask(SVOp, EltSize));
 651   return SVOp->getMaskElt(0) / EltSize;
 652 }
 653
 654 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 655 /// by using a vspltis[bhw] instruction of the specified element size, return
 656 /// the constant being splatted.  The ByteSize field indicates the number of
 657 /// bytes of each element [124] -> [bhw].
 658 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 659   SDValue OpVal(0, 0);
 660
 661   // If ByteSize of the splat is bigger than the element size of the
 662   // build_vector, then we have a case where we are checking for a splat where
 663   // multiple elements of the buildvector are folded together into a single
 664   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 665   unsigned EltSize = 16/N->getNumOperands();
 666   if (EltSize < ByteSize) {
 667     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 668     SDValue UniquedVals[4];
 669     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 670
 671     // See if all of the elements in the buildvector agree across.
 672     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 673       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 674       // If the element isn't a constant, bail fully out.
 675       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 676
 677
 678       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 679         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 680       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 681         return SDValue();  // no match.
 682     }
 683
 684     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 685     // either constant or undef values that are identical for each chunk.  See
 686     // if these chunks can form into a larger vspltis*.
 687
 688     // Check to see if all of the leading entries are either 0 or -1.  If
 689     // neither, then this won't fit into the immediate field.
 690     bool LeadingZero = true;
 691     bool LeadingOnes = true;
 692     for (unsigned i = 0; i != Multiple-1; ++i) {
 693       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 694
 695       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 696       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 697     }
 698     // Finally, check the least significant entry.
 699     if (LeadingZero) {
 700       if (UniquedVals[Multiple-1].getNode() == 0)
 701         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 702       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 703       if (Val < 16)
 704         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 705     }
 706     if (LeadingOnes) {
 707       if (UniquedVals[Multiple-1].getNode() == 0)
 708         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 709       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 710       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 711         return DAG.getTargetConstant(Val, MVT::i32);
 712     }
 713
 714     return SDValue();
 715   }
 716
 717   // Check to see if this buildvec has a single non-undef value in its elements.
 718   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 719     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 720     if (OpVal.getNode() == 0)
 721       OpVal = N->getOperand(i);
 722     else if (OpVal != N->getOperand(i))
 723       return SDValue();
 724   }
 725
 726   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 727
 728   unsigned ValSizeInBytes = EltSize;
 729   uint64_t Value = 0;
 730   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 731     Value = CN->getZExtValue();
 732   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 733     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 734     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 735   }
 736
 737   // If the splat value is larger than the element value, then we can never do
 738   // this splat.  The only case that we could fit the replicated bits into our
 739   // immediate field for would be zero, and we prefer to use vxor for it.
 740   if (ValSizeInBytes < ByteSize) return SDValue();
 741
 742   // If the element value is larger than the splat value, cut it in half and
 743   // check to see if the two halves are equal.  Continue doing this until we
 744   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 745   while (ValSizeInBytes > ByteSize) {
 746     ValSizeInBytes >>= 1;
 747
 748     // If the top half equals the bottom half, we're still ok.
 749     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 750          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 751       return SDValue();
 752   }
 753
 754   // Properly sign extend the value.
 755   int ShAmt = (4-ByteSize)*8;
 756   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 757
 758   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 759   if (MaskVal == 0) return SDValue();
 760
 761   // Finally, if this value fits in a 5 bit sext field, return it
 762   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 763     return DAG.getTargetConstant(MaskVal, MVT::i32);
 764   return SDValue();
 765 }
 766
 767 //===----------------------------------------------------------------------===//
 768 //  Addressing Mode Selection
 769 //===----------------------------------------------------------------------===//
 770
 771 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 772 /// or 64-bit immediate, and if the value can be accurately represented as a
 773 /// sign extension from a 16-bit value.  If so, this returns true and the
 774 /// immediate.
 775 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 776   if (N->getOpcode() != ISD::Constant)
 777     return false;
 778
 779   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 780   if (N->getValueType(0) == MVT::i32)
 781     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 782   else
 783     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 784 }
 785 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 786   return isIntS16Immediate(Op.getNode(), Imm);
 787 }
 788
 789
 790 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 791 /// can be represented as an indexed [r+r] operation.  Returns false if it
 792 /// can be more efficiently represented with [r+imm].
 793 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 794                                             SDValue &Index,
 795                                             SelectionDAG &DAG) const {
 796   short imm = 0;
 797   if (N.getOpcode() == ISD::ADD) {
 798     if (isIntS16Immediate(N.getOperand(1), imm))
 799       return false;    // r+i
 800     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 801       return false;    // r+i
 802
 803     Base = N.getOperand(0);
 804     Index = N.getOperand(1);
 805     return true;
 806   } else if (N.getOpcode() == ISD::OR) {
 807     if (isIntS16Immediate(N.getOperand(1), imm))
 808       return false;    // r+i can fold it if we can.
 809
 810     // If this is an or of disjoint bitfields, we can codegen this as an add
 811     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 812     // disjoint.
 813     APInt LHSKnownZero, LHSKnownOne;
 814     APInt RHSKnownZero, RHSKnownOne;
 815     DAG.ComputeMaskedBits(N.getOperand(0),
 816                           APInt::getAllOnesValue(N.getOperand(0)
 817                             .getValueSizeInBits()),
 818                           LHSKnownZero, LHSKnownOne);
 819
 820     if (LHSKnownZero.getBoolValue()) {
 821       DAG.ComputeMaskedBits(N.getOperand(1),
 822                             APInt::getAllOnesValue(N.getOperand(1)
 823                               .getValueSizeInBits()),
 824                             RHSKnownZero, RHSKnownOne);
 825       // If all of the bits are known zero on the LHS or RHS, the add won't
 826       // carry.
 827       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 828         Base = N.getOperand(0);
 829         Index = N.getOperand(1);
 830         return true;
 831       }
 832     }
 833   }
 834
 835   return false;
 836 }
 837
 838 /// Returns true if the address N can be represented by a base register plus
 839 /// a signed 16-bit displacement [r+imm], and if it is not better
 840 /// represented as reg+reg.
 841 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 842                                             SDValue &Base,
 843                                             SelectionDAG &DAG) const {
 844   // FIXME dl should come from parent load or store, not from address
 845   DebugLoc dl = N.getDebugLoc();
 846   // If this can be more profitably realized as r+r, fail.
 847   if (SelectAddressRegReg(N, Disp, Base, DAG))
 848     return false;
 849
 850   if (N.getOpcode() == ISD::ADD) {
 851     short imm = 0;
 852     if (isIntS16Immediate(N.getOperand(1), imm)) {
 853       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 854       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 855         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 856       } else {
 857         Base = N.getOperand(0);
 858       }
 859       return true; // [r+i]
 860     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 861       // Match LOAD (ADD (X, Lo(G))).
 862      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 863              && "Cannot handle constant offsets yet!");
 864       Disp = N.getOperand(1).getOperand(0);  // The global address.
 865       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 866              Disp.getOpcode() == ISD::TargetConstantPool ||
 867              Disp.getOpcode() == ISD::TargetJumpTable);
 868       Base = N.getOperand(0);
 869       return true;  // [&g+r]
 870     }
 871   } else if (N.getOpcode() == ISD::OR) {
 872     short imm = 0;
 873     if (isIntS16Immediate(N.getOperand(1), imm)) {
 874       // If this is an or of disjoint bitfields, we can codegen this as an add
 875       // (for better address arithmetic) if the LHS and RHS of the OR are
 876       // provably disjoint.
 877       APInt LHSKnownZero, LHSKnownOne;
 878       DAG.ComputeMaskedBits(N.getOperand(0),
 879                             APInt::getAllOnesValue(N.getOperand(0)
 880                                                    .getValueSizeInBits()),
 881                             LHSKnownZero, LHSKnownOne);
 882
 883       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 884         // If all of the bits are known zero on the LHS or RHS, the add won't
 885         // carry.
 886         Base = N.getOperand(0);
 887         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 888         return true;
 889       }
 890     }
 891   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 892     // Loading from a constant address.
 893
 894     // If this address fits entirely in a 16-bit sext immediate field, codegen
 895     // this as "d, 0"
 896     short Imm;
 897     if (isIntS16Immediate(CN, Imm)) {
 898       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 899       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 900       return true;
 901     }
 902
 903     // Handle 32-bit sext immediates with LIS + addr mode.
 904     if (CN->getValueType(0) == MVT::i32 ||
 905         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 906       int Addr = (int)CN->getZExtValue();
 907
 908       // Otherwise, break this down into an LIS + disp.
 909       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 910
 911       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 912       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 913       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 914       return true;
 915     }
 916   }
 917
 918   Disp = DAG.getTargetConstant(0, getPointerTy());
 919   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 920     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 921   else
 922     Base = N;
 923   return true;      // [r+0]
 924 }
 925
 926 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 927 /// represented as an indexed [r+r] operation.
 928 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 929                                                 SDValue &Index,
 930                                                 SelectionDAG &DAG) const {
 931   // Check to see if we can easily represent this as an [r+r] address.  This
 932   // will fail if it thinks that the address is more profitably represented as
 933   // reg+imm, e.g. where imm = 0.
 934   if (SelectAddressRegReg(N, Base, Index, DAG))
 935     return true;
 936
 937   // If the operand is an addition, always emit this as [r+r], since this is
 938   // better (for code size, and execution, as the memop does the add for free)
 939   // than emitting an explicit add.
 940   if (N.getOpcode() == ISD::ADD) {
 941     Base = N.getOperand(0);
 942     Index = N.getOperand(1);
 943     return true;
 944   }
 945
 946   // Otherwise, do it the hard way, using R0 as the base register.
 947   Base = DAG.getRegister(PPC::R0, N.getValueType());
 948   Index = N;
 949   return true;
 950 }
 951
 952 /// SelectAddressRegImmShift - Returns true if the address N can be
 953 /// represented by a base register plus a signed 14-bit displacement
 954 /// [r+imm*4].  Suitable for use by STD and friends.
 955 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 956                                                  SDValue &Base,
 957                                                  SelectionDAG &DAG) const {
 958   // FIXME dl should come from the parent load or store, not the address
 959   DebugLoc dl = N.getDebugLoc();
 960   // If this can be more profitably realized as r+r, fail.
 961   if (SelectAddressRegReg(N, Disp, Base, DAG))
 962     return false;
 963
 964   if (N.getOpcode() == ISD::ADD) {
 965     short imm = 0;
 966     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 967       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 968       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 969         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 970       } else {
 971         Base = N.getOperand(0);
 972       }
 973       return true; // [r+i]
 974     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 975       // Match LOAD (ADD (X, Lo(G))).
 976      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 977              && "Cannot handle constant offsets yet!");
 978       Disp = N.getOperand(1).getOperand(0);  // The global address.
 979       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 980              Disp.getOpcode() == ISD::TargetConstantPool ||
 981              Disp.getOpcode() == ISD::TargetJumpTable);
 982       Base = N.getOperand(0);
 983       return true;  // [&g+r]
 984     }
 985   } else if (N.getOpcode() == ISD::OR) {
 986     short imm = 0;
 987     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 988       // If this is an or of disjoint bitfields, we can codegen this as an add
 989       // (for better address arithmetic) if the LHS and RHS of the OR are
 990       // provably disjoint.
 991       APInt LHSKnownZero, LHSKnownOne;
 992       DAG.ComputeMaskedBits(N.getOperand(0),
 993                             APInt::getAllOnesValue(N.getOperand(0)
 994                                                    .getValueSizeInBits()),
 995                             LHSKnownZero, LHSKnownOne);
 996       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 997         // If all of the bits are known zero on the LHS or RHS, the add won't
 998         // carry.
 999         Base = N.getOperand(0);
1000         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1001         return true;
1002       }
1003     }
1004   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1005     // Loading from a constant address.  Verify low two bits are clear.
1006     if ((CN->getZExtValue() & 3) == 0) {
1007       // If this address fits entirely in a 14-bit sext immediate field, codegen
1008       // this as "d, 0"
1009       short Imm;
1010       if (isIntS16Immediate(CN, Imm)) {
1011         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1012         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
1013         return true;
1014       }
1015
1016       // Fold the low-part of 32-bit absolute addresses into addr mode.
1017       if (CN->getValueType(0) == MVT::i32 ||
1018           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1019         int Addr = (int)CN->getZExtValue();
1020
1021         // Otherwise, break this down into an LIS + disp.
1022         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1023         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1024         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1025         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1026         return true;
1027       }
1028     }
1029   }
1030
1031   Disp = DAG.getTargetConstant(0, getPointerTy());
1032   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1033     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1034   else
1035     Base = N;
1036   return true;      // [r+0]
1037 }
1038
1039
1040 /// getPreIndexedAddressParts - returns true by value, base pointer and
1041 /// offset pointer and addressing mode by reference if the node's address
1042 /// can be legally represented as pre-indexed load / store address.
1043 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1044                                                   SDValue &Offset,
1045                                                   ISD::MemIndexedMode &AM,
1046                                                   SelectionDAG &DAG) const {
1047   // Disabled by default for now.
1048   if (!EnablePPCPreinc) return false;
1049
1050   SDValue Ptr;
1051   EVT VT;
1052   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1053     Ptr = LD->getBasePtr();
1054     VT = LD->getMemoryVT();
1055
1056   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1057     ST = ST;
1058     Ptr = ST->getBasePtr();
1059     VT  = ST->getMemoryVT();
1060   } else
1061     return false;
1062
1063   // PowerPC doesn't have preinc load/store instructions for vectors.
1064   if (VT.isVector())
1065     return false;
1066
1067   // TODO: Check reg+reg first.
1068
1069   // LDU/STU use reg+imm*4, others use reg+imm.
1070   if (VT != MVT::i64) {
1071     // reg + imm
1072     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1073       return false;
1074   } else {
1075     // reg + imm * 4.
1076     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1077       return false;
1078   }
1079
1080   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1081     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1082     // sext i32 to i64 when addr mode is r+i.
1083     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1084         LD->getExtensionType() == ISD::SEXTLOAD &&
1085         isa<ConstantSDNode>(Offset))
1086       return false;
1087   }
1088
1089   AM = ISD::PRE_INC;
1090   return true;
1091 }
1092
1093 //===----------------------------------------------------------------------===//
1094 //  LowerOperation implementation
1095 //===----------------------------------------------------------------------===//
1096
1097 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1098                                              SelectionDAG &DAG) {
1099   EVT PtrVT = Op.getValueType();
1100   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1101   const Constant *C = CP->getConstVal();
1102   SDValue CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1103   SDValue Zero = DAG.getConstant(0, PtrVT);
1104   // FIXME there isn't really any debug info here
1105   DebugLoc dl = Op.getDebugLoc();
1106
1107   const TargetMachine &TM = DAG.getTarget();
1108
1109   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, CPI, Zero);
1110   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, CPI, Zero);
1111
1112   // If this is a non-darwin platform, we don't support non-static relo models
1113   // yet.
1114   if (TM.getRelocationModel() == Reloc::Static ||
1115       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1116     // Generate non-pic code that has direct accesses to the constant pool.
1117     // The address of the global is just (hi(&g)+lo(&g)).
1118     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1119   }
1120
1121   if (TM.getRelocationModel() == Reloc::PIC_) {
1122     // With PIC, the first instruction is actually "GR+hi(&G)".
1123     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1124                      DAG.getNode(PPCISD::GlobalBaseReg,
1125                                  DebugLoc(), PtrVT), Hi);
1126   }
1127
1128   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1129   return Lo;
1130 }
1131
1132 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
1133   EVT PtrVT = Op.getValueType();
1134   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1135   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1136   SDValue Zero = DAG.getConstant(0, PtrVT);
1137   // FIXME there isn't really any debug loc here
1138   DebugLoc dl = Op.getDebugLoc();
1139
1140   const TargetMachine &TM = DAG.getTarget();
1141
1142   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, JTI, Zero);
1143   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, JTI, Zero);
1144
1145   // If this is a non-darwin platform, we don't support non-static relo models
1146   // yet.
1147   if (TM.getRelocationModel() == Reloc::Static ||
1148       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1149     // Generate non-pic code that has direct accesses to the constant pool.
1150     // The address of the global is just (hi(&g)+lo(&g)).
1151     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1152   }
1153
1154   if (TM.getRelocationModel() == Reloc::PIC_) {
1155     // With PIC, the first instruction is actually "GR+hi(&G)".
1156     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1157                      DAG.getNode(PPCISD::GlobalBaseReg,
1158                                  DebugLoc(), PtrVT), Hi);
1159   }
1160
1161   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1162   return Lo;
1163 }
1164
1165 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1166                                                    SelectionDAG &DAG) {
1167   llvm_unreachable("TLS not implemented for PPC.");
1168   return SDValue(); // Not reached
1169 }
1170
1171 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
1172   EVT PtrVT = Op.getValueType();
1173   DebugLoc DL = Op.getDebugLoc();
1174
1175   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1176   SDValue TgtBA = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true);
1177   SDValue Zero = DAG.getConstant(0, PtrVT);
1178   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, TgtBA, Zero);
1179   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, TgtBA, Zero);
1180
1181   // If this is a non-darwin platform, we don't support non-static relo models
1182   // yet.
1183   const TargetMachine &TM = DAG.getTarget();
1184   if (TM.getRelocationModel() == Reloc::Static ||
1185       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1186     // Generate non-pic code that has direct accesses to globals.
1187     // The address of the global is just (hi(&g)+lo(&g)).
1188     return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1189   }
1190
1191   if (TM.getRelocationModel() == Reloc::PIC_) {
1192     // With PIC, the first instruction is actually "GR+hi(&G)".
1193     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1194                      DAG.getNode(PPCISD::GlobalBaseReg,
1195                                  DebugLoc(), PtrVT), Hi);
1196   }
1197
1198   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1199 }
1200
1201 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1202                                               SelectionDAG &DAG) {
1203   EVT PtrVT = Op.getValueType();
1204   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1205   const GlobalValue *GV = GSDN->getGlobal();
1206   SDValue GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1207   SDValue Zero = DAG.getConstant(0, PtrVT);
1208   // FIXME there isn't really any debug info here
1209   DebugLoc dl = GSDN->getDebugLoc();
1210
1211   const TargetMachine &TM = DAG.getTarget();
1212
1213   // 64-bit SVR4 ABI code is always position-independent.
1214   // The actual address of the GlobalValue is stored in the TOC.
1215   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1216     return DAG.getNode(PPCISD::TOC_ENTRY, dl, MVT::i64, GA,
1217                        DAG.getRegister(PPC::X2, MVT::i64));
1218   }
1219
1220   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, GA, Zero);
1221   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, GA, Zero);
1222
1223   // If this is a non-darwin platform, we don't support non-static relo models
1224   // yet.
1225   if (TM.getRelocationModel() == Reloc::Static ||
1226       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1227     // Generate non-pic code that has direct accesses to globals.
1228     // The address of the global is just (hi(&g)+lo(&g)).
1229     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1230   }
1231
1232   if (TM.getRelocationModel() == Reloc::PIC_) {
1233     // With PIC, the first instruction is actually "GR+hi(&G)".
1234     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1235                      DAG.getNode(PPCISD::GlobalBaseReg,
1236                                  DebugLoc(), PtrVT), Hi);
1237   }
1238
1239   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1240
1241   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM))
1242     return Lo;
1243
1244   // If the global is weak or external, we have to go through the lazy
1245   // resolution stub.
1246   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Lo, NULL, 0,
1247                      false, false, 0);
1248 }
1249
1250 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
1251   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1252   DebugLoc dl = Op.getDebugLoc();
1253
1254   // If we're comparing for equality to zero, expose the fact that this is
1255   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1256   // fold the new nodes.
1257   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1258     if (C->isNullValue() && CC == ISD::SETEQ) {
1259       EVT VT = Op.getOperand(0).getValueType();
1260       SDValue Zext = Op.getOperand(0);
1261       if (VT.bitsLT(MVT::i32)) {
1262         VT = MVT::i32;
1263         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1264       }
1265       unsigned Log2b = Log2_32(VT.getSizeInBits());
1266       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1267       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1268                                 DAG.getConstant(Log2b, MVT::i32));
1269       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1270     }
1271     // Leave comparisons against 0 and -1 alone for now, since they're usually
1272     // optimized.  FIXME: revisit this when we can custom lower all setcc
1273     // optimizations.
1274     if (C->isAllOnesValue() || C->isNullValue())
1275       return SDValue();
1276   }
1277
1278   // If we have an integer seteq/setne, turn it into a compare against zero
1279   // by xor'ing the rhs with the lhs, which is faster than setting a
1280   // condition register, reading it back out, and masking the correct bit.  The
1281   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1282   // the result to other bit-twiddling opportunities.
1283   EVT LHSVT = Op.getOperand(0).getValueType();
1284   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1285     EVT VT = Op.getValueType();
1286     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1287                                 Op.getOperand(1));
1288     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1289   }
1290   return SDValue();
1291 }
1292
1293 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1294                                       const PPCSubtarget &Subtarget) {
1295
1296   llvm_unreachable("VAARG not yet implemented for the SVR4 ABI!");
1297   return SDValue(); // Not reached
1298 }
1299
1300 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
1301   SDValue Chain = Op.getOperand(0);
1302   SDValue Trmp = Op.getOperand(1); // trampoline
1303   SDValue FPtr = Op.getOperand(2); // nested function
1304   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1305   DebugLoc dl = Op.getDebugLoc();
1306
1307   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1308   bool isPPC64 = (PtrVT == MVT::i64);
1309   const Type *IntPtrTy =
1310     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType(
1311                                                              *DAG.getContext());
1312
1313   TargetLowering::ArgListTy Args;
1314   TargetLowering::ArgListEntry Entry;
1315
1316   Entry.Ty = IntPtrTy;
1317   Entry.Node = Trmp; Args.push_back(Entry);
1318
1319   // TrampSize == (isPPC64 ? 48 : 40);
1320   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1321                                isPPC64 ? MVT::i64 : MVT::i32);
1322   Args.push_back(Entry);
1323
1324   Entry.Node = FPtr; Args.push_back(Entry);
1325   Entry.Node = Nest; Args.push_back(Entry);
1326
1327   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1328   std::pair<SDValue, SDValue> CallResult =
1329     LowerCallTo(Chain, Op.getValueType().getTypeForEVT(*DAG.getContext()),
1330                 false, false, false, false, 0, CallingConv::C, false,
1331                 /*isReturnValueUsed=*/true,
1332                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1333                 Args, DAG, dl);
1334
1335   SDValue Ops[] =
1336     { CallResult.first, CallResult.second };
1337
1338   return DAG.getMergeValues(Ops, 2, dl);
1339 }
1340
1341 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1342                                         const PPCSubtarget &Subtarget) {
1343   MachineFunction &MF = DAG.getMachineFunction();
1344   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1345
1346   DebugLoc dl = Op.getDebugLoc();
1347
1348   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1349     // vastart just stores the address of the VarArgsFrameIndex slot into the
1350     // memory location argument.
1351     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1352     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1353     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1354     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
1355                         false, false, 0);
1356   }
1357
1358   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1359   // We suppose the given va_list is already allocated.
1360   //
1361   // typedef struct {
1362   //  char gpr;     /* index into the array of 8 GPRs
1363   //                 * stored in the register save area
1364   //                 * gpr=0 corresponds to r3,
1365   //                 * gpr=1 to r4, etc.
1366   //                 */
1367   //  char fpr;     /* index into the array of 8 FPRs
1368   //                 * stored in the register save area
1369   //                 * fpr=0 corresponds to f1,
1370   //                 * fpr=1 to f2, etc.
1371   //                 */
1372   //  char *overflow_arg_area;
1373   //                /* location on stack that holds
1374   //                 * the next overflow argument
1375   //                 */
1376   //  char *reg_save_area;
1377   //               /* where r3:r10 and f1:f8 (if saved)
1378   //                * are stored
1379   //                */
1380   // } va_list[1];
1381
1382
1383   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1384   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1385
1386
1387   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1388
1389   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1390                                             PtrVT);
1391   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1392                                  PtrVT);
1393
1394   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1395   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1396
1397   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1398   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1399
1400   uint64_t FPROffset = 1;
1401   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1402
1403   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1404
1405   // Store first byte : number of int regs
1406   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1407                                          Op.getOperand(1), SV, 0, MVT::i8,
1408                                          false, false, 0);
1409   uint64_t nextOffset = FPROffset;
1410   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1411                                   ConstFPROffset);
1412
1413   // Store second byte : number of float regs
1414   SDValue secondStore =
1415     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr, SV, nextOffset, MVT::i8,
1416                       false, false, 0);
1417   nextOffset += StackOffset;
1418   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1419
1420   // Store second word : arguments given on stack
1421   SDValue thirdStore =
1422     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr, SV, nextOffset,
1423                  false, false, 0);
1424   nextOffset += FrameOffset;
1425   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1426
1427   // Store third word : arguments given in registers
1428   return DAG.getStore(thirdStore, dl, FR, nextPtr, SV, nextOffset,
1429                       false, false, 0);
1430
1431 }
1432
1433 #include "PPCGenCallingConv.inc"
1434
1435 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
1436                                      CCValAssign::LocInfo &LocInfo,
1437                                      ISD::ArgFlagsTy &ArgFlags,
1438                                      CCState &State) {
1439   return true;
1440 }
1441
1442 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, EVT &ValVT,
1443                                             EVT &LocVT,
1444                                             CCValAssign::LocInfo &LocInfo,
1445                                             ISD::ArgFlagsTy &ArgFlags,
1446                                             CCState &State) {
1447   static const unsigned ArgRegs[] = {
1448     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1449     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1450   };
1451   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1452
1453   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1454
1455   // Skip one register if the first unallocated register has an even register
1456   // number and there are still argument registers available which have not been
1457   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1458   // need to skip a register if RegNum is odd.
1459   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1460     State.AllocateReg(ArgRegs[RegNum]);
1461   }
1462
1463   // Always return false here, as this function only makes sure that the first
1464   // unallocated register has an odd register number and does not actually
1465   // allocate a register for the current argument.
1466   return false;
1467 }
1468
1469 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, EVT &ValVT,
1470                                               EVT &LocVT,
1471                                               CCValAssign::LocInfo &LocInfo,
1472                                               ISD::ArgFlagsTy &ArgFlags,
1473                                               CCState &State) {
1474   static const unsigned ArgRegs[] = {
1475     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1476     PPC::F8
1477   };
1478
1479   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1480
1481   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1482
1483   // If there is only one Floating-point register left we need to put both f64
1484   // values of a split ppc_fp128 value on the stack.
1485   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1486     State.AllocateReg(ArgRegs[RegNum]);
1487   }
1488
1489   // Always return false here, as this function only makes sure that the two f64
1490   // values a ppc_fp128 value is split into are both passed in registers or both
1491   // passed on the stack and does not actually allocate a register for the
1492   // current argument.
1493   return false;
1494 }
1495
1496 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1497 /// on Darwin.
1498 static const unsigned *GetFPR() {
1499   static const unsigned FPR[] = {
1500     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1501     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1502   };
1503
1504   return FPR;
1505 }
1506
1507 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1508 /// the stack.
1509 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1510                                        unsigned PtrByteSize) {
1511   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1512   if (Flags.isByVal())
1513     ArgSize = Flags.getByValSize();
1514   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1515
1516   return ArgSize;
1517 }
1518
1519 SDValue
1520 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1521                                         CallingConv::ID CallConv, bool isVarArg,
1522                                         const SmallVectorImpl<ISD::InputArg>
1523                                           &Ins,
1524                                         DebugLoc dl, SelectionDAG &DAG,
1525                                         SmallVectorImpl<SDValue> &InVals) {
1526   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
1527     return LowerFormalArguments_SVR4(Chain, CallConv, isVarArg, Ins,
1528                                      dl, DAG, InVals);
1529   } else {
1530     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1531                                        dl, DAG, InVals);
1532   }
1533 }
1534
1535 SDValue
1536 PPCTargetLowering::LowerFormalArguments_SVR4(
1537                                       SDValue Chain,
1538                                       CallingConv::ID CallConv, bool isVarArg,
1539                                       const SmallVectorImpl<ISD::InputArg>
1540                                         &Ins,
1541                                       DebugLoc dl, SelectionDAG &DAG,
1542                                       SmallVectorImpl<SDValue> &InVals) {
1543
1544   // 32-bit SVR4 ABI Stack Frame Layout:
1545   //              +-----------------------------------+
1546   //        +-->  |            Back chain             |
1547   //        |     +-----------------------------------+
1548   //        |     | Floating-point register save area |
1549   //        |     +-----------------------------------+
1550   //        |     |    General register save area     |
1551   //        |     +-----------------------------------+
1552   //        |     |          CR save word             |
1553   //        |     +-----------------------------------+
1554   //        |     |         VRSAVE save word          |
1555   //        |     +-----------------------------------+
1556   //        |     |         Alignment padding         |
1557   //        |     +-----------------------------------+
1558   //        |     |     Vector register save area     |
1559   //        |     +-----------------------------------+
1560   //        |     |       Local variable space        |
1561   //        |     +-----------------------------------+
1562   //        |     |        Parameter list area        |
1563   //        |     +-----------------------------------+
1564   //        |     |           LR save word            |
1565   //        |     +-----------------------------------+
1566   // SP-->  +---  |            Back chain             |
1567   //              +-----------------------------------+
1568   //
1569   // Specifications:
1570   //   System V Application Binary Interface PowerPC Processor Supplement
1571   //   AltiVec Technology Programming Interface Manual
1572
1573   MachineFunction &MF = DAG.getMachineFunction();
1574   MachineFrameInfo *MFI = MF.getFrameInfo();
1575   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1576
1577   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1578   // Potential tail calls could cause overwriting of argument stack slots.
1579   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1580   unsigned PtrByteSize = 4;
1581
1582   // Assign locations to all of the incoming arguments.
1583   SmallVector<CCValAssign, 16> ArgLocs;
1584   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1585                  *DAG.getContext());
1586
1587   // Reserve space for the linkage area on the stack.
1588   CCInfo.AllocateStack(PPCFrameInfo::getLinkageSize(false, false), PtrByteSize);
1589
1590   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1591
1592   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1593     CCValAssign &VA = ArgLocs[i];
1594
1595     // Arguments stored in registers.
1596     if (VA.isRegLoc()) {
1597       TargetRegisterClass *RC;
1598       EVT ValVT = VA.getValVT();
1599
1600       switch (ValVT.getSimpleVT().SimpleTy) {
1601         default:
1602           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1603         case MVT::i32:
1604           RC = PPC::GPRCRegisterClass;
1605           break;
1606         case MVT::f32:
1607           RC = PPC::F4RCRegisterClass;
1608           break;
1609         case MVT::f64:
1610           RC = PPC::F8RCRegisterClass;
1611           break;
1612         case MVT::v16i8:
1613         case MVT::v8i16:
1614         case MVT::v4i32:
1615         case MVT::v4f32:
1616           RC = PPC::VRRCRegisterClass;
1617           break;
1618       }
1619
1620       // Transform the arguments stored in physical registers into virtual ones.
1621       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1622       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1623
1624       InVals.push_back(ArgValue);
1625     } else {
1626       // Argument stored in memory.
1627       assert(VA.isMemLoc());
1628
1629       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1630       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1631                                       isImmutable, false);
1632
1633       // Create load nodes to retrieve arguments from the stack.
1634       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1635       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN, NULL, 0,
1636                                    false, false, 0));
1637     }
1638   }
1639
1640   // Assign locations to all of the incoming aggregate by value arguments.
1641   // Aggregates passed by value are stored in the local variable space of the
1642   // caller's stack frame, right above the parameter list area.
1643   SmallVector<CCValAssign, 16> ByValArgLocs;
1644   CCState CCByValInfo(CallConv, isVarArg, getTargetMachine(),
1645                       ByValArgLocs, *DAG.getContext());
1646
1647   // Reserve stack space for the allocations in CCInfo.
1648   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1649
1650   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1651
1652   // Area that is at least reserved in the caller of this function.
1653   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1654
1655   // Set the size that is at least reserved in caller of this function.  Tail
1656   // call optimized function's reserved stack space needs to be aligned so that
1657   // taking the difference between two stack areas will result in an aligned
1658   // stack.
1659   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1660
1661   MinReservedArea =
1662     std::max(MinReservedArea,
1663              PPCFrameInfo::getMinCallFrameSize(false, false));
1664
1665   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1666     getStackAlignment();
1667   unsigned AlignMask = TargetAlign-1;
1668   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1669
1670   FI->setMinReservedArea(MinReservedArea);
1671
1672   SmallVector<SDValue, 8> MemOps;
1673
1674   // If the function takes variable number of arguments, make a frame index for
1675   // the start of the first vararg value... for expansion of llvm.va_start.
1676   if (isVarArg) {
1677     static const unsigned GPArgRegs[] = {
1678       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1679       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1680     };
1681     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1682
1683     static const unsigned FPArgRegs[] = {
1684       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1685       PPC::F8
1686     };
1687     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1688
1689     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1690                                                           NumGPArgRegs));
1691     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1692                                                           NumFPArgRegs));
1693
1694     // Make room for NumGPArgRegs and NumFPArgRegs.
1695     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1696                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1697
1698     FuncInfo->setVarArgsStackOffset(
1699       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1700                              CCInfo.getNextStackOffset(),
1701                              true, false));
1702
1703     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1704     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1705
1706     // The fixed integer arguments of a variadic function are
1707     // stored to the VarArgsFrameIndex on the stack.
1708     unsigned GPRIndex = 0;
1709     for (; GPRIndex != FuncInfo->getVarArgsNumGPR(); ++GPRIndex) {
1710       SDValue Val = DAG.getRegister(GPArgRegs[GPRIndex], PtrVT);
1711       SDValue Store = DAG.getStore(Chain, dl, Val, FIN, NULL, 0,
1712                                    false, false, 0);
1713       MemOps.push_back(Store);
1714       // Increment the address by four for the next argument to store
1715       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1716       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1717     }
1718
1719     // If this function is vararg, store any remaining integer argument regs
1720     // to their spots on the stack so that they may be loaded by deferencing the
1721     // result of va_next.
1722     for (; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1723       unsigned VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1724
1725       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1726       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0,
1727                                    false, false, 0);
1728       MemOps.push_back(Store);
1729       // Increment the address by four for the next argument to store
1730       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1731       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1732     }
1733
1734     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1735     // is set.
1736
1737     // The double arguments are stored to the VarArgsFrameIndex
1738     // on the stack.
1739     unsigned FPRIndex = 0;
1740     for (FPRIndex = 0; FPRIndex != FuncInfo->getVarArgsNumFPR(); ++FPRIndex) {
1741       SDValue Val = DAG.getRegister(FPArgRegs[FPRIndex], MVT::f64);
1742       SDValue Store = DAG.getStore(Chain, dl, Val, FIN, NULL, 0,
1743                                    false, false, 0);
1744       MemOps.push_back(Store);
1745       // Increment the address by eight for the next argument to store
1746       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1747                                          PtrVT);
1748       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1749     }
1750
1751     for (; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1752       unsigned VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1753
1754       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1755       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0,
1756                                    false, false, 0);
1757       MemOps.push_back(Store);
1758       // Increment the address by eight for the next argument to store
1759       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1760                                          PtrVT);
1761       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1762     }
1763   }
1764
1765   if (!MemOps.empty())
1766     Chain = DAG.getNode(ISD::TokenFactor, dl,
1767                         MVT::Other, &MemOps[0], MemOps.size());
1768
1769   return Chain;
1770 }
1771
1772 SDValue
1773 PPCTargetLowering::LowerFormalArguments_Darwin(
1774                                       SDValue Chain,
1775                                       CallingConv::ID CallConv, bool isVarArg,
1776                                       const SmallVectorImpl<ISD::InputArg>
1777                                         &Ins,
1778                                       DebugLoc dl, SelectionDAG &DAG,
1779                                       SmallVectorImpl<SDValue> &InVals) {
1780   // TODO: add description of PPC stack frame format, or at least some docs.
1781   //
1782   MachineFunction &MF = DAG.getMachineFunction();
1783   MachineFrameInfo *MFI = MF.getFrameInfo();
1784   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1785
1786   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1787   bool isPPC64 = PtrVT == MVT::i64;
1788   // Potential tail calls could cause overwriting of argument stack slots.
1789   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1790   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1791
1792   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, true);
1793   // Area that is at least reserved in caller of this function.
1794   unsigned MinReservedArea = ArgOffset;
1795
1796   static const unsigned GPR_32[] = {           // 32-bit registers.
1797     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1798     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1799   };
1800   static const unsigned GPR_64[] = {           // 64-bit registers.
1801     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1802     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1803   };
1804
1805   static const unsigned *FPR = GetFPR();
1806
1807   static const unsigned VR[] = {
1808     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1809     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1810   };
1811
1812   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1813   const unsigned Num_FPR_Regs = 13;
1814   const unsigned Num_VR_Regs  = array_lengthof( VR);
1815
1816   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1817
1818   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1819
1820   // In 32-bit non-varargs functions, the stack space for vectors is after the
1821   // stack space for non-vectors.  We do not use this space unless we have
1822   // too many vectors to fit in registers, something that only occurs in
1823   // constructed examples:), but we have to walk the arglist to figure
1824   // that out...for the pathological case, compute VecArgOffset as the
1825   // start of the vector parameter area.  Computing VecArgOffset is the
1826   // entire point of the following loop.
1827   unsigned VecArgOffset = ArgOffset;
1828   if (!isVarArg && !isPPC64) {
1829     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
1830          ++ArgNo) {
1831       EVT ObjectVT = Ins[ArgNo].VT;
1832       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1833       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1834
1835       if (Flags.isByVal()) {
1836         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1837         ObjSize = Flags.getByValSize();
1838         unsigned ArgSize =
1839                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1840         VecArgOffset += ArgSize;
1841         continue;
1842       }
1843
1844       switch(ObjectVT.getSimpleVT().SimpleTy) {
1845       default: llvm_unreachable("Unhandled argument type!");
1846       case MVT::i32:
1847       case MVT::f32:
1848         VecArgOffset += isPPC64 ? 8 : 4;
1849         break;
1850       case MVT::i64:  // PPC64
1851       case MVT::f64:
1852         VecArgOffset += 8;
1853         break;
1854       case MVT::v4f32:
1855       case MVT::v4i32:
1856       case MVT::v8i16:
1857       case MVT::v16i8:
1858         // Nothing to do, we're only looking at Nonvector args here.
1859         break;
1860       }
1861     }
1862   }
1863   // We've found where the vector parameter area in memory is.  Skip the
1864   // first 12 parameters; these don't use that memory.
1865   VecArgOffset = ((VecArgOffset+15)/16)*16;
1866   VecArgOffset += 12*16;
1867
1868   // Add DAG nodes to load the arguments or copy them out of registers.  On
1869   // entry to a function on PPC, the arguments start after the linkage area,
1870   // although the first ones are often in registers.
1871
1872   SmallVector<SDValue, 8> MemOps;
1873   unsigned nAltivecParamsAtEnd = 0;
1874   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
1875     SDValue ArgVal;
1876     bool needsLoad = false;
1877     EVT ObjectVT = Ins[ArgNo].VT;
1878     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1879     unsigned ArgSize = ObjSize;
1880     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1881
1882     unsigned CurArgOffset = ArgOffset;
1883
1884     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1885     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1886         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1887       if (isVarArg || isPPC64) {
1888         MinReservedArea = ((MinReservedArea+15)/16)*16;
1889         MinReservedArea += CalculateStackSlotSize(ObjectVT,
1890                                                   Flags,
1891                                                   PtrByteSize);
1892       } else  nAltivecParamsAtEnd++;
1893     } else
1894       // Calculate min reserved area.
1895       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
1896                                                 Flags,
1897                                                 PtrByteSize);
1898
1899     // FIXME the codegen can be much improved in some cases.
1900     // We do not have to keep everything in memory.
1901     if (Flags.isByVal()) {
1902       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1903       ObjSize = Flags.getByValSize();
1904       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1905       // Objects of size 1 and 2 are right justified, everything else is
1906       // left justified.  This means the memory address is adjusted forwards.
1907       if (ObjSize==1 || ObjSize==2) {
1908         CurArgOffset = CurArgOffset + (4 - ObjSize);
1909       }
1910       // The value of the object is its address.
1911       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true, false);
1912       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1913       InVals.push_back(FIN);
1914       if (ObjSize==1 || ObjSize==2) {
1915         if (GPR_idx != Num_GPR_Regs) {
1916           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1917           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1918           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1919                                             NULL, 0,
1920                                             ObjSize==1 ? MVT::i8 : MVT::i16,
1921                                             false, false, 0);
1922           MemOps.push_back(Store);
1923           ++GPR_idx;
1924         }
1925
1926         ArgOffset += PtrByteSize;
1927
1928         continue;
1929       }
1930       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1931         // Store whatever pieces of the object are in registers
1932         // to memory.  ArgVal will be address of the beginning of
1933         // the object.
1934         if (GPR_idx != Num_GPR_Regs) {
1935           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1936           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true, false);
1937           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1938           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1939           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0,
1940                                        false, false, 0);
1941           MemOps.push_back(Store);
1942           ++GPR_idx;
1943           ArgOffset += PtrByteSize;
1944         } else {
1945           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1946           break;
1947         }
1948       }
1949       continue;
1950     }
1951
1952     switch (ObjectVT.getSimpleVT().SimpleTy) {
1953     default: llvm_unreachable("Unhandled argument type!");
1954     case MVT::i32:
1955       if (!isPPC64) {
1956         if (GPR_idx != Num_GPR_Regs) {
1957           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1958           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
1959           ++GPR_idx;
1960         } else {
1961           needsLoad = true;
1962           ArgSize = PtrByteSize;
1963         }
1964         // All int arguments reserve stack space in the Darwin ABI.
1965         ArgOffset += PtrByteSize;
1966         break;
1967       }
1968       // FALLTHROUGH
1969     case MVT::i64:  // PPC64
1970       if (GPR_idx != Num_GPR_Regs) {
1971         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
1972         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1973
1974         if (ObjectVT == MVT::i32) {
1975           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1976           // value to MVT::i64 and then truncate to the correct register size.
1977           if (Flags.isSExt())
1978             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
1979                                  DAG.getValueType(ObjectVT));
1980           else if (Flags.isZExt())
1981             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
1982                                  DAG.getValueType(ObjectVT));
1983
1984           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
1985         }
1986
1987         ++GPR_idx;
1988       } else {
1989         needsLoad = true;
1990         ArgSize = PtrByteSize;
1991       }
1992       // All int arguments reserve stack space in the Darwin ABI.
1993       ArgOffset += 8;
1994       break;
1995
1996     case MVT::f32:
1997     case MVT::f64:
1998       // Every 4 bytes of argument space consumes one of the GPRs available for
1999       // argument passing.
2000       if (GPR_idx != Num_GPR_Regs) {
2001         ++GPR_idx;
2002         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2003           ++GPR_idx;
2004       }
2005       if (FPR_idx != Num_FPR_Regs) {
2006         unsigned VReg;
2007
2008         if (ObjectVT == MVT::f32)
2009           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2010         else
2011           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2012
2013         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2014         ++FPR_idx;
2015       } else {
2016         needsLoad = true;
2017       }
2018
2019       // All FP arguments reserve stack space in the Darwin ABI.
2020       ArgOffset += isPPC64 ? 8 : ObjSize;
2021       break;
2022     case MVT::v4f32:
2023     case MVT::v4i32:
2024     case MVT::v8i16:
2025     case MVT::v16i8:
2026       // Note that vector arguments in registers don't reserve stack space,
2027       // except in varargs functions.
2028       if (VR_idx != Num_VR_Regs) {
2029         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2030         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2031         if (isVarArg) {
2032           while ((ArgOffset % 16) != 0) {
2033             ArgOffset += PtrByteSize;
2034             if (GPR_idx != Num_GPR_Regs)
2035               GPR_idx++;
2036           }
2037           ArgOffset += 16;
2038           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2039         }
2040         ++VR_idx;
2041       } else {
2042         if (!isVarArg && !isPPC64) {
2043           // Vectors go after all the nonvectors.
2044           CurArgOffset = VecArgOffset;
2045           VecArgOffset += 16;
2046         } else {
2047           // Vectors are aligned.
2048           ArgOffset = ((ArgOffset+15)/16)*16;
2049           CurArgOffset = ArgOffset;
2050           ArgOffset += 16;
2051         }
2052         needsLoad = true;
2053       }
2054       break;
2055     }
2056
2057     // We need to load the argument to a virtual register if we determined above
2058     // that we ran out of physical registers of the appropriate type.
2059     if (needsLoad) {
2060       int FI = MFI->CreateFixedObject(ObjSize,
2061                                       CurArgOffset + (ArgSize - ObjSize),
2062                                       isImmutable, false);
2063       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2064       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, NULL, 0,
2065                            false, false, 0);
2066     }
2067
2068     InVals.push_back(ArgVal);
2069   }
2070
2071   // Set the size that is at least reserved in caller of this function.  Tail
2072   // call optimized function's reserved stack space needs to be aligned so that
2073   // taking the difference between two stack areas will result in an aligned
2074   // stack.
2075   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2076   // Add the Altivec parameters at the end, if needed.
2077   if (nAltivecParamsAtEnd) {
2078     MinReservedArea = ((MinReservedArea+15)/16)*16;
2079     MinReservedArea += 16*nAltivecParamsAtEnd;
2080   }
2081   MinReservedArea =
2082     std::max(MinReservedArea,
2083              PPCFrameInfo::getMinCallFrameSize(isPPC64, true));
2084   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
2085     getStackAlignment();
2086   unsigned AlignMask = TargetAlign-1;
2087   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2088   FI->setMinReservedArea(MinReservedArea);
2089
2090   // If the function takes variable number of arguments, make a frame index for
2091   // the start of the first vararg value... for expansion of llvm.va_start.
2092   if (isVarArg) {
2093     int Depth = ArgOffset;
2094
2095     FuncInfo->setVarArgsFrameIndex(
2096       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2097                              Depth, true, false));
2098     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2099
2100     // If this function is vararg, store any remaining integer argument regs
2101     // to their spots on the stack so that they may be loaded by deferencing the
2102     // result of va_next.
2103     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2104       unsigned VReg;
2105
2106       if (isPPC64)
2107         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2108       else
2109         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2110
2111       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2112       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0,
2113                                    false, false, 0);
2114       MemOps.push_back(Store);
2115       // Increment the address by four for the next argument to store
2116       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2117       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2118     }
2119   }
2120
2121   if (!MemOps.empty())
2122     Chain = DAG.getNode(ISD::TokenFactor, dl,
2123                         MVT::Other, &MemOps[0], MemOps.size());
2124
2125   return Chain;
2126 }
2127
2128 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
2129 /// linkage area for the Darwin ABI.
2130 static unsigned
2131 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2132                                      bool isPPC64,
2133                                      bool isVarArg,
2134                                      unsigned CC,
2135                                      const SmallVectorImpl<ISD::OutputArg>
2136                                        &Outs,
2137                                      unsigned &nAltivecParamsAtEnd) {
2138   // Count how many bytes are to be pushed on the stack, including the linkage
2139   // area, and parameter passing area.  We start with 24/48 bytes, which is
2140   // prereserved space for [SP][CR][LR][3 x unused].
2141   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, true);
2142   unsigned NumOps = Outs.size();
2143   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2144
2145   // Add up all the space actually used.
2146   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2147   // they all go in registers, but we must reserve stack space for them for
2148   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2149   // assigned stack space in order, with padding so Altivec parameters are
2150   // 16-byte aligned.
2151   nAltivecParamsAtEnd = 0;
2152   for (unsigned i = 0; i != NumOps; ++i) {
2153     SDValue Arg = Outs[i].Val;
2154     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2155     EVT ArgVT = Arg.getValueType();
2156     // Varargs Altivec parameters are padded to a 16 byte boundary.
2157     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2158         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2159       if (!isVarArg && !isPPC64) {
2160         // Non-varargs Altivec parameters go after all the non-Altivec
2161         // parameters; handle those later so we know how much padding we need.
2162         nAltivecParamsAtEnd++;
2163         continue;
2164       }
2165       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2166       NumBytes = ((NumBytes+15)/16)*16;
2167     }
2168     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2169   }
2170
2171    // Allow for Altivec parameters at the end, if needed.
2172   if (nAltivecParamsAtEnd) {
2173     NumBytes = ((NumBytes+15)/16)*16;
2174     NumBytes += 16*nAltivecParamsAtEnd;
2175   }
2176
2177   // The prolog code of the callee may store up to 8 GPR argument registers to
2178   // the stack, allowing va_start to index over them in memory if its varargs.
2179   // Because we cannot tell if this is needed on the caller side, we have to
2180   // conservatively assume that it is needed.  As such, make sure we have at
2181   // least enough stack space for the caller to store the 8 GPRs.
2182   NumBytes = std::max(NumBytes,
2183                       PPCFrameInfo::getMinCallFrameSize(isPPC64, true));
2184
2185   // Tail call needs the stack to be aligned.
2186   if (CC==CallingConv::Fast && GuaranteedTailCallOpt) {
2187     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
2188       getStackAlignment();
2189     unsigned AlignMask = TargetAlign-1;
2190     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2191   }
2192
2193   return NumBytes;
2194 }
2195
2196 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2197 /// adjusted to accomodate the arguments for the tailcall.
2198 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2199                                    unsigned ParamSize) {
2200
2201   if (!isTailCall) return 0;
2202
2203   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2204   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2205   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2206   // Remember only if the new adjustement is bigger.
2207   if (SPDiff < FI->getTailCallSPDelta())
2208     FI->setTailCallSPDelta(SPDiff);
2209
2210   return SPDiff;
2211 }
2212
2213 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2214 /// for tail call optimization. Targets which want to do tail call
2215 /// optimization should implement this function.
2216 bool
2217 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2218                                                      CallingConv::ID CalleeCC,
2219                                                      bool isVarArg,
2220                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2221                                                      SelectionDAG& DAG) const {
2222   if (!GuaranteedTailCallOpt)
2223     return false;
2224
2225   // Variable argument functions are not supported.
2226   if (isVarArg)
2227     return false;
2228
2229   MachineFunction &MF = DAG.getMachineFunction();
2230   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2231   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2232     // Functions containing by val parameters are not supported.
2233     for (unsigned i = 0; i != Ins.size(); i++) {
2234        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2235        if (Flags.isByVal()) return false;
2236     }
2237
2238     // Non PIC/GOT  tail calls are supported.
2239     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2240       return true;
2241
2242     // At the moment we can only do local tail calls (in same module, hidden
2243     // or protected) if we are generating PIC.
2244     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2245       return G->getGlobal()->hasHiddenVisibility()
2246           || G->getGlobal()->hasProtectedVisibility();
2247   }
2248
2249   return false;
2250 }
2251
2252 /// isCallCompatibleAddress - Return the immediate to use if the specified
2253 /// 32-bit value is representable in the immediate field of a BxA instruction.
2254 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2255   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2256   if (!C) return 0;
2257
2258   int Addr = C->getZExtValue();
2259   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2260       (Addr << 6 >> 6) != Addr)
2261     return 0;  // Top 6 bits have to be sext of immediate.
2262
2263   return DAG.getConstant((int)C->getZExtValue() >> 2,
2264                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2265 }
2266
2267 namespace {
2268
2269 struct TailCallArgumentInfo {
2270   SDValue Arg;
2271   SDValue FrameIdxOp;
2272   int       FrameIdx;
2273
2274   TailCallArgumentInfo() : FrameIdx(0) {}
2275 };
2276
2277 }
2278
2279 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2280 static void
2281 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2282                                            SDValue Chain,
2283                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2284                    SmallVector<SDValue, 8> &MemOpChains,
2285                    DebugLoc dl) {
2286   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2287     SDValue Arg = TailCallArgs[i].Arg;
2288     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2289     int FI = TailCallArgs[i].FrameIdx;
2290     // Store relative to framepointer.
2291     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2292                                        PseudoSourceValue::getFixedStack(FI),
2293                                        0, false, false, 0));
2294   }
2295 }
2296
2297 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2298 /// the appropriate stack slot for the tail call optimized function call.
2299 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2300                                                MachineFunction &MF,
2301                                                SDValue Chain,
2302                                                SDValue OldRetAddr,
2303                                                SDValue OldFP,
2304                                                int SPDiff,
2305                                                bool isPPC64,
2306                                                bool isDarwinABI,
2307                                                DebugLoc dl) {
2308   if (SPDiff) {
2309     // Calculate the new stack slot for the return address.
2310     int SlotSize = isPPC64 ? 8 : 4;
2311     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
2312                                                                    isDarwinABI);
2313     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2314                                                           NewRetAddrLoc,
2315                                                           true, false);
2316     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2317     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2318     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2319                          PseudoSourceValue::getFixedStack(NewRetAddr), 0,
2320                          false, false, 0);
2321
2322     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2323     // slot as the FP is never overwritten.
2324     if (isDarwinABI) {
2325       int NewFPLoc =
2326         SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2327       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2328                                                           true, false);
2329       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2330       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2331                            PseudoSourceValue::getFixedStack(NewFPIdx), 0,
2332                            false, false, 0);
2333     }
2334   }
2335   return Chain;
2336 }
2337
2338 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2339 /// the position of the argument.
2340 static void
2341 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2342                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2343                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2344   int Offset = ArgOffset + SPDiff;
2345   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2346   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true,false);
2347   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2348   SDValue FIN = DAG.getFrameIndex(FI, VT);
2349   TailCallArgumentInfo Info;
2350   Info.Arg = Arg;
2351   Info.FrameIdxOp = FIN;
2352   Info.FrameIdx = FI;
2353   TailCallArguments.push_back(Info);
2354 }
2355
2356 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2357 /// stack slot. Returns the chain as result and the loaded frame pointers in
2358 /// LROpOut/FPOpout. Used when tail calling.
2359 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2360                                                         int SPDiff,
2361                                                         SDValue Chain,
2362                                                         SDValue &LROpOut,
2363                                                         SDValue &FPOpOut,
2364                                                         bool isDarwinABI,
2365                                                         DebugLoc dl) {
2366   if (SPDiff) {
2367     // Load the LR and FP stack slot for later adjusting.
2368     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2369     LROpOut = getReturnAddrFrameIndex(DAG);
2370     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, NULL, 0,
2371                           false, false, 0);
2372     Chain = SDValue(LROpOut.getNode(), 1);
2373
2374     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2375     // slot as the FP is never overwritten.
2376     if (isDarwinABI) {
2377       FPOpOut = getFramePointerFrameIndex(DAG);
2378       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, NULL, 0,
2379                             false, false, 0);
2380       Chain = SDValue(FPOpOut.getNode(), 1);
2381     }
2382   }
2383   return Chain;
2384 }
2385
2386 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2387 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2388 /// specified by the specific parameter attribute. The copy will be passed as
2389 /// a byval function parameter.
2390 /// Sometimes what we are copying is the end of a larger object, the part that
2391 /// does not fit in registers.
2392 static SDValue
2393 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2394                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2395                           DebugLoc dl) {
2396   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2397   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2398                        false, false, NULL, 0, NULL, 0);
2399 }
2400
2401 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2402 /// tail calls.
2403 static void
2404 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2405                  SDValue Arg, SDValue PtrOff, int SPDiff,
2406                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2407                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2408                  SmallVector<TailCallArgumentInfo, 8>& TailCallArguments,
2409                  DebugLoc dl) {
2410   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2411   if (!isTailCall) {
2412     if (isVector) {
2413       SDValue StackPtr;
2414       if (isPPC64)
2415         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2416       else
2417         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2418       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2419                            DAG.getConstant(ArgOffset, PtrVT));
2420     }
2421     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0,
2422                                        false, false, 0));
2423   // Calculate and remember argument location.
2424   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2425                                   TailCallArguments);
2426 }
2427
2428 static
2429 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2430                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2431                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2432                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2433   MachineFunction &MF = DAG.getMachineFunction();
2434
2435   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2436   // might overwrite each other in case of tail call optimization.
2437   SmallVector<SDValue, 8> MemOpChains2;
2438   // Do not flag preceeding copytoreg stuff together with the following stuff.
2439   InFlag = SDValue();
2440   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2441                                     MemOpChains2, dl);
2442   if (!MemOpChains2.empty())
2443     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2444                         &MemOpChains2[0], MemOpChains2.size());
2445
2446   // Store the return address to the appropriate stack slot.
2447   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2448                                         isPPC64, isDarwinABI, dl);
2449
2450   // Emit callseq_end just before tailcall node.
2451   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2452                              DAG.getIntPtrConstant(0, true), InFlag);
2453   InFlag = Chain.getValue(1);
2454 }
2455
2456 static
2457 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2458                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2459                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2460                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2461                      bool isPPC64, bool isSVR4ABI) {
2462   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2463   NodeTys.push_back(MVT::Other);   // Returns a chain
2464   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2465
2466   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2467
2468   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2469   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2470   // node so that legalize doesn't hack it.
2471   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2472     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
2473   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
2474     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
2475   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
2476     // If this is an absolute destination address, use the munged value.
2477     Callee = SDValue(Dest, 0);
2478   else {
2479     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2480     // to do the call, we can't use PPCISD::CALL.
2481     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2482
2483     if (isSVR4ABI && isPPC64) {
2484       // Function pointers in the 64-bit SVR4 ABI do not point to the function
2485       // entry point, but to the function descriptor (the function entry point
2486       // address is part of the function descriptor though).
2487       // The function descriptor is a three doubleword structure with the
2488       // following fields: function entry point, TOC base address and
2489       // environment pointer.
2490       // Thus for a call through a function pointer, the following actions need
2491       // to be performed:
2492       //   1. Save the TOC of the caller in the TOC save area of its stack
2493       //      frame (this is done in LowerCall_Darwin()).
2494       //   2. Load the address of the function entry point from the function
2495       //      descriptor.
2496       //   3. Load the TOC of the callee from the function descriptor into r2.
2497       //   4. Load the environment pointer from the function descriptor into
2498       //      r11.
2499       //   5. Branch to the function entry point address.
2500       //   6. On return of the callee, the TOC of the caller needs to be
2501       //      restored (this is done in FinishCall()).
2502       //
2503       // All those operations are flagged together to ensure that no other
2504       // operations can be scheduled in between. E.g. without flagging the
2505       // operations together, a TOC access in the caller could be scheduled
2506       // between the load of the callee TOC and the branch to the callee, which
2507       // results in the TOC access going through the TOC of the callee instead
2508       // of going through the TOC of the caller, which leads to incorrect code.
2509
2510       // Load the address of the function entry point from the function
2511       // descriptor.
2512       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Flag);
2513       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
2514                                         InFlag.getNode() ? 3 : 2);
2515       Chain = LoadFuncPtr.getValue(1);
2516       InFlag = LoadFuncPtr.getValue(2);
2517
2518       // Load environment pointer into r11.
2519       // Offset of the environment pointer within the function descriptor.
2520       SDValue PtrOff = DAG.getIntPtrConstant(16);
2521
2522       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
2523       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
2524                                        InFlag);
2525       Chain = LoadEnvPtr.getValue(1);
2526       InFlag = LoadEnvPtr.getValue(2);
2527
2528       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
2529                                         InFlag);
2530       Chain = EnvVal.getValue(0);
2531       InFlag = EnvVal.getValue(1);
2532
2533       // Load TOC of the callee into r2. We are using a target-specific load
2534       // with r2 hard coded, because the result of a target-independent load
2535       // would never go directly into r2, since r2 is a reserved register (which
2536       // prevents the register allocator from allocating it), resulting in an
2537       // additional register being allocated and an unnecessary move instruction
2538       // being generated.
2539       VTs = DAG.getVTList(MVT::Other, MVT::Flag);
2540       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
2541                                        Callee, InFlag);
2542       Chain = LoadTOCPtr.getValue(0);
2543       InFlag = LoadTOCPtr.getValue(1);
2544
2545       MTCTROps[0] = Chain;
2546       MTCTROps[1] = LoadFuncPtr;
2547       MTCTROps[2] = InFlag;
2548     }
2549
2550     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2551                         2 + (InFlag.getNode() != 0));
2552     InFlag = Chain.getValue(1);
2553
2554     NodeTys.clear();
2555     NodeTys.push_back(MVT::Other);
2556     NodeTys.push_back(MVT::Flag);
2557     Ops.push_back(Chain);
2558     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
2559     Callee.setNode(0);
2560     // Add CTR register as callee so a bctr can be emitted later.
2561     if (isTailCall)
2562       Ops.push_back(DAG.getRegister(PPC::CTR, PtrVT));
2563   }
2564
2565   // If this is a direct call, pass the chain and the callee.
2566   if (Callee.getNode()) {
2567     Ops.push_back(Chain);
2568     Ops.push_back(Callee);
2569   }
2570   // If this is a tail call add stack pointer delta.
2571   if (isTailCall)
2572     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2573
2574   // Add argument registers to the end of the list so that they are known live
2575   // into the call.
2576   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2577     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2578                                   RegsToPass[i].second.getValueType()));
2579
2580   return CallOpc;
2581 }
2582
2583 SDValue
2584 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2585                                    CallingConv::ID CallConv, bool isVarArg,
2586                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2587                                    DebugLoc dl, SelectionDAG &DAG,
2588                                    SmallVectorImpl<SDValue> &InVals) {
2589
2590   SmallVector<CCValAssign, 16> RVLocs;
2591   CCState CCRetInfo(CallConv, isVarArg, getTargetMachine(),
2592                     RVLocs, *DAG.getContext());
2593   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2594
2595   // Copy all of the result registers out of their specified physreg.
2596   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2597     CCValAssign &VA = RVLocs[i];
2598     EVT VT = VA.getValVT();
2599     assert(VA.isRegLoc() && "Can only return in registers!");
2600     Chain = DAG.getCopyFromReg(Chain, dl,
2601                                VA.getLocReg(), VT, InFlag).getValue(1);
2602     InVals.push_back(Chain.getValue(0));
2603     InFlag = Chain.getValue(2);
2604   }
2605
2606   return Chain;
2607 }
2608
2609 SDValue
2610 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
2611                               bool isTailCall, bool isVarArg,
2612                               SelectionDAG &DAG,
2613                               SmallVector<std::pair<unsigned, SDValue>, 8>
2614                                 &RegsToPass,
2615                               SDValue InFlag, SDValue Chain,
2616                               SDValue &Callee,
2617                               int SPDiff, unsigned NumBytes,
2618                               const SmallVectorImpl<ISD::InputArg> &Ins,
2619                               SmallVectorImpl<SDValue> &InVals) {
2620   std::vector<EVT> NodeTys;
2621   SmallVector<SDValue, 8> Ops;
2622   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
2623                                  isTailCall, RegsToPass, Ops, NodeTys,
2624                                  PPCSubTarget.isPPC64(),
2625                                  PPCSubTarget.isSVR4ABI());
2626
2627   // When performing tail call optimization the callee pops its arguments off
2628   // the stack. Account for this here so these bytes can be pushed back on in
2629   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2630   int BytesCalleePops =
2631     (CallConv==CallingConv::Fast && GuaranteedTailCallOpt) ? NumBytes : 0;
2632
2633   if (InFlag.getNode())
2634     Ops.push_back(InFlag);
2635
2636   // Emit tail call.
2637   if (isTailCall) {
2638     // If this is the first return lowered for this function, add the regs
2639     // to the liveout set for the function.
2640     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2641       SmallVector<CCValAssign, 16> RVLocs;
2642       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2643                      *DAG.getContext());
2644       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2645       for (unsigned i = 0; i != RVLocs.size(); ++i)
2646         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2647     }
2648
2649     assert(((Callee.getOpcode() == ISD::Register &&
2650              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
2651             Callee.getOpcode() == ISD::TargetExternalSymbol ||
2652             Callee.getOpcode() == ISD::TargetGlobalAddress ||
2653             isa<ConstantSDNode>(Callee)) &&
2654     "Expecting an global address, external symbol, absolute value or register");
2655
2656     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
2657   }
2658
2659   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2660   InFlag = Chain.getValue(1);
2661
2662   // Add a NOP immediately after the branch instruction when using the 64-bit
2663   // SVR4 ABI. At link time, if caller and callee are in a different module and
2664   // thus have a different TOC, the call will be replaced with a call to a stub
2665   // function which saves the current TOC, loads the TOC of the callee and
2666   // branches to the callee. The NOP will be replaced with a load instruction
2667   // which restores the TOC of the caller from the TOC save slot of the current
2668   // stack frame. If caller and callee belong to the same module (and have the
2669   // same TOC), the NOP will remain unchanged.
2670   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
2671     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Flag);
2672     if (CallOpc == PPCISD::BCTRL_SVR4) {
2673       // This is a call through a function pointer.
2674       // Restore the caller TOC from the save area into R2.
2675       // See PrepareCall() for more information about calls through function
2676       // pointers in the 64-bit SVR4 ABI.
2677       // We are using a target-specific load with r2 hard coded, because the
2678       // result of a target-independent load would never go directly into r2,
2679       // since r2 is a reserved register (which prevents the register allocator
2680       // from allocating it), resulting in an additional register being
2681       // allocated and an unnecessary move instruction being generated.
2682       Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
2683       InFlag = Chain.getValue(1);
2684     } else {
2685       // Otherwise insert NOP.
2686       InFlag = DAG.getNode(PPCISD::NOP, dl, MVT::Flag, InFlag);
2687     }
2688   }
2689
2690   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2691                              DAG.getIntPtrConstant(BytesCalleePops, true),
2692                              InFlag);
2693   if (!Ins.empty())
2694     InFlag = Chain.getValue(1);
2695
2696   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2697                          Ins, dl, DAG, InVals);
2698 }
2699
2700 SDValue
2701 PPCTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
2702                              CallingConv::ID CallConv, bool isVarArg,
2703                              bool &isTailCall,
2704                              const SmallVectorImpl<ISD::OutputArg> &Outs,
2705                              const SmallVectorImpl<ISD::InputArg> &Ins,
2706                              DebugLoc dl, SelectionDAG &DAG,
2707                              SmallVectorImpl<SDValue> &InVals) {
2708   if (isTailCall)
2709     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
2710                                                    Ins, DAG);
2711
2712   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
2713     return LowerCall_SVR4(Chain, Callee, CallConv, isVarArg,
2714                           isTailCall, Outs, Ins,
2715                           dl, DAG, InVals);
2716   } else {
2717     return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
2718                             isTailCall, Outs, Ins,
2719                             dl, DAG, InVals);
2720   }
2721 }
2722
2723 SDValue
2724 PPCTargetLowering::LowerCall_SVR4(SDValue Chain, SDValue Callee,
2725                                   CallingConv::ID CallConv, bool isVarArg,
2726                                   bool isTailCall,
2727                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2728                                   const SmallVectorImpl<ISD::InputArg> &Ins,
2729                                   DebugLoc dl, SelectionDAG &DAG,
2730                                   SmallVectorImpl<SDValue> &InVals) {
2731   // See PPCTargetLowering::LowerFormalArguments_SVR4() for a description
2732   // of the 32-bit SVR4 ABI stack frame layout.
2733
2734   assert((CallConv == CallingConv::C ||
2735           CallConv == CallingConv::Fast) && "Unknown calling convention!");
2736
2737   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2738   unsigned PtrByteSize = 4;
2739
2740   MachineFunction &MF = DAG.getMachineFunction();
2741
2742   // Mark this function as potentially containing a function that contains a
2743   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2744   // and restoring the callers stack pointer in this functions epilog. This is
2745   // done because by tail calling the called function might overwrite the value
2746   // in this function's (MF) stack pointer stack slot 0(SP).
2747   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2748     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2749
2750   // Count how many bytes are to be pushed on the stack, including the linkage
2751   // area, parameter list area and the part of the local variable space which
2752   // contains copies of aggregates which are passed by value.
2753
2754   // Assign locations to all of the outgoing arguments.
2755   SmallVector<CCValAssign, 16> ArgLocs;
2756   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
2757                  ArgLocs, *DAG.getContext());
2758
2759   // Reserve space for the linkage area on the stack.
2760   CCInfo.AllocateStack(PPCFrameInfo::getLinkageSize(false, false), PtrByteSize);
2761
2762   if (isVarArg) {
2763     // Handle fixed and variable vector arguments differently.
2764     // Fixed vector arguments go into registers as long as registers are
2765     // available. Variable vector arguments always go into memory.
2766     unsigned NumArgs = Outs.size();
2767
2768     for (unsigned i = 0; i != NumArgs; ++i) {
2769       EVT ArgVT = Outs[i].Val.getValueType();
2770       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2771       bool Result;
2772
2773       if (Outs[i].IsFixed) {
2774         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
2775                              CCInfo);
2776       } else {
2777         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
2778                                     ArgFlags, CCInfo);
2779       }
2780
2781       if (Result) {
2782 #ifndef NDEBUG
2783         errs() << "Call operand #" << i << " has unhandled type "
2784              << ArgVT.getEVTString() << "\n";
2785 #endif
2786         llvm_unreachable(0);
2787       }
2788     }
2789   } else {
2790     // All arguments are treated the same.
2791     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
2792   }
2793
2794   // Assign locations to all of the outgoing aggregate by value arguments.
2795   SmallVector<CCValAssign, 16> ByValArgLocs;
2796   CCState CCByValInfo(CallConv, isVarArg, getTargetMachine(), ByValArgLocs,
2797                       *DAG.getContext());
2798
2799   // Reserve stack space for the allocations in CCInfo.
2800   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
2801
2802   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
2803
2804   // Size of the linkage area, parameter list area and the part of the local
2805   // space variable where copies of aggregates which are passed by value are
2806   // stored.
2807   unsigned NumBytes = CCByValInfo.getNextStackOffset();
2808
2809   // Calculate by how many bytes the stack has to be adjusted in case of tail
2810   // call optimization.
2811   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2812
2813   // Adjust the stack pointer for the new arguments...
2814   // These operations are automatically eliminated by the prolog/epilog pass
2815   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2816   SDValue CallSeqStart = Chain;
2817
2818   // Load the return address and frame pointer so it can be moved somewhere else
2819   // later.
2820   SDValue LROp, FPOp;
2821   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
2822                                        dl);
2823
2824   // Set up a copy of the stack pointer for use loading and storing any
2825   // arguments that may not fit in the registers available for argument
2826   // passing.
2827   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2828
2829   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2830   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2831   SmallVector<SDValue, 8> MemOpChains;
2832
2833   // Walk the register/memloc assignments, inserting copies/loads.
2834   for (unsigned i = 0, j = 0, e = ArgLocs.size();
2835        i != e;
2836        ++i) {
2837     CCValAssign &VA = ArgLocs[i];
2838     SDValue Arg = Outs[i].Val;
2839     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2840
2841     if (Flags.isByVal()) {
2842       // Argument is an aggregate which is passed by value, thus we need to
2843       // create a copy of it in the local variable space of the current stack
2844       // frame (which is the stack frame of the caller) and pass the address of
2845       // this copy to the callee.
2846       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
2847       CCValAssign &ByValVA = ByValArgLocs[j++];
2848       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
2849
2850       // Memory reserved in the local variable space of the callers stack frame.
2851       unsigned LocMemOffset = ByValVA.getLocMemOffset();
2852
2853       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2854       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2855
2856       // Create a copy of the argument in the local area of the current
2857       // stack frame.
2858       SDValue MemcpyCall =
2859         CreateCopyOfByValArgument(Arg, PtrOff,
2860                                   CallSeqStart.getNode()->getOperand(0),
2861                                   Flags, DAG, dl);
2862
2863       // This must go outside the CALLSEQ_START..END.
2864       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2865                            CallSeqStart.getNode()->getOperand(1));
2866       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2867                              NewCallSeqStart.getNode());
2868       Chain = CallSeqStart = NewCallSeqStart;
2869
2870       // Pass the address of the aggregate copy on the stack either in a
2871       // physical register or in the parameter list area of the current stack
2872       // frame to the callee.
2873       Arg = PtrOff;
2874     }
2875
2876     if (VA.isRegLoc()) {
2877       // Put argument in a physical register.
2878       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2879     } else {
2880       // Put argument in the parameter list area of the current stack frame.
2881       assert(VA.isMemLoc());
2882       unsigned LocMemOffset = VA.getLocMemOffset();
2883
2884       if (!isTailCall) {
2885         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2886         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2887
2888         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2889                                            PseudoSourceValue::getStack(), LocMemOffset,
2890                                            false, false, 0));
2891       } else {
2892         // Calculate and remember argument location.
2893         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
2894                                  TailCallArguments);
2895       }
2896     }
2897   }
2898
2899   if (!MemOpChains.empty())
2900     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2901                         &MemOpChains[0], MemOpChains.size());
2902
2903   // Build a sequence of copy-to-reg nodes chained together with token chain
2904   // and flag operands which copy the outgoing args into the appropriate regs.
2905   SDValue InFlag;
2906   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2907     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2908                              RegsToPass[i].second, InFlag);
2909     InFlag = Chain.getValue(1);
2910   }
2911
2912   // Set CR6 to true if this is a vararg call.
2913   if (isVarArg) {
2914     SDValue SetCR(DAG.getMachineNode(PPC::CRSET, dl, MVT::i32), 0);
2915     Chain = DAG.getCopyToReg(Chain, dl, PPC::CR1EQ, SetCR, InFlag);
2916     InFlag = Chain.getValue(1);
2917   }
2918
2919   if (isTailCall) {
2920     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
2921                     false, TailCallArguments);
2922   }
2923
2924   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
2925                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
2926                     Ins, InVals);
2927 }
2928
2929 SDValue
2930 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
2931                                     CallingConv::ID CallConv, bool isVarArg,
2932                                     bool isTailCall,
2933                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2934                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2935                                     DebugLoc dl, SelectionDAG &DAG,
2936                                     SmallVectorImpl<SDValue> &InVals) {
2937
2938   unsigned NumOps  = Outs.size();
2939
2940   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2941   bool isPPC64 = PtrVT == MVT::i64;
2942   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2943
2944   MachineFunction &MF = DAG.getMachineFunction();
2945
2946   // Mark this function as potentially containing a function that contains a
2947   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2948   // and restoring the callers stack pointer in this functions epilog. This is
2949   // done because by tail calling the called function might overwrite the value
2950   // in this function's (MF) stack pointer stack slot 0(SP).
2951   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2952     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2953
2954   unsigned nAltivecParamsAtEnd = 0;
2955
2956   // Count how many bytes are to be pushed on the stack, including the linkage
2957   // area, and parameter passing area.  We start with 24/48 bytes, which is
2958   // prereserved space for [SP][CR][LR][3 x unused].
2959   unsigned NumBytes =
2960     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
2961                                          Outs,
2962                                          nAltivecParamsAtEnd);
2963
2964   // Calculate by how many bytes the stack has to be adjusted in case of tail
2965   // call optimization.
2966   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2967
2968   // To protect arguments on the stack from being clobbered in a tail call,
2969   // force all the loads to happen before doing any other lowering.
2970   if (isTailCall)
2971     Chain = DAG.getStackArgumentTokenFactor(Chain);
2972
2973   // Adjust the stack pointer for the new arguments...
2974   // These operations are automatically eliminated by the prolog/epilog pass
2975   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2976   SDValue CallSeqStart = Chain;
2977
2978   // Load the return address and frame pointer so it can be move somewhere else
2979   // later.
2980   SDValue LROp, FPOp;
2981   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
2982                                        dl);
2983
2984   // Set up a copy of the stack pointer for use loading and storing any
2985   // arguments that may not fit in the registers available for argument
2986   // passing.
2987   SDValue StackPtr;
2988   if (isPPC64)
2989     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2990   else
2991     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2992
2993   // Figure out which arguments are going to go in registers, and which in
2994   // memory.  Also, if this is a vararg function, floating point operations
2995   // must be stored to our stack, and loaded into integer regs as well, if
2996   // any integer regs are available for argument passing.
2997   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, true);
2998   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2999
3000   static const unsigned GPR_32[] = {           // 32-bit registers.
3001     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3002     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3003   };
3004   static const unsigned GPR_64[] = {           // 64-bit registers.
3005     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3006     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3007   };
3008   static const unsigned *FPR = GetFPR();
3009
3010   static const unsigned VR[] = {
3011     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3012     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3013   };
3014   const unsigned NumGPRs = array_lengthof(GPR_32);
3015   const unsigned NumFPRs = 13;
3016   const unsigned NumVRs  = array_lengthof(VR);
3017
3018   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
3019
3020   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3021   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3022
3023   SmallVector<SDValue, 8> MemOpChains;
3024   for (unsigned i = 0; i != NumOps; ++i) {
3025     SDValue Arg = Outs[i].Val;
3026     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3027
3028     // PtrOff will be used to store the current argument to the stack if a
3029     // register cannot be found for it.
3030     SDValue PtrOff;
3031
3032     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3033
3034     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3035
3036     // On PPC64, promote integers to 64-bit values.
3037     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3038       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3039       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3040       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3041     }
3042
3043     // FIXME memcpy is used way more than necessary.  Correctness first.
3044     if (Flags.isByVal()) {
3045       unsigned Size = Flags.getByValSize();
3046       if (Size==1 || Size==2) {
3047         // Very small objects are passed right-justified.
3048         // Everything else is passed left-justified.
3049         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
3050         if (GPR_idx != NumGPRs) {
3051           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3052                                         NULL, 0, VT, false, false, 0);
3053           MemOpChains.push_back(Load.getValue(1));
3054           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3055
3056           ArgOffset += PtrByteSize;
3057         } else {
3058           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
3059           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3060           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3061                                 CallSeqStart.getNode()->getOperand(0),
3062                                 Flags, DAG, dl);
3063           // This must go outside the CALLSEQ_START..END.
3064           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3065                                CallSeqStart.getNode()->getOperand(1));
3066           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3067                                  NewCallSeqStart.getNode());
3068           Chain = CallSeqStart = NewCallSeqStart;
3069           ArgOffset += PtrByteSize;
3070         }
3071         continue;
3072       }
3073       // Copy entire object into memory.  There are cases where gcc-generated
3074       // code assumes it is there, even if it could be put entirely into
3075       // registers.  (This is not what the doc says.)
3076       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3077                             CallSeqStart.getNode()->getOperand(0),
3078                             Flags, DAG, dl);
3079       // This must go outside the CALLSEQ_START..END.
3080       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3081                            CallSeqStart.getNode()->getOperand(1));
3082       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
3083       Chain = CallSeqStart = NewCallSeqStart;
3084       // And copy the pieces of it that fit into registers.
3085       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3086         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3087         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3088         if (GPR_idx != NumGPRs) {
3089           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg, NULL, 0,
3090                                      false, false, 0);
3091           MemOpChains.push_back(Load.getValue(1));
3092           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3093           ArgOffset += PtrByteSize;
3094         } else {
3095           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3096           break;
3097         }
3098       }
3099       continue;
3100     }
3101
3102     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3103     default: llvm_unreachable("Unexpected ValueType for argument!");
3104     case MVT::i32:
3105     case MVT::i64:
3106       if (GPR_idx != NumGPRs) {
3107         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3108       } else {
3109         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3110                          isPPC64, isTailCall, false, MemOpChains,
3111                          TailCallArguments, dl);
3112       }
3113       ArgOffset += PtrByteSize;
3114       break;
3115     case MVT::f32:
3116     case MVT::f64:
3117       if (FPR_idx != NumFPRs) {
3118         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3119
3120         if (isVarArg) {
3121           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0,
3122                                        false, false, 0);
3123           MemOpChains.push_back(Store);
3124
3125           // Float varargs are always shadowed in available integer registers
3126           if (GPR_idx != NumGPRs) {
3127             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0,
3128                                        false, false, 0);
3129             MemOpChains.push_back(Load.getValue(1));
3130             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3131           }
3132           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3133             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3134             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3135             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0,
3136                                        false, false, 0);
3137             MemOpChains.push_back(Load.getValue(1));
3138             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3139           }
3140         } else {
3141           // If we have any FPRs remaining, we may also have GPRs remaining.
3142           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3143           // GPRs.
3144           if (GPR_idx != NumGPRs)
3145             ++GPR_idx;
3146           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3147               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3148             ++GPR_idx;
3149         }
3150       } else {
3151         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3152                          isPPC64, isTailCall, false, MemOpChains,
3153                          TailCallArguments, dl);
3154       }
3155       if (isPPC64)
3156         ArgOffset += 8;
3157       else
3158         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3159       break;
3160     case MVT::v4f32:
3161     case MVT::v4i32:
3162     case MVT::v8i16:
3163     case MVT::v16i8:
3164       if (isVarArg) {
3165         // These go aligned on the stack, or in the corresponding R registers
3166         // when within range.  The Darwin PPC ABI doc claims they also go in
3167         // V registers; in fact gcc does this only for arguments that are
3168         // prototyped, not for those that match the ...  We do it for all
3169         // arguments, seems to work.
3170         while (ArgOffset % 16 !=0) {
3171           ArgOffset += PtrByteSize;
3172           if (GPR_idx != NumGPRs)
3173             GPR_idx++;
3174         }
3175         // We could elide this store in the case where the object fits
3176         // entirely in R registers.  Maybe later.
3177         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3178                             DAG.getConstant(ArgOffset, PtrVT));
3179         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0,
3180                                      false, false, 0);
3181         MemOpChains.push_back(Store);
3182         if (VR_idx != NumVRs) {
3183           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff, NULL, 0,
3184                                      false, false, 0);
3185           MemOpChains.push_back(Load.getValue(1));
3186           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3187         }
3188         ArgOffset += 16;
3189         for (unsigned i=0; i<16; i+=PtrByteSize) {
3190           if (GPR_idx == NumGPRs)
3191             break;
3192           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3193                                   DAG.getConstant(i, PtrVT));
3194           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, NULL, 0,
3195                                      false, false, 0);
3196           MemOpChains.push_back(Load.getValue(1));
3197           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3198         }
3199         break;
3200       }
3201
3202       // Non-varargs Altivec params generally go in registers, but have
3203       // stack space allocated at the end.
3204       if (VR_idx != NumVRs) {
3205         // Doesn't have GPR space allocated.
3206         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3207       } else if (nAltivecParamsAtEnd==0) {
3208         // We are emitting Altivec params in order.
3209         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3210                          isPPC64, isTailCall, true, MemOpChains,
3211                          TailCallArguments, dl);
3212         ArgOffset += 16;
3213       }
3214       break;
3215     }
3216   }
3217   // If all Altivec parameters fit in registers, as they usually do,
3218   // they get stack space following the non-Altivec parameters.  We
3219   // don't track this here because nobody below needs it.
3220   // If there are more Altivec parameters than fit in registers emit
3221   // the stores here.
3222   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3223     unsigned j = 0;
3224     // Offset is aligned; skip 1st 12 params which go in V registers.
3225     ArgOffset = ((ArgOffset+15)/16)*16;
3226     ArgOffset += 12*16;
3227     for (unsigned i = 0; i != NumOps; ++i) {
3228       SDValue Arg = Outs[i].Val;
3229       EVT ArgType = Arg.getValueType();
3230       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3231           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3232         if (++j > NumVRs) {
3233           SDValue PtrOff;
3234           // We are emitting Altivec params in order.
3235           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3236                            isPPC64, isTailCall, true, MemOpChains,
3237                            TailCallArguments, dl);
3238           ArgOffset += 16;
3239         }
3240       }
3241     }
3242   }
3243
3244   if (!MemOpChains.empty())
3245     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3246                         &MemOpChains[0], MemOpChains.size());
3247
3248   // Check if this is an indirect call (MTCTR/BCTRL).
3249   // See PrepareCall() for more information about calls through function
3250   // pointers in the 64-bit SVR4 ABI.
3251   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3252       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3253       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3254       !isBLACompatibleAddress(Callee, DAG)) {
3255     // Load r2 into a virtual register and store it to the TOC save area.
3256     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3257     // TOC save area offset.
3258     SDValue PtrOff = DAG.getIntPtrConstant(40);
3259     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3260     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, NULL, 0,
3261                          false, false, 0);
3262   }
3263
3264   // On Darwin, R12 must contain the address of an indirect callee.  This does
3265   // not mean the MTCTR instruction must use R12; it's easier to model this as
3266   // an extra parameter, so do that.
3267   if (!isTailCall &&
3268       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3269       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3270       !isBLACompatibleAddress(Callee, DAG))
3271     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3272                                                    PPC::R12), Callee));
3273
3274   // Build a sequence of copy-to-reg nodes chained together with token chain
3275   // and flag operands which copy the outgoing args into the appropriate regs.
3276   SDValue InFlag;
3277   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3278     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3279                              RegsToPass[i].second, InFlag);
3280     InFlag = Chain.getValue(1);
3281   }
3282
3283   if (isTailCall) {
3284     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3285                     FPOp, true, TailCallArguments);
3286   }
3287
3288   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3289                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3290                     Ins, InVals);
3291 }
3292
3293 SDValue
3294 PPCTargetLowering::LowerReturn(SDValue Chain,
3295                                CallingConv::ID CallConv, bool isVarArg,
3296                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3297                                DebugLoc dl, SelectionDAG &DAG) {
3298
3299   SmallVector<CCValAssign, 16> RVLocs;
3300   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
3301                  RVLocs, *DAG.getContext());
3302   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3303
3304   // If this is the first return lowered for this function, add the regs to the
3305   // liveout set for the function.
3306   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3307     for (unsigned i = 0; i != RVLocs.size(); ++i)
3308       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3309   }
3310
3311   SDValue Flag;
3312
3313   // Copy the result values into the output registers.
3314   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3315     CCValAssign &VA = RVLocs[i];
3316     assert(VA.isRegLoc() && "Can only return in registers!");
3317     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3318                              Outs[i].Val, Flag);
3319     Flag = Chain.getValue(1);
3320   }
3321
3322   if (Flag.getNode())
3323     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3324   else
3325     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3326 }
3327
3328 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3329                                    const PPCSubtarget &Subtarget) {
3330   // When we pop the dynamic allocation we need to restore the SP link.
3331   DebugLoc dl = Op.getDebugLoc();
3332
3333   // Get the corect type for pointers.
3334   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3335
3336   // Construct the stack pointer operand.
3337   bool isPPC64 = Subtarget.isPPC64();
3338   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
3339   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3340
3341   // Get the operands for the STACKRESTORE.
3342   SDValue Chain = Op.getOperand(0);
3343   SDValue SaveSP = Op.getOperand(1);
3344
3345   // Load the old link SP.
3346   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr, NULL, 0,
3347                                    false, false, 0);
3348
3349   // Restore the stack pointer.
3350   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
3351
3352   // Store the old link SP.
3353   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, NULL, 0,
3354                       false, false, 0);
3355 }
3356
3357
3358
3359 SDValue
3360 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
3361   MachineFunction &MF = DAG.getMachineFunction();
3362   bool isPPC64 = PPCSubTarget.isPPC64();
3363   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3364   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3365
3366   // Get current frame pointer save index.  The users of this index will be
3367   // primarily DYNALLOC instructions.
3368   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3369   int RASI = FI->getReturnAddrSaveIndex();
3370
3371   // If the frame pointer save index hasn't been defined yet.
3372   if (!RASI) {
3373     // Find out what the fix offset of the frame pointer save area.
3374     int LROffset = PPCFrameInfo::getReturnSaveOffset(isPPC64, isDarwinABI);
3375     // Allocate the frame index for frame pointer save area.
3376     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset,
3377                                                 true, false);
3378     // Save the result.
3379     FI->setReturnAddrSaveIndex(RASI);
3380   }
3381   return DAG.getFrameIndex(RASI, PtrVT);
3382 }
3383
3384 SDValue
3385 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
3386   MachineFunction &MF = DAG.getMachineFunction();
3387   bool isPPC64 = PPCSubTarget.isPPC64();
3388   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3389   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3390
3391   // Get current frame pointer save index.  The users of this index will be
3392   // primarily DYNALLOC instructions.
3393   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3394   int FPSI = FI->getFramePointerSaveIndex();
3395
3396   // If the frame pointer save index hasn't been defined yet.
3397   if (!FPSI) {
3398     // Find out what the fix offset of the frame pointer save area.
3399     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(isPPC64,
3400                                                            isDarwinABI);
3401
3402     // Allocate the frame index for frame pointer save area.
3403     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset,
3404                                                 true, false);
3405     // Save the result.
3406     FI->setFramePointerSaveIndex(FPSI);
3407   }
3408   return DAG.getFrameIndex(FPSI, PtrVT);
3409 }
3410
3411 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
3412                                          SelectionDAG &DAG,
3413                                          const PPCSubtarget &Subtarget) {
3414   // Get the inputs.
3415   SDValue Chain = Op.getOperand(0);
3416   SDValue Size  = Op.getOperand(1);
3417   DebugLoc dl = Op.getDebugLoc();
3418
3419   // Get the corect type for pointers.
3420   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3421   // Negate the size.
3422   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
3423                                   DAG.getConstant(0, PtrVT), Size);
3424   // Construct a node for the frame pointer save index.
3425   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
3426   // Build a DYNALLOC node.
3427   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
3428   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
3429   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
3430 }
3431
3432 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
3433 /// possible.
3434 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
3435   // Not FP? Not a fsel.
3436   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
3437       !Op.getOperand(2).getValueType().isFloatingPoint())
3438     return Op;
3439
3440   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3441
3442   // Cannot handle SETEQ/SETNE.
3443   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
3444
3445   EVT ResVT = Op.getValueType();
3446   EVT CmpVT = Op.getOperand(0).getValueType();
3447   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3448   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
3449   DebugLoc dl = Op.getDebugLoc();
3450
3451   // If the RHS of the comparison is a 0.0, we don't need to do the
3452   // subtraction at all.
3453   if (isFloatingPointZero(RHS))
3454     switch (CC) {
3455     default: break;       // SETUO etc aren't handled by fsel.
3456     case ISD::SETULT:
3457     case ISD::SETLT:
3458       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3459     case ISD::SETOGE:
3460     case ISD::SETGE:
3461       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3462         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3463       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
3464     case ISD::SETUGT:
3465     case ISD::SETGT:
3466       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3467     case ISD::SETOLE:
3468     case ISD::SETLE:
3469       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3470         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3471       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
3472                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
3473     }
3474
3475   SDValue Cmp;
3476   switch (CC) {
3477   default: break;       // SETUO etc aren't handled by fsel.
3478   case ISD::SETULT:
3479   case ISD::SETLT:
3480     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3481     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3482       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3483       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3484   case ISD::SETOGE:
3485   case ISD::SETGE:
3486     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3487     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3488       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3489       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3490   case ISD::SETUGT:
3491   case ISD::SETGT:
3492     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3493     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3494       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3495       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3496   case ISD::SETOLE:
3497   case ISD::SETLE:
3498     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3499     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3500       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3501       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3502   }
3503   return Op;
3504 }
3505
3506 // FIXME: Split this code up when LegalizeDAGTypes lands.
3507 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
3508                                            DebugLoc dl) {
3509   assert(Op.getOperand(0).getValueType().isFloatingPoint());
3510   SDValue Src = Op.getOperand(0);
3511   if (Src.getValueType() == MVT::f32)
3512     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
3513
3514   SDValue Tmp;
3515   switch (Op.getValueType().getSimpleVT().SimpleTy) {
3516   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
3517   case MVT::i32:
3518     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
3519                                                          PPCISD::FCTIDZ,
3520                       dl, MVT::f64, Src);
3521     break;
3522   case MVT::i64:
3523     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
3524     break;
3525   }
3526
3527   // Convert the FP value to an int value through memory.
3528   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
3529
3530   // Emit a store to the stack slot.
3531   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr, NULL, 0,
3532                                false, false, 0);
3533
3534   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
3535   // add in a bias.
3536   if (Op.getValueType() == MVT::i32)
3537     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
3538                         DAG.getConstant(4, FIPtr.getValueType()));
3539   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, NULL, 0,
3540                      false, false, 0);
3541 }
3542
3543 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3544   DebugLoc dl = Op.getDebugLoc();
3545   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
3546   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
3547     return SDValue();
3548
3549   if (Op.getOperand(0).getValueType() == MVT::i64) {
3550     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, dl,
3551                                MVT::f64, Op.getOperand(0));
3552     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
3553     if (Op.getValueType() == MVT::f32)
3554       FP = DAG.getNode(ISD::FP_ROUND, dl,
3555                        MVT::f32, FP, DAG.getIntPtrConstant(0));
3556     return FP;
3557   }
3558
3559   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
3560          "Unhandled SINT_TO_FP type in custom expander!");
3561   // Since we only generate this in 64-bit mode, we can take advantage of
3562   // 64-bit registers.  In particular, sign extend the input value into the
3563   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
3564   // then lfd it and fcfid it.
3565   MachineFunction &MF = DAG.getMachineFunction();
3566   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
3567   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
3568   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3569   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3570
3571   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
3572                                 Op.getOperand(0));
3573
3574   // STD the extended value into the stack slot.
3575   MachineMemOperand *MMO =
3576     MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FrameIdx),
3577                             MachineMemOperand::MOStore, 0, 8, 8);
3578   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
3579   SDValue Store =
3580     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
3581                             Ops, 4, MVT::i64, MMO);
3582   // Load the value as a double.
3583   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, NULL, 0, false, false, 0);
3584
3585   // FCFID it and return it.
3586   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
3587   if (Op.getValueType() == MVT::f32)
3588     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
3589   return FP;
3590 }
3591
3592 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
3593   DebugLoc dl = Op.getDebugLoc();
3594   /*
3595    The rounding mode is in bits 30:31 of FPSR, and has the following
3596    settings:
3597      00 Round to nearest
3598      01 Round to 0
3599      10 Round to +inf
3600      11 Round to -inf
3601
3602   FLT_ROUNDS, on the other hand, expects the following:
3603     -1 Undefined
3604      0 Round to 0
3605      1 Round to nearest
3606      2 Round to +inf
3607      3 Round to -inf
3608
3609   To perform the conversion, we do:
3610     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
3611   */
3612
3613   MachineFunction &MF = DAG.getMachineFunction();
3614   EVT VT = Op.getValueType();
3615   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3616   std::vector<EVT> NodeTys;
3617   SDValue MFFSreg, InFlag;
3618
3619   // Save FP Control Word to register
3620   NodeTys.push_back(MVT::f64);    // return register
3621   NodeTys.push_back(MVT::Flag);   // unused in this context
3622   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3623
3624   // Save FP register to stack slot
3625   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
3626   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3627   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
3628                                StackSlot, NULL, 0, false, false, 0);
3629
3630   // Load FP Control Word from low 32 bits of stack slot.
3631   SDValue Four = DAG.getConstant(4, PtrVT);
3632   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
3633   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, NULL, 0,
3634                             false, false, 0);
3635
3636   // Transform as necessary
3637   SDValue CWD1 =
3638     DAG.getNode(ISD::AND, dl, MVT::i32,
3639                 CWD, DAG.getConstant(3, MVT::i32));
3640   SDValue CWD2 =
3641     DAG.getNode(ISD::SRL, dl, MVT::i32,
3642                 DAG.getNode(ISD::AND, dl, MVT::i32,
3643                             DAG.getNode(ISD::XOR, dl, MVT::i32,
3644                                         CWD, DAG.getConstant(3, MVT::i32)),
3645                             DAG.getConstant(3, MVT::i32)),
3646                 DAG.getConstant(1, MVT::i32));
3647
3648   SDValue RetVal =
3649     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3650
3651   return DAG.getNode((VT.getSizeInBits() < 16 ?
3652                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3653 }
3654
3655 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) {
3656   EVT VT = Op.getValueType();
3657   unsigned BitWidth = VT.getSizeInBits();
3658   DebugLoc dl = Op.getDebugLoc();
3659   assert(Op.getNumOperands() == 3 &&
3660          VT == Op.getOperand(1).getValueType() &&
3661          "Unexpected SHL!");
3662
3663   // Expand into a bunch of logical ops.  Note that these ops
3664   // depend on the PPC behavior for oversized shift amounts.
3665   SDValue Lo = Op.getOperand(0);
3666   SDValue Hi = Op.getOperand(1);
3667   SDValue Amt = Op.getOperand(2);
3668   EVT AmtVT = Amt.getValueType();
3669
3670   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3671                              DAG.getConstant(BitWidth, AmtVT), Amt);
3672   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3673   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3674   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3675   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3676                              DAG.getConstant(-BitWidth, AmtVT));
3677   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3678   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3679   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3680   SDValue OutOps[] = { OutLo, OutHi };
3681   return DAG.getMergeValues(OutOps, 2, dl);
3682 }
3683
3684 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) {
3685   EVT VT = Op.getValueType();
3686   DebugLoc dl = Op.getDebugLoc();
3687   unsigned BitWidth = VT.getSizeInBits();
3688   assert(Op.getNumOperands() == 3 &&
3689          VT == Op.getOperand(1).getValueType() &&
3690          "Unexpected SRL!");
3691
3692   // Expand into a bunch of logical ops.  Note that these ops
3693   // depend on the PPC behavior for oversized shift amounts.
3694   SDValue Lo = Op.getOperand(0);
3695   SDValue Hi = Op.getOperand(1);
3696   SDValue Amt = Op.getOperand(2);
3697   EVT AmtVT = Amt.getValueType();
3698
3699   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3700                              DAG.getConstant(BitWidth, AmtVT), Amt);
3701   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3702   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3703   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3704   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3705                              DAG.getConstant(-BitWidth, AmtVT));
3706   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3707   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3708   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3709   SDValue OutOps[] = { OutLo, OutHi };
3710   return DAG.getMergeValues(OutOps, 2, dl);
3711 }
3712
3713 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) {
3714   DebugLoc dl = Op.getDebugLoc();
3715   EVT VT = Op.getValueType();
3716   unsigned BitWidth = VT.getSizeInBits();
3717   assert(Op.getNumOperands() == 3 &&
3718          VT == Op.getOperand(1).getValueType() &&
3719          "Unexpected SRA!");
3720
3721   // Expand into a bunch of logical ops, followed by a select_cc.
3722   SDValue Lo = Op.getOperand(0);
3723   SDValue Hi = Op.getOperand(1);
3724   SDValue Amt = Op.getOperand(2);
3725   EVT AmtVT = Amt.getValueType();
3726
3727   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3728                              DAG.getConstant(BitWidth, AmtVT), Amt);
3729   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3730   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3731   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3732   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3733                              DAG.getConstant(-BitWidth, AmtVT));
3734   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3735   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3736   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3737                                   Tmp4, Tmp6, ISD::SETLE);
3738   SDValue OutOps[] = { OutLo, OutHi };
3739   return DAG.getMergeValues(OutOps, 2, dl);
3740 }
3741
3742 //===----------------------------------------------------------------------===//
3743 // Vector related lowering.
3744 //
3745
3746 /// BuildSplatI - Build a canonical splati of Val with an element size of
3747 /// SplatSize.  Cast the result to VT.
3748 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
3749                              SelectionDAG &DAG, DebugLoc dl) {
3750   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3751
3752   static const EVT VTys[] = { // canonical VT to use for each size.
3753     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3754   };
3755
3756   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3757
3758   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3759   if (Val == -1)
3760     SplatSize = 1;
3761
3762   EVT CanonicalVT = VTys[SplatSize-1];
3763
3764   // Build a canonical splat for this value.
3765   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3766   SmallVector<SDValue, 8> Ops;
3767   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3768   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3769                               &Ops[0], Ops.size());
3770   return DAG.getNode(ISD::BIT_CONVERT, dl, ReqVT, Res);
3771 }
3772
3773 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3774 /// specified intrinsic ID.
3775 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3776                                 SelectionDAG &DAG, DebugLoc dl,
3777                                 EVT DestVT = MVT::Other) {
3778   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3779   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3780                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3781 }
3782
3783 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3784 /// specified intrinsic ID.
3785 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3786                                 SDValue Op2, SelectionDAG &DAG,
3787                                 DebugLoc dl, EVT DestVT = MVT::Other) {
3788   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3789   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3790                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3791 }
3792
3793
3794 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3795 /// amount.  The result has the specified value type.
3796 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3797                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3798   // Force LHS/RHS to be the right type.
3799   LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, LHS);
3800   RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, RHS);
3801
3802   int Ops[16];
3803   for (unsigned i = 0; i != 16; ++i)
3804     Ops[i] = i + Amt;
3805   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
3806   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
3807 }
3808
3809 // If this is a case we can't handle, return null and let the default
3810 // expansion code take care of it.  If we CAN select this case, and if it
3811 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3812 // this case more efficiently than a constant pool load, lower it to the
3813 // sequence of ops that should be used.
3814 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3815   DebugLoc dl = Op.getDebugLoc();
3816   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3817   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
3818
3819   // Check if this is a splat of a constant value.
3820   APInt APSplatBits, APSplatUndef;
3821   unsigned SplatBitSize;
3822   bool HasAnyUndefs;
3823   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
3824                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
3825     return SDValue();
3826
3827   unsigned SplatBits = APSplatBits.getZExtValue();
3828   unsigned SplatUndef = APSplatUndef.getZExtValue();
3829   unsigned SplatSize = SplatBitSize / 8;
3830
3831   // First, handle single instruction cases.
3832
3833   // All zeros?
3834   if (SplatBits == 0) {
3835     // Canonicalize all zero vectors to be v4i32.
3836     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3837       SDValue Z = DAG.getConstant(0, MVT::i32);
3838       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
3839       Op = DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Z);
3840     }
3841     return Op;
3842   }
3843
3844   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3845   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
3846                     (32-SplatBitSize));
3847   if (SextVal >= -16 && SextVal <= 15)
3848     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
3849
3850
3851   // Two instruction sequences.
3852
3853   // If this value is in the range [-32,30] and is even, use:
3854   //    tmp = VSPLTI[bhw], result = add tmp, tmp
3855   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3856     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
3857     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
3858     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3859   }
3860
3861   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3862   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3863   // for fneg/fabs.
3864   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3865     // Make -1 and vspltisw -1:
3866     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
3867
3868     // Make the VSLW intrinsic, computing 0x8000_0000.
3869     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3870                                    OnesV, DAG, dl);
3871
3872     // xor by OnesV to invert it.
3873     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
3874     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3875   }
3876
3877   // Check to see if this is a wide variety of vsplti*, binop self cases.
3878   static const signed char SplatCsts[] = {
3879     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3880     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3881   };
3882
3883   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3884     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3885     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3886     int i = SplatCsts[idx];
3887
3888     // Figure out what shift amount will be used by altivec if shifted by i in
3889     // this splat size.
3890     unsigned TypeShiftAmt = i & (SplatBitSize-1);
3891
3892     // vsplti + shl self.
3893     if (SextVal == (i << (int)TypeShiftAmt)) {
3894       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3895       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3896         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3897         Intrinsic::ppc_altivec_vslw
3898       };
3899       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3900       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3901     }
3902
3903     // vsplti + srl self.
3904     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3905       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3906       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3907         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3908         Intrinsic::ppc_altivec_vsrw
3909       };
3910       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3911       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3912     }
3913
3914     // vsplti + sra self.
3915     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3916       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3917       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3918         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3919         Intrinsic::ppc_altivec_vsraw
3920       };
3921       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3922       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3923     }
3924
3925     // vsplti + rol self.
3926     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3927                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3928       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3929       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3930         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3931         Intrinsic::ppc_altivec_vrlw
3932       };
3933       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3934       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3935     }
3936
3937     // t = vsplti c, result = vsldoi t, t, 1
3938     if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
3939       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3940       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
3941     }
3942     // t = vsplti c, result = vsldoi t, t, 2
3943     if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
3944       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3945       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
3946     }
3947     // t = vsplti c, result = vsldoi t, t, 3
3948     if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
3949       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3950       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
3951     }
3952   }
3953
3954   // Three instruction sequences.
3955
3956   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3957   if (SextVal >= 0 && SextVal <= 31) {
3958     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
3959     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3960     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
3961     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3962   }
3963   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3964   if (SextVal >= -31 && SextVal <= 0) {
3965     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
3966     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3967     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
3968     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3969   }
3970
3971   return SDValue();
3972 }
3973
3974 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3975 /// the specified operations to build the shuffle.
3976 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3977                                       SDValue RHS, SelectionDAG &DAG,
3978                                       DebugLoc dl) {
3979   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3980   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3981   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3982
3983   enum {
3984     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3985     OP_VMRGHW,
3986     OP_VMRGLW,
3987     OP_VSPLTISW0,
3988     OP_VSPLTISW1,
3989     OP_VSPLTISW2,
3990     OP_VSPLTISW3,
3991     OP_VSLDOI4,
3992     OP_VSLDOI8,
3993     OP_VSLDOI12
3994   };
3995
3996   if (OpNum == OP_COPY) {
3997     if (LHSID == (1*9+2)*9+3) return LHS;
3998     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3999     return RHS;
4000   }
4001
4002   SDValue OpLHS, OpRHS;
4003   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4004   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4005
4006   int ShufIdxs[16];
4007   switch (OpNum) {
4008   default: llvm_unreachable("Unknown i32 permute!");
4009   case OP_VMRGHW:
4010     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4011     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4012     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4013     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4014     break;
4015   case OP_VMRGLW:
4016     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4017     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4018     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4019     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4020     break;
4021   case OP_VSPLTISW0:
4022     for (unsigned i = 0; i != 16; ++i)
4023       ShufIdxs[i] = (i&3)+0;
4024     break;
4025   case OP_VSPLTISW1:
4026     for (unsigned i = 0; i != 16; ++i)
4027       ShufIdxs[i] = (i&3)+4;
4028     break;
4029   case OP_VSPLTISW2:
4030     for (unsigned i = 0; i != 16; ++i)
4031       ShufIdxs[i] = (i&3)+8;
4032     break;
4033   case OP_VSPLTISW3:
4034     for (unsigned i = 0; i != 16; ++i)
4035       ShufIdxs[i] = (i&3)+12;
4036     break;
4037   case OP_VSLDOI4:
4038     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4039   case OP_VSLDOI8:
4040     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4041   case OP_VSLDOI12:
4042     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4043   }
4044   EVT VT = OpLHS.getValueType();
4045   OpLHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpLHS);
4046   OpRHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpRHS);
4047   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4048   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
4049 }
4050
4051 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4052 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4053 /// return the code it can be lowered into.  Worst case, it can always be
4054 /// lowered into a vperm.
4055 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4056                                                SelectionDAG &DAG) {
4057   DebugLoc dl = Op.getDebugLoc();
4058   SDValue V1 = Op.getOperand(0);
4059   SDValue V2 = Op.getOperand(1);
4060   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4061   EVT VT = Op.getValueType();
4062
4063   // Cases that are handled by instructions that take permute immediates
4064   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4065   // selected by the instruction selector.
4066   if (V2.getOpcode() == ISD::UNDEF) {
4067     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4068         PPC::isSplatShuffleMask(SVOp, 2) ||
4069         PPC::isSplatShuffleMask(SVOp, 4) ||
4070         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4071         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4072         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4073         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4074         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4075         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4076         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4077         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4078         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4079       return Op;
4080     }
4081   }
4082
4083   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4084   // and produce a fixed permutation.  If any of these match, do not lower to
4085   // VPERM.
4086   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4087       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4088       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4089       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4090       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4091       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4092       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4093       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4094       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4095     return Op;
4096
4097   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4098   // perfect shuffle table to emit an optimal matching sequence.
4099   SmallVector<int, 16> PermMask;
4100   SVOp->getMask(PermMask);
4101
4102   unsigned PFIndexes[4];
4103   bool isFourElementShuffle = true;
4104   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4105     unsigned EltNo = 8;   // Start out undef.
4106     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4107       if (PermMask[i*4+j] < 0)
4108         continue;   // Undef, ignore it.
4109
4110       unsigned ByteSource = PermMask[i*4+j];
4111       if ((ByteSource & 3) != j) {
4112         isFourElementShuffle = false;
4113         break;
4114       }
4115
4116       if (EltNo == 8) {
4117         EltNo = ByteSource/4;
4118       } else if (EltNo != ByteSource/4) {
4119         isFourElementShuffle = false;
4120         break;
4121       }
4122     }
4123     PFIndexes[i] = EltNo;
4124   }
4125
4126   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4127   // perfect shuffle vector to determine if it is cost effective to do this as
4128   // discrete instructions, or whether we should use a vperm.
4129   if (isFourElementShuffle) {
4130     // Compute the index in the perfect shuffle table.
4131     unsigned PFTableIndex =
4132       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4133
4134     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4135     unsigned Cost  = (PFEntry >> 30);
4136
4137     // Determining when to avoid vperm is tricky.  Many things affect the cost
4138     // of vperm, particularly how many times the perm mask needs to be computed.
4139     // For example, if the perm mask can be hoisted out of a loop or is already
4140     // used (perhaps because there are multiple permutes with the same shuffle
4141     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4142     // the loop requires an extra register.
4143     //
4144     // As a compromise, we only emit discrete instructions if the shuffle can be
4145     // generated in 3 or fewer operations.  When we have loop information
4146     // available, if this block is within a loop, we should avoid using vperm
4147     // for 3-operation perms and use a constant pool load instead.
4148     if (Cost < 3)
4149       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4150   }
4151
4152   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4153   // vector that will get spilled to the constant pool.
4154   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4155
4156   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4157   // that it is in input element units, not in bytes.  Convert now.
4158   EVT EltVT = V1.getValueType().getVectorElementType();
4159   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4160
4161   SmallVector<SDValue, 16> ResultMask;
4162   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4163     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4164
4165     for (unsigned j = 0; j != BytesPerElement; ++j)
4166       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4167                                            MVT::i32));
4168   }
4169
4170   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4171                                     &ResultMask[0], ResultMask.size());
4172   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4173 }
4174
4175 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4176 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4177 /// information about the intrinsic.
4178 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4179                                   bool &isDot) {
4180   unsigned IntrinsicID =
4181     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4182   CompareOpc = -1;
4183   isDot = false;
4184   switch (IntrinsicID) {
4185   default: return false;
4186     // Comparison predicates.
4187   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4188   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4189   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4190   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4191   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4192   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4193   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4194   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4195   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4196   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4197   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4198   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4199   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4200
4201     // Normal Comparisons.
4202   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4203   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4204   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4205   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4206   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4207   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4208   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4209   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4210   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4211   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4212   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4213   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4214   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4215   }
4216   return true;
4217 }
4218
4219 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4220 /// lower, do it, otherwise return null.
4221 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4222                                                    SelectionDAG &DAG) {
4223   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4224   // opcode number of the comparison.
4225   DebugLoc dl = Op.getDebugLoc();
4226   int CompareOpc;
4227   bool isDot;
4228   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4229     return SDValue();    // Don't custom lower most intrinsics.
4230
4231   // If this is a non-dot comparison, make the VCMP node and we are done.
4232   if (!isDot) {
4233     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4234                               Op.getOperand(1), Op.getOperand(2),
4235                               DAG.getConstant(CompareOpc, MVT::i32));
4236     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Tmp);
4237   }
4238
4239   // Create the PPCISD altivec 'dot' comparison node.
4240   SDValue Ops[] = {
4241     Op.getOperand(2),  // LHS
4242     Op.getOperand(3),  // RHS
4243     DAG.getConstant(CompareOpc, MVT::i32)
4244   };
4245   std::vector<EVT> VTs;
4246   VTs.push_back(Op.getOperand(2).getValueType());
4247   VTs.push_back(MVT::Flag);
4248   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4249
4250   // Now that we have the comparison, emit a copy from the CR to a GPR.
4251   // This is flagged to the above dot comparison.
4252   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4253                                 DAG.getRegister(PPC::CR6, MVT::i32),
4254                                 CompNode.getValue(1));
4255
4256   // Unpack the result based on how the target uses it.
4257   unsigned BitNo;   // Bit # of CR6.
4258   bool InvertBit;   // Invert result?
4259   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4260   default:  // Can't happen, don't crash on invalid number though.
4261   case 0:   // Return the value of the EQ bit of CR6.
4262     BitNo = 0; InvertBit = false;
4263     break;
4264   case 1:   // Return the inverted value of the EQ bit of CR6.
4265     BitNo = 0; InvertBit = true;
4266     break;
4267   case 2:   // Return the value of the LT bit of CR6.
4268     BitNo = 2; InvertBit = false;
4269     break;
4270   case 3:   // Return the inverted value of the LT bit of CR6.
4271     BitNo = 2; InvertBit = true;
4272     break;
4273   }
4274
4275   // Shift the bit into the low position.
4276   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4277                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4278   // Isolate the bit.
4279   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4280                       DAG.getConstant(1, MVT::i32));
4281
4282   // If we are supposed to, toggle the bit.
4283   if (InvertBit)
4284     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4285                         DAG.getConstant(1, MVT::i32));
4286   return Flags;
4287 }
4288
4289 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4290                                                    SelectionDAG &DAG) {
4291   DebugLoc dl = Op.getDebugLoc();
4292   // Create a stack slot that is 16-byte aligned.
4293   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4294   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4295   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4296   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4297
4298   // Store the input value into Value#0 of the stack slot.
4299   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4300                                Op.getOperand(0), FIdx, NULL, 0,
4301                                false, false, 0);
4302   // Load it out.
4303   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, NULL, 0,
4304                      false, false, 0);
4305 }
4306
4307 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) {
4308   DebugLoc dl = Op.getDebugLoc();
4309   if (Op.getValueType() == MVT::v4i32) {
4310     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4311
4312     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4313     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4314
4315     SDValue RHSSwap =   // = vrlw RHS, 16
4316       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4317
4318     // Shrinkify inputs to v8i16.
4319     LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, LHS);
4320     RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHS);
4321     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHSSwap);
4322
4323     // Low parts multiplied together, generating 32-bit results (we ignore the
4324     // top parts).
4325     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4326                                         LHS, RHS, DAG, dl, MVT::v4i32);
4327
4328     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4329                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4330     // Shift the high parts up 16 bits.
4331     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4332                               Neg16, DAG, dl);
4333     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4334   } else if (Op.getValueType() == MVT::v8i16) {
4335     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4336
4337     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4338
4339     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4340                             LHS, RHS, Zero, DAG, dl);
4341   } else if (Op.getValueType() == MVT::v16i8) {
4342     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4343
4344     // Multiply the even 8-bit parts, producing 16-bit sums.
4345     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
4346                                            LHS, RHS, DAG, dl, MVT::v8i16);
4347     EvenParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, EvenParts);
4348
4349     // Multiply the odd 8-bit parts, producing 16-bit sums.
4350     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
4351                                           LHS, RHS, DAG, dl, MVT::v8i16);
4352     OddParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OddParts);
4353
4354     // Merge the results together.
4355     int Ops[16];
4356     for (unsigned i = 0; i != 8; ++i) {
4357       Ops[i*2  ] = 2*i+1;
4358       Ops[i*2+1] = 2*i+1+16;
4359     }
4360     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
4361   } else {
4362     llvm_unreachable("Unknown mul to lower!");
4363   }
4364 }
4365
4366 /// LowerOperation - Provide custom lowering hooks for some operations.
4367 ///
4368 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
4369   switch (Op.getOpcode()) {
4370   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
4371   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4372   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
4373   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4374   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
4375   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4376   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4377   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
4378   case ISD::VASTART:
4379     return LowerVASTART(Op, DAG, PPCSubTarget);
4380
4381   case ISD::VAARG:
4382     return LowerVAARG(Op, DAG, PPCSubTarget);
4383
4384   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
4385   case ISD::DYNAMIC_STACKALLOC:
4386     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
4387
4388   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
4389   case ISD::FP_TO_UINT:
4390   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
4391                                                        Op.getDebugLoc());
4392   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4393   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
4394
4395   // Lower 64-bit shifts.
4396   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
4397   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
4398   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
4399
4400   // Vector-related lowering.
4401   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4402   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4403   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4404   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4405   case ISD::MUL:                return LowerMUL(Op, DAG);
4406
4407   // Frame & Return address.
4408   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4409   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4410   }
4411   return SDValue();
4412 }
4413
4414 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
4415                                            SmallVectorImpl<SDValue>&Results,
4416                                            SelectionDAG &DAG) {
4417   DebugLoc dl = N->getDebugLoc();
4418   switch (N->getOpcode()) {
4419   default:
4420     assert(false && "Do not know how to custom type legalize this operation!");
4421     return;
4422   case ISD::FP_ROUND_INREG: {
4423     assert(N->getValueType(0) == MVT::ppcf128);
4424     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
4425     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4426                              MVT::f64, N->getOperand(0),
4427                              DAG.getIntPtrConstant(0));
4428     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4429                              MVT::f64, N->getOperand(0),
4430                              DAG.getIntPtrConstant(1));
4431
4432     // This sequence changes FPSCR to do round-to-zero, adds the two halves
4433     // of the long double, and puts FPSCR back the way it was.  We do not
4434     // actually model FPSCR.
4435     std::vector<EVT> NodeTys;
4436     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
4437
4438     NodeTys.push_back(MVT::f64);   // Return register
4439     NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
4440     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4441     MFFSreg = Result.getValue(0);
4442     InFlag = Result.getValue(1);
4443
4444     NodeTys.clear();
4445     NodeTys.push_back(MVT::Flag);   // Returns a flag
4446     Ops[0] = DAG.getConstant(31, MVT::i32);
4447     Ops[1] = InFlag;
4448     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
4449     InFlag = Result.getValue(0);
4450
4451     NodeTys.clear();
4452     NodeTys.push_back(MVT::Flag);   // Returns a flag
4453     Ops[0] = DAG.getConstant(30, MVT::i32);
4454     Ops[1] = InFlag;
4455     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
4456     InFlag = Result.getValue(0);
4457
4458     NodeTys.clear();
4459     NodeTys.push_back(MVT::f64);    // result of add
4460     NodeTys.push_back(MVT::Flag);   // Returns a flag
4461     Ops[0] = Lo;
4462     Ops[1] = Hi;
4463     Ops[2] = InFlag;
4464     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
4465     FPreg = Result.getValue(0);
4466     InFlag = Result.getValue(1);
4467
4468     NodeTys.clear();
4469     NodeTys.push_back(MVT::f64);
4470     Ops[0] = DAG.getConstant(1, MVT::i32);
4471     Ops[1] = MFFSreg;
4472     Ops[2] = FPreg;
4473     Ops[3] = InFlag;
4474     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
4475     FPreg = Result.getValue(0);
4476
4477     // We know the low half is about to be thrown away, so just use something
4478     // convenient.
4479     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
4480                                 FPreg, FPreg));
4481     return;
4482   }
4483   case ISD::FP_TO_SINT:
4484     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
4485     return;
4486   }
4487 }
4488
4489
4490 //===----------------------------------------------------------------------===//
4491 //  Other Lowering Code
4492 //===----------------------------------------------------------------------===//
4493
4494 MachineBasicBlock *
4495 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4496                                     bool is64bit, unsigned BinOpcode) const {
4497   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4498   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4499
4500   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4501   MachineFunction *F = BB->getParent();
4502   MachineFunction::iterator It = BB;
4503   ++It;
4504
4505   unsigned dest = MI->getOperand(0).getReg();
4506   unsigned ptrA = MI->getOperand(1).getReg();
4507   unsigned ptrB = MI->getOperand(2).getReg();
4508   unsigned incr = MI->getOperand(3).getReg();
4509   DebugLoc dl = MI->getDebugLoc();
4510
4511   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4512   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4513   F->insert(It, loopMBB);
4514   F->insert(It, exitMBB);
4515   exitMBB->transferSuccessors(BB);
4516
4517   MachineRegisterInfo &RegInfo = F->getRegInfo();
4518   unsigned TmpReg = (!BinOpcode) ? incr :
4519     RegInfo.createVirtualRegister(
4520        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4521                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
4522
4523   //  thisMBB:
4524   //   ...
4525   //   fallthrough --> loopMBB
4526   BB->addSuccessor(loopMBB);
4527
4528   //  loopMBB:
4529   //   l[wd]arx dest, ptr
4530   //   add r0, dest, incr
4531   //   st[wd]cx. r0, ptr
4532   //   bne- loopMBB
4533   //   fallthrough --> exitMBB
4534   BB = loopMBB;
4535   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4536     .addReg(ptrA).addReg(ptrB);
4537   if (BinOpcode)
4538     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
4539   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4540     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4541   BuildMI(BB, dl, TII->get(PPC::BCC))
4542     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4543   BB->addSuccessor(loopMBB);
4544   BB->addSuccessor(exitMBB);
4545
4546   //  exitMBB:
4547   //   ...
4548   BB = exitMBB;
4549   return BB;
4550 }
4551
4552 MachineBasicBlock *
4553 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4554                                             MachineBasicBlock *BB,
4555                                             bool is8bit,    // operation
4556                                             unsigned BinOpcode) const {
4557   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4558   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4559   // In 64 bit mode we have to use 64 bits for addresses, even though the
4560   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4561   // registers without caring whether they're 32 or 64, but here we're
4562   // doing actual arithmetic on the addresses.
4563   bool is64bit = PPCSubTarget.isPPC64();
4564
4565   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4566   MachineFunction *F = BB->getParent();
4567   MachineFunction::iterator It = BB;
4568   ++It;
4569
4570   unsigned dest = MI->getOperand(0).getReg();
4571   unsigned ptrA = MI->getOperand(1).getReg();
4572   unsigned ptrB = MI->getOperand(2).getReg();
4573   unsigned incr = MI->getOperand(3).getReg();
4574   DebugLoc dl = MI->getDebugLoc();
4575
4576   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4577   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4578   F->insert(It, loopMBB);
4579   F->insert(It, exitMBB);
4580   exitMBB->transferSuccessors(BB);
4581
4582   MachineRegisterInfo &RegInfo = F->getRegInfo();
4583   const TargetRegisterClass *RC =
4584     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4585               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4586   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4587   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4588   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4589   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4590   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4591   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4592   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4593   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4594   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4595   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4596   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4597   unsigned Ptr1Reg;
4598   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4599
4600   //  thisMBB:
4601   //   ...
4602   //   fallthrough --> loopMBB
4603   BB->addSuccessor(loopMBB);
4604
4605   // The 4-byte load must be aligned, while a char or short may be
4606   // anywhere in the word.  Hence all this nasty bookkeeping code.
4607   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4608   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4609   //   xori shift, shift1, 24 [16]
4610   //   rlwinm ptr, ptr1, 0, 0, 29
4611   //   slw incr2, incr, shift
4612   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4613   //   slw mask, mask2, shift
4614   //  loopMBB:
4615   //   lwarx tmpDest, ptr
4616   //   add tmp, tmpDest, incr2
4617   //   andc tmp2, tmpDest, mask
4618   //   and tmp3, tmp, mask
4619   //   or tmp4, tmp3, tmp2
4620   //   stwcx. tmp4, ptr
4621   //   bne- loopMBB
4622   //   fallthrough --> exitMBB
4623   //   srw dest, tmpDest, shift
4624
4625   if (ptrA!=PPC::R0) {
4626     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4627     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4628       .addReg(ptrA).addReg(ptrB);
4629   } else {
4630     Ptr1Reg = ptrB;
4631   }
4632   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4633       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4634   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4635       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4636   if (is64bit)
4637     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4638       .addReg(Ptr1Reg).addImm(0).addImm(61);
4639   else
4640     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4641       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4642   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4643       .addReg(incr).addReg(ShiftReg);
4644   if (is8bit)
4645     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4646   else {
4647     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4648     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4649   }
4650   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4651       .addReg(Mask2Reg).addReg(ShiftReg);
4652
4653   BB = loopMBB;
4654   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4655     .addReg(PPC::R0).addReg(PtrReg);
4656   if (BinOpcode)
4657     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4658       .addReg(Incr2Reg).addReg(TmpDestReg);
4659   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4660     .addReg(TmpDestReg).addReg(MaskReg);
4661   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4662     .addReg(TmpReg).addReg(MaskReg);
4663   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4664     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4665   BuildMI(BB, dl, TII->get(PPC::STWCX))
4666     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4667   BuildMI(BB, dl, TII->get(PPC::BCC))
4668     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4669   BB->addSuccessor(loopMBB);
4670   BB->addSuccessor(exitMBB);
4671
4672   //  exitMBB:
4673   //   ...
4674   BB = exitMBB;
4675   BuildMI(BB, dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4676   return BB;
4677 }
4678
4679 MachineBasicBlock *
4680 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4681                                                MachineBasicBlock *BB,
4682                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
4683   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4684
4685   // To "insert" these instructions we actually have to insert their
4686   // control-flow patterns.
4687   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4688   MachineFunction::iterator It = BB;
4689   ++It;
4690
4691   MachineFunction *F = BB->getParent();
4692
4693   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4694       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4695       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4696       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4697       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4698
4699     // The incoming instruction knows the destination vreg to set, the
4700     // condition code register to branch on, the true/false values to
4701     // select between, and a branch opcode to use.
4702
4703     //  thisMBB:
4704     //  ...
4705     //   TrueVal = ...
4706     //   cmpTY ccX, r1, r2
4707     //   bCC copy1MBB
4708     //   fallthrough --> copy0MBB
4709     MachineBasicBlock *thisMBB = BB;
4710     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4711     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4712     unsigned SelectPred = MI->getOperand(4).getImm();
4713     DebugLoc dl = MI->getDebugLoc();
4714     BuildMI(BB, dl, TII->get(PPC::BCC))
4715       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4716     F->insert(It, copy0MBB);
4717     F->insert(It, sinkMBB);
4718     // Update machine-CFG edges by first adding all successors of the current
4719     // block to the new block which will contain the Phi node for the select.
4720     // Also inform sdisel of the edge changes.
4721     for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
4722            E = BB->succ_end(); I != E; ++I) {
4723       EM->insert(std::make_pair(*I, sinkMBB));
4724       sinkMBB->addSuccessor(*I);
4725     }
4726     // Next, remove all successors of the current block, and add the true
4727     // and fallthrough blocks as its successors.
4728     while (!BB->succ_empty())
4729       BB->removeSuccessor(BB->succ_begin());
4730     // Next, add the true and fallthrough blocks as its successors.
4731     BB->addSuccessor(copy0MBB);
4732     BB->addSuccessor(sinkMBB);
4733
4734     //  copy0MBB:
4735     //   %FalseValue = ...
4736     //   # fallthrough to sinkMBB
4737     BB = copy0MBB;
4738
4739     // Update machine-CFG edges
4740     BB->addSuccessor(sinkMBB);
4741
4742     //  sinkMBB:
4743     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4744     //  ...
4745     BB = sinkMBB;
4746     BuildMI(BB, dl, TII->get(PPC::PHI), MI->getOperand(0).getReg())
4747       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4748       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4749   }
4750   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4751     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4752   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4753     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4754   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4755     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4756   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4757     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4758
4759   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4760     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4761   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4762     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4763   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4764     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4765   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4766     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4767
4768   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4769     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4770   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4771     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4772   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4773     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4774   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4775     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4776
4777   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4778     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4779   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4780     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4781   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4782     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4783   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4784     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4785
4786   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4787     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4788   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4789     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4790   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4791     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4792   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4793     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4794
4795   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4796     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4797   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4798     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4799   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4800     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4801   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4802     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4803
4804   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4805     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4806   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4807     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4808   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4809     BB = EmitAtomicBinary(MI, BB, false, 0);
4810   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4811     BB = EmitAtomicBinary(MI, BB, true, 0);
4812
4813   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4814            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4815     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4816
4817     unsigned dest   = MI->getOperand(0).getReg();
4818     unsigned ptrA   = MI->getOperand(1).getReg();
4819     unsigned ptrB   = MI->getOperand(2).getReg();
4820     unsigned oldval = MI->getOperand(3).getReg();
4821     unsigned newval = MI->getOperand(4).getReg();
4822     DebugLoc dl     = MI->getDebugLoc();
4823
4824     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4825     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4826     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4827     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4828     F->insert(It, loop1MBB);
4829     F->insert(It, loop2MBB);
4830     F->insert(It, midMBB);
4831     F->insert(It, exitMBB);
4832     exitMBB->transferSuccessors(BB);
4833
4834     //  thisMBB:
4835     //   ...
4836     //   fallthrough --> loopMBB
4837     BB->addSuccessor(loop1MBB);
4838
4839     // loop1MBB:
4840     //   l[wd]arx dest, ptr
4841     //   cmp[wd] dest, oldval
4842     //   bne- midMBB
4843     // loop2MBB:
4844     //   st[wd]cx. newval, ptr
4845     //   bne- loopMBB
4846     //   b exitBB
4847     // midMBB:
4848     //   st[wd]cx. dest, ptr
4849     // exitBB:
4850     BB = loop1MBB;
4851     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4852       .addReg(ptrA).addReg(ptrB);
4853     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4854       .addReg(oldval).addReg(dest);
4855     BuildMI(BB, dl, TII->get(PPC::BCC))
4856       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4857     BB->addSuccessor(loop2MBB);
4858     BB->addSuccessor(midMBB);
4859
4860     BB = loop2MBB;
4861     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4862       .addReg(newval).addReg(ptrA).addReg(ptrB);
4863     BuildMI(BB, dl, TII->get(PPC::BCC))
4864       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4865     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
4866     BB->addSuccessor(loop1MBB);
4867     BB->addSuccessor(exitMBB);
4868
4869     BB = midMBB;
4870     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4871       .addReg(dest).addReg(ptrA).addReg(ptrB);
4872     BB->addSuccessor(exitMBB);
4873
4874     //  exitMBB:
4875     //   ...
4876     BB = exitMBB;
4877   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4878              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4879     // We must use 64-bit registers for addresses when targeting 64-bit,
4880     // since we're actually doing arithmetic on them.  Other registers
4881     // can be 32-bit.
4882     bool is64bit = PPCSubTarget.isPPC64();
4883     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4884
4885     unsigned dest   = MI->getOperand(0).getReg();
4886     unsigned ptrA   = MI->getOperand(1).getReg();
4887     unsigned ptrB   = MI->getOperand(2).getReg();
4888     unsigned oldval = MI->getOperand(3).getReg();
4889     unsigned newval = MI->getOperand(4).getReg();
4890     DebugLoc dl     = MI->getDebugLoc();
4891
4892     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4893     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4894     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4895     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4896     F->insert(It, loop1MBB);
4897     F->insert(It, loop2MBB);
4898     F->insert(It, midMBB);
4899     F->insert(It, exitMBB);
4900     exitMBB->transferSuccessors(BB);
4901
4902     MachineRegisterInfo &RegInfo = F->getRegInfo();
4903     const TargetRegisterClass *RC =
4904       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4905                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4906     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4907     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4908     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4909     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4910     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4911     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4912     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4913     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4914     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4915     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4916     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4917     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4918     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4919     unsigned Ptr1Reg;
4920     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4921     //  thisMBB:
4922     //   ...
4923     //   fallthrough --> loopMBB
4924     BB->addSuccessor(loop1MBB);
4925
4926     // The 4-byte load must be aligned, while a char or short may be
4927     // anywhere in the word.  Hence all this nasty bookkeeping code.
4928     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4929     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4930     //   xori shift, shift1, 24 [16]
4931     //   rlwinm ptr, ptr1, 0, 0, 29
4932     //   slw newval2, newval, shift
4933     //   slw oldval2, oldval,shift
4934     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4935     //   slw mask, mask2, shift
4936     //   and newval3, newval2, mask
4937     //   and oldval3, oldval2, mask
4938     // loop1MBB:
4939     //   lwarx tmpDest, ptr
4940     //   and tmp, tmpDest, mask
4941     //   cmpw tmp, oldval3
4942     //   bne- midMBB
4943     // loop2MBB:
4944     //   andc tmp2, tmpDest, mask
4945     //   or tmp4, tmp2, newval3
4946     //   stwcx. tmp4, ptr
4947     //   bne- loop1MBB
4948     //   b exitBB
4949     // midMBB:
4950     //   stwcx. tmpDest, ptr
4951     // exitBB:
4952     //   srw dest, tmpDest, shift
4953     if (ptrA!=PPC::R0) {
4954       Ptr1Reg = RegInfo.createVirtualRegister(RC);
4955       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4956         .addReg(ptrA).addReg(ptrB);
4957     } else {
4958       Ptr1Reg = ptrB;
4959     }
4960     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4961         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4962     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4963         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4964     if (is64bit)
4965       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4966         .addReg(Ptr1Reg).addImm(0).addImm(61);
4967     else
4968       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4969         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4970     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
4971         .addReg(newval).addReg(ShiftReg);
4972     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
4973         .addReg(oldval).addReg(ShiftReg);
4974     if (is8bit)
4975       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4976     else {
4977       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4978       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
4979         .addReg(Mask3Reg).addImm(65535);
4980     }
4981     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4982         .addReg(Mask2Reg).addReg(ShiftReg);
4983     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
4984         .addReg(NewVal2Reg).addReg(MaskReg);
4985     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
4986         .addReg(OldVal2Reg).addReg(MaskReg);
4987
4988     BB = loop1MBB;
4989     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4990         .addReg(PPC::R0).addReg(PtrReg);
4991     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
4992         .addReg(TmpDestReg).addReg(MaskReg);
4993     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
4994         .addReg(TmpReg).addReg(OldVal3Reg);
4995     BuildMI(BB, dl, TII->get(PPC::BCC))
4996         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4997     BB->addSuccessor(loop2MBB);
4998     BB->addSuccessor(midMBB);
4999
5000     BB = loop2MBB;
5001     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5002         .addReg(TmpDestReg).addReg(MaskReg);
5003     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5004         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5005     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5006         .addReg(PPC::R0).addReg(PtrReg);
5007     BuildMI(BB, dl, TII->get(PPC::BCC))
5008       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5009     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5010     BB->addSuccessor(loop1MBB);
5011     BB->addSuccessor(exitMBB);
5012
5013     BB = midMBB;
5014     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5015       .addReg(PPC::R0).addReg(PtrReg);
5016     BB->addSuccessor(exitMBB);
5017
5018     //  exitMBB:
5019     //   ...
5020     BB = exitMBB;
5021     BuildMI(BB, dl, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
5022   } else {
5023     llvm_unreachable("Unexpected instr type to insert");
5024   }
5025
5026   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
5027   return BB;
5028 }
5029
5030 //===----------------------------------------------------------------------===//
5031 // Target Optimization Hooks
5032 //===----------------------------------------------------------------------===//
5033
5034 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5035                                              DAGCombinerInfo &DCI) const {
5036   TargetMachine &TM = getTargetMachine();
5037   SelectionDAG &DAG = DCI.DAG;
5038   DebugLoc dl = N->getDebugLoc();
5039   switch (N->getOpcode()) {
5040   default: break;
5041   case PPCISD::SHL:
5042     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5043       if (C->getZExtValue() == 0)   // 0 << V -> 0.
5044         return N->getOperand(0);
5045     }
5046     break;
5047   case PPCISD::SRL:
5048     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5049       if (C->getZExtValue() == 0)   // 0 >>u V -> 0.
5050         return N->getOperand(0);
5051     }
5052     break;
5053   case PPCISD::SRA:
5054     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5055       if (C->getZExtValue() == 0 ||   //  0 >>s V -> 0.
5056           C->isAllOnesValue())    // -1 >>s V -> -1.
5057         return N->getOperand(0);
5058     }
5059     break;
5060
5061   case ISD::SINT_TO_FP:
5062     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5063       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5064         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5065         // We allow the src/dst to be either f32/f64, but the intermediate
5066         // type must be i64.
5067         if (N->getOperand(0).getValueType() == MVT::i64 &&
5068             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5069           SDValue Val = N->getOperand(0).getOperand(0);
5070           if (Val.getValueType() == MVT::f32) {
5071             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5072             DCI.AddToWorklist(Val.getNode());
5073           }
5074
5075           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5076           DCI.AddToWorklist(Val.getNode());
5077           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5078           DCI.AddToWorklist(Val.getNode());
5079           if (N->getValueType(0) == MVT::f32) {
5080             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5081                               DAG.getIntPtrConstant(0));
5082             DCI.AddToWorklist(Val.getNode());
5083           }
5084           return Val;
5085         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5086           // If the intermediate type is i32, we can avoid the load/store here
5087           // too.
5088         }
5089       }
5090     }
5091     break;
5092   case ISD::STORE:
5093     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5094     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5095         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5096         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5097         N->getOperand(1).getValueType() == MVT::i32 &&
5098         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5099       SDValue Val = N->getOperand(1).getOperand(0);
5100       if (Val.getValueType() == MVT::f32) {
5101         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5102         DCI.AddToWorklist(Val.getNode());
5103       }
5104       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5105       DCI.AddToWorklist(Val.getNode());
5106
5107       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5108                         N->getOperand(2), N->getOperand(3));
5109       DCI.AddToWorklist(Val.getNode());
5110       return Val;
5111     }
5112
5113     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5114     if (cast<StoreSDNode>(N)->isUnindexed() &&
5115         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5116         N->getOperand(1).getNode()->hasOneUse() &&
5117         (N->getOperand(1).getValueType() == MVT::i32 ||
5118          N->getOperand(1).getValueType() == MVT::i16)) {
5119       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5120       // Do an any-extend to 32-bits if this is a half-word input.
5121       if (BSwapOp.getValueType() == MVT::i16)
5122         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5123
5124       SDValue Ops[] = {
5125         N->getOperand(0), BSwapOp, N->getOperand(2),
5126         DAG.getValueType(N->getOperand(1).getValueType())
5127       };
5128       return
5129         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5130                                 Ops, array_lengthof(Ops),
5131                                 cast<StoreSDNode>(N)->getMemoryVT(),
5132                                 cast<StoreSDNode>(N)->getMemOperand());
5133     }
5134     break;
5135   case ISD::BSWAP:
5136     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5137     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5138         N->getOperand(0).hasOneUse() &&
5139         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5140       SDValue Load = N->getOperand(0);
5141       LoadSDNode *LD = cast<LoadSDNode>(Load);
5142       // Create the byte-swapping load.
5143       SDValue Ops[] = {
5144         LD->getChain(),    // Chain
5145         LD->getBasePtr(),  // Ptr
5146         DAG.getValueType(N->getValueType(0)) // VT
5147       };
5148       SDValue BSLoad =
5149         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5150                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5151                                 LD->getMemoryVT(), LD->getMemOperand());
5152
5153       // If this is an i16 load, insert the truncate.
5154       SDValue ResVal = BSLoad;
5155       if (N->getValueType(0) == MVT::i16)
5156         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5157
5158       // First, combine the bswap away.  This makes the value produced by the
5159       // load dead.
5160       DCI.CombineTo(N, ResVal);
5161
5162       // Next, combine the load away, we give it a bogus result value but a real
5163       // chain result.  The result value is dead because the bswap is dead.
5164       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5165
5166       // Return N so it doesn't get rechecked!
5167       return SDValue(N, 0);
5168     }
5169
5170     break;
5171   case PPCISD::VCMP: {
5172     // If a VCMPo node already exists with exactly the same operands as this
5173     // node, use its result instead of this node (VCMPo computes both a CR6 and
5174     // a normal output).
5175     //
5176     if (!N->getOperand(0).hasOneUse() &&
5177         !N->getOperand(1).hasOneUse() &&
5178         !N->getOperand(2).hasOneUse()) {
5179
5180       // Scan all of the users of the LHS, looking for VCMPo's that match.
5181       SDNode *VCMPoNode = 0;
5182
5183       SDNode *LHSN = N->getOperand(0).getNode();
5184       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5185            UI != E; ++UI)
5186         if (UI->getOpcode() == PPCISD::VCMPo &&
5187             UI->getOperand(1) == N->getOperand(1) &&
5188             UI->getOperand(2) == N->getOperand(2) &&
5189             UI->getOperand(0) == N->getOperand(0)) {
5190           VCMPoNode = *UI;
5191           break;
5192         }
5193
5194       // If there is no VCMPo node, or if the flag value has a single use, don't
5195       // transform this.
5196       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5197         break;
5198
5199       // Look at the (necessarily single) use of the flag value.  If it has a
5200       // chain, this transformation is more complex.  Note that multiple things
5201       // could use the value result, which we should ignore.
5202       SDNode *FlagUser = 0;
5203       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5204            FlagUser == 0; ++UI) {
5205         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5206         SDNode *User = *UI;
5207         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5208           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5209             FlagUser = User;
5210             break;
5211           }
5212         }
5213       }
5214
5215       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5216       // give up for right now.
5217       if (FlagUser->getOpcode() == PPCISD::MFCR)
5218         return SDValue(VCMPoNode, 0);
5219     }
5220     break;
5221   }
5222   case ISD::BR_CC: {
5223     // If this is a branch on an altivec predicate comparison, lower this so
5224     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5225     // lowering is done pre-legalize, because the legalizer lowers the predicate
5226     // compare down to code that is difficult to reassemble.
5227     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5228     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5229     int CompareOpc;
5230     bool isDot;
5231
5232     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5233         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5234         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5235       assert(isDot && "Can't compare against a vector result!");
5236
5237       // If this is a comparison against something other than 0/1, then we know
5238       // that the condition is never/always true.
5239       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5240       if (Val != 0 && Val != 1) {
5241         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5242           return N->getOperand(0);
5243         // Always !=, turn it into an unconditional branch.
5244         return DAG.getNode(ISD::BR, dl, MVT::Other,
5245                            N->getOperand(0), N->getOperand(4));
5246       }
5247
5248       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5249
5250       // Create the PPCISD altivec 'dot' comparison node.
5251       std::vector<EVT> VTs;
5252       SDValue Ops[] = {
5253         LHS.getOperand(2),  // LHS of compare
5254         LHS.getOperand(3),  // RHS of compare
5255         DAG.getConstant(CompareOpc, MVT::i32)
5256       };
5257       VTs.push_back(LHS.getOperand(2).getValueType());
5258       VTs.push_back(MVT::Flag);
5259       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5260
5261       // Unpack the result based on how the target uses it.
5262       PPC::Predicate CompOpc;
5263       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5264       default:  // Can't happen, don't crash on invalid number though.
5265       case 0:   // Branch on the value of the EQ bit of CR6.
5266         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5267         break;
5268       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5269         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5270         break;
5271       case 2:   // Branch on the value of the LT bit of CR6.
5272         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5273         break;
5274       case 3:   // Branch on the inverted value of the LT bit of CR6.
5275         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5276         break;
5277       }
5278
5279       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5280                          DAG.getConstant(CompOpc, MVT::i32),
5281                          DAG.getRegister(PPC::CR6, MVT::i32),
5282                          N->getOperand(4), CompNode.getValue(1));
5283     }
5284     break;
5285   }
5286   }
5287
5288   return SDValue();
5289 }
5290
5291 //===----------------------------------------------------------------------===//
5292 // Inline Assembly Support
5293 //===----------------------------------------------------------------------===//
5294
5295 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5296                                                        const APInt &Mask,
5297                                                        APInt &KnownZero,
5298                                                        APInt &KnownOne,
5299                                                        const SelectionDAG &DAG,
5300                                                        unsigned Depth) const {
5301   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5302   switch (Op.getOpcode()) {
5303   default: break;
5304   case PPCISD::LBRX: {
5305     // lhbrx is known to have the top bits cleared out.
5306     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
5307       KnownZero = 0xFFFF0000;
5308     break;
5309   }
5310   case ISD::INTRINSIC_WO_CHAIN: {
5311     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
5312     default: break;
5313     case Intrinsic::ppc_altivec_vcmpbfp_p:
5314     case Intrinsic::ppc_altivec_vcmpeqfp_p:
5315     case Intrinsic::ppc_altivec_vcmpequb_p:
5316     case Intrinsic::ppc_altivec_vcmpequh_p:
5317     case Intrinsic::ppc_altivec_vcmpequw_p:
5318     case Intrinsic::ppc_altivec_vcmpgefp_p:
5319     case Intrinsic::ppc_altivec_vcmpgtfp_p:
5320     case Intrinsic::ppc_altivec_vcmpgtsb_p:
5321     case Intrinsic::ppc_altivec_vcmpgtsh_p:
5322     case Intrinsic::ppc_altivec_vcmpgtsw_p:
5323     case Intrinsic::ppc_altivec_vcmpgtub_p:
5324     case Intrinsic::ppc_altivec_vcmpgtuh_p:
5325     case Intrinsic::ppc_altivec_vcmpgtuw_p:
5326       KnownZero = ~1U;  // All bits but the low one are known to be zero.
5327       break;
5328     }
5329   }
5330   }
5331 }
5332
5333
5334 /// getConstraintType - Given a constraint, return the type of
5335 /// constraint it is for this target.
5336 PPCTargetLowering::ConstraintType
5337 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
5338   if (Constraint.size() == 1) {
5339     switch (Constraint[0]) {
5340     default: break;
5341     case 'b':
5342     case 'r':
5343     case 'f':
5344     case 'v':
5345     case 'y':
5346       return C_RegisterClass;
5347     }
5348   }
5349   return TargetLowering::getConstraintType(Constraint);
5350 }
5351
5352 std::pair<unsigned, const TargetRegisterClass*>
5353 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5354                                                 EVT VT) const {
5355   if (Constraint.size() == 1) {
5356     // GCC RS6000 Constraint Letters
5357     switch (Constraint[0]) {
5358     case 'b':   // R1-R31
5359     case 'r':   // R0-R31
5360       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
5361         return std::make_pair(0U, PPC::G8RCRegisterClass);
5362       return std::make_pair(0U, PPC::GPRCRegisterClass);
5363     case 'f':
5364       if (VT == MVT::f32)
5365         return std::make_pair(0U, PPC::F4RCRegisterClass);
5366       else if (VT == MVT::f64)
5367         return std::make_pair(0U, PPC::F8RCRegisterClass);
5368       break;
5369     case 'v':
5370       return std::make_pair(0U, PPC::VRRCRegisterClass);
5371     case 'y':   // crrc
5372       return std::make_pair(0U, PPC::CRRCRegisterClass);
5373     }
5374   }
5375
5376   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5377 }
5378
5379
5380 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5381 /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is true
5382 /// it means one of the asm constraint of the inline asm instruction being
5383 /// processed is 'm'.
5384 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
5385                                                      bool hasMemory,
5386                                                      std::vector<SDValue>&Ops,
5387                                                      SelectionDAG &DAG) const {
5388   SDValue Result(0,0);
5389   switch (Letter) {
5390   default: break;
5391   case 'I':
5392   case 'J':
5393   case 'K':
5394   case 'L':
5395   case 'M':
5396   case 'N':
5397   case 'O':
5398   case 'P': {
5399     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
5400     if (!CST) return; // Must be an immediate to match.
5401     unsigned Value = CST->getZExtValue();
5402     switch (Letter) {
5403     default: llvm_unreachable("Unknown constraint letter!");
5404     case 'I':  // "I" is a signed 16-bit constant.
5405       if ((short)Value == (int)Value)
5406         Result = DAG.getTargetConstant(Value, Op.getValueType());
5407       break;
5408     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
5409     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
5410       if ((short)Value == 0)
5411         Result = DAG.getTargetConstant(Value, Op.getValueType());
5412       break;
5413     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
5414       if ((Value >> 16) == 0)
5415         Result = DAG.getTargetConstant(Value, Op.getValueType());
5416       break;
5417     case 'M':  // "M" is a constant that is greater than 31.
5418       if (Value > 31)
5419         Result = DAG.getTargetConstant(Value, Op.getValueType());
5420       break;
5421     case 'N':  // "N" is a positive constant that is an exact power of two.
5422       if ((int)Value > 0 && isPowerOf2_32(Value))
5423         Result = DAG.getTargetConstant(Value, Op.getValueType());
5424       break;
5425     case 'O':  // "O" is the constant zero.
5426       if (Value == 0)
5427         Result = DAG.getTargetConstant(Value, Op.getValueType());
5428       break;
5429     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
5430       if ((short)-Value == (int)-Value)
5431         Result = DAG.getTargetConstant(Value, Op.getValueType());
5432       break;
5433     }
5434     break;
5435   }
5436   }
5437
5438   if (Result.getNode()) {
5439     Ops.push_back(Result);
5440     return;
5441   }
5442
5443   // Handle standard constraint letters.
5444   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, hasMemory, Ops, DAG);
5445 }
5446
5447 // isLegalAddressingMode - Return true if the addressing mode represented
5448 // by AM is legal for this target, for a load/store of the specified type.
5449 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5450                                               const Type *Ty) const {
5451   // FIXME: PPC does not allow r+i addressing modes for vectors!
5452
5453   // PPC allows a sign-extended 16-bit immediate field.
5454   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
5455     return false;
5456
5457   // No global is ever allowed as a base.
5458   if (AM.BaseGV)
5459     return false;
5460
5461   // PPC only support r+r,
5462   switch (AM.Scale) {
5463   case 0:  // "r+i" or just "i", depending on HasBaseReg.
5464     break;
5465   case 1:
5466     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
5467       return false;
5468     // Otherwise we have r+r or r+i.
5469     break;
5470   case 2:
5471     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
5472       return false;
5473     // Allow 2*r as r+r.
5474     break;
5475   default:
5476     // No other scales are supported.
5477     return false;
5478   }
5479
5480   return true;
5481 }
5482
5483 /// isLegalAddressImmediate - Return true if the integer value can be used
5484 /// as the offset of the target addressing mode for load / store of the
5485 /// given type.
5486 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
5487   // PPC allows a sign-extended 16-bit immediate field.
5488   return (V > -(1 << 16) && V < (1 << 16)-1);
5489 }
5490
5491 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
5492   return false;
5493 }
5494
5495 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
5496   DebugLoc dl = Op.getDebugLoc();
5497   // Depths > 0 not supported yet!
5498   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
5499     return SDValue();
5500
5501   MachineFunction &MF = DAG.getMachineFunction();
5502   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
5503
5504   // Just load the return address off the stack.
5505   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
5506
5507   // Make sure the function really does not optimize away the store of the RA
5508   // to the stack.
5509   FuncInfo->setLRStoreRequired();
5510   return DAG.getLoad(getPointerTy(), dl,
5511                      DAG.getEntryNode(), RetAddrFI, NULL, 0,
5512                      false, false, 0);
5513 }
5514
5515 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
5516   DebugLoc dl = Op.getDebugLoc();
5517   // Depths > 0 not supported yet!
5518   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
5519     return SDValue();
5520
5521   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
5522   bool isPPC64 = PtrVT == MVT::i64;
5523
5524   MachineFunction &MF = DAG.getMachineFunction();
5525   MachineFrameInfo *MFI = MF.getFrameInfo();
5526   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
5527                   && MFI->getStackSize();
5528
5529   if (isPPC64)
5530     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, is31 ? PPC::X31 : PPC::X1,
5531       MVT::i64);
5532   else
5533     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, is31 ? PPC::R31 : PPC::R1,
5534       MVT::i32);
5535 }
5536
5537 bool
5538 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5539   // The PowerPC target isn't yet aware of offsets.
5540   return false;
5541 }
5542
5543 /// getOptimalMemOpType - Returns the target specific optimal type for load
5544 /// and store operations as a result of memset, memcpy, and memmove
5545 /// lowering. If DstAlign is zero that means it's safe to destination
5546 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
5547 /// means there isn't a need to check it against alignment requirement,
5548 /// probably because the source does not need to be loaded. If
5549 /// 'NonScalarIntSafe' is true, that means it's safe to return a
5550 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
5551 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
5552 /// constant so it does not need to be loaded.
5553 /// It returns EVT::Other if the type should be determined using generic
5554 /// target-independent logic.
5555 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
5556                                            unsigned DstAlign, unsigned SrcAlign,
5557                                            bool NonScalarIntSafe,
5558                                            bool MemcpyStrSrc,
5559                                            MachineFunction &MF) const {
5560   if (this->PPCSubTarget.isPPC64()) {
5561     return MVT::i64;
5562   } else {
5563     return MVT::i32;
5564   }
5565 }