lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CallingConv.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/ParameterAttributes.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/CommandLine.h"
  36 using namespace llvm;
  37
  38 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  39 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  40                                      cl::Hidden);
  41
  42 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  43   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  44
  45   setPow2DivIsCheap();
  46
  47   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  48   setUseUnderscoreSetJmp(true);
  49   setUseUnderscoreLongJmp(true);
  50
  51   // Set up the register classes.
  52   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  53   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  54   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  55
  56   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
  58   setLoadXAction(ISD::SEXTLOAD, MVT::i8, Expand);
  59
  60   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  61
  62   // PowerPC has pre-inc load and store's.
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  67   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  72   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  73
  74   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  75   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  76   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  77   // This is used in the ppcf128->int sequence.  Note it has different semantics
  78   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  79   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  80
  81   // PowerPC has no SREM/UREM instructions
  82   setOperationAction(ISD::SREM, MVT::i32, Expand);
  83   setOperationAction(ISD::UREM, MVT::i32, Expand);
  84   setOperationAction(ISD::SREM, MVT::i64, Expand);
  85   setOperationAction(ISD::UREM, MVT::i64, Expand);
  86
  87   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  88   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  89   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  90   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  91   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  92   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  93   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  94   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
  95   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
  96
  97   // We don't support sin/cos/sqrt/fmod/pow
  98   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  99   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 100   setOperationAction(ISD::FREM , MVT::f64, Expand);
 101   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 102   setOperationAction(ISD::FLOG , MVT::f64, Expand);
 103   setOperationAction(ISD::FLOG2, MVT::f64, Expand);
 104   setOperationAction(ISD::FLOG10,MVT::f64, Expand);
 105   setOperationAction(ISD::FEXP  ,MVT::f64, Expand);
 106   setOperationAction(ISD::FEXP2 ,MVT::f64, Expand);
 107   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 108   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 109   setOperationAction(ISD::FREM , MVT::f32, Expand);
 110   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 111   setOperationAction(ISD::FLOG , MVT::f32, Expand);
 112   setOperationAction(ISD::FLOG2 ,MVT::f32, Expand);
 113   setOperationAction(ISD::FLOG10,MVT::f32, Expand);
 114   setOperationAction(ISD::FEXP  ,MVT::f32, Expand);
 115   setOperationAction(ISD::FEXP2 ,MVT::f32, Expand);
 116
 117   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 118
 119   // If we're enabling GP optimizations, use hardware square root
 120   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 121     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 122     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 123   }
 124
 125   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 126   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 127
 128   // PowerPC does not have BSWAP, CTPOP or CTTZ
 129   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 130   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 131   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 132   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 133   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 134   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 135
 136   // PowerPC does not have ROTR
 137   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 138   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 139
 140   // PowerPC does not have Select
 141   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 142   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 143   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 144   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 145
 146   // PowerPC wants to turn select_cc of FP into fsel when possible.
 147   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 148   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 149
 150   // PowerPC wants to optimize integer setcc a bit
 151   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 152
 153   // PowerPC does not have BRCOND which requires SetCC
 154   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 155
 156   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 157
 158   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 159   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 160
 161   // PowerPC does not have [U|S]INT_TO_FP
 162   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 163   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 164
 165   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 166   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 167   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 168   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 169
 170   // We cannot sextinreg(i1).  Expand to shifts.
 171   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 172
 173   // Support label based line numbers.
 174   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 175   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 176
 177   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 178   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 179   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 180   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 181
 182
 183   // We want to legalize GlobalAddress and ConstantPool nodes into the
 184   // appropriate instructions to materialize the address.
 185   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 186   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 187   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 188   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 189   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 190   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 191   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 192   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 193
 194   // RET must be custom lowered, to meet ABI requirements.
 195   setOperationAction(ISD::RET               , MVT::Other, Custom);
 196
 197   // TRAP is legal.
 198   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 199
 200   // TRAMPOLINE is custom lowered.
 201   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 202
 203   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 204   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 205
 206   // VAARG is custom lowered with ELF 32 ABI
 207   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 208     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 209   else
 210     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 211
 212   // Use the default implementation.
 213   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 214   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 215   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 216   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 217   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 218   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 219
 220   // We want to custom lower some of our intrinsics.
 221   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 222
 223   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 224     // They also have instructions for converting between i64 and fp.
 225     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 226     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 227     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 228     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 229     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 230
 231     // FIXME: disable this lowered code.  This generates 64-bit register values,
 232     // and we don't model the fact that the top part is clobbered by calls.  We
 233     // need to flag these together so that the value isn't live across a call.
 234     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 235
 236     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 237     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 238   } else {
 239     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 240     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 241   }
 242
 243   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 244     // 64-bit PowerPC implementations can support i64 types directly
 245     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 246     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 247     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 248     // 64-bit PowerPC wants to expand i128 shifts itself.
 249     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 250     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 251     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 252   } else {
 253     // 32-bit PowerPC wants to expand i64 shifts itself.
 254     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 255     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 256     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 257   }
 258
 259   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 260     // First set operation action for all vector types to expand. Then we
 261     // will selectively turn on ones that can be effectively codegen'd.
 262     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 263          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 264       MVT VT = (MVT::SimpleValueType)i;
 265
 266       // add/sub are legal for all supported vector VT's.
 267       setOperationAction(ISD::ADD , VT, Legal);
 268       setOperationAction(ISD::SUB , VT, Legal);
 269
 270       // We promote all shuffles to v16i8.
 271       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 272       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 273
 274       // We promote all non-typed operations to v4i32.
 275       setOperationAction(ISD::AND   , VT, Promote);
 276       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 277       setOperationAction(ISD::OR    , VT, Promote);
 278       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 279       setOperationAction(ISD::XOR   , VT, Promote);
 280       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 281       setOperationAction(ISD::LOAD  , VT, Promote);
 282       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 283       setOperationAction(ISD::SELECT, VT, Promote);
 284       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 285       setOperationAction(ISD::STORE, VT, Promote);
 286       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 287
 288       // No other operations are legal.
 289       setOperationAction(ISD::MUL , VT, Expand);
 290       setOperationAction(ISD::SDIV, VT, Expand);
 291       setOperationAction(ISD::SREM, VT, Expand);
 292       setOperationAction(ISD::UDIV, VT, Expand);
 293       setOperationAction(ISD::UREM, VT, Expand);
 294       setOperationAction(ISD::FDIV, VT, Expand);
 295       setOperationAction(ISD::FNEG, VT, Expand);
 296       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 297       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 298       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 299       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 300       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 301       setOperationAction(ISD::UDIVREM, VT, Expand);
 302       setOperationAction(ISD::SDIVREM, VT, Expand);
 303       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 304       setOperationAction(ISD::FPOW, VT, Expand);
 305       setOperationAction(ISD::CTPOP, VT, Expand);
 306       setOperationAction(ISD::CTLZ, VT, Expand);
 307       setOperationAction(ISD::CTTZ, VT, Expand);
 308     }
 309
 310     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 311     // with merges, splats, etc.
 312     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 313
 314     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 315     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 316     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 317     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 318     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 319     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 320
 321     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 322     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 323     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 324     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 325
 326     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 327     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 328     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 329     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 330
 331     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 332     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 333
 334     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 335     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 336     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 337     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 338   }
 339
 340   setShiftAmountType(MVT::i32);
 341   setSetCCResultContents(ZeroOrOneSetCCResult);
 342
 343   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 344     setStackPointerRegisterToSaveRestore(PPC::X1);
 345     setExceptionPointerRegister(PPC::X3);
 346     setExceptionSelectorRegister(PPC::X4);
 347   } else {
 348     setStackPointerRegisterToSaveRestore(PPC::R1);
 349     setExceptionPointerRegister(PPC::R3);
 350     setExceptionSelectorRegister(PPC::R4);
 351   }
 352
 353   // We have target-specific dag combine patterns for the following nodes:
 354   setTargetDAGCombine(ISD::SINT_TO_FP);
 355   setTargetDAGCombine(ISD::STORE);
 356   setTargetDAGCombine(ISD::BR_CC);
 357   setTargetDAGCombine(ISD::BSWAP);
 358
 359   // Darwin long double math library functions have $LDBL128 appended.
 360   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 361     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 362     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 363     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 364     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 365     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 366     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 367     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 368     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 369     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 370     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 371   }
 372
 373   computeRegisterProperties();
 374 }
 375
 376 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 377 /// function arguments in the caller parameter area.
 378 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 379   TargetMachine &TM = getTargetMachine();
 380   // Darwin passes everything on 4 byte boundary.
 381   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 382     return 4;
 383   // FIXME Elf TBD
 384   return 4;
 385 }
 386
 387 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 388   switch (Opcode) {
 389   default: return 0;
 390   case PPCISD::FSEL:            return "PPCISD::FSEL";
 391   case PPCISD::FCFID:           return "PPCISD::FCFID";
 392   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 393   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 394   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 395   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 396   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 397   case PPCISD::VPERM:           return "PPCISD::VPERM";
 398   case PPCISD::Hi:              return "PPCISD::Hi";
 399   case PPCISD::Lo:              return "PPCISD::Lo";
 400   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 401   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 402   case PPCISD::SRL:             return "PPCISD::SRL";
 403   case PPCISD::SRA:             return "PPCISD::SRA";
 404   case PPCISD::SHL:             return "PPCISD::SHL";
 405   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 406   case PPCISD::STD_32:          return "PPCISD::STD_32";
 407   case PPCISD::CALL_ELF:        return "PPCISD::CALL_ELF";
 408   case PPCISD::CALL_Macho:      return "PPCISD::CALL_Macho";
 409   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 410   case PPCISD::BCTRL_Macho:     return "PPCISD::BCTRL_Macho";
 411   case PPCISD::BCTRL_ELF:       return "PPCISD::BCTRL_ELF";
 412   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 413   case PPCISD::MFCR:            return "PPCISD::MFCR";
 414   case PPCISD::VCMP:            return "PPCISD::VCMP";
 415   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 416   case PPCISD::LBRX:            return "PPCISD::LBRX";
 417   case PPCISD::STBRX:           return "PPCISD::STBRX";
 418   case PPCISD::LARX:            return "PPCISD::LARX";
 419   case PPCISD::STCX:            return "PPCISD::STCX";
 420   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 421   case PPCISD::MFFS:            return "PPCISD::MFFS";
 422   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 423   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 424   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 425   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 426   case PPCISD::TAILCALL:        return "PPCISD::TAILCALL";
 427   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 428   }
 429 }
 430
 431
 432 MVT PPCTargetLowering::getSetCCResultType(const SDValue &) const {
 433   return MVT::i32;
 434 }
 435
 436
 437 //===----------------------------------------------------------------------===//
 438 // Node matching predicates, for use by the tblgen matching code.
 439 //===----------------------------------------------------------------------===//
 440
 441 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 442 static bool isFloatingPointZero(SDValue Op) {
 443   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 444     return CFP->getValueAPF().isZero();
 445   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 446     // Maybe this has already been legalized into the constant pool?
 447     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 448       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 449         return CFP->getValueAPF().isZero();
 450   }
 451   return false;
 452 }
 453
 454 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 455 /// true if Op is undef or if it matches the specified value.
 456 static bool isConstantOrUndef(SDValue Op, unsigned Val) {
 457   return Op.getOpcode() == ISD::UNDEF ||
 458          cast<ConstantSDNode>(Op)->getZExtValue() == Val;
 459 }
 460
 461 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 462 /// VPKUHUM instruction.
 463 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 464   if (!isUnary) {
 465     for (unsigned i = 0; i != 16; ++i)
 466       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 467         return false;
 468   } else {
 469     for (unsigned i = 0; i != 8; ++i)
 470       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 471           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 472         return false;
 473   }
 474   return true;
 475 }
 476
 477 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 478 /// VPKUWUM instruction.
 479 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 480   if (!isUnary) {
 481     for (unsigned i = 0; i != 16; i += 2)
 482       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 483           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 484         return false;
 485   } else {
 486     for (unsigned i = 0; i != 8; i += 2)
 487       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 488           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 489           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 490           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 491         return false;
 492   }
 493   return true;
 494 }
 495
 496 /// isVMerge - Common function, used to match vmrg* shuffles.
 497 ///
 498 static bool isVMerge(SDNode *N, unsigned UnitSize,
 499                      unsigned LHSStart, unsigned RHSStart) {
 500   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 501          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 502   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 503          "Unsupported merge size!");
 504
 505   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 506     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 507       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 508                              LHSStart+j+i*UnitSize) ||
 509           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 510                              RHSStart+j+i*UnitSize))
 511         return false;
 512     }
 513       return true;
 514 }
 515
 516 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 517 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 518 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 519   if (!isUnary)
 520     return isVMerge(N, UnitSize, 8, 24);
 521   return isVMerge(N, UnitSize, 8, 8);
 522 }
 523
 524 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 525 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 526 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 527   if (!isUnary)
 528     return isVMerge(N, UnitSize, 0, 16);
 529   return isVMerge(N, UnitSize, 0, 0);
 530 }
 531
 532
 533 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 534 /// amount, otherwise return -1.
 535 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 536   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 537          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 538   // Find the first non-undef value in the shuffle mask.
 539   unsigned i;
 540   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 541     /*search*/;
 542
 543   if (i == 16) return -1;  // all undef.
 544
 545   // Otherwise, check to see if the rest of the elements are consequtively
 546   // numbered from this value.
 547   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getZExtValue();
 548   if (ShiftAmt < i) return -1;
 549   ShiftAmt -= i;
 550
 551   if (!isUnary) {
 552     // Check the rest of the elements to see if they are consequtive.
 553     for (++i; i != 16; ++i)
 554       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 555         return -1;
 556   } else {
 557     // Check the rest of the elements to see if they are consequtive.
 558     for (++i; i != 16; ++i)
 559       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 560         return -1;
 561   }
 562
 563   return ShiftAmt;
 564 }
 565
 566 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 567 /// specifies a splat of a single element that is suitable for input to
 568 /// VSPLTB/VSPLTH/VSPLTW.
 569 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 570   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 571          N->getNumOperands() == 16 &&
 572          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 573
 574   // This is a splat operation if each element of the permute is the same, and
 575   // if the value doesn't reference the second vector.
 576   unsigned ElementBase = 0;
 577   SDValue Elt = N->getOperand(0);
 578   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 579     ElementBase = EltV->getZExtValue();
 580   else
 581     return false;   // FIXME: Handle UNDEF elements too!
 582
 583   if (cast<ConstantSDNode>(Elt)->getZExtValue() >= 16)
 584     return false;
 585
 586   // Check that they are consequtive.
 587   for (unsigned i = 1; i != EltSize; ++i) {
 588     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 589         cast<ConstantSDNode>(N->getOperand(i))->getZExtValue() != i+ElementBase)
 590       return false;
 591   }
 592
 593   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 594   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 595     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 596     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 597            "Invalid VECTOR_SHUFFLE mask!");
 598     for (unsigned j = 0; j != EltSize; ++j)
 599       if (N->getOperand(i+j) != N->getOperand(j))
 600         return false;
 601   }
 602
 603   return true;
 604 }
 605
 606 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 607 /// are -0.0.
 608 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 609   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 610   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 611     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 612       return CFP->getValueAPF().isNegZero();
 613   return false;
 614 }
 615
 616 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 617 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 618 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 619   assert(isSplatShuffleMask(N, EltSize));
 620   return cast<ConstantSDNode>(N->getOperand(0))->getZExtValue() / EltSize;
 621 }
 622
 623 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 624 /// by using a vspltis[bhw] instruction of the specified element size, return
 625 /// the constant being splatted.  The ByteSize field indicates the number of
 626 /// bytes of each element [124] -> [bhw].
 627 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 628   SDValue OpVal(0, 0);
 629
 630   // If ByteSize of the splat is bigger than the element size of the
 631   // build_vector, then we have a case where we are checking for a splat where
 632   // multiple elements of the buildvector are folded together into a single
 633   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 634   unsigned EltSize = 16/N->getNumOperands();
 635   if (EltSize < ByteSize) {
 636     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 637     SDValue UniquedVals[4];
 638     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 639
 640     // See if all of the elements in the buildvector agree across.
 641     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 642       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 643       // If the element isn't a constant, bail fully out.
 644       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 645
 646
 647       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 648         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 649       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 650         return SDValue();  // no match.
 651     }
 652
 653     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 654     // either constant or undef values that are identical for each chunk.  See
 655     // if these chunks can form into a larger vspltis*.
 656
 657     // Check to see if all of the leading entries are either 0 or -1.  If
 658     // neither, then this won't fit into the immediate field.
 659     bool LeadingZero = true;
 660     bool LeadingOnes = true;
 661     for (unsigned i = 0; i != Multiple-1; ++i) {
 662       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 663
 664       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 665       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 666     }
 667     // Finally, check the least significant entry.
 668     if (LeadingZero) {
 669       if (UniquedVals[Multiple-1].getNode() == 0)
 670         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 671       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 672       if (Val < 16)
 673         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 674     }
 675     if (LeadingOnes) {
 676       if (UniquedVals[Multiple-1].getNode() == 0)
 677         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 678       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSignExtended();
 679       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 680         return DAG.getTargetConstant(Val, MVT::i32);
 681     }
 682
 683     return SDValue();
 684   }
 685
 686   // Check to see if this buildvec has a single non-undef value in its elements.
 687   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 688     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 689     if (OpVal.getNode() == 0)
 690       OpVal = N->getOperand(i);
 691     else if (OpVal != N->getOperand(i))
 692       return SDValue();
 693   }
 694
 695   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 696
 697   unsigned ValSizeInBytes = 0;
 698   uint64_t Value = 0;
 699   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 700     Value = CN->getZExtValue();
 701     ValSizeInBytes = CN->getValueType(0).getSizeInBits()/8;
 702   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 703     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 704     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 705     ValSizeInBytes = 4;
 706   }
 707
 708   // If the splat value is larger than the element value, then we can never do
 709   // this splat.  The only case that we could fit the replicated bits into our
 710   // immediate field for would be zero, and we prefer to use vxor for it.
 711   if (ValSizeInBytes < ByteSize) return SDValue();
 712
 713   // If the element value is larger than the splat value, cut it in half and
 714   // check to see if the two halves are equal.  Continue doing this until we
 715   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 716   while (ValSizeInBytes > ByteSize) {
 717     ValSizeInBytes >>= 1;
 718
 719     // If the top half equals the bottom half, we're still ok.
 720     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 721          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 722       return SDValue();
 723   }
 724
 725   // Properly sign extend the value.
 726   int ShAmt = (4-ByteSize)*8;
 727   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 728
 729   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 730   if (MaskVal == 0) return SDValue();
 731
 732   // Finally, if this value fits in a 5 bit sext field, return it
 733   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 734     return DAG.getTargetConstant(MaskVal, MVT::i32);
 735   return SDValue();
 736 }
 737
 738 //===----------------------------------------------------------------------===//
 739 //  Addressing Mode Selection
 740 //===----------------------------------------------------------------------===//
 741
 742 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 743 /// or 64-bit immediate, and if the value can be accurately represented as a
 744 /// sign extension from a 16-bit value.  If so, this returns true and the
 745 /// immediate.
 746 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 747   if (N->getOpcode() != ISD::Constant)
 748     return false;
 749
 750   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 751   if (N->getValueType(0) == MVT::i32)
 752     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 753   else
 754     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 755 }
 756 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 757   return isIntS16Immediate(Op.getNode(), Imm);
 758 }
 759
 760
 761 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 762 /// can be represented as an indexed [r+r] operation.  Returns false if it
 763 /// can be more efficiently represented with [r+imm].
 764 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 765                                             SDValue &Index,
 766                                             SelectionDAG &DAG) {
 767   short imm = 0;
 768   if (N.getOpcode() == ISD::ADD) {
 769     if (isIntS16Immediate(N.getOperand(1), imm))
 770       return false;    // r+i
 771     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 772       return false;    // r+i
 773
 774     Base = N.getOperand(0);
 775     Index = N.getOperand(1);
 776     return true;
 777   } else if (N.getOpcode() == ISD::OR) {
 778     if (isIntS16Immediate(N.getOperand(1), imm))
 779       return false;    // r+i can fold it if we can.
 780
 781     // If this is an or of disjoint bitfields, we can codegen this as an add
 782     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 783     // disjoint.
 784     APInt LHSKnownZero, LHSKnownOne;
 785     APInt RHSKnownZero, RHSKnownOne;
 786     DAG.ComputeMaskedBits(N.getOperand(0),
 787                           APInt::getAllOnesValue(N.getOperand(0)
 788                             .getValueSizeInBits()),
 789                           LHSKnownZero, LHSKnownOne);
 790
 791     if (LHSKnownZero.getBoolValue()) {
 792       DAG.ComputeMaskedBits(N.getOperand(1),
 793                             APInt::getAllOnesValue(N.getOperand(1)
 794                               .getValueSizeInBits()),
 795                             RHSKnownZero, RHSKnownOne);
 796       // If all of the bits are known zero on the LHS or RHS, the add won't
 797       // carry.
 798       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 799         Base = N.getOperand(0);
 800         Index = N.getOperand(1);
 801         return true;
 802       }
 803     }
 804   }
 805
 806   return false;
 807 }
 808
 809 /// Returns true if the address N can be represented by a base register plus
 810 /// a signed 16-bit displacement [r+imm], and if it is not better
 811 /// represented as reg+reg.
 812 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 813                                             SDValue &Base, SelectionDAG &DAG){
 814   // If this can be more profitably realized as r+r, fail.
 815   if (SelectAddressRegReg(N, Disp, Base, DAG))
 816     return false;
 817
 818   if (N.getOpcode() == ISD::ADD) {
 819     short imm = 0;
 820     if (isIntS16Immediate(N.getOperand(1), imm)) {
 821       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 822       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 823         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 824       } else {
 825         Base = N.getOperand(0);
 826       }
 827       return true; // [r+i]
 828     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 829       // Match LOAD (ADD (X, Lo(G))).
 830      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 831              && "Cannot handle constant offsets yet!");
 832       Disp = N.getOperand(1).getOperand(0);  // The global address.
 833       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 834              Disp.getOpcode() == ISD::TargetConstantPool ||
 835              Disp.getOpcode() == ISD::TargetJumpTable);
 836       Base = N.getOperand(0);
 837       return true;  // [&g+r]
 838     }
 839   } else if (N.getOpcode() == ISD::OR) {
 840     short imm = 0;
 841     if (isIntS16Immediate(N.getOperand(1), imm)) {
 842       // If this is an or of disjoint bitfields, we can codegen this as an add
 843       // (for better address arithmetic) if the LHS and RHS of the OR are
 844       // provably disjoint.
 845       APInt LHSKnownZero, LHSKnownOne;
 846       DAG.ComputeMaskedBits(N.getOperand(0),
 847                             APInt::getAllOnesValue(N.getOperand(0)
 848                                                    .getValueSizeInBits()),
 849                             LHSKnownZero, LHSKnownOne);
 850
 851       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 852         // If all of the bits are known zero on the LHS or RHS, the add won't
 853         // carry.
 854         Base = N.getOperand(0);
 855         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 856         return true;
 857       }
 858     }
 859   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 860     // Loading from a constant address.
 861
 862     // If this address fits entirely in a 16-bit sext immediate field, codegen
 863     // this as "d, 0"
 864     short Imm;
 865     if (isIntS16Immediate(CN, Imm)) {
 866       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 867       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 868       return true;
 869     }
 870
 871     // Handle 32-bit sext immediates with LIS + addr mode.
 872     if (CN->getValueType(0) == MVT::i32 ||
 873         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 874       int Addr = (int)CN->getZExtValue();
 875
 876       // Otherwise, break this down into an LIS + disp.
 877       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 878
 879       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 880       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 881       Base = SDValue(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 882       return true;
 883     }
 884   }
 885
 886   Disp = DAG.getTargetConstant(0, getPointerTy());
 887   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 888     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 889   else
 890     Base = N;
 891   return true;      // [r+0]
 892 }
 893
 894 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 895 /// represented as an indexed [r+r] operation.
 896 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 897                                                 SDValue &Index,
 898                                                 SelectionDAG &DAG) {
 899   // Check to see if we can easily represent this as an [r+r] address.  This
 900   // will fail if it thinks that the address is more profitably represented as
 901   // reg+imm, e.g. where imm = 0.
 902   if (SelectAddressRegReg(N, Base, Index, DAG))
 903     return true;
 904
 905   // If the operand is an addition, always emit this as [r+r], since this is
 906   // better (for code size, and execution, as the memop does the add for free)
 907   // than emitting an explicit add.
 908   if (N.getOpcode() == ISD::ADD) {
 909     Base = N.getOperand(0);
 910     Index = N.getOperand(1);
 911     return true;
 912   }
 913
 914   // Otherwise, do it the hard way, using R0 as the base register.
 915   Base = DAG.getRegister(PPC::R0, N.getValueType());
 916   Index = N;
 917   return true;
 918 }
 919
 920 /// SelectAddressRegImmShift - Returns true if the address N can be
 921 /// represented by a base register plus a signed 14-bit displacement
 922 /// [r+imm*4].  Suitable for use by STD and friends.
 923 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 924                                                  SDValue &Base,
 925                                                  SelectionDAG &DAG) {
 926   // If this can be more profitably realized as r+r, fail.
 927   if (SelectAddressRegReg(N, Disp, Base, DAG))
 928     return false;
 929
 930   if (N.getOpcode() == ISD::ADD) {
 931     short imm = 0;
 932     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 933       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 934       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 935         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 936       } else {
 937         Base = N.getOperand(0);
 938       }
 939       return true; // [r+i]
 940     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 941       // Match LOAD (ADD (X, Lo(G))).
 942      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 943              && "Cannot handle constant offsets yet!");
 944       Disp = N.getOperand(1).getOperand(0);  // The global address.
 945       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 946              Disp.getOpcode() == ISD::TargetConstantPool ||
 947              Disp.getOpcode() == ISD::TargetJumpTable);
 948       Base = N.getOperand(0);
 949       return true;  // [&g+r]
 950     }
 951   } else if (N.getOpcode() == ISD::OR) {
 952     short imm = 0;
 953     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 954       // If this is an or of disjoint bitfields, we can codegen this as an add
 955       // (for better address arithmetic) if the LHS and RHS of the OR are
 956       // provably disjoint.
 957       APInt LHSKnownZero, LHSKnownOne;
 958       DAG.ComputeMaskedBits(N.getOperand(0),
 959                             APInt::getAllOnesValue(N.getOperand(0)
 960                                                    .getValueSizeInBits()),
 961                             LHSKnownZero, LHSKnownOne);
 962       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 963         // If all of the bits are known zero on the LHS or RHS, the add won't
 964         // carry.
 965         Base = N.getOperand(0);
 966         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 967         return true;
 968       }
 969     }
 970   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 971     // Loading from a constant address.  Verify low two bits are clear.
 972     if ((CN->getZExtValue() & 3) == 0) {
 973       // If this address fits entirely in a 14-bit sext immediate field, codegen
 974       // this as "d, 0"
 975       short Imm;
 976       if (isIntS16Immediate(CN, Imm)) {
 977         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 978         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 979         return true;
 980       }
 981
 982       // Fold the low-part of 32-bit absolute addresses into addr mode.
 983       if (CN->getValueType(0) == MVT::i32 ||
 984           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 985         int Addr = (int)CN->getZExtValue();
 986
 987         // Otherwise, break this down into an LIS + disp.
 988         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 989
 990         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 991         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 992         Base = SDValue(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 993         return true;
 994       }
 995     }
 996   }
 997
 998   Disp = DAG.getTargetConstant(0, getPointerTy());
 999   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1000     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1001   else
1002     Base = N;
1003   return true;      // [r+0]
1004 }
1005
1006
1007 /// getPreIndexedAddressParts - returns true by value, base pointer and
1008 /// offset pointer and addressing mode by reference if the node's address
1009 /// can be legally represented as pre-indexed load / store address.
1010 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1011                                                   SDValue &Offset,
1012                                                   ISD::MemIndexedMode &AM,
1013                                                   SelectionDAG &DAG) {
1014   // Disabled by default for now.
1015   if (!EnablePPCPreinc) return false;
1016
1017   SDValue Ptr;
1018   MVT VT;
1019   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1020     Ptr = LD->getBasePtr();
1021     VT = LD->getMemoryVT();
1022
1023   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1024     ST = ST;
1025     Ptr = ST->getBasePtr();
1026     VT  = ST->getMemoryVT();
1027   } else
1028     return false;
1029
1030   // PowerPC doesn't have preinc load/store instructions for vectors.
1031   if (VT.isVector())
1032     return false;
1033
1034   // TODO: Check reg+reg first.
1035
1036   // LDU/STU use reg+imm*4, others use reg+imm.
1037   if (VT != MVT::i64) {
1038     // reg + imm
1039     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1040       return false;
1041   } else {
1042     // reg + imm * 4.
1043     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1044       return false;
1045   }
1046
1047   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1048     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1049     // sext i32 to i64 when addr mode is r+i.
1050     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1051         LD->getExtensionType() == ISD::SEXTLOAD &&
1052         isa<ConstantSDNode>(Offset))
1053       return false;
1054   }
1055
1056   AM = ISD::PRE_INC;
1057   return true;
1058 }
1059
1060 //===----------------------------------------------------------------------===//
1061 //  LowerOperation implementation
1062 //===----------------------------------------------------------------------===//
1063
1064 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1065                                              SelectionDAG &DAG) {
1066   MVT PtrVT = Op.getValueType();
1067   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1068   Constant *C = CP->getConstVal();
1069   SDValue CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1070   SDValue Zero = DAG.getConstant(0, PtrVT);
1071
1072   const TargetMachine &TM = DAG.getTarget();
1073
1074   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1075   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1076
1077   // If this is a non-darwin platform, we don't support non-static relo models
1078   // yet.
1079   if (TM.getRelocationModel() == Reloc::Static ||
1080       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1081     // Generate non-pic code that has direct accesses to the constant pool.
1082     // The address of the global is just (hi(&g)+lo(&g)).
1083     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1084   }
1085
1086   if (TM.getRelocationModel() == Reloc::PIC_) {
1087     // With PIC, the first instruction is actually "GR+hi(&G)".
1088     Hi = DAG.getNode(ISD::ADD, PtrVT,
1089                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1090   }
1091
1092   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1093   return Lo;
1094 }
1095
1096 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
1097   MVT PtrVT = Op.getValueType();
1098   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1099   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1100   SDValue Zero = DAG.getConstant(0, PtrVT);
1101
1102   const TargetMachine &TM = DAG.getTarget();
1103
1104   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1105   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1106
1107   // If this is a non-darwin platform, we don't support non-static relo models
1108   // yet.
1109   if (TM.getRelocationModel() == Reloc::Static ||
1110       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1111     // Generate non-pic code that has direct accesses to the constant pool.
1112     // The address of the global is just (hi(&g)+lo(&g)).
1113     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1114   }
1115
1116   if (TM.getRelocationModel() == Reloc::PIC_) {
1117     // With PIC, the first instruction is actually "GR+hi(&G)".
1118     Hi = DAG.getNode(ISD::ADD, PtrVT,
1119                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1120   }
1121
1122   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1123   return Lo;
1124 }
1125
1126 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1127                                                    SelectionDAG &DAG) {
1128   assert(0 && "TLS not implemented for PPC.");
1129   return SDValue(); // Not reached
1130 }
1131
1132 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1133                                                 SelectionDAG &DAG) {
1134   MVT PtrVT = Op.getValueType();
1135   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1136   GlobalValue *GV = GSDN->getGlobal();
1137   SDValue GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1138   // If it's a debug information descriptor, don't mess with it.
1139   if (DAG.isVerifiedDebugInfoDesc(Op))
1140     return GA;
1141   SDValue Zero = DAG.getConstant(0, PtrVT);
1142
1143   const TargetMachine &TM = DAG.getTarget();
1144
1145   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1146   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1147
1148   // If this is a non-darwin platform, we don't support non-static relo models
1149   // yet.
1150   if (TM.getRelocationModel() == Reloc::Static ||
1151       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1152     // Generate non-pic code that has direct accesses to globals.
1153     // The address of the global is just (hi(&g)+lo(&g)).
1154     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1155   }
1156
1157   if (TM.getRelocationModel() == Reloc::PIC_) {
1158     // With PIC, the first instruction is actually "GR+hi(&G)".
1159     Hi = DAG.getNode(ISD::ADD, PtrVT,
1160                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1161   }
1162
1163   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1164
1165   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1166     return Lo;
1167
1168   // If the global is weak or external, we have to go through the lazy
1169   // resolution stub.
1170   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1171 }
1172
1173 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
1174   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1175
1176   // If we're comparing for equality to zero, expose the fact that this is
1177   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1178   // fold the new nodes.
1179   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1180     if (C->isNullValue() && CC == ISD::SETEQ) {
1181       MVT VT = Op.getOperand(0).getValueType();
1182       SDValue Zext = Op.getOperand(0);
1183       if (VT.bitsLT(MVT::i32)) {
1184         VT = MVT::i32;
1185         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1186       }
1187       unsigned Log2b = Log2_32(VT.getSizeInBits());
1188       SDValue Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1189       SDValue Scc = DAG.getNode(ISD::SRL, VT, Clz,
1190                                   DAG.getConstant(Log2b, MVT::i32));
1191       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1192     }
1193     // Leave comparisons against 0 and -1 alone for now, since they're usually
1194     // optimized.  FIXME: revisit this when we can custom lower all setcc
1195     // optimizations.
1196     if (C->isAllOnesValue() || C->isNullValue())
1197       return SDValue();
1198   }
1199
1200   // If we have an integer seteq/setne, turn it into a compare against zero
1201   // by xor'ing the rhs with the lhs, which is faster than setting a
1202   // condition register, reading it back out, and masking the correct bit.  The
1203   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1204   // the result to other bit-twiddling opportunities.
1205   MVT LHSVT = Op.getOperand(0).getValueType();
1206   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1207     MVT VT = Op.getValueType();
1208     SDValue Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1209                                 Op.getOperand(1));
1210     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1211   }
1212   return SDValue();
1213 }
1214
1215 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1216                               int VarArgsFrameIndex,
1217                               int VarArgsStackOffset,
1218                               unsigned VarArgsNumGPR,
1219                               unsigned VarArgsNumFPR,
1220                               const PPCSubtarget &Subtarget) {
1221
1222   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1223   return SDValue(); // Not reached
1224 }
1225
1226 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
1227   SDValue Chain = Op.getOperand(0);
1228   SDValue Trmp = Op.getOperand(1); // trampoline
1229   SDValue FPtr = Op.getOperand(2); // nested function
1230   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1231
1232   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1233   bool isPPC64 = (PtrVT == MVT::i64);
1234   const Type *IntPtrTy =
1235     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType();
1236
1237   TargetLowering::ArgListTy Args;
1238   TargetLowering::ArgListEntry Entry;
1239
1240   Entry.Ty = IntPtrTy;
1241   Entry.Node = Trmp; Args.push_back(Entry);
1242
1243   // TrampSize == (isPPC64 ? 48 : 40);
1244   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1245                                isPPC64 ? MVT::i64 : MVT::i32);
1246   Args.push_back(Entry);
1247
1248   Entry.Node = FPtr; Args.push_back(Entry);
1249   Entry.Node = Nest; Args.push_back(Entry);
1250
1251   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1252   std::pair<SDValue, SDValue> CallResult =
1253     LowerCallTo(Chain, Op.getValueType().getTypeForMVT(), false, false,
1254                 false, CallingConv::C, false,
1255                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1256                 Args, DAG);
1257
1258   SDValue Ops[] =
1259     { CallResult.first, CallResult.second };
1260
1261   return DAG.getMergeValues(Ops, 2, false);
1262 }
1263
1264 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1265                                         int VarArgsFrameIndex,
1266                                         int VarArgsStackOffset,
1267                                         unsigned VarArgsNumGPR,
1268                                         unsigned VarArgsNumFPR,
1269                                         const PPCSubtarget &Subtarget) {
1270
1271   if (Subtarget.isMachoABI()) {
1272     // vastart just stores the address of the VarArgsFrameIndex slot into the
1273     // memory location argument.
1274     MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1275     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1276     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1277     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
1278   }
1279
1280   // For ELF 32 ABI we follow the layout of the va_list struct.
1281   // We suppose the given va_list is already allocated.
1282   //
1283   // typedef struct {
1284   //  char gpr;     /* index into the array of 8 GPRs
1285   //                 * stored in the register save area
1286   //                 * gpr=0 corresponds to r3,
1287   //                 * gpr=1 to r4, etc.
1288   //                 */
1289   //  char fpr;     /* index into the array of 8 FPRs
1290   //                 * stored in the register save area
1291   //                 * fpr=0 corresponds to f1,
1292   //                 * fpr=1 to f2, etc.
1293   //                 */
1294   //  char *overflow_arg_area;
1295   //                /* location on stack that holds
1296   //                 * the next overflow argument
1297   //                 */
1298   //  char *reg_save_area;
1299   //               /* where r3:r10 and f1:f8 (if saved)
1300   //                * are stored
1301   //                */
1302   // } va_list[1];
1303
1304
1305   SDValue ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1306   SDValue ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1307
1308
1309   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1310
1311   SDValue StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1312   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1313
1314   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1315   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1316
1317   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1318   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1319
1320   uint64_t FPROffset = 1;
1321   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1322
1323   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1324
1325   // Store first byte : number of int regs
1326   SDValue firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1327                                       Op.getOperand(1), SV, 0);
1328   uint64_t nextOffset = FPROffset;
1329   SDValue nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1330                                   ConstFPROffset);
1331
1332   // Store second byte : number of float regs
1333   SDValue secondStore =
1334     DAG.getStore(firstStore, ArgFPR, nextPtr, SV, nextOffset);
1335   nextOffset += StackOffset;
1336   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1337
1338   // Store second word : arguments given on stack
1339   SDValue thirdStore =
1340     DAG.getStore(secondStore, StackOffsetFI, nextPtr, SV, nextOffset);
1341   nextOffset += FrameOffset;
1342   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1343
1344   // Store third word : arguments given in registers
1345   return DAG.getStore(thirdStore, FR, nextPtr, SV, nextOffset);
1346
1347 }
1348
1349 #include "PPCGenCallingConv.inc"
1350
1351 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1352 /// depending on which subtarget is selected.
1353 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1354   if (Subtarget.isMachoABI()) {
1355     static const unsigned FPR[] = {
1356       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1357       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1358     };
1359     return FPR;
1360   }
1361
1362
1363   static const unsigned FPR[] = {
1364     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1365     PPC::F8
1366   };
1367   return FPR;
1368 }
1369
1370 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1371 /// the stack.
1372 static unsigned CalculateStackSlotSize(SDValue Arg, ISD::ArgFlagsTy Flags,
1373                                        bool isVarArg, unsigned PtrByteSize) {
1374   MVT ArgVT = Arg.getValueType();
1375   unsigned ArgSize =ArgVT.getSizeInBits()/8;
1376   if (Flags.isByVal())
1377     ArgSize = Flags.getByValSize();
1378   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1379
1380   return ArgSize;
1381 }
1382
1383 SDValue
1384 PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op,
1385                                          SelectionDAG &DAG,
1386                                          int &VarArgsFrameIndex,
1387                                          int &VarArgsStackOffset,
1388                                          unsigned &VarArgsNumGPR,
1389                                          unsigned &VarArgsNumFPR,
1390                                          const PPCSubtarget &Subtarget) {
1391   // TODO: add description of PPC stack frame format, or at least some docs.
1392   //
1393   MachineFunction &MF = DAG.getMachineFunction();
1394   MachineFrameInfo *MFI = MF.getFrameInfo();
1395   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1396   SmallVector<SDValue, 8> ArgValues;
1397   SDValue Root = Op.getOperand(0);
1398   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1399
1400   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1401   bool isPPC64 = PtrVT == MVT::i64;
1402   bool isMachoABI = Subtarget.isMachoABI();
1403   bool isELF32_ABI = Subtarget.isELF32_ABI();
1404   // Potential tail calls could cause overwriting of argument stack slots.
1405   unsigned CC = MF.getFunction()->getCallingConv();
1406   bool isImmutable = !(PerformTailCallOpt && (CC==CallingConv::Fast));
1407   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1408
1409   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1410   // Area that is at least reserved in caller of this function.
1411   unsigned MinReservedArea = ArgOffset;
1412
1413   static const unsigned GPR_32[] = {           // 32-bit registers.
1414     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1415     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1416   };
1417   static const unsigned GPR_64[] = {           // 64-bit registers.
1418     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1419     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1420   };
1421
1422   static const unsigned *FPR = GetFPR(Subtarget);
1423
1424   static const unsigned VR[] = {
1425     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1426     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1427   };
1428
1429   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1430   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1431   const unsigned Num_VR_Regs  = array_lengthof( VR);
1432
1433   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1434
1435   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1436
1437   // In 32-bit non-varargs functions, the stack space for vectors is after the
1438   // stack space for non-vectors.  We do not use this space unless we have
1439   // too many vectors to fit in registers, something that only occurs in
1440   // constructed examples:), but we have to walk the arglist to figure
1441   // that out...for the pathological case, compute VecArgOffset as the
1442   // start of the vector parameter area.  Computing VecArgOffset is the
1443   // entire point of the following loop.
1444   // Altivec is not mentioned in the ppc32 Elf Supplement, so I'm not trying
1445   // to handle Elf here.
1446   unsigned VecArgOffset = ArgOffset;
1447   if (!isVarArg && !isPPC64) {
1448     for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues()-1; ArgNo != e;
1449          ++ArgNo) {
1450       MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1451       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1452       ISD::ArgFlagsTy Flags =
1453         cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1454
1455       if (Flags.isByVal()) {
1456         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1457         ObjSize = Flags.getByValSize();
1458         unsigned ArgSize =
1459                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1460         VecArgOffset += ArgSize;
1461         continue;
1462       }
1463
1464       switch(ObjectVT.getSimpleVT()) {
1465       default: assert(0 && "Unhandled argument type!");
1466       case MVT::i32:
1467       case MVT::f32:
1468         VecArgOffset += isPPC64 ? 8 : 4;
1469         break;
1470       case MVT::i64:  // PPC64
1471       case MVT::f64:
1472         VecArgOffset += 8;
1473         break;
1474       case MVT::v4f32:
1475       case MVT::v4i32:
1476       case MVT::v8i16:
1477       case MVT::v16i8:
1478         // Nothing to do, we're only looking at Nonvector args here.
1479         break;
1480       }
1481     }
1482   }
1483   // We've found where the vector parameter area in memory is.  Skip the
1484   // first 12 parameters; these don't use that memory.
1485   VecArgOffset = ((VecArgOffset+15)/16)*16;
1486   VecArgOffset += 12*16;
1487
1488   // Add DAG nodes to load the arguments or copy them out of registers.  On
1489   // entry to a function on PPC, the arguments start after the linkage area,
1490   // although the first ones are often in registers.
1491   //
1492   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1493   // represented with two words (long long or double) must be copied to an
1494   // even GPR_idx value or to an even ArgOffset value.
1495
1496   SmallVector<SDValue, 8> MemOps;
1497   unsigned nAltivecParamsAtEnd = 0;
1498   for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues() - 1;
1499        ArgNo != e; ++ArgNo) {
1500     SDValue ArgVal;
1501     bool needsLoad = false;
1502     MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1503     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1504     unsigned ArgSize = ObjSize;
1505     ISD::ArgFlagsTy Flags =
1506       cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1507     // See if next argument requires stack alignment in ELF
1508     bool Align = Flags.isSplit();
1509
1510     unsigned CurArgOffset = ArgOffset;
1511
1512     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1513     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1514         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1515       if (isVarArg || isPPC64) {
1516         MinReservedArea = ((MinReservedArea+15)/16)*16;
1517         MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1518                                                   Flags,
1519                                                   isVarArg,
1520                                                   PtrByteSize);
1521       } else  nAltivecParamsAtEnd++;
1522     } else
1523       // Calculate min reserved area.
1524       MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1525                                                 Flags,
1526                                                 isVarArg,
1527                                                 PtrByteSize);
1528
1529     // FIXME alignment for ELF may not be right
1530     // FIXME the codegen can be much improved in some cases.
1531     // We do not have to keep everything in memory.
1532     if (Flags.isByVal()) {
1533       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1534       ObjSize = Flags.getByValSize();
1535       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1536       // Double word align in ELF
1537       if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1538       // Objects of size 1 and 2 are right justified, everything else is
1539       // left justified.  This means the memory address is adjusted forwards.
1540       if (ObjSize==1 || ObjSize==2) {
1541         CurArgOffset = CurArgOffset + (4 - ObjSize);
1542       }
1543       // The value of the object is its address.
1544       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1545       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1546       ArgValues.push_back(FIN);
1547       if (ObjSize==1 || ObjSize==2) {
1548         if (GPR_idx != Num_GPR_Regs) {
1549           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1550           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1551           SDValue Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1552           SDValue Store = DAG.getTruncStore(Val.getValue(1), Val, FIN,
1553                                NULL, 0, ObjSize==1 ? MVT::i8 : MVT::i16 );
1554           MemOps.push_back(Store);
1555           ++GPR_idx;
1556           if (isMachoABI) ArgOffset += PtrByteSize;
1557         } else {
1558           ArgOffset += PtrByteSize;
1559         }
1560         continue;
1561       }
1562       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1563         // Store whatever pieces of the object are in registers
1564         // to memory.  ArgVal will be address of the beginning of
1565         // the object.
1566         if (GPR_idx != Num_GPR_Regs) {
1567           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1568           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1569           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1570           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1571           SDValue Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1572           SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1573           MemOps.push_back(Store);
1574           ++GPR_idx;
1575           if (isMachoABI) ArgOffset += PtrByteSize;
1576         } else {
1577           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1578           break;
1579         }
1580       }
1581       continue;
1582     }
1583
1584     switch (ObjectVT.getSimpleVT()) {
1585     default: assert(0 && "Unhandled argument type!");
1586     case MVT::i32:
1587       if (!isPPC64) {
1588         // Double word align in ELF
1589         if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1590
1591         if (GPR_idx != Num_GPR_Regs) {
1592           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1593           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1594           ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1595           ++GPR_idx;
1596         } else {
1597           needsLoad = true;
1598           ArgSize = PtrByteSize;
1599         }
1600         // Stack align in ELF
1601         if (needsLoad && Align && isELF32_ABI)
1602           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1603         // All int arguments reserve stack space in Macho ABI.
1604         if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1605         break;
1606       }
1607       // FALLTHROUGH
1608     case MVT::i64:  // PPC64
1609       if (GPR_idx != Num_GPR_Regs) {
1610         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1611         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1612         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1613
1614         if (ObjectVT == MVT::i32) {
1615           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1616           // value to MVT::i64 and then truncate to the correct register size.
1617           if (Flags.isSExt())
1618             ArgVal = DAG.getNode(ISD::AssertSext, MVT::i64, ArgVal,
1619                                  DAG.getValueType(ObjectVT));
1620           else if (Flags.isZExt())
1621             ArgVal = DAG.getNode(ISD::AssertZext, MVT::i64, ArgVal,
1622                                  DAG.getValueType(ObjectVT));
1623
1624           ArgVal = DAG.getNode(ISD::TRUNCATE, MVT::i32, ArgVal);
1625         }
1626
1627         ++GPR_idx;
1628       } else {
1629         needsLoad = true;
1630         ArgSize = PtrByteSize;
1631       }
1632       // All int arguments reserve stack space in Macho ABI.
1633       if (isMachoABI || needsLoad) ArgOffset += 8;
1634       break;
1635
1636     case MVT::f32:
1637     case MVT::f64:
1638       // Every 4 bytes of argument space consumes one of the GPRs available for
1639       // argument passing.
1640       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1641         ++GPR_idx;
1642         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1643           ++GPR_idx;
1644       }
1645       if (FPR_idx != Num_FPR_Regs) {
1646         unsigned VReg;
1647         if (ObjectVT == MVT::f32)
1648           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1649         else
1650           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1651         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1652         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1653         ++FPR_idx;
1654       } else {
1655         needsLoad = true;
1656       }
1657
1658       // Stack align in ELF
1659       if (needsLoad && Align && isELF32_ABI)
1660         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1661       // All FP arguments reserve stack space in Macho ABI.
1662       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1663       break;
1664     case MVT::v4f32:
1665     case MVT::v4i32:
1666     case MVT::v8i16:
1667     case MVT::v16i8:
1668       // Note that vector arguments in registers don't reserve stack space,
1669       // except in varargs functions.
1670       if (VR_idx != Num_VR_Regs) {
1671         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1672         RegInfo.addLiveIn(VR[VR_idx], VReg);
1673         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1674         if (isVarArg) {
1675           while ((ArgOffset % 16) != 0) {
1676             ArgOffset += PtrByteSize;
1677             if (GPR_idx != Num_GPR_Regs)
1678               GPR_idx++;
1679           }
1680           ArgOffset += 16;
1681           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs);
1682         }
1683         ++VR_idx;
1684       } else {
1685         if (!isVarArg && !isPPC64) {
1686           // Vectors go after all the nonvectors.
1687           CurArgOffset = VecArgOffset;
1688           VecArgOffset += 16;
1689         } else {
1690           // Vectors are aligned.
1691           ArgOffset = ((ArgOffset+15)/16)*16;
1692           CurArgOffset = ArgOffset;
1693           ArgOffset += 16;
1694         }
1695         needsLoad = true;
1696       }
1697       break;
1698     }
1699
1700     // We need to load the argument to a virtual register if we determined above
1701     // that we ran out of physical registers of the appropriate type.
1702     if (needsLoad) {
1703       int FI = MFI->CreateFixedObject(ObjSize,
1704                                       CurArgOffset + (ArgSize - ObjSize),
1705                                       isImmutable);
1706       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1707       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1708     }
1709
1710     ArgValues.push_back(ArgVal);
1711   }
1712
1713   // Set the size that is at least reserved in caller of this function.  Tail
1714   // call optimized function's reserved stack space needs to be aligned so that
1715   // taking the difference between two stack areas will result in an aligned
1716   // stack.
1717   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1718   // Add the Altivec parameters at the end, if needed.
1719   if (nAltivecParamsAtEnd) {
1720     MinReservedArea = ((MinReservedArea+15)/16)*16;
1721     MinReservedArea += 16*nAltivecParamsAtEnd;
1722   }
1723   MinReservedArea =
1724     std::max(MinReservedArea,
1725              PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1726   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1727     getStackAlignment();
1728   unsigned AlignMask = TargetAlign-1;
1729   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1730   FI->setMinReservedArea(MinReservedArea);
1731
1732   // If the function takes variable number of arguments, make a frame index for
1733   // the start of the first vararg value... for expansion of llvm.va_start.
1734   if (isVarArg) {
1735
1736     int depth;
1737     if (isELF32_ABI) {
1738       VarArgsNumGPR = GPR_idx;
1739       VarArgsNumFPR = FPR_idx;
1740
1741       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1742       // pointer.
1743       depth = -(Num_GPR_Regs * PtrVT.getSizeInBits()/8 +
1744                 Num_FPR_Regs * MVT(MVT::f64).getSizeInBits()/8 +
1745                 PtrVT.getSizeInBits()/8);
1746
1747       VarArgsStackOffset = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1748                                                   ArgOffset);
1749
1750     }
1751     else
1752       depth = ArgOffset;
1753
1754     VarArgsFrameIndex = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1755                                                depth);
1756     SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1757
1758     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1759     // stored to the VarArgsFrameIndex on the stack.
1760     if (isELF32_ABI) {
1761       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1762         SDValue Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1763         SDValue Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1764         MemOps.push_back(Store);
1765         // Increment the address by four for the next argument to store
1766         SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1767         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1768       }
1769     }
1770
1771     // If this function is vararg, store any remaining integer argument regs
1772     // to their spots on the stack so that they may be loaded by deferencing the
1773     // result of va_next.
1774     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1775       unsigned VReg;
1776       if (isPPC64)
1777         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1778       else
1779         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1780
1781       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1782       SDValue Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1783       SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1784       MemOps.push_back(Store);
1785       // Increment the address by four for the next argument to store
1786       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1787       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1788     }
1789
1790     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1791     // on the stack.
1792     if (isELF32_ABI) {
1793       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1794         SDValue Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1795         SDValue Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1796         MemOps.push_back(Store);
1797         // Increment the address by eight for the next argument to store
1798         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1799                                            PtrVT);
1800         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1801       }
1802
1803       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1804         unsigned VReg;
1805         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1806
1807         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1808         SDValue Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1809         SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1810         MemOps.push_back(Store);
1811         // Increment the address by eight for the next argument to store
1812         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1813                                            PtrVT);
1814         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1815       }
1816     }
1817   }
1818
1819   if (!MemOps.empty())
1820     Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1821
1822   ArgValues.push_back(Root);
1823
1824   // Return the new list of results.
1825   return DAG.getMergeValues(Op.getNode()->getVTList(), &ArgValues[0],
1826                             ArgValues.size());
1827 }
1828
1829 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
1830 /// linkage area.
1831 static unsigned
1832 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
1833                                      bool isPPC64,
1834                                      bool isMachoABI,
1835                                      bool isVarArg,
1836                                      unsigned CC,
1837                                      CallSDNode *TheCall,
1838                                      unsigned &nAltivecParamsAtEnd) {
1839   // Count how many bytes are to be pushed on the stack, including the linkage
1840   // area, and parameter passing area.  We start with 24/48 bytes, which is
1841   // prereserved space for [SP][CR][LR][3 x unused].
1842   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1843   unsigned NumOps = TheCall->getNumArgs();
1844   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1845
1846   // Add up all the space actually used.
1847   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
1848   // they all go in registers, but we must reserve stack space for them for
1849   // possible use by the caller.  In varargs or 64-bit calls, parameters are
1850   // assigned stack space in order, with padding so Altivec parameters are
1851   // 16-byte aligned.
1852   nAltivecParamsAtEnd = 0;
1853   for (unsigned i = 0; i != NumOps; ++i) {
1854     SDValue Arg = TheCall->getArg(i);
1855     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1856     MVT ArgVT = Arg.getValueType();
1857     // Varargs Altivec parameters are padded to a 16 byte boundary.
1858     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
1859         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
1860       if (!isVarArg && !isPPC64) {
1861         // Non-varargs Altivec parameters go after all the non-Altivec
1862         // parameters; handle those later so we know how much padding we need.
1863         nAltivecParamsAtEnd++;
1864         continue;
1865       }
1866       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
1867       NumBytes = ((NumBytes+15)/16)*16;
1868     }
1869     NumBytes += CalculateStackSlotSize(Arg, Flags, isVarArg, PtrByteSize);
1870   }
1871
1872    // Allow for Altivec parameters at the end, if needed.
1873   if (nAltivecParamsAtEnd) {
1874     NumBytes = ((NumBytes+15)/16)*16;
1875     NumBytes += 16*nAltivecParamsAtEnd;
1876   }
1877
1878   // The prolog code of the callee may store up to 8 GPR argument registers to
1879   // the stack, allowing va_start to index over them in memory if its varargs.
1880   // Because we cannot tell if this is needed on the caller side, we have to
1881   // conservatively assume that it is needed.  As such, make sure we have at
1882   // least enough stack space for the caller to store the 8 GPRs.
1883   NumBytes = std::max(NumBytes,
1884                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1885
1886   // Tail call needs the stack to be aligned.
1887   if (CC==CallingConv::Fast && PerformTailCallOpt) {
1888     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1889       getStackAlignment();
1890     unsigned AlignMask = TargetAlign-1;
1891     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
1892   }
1893
1894   return NumBytes;
1895 }
1896
1897 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
1898 /// adjusted to accomodate the arguments for the tailcall.
1899 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool IsTailCall,
1900                                    unsigned ParamSize) {
1901
1902   if (!IsTailCall) return 0;
1903
1904   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
1905   unsigned CallerMinReservedArea = FI->getMinReservedArea();
1906   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
1907   // Remember only if the new adjustement is bigger.
1908   if (SPDiff < FI->getTailCallSPDelta())
1909     FI->setTailCallSPDelta(SPDiff);
1910
1911   return SPDiff;
1912 }
1913
1914 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1915 /// following the call is a return. A function is eligible if caller/callee
1916 /// calling conventions match, currently only fastcc supports tail calls, and
1917 /// the function CALL is immediatly followed by a RET.
1918 bool
1919 PPCTargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1920                                                      SDValue Ret,
1921                                                      SelectionDAG& DAG) const {
1922   // Variable argument functions are not supported.
1923   if (!PerformTailCallOpt || TheCall->isVarArg())
1924     return false;
1925
1926   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1927     MachineFunction &MF = DAG.getMachineFunction();
1928     unsigned CallerCC = MF.getFunction()->getCallingConv();
1929     unsigned CalleeCC = TheCall->getCallingConv();
1930     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1931       // Functions containing by val parameters are not supported.
1932       for (unsigned i = 0; i != TheCall->getNumArgs(); i++) {
1933          ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1934          if (Flags.isByVal()) return false;
1935       }
1936
1937       SDValue Callee = TheCall->getCallee();
1938       // Non PIC/GOT  tail calls are supported.
1939       if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
1940         return true;
1941
1942       // At the moment we can only do local tail calls (in same module, hidden
1943       // or protected) if we are generating PIC.
1944       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1945         return G->getGlobal()->hasHiddenVisibility()
1946             || G->getGlobal()->hasProtectedVisibility();
1947     }
1948   }
1949
1950   return false;
1951 }
1952
1953 /// isCallCompatibleAddress - Return the immediate to use if the specified
1954 /// 32-bit value is representable in the immediate field of a BxA instruction.
1955 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
1956   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1957   if (!C) return 0;
1958
1959   int Addr = C->getZExtValue();
1960   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1961       (Addr << 6 >> 6) != Addr)
1962     return 0;  // Top 6 bits have to be sext of immediate.
1963
1964   return DAG.getConstant((int)C->getZExtValue() >> 2,
1965                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
1966 }
1967
1968 namespace {
1969
1970 struct TailCallArgumentInfo {
1971   SDValue Arg;
1972   SDValue FrameIdxOp;
1973   int       FrameIdx;
1974
1975   TailCallArgumentInfo() : FrameIdx(0) {}
1976 };
1977
1978 }
1979
1980 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
1981 static void
1982 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
1983                                            SDValue Chain,
1984                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
1985                    SmallVector<SDValue, 8> &MemOpChains) {
1986   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
1987     SDValue Arg = TailCallArgs[i].Arg;
1988     SDValue FIN = TailCallArgs[i].FrameIdxOp;
1989     int FI = TailCallArgs[i].FrameIdx;
1990     // Store relative to framepointer.
1991     MemOpChains.push_back(DAG.getStore(Chain, Arg, FIN,
1992                                        PseudoSourceValue::getFixedStack(FI),
1993                                        0));
1994   }
1995 }
1996
1997 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
1998 /// the appropriate stack slot for the tail call optimized function call.
1999 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2000                                                MachineFunction &MF,
2001                                                SDValue Chain,
2002                                                SDValue OldRetAddr,
2003                                                SDValue OldFP,
2004                                                int SPDiff,
2005                                                bool isPPC64,
2006                                                bool isMachoABI) {
2007   if (SPDiff) {
2008     // Calculate the new stack slot for the return address.
2009     int SlotSize = isPPC64 ? 8 : 4;
2010     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
2011                                                                    isMachoABI);
2012     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2013                                                           NewRetAddrLoc);
2014     int NewFPLoc = SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64,
2015                                                                     isMachoABI);
2016     int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc);
2017
2018     MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2019     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2020     Chain = DAG.getStore(Chain, OldRetAddr, NewRetAddrFrIdx,
2021                          PseudoSourceValue::getFixedStack(NewRetAddr), 0);
2022     SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2023     Chain = DAG.getStore(Chain, OldFP, NewFramePtrIdx,
2024                          PseudoSourceValue::getFixedStack(NewFPIdx), 0);
2025   }
2026   return Chain;
2027 }
2028
2029 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2030 /// the position of the argument.
2031 static void
2032 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2033                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2034                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2035   int Offset = ArgOffset + SPDiff;
2036   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2037   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
2038   MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2039   SDValue FIN = DAG.getFrameIndex(FI, VT);
2040   TailCallArgumentInfo Info;
2041   Info.Arg = Arg;
2042   Info.FrameIdxOp = FIN;
2043   Info.FrameIdx = FI;
2044   TailCallArguments.push_back(Info);
2045 }
2046
2047 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2048 /// stack slot. Returns the chain as result and the loaded frame pointers in
2049 /// LROpOut/FPOpout. Used when tail calling.
2050 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2051                                                           int SPDiff,
2052                                                           SDValue Chain,
2053                                                           SDValue &LROpOut,
2054                                                           SDValue &FPOpOut) {
2055   if (SPDiff) {
2056     // Load the LR and FP stack slot for later adjusting.
2057     MVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2058     LROpOut = getReturnAddrFrameIndex(DAG);
2059     LROpOut = DAG.getLoad(VT, Chain, LROpOut, NULL, 0);
2060     Chain = SDValue(LROpOut.getNode(), 1);
2061     FPOpOut = getFramePointerFrameIndex(DAG);
2062     FPOpOut = DAG.getLoad(VT, Chain, FPOpOut, NULL, 0);
2063     Chain = SDValue(FPOpOut.getNode(), 1);
2064   }
2065   return Chain;
2066 }
2067
2068 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2069 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2070 /// specified by the specific parameter attribute. The copy will be passed as
2071 /// a byval function parameter.
2072 /// Sometimes what we are copying is the end of a larger object, the part that
2073 /// does not fit in registers.
2074 static SDValue
2075 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2076                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2077                           unsigned Size) {
2078   SDValue SizeNode = DAG.getConstant(Size, MVT::i32);
2079   return DAG.getMemcpy(Chain, Dst, Src, SizeNode, Flags.getByValAlign(), false,
2080                        NULL, 0, NULL, 0);
2081 }
2082
2083 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2084 /// tail calls.
2085 static void
2086 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2087                  SDValue Arg, SDValue PtrOff, int SPDiff,
2088                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2089                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2090                  SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2091   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2092   if (!isTailCall) {
2093     if (isVector) {
2094       SDValue StackPtr;
2095       if (isPPC64)
2096         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2097       else
2098         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2099       PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr,
2100                            DAG.getConstant(ArgOffset, PtrVT));
2101     }
2102     MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
2103   // Calculate and remember argument location.
2104   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2105                                   TailCallArguments);
2106 }
2107
2108 SDValue PPCTargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG,
2109                                        const PPCSubtarget &Subtarget,
2110                                        TargetMachine &TM) {
2111   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
2112   SDValue Chain  = TheCall->getChain();
2113   bool isVarArg   = TheCall->isVarArg();
2114   unsigned CC     = TheCall->getCallingConv();
2115   bool isTailCall = TheCall->isTailCall()
2116                  && CC == CallingConv::Fast && PerformTailCallOpt;
2117   SDValue Callee = TheCall->getCallee();
2118   unsigned NumOps  = TheCall->getNumArgs();
2119
2120   bool isMachoABI = Subtarget.isMachoABI();
2121   bool isELF32_ABI  = Subtarget.isELF32_ABI();
2122
2123   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2124   bool isPPC64 = PtrVT == MVT::i64;
2125   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2126
2127   MachineFunction &MF = DAG.getMachineFunction();
2128
2129   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
2130   // SelectExpr to use to put the arguments in the appropriate registers.
2131   std::vector<SDValue> args_to_use;
2132
2133   // Mark this function as potentially containing a function that contains a
2134   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2135   // and restoring the callers stack pointer in this functions epilog. This is
2136   // done because by tail calling the called function might overwrite the value
2137   // in this function's (MF) stack pointer stack slot 0(SP).
2138   if (PerformTailCallOpt && CC==CallingConv::Fast)
2139     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2140
2141   unsigned nAltivecParamsAtEnd = 0;
2142
2143   // Count how many bytes are to be pushed on the stack, including the linkage
2144   // area, and parameter passing area.  We start with 24/48 bytes, which is
2145   // prereserved space for [SP][CR][LR][3 x unused].
2146   unsigned NumBytes =
2147     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isMachoABI, isVarArg, CC,
2148                                          TheCall, nAltivecParamsAtEnd);
2149
2150   // Calculate by how many bytes the stack has to be adjusted in case of tail
2151   // call optimization.
2152   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2153
2154   // Adjust the stack pointer for the new arguments...
2155   // These operations are automatically eliminated by the prolog/epilog pass
2156   Chain = DAG.getCALLSEQ_START(Chain,
2157                                DAG.getConstant(NumBytes, PtrVT));
2158   SDValue CallSeqStart = Chain;
2159
2160   // Load the return address and frame pointer so it can be move somewhere else
2161   // later.
2162   SDValue LROp, FPOp;
2163   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp);
2164
2165   // Set up a copy of the stack pointer for use loading and storing any
2166   // arguments that may not fit in the registers available for argument
2167   // passing.
2168   SDValue StackPtr;
2169   if (isPPC64)
2170     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2171   else
2172     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2173
2174   // Figure out which arguments are going to go in registers, and which in
2175   // memory.  Also, if this is a vararg function, floating point operations
2176   // must be stored to our stack, and loaded into integer regs as well, if
2177   // any integer regs are available for argument passing.
2178   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
2179   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2180
2181   static const unsigned GPR_32[] = {           // 32-bit registers.
2182     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2183     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2184   };
2185   static const unsigned GPR_64[] = {           // 64-bit registers.
2186     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2187     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2188   };
2189   static const unsigned *FPR = GetFPR(Subtarget);
2190
2191   static const unsigned VR[] = {
2192     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2193     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2194   };
2195   const unsigned NumGPRs = array_lengthof(GPR_32);
2196   const unsigned NumFPRs = isMachoABI ? 13 : 8;
2197   const unsigned NumVRs  = array_lengthof( VR);
2198
2199   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
2200
2201   std::vector<std::pair<unsigned, SDValue> > RegsToPass;
2202   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2203
2204   SmallVector<SDValue, 8> MemOpChains;
2205   for (unsigned i = 0; i != NumOps; ++i) {
2206     bool inMem = false;
2207     SDValue Arg = TheCall->getArg(i);
2208     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
2209     // See if next argument requires stack alignment in ELF
2210     bool Align = Flags.isSplit();
2211
2212     // PtrOff will be used to store the current argument to the stack if a
2213     // register cannot be found for it.
2214     SDValue PtrOff;
2215
2216     // Stack align in ELF 32
2217     if (isELF32_ABI && Align)
2218       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
2219                                StackPtr.getValueType());
2220     else
2221       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
2222
2223     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
2224
2225     // On PPC64, promote integers to 64-bit values.
2226     if (isPPC64 && Arg.getValueType() == MVT::i32) {
2227       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
2228       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
2229       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
2230     }
2231
2232     // FIXME Elf untested, what are alignment rules?
2233     // FIXME memcpy is used way more than necessary.  Correctness first.
2234     if (Flags.isByVal()) {
2235       unsigned Size = Flags.getByValSize();
2236       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2237       if (Size==1 || Size==2) {
2238         // Very small objects are passed right-justified.
2239         // Everything else is passed left-justified.
2240         MVT VT = (Size==1) ? MVT::i8 : MVT::i16;
2241         if (GPR_idx != NumGPRs) {
2242           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, PtrVT, Chain, Arg,
2243                                           NULL, 0, VT);
2244           MemOpChains.push_back(Load.getValue(1));
2245           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2246           if (isMachoABI)
2247             ArgOffset += PtrByteSize;
2248         } else {
2249           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
2250           SDValue AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
2251           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
2252                                 CallSeqStart.getNode()->getOperand(0),
2253                                 Flags, DAG, Size);
2254           // This must go outside the CALLSEQ_START..END.
2255           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2256                                CallSeqStart.getNode()->getOperand(1));
2257           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2258                                  NewCallSeqStart.getNode());
2259           Chain = CallSeqStart = NewCallSeqStart;
2260           ArgOffset += PtrByteSize;
2261         }
2262         continue;
2263       }
2264       // Copy entire object into memory.  There are cases where gcc-generated
2265       // code assumes it is there, even if it could be put entirely into
2266       // registers.  (This is not what the doc says.)
2267       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
2268                             CallSeqStart.getNode()->getOperand(0),
2269                             Flags, DAG, Size);
2270       // This must go outside the CALLSEQ_START..END.
2271       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2272                            CallSeqStart.getNode()->getOperand(1));
2273       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
2274       Chain = CallSeqStart = NewCallSeqStart;
2275       // And copy the pieces of it that fit into registers.
2276       for (unsigned j=0; j<Size; j+=PtrByteSize) {
2277         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
2278         SDValue AddArg = DAG.getNode(ISD::ADD, PtrVT, Arg, Const);
2279         if (GPR_idx != NumGPRs) {
2280           SDValue Load = DAG.getLoad(PtrVT, Chain, AddArg, NULL, 0);
2281           MemOpChains.push_back(Load.getValue(1));
2282           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2283           if (isMachoABI)
2284             ArgOffset += PtrByteSize;
2285         } else {
2286           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
2287           break;
2288         }
2289       }
2290       continue;
2291     }
2292
2293     switch (Arg.getValueType().getSimpleVT()) {
2294     default: assert(0 && "Unexpected ValueType for argument!");
2295     case MVT::i32:
2296     case MVT::i64:
2297       // Double word align in ELF
2298       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2299       if (GPR_idx != NumGPRs) {
2300         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
2301       } else {
2302         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2303                          isPPC64, isTailCall, false, MemOpChains,
2304                          TailCallArguments);
2305         inMem = true;
2306       }
2307       if (inMem || isMachoABI) {
2308         // Stack align in ELF
2309         if (isELF32_ABI && Align)
2310           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2311
2312         ArgOffset += PtrByteSize;
2313       }
2314       break;
2315     case MVT::f32:
2316     case MVT::f64:
2317       if (FPR_idx != NumFPRs) {
2318         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
2319
2320         if (isVarArg) {
2321           SDValue Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
2322           MemOpChains.push_back(Store);
2323
2324           // Float varargs are always shadowed in available integer registers
2325           if (GPR_idx != NumGPRs) {
2326             SDValue Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
2327             MemOpChains.push_back(Load.getValue(1));
2328             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2329                                                                 Load));
2330           }
2331           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
2332             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
2333             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
2334             SDValue Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
2335             MemOpChains.push_back(Load.getValue(1));
2336             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2337                                                                 Load));
2338           }
2339         } else {
2340           // If we have any FPRs remaining, we may also have GPRs remaining.
2341           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
2342           // GPRs.
2343           if (isMachoABI) {
2344             if (GPR_idx != NumGPRs)
2345               ++GPR_idx;
2346             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
2347                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
2348               ++GPR_idx;
2349           }
2350         }
2351       } else {
2352         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2353                          isPPC64, isTailCall, false, MemOpChains,
2354                          TailCallArguments);
2355         inMem = true;
2356       }
2357       if (inMem || isMachoABI) {
2358         // Stack align in ELF
2359         if (isELF32_ABI && Align)
2360           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2361         if (isPPC64)
2362           ArgOffset += 8;
2363         else
2364           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
2365       }
2366       break;
2367     case MVT::v4f32:
2368     case MVT::v4i32:
2369     case MVT::v8i16:
2370     case MVT::v16i8:
2371       if (isVarArg) {
2372         // These go aligned on the stack, or in the corresponding R registers
2373         // when within range.  The Darwin PPC ABI doc claims they also go in
2374         // V registers; in fact gcc does this only for arguments that are
2375         // prototyped, not for those that match the ...  We do it for all
2376         // arguments, seems to work.
2377         while (ArgOffset % 16 !=0) {
2378           ArgOffset += PtrByteSize;
2379           if (GPR_idx != NumGPRs)
2380             GPR_idx++;
2381         }
2382         // We could elide this store in the case where the object fits
2383         // entirely in R registers.  Maybe later.
2384         PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr,
2385                             DAG.getConstant(ArgOffset, PtrVT));
2386         SDValue Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
2387         MemOpChains.push_back(Store);
2388         if (VR_idx != NumVRs) {
2389           SDValue Load = DAG.getLoad(MVT::v4f32, Store, PtrOff, NULL, 0);
2390           MemOpChains.push_back(Load.getValue(1));
2391           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
2392         }
2393         ArgOffset += 16;
2394         for (unsigned i=0; i<16; i+=PtrByteSize) {
2395           if (GPR_idx == NumGPRs)
2396             break;
2397           SDValue Ix = DAG.getNode(ISD::ADD, PtrVT, PtrOff,
2398                                   DAG.getConstant(i, PtrVT));
2399           SDValue Load = DAG.getLoad(PtrVT, Store, Ix, NULL, 0);
2400           MemOpChains.push_back(Load.getValue(1));
2401           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2402         }
2403         break;
2404       }
2405
2406       // Non-varargs Altivec params generally go in registers, but have
2407       // stack space allocated at the end.
2408       if (VR_idx != NumVRs) {
2409         // Doesn't have GPR space allocated.
2410         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
2411       } else if (nAltivecParamsAtEnd==0) {
2412         // We are emitting Altivec params in order.
2413         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2414                          isPPC64, isTailCall, true, MemOpChains,
2415                          TailCallArguments);
2416         ArgOffset += 16;
2417       }
2418       break;
2419     }
2420   }
2421   // If all Altivec parameters fit in registers, as they usually do,
2422   // they get stack space following the non-Altivec parameters.  We
2423   // don't track this here because nobody below needs it.
2424   // If there are more Altivec parameters than fit in registers emit
2425   // the stores here.
2426   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
2427     unsigned j = 0;
2428     // Offset is aligned; skip 1st 12 params which go in V registers.
2429     ArgOffset = ((ArgOffset+15)/16)*16;
2430     ArgOffset += 12*16;
2431     for (unsigned i = 0; i != NumOps; ++i) {
2432       SDValue Arg = TheCall->getArg(i);
2433       MVT ArgType = Arg.getValueType();
2434       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
2435           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
2436         if (++j > NumVRs) {
2437           SDValue PtrOff;
2438           // We are emitting Altivec params in order.
2439           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2440                            isPPC64, isTailCall, true, MemOpChains,
2441                            TailCallArguments);
2442           ArgOffset += 16;
2443         }
2444       }
2445     }
2446   }
2447
2448   if (!MemOpChains.empty())
2449     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
2450                         &MemOpChains[0], MemOpChains.size());
2451
2452   // Build a sequence of copy-to-reg nodes chained together with token chain
2453   // and flag operands which copy the outgoing args into the appropriate regs.
2454   SDValue InFlag;
2455   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2456     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
2457                              InFlag);
2458     InFlag = Chain.getValue(1);
2459   }
2460
2461   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
2462   if (isVarArg && isELF32_ABI) {
2463     SDValue SetCR(DAG.getTargetNode(PPC::CRSET, MVT::i32), 0);
2464     Chain = DAG.getCopyToReg(Chain, PPC::CR1EQ, SetCR, InFlag);
2465     InFlag = Chain.getValue(1);
2466   }
2467
2468   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2469   // might overwrite each other in case of tail call optimization.
2470   if (isTailCall) {
2471     SmallVector<SDValue, 8> MemOpChains2;
2472     // Do not flag preceeding copytoreg stuff together with the following stuff.
2473     InFlag = SDValue();
2474     StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2475                                       MemOpChains2);
2476     if (!MemOpChains2.empty())
2477       Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
2478                           &MemOpChains2[0], MemOpChains2.size());
2479
2480     // Store the return address to the appropriate stack slot.
2481     Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2482                                           isPPC64, isMachoABI);
2483   }
2484
2485   // Emit callseq_end just before tailcall node.
2486   if (isTailCall) {
2487     SmallVector<SDValue, 8> CallSeqOps;
2488     SDVTList CallSeqNodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2489     CallSeqOps.push_back(Chain);
2490     CallSeqOps.push_back(DAG.getIntPtrConstant(NumBytes));
2491     CallSeqOps.push_back(DAG.getIntPtrConstant(0));
2492     if (InFlag.getNode())
2493       CallSeqOps.push_back(InFlag);
2494     Chain = DAG.getNode(ISD::CALLSEQ_END, CallSeqNodeTys, &CallSeqOps[0],
2495                         CallSeqOps.size());
2496     InFlag = Chain.getValue(1);
2497   }
2498
2499   std::vector<MVT> NodeTys;
2500   NodeTys.push_back(MVT::Other);   // Returns a chain
2501   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2502
2503   SmallVector<SDValue, 8> Ops;
2504   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
2505
2506   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2507   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2508   // node so that legalize doesn't hack it.
2509   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2510     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
2511   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
2512     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
2513   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
2514     // If this is an absolute destination address, use the munged value.
2515     Callee = SDValue(Dest, 0);
2516   else {
2517     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2518     // to do the call, we can't use PPCISD::CALL.
2519     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2520     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps,
2521                         2 + (InFlag.getNode() != 0));
2522     InFlag = Chain.getValue(1);
2523
2524     // Copy the callee address into R12/X12 on darwin.
2525     if (isMachoABI) {
2526       unsigned Reg = Callee.getValueType() == MVT::i32 ? PPC::R12 : PPC::X12;
2527       Chain = DAG.getCopyToReg(Chain, Reg, Callee, InFlag);
2528       InFlag = Chain.getValue(1);
2529     }
2530
2531     NodeTys.clear();
2532     NodeTys.push_back(MVT::Other);
2533     NodeTys.push_back(MVT::Flag);
2534     Ops.push_back(Chain);
2535     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
2536     Callee.setNode(0);
2537     // Add CTR register as callee so a bctr can be emitted later.
2538     if (isTailCall)
2539       Ops.push_back(DAG.getRegister(PPC::CTR, getPointerTy()));
2540   }
2541
2542   // If this is a direct call, pass the chain and the callee.
2543   if (Callee.getNode()) {
2544     Ops.push_back(Chain);
2545     Ops.push_back(Callee);
2546   }
2547   // If this is a tail call add stack pointer delta.
2548   if (isTailCall)
2549     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2550
2551   // Add argument registers to the end of the list so that they are known live
2552   // into the call.
2553   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2554     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2555                                   RegsToPass[i].second.getValueType()));
2556
2557   // When performing tail call optimization the callee pops its arguments off
2558   // the stack. Account for this here so these bytes can be pushed back on in
2559   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2560   int BytesCalleePops =
2561     (CC==CallingConv::Fast && PerformTailCallOpt) ? NumBytes : 0;
2562
2563   if (InFlag.getNode())
2564     Ops.push_back(InFlag);
2565
2566   // Emit tail call.
2567   if (isTailCall) {
2568     assert(InFlag.getNode() &&
2569            "Flag must be set. Depend on flag being set in LowerRET");
2570     Chain = DAG.getNode(PPCISD::TAILCALL,
2571                         TheCall->getVTList(), &Ops[0], Ops.size());
2572     return SDValue(Chain.getNode(), Op.getResNo());
2573   }
2574
2575   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
2576   InFlag = Chain.getValue(1);
2577
2578   Chain = DAG.getCALLSEQ_END(Chain,
2579                              DAG.getConstant(NumBytes, PtrVT),
2580                              DAG.getConstant(BytesCalleePops, PtrVT),
2581                              InFlag);
2582   if (TheCall->getValueType(0) != MVT::Other)
2583     InFlag = Chain.getValue(1);
2584
2585   SmallVector<SDValue, 16> ResultVals;
2586   SmallVector<CCValAssign, 16> RVLocs;
2587   unsigned CallerCC = DAG.getMachineFunction().getFunction()->getCallingConv();
2588   CCState CCInfo(CallerCC, isVarArg, TM, RVLocs);
2589   CCInfo.AnalyzeCallResult(TheCall, RetCC_PPC);
2590
2591   // Copy all of the result registers out of their specified physreg.
2592   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2593     CCValAssign &VA = RVLocs[i];
2594     MVT VT = VA.getValVT();
2595     assert(VA.isRegLoc() && "Can only return in registers!");
2596     Chain = DAG.getCopyFromReg(Chain, VA.getLocReg(), VT, InFlag).getValue(1);
2597     ResultVals.push_back(Chain.getValue(0));
2598     InFlag = Chain.getValue(2);
2599   }
2600
2601   // If the function returns void, just return the chain.
2602   if (RVLocs.empty())
2603     return Chain;
2604
2605   // Otherwise, merge everything together with a MERGE_VALUES node.
2606   ResultVals.push_back(Chain);
2607   SDValue Res = DAG.getMergeValues(TheCall->getVTList(), &ResultVals[0],
2608                                      ResultVals.size());
2609   return Res.getValue(Op.getResNo());
2610 }
2611
2612 SDValue PPCTargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG,
2613                                       TargetMachine &TM) {
2614   SmallVector<CCValAssign, 16> RVLocs;
2615   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2616   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2617   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2618   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_PPC);
2619
2620   // If this is the first return lowered for this function, add the regs to the
2621   // liveout set for the function.
2622   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2623     for (unsigned i = 0; i != RVLocs.size(); ++i)
2624       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2625   }
2626
2627   SDValue Chain = Op.getOperand(0);
2628
2629   Chain = GetPossiblePreceedingTailCall(Chain, PPCISD::TAILCALL);
2630   if (Chain.getOpcode() == PPCISD::TAILCALL) {
2631     SDValue TailCall = Chain;
2632     SDValue TargetAddress = TailCall.getOperand(1);
2633     SDValue StackAdjustment = TailCall.getOperand(2);
2634
2635     assert(((TargetAddress.getOpcode() == ISD::Register &&
2636              cast<RegisterSDNode>(TargetAddress)->getReg() == PPC::CTR) ||
2637             TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
2638             TargetAddress.getOpcode() == ISD::TargetGlobalAddress ||
2639             isa<ConstantSDNode>(TargetAddress)) &&
2640     "Expecting an global address, external symbol, absolute value or register");
2641
2642     assert(StackAdjustment.getOpcode() == ISD::Constant &&
2643            "Expecting a const value");
2644
2645     SmallVector<SDValue,8> Operands;
2646     Operands.push_back(Chain.getOperand(0));
2647     Operands.push_back(TargetAddress);
2648     Operands.push_back(StackAdjustment);
2649     // Copy registers used by the call. Last operand is a flag so it is not
2650     // copied.
2651     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
2652       Operands.push_back(Chain.getOperand(i));
2653     }
2654     return DAG.getNode(PPCISD::TC_RETURN, MVT::Other, &Operands[0],
2655                        Operands.size());
2656   }
2657
2658   SDValue Flag;
2659
2660   // Copy the result values into the output registers.
2661   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2662     CCValAssign &VA = RVLocs[i];
2663     assert(VA.isRegLoc() && "Can only return in registers!");
2664     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
2665     Flag = Chain.getValue(1);
2666   }
2667
2668   if (Flag.getNode())
2669     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
2670   else
2671     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
2672 }
2673
2674 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
2675                                    const PPCSubtarget &Subtarget) {
2676   // When we pop the dynamic allocation we need to restore the SP link.
2677
2678   // Get the corect type for pointers.
2679   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2680
2681   // Construct the stack pointer operand.
2682   bool IsPPC64 = Subtarget.isPPC64();
2683   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2684   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
2685
2686   // Get the operands for the STACKRESTORE.
2687   SDValue Chain = Op.getOperand(0);
2688   SDValue SaveSP = Op.getOperand(1);
2689
2690   // Load the old link SP.
2691   SDValue LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
2692
2693   // Restore the stack pointer.
2694   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
2695
2696   // Store the old link SP.
2697   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
2698 }
2699
2700
2701
2702 SDValue
2703 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
2704   MachineFunction &MF = DAG.getMachineFunction();
2705   bool IsPPC64 = PPCSubTarget.isPPC64();
2706   bool isMachoABI = PPCSubTarget.isMachoABI();
2707   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2708
2709   // Get current frame pointer save index.  The users of this index will be
2710   // primarily DYNALLOC instructions.
2711   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2712   int RASI = FI->getReturnAddrSaveIndex();
2713
2714   // If the frame pointer save index hasn't been defined yet.
2715   if (!RASI) {
2716     // Find out what the fix offset of the frame pointer save area.
2717     int LROffset = PPCFrameInfo::getReturnSaveOffset(IsPPC64, isMachoABI);
2718     // Allocate the frame index for frame pointer save area.
2719     RASI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, LROffset);
2720     // Save the result.
2721     FI->setReturnAddrSaveIndex(RASI);
2722   }
2723   return DAG.getFrameIndex(RASI, PtrVT);
2724 }
2725
2726 SDValue
2727 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
2728   MachineFunction &MF = DAG.getMachineFunction();
2729   bool IsPPC64 = PPCSubTarget.isPPC64();
2730   bool isMachoABI = PPCSubTarget.isMachoABI();
2731   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2732
2733   // Get current frame pointer save index.  The users of this index will be
2734   // primarily DYNALLOC instructions.
2735   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2736   int FPSI = FI->getFramePointerSaveIndex();
2737
2738   // If the frame pointer save index hasn't been defined yet.
2739   if (!FPSI) {
2740     // Find out what the fix offset of the frame pointer save area.
2741     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2742
2743     // Allocate the frame index for frame pointer save area.
2744     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2745     // Save the result.
2746     FI->setFramePointerSaveIndex(FPSI);
2747   }
2748   return DAG.getFrameIndex(FPSI, PtrVT);
2749 }
2750
2751 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
2752                                          SelectionDAG &DAG,
2753                                          const PPCSubtarget &Subtarget) {
2754   // Get the inputs.
2755   SDValue Chain = Op.getOperand(0);
2756   SDValue Size  = Op.getOperand(1);
2757
2758   // Get the corect type for pointers.
2759   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2760   // Negate the size.
2761   SDValue NegSize = DAG.getNode(ISD::SUB, PtrVT,
2762                                   DAG.getConstant(0, PtrVT), Size);
2763   // Construct a node for the frame pointer save index.
2764   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
2765   // Build a DYNALLOC node.
2766   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
2767   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2768   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
2769 }
2770
2771 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2772 /// possible.
2773 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
2774   // Not FP? Not a fsel.
2775   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
2776       !Op.getOperand(2).getValueType().isFloatingPoint())
2777     return SDValue();
2778
2779   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2780
2781   // Cannot handle SETEQ/SETNE.
2782   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDValue();
2783
2784   MVT ResVT = Op.getValueType();
2785   MVT CmpVT = Op.getOperand(0).getValueType();
2786   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2787   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2788
2789   // If the RHS of the comparison is a 0.0, we don't need to do the
2790   // subtraction at all.
2791   if (isFloatingPointZero(RHS))
2792     switch (CC) {
2793     default: break;       // SETUO etc aren't handled by fsel.
2794     case ISD::SETULT:
2795     case ISD::SETLT:
2796       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2797     case ISD::SETOGE:
2798     case ISD::SETGE:
2799       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2800         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2801       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2802     case ISD::SETUGT:
2803     case ISD::SETGT:
2804       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2805     case ISD::SETOLE:
2806     case ISD::SETLE:
2807       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2808         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2809       return DAG.getNode(PPCISD::FSEL, ResVT,
2810                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2811     }
2812
2813   SDValue Cmp;
2814   switch (CC) {
2815   default: break;       // SETUO etc aren't handled by fsel.
2816   case ISD::SETULT:
2817   case ISD::SETLT:
2818     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2819     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2820       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2821       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2822   case ISD::SETOGE:
2823   case ISD::SETGE:
2824     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2825     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2826       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2827       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2828   case ISD::SETUGT:
2829   case ISD::SETGT:
2830     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2831     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2832       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2833       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2834   case ISD::SETOLE:
2835   case ISD::SETLE:
2836     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2837     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2838       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2839       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2840   }
2841   return SDValue();
2842 }
2843
2844 // FIXME: Split this code up when LegalizeDAGTypes lands.
2845 SDValue PPCTargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
2846   assert(Op.getOperand(0).getValueType().isFloatingPoint());
2847   SDValue Src = Op.getOperand(0);
2848   if (Src.getValueType() == MVT::f32)
2849     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2850
2851   SDValue Tmp;
2852   switch (Op.getValueType().getSimpleVT()) {
2853   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2854   case MVT::i32:
2855     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2856     break;
2857   case MVT::i64:
2858     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2859     break;
2860   }
2861
2862   // Convert the FP value to an int value through memory.
2863   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
2864
2865   // Emit a store to the stack slot.
2866   SDValue Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2867
2868   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2869   // add in a bias.
2870   if (Op.getValueType() == MVT::i32)
2871     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2872                         DAG.getConstant(4, FIPtr.getValueType()));
2873   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2874 }
2875
2876 SDValue PPCTargetLowering::LowerFP_ROUND_INREG(SDValue Op,
2877                                                  SelectionDAG &DAG) {
2878   assert(Op.getValueType() == MVT::ppcf128);
2879   SDNode *Node = Op.getNode();
2880   assert(Node->getOperand(0).getValueType() == MVT::ppcf128);
2881   assert(Node->getOperand(0).getNode()->getOpcode() == ISD::BUILD_PAIR);
2882   SDValue Lo = Node->getOperand(0).getNode()->getOperand(0);
2883   SDValue Hi = Node->getOperand(0).getNode()->getOperand(1);
2884
2885   // This sequence changes FPSCR to do round-to-zero, adds the two halves
2886   // of the long double, and puts FPSCR back the way it was.  We do not
2887   // actually model FPSCR.
2888   std::vector<MVT> NodeTys;
2889   SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
2890
2891   NodeTys.push_back(MVT::f64);   // Return register
2892   NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
2893   Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2894   MFFSreg = Result.getValue(0);
2895   InFlag = Result.getValue(1);
2896
2897   NodeTys.clear();
2898   NodeTys.push_back(MVT::Flag);   // Returns a flag
2899   Ops[0] = DAG.getConstant(31, MVT::i32);
2900   Ops[1] = InFlag;
2901   Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
2902   InFlag = Result.getValue(0);
2903
2904   NodeTys.clear();
2905   NodeTys.push_back(MVT::Flag);   // Returns a flag
2906   Ops[0] = DAG.getConstant(30, MVT::i32);
2907   Ops[1] = InFlag;
2908   Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
2909   InFlag = Result.getValue(0);
2910
2911   NodeTys.clear();
2912   NodeTys.push_back(MVT::f64);    // result of add
2913   NodeTys.push_back(MVT::Flag);   // Returns a flag
2914   Ops[0] = Lo;
2915   Ops[1] = Hi;
2916   Ops[2] = InFlag;
2917   Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
2918   FPreg = Result.getValue(0);
2919   InFlag = Result.getValue(1);
2920
2921   NodeTys.clear();
2922   NodeTys.push_back(MVT::f64);
2923   Ops[0] = DAG.getConstant(1, MVT::i32);
2924   Ops[1] = MFFSreg;
2925   Ops[2] = FPreg;
2926   Ops[3] = InFlag;
2927   Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
2928   FPreg = Result.getValue(0);
2929
2930   // We know the low half is about to be thrown away, so just use something
2931   // convenient.
2932   return DAG.getNode(ISD::BUILD_PAIR, Lo.getValueType(), FPreg, FPreg);
2933 }
2934
2935 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2936   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
2937   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
2938     return SDValue();
2939
2940   if (Op.getOperand(0).getValueType() == MVT::i64) {
2941     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2942     SDValue FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2943     if (Op.getValueType() == MVT::f32)
2944       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2945     return FP;
2946   }
2947
2948   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2949          "Unhandled SINT_TO_FP type in custom expander!");
2950   // Since we only generate this in 64-bit mode, we can take advantage of
2951   // 64-bit registers.  In particular, sign extend the input value into the
2952   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2953   // then lfd it and fcfid it.
2954   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2955   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2956   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2957   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2958
2959   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2960                                 Op.getOperand(0));
2961
2962   // STD the extended value into the stack slot.
2963   MachineMemOperand MO(PseudoSourceValue::getFixedStack(FrameIdx),
2964                        MachineMemOperand::MOStore, 0, 8, 8);
2965   SDValue Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2966                                 DAG.getEntryNode(), Ext64, FIdx,
2967                                 DAG.getMemOperand(MO));
2968   // Load the value as a double.
2969   SDValue Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2970
2971   // FCFID it and return it.
2972   SDValue FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2973   if (Op.getValueType() == MVT::f32)
2974     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2975   return FP;
2976 }
2977
2978 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
2979   /*
2980    The rounding mode is in bits 30:31 of FPSR, and has the following
2981    settings:
2982      00 Round to nearest
2983      01 Round to 0
2984      10 Round to +inf
2985      11 Round to -inf
2986
2987   FLT_ROUNDS, on the other hand, expects the following:
2988     -1 Undefined
2989      0 Round to 0
2990      1 Round to nearest
2991      2 Round to +inf
2992      3 Round to -inf
2993
2994   To perform the conversion, we do:
2995     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2996   */
2997
2998   MachineFunction &MF = DAG.getMachineFunction();
2999   MVT VT = Op.getValueType();
3000   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3001   std::vector<MVT> NodeTys;
3002   SDValue MFFSreg, InFlag;
3003
3004   // Save FP Control Word to register
3005   NodeTys.push_back(MVT::f64);    // return register
3006   NodeTys.push_back(MVT::Flag);   // unused in this context
3007   SDValue Chain = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
3008
3009   // Save FP register to stack slot
3010   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
3011   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3012   SDValue Store = DAG.getStore(DAG.getEntryNode(), Chain,
3013                                  StackSlot, NULL, 0);
3014
3015   // Load FP Control Word from low 32 bits of stack slot.
3016   SDValue Four = DAG.getConstant(4, PtrVT);
3017   SDValue Addr = DAG.getNode(ISD::ADD, PtrVT, StackSlot, Four);
3018   SDValue CWD = DAG.getLoad(MVT::i32, Store, Addr, NULL, 0);
3019
3020   // Transform as necessary
3021   SDValue CWD1 =
3022     DAG.getNode(ISD::AND, MVT::i32,
3023                 CWD, DAG.getConstant(3, MVT::i32));
3024   SDValue CWD2 =
3025     DAG.getNode(ISD::SRL, MVT::i32,
3026                 DAG.getNode(ISD::AND, MVT::i32,
3027                             DAG.getNode(ISD::XOR, MVT::i32,
3028                                         CWD, DAG.getConstant(3, MVT::i32)),
3029                             DAG.getConstant(3, MVT::i32)),
3030                 DAG.getConstant(1, MVT::i8));
3031
3032   SDValue RetVal =
3033     DAG.getNode(ISD::XOR, MVT::i32, CWD1, CWD2);
3034
3035   return DAG.getNode((VT.getSizeInBits() < 16 ?
3036                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
3037 }
3038
3039 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) {
3040   MVT VT = Op.getValueType();
3041   unsigned BitWidth = VT.getSizeInBits();
3042   assert(Op.getNumOperands() == 3 &&
3043          VT == Op.getOperand(1).getValueType() &&
3044          "Unexpected SHL!");
3045
3046   // Expand into a bunch of logical ops.  Note that these ops
3047   // depend on the PPC behavior for oversized shift amounts.
3048   SDValue Lo = Op.getOperand(0);
3049   SDValue Hi = Op.getOperand(1);
3050   SDValue Amt = Op.getOperand(2);
3051   MVT AmtVT = Amt.getValueType();
3052
3053   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
3054                                DAG.getConstant(BitWidth, AmtVT), Amt);
3055   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, VT, Hi, Amt);
3056   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, VT, Lo, Tmp1);
3057   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
3058   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
3059                                DAG.getConstant(-BitWidth, AmtVT));
3060   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, VT, Lo, Tmp5);
3061   SDValue OutHi = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
3062   SDValue OutLo = DAG.getNode(PPCISD::SHL, VT, Lo, Amt);
3063   SDValue OutOps[] = { OutLo, OutHi };
3064   return DAG.getMergeValues(OutOps, 2);
3065 }
3066
3067 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) {
3068   MVT VT = Op.getValueType();
3069   unsigned BitWidth = VT.getSizeInBits();
3070   assert(Op.getNumOperands() == 3 &&
3071          VT == Op.getOperand(1).getValueType() &&
3072          "Unexpected SRL!");
3073
3074   // Expand into a bunch of logical ops.  Note that these ops
3075   // depend on the PPC behavior for oversized shift amounts.
3076   SDValue Lo = Op.getOperand(0);
3077   SDValue Hi = Op.getOperand(1);
3078   SDValue Amt = Op.getOperand(2);
3079   MVT AmtVT = Amt.getValueType();
3080
3081   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
3082                                DAG.getConstant(BitWidth, AmtVT), Amt);
3083   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
3084   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
3085   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
3086   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
3087                                DAG.getConstant(-BitWidth, AmtVT));
3088   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, VT, Hi, Tmp5);
3089   SDValue OutLo = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
3090   SDValue OutHi = DAG.getNode(PPCISD::SRL, VT, Hi, Amt);
3091   SDValue OutOps[] = { OutLo, OutHi };
3092   return DAG.getMergeValues(OutOps, 2);
3093 }
3094
3095 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) {
3096   MVT VT = Op.getValueType();
3097   unsigned BitWidth = VT.getSizeInBits();
3098   assert(Op.getNumOperands() == 3 &&
3099          VT == Op.getOperand(1).getValueType() &&
3100          "Unexpected SRA!");
3101
3102   // Expand into a bunch of logical ops, followed by a select_cc.
3103   SDValue Lo = Op.getOperand(0);
3104   SDValue Hi = Op.getOperand(1);
3105   SDValue Amt = Op.getOperand(2);
3106   MVT AmtVT = Amt.getValueType();
3107
3108   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
3109                                DAG.getConstant(BitWidth, AmtVT), Amt);
3110   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
3111   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
3112   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
3113   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
3114                                DAG.getConstant(-BitWidth, AmtVT));
3115   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, VT, Hi, Tmp5);
3116   SDValue OutHi = DAG.getNode(PPCISD::SRA, VT, Hi, Amt);
3117   SDValue OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, AmtVT),
3118                                     Tmp4, Tmp6, ISD::SETLE);
3119   SDValue OutOps[] = { OutLo, OutHi };
3120   return DAG.getMergeValues(OutOps, 2);
3121 }
3122
3123 //===----------------------------------------------------------------------===//
3124 // Vector related lowering.
3125 //
3126
3127 // If this is a vector of constants or undefs, get the bits.  A bit in
3128 // UndefBits is set if the corresponding element of the vector is an
3129 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
3130 // zero.   Return true if this is not an array of constants, false if it is.
3131 //
3132 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
3133                                        uint64_t UndefBits[2]) {
3134   // Start with zero'd results.
3135   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
3136
3137   unsigned EltBitSize = BV->getOperand(0).getValueType().getSizeInBits();
3138   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
3139     SDValue OpVal = BV->getOperand(i);
3140
3141     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
3142     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
3143
3144     uint64_t EltBits = 0;
3145     if (OpVal.getOpcode() == ISD::UNDEF) {
3146       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
3147       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
3148       continue;
3149     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
3150       EltBits = CN->getZExtValue() & (~0U >> (32-EltBitSize));
3151     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
3152       assert(CN->getValueType(0) == MVT::f32 &&
3153              "Only one legal FP vector type!");
3154       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
3155     } else {
3156       // Nonconstant element.
3157       return true;
3158     }
3159
3160     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
3161   }
3162
3163   //printf("%llx %llx  %llx %llx\n",
3164   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
3165   return false;
3166 }
3167
3168 // If this is a splat (repetition) of a value across the whole vector, return
3169 // the smallest size that splats it.  For example, "0x01010101010101..." is a
3170 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
3171 // SplatSize = 1 byte.
3172 static bool isConstantSplat(const uint64_t Bits128[2],
3173                             const uint64_t Undef128[2],
3174                             unsigned &SplatBits, unsigned &SplatUndef,
3175                             unsigned &SplatSize) {
3176
3177   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
3178   // the same as the lower 64-bits, ignoring undefs.
3179   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
3180     return false;  // Can't be a splat if two pieces don't match.
3181
3182   uint64_t Bits64  = Bits128[0] | Bits128[1];
3183   uint64_t Undef64 = Undef128[0] & Undef128[1];
3184
3185   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
3186   // undefs.
3187   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
3188     return false;  // Can't be a splat if two pieces don't match.
3189
3190   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
3191   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
3192
3193   // If the top 16-bits are different than the lower 16-bits, ignoring
3194   // undefs, we have an i32 splat.
3195   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
3196     SplatBits = Bits32;
3197     SplatUndef = Undef32;
3198     SplatSize = 4;
3199     return true;
3200   }
3201
3202   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
3203   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
3204
3205   // If the top 8-bits are different than the lower 8-bits, ignoring
3206   // undefs, we have an i16 splat.
3207   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
3208     SplatBits = Bits16;
3209     SplatUndef = Undef16;
3210     SplatSize = 2;
3211     return true;
3212   }
3213
3214   // Otherwise, we have an 8-bit splat.
3215   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
3216   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
3217   SplatSize = 1;
3218   return true;
3219 }
3220
3221 /// BuildSplatI - Build a canonical splati of Val with an element size of
3222 /// SplatSize.  Cast the result to VT.
3223 static SDValue BuildSplatI(int Val, unsigned SplatSize, MVT VT,
3224                              SelectionDAG &DAG) {
3225   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3226
3227   static const MVT VTys[] = { // canonical VT to use for each size.
3228     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3229   };
3230
3231   MVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3232
3233   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3234   if (Val == -1)
3235     SplatSize = 1;
3236
3237   MVT CanonicalVT = VTys[SplatSize-1];
3238
3239   // Build a canonical splat for this value.
3240   SDValue Elt = DAG.getConstant(Val, CanonicalVT.getVectorElementType());
3241   SmallVector<SDValue, 8> Ops;
3242   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3243   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
3244                               &Ops[0], Ops.size());
3245   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
3246 }
3247
3248 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3249 /// specified intrinsic ID.
3250 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3251                                   SelectionDAG &DAG,
3252                                   MVT DestVT = MVT::Other) {
3253   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3254   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
3255                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3256 }
3257
3258 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3259 /// specified intrinsic ID.
3260 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3261                                   SDValue Op2, SelectionDAG &DAG,
3262                                   MVT DestVT = MVT::Other) {
3263   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3264   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
3265                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3266 }
3267
3268
3269 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3270 /// amount.  The result has the specified value type.
3271 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3272                              MVT VT, SelectionDAG &DAG) {
3273   // Force LHS/RHS to be the right type.
3274   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
3275   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
3276
3277   SDValue Ops[16];
3278   for (unsigned i = 0; i != 16; ++i)
3279     Ops[i] = DAG.getConstant(i+Amt, MVT::i8);
3280   SDValue T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
3281                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
3282   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
3283 }
3284
3285 // If this is a case we can't handle, return null and let the default
3286 // expansion code take care of it.  If we CAN select this case, and if it
3287 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3288 // this case more efficiently than a constant pool load, lower it to the
3289 // sequence of ops that should be used.
3290 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3291                                                SelectionDAG &DAG) {
3292   // If this is a vector of constants or undefs, get the bits.  A bit in
3293   // UndefBits is set if the corresponding element of the vector is an
3294   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
3295   // zero.
3296   uint64_t VectorBits[2];
3297   uint64_t UndefBits[2];
3298   if (GetConstantBuildVectorBits(Op.getNode(), VectorBits, UndefBits))
3299     return SDValue();   // Not a constant vector.
3300
3301   // If this is a splat (repetition) of a value across the whole vector, return
3302   // the smallest size that splats it.  For example, "0x01010101010101..." is a
3303   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
3304   // SplatSize = 1 byte.
3305   unsigned SplatBits, SplatUndef, SplatSize;
3306   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
3307     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
3308
3309     // First, handle single instruction cases.
3310
3311     // All zeros?
3312     if (SplatBits == 0) {
3313       // Canonicalize all zero vectors to be v4i32.
3314       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3315         SDValue Z = DAG.getConstant(0, MVT::i32);
3316         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
3317         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
3318       }
3319       return Op;
3320     }
3321
3322     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3323     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
3324     if (SextVal >= -16 && SextVal <= 15)
3325       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
3326
3327
3328     // Two instruction sequences.
3329
3330     // If this value is in the range [-32,30] and is even, use:
3331     //    tmp = VSPLTI[bhw], result = add tmp, tmp
3332     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3333       SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG);
3334       Res = DAG.getNode(ISD::ADD, Res.getValueType(), Res, Res);
3335       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3336     }
3337
3338     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3339     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3340     // for fneg/fabs.
3341     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3342       // Make -1 and vspltisw -1:
3343       SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
3344
3345       // Make the VSLW intrinsic, computing 0x8000_0000.
3346       SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3347                                        OnesV, DAG);
3348
3349       // xor by OnesV to invert it.
3350       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
3351       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3352     }
3353
3354     // Check to see if this is a wide variety of vsplti*, binop self cases.
3355     unsigned SplatBitSize = SplatSize*8;
3356     static const signed char SplatCsts[] = {
3357       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3358       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3359     };
3360
3361     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3362       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3363       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3364       int i = SplatCsts[idx];
3365
3366       // Figure out what shift amount will be used by altivec if shifted by i in
3367       // this splat size.
3368       unsigned TypeShiftAmt = i & (SplatBitSize-1);
3369
3370       // vsplti + shl self.
3371       if (SextVal == (i << (int)TypeShiftAmt)) {
3372         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3373         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3374           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3375           Intrinsic::ppc_altivec_vslw
3376         };
3377         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3378         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3379       }
3380
3381       // vsplti + srl self.
3382       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3383         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3384         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3385           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3386           Intrinsic::ppc_altivec_vsrw
3387         };
3388         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3389         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3390       }
3391
3392       // vsplti + sra self.
3393       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3394         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3395         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3396           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3397           Intrinsic::ppc_altivec_vsraw
3398         };
3399         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3400         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3401       }
3402
3403       // vsplti + rol self.
3404       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3405                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3406         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3407         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3408           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3409           Intrinsic::ppc_altivec_vrlw
3410         };
3411         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3412         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3413       }
3414
3415       // t = vsplti c, result = vsldoi t, t, 1
3416       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
3417         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3418         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
3419       }
3420       // t = vsplti c, result = vsldoi t, t, 2
3421       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
3422         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3423         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
3424       }
3425       // t = vsplti c, result = vsldoi t, t, 3
3426       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
3427         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3428         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
3429       }
3430     }
3431
3432     // Three instruction sequences.
3433
3434     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3435     if (SextVal >= 0 && SextVal <= 31) {
3436       SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
3437       SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
3438       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
3439       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
3440     }
3441     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3442     if (SextVal >= -31 && SextVal <= 0) {
3443       SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
3444       SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
3445       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
3446       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
3447     }
3448   }
3449
3450   return SDValue();
3451 }
3452
3453 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3454 /// the specified operations to build the shuffle.
3455 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3456                                         SDValue RHS, SelectionDAG &DAG) {
3457   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3458   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3459   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3460
3461   enum {
3462     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3463     OP_VMRGHW,
3464     OP_VMRGLW,
3465     OP_VSPLTISW0,
3466     OP_VSPLTISW1,
3467     OP_VSPLTISW2,
3468     OP_VSPLTISW3,
3469     OP_VSLDOI4,
3470     OP_VSLDOI8,
3471     OP_VSLDOI12
3472   };
3473
3474   if (OpNum == OP_COPY) {
3475     if (LHSID == (1*9+2)*9+3) return LHS;
3476     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3477     return RHS;
3478   }
3479
3480   SDValue OpLHS, OpRHS;
3481   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
3482   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
3483
3484   unsigned ShufIdxs[16];
3485   switch (OpNum) {
3486   default: assert(0 && "Unknown i32 permute!");
3487   case OP_VMRGHW:
3488     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
3489     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
3490     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
3491     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
3492     break;
3493   case OP_VMRGLW:
3494     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
3495     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
3496     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
3497     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
3498     break;
3499   case OP_VSPLTISW0:
3500     for (unsigned i = 0; i != 16; ++i)
3501       ShufIdxs[i] = (i&3)+0;
3502     break;
3503   case OP_VSPLTISW1:
3504     for (unsigned i = 0; i != 16; ++i)
3505       ShufIdxs[i] = (i&3)+4;
3506     break;
3507   case OP_VSPLTISW2:
3508     for (unsigned i = 0; i != 16; ++i)
3509       ShufIdxs[i] = (i&3)+8;
3510     break;
3511   case OP_VSPLTISW3:
3512     for (unsigned i = 0; i != 16; ++i)
3513       ShufIdxs[i] = (i&3)+12;
3514     break;
3515   case OP_VSLDOI4:
3516     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
3517   case OP_VSLDOI8:
3518     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
3519   case OP_VSLDOI12:
3520     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
3521   }
3522   SDValue Ops[16];
3523   for (unsigned i = 0; i != 16; ++i)
3524     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i8);
3525
3526   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
3527                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3528 }
3529
3530 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
3531 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
3532 /// return the code it can be lowered into.  Worst case, it can always be
3533 /// lowered into a vperm.
3534 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
3535                                                  SelectionDAG &DAG) {
3536   SDValue V1 = Op.getOperand(0);
3537   SDValue V2 = Op.getOperand(1);
3538   SDValue PermMask = Op.getOperand(2);
3539
3540   // Cases that are handled by instructions that take permute immediates
3541   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
3542   // selected by the instruction selector.
3543   if (V2.getOpcode() == ISD::UNDEF) {
3544     if (PPC::isSplatShuffleMask(PermMask.getNode(), 1) ||
3545         PPC::isSplatShuffleMask(PermMask.getNode(), 2) ||
3546         PPC::isSplatShuffleMask(PermMask.getNode(), 4) ||
3547         PPC::isVPKUWUMShuffleMask(PermMask.getNode(), true) ||
3548         PPC::isVPKUHUMShuffleMask(PermMask.getNode(), true) ||
3549         PPC::isVSLDOIShuffleMask(PermMask.getNode(), true) != -1 ||
3550         PPC::isVMRGLShuffleMask(PermMask.getNode(), 1, true) ||
3551         PPC::isVMRGLShuffleMask(PermMask.getNode(), 2, true) ||
3552         PPC::isVMRGLShuffleMask(PermMask.getNode(), 4, true) ||
3553         PPC::isVMRGHShuffleMask(PermMask.getNode(), 1, true) ||
3554         PPC::isVMRGHShuffleMask(PermMask.getNode(), 2, true) ||
3555         PPC::isVMRGHShuffleMask(PermMask.getNode(), 4, true)) {
3556       return Op;
3557     }
3558   }
3559
3560   // Altivec has a variety of "shuffle immediates" that take two vector inputs
3561   // and produce a fixed permutation.  If any of these match, do not lower to
3562   // VPERM.
3563   if (PPC::isVPKUWUMShuffleMask(PermMask.getNode(), false) ||
3564       PPC::isVPKUHUMShuffleMask(PermMask.getNode(), false) ||
3565       PPC::isVSLDOIShuffleMask(PermMask.getNode(), false) != -1 ||
3566       PPC::isVMRGLShuffleMask(PermMask.getNode(), 1, false) ||
3567       PPC::isVMRGLShuffleMask(PermMask.getNode(), 2, false) ||
3568       PPC::isVMRGLShuffleMask(PermMask.getNode(), 4, false) ||
3569       PPC::isVMRGHShuffleMask(PermMask.getNode(), 1, false) ||
3570       PPC::isVMRGHShuffleMask(PermMask.getNode(), 2, false) ||
3571       PPC::isVMRGHShuffleMask(PermMask.getNode(), 4, false))
3572     return Op;
3573
3574   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
3575   // perfect shuffle table to emit an optimal matching sequence.
3576   unsigned PFIndexes[4];
3577   bool isFourElementShuffle = true;
3578   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
3579     unsigned EltNo = 8;   // Start out undef.
3580     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
3581       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
3582         continue;   // Undef, ignore it.
3583
3584       unsigned ByteSource =
3585         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getZExtValue();
3586       if ((ByteSource & 3) != j) {
3587         isFourElementShuffle = false;
3588         break;
3589       }
3590
3591       if (EltNo == 8) {
3592         EltNo = ByteSource/4;
3593       } else if (EltNo != ByteSource/4) {
3594         isFourElementShuffle = false;
3595         break;
3596       }
3597     }
3598     PFIndexes[i] = EltNo;
3599   }
3600
3601   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
3602   // perfect shuffle vector to determine if it is cost effective to do this as
3603   // discrete instructions, or whether we should use a vperm.
3604   if (isFourElementShuffle) {
3605     // Compute the index in the perfect shuffle table.
3606     unsigned PFTableIndex =
3607       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3608
3609     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3610     unsigned Cost  = (PFEntry >> 30);
3611
3612     // Determining when to avoid vperm is tricky.  Many things affect the cost
3613     // of vperm, particularly how many times the perm mask needs to be computed.
3614     // For example, if the perm mask can be hoisted out of a loop or is already
3615     // used (perhaps because there are multiple permutes with the same shuffle
3616     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3617     // the loop requires an extra register.
3618     //
3619     // As a compromise, we only emit discrete instructions if the shuffle can be
3620     // generated in 3 or fewer operations.  When we have loop information
3621     // available, if this block is within a loop, we should avoid using vperm
3622     // for 3-operation perms and use a constant pool load instead.
3623     if (Cost < 3)
3624       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
3625   }
3626
3627   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
3628   // vector that will get spilled to the constant pool.
3629   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
3630
3631   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3632   // that it is in input element units, not in bytes.  Convert now.
3633   MVT EltVT = V1.getValueType().getVectorElementType();
3634   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
3635
3636   SmallVector<SDValue, 16> ResultMask;
3637   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
3638     unsigned SrcElt;
3639     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
3640       SrcElt = 0;
3641     else
3642       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getZExtValue();
3643
3644     for (unsigned j = 0; j != BytesPerElement; ++j)
3645       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3646                                            MVT::i8));
3647   }
3648
3649   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
3650                                     &ResultMask[0], ResultMask.size());
3651   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
3652 }
3653
3654 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3655 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3656 /// information about the intrinsic.
3657 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
3658                                   bool &isDot) {
3659   unsigned IntrinsicID =
3660     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
3661   CompareOpc = -1;
3662   isDot = false;
3663   switch (IntrinsicID) {
3664   default: return false;
3665     // Comparison predicates.
3666   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3667   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3668   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3669   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3670   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3671   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3672   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3673   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3674   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3675   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3676   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3677   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3678   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3679
3680     // Normal Comparisons.
3681   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3682   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3683   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3684   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3685   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3686   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3687   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3688   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3689   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3690   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3691   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3692   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3693   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3694   }
3695   return true;
3696 }
3697
3698 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3699 /// lower, do it, otherwise return null.
3700 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
3701                                                      SelectionDAG &DAG) {
3702   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3703   // opcode number of the comparison.
3704   int CompareOpc;
3705   bool isDot;
3706   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3707     return SDValue();    // Don't custom lower most intrinsics.
3708
3709   // If this is a non-dot comparison, make the VCMP node and we are done.
3710   if (!isDot) {
3711     SDValue Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
3712                                 Op.getOperand(1), Op.getOperand(2),
3713                                 DAG.getConstant(CompareOpc, MVT::i32));
3714     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
3715   }
3716
3717   // Create the PPCISD altivec 'dot' comparison node.
3718   SDValue Ops[] = {
3719     Op.getOperand(2),  // LHS
3720     Op.getOperand(3),  // RHS
3721     DAG.getConstant(CompareOpc, MVT::i32)
3722   };
3723   std::vector<MVT> VTs;
3724   VTs.push_back(Op.getOperand(2).getValueType());
3725   VTs.push_back(MVT::Flag);
3726   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3727
3728   // Now that we have the comparison, emit a copy from the CR to a GPR.
3729   // This is flagged to the above dot comparison.
3730   SDValue Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
3731                                 DAG.getRegister(PPC::CR6, MVT::i32),
3732                                 CompNode.getValue(1));
3733
3734   // Unpack the result based on how the target uses it.
3735   unsigned BitNo;   // Bit # of CR6.
3736   bool InvertBit;   // Invert result?
3737   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
3738   default:  // Can't happen, don't crash on invalid number though.
3739   case 0:   // Return the value of the EQ bit of CR6.
3740     BitNo = 0; InvertBit = false;
3741     break;
3742   case 1:   // Return the inverted value of the EQ bit of CR6.
3743     BitNo = 0; InvertBit = true;
3744     break;
3745   case 2:   // Return the value of the LT bit of CR6.
3746     BitNo = 2; InvertBit = false;
3747     break;
3748   case 3:   // Return the inverted value of the LT bit of CR6.
3749     BitNo = 2; InvertBit = true;
3750     break;
3751   }
3752
3753   // Shift the bit into the low position.
3754   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
3755                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3756   // Isolate the bit.
3757   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
3758                       DAG.getConstant(1, MVT::i32));
3759
3760   // If we are supposed to, toggle the bit.
3761   if (InvertBit)
3762     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
3763                         DAG.getConstant(1, MVT::i32));
3764   return Flags;
3765 }
3766
3767 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
3768                                                    SelectionDAG &DAG) {
3769   // Create a stack slot that is 16-byte aligned.
3770   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3771   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3772   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3773   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3774
3775   // Store the input value into Value#0 of the stack slot.
3776   SDValue Store = DAG.getStore(DAG.getEntryNode(),
3777                                  Op.getOperand(0), FIdx, NULL, 0);
3778   // Load it out.
3779   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
3780 }
3781
3782 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) {
3783   if (Op.getValueType() == MVT::v4i32) {
3784     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3785
3786     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3787     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3788
3789     SDValue RHSSwap =   // = vrlw RHS, 16
3790       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3791
3792     // Shrinkify inputs to v8i16.
3793     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3794     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3795     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3796
3797     // Low parts multiplied together, generating 32-bit results (we ignore the
3798     // top parts).
3799     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3800                                         LHS, RHS, DAG, MVT::v4i32);
3801
3802     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3803                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3804     // Shift the high parts up 16 bits.
3805     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3806     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3807   } else if (Op.getValueType() == MVT::v8i16) {
3808     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3809
3810     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3811
3812     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3813                             LHS, RHS, Zero, DAG);
3814   } else if (Op.getValueType() == MVT::v16i8) {
3815     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3816
3817     // Multiply the even 8-bit parts, producing 16-bit sums.
3818     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3819                                            LHS, RHS, DAG, MVT::v8i16);
3820     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3821
3822     // Multiply the odd 8-bit parts, producing 16-bit sums.
3823     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3824                                           LHS, RHS, DAG, MVT::v8i16);
3825     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3826
3827     // Merge the results together.
3828     SDValue Ops[16];
3829     for (unsigned i = 0; i != 8; ++i) {
3830       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3831       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3832     }
3833     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3834                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3835   } else {
3836     assert(0 && "Unknown mul to lower!");
3837     abort();
3838   }
3839 }
3840
3841 /// LowerOperation - Provide custom lowering hooks for some operations.
3842 ///
3843 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
3844   switch (Op.getOpcode()) {
3845   default: assert(0 && "Wasn't expecting to be able to lower this!");
3846   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3847   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3848   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3849   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3850   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3851   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
3852   case ISD::VASTART:
3853     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3854                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3855
3856   case ISD::VAARG:
3857     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3858                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3859
3860   case ISD::FORMAL_ARGUMENTS:
3861     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3862                                  VarArgsStackOffset, VarArgsNumGPR,
3863                                  VarArgsNumFPR, PPCSubTarget);
3864
3865   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget,
3866                                                  getTargetMachine());
3867   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3868   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3869   case ISD::DYNAMIC_STACKALLOC:
3870     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3871
3872   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3873   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3874   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3875   case ISD::FP_ROUND_INREG:     return LowerFP_ROUND_INREG(Op, DAG);
3876   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3877
3878   // Lower 64-bit shifts.
3879   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3880   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3881   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3882
3883   // Vector-related lowering.
3884   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3885   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3886   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3887   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3888   case ISD::MUL:                return LowerMUL(Op, DAG);
3889
3890   // Frame & Return address.
3891   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3892   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3893   }
3894   return SDValue();
3895 }
3896
3897 SDNode *PPCTargetLowering::ReplaceNodeResults(SDNode *N, SelectionDAG &DAG) {
3898   switch (N->getOpcode()) {
3899   default: assert(0 && "Wasn't expecting to be able to lower this!");
3900   case ISD::FP_TO_SINT: {
3901     SDValue Res = LowerFP_TO_SINT(SDValue(N, 0), DAG);
3902     // Use MERGE_VALUES to drop the chain result value and get a node with one
3903     // result.  This requires turning off getMergeValues simplification, since
3904     // otherwise it will give us Res back.
3905     return DAG.getMergeValues(&Res, 1, false).getNode();
3906   }
3907   }
3908 }
3909
3910
3911 //===----------------------------------------------------------------------===//
3912 //  Other Lowering Code
3913 //===----------------------------------------------------------------------===//
3914
3915 MachineBasicBlock *
3916 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3917                                     bool is64bit, unsigned BinOpcode) {
3918   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3919   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3920
3921   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3922   MachineFunction *F = BB->getParent();
3923   MachineFunction::iterator It = BB;
3924   ++It;
3925
3926   unsigned dest = MI->getOperand(0).getReg();
3927   unsigned ptrA = MI->getOperand(1).getReg();
3928   unsigned ptrB = MI->getOperand(2).getReg();
3929   unsigned incr = MI->getOperand(3).getReg();
3930
3931   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3932   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3933   F->insert(It, loopMBB);
3934   F->insert(It, exitMBB);
3935   exitMBB->transferSuccessors(BB);
3936
3937   MachineRegisterInfo &RegInfo = F->getRegInfo();
3938   unsigned TmpReg = (!BinOpcode) ? incr :
3939     RegInfo.createVirtualRegister(
3940        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
3941                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
3942
3943   //  thisMBB:
3944   //   ...
3945   //   fallthrough --> loopMBB
3946   BB->addSuccessor(loopMBB);
3947
3948   //  loopMBB:
3949   //   l[wd]arx dest, ptr
3950   //   add r0, dest, incr
3951   //   st[wd]cx. r0, ptr
3952   //   bne- loopMBB
3953   //   fallthrough --> exitMBB
3954   BB = loopMBB;
3955   BuildMI(BB, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
3956     .addReg(ptrA).addReg(ptrB);
3957   if (BinOpcode)
3958     BuildMI(BB, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
3959   BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
3960     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
3961   BuildMI(BB, TII->get(PPC::BCC))
3962     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
3963   BB->addSuccessor(loopMBB);
3964   BB->addSuccessor(exitMBB);
3965
3966   //  exitMBB:
3967   //   ...
3968   BB = exitMBB;
3969   return BB;
3970 }
3971
3972 MachineBasicBlock *
3973 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
3974                                             MachineBasicBlock *BB,
3975                                             bool is8bit,    // operation
3976                                             unsigned BinOpcode) {
3977   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3978   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3979   // In 64 bit mode we have to use 64 bits for addresses, even though the
3980   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
3981   // registers without caring whether they're 32 or 64, but here we're
3982   // doing actual arithmetic on the addresses.
3983   bool is64bit = PPCSubTarget.isPPC64();
3984
3985   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3986   MachineFunction *F = BB->getParent();
3987   MachineFunction::iterator It = BB;
3988   ++It;
3989
3990   unsigned dest = MI->getOperand(0).getReg();
3991   unsigned ptrA = MI->getOperand(1).getReg();
3992   unsigned ptrB = MI->getOperand(2).getReg();
3993   unsigned incr = MI->getOperand(3).getReg();
3994
3995   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3996   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3997   F->insert(It, loopMBB);
3998   F->insert(It, exitMBB);
3999   exitMBB->transferSuccessors(BB);
4000
4001   MachineRegisterInfo &RegInfo = F->getRegInfo();
4002   const TargetRegisterClass *RC =
4003     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4004               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4005   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4006   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4007   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4008   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4009   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4010   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4011   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4012   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4013   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4014   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4015   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4016   unsigned Ptr1Reg;
4017   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4018
4019   //  thisMBB:
4020   //   ...
4021   //   fallthrough --> loopMBB
4022   BB->addSuccessor(loopMBB);
4023
4024   // The 4-byte load must be aligned, while a char or short may be
4025   // anywhere in the word.  Hence all this nasty bookkeeping code.
4026   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4027   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4028   //   xori shift, shift1, 24 [16]
4029   //   rlwinm ptr, ptr1, 0, 0, 29
4030   //   slw incr2, incr, shift
4031   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4032   //   slw mask, mask2, shift
4033   //  loopMBB:
4034   //   lwarx tmpDest, ptr
4035   //   add tmp, tmpDest, incr2
4036   //   andc tmp2, tmpDest, mask
4037   //   and tmp3, tmp, mask
4038   //   or tmp4, tmp3, tmp2
4039   //   stwcx. tmp4, ptr
4040   //   bne- loopMBB
4041   //   fallthrough --> exitMBB
4042   //   srw dest, tmpDest, shift
4043
4044   if (ptrA!=PPC::R0) {
4045     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4046     BuildMI(BB, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4047       .addReg(ptrA).addReg(ptrB);
4048   } else {
4049     Ptr1Reg = ptrB;
4050   }
4051   BuildMI(BB, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4052       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4053   BuildMI(BB, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4054       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4055   if (is64bit)
4056     BuildMI(BB, TII->get(PPC::RLDICR), PtrReg)
4057       .addReg(Ptr1Reg).addImm(0).addImm(61);
4058   else
4059     BuildMI(BB, TII->get(PPC::RLWINM), PtrReg)
4060       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4061   BuildMI(BB, TII->get(PPC::SLW), Incr2Reg)
4062       .addReg(incr).addReg(ShiftReg);
4063   if (is8bit)
4064     BuildMI(BB, TII->get(PPC::LI), Mask2Reg).addImm(255);
4065   else {
4066     BuildMI(BB, TII->get(PPC::LI), Mask3Reg).addImm(0);
4067     BuildMI(BB, TII->get(PPC::ORI), Mask2Reg).addReg(Mask3Reg).addImm(65535);
4068   }
4069   BuildMI(BB, TII->get(PPC::SLW), MaskReg)
4070       .addReg(Mask2Reg).addReg(ShiftReg);
4071
4072   BB = loopMBB;
4073   BuildMI(BB, TII->get(PPC::LWARX), TmpDestReg)
4074     .addReg(PPC::R0).addReg(PtrReg);
4075   if (BinOpcode)
4076     BuildMI(BB, TII->get(BinOpcode), TmpReg)
4077       .addReg(Incr2Reg).addReg(TmpDestReg);
4078   BuildMI(BB, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4079     .addReg(TmpDestReg).addReg(MaskReg);
4080   BuildMI(BB, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4081     .addReg(TmpReg).addReg(MaskReg);
4082   BuildMI(BB, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4083     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4084   BuildMI(BB, TII->get(PPC::STWCX))
4085     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4086   BuildMI(BB, TII->get(PPC::BCC))
4087     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4088   BB->addSuccessor(loopMBB);
4089   BB->addSuccessor(exitMBB);
4090
4091   //  exitMBB:
4092   //   ...
4093   BB = exitMBB;
4094   BuildMI(BB, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4095   return BB;
4096 }
4097
4098 MachineBasicBlock *
4099 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4100                                                MachineBasicBlock *BB) {
4101   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4102
4103   // To "insert" these instructions we actually have to insert their
4104   // control-flow patterns.
4105   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4106   MachineFunction::iterator It = BB;
4107   ++It;
4108
4109   MachineFunction *F = BB->getParent();
4110
4111   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4112       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4113       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4114       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4115       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4116
4117     // The incoming instruction knows the destination vreg to set, the
4118     // condition code register to branch on, the true/false values to
4119     // select between, and a branch opcode to use.
4120
4121     //  thisMBB:
4122     //  ...
4123     //   TrueVal = ...
4124     //   cmpTY ccX, r1, r2
4125     //   bCC copy1MBB
4126     //   fallthrough --> copy0MBB
4127     MachineBasicBlock *thisMBB = BB;
4128     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4129     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4130     unsigned SelectPred = MI->getOperand(4).getImm();
4131     BuildMI(BB, TII->get(PPC::BCC))
4132       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4133     F->insert(It, copy0MBB);
4134     F->insert(It, sinkMBB);
4135     // Update machine-CFG edges by transferring all successors of the current
4136     // block to the new block which will contain the Phi node for the select.
4137     sinkMBB->transferSuccessors(BB);
4138     // Next, add the true and fallthrough blocks as its successors.
4139     BB->addSuccessor(copy0MBB);
4140     BB->addSuccessor(sinkMBB);
4141
4142     //  copy0MBB:
4143     //   %FalseValue = ...
4144     //   # fallthrough to sinkMBB
4145     BB = copy0MBB;
4146
4147     // Update machine-CFG edges
4148     BB->addSuccessor(sinkMBB);
4149
4150     //  sinkMBB:
4151     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4152     //  ...
4153     BB = sinkMBB;
4154     BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
4155       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4156       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4157   }
4158   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4159     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4160   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4161     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4162   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4163     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4164   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4165     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4166
4167   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4168     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4169   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4170     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4171   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4172     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4173   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4174     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4175
4176   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4177     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4178   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4179     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4180   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4181     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4182   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4183     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4184
4185   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4186     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4187   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4188     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4189   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4190     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4191   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4192     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4193
4194   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4195     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4196   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4197     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4198   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4199     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4200   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4201     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4202
4203   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4204     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4205   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4206     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4207   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4208     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4209   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4210     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4211
4212   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4213     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4214   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4215     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4216   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4217     BB = EmitAtomicBinary(MI, BB, false, 0);
4218   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4219     BB = EmitAtomicBinary(MI, BB, true, 0);
4220
4221   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4222            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4223     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4224
4225     unsigned dest   = MI->getOperand(0).getReg();
4226     unsigned ptrA   = MI->getOperand(1).getReg();
4227     unsigned ptrB   = MI->getOperand(2).getReg();
4228     unsigned oldval = MI->getOperand(3).getReg();
4229     unsigned newval = MI->getOperand(4).getReg();
4230
4231     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4232     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4233     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4234     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4235     F->insert(It, loop1MBB);
4236     F->insert(It, loop2MBB);
4237     F->insert(It, midMBB);
4238     F->insert(It, exitMBB);
4239     exitMBB->transferSuccessors(BB);
4240
4241     //  thisMBB:
4242     //   ...
4243     //   fallthrough --> loopMBB
4244     BB->addSuccessor(loop1MBB);
4245
4246     // loop1MBB:
4247     //   l[wd]arx dest, ptr
4248     //   cmp[wd] dest, oldval
4249     //   bne- midMBB
4250     // loop2MBB:
4251     //   st[wd]cx. newval, ptr
4252     //   bne- loopMBB
4253     //   b exitBB
4254     // midMBB:
4255     //   st[wd]cx. dest, ptr
4256     // exitBB:
4257     BB = loop1MBB;
4258     BuildMI(BB, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4259       .addReg(ptrA).addReg(ptrB);
4260     BuildMI(BB, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4261       .addReg(oldval).addReg(dest);
4262     BuildMI(BB, TII->get(PPC::BCC))
4263       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4264     BB->addSuccessor(loop2MBB);
4265     BB->addSuccessor(midMBB);
4266
4267     BB = loop2MBB;
4268     BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4269       .addReg(newval).addReg(ptrA).addReg(ptrB);
4270     BuildMI(BB, TII->get(PPC::BCC))
4271       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4272     BuildMI(BB, TII->get(PPC::B)).addMBB(exitMBB);
4273     BB->addSuccessor(loop1MBB);
4274     BB->addSuccessor(exitMBB);
4275
4276     BB = midMBB;
4277     BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4278       .addReg(dest).addReg(ptrA).addReg(ptrB);
4279     BB->addSuccessor(exitMBB);
4280
4281     //  exitMBB:
4282     //   ...
4283     BB = exitMBB;
4284   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4285              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4286     // We must use 64-bit registers for addresses when targeting 64-bit,
4287     // since we're actually doing arithmetic on them.  Other registers
4288     // can be 32-bit.
4289     bool is64bit = PPCSubTarget.isPPC64();
4290     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4291
4292     unsigned dest   = MI->getOperand(0).getReg();
4293     unsigned ptrA   = MI->getOperand(1).getReg();
4294     unsigned ptrB   = MI->getOperand(2).getReg();
4295     unsigned oldval = MI->getOperand(3).getReg();
4296     unsigned newval = MI->getOperand(4).getReg();
4297
4298     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4299     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4300     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4301     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4302     F->insert(It, loop1MBB);
4303     F->insert(It, loop2MBB);
4304     F->insert(It, midMBB);
4305     F->insert(It, exitMBB);
4306     exitMBB->transferSuccessors(BB);
4307
4308     MachineRegisterInfo &RegInfo = F->getRegInfo();
4309     const TargetRegisterClass *RC =
4310       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4311                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4312     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4313     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4314     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4315     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4316     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4317     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4318     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4319     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4320     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4321     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4322     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4323     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4324     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4325     unsigned Ptr1Reg;
4326     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4327     //  thisMBB:
4328     //   ...
4329     //   fallthrough --> loopMBB
4330     BB->addSuccessor(loop1MBB);
4331
4332     // The 4-byte load must be aligned, while a char or short may be
4333     // anywhere in the word.  Hence all this nasty bookkeeping code.
4334     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4335     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4336     //   xori shift, shift1, 24 [16]
4337     //   rlwinm ptr, ptr1, 0, 0, 29
4338     //   slw newval2, newval, shift
4339     //   slw oldval2, oldval,shift
4340     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4341     //   slw mask, mask2, shift
4342     //   and newval3, newval2, mask
4343     //   and oldval3, oldval2, mask
4344     // loop1MBB:
4345     //   lwarx tmpDest, ptr
4346     //   and tmp, tmpDest, mask
4347     //   cmpw tmp, oldval3
4348     //   bne- midMBB
4349     // loop2MBB:
4350     //   andc tmp2, tmpDest, mask
4351     //   or tmp4, tmp2, newval3
4352     //   stwcx. tmp4, ptr
4353     //   bne- loop1MBB
4354     //   b exitBB
4355     // midMBB:
4356     //   stwcx. tmpDest, ptr
4357     // exitBB:
4358     //   srw dest, tmpDest, shift
4359     if (ptrA!=PPC::R0) {
4360       Ptr1Reg = RegInfo.createVirtualRegister(RC);
4361       BuildMI(BB, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4362         .addReg(ptrA).addReg(ptrB);
4363     } else {
4364       Ptr1Reg = ptrB;
4365     }
4366     BuildMI(BB, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4367         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4368     BuildMI(BB, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4369         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4370     if (is64bit)
4371       BuildMI(BB, TII->get(PPC::RLDICR), PtrReg)
4372         .addReg(Ptr1Reg).addImm(0).addImm(61);
4373     else
4374       BuildMI(BB, TII->get(PPC::RLWINM), PtrReg)
4375         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4376     BuildMI(BB, TII->get(PPC::SLW), NewVal2Reg)
4377         .addReg(newval).addReg(ShiftReg);
4378     BuildMI(BB, TII->get(PPC::SLW), OldVal2Reg)
4379         .addReg(oldval).addReg(ShiftReg);
4380     if (is8bit)
4381       BuildMI(BB, TII->get(PPC::LI), Mask2Reg).addImm(255);
4382     else {
4383       BuildMI(BB, TII->get(PPC::LI), Mask3Reg).addImm(0);
4384       BuildMI(BB, TII->get(PPC::ORI), Mask2Reg).addReg(Mask3Reg).addImm(65535);
4385     }
4386     BuildMI(BB, TII->get(PPC::SLW), MaskReg)
4387         .addReg(Mask2Reg).addReg(ShiftReg);
4388     BuildMI(BB, TII->get(PPC::AND), NewVal3Reg)
4389         .addReg(NewVal2Reg).addReg(MaskReg);
4390     BuildMI(BB, TII->get(PPC::AND), OldVal3Reg)
4391         .addReg(OldVal2Reg).addReg(MaskReg);
4392
4393     BB = loop1MBB;
4394     BuildMI(BB, TII->get(PPC::LWARX), TmpDestReg)
4395         .addReg(PPC::R0).addReg(PtrReg);
4396     BuildMI(BB, TII->get(PPC::AND),TmpReg).addReg(TmpDestReg).addReg(MaskReg);
4397     BuildMI(BB, TII->get(PPC::CMPW), PPC::CR0)
4398         .addReg(TmpReg).addReg(OldVal3Reg);
4399     BuildMI(BB, TII->get(PPC::BCC))
4400         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4401     BB->addSuccessor(loop2MBB);
4402     BB->addSuccessor(midMBB);
4403
4404     BB = loop2MBB;
4405     BuildMI(BB, TII->get(PPC::ANDC),Tmp2Reg).addReg(TmpDestReg).addReg(MaskReg);
4406     BuildMI(BB, TII->get(PPC::OR),Tmp4Reg).addReg(Tmp2Reg).addReg(NewVal3Reg);
4407     BuildMI(BB, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
4408         .addReg(PPC::R0).addReg(PtrReg);
4409     BuildMI(BB, TII->get(PPC::BCC))
4410       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4411     BuildMI(BB, TII->get(PPC::B)).addMBB(exitMBB);
4412     BB->addSuccessor(loop1MBB);
4413     BB->addSuccessor(exitMBB);
4414
4415     BB = midMBB;
4416     BuildMI(BB, TII->get(PPC::STWCX)).addReg(TmpDestReg)
4417       .addReg(PPC::R0).addReg(PtrReg);
4418     BB->addSuccessor(exitMBB);
4419
4420     //  exitMBB:
4421     //   ...
4422     BB = exitMBB;
4423     BuildMI(BB, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
4424   } else {
4425     assert(0 && "Unexpected instr type to insert");
4426   }
4427
4428   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
4429   return BB;
4430 }
4431
4432 //===----------------------------------------------------------------------===//
4433 // Target Optimization Hooks
4434 //===----------------------------------------------------------------------===//
4435
4436 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
4437                                                DAGCombinerInfo &DCI) const {
4438   TargetMachine &TM = getTargetMachine();
4439   SelectionDAG &DAG = DCI.DAG;
4440   switch (N->getOpcode()) {
4441   default: break;
4442   case PPCISD::SHL:
4443     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4444       if (C->getZExtValue() == 0)   // 0 << V -> 0.
4445         return N->getOperand(0);
4446     }
4447     break;
4448   case PPCISD::SRL:
4449     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4450       if (C->getZExtValue() == 0)   // 0 >>u V -> 0.
4451         return N->getOperand(0);
4452     }
4453     break;
4454   case PPCISD::SRA:
4455     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4456       if (C->getZExtValue() == 0 ||   //  0 >>s V -> 0.
4457           C->isAllOnesValue())    // -1 >>s V -> -1.
4458         return N->getOperand(0);
4459     }
4460     break;
4461
4462   case ISD::SINT_TO_FP:
4463     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
4464       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
4465         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
4466         // We allow the src/dst to be either f32/f64, but the intermediate
4467         // type must be i64.
4468         if (N->getOperand(0).getValueType() == MVT::i64 &&
4469             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
4470           SDValue Val = N->getOperand(0).getOperand(0);
4471           if (Val.getValueType() == MVT::f32) {
4472             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
4473             DCI.AddToWorklist(Val.getNode());
4474           }
4475
4476           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
4477           DCI.AddToWorklist(Val.getNode());
4478           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
4479           DCI.AddToWorklist(Val.getNode());
4480           if (N->getValueType(0) == MVT::f32) {
4481             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
4482                               DAG.getIntPtrConstant(0));
4483             DCI.AddToWorklist(Val.getNode());
4484           }
4485           return Val;
4486         } else if (N->getOperand(0).getValueType() == MVT::i32) {
4487           // If the intermediate type is i32, we can avoid the load/store here
4488           // too.
4489         }
4490       }
4491     }
4492     break;
4493   case ISD::STORE:
4494     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
4495     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
4496         !cast<StoreSDNode>(N)->isTruncatingStore() &&
4497         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
4498         N->getOperand(1).getValueType() == MVT::i32 &&
4499         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
4500       SDValue Val = N->getOperand(1).getOperand(0);
4501       if (Val.getValueType() == MVT::f32) {
4502         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
4503         DCI.AddToWorklist(Val.getNode());
4504       }
4505       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
4506       DCI.AddToWorklist(Val.getNode());
4507
4508       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
4509                         N->getOperand(2), N->getOperand(3));
4510       DCI.AddToWorklist(Val.getNode());
4511       return Val;
4512     }
4513
4514     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
4515     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
4516         N->getOperand(1).getNode()->hasOneUse() &&
4517         (N->getOperand(1).getValueType() == MVT::i32 ||
4518          N->getOperand(1).getValueType() == MVT::i16)) {
4519       SDValue BSwapOp = N->getOperand(1).getOperand(0);
4520       // Do an any-extend to 32-bits if this is a half-word input.
4521       if (BSwapOp.getValueType() == MVT::i16)
4522         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
4523
4524       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
4525                          N->getOperand(2), N->getOperand(3),
4526                          DAG.getValueType(N->getOperand(1).getValueType()));
4527     }
4528     break;
4529   case ISD::BSWAP:
4530     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
4531     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
4532         N->getOperand(0).hasOneUse() &&
4533         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
4534       SDValue Load = N->getOperand(0);
4535       LoadSDNode *LD = cast<LoadSDNode>(Load);
4536       // Create the byte-swapping load.
4537       std::vector<MVT> VTs;
4538       VTs.push_back(MVT::i32);
4539       VTs.push_back(MVT::Other);
4540       SDValue MO = DAG.getMemOperand(LD->getMemOperand());
4541       SDValue Ops[] = {
4542         LD->getChain(),    // Chain
4543         LD->getBasePtr(),  // Ptr
4544         MO,                // MemOperand
4545         DAG.getValueType(N->getValueType(0)) // VT
4546       };
4547       SDValue BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
4548
4549       // If this is an i16 load, insert the truncate.
4550       SDValue ResVal = BSLoad;
4551       if (N->getValueType(0) == MVT::i16)
4552         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
4553
4554       // First, combine the bswap away.  This makes the value produced by the
4555       // load dead.
4556       DCI.CombineTo(N, ResVal);
4557
4558       // Next, combine the load away, we give it a bogus result value but a real
4559       // chain result.  The result value is dead because the bswap is dead.
4560       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
4561
4562       // Return N so it doesn't get rechecked!
4563       return SDValue(N, 0);
4564     }
4565
4566     break;
4567   case PPCISD::VCMP: {
4568     // If a VCMPo node already exists with exactly the same operands as this
4569     // node, use its result instead of this node (VCMPo computes both a CR6 and
4570     // a normal output).
4571     //
4572     if (!N->getOperand(0).hasOneUse() &&
4573         !N->getOperand(1).hasOneUse() &&
4574         !N->getOperand(2).hasOneUse()) {
4575
4576       // Scan all of the users of the LHS, looking for VCMPo's that match.
4577       SDNode *VCMPoNode = 0;
4578
4579       SDNode *LHSN = N->getOperand(0).getNode();
4580       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
4581            UI != E; ++UI)
4582         if (UI->getOpcode() == PPCISD::VCMPo &&
4583             UI->getOperand(1) == N->getOperand(1) &&
4584             UI->getOperand(2) == N->getOperand(2) &&
4585             UI->getOperand(0) == N->getOperand(0)) {
4586           VCMPoNode = *UI;
4587           break;
4588         }
4589
4590       // If there is no VCMPo node, or if the flag value has a single use, don't
4591       // transform this.
4592       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
4593         break;
4594
4595       // Look at the (necessarily single) use of the flag value.  If it has a
4596       // chain, this transformation is more complex.  Note that multiple things
4597       // could use the value result, which we should ignore.
4598       SDNode *FlagUser = 0;
4599       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
4600            FlagUser == 0; ++UI) {
4601         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
4602         SDNode *User = *UI;
4603         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
4604           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
4605             FlagUser = User;
4606             break;
4607           }
4608         }
4609       }
4610
4611       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
4612       // give up for right now.
4613       if (FlagUser->getOpcode() == PPCISD::MFCR)
4614         return SDValue(VCMPoNode, 0);
4615     }
4616     break;
4617   }
4618   case ISD::BR_CC: {
4619     // If this is a branch on an altivec predicate comparison, lower this so
4620     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
4621     // lowering is done pre-legalize, because the legalizer lowers the predicate
4622     // compare down to code that is difficult to reassemble.
4623     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
4624     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
4625     int CompareOpc;
4626     bool isDot;
4627
4628     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
4629         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
4630         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
4631       assert(isDot && "Can't compare against a vector result!");
4632
4633       // If this is a comparison against something other than 0/1, then we know
4634       // that the condition is never/always true.
4635       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
4636       if (Val != 0 && Val != 1) {
4637         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
4638           return N->getOperand(0);
4639         // Always !=, turn it into an unconditional branch.
4640         return DAG.getNode(ISD::BR, MVT::Other,
4641                            N->getOperand(0), N->getOperand(4));
4642       }
4643
4644       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
4645
4646       // Create the PPCISD altivec 'dot' comparison node.
4647       std::vector<MVT> VTs;
4648       SDValue Ops[] = {
4649         LHS.getOperand(2),  // LHS of compare
4650         LHS.getOperand(3),  // RHS of compare
4651         DAG.getConstant(CompareOpc, MVT::i32)
4652       };
4653       VTs.push_back(LHS.getOperand(2).getValueType());
4654       VTs.push_back(MVT::Flag);
4655       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
4656
4657       // Unpack the result based on how the target uses it.
4658       PPC::Predicate CompOpc;
4659       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
4660       default:  // Can't happen, don't crash on invalid number though.
4661       case 0:   // Branch on the value of the EQ bit of CR6.
4662         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
4663         break;
4664       case 1:   // Branch on the inverted value of the EQ bit of CR6.
4665         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
4666         break;
4667       case 2:   // Branch on the value of the LT bit of CR6.
4668         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
4669         break;
4670       case 3:   // Branch on the inverted value of the LT bit of CR6.
4671         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
4672         break;
4673       }
4674
4675       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
4676                          DAG.getConstant(CompOpc, MVT::i32),
4677                          DAG.getRegister(PPC::CR6, MVT::i32),
4678                          N->getOperand(4), CompNode.getValue(1));
4679     }
4680     break;
4681   }
4682   }
4683
4684   return SDValue();
4685 }
4686
4687 //===----------------------------------------------------------------------===//
4688 // Inline Assembly Support
4689 //===----------------------------------------------------------------------===//
4690
4691 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4692                                                        const APInt &Mask,
4693                                                        APInt &KnownZero,
4694                                                        APInt &KnownOne,
4695                                                        const SelectionDAG &DAG,
4696                                                        unsigned Depth) const {
4697   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4698   switch (Op.getOpcode()) {
4699   default: break;
4700   case PPCISD::LBRX: {
4701     // lhbrx is known to have the top bits cleared out.
4702     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
4703       KnownZero = 0xFFFF0000;
4704     break;
4705   }
4706   case ISD::INTRINSIC_WO_CHAIN: {
4707     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
4708     default: break;
4709     case Intrinsic::ppc_altivec_vcmpbfp_p:
4710     case Intrinsic::ppc_altivec_vcmpeqfp_p:
4711     case Intrinsic::ppc_altivec_vcmpequb_p:
4712     case Intrinsic::ppc_altivec_vcmpequh_p:
4713     case Intrinsic::ppc_altivec_vcmpequw_p:
4714     case Intrinsic::ppc_altivec_vcmpgefp_p:
4715     case Intrinsic::ppc_altivec_vcmpgtfp_p:
4716     case Intrinsic::ppc_altivec_vcmpgtsb_p:
4717     case Intrinsic::ppc_altivec_vcmpgtsh_p:
4718     case Intrinsic::ppc_altivec_vcmpgtsw_p:
4719     case Intrinsic::ppc_altivec_vcmpgtub_p:
4720     case Intrinsic::ppc_altivec_vcmpgtuh_p:
4721     case Intrinsic::ppc_altivec_vcmpgtuw_p:
4722       KnownZero = ~1U;  // All bits but the low one are known to be zero.
4723       break;
4724     }
4725   }
4726   }
4727 }
4728
4729
4730 /// getConstraintType - Given a constraint, return the type of
4731 /// constraint it is for this target.
4732 PPCTargetLowering::ConstraintType
4733 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
4734   if (Constraint.size() == 1) {
4735     switch (Constraint[0]) {
4736     default: break;
4737     case 'b':
4738     case 'r':
4739     case 'f':
4740     case 'v':
4741     case 'y':
4742       return C_RegisterClass;
4743     }
4744   }
4745   return TargetLowering::getConstraintType(Constraint);
4746 }
4747
4748 std::pair<unsigned, const TargetRegisterClass*>
4749 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
4750                                                 MVT VT) const {
4751   if (Constraint.size() == 1) {
4752     // GCC RS6000 Constraint Letters
4753     switch (Constraint[0]) {
4754     case 'b':   // R1-R31
4755     case 'r':   // R0-R31
4756       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
4757         return std::make_pair(0U, PPC::G8RCRegisterClass);
4758       return std::make_pair(0U, PPC::GPRCRegisterClass);
4759     case 'f':
4760       if (VT == MVT::f32)
4761         return std::make_pair(0U, PPC::F4RCRegisterClass);
4762       else if (VT == MVT::f64)
4763         return std::make_pair(0U, PPC::F8RCRegisterClass);
4764       break;
4765     case 'v':
4766       return std::make_pair(0U, PPC::VRRCRegisterClass);
4767     case 'y':   // crrc
4768       return std::make_pair(0U, PPC::CRRCRegisterClass);
4769     }
4770   }
4771
4772   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4773 }
4774
4775
4776 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4777 /// vector.  If it is invalid, don't add anything to Ops.
4778 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
4779                                                      std::vector<SDValue>&Ops,
4780                                                      SelectionDAG &DAG) const {
4781   SDValue Result(0,0);
4782   switch (Letter) {
4783   default: break;
4784   case 'I':
4785   case 'J':
4786   case 'K':
4787   case 'L':
4788   case 'M':
4789   case 'N':
4790   case 'O':
4791   case 'P': {
4792     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
4793     if (!CST) return; // Must be an immediate to match.
4794     unsigned Value = CST->getZExtValue();
4795     switch (Letter) {
4796     default: assert(0 && "Unknown constraint letter!");
4797     case 'I':  // "I" is a signed 16-bit constant.
4798       if ((short)Value == (int)Value)
4799         Result = DAG.getTargetConstant(Value, Op.getValueType());
4800       break;
4801     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
4802     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
4803       if ((short)Value == 0)
4804         Result = DAG.getTargetConstant(Value, Op.getValueType());
4805       break;
4806     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
4807       if ((Value >> 16) == 0)
4808         Result = DAG.getTargetConstant(Value, Op.getValueType());
4809       break;
4810     case 'M':  // "M" is a constant that is greater than 31.
4811       if (Value > 31)
4812         Result = DAG.getTargetConstant(Value, Op.getValueType());
4813       break;
4814     case 'N':  // "N" is a positive constant that is an exact power of two.
4815       if ((int)Value > 0 && isPowerOf2_32(Value))
4816         Result = DAG.getTargetConstant(Value, Op.getValueType());
4817       break;
4818     case 'O':  // "O" is the constant zero.
4819       if (Value == 0)
4820         Result = DAG.getTargetConstant(Value, Op.getValueType());
4821       break;
4822     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
4823       if ((short)-Value == (int)-Value)
4824         Result = DAG.getTargetConstant(Value, Op.getValueType());
4825       break;
4826     }
4827     break;
4828   }
4829   }
4830
4831   if (Result.getNode()) {
4832     Ops.push_back(Result);
4833     return;
4834   }
4835
4836   // Handle standard constraint letters.
4837   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
4838 }
4839
4840 // isLegalAddressingMode - Return true if the addressing mode represented
4841 // by AM is legal for this target, for a load/store of the specified type.
4842 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4843                                               const Type *Ty) const {
4844   // FIXME: PPC does not allow r+i addressing modes for vectors!
4845
4846   // PPC allows a sign-extended 16-bit immediate field.
4847   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
4848     return false;
4849
4850   // No global is ever allowed as a base.
4851   if (AM.BaseGV)
4852     return false;
4853
4854   // PPC only support r+r,
4855   switch (AM.Scale) {
4856   case 0:  // "r+i" or just "i", depending on HasBaseReg.
4857     break;
4858   case 1:
4859     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
4860       return false;
4861     // Otherwise we have r+r or r+i.
4862     break;
4863   case 2:
4864     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
4865       return false;
4866     // Allow 2*r as r+r.
4867     break;
4868   default:
4869     // No other scales are supported.
4870     return false;
4871   }
4872
4873   return true;
4874 }
4875
4876 /// isLegalAddressImmediate - Return true if the integer value can be used
4877 /// as the offset of the target addressing mode for load / store of the
4878 /// given type.
4879 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
4880   // PPC allows a sign-extended 16-bit immediate field.
4881   return (V > -(1 << 16) && V < (1 << 16)-1);
4882 }
4883
4884 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
4885   return false;
4886 }
4887
4888 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
4889   // Depths > 0 not supported yet!
4890   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4891     return SDValue();
4892
4893   MachineFunction &MF = DAG.getMachineFunction();
4894   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
4895
4896   // Just load the return address off the stack.
4897   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
4898
4899   // Make sure the function really does not optimize away the store of the RA
4900   // to the stack.
4901   FuncInfo->setLRStoreRequired();
4902   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
4903 }
4904
4905 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
4906   // Depths > 0 not supported yet!
4907   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4908     return SDValue();
4909
4910   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4911   bool isPPC64 = PtrVT == MVT::i64;
4912
4913   MachineFunction &MF = DAG.getMachineFunction();
4914   MachineFrameInfo *MFI = MF.getFrameInfo();
4915   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
4916                   && MFI->getStackSize();
4917
4918   if (isPPC64)
4919     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
4920       MVT::i64);
4921   else
4922     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
4923       MVT::i32);
4924 }