lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCTargetMachine.h"
  18 #include "MCTargetDesc/PPCPredicates.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/ADT/STLExtras.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 using namespace llvm;
  38
  39 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  40                                      CCValAssign::LocInfo &LocInfo,
  41                                      ISD::ArgFlagsTy &ArgFlags,
  42                                      CCState &State);
  43 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  44                                             MVT &LocVT,
  45                                             CCValAssign::LocInfo &LocInfo,
  46                                             ISD::ArgFlagsTy &ArgFlags,
  47                                             CCState &State);
  48 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  49                                               MVT &LocVT,
  50                                               CCValAssign::LocInfo &LocInfo,
  51                                               ISD::ArgFlagsTy &ArgFlags,
  52                                               CCState &State);
  53
  54 static cl::opt<bool> DisablePPCPreinc("disable-ppc-preinc",
  55 cl::desc("disable preincrement load/store generation on PPC"), cl::Hidden);
  56
  57 static cl::opt<bool> DisableILPPref("disable-ppc-ilp-pref",
  58 cl::desc("disable setting the node scheduling preference to ILP on PPC"), cl::Hidden);
  59
  60 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  61   if (TM.getSubtargetImpl()->isDarwin())
  62     return new TargetLoweringObjectFileMachO();
  63
  64   return new TargetLoweringObjectFileELF();
  65 }
  66
  67 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  68   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  69
  70   setPow2DivIsCheap();
  71
  72   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  73   setUseUnderscoreSetJmp(true);
  74   setUseUnderscoreLongJmp(true);
  75
  76   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  77   // arguments are at least 4/8 bytes aligned.
  78   setMinStackArgumentAlignment(TM.getSubtarget<PPCSubtarget>().isPPC64() ? 8:4);
  79
  80   // Set up the register classes.
  81   addRegisterClass(MVT::i32, &PPC::GPRCRegClass);
  82   addRegisterClass(MVT::f32, &PPC::F4RCRegClass);
  83   addRegisterClass(MVT::f64, &PPC::F8RCRegClass);
  84
  85   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  86   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  87   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  88
  89   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  90
  91   // PowerPC has pre-inc load and store's.
  92   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  93   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  95   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  96   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  97   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  98   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
 100   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 101   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 102
 103   // This is used in the ppcf128->int sequence.  Note it has different semantics
 104   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 105   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 106
 107   // We do not currently implment this libm ops for PowerPC.
 108   setOperationAction(ISD::FFLOOR, MVT::ppcf128, Expand);
 109   setOperationAction(ISD::FCEIL,  MVT::ppcf128, Expand);
 110   setOperationAction(ISD::FTRUNC, MVT::ppcf128, Expand);
 111   setOperationAction(ISD::FRINT,  MVT::ppcf128, Expand);
 112   setOperationAction(ISD::FNEARBYINT, MVT::ppcf128, Expand);
 113
 114   // PowerPC has no SREM/UREM instructions
 115   setOperationAction(ISD::SREM, MVT::i32, Expand);
 116   setOperationAction(ISD::UREM, MVT::i32, Expand);
 117   setOperationAction(ISD::SREM, MVT::i64, Expand);
 118   setOperationAction(ISD::UREM, MVT::i64, Expand);
 119
 120   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 121   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 122   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 123   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 124   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 125   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 126   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 127   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 128   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 129
 130   // We don't support sin/cos/sqrt/fmod/pow
 131   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 132   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 133   setOperationAction(ISD::FREM , MVT::f64, Expand);
 134   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 135   setOperationAction(ISD::FMA  , MVT::f64, Expand);
 136   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 137   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 138   setOperationAction(ISD::FREM , MVT::f32, Expand);
 139   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 140   setOperationAction(ISD::FMA  , MVT::f32, Expand);
 141
 142   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 143
 144   // If we're enabling GP optimizations, use hardware square root
 145   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 146     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 147     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 148   }
 149
 150   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 151   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 152
 153   // PowerPC does not have BSWAP, CTPOP or CTTZ
 154   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 155   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 156   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 157   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 158   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 159   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 160   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 161   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 162   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 163   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 164
 165   // PowerPC does not have ROTR
 166   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 167   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 168
 169   // PowerPC does not have Select
 170   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 171   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 172   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 173   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 174
 175   // PowerPC wants to turn select_cc of FP into fsel when possible.
 176   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 177   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 178
 179   // PowerPC wants to optimize integer setcc a bit
 180   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 181
 182   // PowerPC does not have BRCOND which requires SetCC
 183   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 184
 185   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 186
 187   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 188   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 189
 190   // PowerPC does not have [U|S]INT_TO_FP
 191   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 192   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 193
 194   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
 195   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
 196   setOperationAction(ISD::BITCAST, MVT::i64, Expand);
 197   setOperationAction(ISD::BITCAST, MVT::f64, Expand);
 198
 199   // We cannot sextinreg(i1).  Expand to shifts.
 200   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 201
 202   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 203   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 204   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 205   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 206
 207
 208   // We want to legalize GlobalAddress and ConstantPool nodes into the
 209   // appropriate instructions to materialize the address.
 210   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 211   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 212   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 213   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 214   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 215   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 216   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 217   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 218   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 219   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 220
 221   // TRAP is legal.
 222   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 223
 224   // TRAMPOLINE is custom lowered.
 225   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 226   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 227
 228   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 229   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 230
 231   if (TM.getSubtarget<PPCSubtarget>().isSVR4ABI()) {
 232     if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 233       // VAARG always uses double-word chunks, so promote anything smaller.
 234       setOperationAction(ISD::VAARG, MVT::i1, Promote);
 235       AddPromotedToType (ISD::VAARG, MVT::i1, MVT::i64);
 236       setOperationAction(ISD::VAARG, MVT::i8, Promote);
 237       AddPromotedToType (ISD::VAARG, MVT::i8, MVT::i64);
 238       setOperationAction(ISD::VAARG, MVT::i16, Promote);
 239       AddPromotedToType (ISD::VAARG, MVT::i16, MVT::i64);
 240       setOperationAction(ISD::VAARG, MVT::i32, Promote);
 241       AddPromotedToType (ISD::VAARG, MVT::i32, MVT::i64);
 242       setOperationAction(ISD::VAARG, MVT::Other, Expand);
 243     } else {
 244       // VAARG is custom lowered with the 32-bit SVR4 ABI.
 245       setOperationAction(ISD::VAARG, MVT::Other, Custom);
 246       setOperationAction(ISD::VAARG, MVT::i64, Custom);
 247     }
 248   } else
 249     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 250
 251   // Use the default implementation.
 252   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 253   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 254   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 255   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 256   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 257   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 258
 259   // We want to custom lower some of our intrinsics.
 260   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 261
 262   // Comparisons that require checking two conditions.
 263   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 264   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 265   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 266   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 267   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 268   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 269   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 270   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 271   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 272   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 273   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 274   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 275
 276   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 277     // They also have instructions for converting between i64 and fp.
 278     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 279     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 280     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 281     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 282     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 283     // We cannot do this with Promote because i64 is not a legal type.
 284     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 285
 286     // FIXME: disable this lowered code.  This generates 64-bit register values,
 287     // and we don't model the fact that the top part is clobbered by calls.  We
 288     // need to flag these together so that the value isn't live across a call.
 289     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 290   } else {
 291     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 292     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 293   }
 294
 295   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 296     // 64-bit PowerPC implementations can support i64 types directly
 297     addRegisterClass(MVT::i64, &PPC::G8RCRegClass);
 298     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 299     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 300     // 64-bit PowerPC wants to expand i128 shifts itself.
 301     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 302     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 303     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 304   } else {
 305     // 32-bit PowerPC wants to expand i64 shifts itself.
 306     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 307     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 308     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 309   }
 310
 311   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 312     // First set operation action for all vector types to expand. Then we
 313     // will selectively turn on ones that can be effectively codegen'd.
 314     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 315          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 316       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 317
 318       // add/sub are legal for all supported vector VT's.
 319       setOperationAction(ISD::ADD , VT, Legal);
 320       setOperationAction(ISD::SUB , VT, Legal);
 321
 322       // We promote all shuffles to v16i8.
 323       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 324       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 325
 326       // We promote all non-typed operations to v4i32.
 327       setOperationAction(ISD::AND   , VT, Promote);
 328       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 329       setOperationAction(ISD::OR    , VT, Promote);
 330       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 331       setOperationAction(ISD::XOR   , VT, Promote);
 332       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 333       setOperationAction(ISD::LOAD  , VT, Promote);
 334       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 335       setOperationAction(ISD::SELECT, VT, Promote);
 336       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 337       setOperationAction(ISD::STORE, VT, Promote);
 338       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 339
 340       // No other operations are legal.
 341       setOperationAction(ISD::MUL , VT, Expand);
 342       setOperationAction(ISD::SDIV, VT, Expand);
 343       setOperationAction(ISD::SREM, VT, Expand);
 344       setOperationAction(ISD::UDIV, VT, Expand);
 345       setOperationAction(ISD::UREM, VT, Expand);
 346       setOperationAction(ISD::FDIV, VT, Expand);
 347       setOperationAction(ISD::FNEG, VT, Expand);
 348       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 349       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 350       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 351       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 352       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 353       setOperationAction(ISD::UDIVREM, VT, Expand);
 354       setOperationAction(ISD::SDIVREM, VT, Expand);
 355       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 356       setOperationAction(ISD::FPOW, VT, Expand);
 357       setOperationAction(ISD::CTPOP, VT, Expand);
 358       setOperationAction(ISD::CTLZ, VT, Expand);
 359       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 360       setOperationAction(ISD::CTTZ, VT, Expand);
 361       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 362     }
 363
 364     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 365     // with merges, splats, etc.
 366     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 367
 368     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 369     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 370     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 371     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 372     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 373     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 374
 375     addRegisterClass(MVT::v4f32, &PPC::VRRCRegClass);
 376     addRegisterClass(MVT::v4i32, &PPC::VRRCRegClass);
 377     addRegisterClass(MVT::v8i16, &PPC::VRRCRegClass);
 378     addRegisterClass(MVT::v16i8, &PPC::VRRCRegClass);
 379
 380     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 381     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 382     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 383     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 384
 385     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 386     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 387
 388     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 389     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 390     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 391     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 392   }
 393
 394   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport())
 395     setOperationAction(ISD::PREFETCH, MVT::Other, Legal);
 396
 397   setOperationAction(ISD::ATOMIC_LOAD,  MVT::i32, Expand);
 398   setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Expand);
 399
 400   setBooleanContents(ZeroOrOneBooleanContent);
 401   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
 402
 403   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 404     setStackPointerRegisterToSaveRestore(PPC::X1);
 405     setExceptionPointerRegister(PPC::X3);
 406     setExceptionSelectorRegister(PPC::X4);
 407   } else {
 408     setStackPointerRegisterToSaveRestore(PPC::R1);
 409     setExceptionPointerRegister(PPC::R3);
 410     setExceptionSelectorRegister(PPC::R4);
 411   }
 412
 413   // We have target-specific dag combine patterns for the following nodes:
 414   setTargetDAGCombine(ISD::SINT_TO_FP);
 415   setTargetDAGCombine(ISD::STORE);
 416   setTargetDAGCombine(ISD::BR_CC);
 417   setTargetDAGCombine(ISD::BSWAP);
 418
 419   // Darwin long double math library functions have $LDBL128 appended.
 420   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 421     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 422     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 423     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 424     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 425     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 426     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 427     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 428     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 429     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 430     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 431   }
 432
 433   setMinFunctionAlignment(2);
 434   if (PPCSubTarget.isDarwin())
 435     setPrefFunctionAlignment(4);
 436
 437   setInsertFencesForAtomic(true);
 438
 439   setSchedulingPreference(Sched::Hybrid);
 440
 441   computeRegisterProperties();
 442 }
 443
 444 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 445 /// function arguments in the caller parameter area.
 446 unsigned PPCTargetLowering::getByValTypeAlignment(Type *Ty) const {
 447   const TargetMachine &TM = getTargetMachine();
 448   // Darwin passes everything on 4 byte boundary.
 449   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 450     return 4;
 451
 452   // 16byte and wider vectors are passed on 16byte boundary.
 453   if (VectorType *VTy = dyn_cast<VectorType>(Ty))
 454     if (VTy->getBitWidth() >= 128)
 455       return 16;
 456
 457   // The rest is 8 on PPC64 and 4 on PPC32 boundary.
 458    if (PPCSubTarget.isPPC64())
 459      return 8;
 460
 461   return 4;
 462 }
 463
 464 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 465   switch (Opcode) {
 466   default: return 0;
 467   case PPCISD::FSEL:            return "PPCISD::FSEL";
 468   case PPCISD::FCFID:           return "PPCISD::FCFID";
 469   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 470   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 471   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 472   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 473   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 474   case PPCISD::VPERM:           return "PPCISD::VPERM";
 475   case PPCISD::Hi:              return "PPCISD::Hi";
 476   case PPCISD::Lo:              return "PPCISD::Lo";
 477   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 478   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 479   case PPCISD::LOAD:            return "PPCISD::LOAD";
 480   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 481   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 482   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 483   case PPCISD::SRL:             return "PPCISD::SRL";
 484   case PPCISD::SRA:             return "PPCISD::SRA";
 485   case PPCISD::SHL:             return "PPCISD::SHL";
 486   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 487   case PPCISD::STD_32:          return "PPCISD::STD_32";
 488   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 489   case PPCISD::CALL_NOP_SVR4:   return "PPCISD::CALL_NOP_SVR4";
 490   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 491   case PPCISD::NOP:             return "PPCISD::NOP";
 492   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 493   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 494   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 495   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 496   case PPCISD::MFCR:            return "PPCISD::MFCR";
 497   case PPCISD::VCMP:            return "PPCISD::VCMP";
 498   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 499   case PPCISD::LBRX:            return "PPCISD::LBRX";
 500   case PPCISD::STBRX:           return "PPCISD::STBRX";
 501   case PPCISD::LARX:            return "PPCISD::LARX";
 502   case PPCISD::STCX:            return "PPCISD::STCX";
 503   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 504   case PPCISD::MFFS:            return "PPCISD::MFFS";
 505   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 506   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 507   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 508   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 509   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 510   }
 511 }
 512
 513 EVT PPCTargetLowering::getSetCCResultType(EVT VT) const {
 514   return MVT::i32;
 515 }
 516
 517 //===----------------------------------------------------------------------===//
 518 // Node matching predicates, for use by the tblgen matching code.
 519 //===----------------------------------------------------------------------===//
 520
 521 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 522 static bool isFloatingPointZero(SDValue Op) {
 523   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 524     return CFP->getValueAPF().isZero();
 525   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 526     // Maybe this has already been legalized into the constant pool?
 527     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 528       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 529         return CFP->getValueAPF().isZero();
 530   }
 531   return false;
 532 }
 533
 534 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 535 /// true if Op is undef or if it matches the specified value.
 536 static bool isConstantOrUndef(int Op, int Val) {
 537   return Op < 0 || Op == Val;
 538 }
 539
 540 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 541 /// VPKUHUM instruction.
 542 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 543   if (!isUnary) {
 544     for (unsigned i = 0; i != 16; ++i)
 545       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 546         return false;
 547   } else {
 548     for (unsigned i = 0; i != 8; ++i)
 549       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 550           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 551         return false;
 552   }
 553   return true;
 554 }
 555
 556 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 557 /// VPKUWUM instruction.
 558 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 559   if (!isUnary) {
 560     for (unsigned i = 0; i != 16; i += 2)
 561       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 562           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 563         return false;
 564   } else {
 565     for (unsigned i = 0; i != 8; i += 2)
 566       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 567           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 568           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 569           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 570         return false;
 571   }
 572   return true;
 573 }
 574
 575 /// isVMerge - Common function, used to match vmrg* shuffles.
 576 ///
 577 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 578                      unsigned LHSStart, unsigned RHSStart) {
 579   assert(N->getValueType(0) == MVT::v16i8 &&
 580          "PPC only supports shuffles by bytes!");
 581   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 582          "Unsupported merge size!");
 583
 584   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 585     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 586       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 587                              LHSStart+j+i*UnitSize) ||
 588           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 589                              RHSStart+j+i*UnitSize))
 590         return false;
 591     }
 592   return true;
 593 }
 594
 595 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 596 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 597 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 598                              bool isUnary) {
 599   if (!isUnary)
 600     return isVMerge(N, UnitSize, 8, 24);
 601   return isVMerge(N, UnitSize, 8, 8);
 602 }
 603
 604 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 605 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 606 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 607                              bool isUnary) {
 608   if (!isUnary)
 609     return isVMerge(N, UnitSize, 0, 16);
 610   return isVMerge(N, UnitSize, 0, 0);
 611 }
 612
 613
 614 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 615 /// amount, otherwise return -1.
 616 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 617   assert(N->getValueType(0) == MVT::v16i8 &&
 618          "PPC only supports shuffles by bytes!");
 619
 620   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 621
 622   // Find the first non-undef value in the shuffle mask.
 623   unsigned i;
 624   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 625     /*search*/;
 626
 627   if (i == 16) return -1;  // all undef.
 628
 629   // Otherwise, check to see if the rest of the elements are consecutively
 630   // numbered from this value.
 631   unsigned ShiftAmt = SVOp->getMaskElt(i);
 632   if (ShiftAmt < i) return -1;
 633   ShiftAmt -= i;
 634
 635   if (!isUnary) {
 636     // Check the rest of the elements to see if they are consecutive.
 637     for (++i; i != 16; ++i)
 638       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 639         return -1;
 640   } else {
 641     // Check the rest of the elements to see if they are consecutive.
 642     for (++i; i != 16; ++i)
 643       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 644         return -1;
 645   }
 646   return ShiftAmt;
 647 }
 648
 649 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 650 /// specifies a splat of a single element that is suitable for input to
 651 /// VSPLTB/VSPLTH/VSPLTW.
 652 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 653   assert(N->getValueType(0) == MVT::v16i8 &&
 654          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 655
 656   // This is a splat operation if each element of the permute is the same, and
 657   // if the value doesn't reference the second vector.
 658   unsigned ElementBase = N->getMaskElt(0);
 659
 660   // FIXME: Handle UNDEF elements too!
 661   if (ElementBase >= 16)
 662     return false;
 663
 664   // Check that the indices are consecutive, in the case of a multi-byte element
 665   // splatted with a v16i8 mask.
 666   for (unsigned i = 1; i != EltSize; ++i)
 667     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 668       return false;
 669
 670   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 671     if (N->getMaskElt(i) < 0) continue;
 672     for (unsigned j = 0; j != EltSize; ++j)
 673       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 674         return false;
 675   }
 676   return true;
 677 }
 678
 679 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 680 /// are -0.0.
 681 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 682   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 683
 684   APInt APVal, APUndef;
 685   unsigned BitSize;
 686   bool HasAnyUndefs;
 687
 688   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 689     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 690       return CFP->getValueAPF().isNegZero();
 691
 692   return false;
 693 }
 694
 695 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 696 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 697 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 698   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 699   assert(isSplatShuffleMask(SVOp, EltSize));
 700   return SVOp->getMaskElt(0) / EltSize;
 701 }
 702
 703 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 704 /// by using a vspltis[bhw] instruction of the specified element size, return
 705 /// the constant being splatted.  The ByteSize field indicates the number of
 706 /// bytes of each element [124] -> [bhw].
 707 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 708   SDValue OpVal(0, 0);
 709
 710   // If ByteSize of the splat is bigger than the element size of the
 711   // build_vector, then we have a case where we are checking for a splat where
 712   // multiple elements of the buildvector are folded together into a single
 713   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 714   unsigned EltSize = 16/N->getNumOperands();
 715   if (EltSize < ByteSize) {
 716     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 717     SDValue UniquedVals[4];
 718     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 719
 720     // See if all of the elements in the buildvector agree across.
 721     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 722       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 723       // If the element isn't a constant, bail fully out.
 724       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 725
 726
 727       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 728         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 729       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 730         return SDValue();  // no match.
 731     }
 732
 733     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 734     // either constant or undef values that are identical for each chunk.  See
 735     // if these chunks can form into a larger vspltis*.
 736
 737     // Check to see if all of the leading entries are either 0 or -1.  If
 738     // neither, then this won't fit into the immediate field.
 739     bool LeadingZero = true;
 740     bool LeadingOnes = true;
 741     for (unsigned i = 0; i != Multiple-1; ++i) {
 742       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 743
 744       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 745       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 746     }
 747     // Finally, check the least significant entry.
 748     if (LeadingZero) {
 749       if (UniquedVals[Multiple-1].getNode() == 0)
 750         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 751       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 752       if (Val < 16)
 753         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 754     }
 755     if (LeadingOnes) {
 756       if (UniquedVals[Multiple-1].getNode() == 0)
 757         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 758       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 759       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 760         return DAG.getTargetConstant(Val, MVT::i32);
 761     }
 762
 763     return SDValue();
 764   }
 765
 766   // Check to see if this buildvec has a single non-undef value in its elements.
 767   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 768     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 769     if (OpVal.getNode() == 0)
 770       OpVal = N->getOperand(i);
 771     else if (OpVal != N->getOperand(i))
 772       return SDValue();
 773   }
 774
 775   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 776
 777   unsigned ValSizeInBytes = EltSize;
 778   uint64_t Value = 0;
 779   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 780     Value = CN->getZExtValue();
 781   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 782     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 783     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 784   }
 785
 786   // If the splat value is larger than the element value, then we can never do
 787   // this splat.  The only case that we could fit the replicated bits into our
 788   // immediate field for would be zero, and we prefer to use vxor for it.
 789   if (ValSizeInBytes < ByteSize) return SDValue();
 790
 791   // If the element value is larger than the splat value, cut it in half and
 792   // check to see if the two halves are equal.  Continue doing this until we
 793   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 794   while (ValSizeInBytes > ByteSize) {
 795     ValSizeInBytes >>= 1;
 796
 797     // If the top half equals the bottom half, we're still ok.
 798     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 799          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 800       return SDValue();
 801   }
 802
 803   // Properly sign extend the value.
 804   int ShAmt = (4-ByteSize)*8;
 805   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 806
 807   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 808   if (MaskVal == 0) return SDValue();
 809
 810   // Finally, if this value fits in a 5 bit sext field, return it
 811   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 812     return DAG.getTargetConstant(MaskVal, MVT::i32);
 813   return SDValue();
 814 }
 815
 816 //===----------------------------------------------------------------------===//
 817 //  Addressing Mode Selection
 818 //===----------------------------------------------------------------------===//
 819
 820 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 821 /// or 64-bit immediate, and if the value can be accurately represented as a
 822 /// sign extension from a 16-bit value.  If so, this returns true and the
 823 /// immediate.
 824 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 825   if (N->getOpcode() != ISD::Constant)
 826     return false;
 827
 828   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 829   if (N->getValueType(0) == MVT::i32)
 830     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 831   else
 832     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 833 }
 834 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 835   return isIntS16Immediate(Op.getNode(), Imm);
 836 }
 837
 838
 839 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 840 /// can be represented as an indexed [r+r] operation.  Returns false if it
 841 /// can be more efficiently represented with [r+imm].
 842 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 843                                             SDValue &Index,
 844                                             SelectionDAG &DAG) const {
 845   short imm = 0;
 846   if (N.getOpcode() == ISD::ADD) {
 847     if (isIntS16Immediate(N.getOperand(1), imm))
 848       return false;    // r+i
 849     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 850       return false;    // r+i
 851
 852     Base = N.getOperand(0);
 853     Index = N.getOperand(1);
 854     return true;
 855   } else if (N.getOpcode() == ISD::OR) {
 856     if (isIntS16Immediate(N.getOperand(1), imm))
 857       return false;    // r+i can fold it if we can.
 858
 859     // If this is an or of disjoint bitfields, we can codegen this as an add
 860     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 861     // disjoint.
 862     APInt LHSKnownZero, LHSKnownOne;
 863     APInt RHSKnownZero, RHSKnownOne;
 864     DAG.ComputeMaskedBits(N.getOperand(0),
 865                           LHSKnownZero, LHSKnownOne);
 866
 867     if (LHSKnownZero.getBoolValue()) {
 868       DAG.ComputeMaskedBits(N.getOperand(1),
 869                             RHSKnownZero, RHSKnownOne);
 870       // If all of the bits are known zero on the LHS or RHS, the add won't
 871       // carry.
 872       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 873         Base = N.getOperand(0);
 874         Index = N.getOperand(1);
 875         return true;
 876       }
 877     }
 878   }
 879
 880   return false;
 881 }
 882
 883 /// Returns true if the address N can be represented by a base register plus
 884 /// a signed 16-bit displacement [r+imm], and if it is not better
 885 /// represented as reg+reg.
 886 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 887                                             SDValue &Base,
 888                                             SelectionDAG &DAG) const {
 889   // FIXME dl should come from parent load or store, not from address
 890   DebugLoc dl = N.getDebugLoc();
 891   // If this can be more profitably realized as r+r, fail.
 892   if (SelectAddressRegReg(N, Disp, Base, DAG))
 893     return false;
 894
 895   if (N.getOpcode() == ISD::ADD) {
 896     short imm = 0;
 897     if (isIntS16Immediate(N.getOperand(1), imm)) {
 898       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 899       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 900         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 901       } else {
 902         Base = N.getOperand(0);
 903       }
 904       return true; // [r+i]
 905     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 906       // Match LOAD (ADD (X, Lo(G))).
 907       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 908              && "Cannot handle constant offsets yet!");
 909       Disp = N.getOperand(1).getOperand(0);  // The global address.
 910       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 911              Disp.getOpcode() == ISD::TargetGlobalTLSAddress ||
 912              Disp.getOpcode() == ISD::TargetConstantPool ||
 913              Disp.getOpcode() == ISD::TargetJumpTable);
 914       Base = N.getOperand(0);
 915       return true;  // [&g+r]
 916     }
 917   } else if (N.getOpcode() == ISD::OR) {
 918     short imm = 0;
 919     if (isIntS16Immediate(N.getOperand(1), imm)) {
 920       // If this is an or of disjoint bitfields, we can codegen this as an add
 921       // (for better address arithmetic) if the LHS and RHS of the OR are
 922       // provably disjoint.
 923       APInt LHSKnownZero, LHSKnownOne;
 924       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
 925
 926       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 927         // If all of the bits are known zero on the LHS or RHS, the add won't
 928         // carry.
 929         Base = N.getOperand(0);
 930         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 931         return true;
 932       }
 933     }
 934   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 935     // Loading from a constant address.
 936
 937     // If this address fits entirely in a 16-bit sext immediate field, codegen
 938     // this as "d, 0"
 939     short Imm;
 940     if (isIntS16Immediate(CN, Imm)) {
 941       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 942       Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 943                              CN->getValueType(0));
 944       return true;
 945     }
 946
 947     // Handle 32-bit sext immediates with LIS + addr mode.
 948     if (CN->getValueType(0) == MVT::i32 ||
 949         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 950       int Addr = (int)CN->getZExtValue();
 951
 952       // Otherwise, break this down into an LIS + disp.
 953       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 954
 955       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 956       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 957       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 958       return true;
 959     }
 960   }
 961
 962   Disp = DAG.getTargetConstant(0, getPointerTy());
 963   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 964     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 965   else
 966     Base = N;
 967   return true;      // [r+0]
 968 }
 969
 970 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 971 /// represented as an indexed [r+r] operation.
 972 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 973                                                 SDValue &Index,
 974                                                 SelectionDAG &DAG) const {
 975   // Check to see if we can easily represent this as an [r+r] address.  This
 976   // will fail if it thinks that the address is more profitably represented as
 977   // reg+imm, e.g. where imm = 0.
 978   if (SelectAddressRegReg(N, Base, Index, DAG))
 979     return true;
 980
 981   // If the operand is an addition, always emit this as [r+r], since this is
 982   // better (for code size, and execution, as the memop does the add for free)
 983   // than emitting an explicit add.
 984   if (N.getOpcode() == ISD::ADD) {
 985     Base = N.getOperand(0);
 986     Index = N.getOperand(1);
 987     return true;
 988   }
 989
 990   // Otherwise, do it the hard way, using R0 as the base register.
 991   Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 992                          N.getValueType());
 993   Index = N;
 994   return true;
 995 }
 996
 997 /// SelectAddressRegImmShift - Returns true if the address N can be
 998 /// represented by a base register plus a signed 14-bit displacement
 999 /// [r+imm*4].  Suitable for use by STD and friends.
1000 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
1001                                                  SDValue &Base,
1002                                                  SelectionDAG &DAG) const {
1003   // FIXME dl should come from the parent load or store, not the address
1004   DebugLoc dl = N.getDebugLoc();
1005   // If this can be more profitably realized as r+r, fail.
1006   if (SelectAddressRegReg(N, Disp, Base, DAG))
1007     return false;
1008
1009   if (N.getOpcode() == ISD::ADD) {
1010     short imm = 0;
1011     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1012       Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1013       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
1014         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1015       } else {
1016         Base = N.getOperand(0);
1017       }
1018       return true; // [r+i]
1019     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
1020       // Match LOAD (ADD (X, Lo(G))).
1021       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
1022              && "Cannot handle constant offsets yet!");
1023       Disp = N.getOperand(1).getOperand(0);  // The global address.
1024       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
1025              Disp.getOpcode() == ISD::TargetConstantPool ||
1026              Disp.getOpcode() == ISD::TargetJumpTable);
1027       Base = N.getOperand(0);
1028       return true;  // [&g+r]
1029     }
1030   } else if (N.getOpcode() == ISD::OR) {
1031     short imm = 0;
1032     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1033       // If this is an or of disjoint bitfields, we can codegen this as an add
1034       // (for better address arithmetic) if the LHS and RHS of the OR are
1035       // provably disjoint.
1036       APInt LHSKnownZero, LHSKnownOne;
1037       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
1038       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1039         // If all of the bits are known zero on the LHS or RHS, the add won't
1040         // carry.
1041         Base = N.getOperand(0);
1042         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1043         return true;
1044       }
1045     }
1046   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1047     // Loading from a constant address.  Verify low two bits are clear.
1048     if ((CN->getZExtValue() & 3) == 0) {
1049       // If this address fits entirely in a 14-bit sext immediate field, codegen
1050       // this as "d, 0"
1051       short Imm;
1052       if (isIntS16Immediate(CN, Imm)) {
1053         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1054         Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1055                                CN->getValueType(0));
1056         return true;
1057       }
1058
1059       // Fold the low-part of 32-bit absolute addresses into addr mode.
1060       if (CN->getValueType(0) == MVT::i32 ||
1061           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1062         int Addr = (int)CN->getZExtValue();
1063
1064         // Otherwise, break this down into an LIS + disp.
1065         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1066         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1067         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1068         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1069         return true;
1070       }
1071     }
1072   }
1073
1074   Disp = DAG.getTargetConstant(0, getPointerTy());
1075   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1076     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1077   else
1078     Base = N;
1079   return true;      // [r+0]
1080 }
1081
1082
1083 /// getPreIndexedAddressParts - returns true by value, base pointer and
1084 /// offset pointer and addressing mode by reference if the node's address
1085 /// can be legally represented as pre-indexed load / store address.
1086 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1087                                                   SDValue &Offset,
1088                                                   ISD::MemIndexedMode &AM,
1089                                                   SelectionDAG &DAG) const {
1090   if (DisablePPCPreinc) return false;
1091
1092   SDValue Ptr;
1093   EVT VT;
1094   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1095     Ptr = LD->getBasePtr();
1096     VT = LD->getMemoryVT();
1097
1098   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1099     Ptr = ST->getBasePtr();
1100     VT  = ST->getMemoryVT();
1101   } else
1102     return false;
1103
1104   // PowerPC doesn't have preinc load/store instructions for vectors.
1105   if (VT.isVector())
1106     return false;
1107
1108   // TODO: Check reg+reg first.
1109
1110   // LDU/STU use reg+imm*4, others use reg+imm.
1111   if (VT != MVT::i64) {
1112     // reg + imm
1113     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1114       return false;
1115   } else {
1116     // reg + imm * 4.
1117     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1118       return false;
1119   }
1120
1121   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1122     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1123     // sext i32 to i64 when addr mode is r+i.
1124     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1125         LD->getExtensionType() == ISD::SEXTLOAD &&
1126         isa<ConstantSDNode>(Offset))
1127       return false;
1128   }
1129
1130   AM = ISD::PRE_INC;
1131   return true;
1132 }
1133
1134 //===----------------------------------------------------------------------===//
1135 //  LowerOperation implementation
1136 //===----------------------------------------------------------------------===//
1137
1138 /// GetLabelAccessInfo - Return true if we should reference labels using a
1139 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1140 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1141                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1142   HiOpFlags = PPCII::MO_HA16;
1143   LoOpFlags = PPCII::MO_LO16;
1144
1145   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1146   // non-darwin platform.  We don't support PIC on other platforms yet.
1147   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1148                TM.getSubtarget<PPCSubtarget>().isDarwin();
1149   if (isPIC) {
1150     HiOpFlags |= PPCII::MO_PIC_FLAG;
1151     LoOpFlags |= PPCII::MO_PIC_FLAG;
1152   }
1153
1154   // If this is a reference to a global value that requires a non-lazy-ptr, make
1155   // sure that instruction lowering adds it.
1156   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1157     HiOpFlags |= PPCII::MO_NLP_FLAG;
1158     LoOpFlags |= PPCII::MO_NLP_FLAG;
1159
1160     if (GV->hasHiddenVisibility()) {
1161       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1162       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1163     }
1164   }
1165
1166   return isPIC;
1167 }
1168
1169 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1170                              SelectionDAG &DAG) {
1171   EVT PtrVT = HiPart.getValueType();
1172   SDValue Zero = DAG.getConstant(0, PtrVT);
1173   DebugLoc DL = HiPart.getDebugLoc();
1174
1175   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1176   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1177
1178   // With PIC, the first instruction is actually "GR+hi(&G)".
1179   if (isPIC)
1180     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1181                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1182
1183   // Generate non-pic code that has direct accesses to the constant pool.
1184   // The address of the global is just (hi(&g)+lo(&g)).
1185   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1186 }
1187
1188 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1189                                              SelectionDAG &DAG) const {
1190   EVT PtrVT = Op.getValueType();
1191   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1192   const Constant *C = CP->getConstVal();
1193
1194   unsigned MOHiFlag, MOLoFlag;
1195   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1196   SDValue CPIHi =
1197     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1198   SDValue CPILo =
1199     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1200   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1201 }
1202
1203 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1204   EVT PtrVT = Op.getValueType();
1205   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1206
1207   unsigned MOHiFlag, MOLoFlag;
1208   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1209   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1210   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1211   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1212 }
1213
1214 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1215                                              SelectionDAG &DAG) const {
1216   EVT PtrVT = Op.getValueType();
1217
1218   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1219
1220   unsigned MOHiFlag, MOLoFlag;
1221   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1222   SDValue TgtBAHi = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOHiFlag);
1223   SDValue TgtBALo = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOLoFlag);
1224   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1225 }
1226
1227 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1228                                               SelectionDAG &DAG) const {
1229
1230   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1231   DebugLoc dl = GA->getDebugLoc();
1232   const GlobalValue *GV = GA->getGlobal();
1233   EVT PtrVT = getPointerTy();
1234   bool is64bit = PPCSubTarget.isPPC64();
1235
1236   TLSModel::Model model = getTargetMachine().getTLSModel(GV);
1237
1238   SDValue TGAHi = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1239                                              PPCII::MO_TPREL16_HA);
1240   SDValue TGALo = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1241                                              PPCII::MO_TPREL16_LO);
1242
1243   if (model != TLSModel::LocalExec)
1244     llvm_unreachable("only local-exec TLS mode supported");
1245   SDValue TLSReg = DAG.getRegister(is64bit ? PPC::X13 : PPC::R2,
1246                                    is64bit ? MVT::i64 : MVT::i32);
1247   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, TGAHi, TLSReg);
1248   return DAG.getNode(PPCISD::Lo, dl, PtrVT, TGALo, Hi);
1249 }
1250
1251 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1252                                               SelectionDAG &DAG) const {
1253   EVT PtrVT = Op.getValueType();
1254   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1255   DebugLoc DL = GSDN->getDebugLoc();
1256   const GlobalValue *GV = GSDN->getGlobal();
1257
1258   // 64-bit SVR4 ABI code is always position-independent.
1259   // The actual address of the GlobalValue is stored in the TOC.
1260   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1261     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1262     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1263                        DAG.getRegister(PPC::X2, MVT::i64));
1264   }
1265
1266   unsigned MOHiFlag, MOLoFlag;
1267   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1268
1269   SDValue GAHi =
1270     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1271   SDValue GALo =
1272     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1273
1274   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1275
1276   // If the global reference is actually to a non-lazy-pointer, we have to do an
1277   // extra load to get the address of the global.
1278   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1279     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1280                       false, false, false, 0);
1281   return Ptr;
1282 }
1283
1284 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1285   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1286   DebugLoc dl = Op.getDebugLoc();
1287
1288   // If we're comparing for equality to zero, expose the fact that this is
1289   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1290   // fold the new nodes.
1291   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1292     if (C->isNullValue() && CC == ISD::SETEQ) {
1293       EVT VT = Op.getOperand(0).getValueType();
1294       SDValue Zext = Op.getOperand(0);
1295       if (VT.bitsLT(MVT::i32)) {
1296         VT = MVT::i32;
1297         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1298       }
1299       unsigned Log2b = Log2_32(VT.getSizeInBits());
1300       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1301       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1302                                 DAG.getConstant(Log2b, MVT::i32));
1303       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1304     }
1305     // Leave comparisons against 0 and -1 alone for now, since they're usually
1306     // optimized.  FIXME: revisit this when we can custom lower all setcc
1307     // optimizations.
1308     if (C->isAllOnesValue() || C->isNullValue())
1309       return SDValue();
1310   }
1311
1312   // If we have an integer seteq/setne, turn it into a compare against zero
1313   // by xor'ing the rhs with the lhs, which is faster than setting a
1314   // condition register, reading it back out, and masking the correct bit.  The
1315   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1316   // the result to other bit-twiddling opportunities.
1317   EVT LHSVT = Op.getOperand(0).getValueType();
1318   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1319     EVT VT = Op.getValueType();
1320     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1321                                 Op.getOperand(1));
1322     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1323   }
1324   return SDValue();
1325 }
1326
1327 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1328                                       const PPCSubtarget &Subtarget) const {
1329   SDNode *Node = Op.getNode();
1330   EVT VT = Node->getValueType(0);
1331   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1332   SDValue InChain = Node->getOperand(0);
1333   SDValue VAListPtr = Node->getOperand(1);
1334   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
1335   DebugLoc dl = Node->getDebugLoc();
1336
1337   assert(!Subtarget.isPPC64() && "LowerVAARG is PPC32 only");
1338
1339   // gpr_index
1340   SDValue GprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1341                                     VAListPtr, MachinePointerInfo(SV), MVT::i8,
1342                                     false, false, 0);
1343   InChain = GprIndex.getValue(1);
1344
1345   if (VT == MVT::i64) {
1346     // Check if GprIndex is even
1347     SDValue GprAnd = DAG.getNode(ISD::AND, dl, MVT::i32, GprIndex,
1348                                  DAG.getConstant(1, MVT::i32));
1349     SDValue CC64 = DAG.getSetCC(dl, MVT::i32, GprAnd,
1350                                 DAG.getConstant(0, MVT::i32), ISD::SETNE);
1351     SDValue GprIndexPlusOne = DAG.getNode(ISD::ADD, dl, MVT::i32, GprIndex,
1352                                           DAG.getConstant(1, MVT::i32));
1353     // Align GprIndex to be even if it isn't
1354     GprIndex = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC64, GprIndexPlusOne,
1355                            GprIndex);
1356   }
1357
1358   // fpr index is 1 byte after gpr
1359   SDValue FprPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1360                                DAG.getConstant(1, MVT::i32));
1361
1362   // fpr
1363   SDValue FprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1364                                     FprPtr, MachinePointerInfo(SV), MVT::i8,
1365                                     false, false, 0);
1366   InChain = FprIndex.getValue(1);
1367
1368   SDValue RegSaveAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1369                                        DAG.getConstant(8, MVT::i32));
1370
1371   SDValue OverflowAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1372                                         DAG.getConstant(4, MVT::i32));
1373
1374   // areas
1375   SDValue OverflowArea = DAG.getLoad(MVT::i32, dl, InChain, OverflowAreaPtr,
1376                                      MachinePointerInfo(), false, false,
1377                                      false, 0);
1378   InChain = OverflowArea.getValue(1);
1379
1380   SDValue RegSaveArea = DAG.getLoad(MVT::i32, dl, InChain, RegSaveAreaPtr,
1381                                     MachinePointerInfo(), false, false,
1382                                     false, 0);
1383   InChain = RegSaveArea.getValue(1);
1384
1385   // select overflow_area if index > 8
1386   SDValue CC = DAG.getSetCC(dl, MVT::i32, VT.isInteger() ? GprIndex : FprIndex,
1387                             DAG.getConstant(8, MVT::i32), ISD::SETLT);
1388
1389   // adjustment constant gpr_index * 4/8
1390   SDValue RegConstant = DAG.getNode(ISD::MUL, dl, MVT::i32,
1391                                     VT.isInteger() ? GprIndex : FprIndex,
1392                                     DAG.getConstant(VT.isInteger() ? 4 : 8,
1393                                                     MVT::i32));
1394
1395   // OurReg = RegSaveArea + RegConstant
1396   SDValue OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, RegSaveArea,
1397                                RegConstant);
1398
1399   // Floating types are 32 bytes into RegSaveArea
1400   if (VT.isFloatingPoint())
1401     OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, OurReg,
1402                          DAG.getConstant(32, MVT::i32));
1403
1404   // increase {f,g}pr_index by 1 (or 2 if VT is i64)
1405   SDValue IndexPlus1 = DAG.getNode(ISD::ADD, dl, MVT::i32,
1406                                    VT.isInteger() ? GprIndex : FprIndex,
1407                                    DAG.getConstant(VT == MVT::i64 ? 2 : 1,
1408                                                    MVT::i32));
1409
1410   InChain = DAG.getTruncStore(InChain, dl, IndexPlus1,
1411                               VT.isInteger() ? VAListPtr : FprPtr,
1412                               MachinePointerInfo(SV),
1413                               MVT::i8, false, false, 0);
1414
1415   // determine if we should load from reg_save_area or overflow_area
1416   SDValue Result = DAG.getNode(ISD::SELECT, dl, PtrVT, CC, OurReg, OverflowArea);
1417
1418   // increase overflow_area by 4/8 if gpr/fpr > 8
1419   SDValue OverflowAreaPlusN = DAG.getNode(ISD::ADD, dl, PtrVT, OverflowArea,
1420                                           DAG.getConstant(VT.isInteger() ? 4 : 8,
1421                                           MVT::i32));
1422
1423   OverflowArea = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC, OverflowArea,
1424                              OverflowAreaPlusN);
1425
1426   InChain = DAG.getTruncStore(InChain, dl, OverflowArea,
1427                               OverflowAreaPtr,
1428                               MachinePointerInfo(),
1429                               MVT::i32, false, false, 0);
1430
1431   return DAG.getLoad(VT, dl, InChain, Result, MachinePointerInfo(),
1432                      false, false, false, 0);
1433 }
1434
1435 SDValue PPCTargetLowering::LowerADJUST_TRAMPOLINE(SDValue Op,
1436                                                   SelectionDAG &DAG) const {
1437   return Op.getOperand(0);
1438 }
1439
1440 SDValue PPCTargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
1441                                                 SelectionDAG &DAG) const {
1442   SDValue Chain = Op.getOperand(0);
1443   SDValue Trmp = Op.getOperand(1); // trampoline
1444   SDValue FPtr = Op.getOperand(2); // nested function
1445   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1446   DebugLoc dl = Op.getDebugLoc();
1447
1448   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1449   bool isPPC64 = (PtrVT == MVT::i64);
1450   Type *IntPtrTy =
1451     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType(
1452                                                              *DAG.getContext());
1453
1454   TargetLowering::ArgListTy Args;
1455   TargetLowering::ArgListEntry Entry;
1456
1457   Entry.Ty = IntPtrTy;
1458   Entry.Node = Trmp; Args.push_back(Entry);
1459
1460   // TrampSize == (isPPC64 ? 48 : 40);
1461   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1462                                isPPC64 ? MVT::i64 : MVT::i32);
1463   Args.push_back(Entry);
1464
1465   Entry.Node = FPtr; Args.push_back(Entry);
1466   Entry.Node = Nest; Args.push_back(Entry);
1467
1468   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1469   TargetLowering::CallLoweringInfo CLI(Chain,
1470                                        Type::getVoidTy(*DAG.getContext()),
1471                                        false, false, false, false, 0,
1472                                        CallingConv::C,
1473                 /*isTailCall=*/false,
1474                                        /*doesNotRet=*/false,
1475                                        /*isReturnValueUsed=*/true,
1476                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1477                 Args, DAG, dl);
1478   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1479
1480   return CallResult.second;
1481 }
1482
1483 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1484                                         const PPCSubtarget &Subtarget) const {
1485   MachineFunction &MF = DAG.getMachineFunction();
1486   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1487
1488   DebugLoc dl = Op.getDebugLoc();
1489
1490   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1491     // vastart just stores the address of the VarArgsFrameIndex slot into the
1492     // memory location argument.
1493     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1494     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1495     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1496     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1497                         MachinePointerInfo(SV),
1498                         false, false, 0);
1499   }
1500
1501   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1502   // We suppose the given va_list is already allocated.
1503   //
1504   // typedef struct {
1505   //  char gpr;     /* index into the array of 8 GPRs
1506   //                 * stored in the register save area
1507   //                 * gpr=0 corresponds to r3,
1508   //                 * gpr=1 to r4, etc.
1509   //                 */
1510   //  char fpr;     /* index into the array of 8 FPRs
1511   //                 * stored in the register save area
1512   //                 * fpr=0 corresponds to f1,
1513   //                 * fpr=1 to f2, etc.
1514   //                 */
1515   //  char *overflow_arg_area;
1516   //                /* location on stack that holds
1517   //                 * the next overflow argument
1518   //                 */
1519   //  char *reg_save_area;
1520   //               /* where r3:r10 and f1:f8 (if saved)
1521   //                * are stored
1522   //                */
1523   // } va_list[1];
1524
1525
1526   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1527   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1528
1529
1530   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1531
1532   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1533                                             PtrVT);
1534   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1535                                  PtrVT);
1536
1537   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1538   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1539
1540   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1541   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1542
1543   uint64_t FPROffset = 1;
1544   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1545
1546   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1547
1548   // Store first byte : number of int regs
1549   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1550                                          Op.getOperand(1),
1551                                          MachinePointerInfo(SV),
1552                                          MVT::i8, false, false, 0);
1553   uint64_t nextOffset = FPROffset;
1554   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1555                                   ConstFPROffset);
1556
1557   // Store second byte : number of float regs
1558   SDValue secondStore =
1559     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1560                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1561                       false, false, 0);
1562   nextOffset += StackOffset;
1563   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1564
1565   // Store second word : arguments given on stack
1566   SDValue thirdStore =
1567     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1568                  MachinePointerInfo(SV, nextOffset),
1569                  false, false, 0);
1570   nextOffset += FrameOffset;
1571   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1572
1573   // Store third word : arguments given in registers
1574   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1575                       MachinePointerInfo(SV, nextOffset),
1576                       false, false, 0);
1577
1578 }
1579
1580 #include "PPCGenCallingConv.inc"
1581
1582 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1583                                      CCValAssign::LocInfo &LocInfo,
1584                                      ISD::ArgFlagsTy &ArgFlags,
1585                                      CCState &State) {
1586   return true;
1587 }
1588
1589 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1590                                             MVT &LocVT,
1591                                             CCValAssign::LocInfo &LocInfo,
1592                                             ISD::ArgFlagsTy &ArgFlags,
1593                                             CCState &State) {
1594   static const uint16_t ArgRegs[] = {
1595     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1596     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1597   };
1598   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1599
1600   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1601
1602   // Skip one register if the first unallocated register has an even register
1603   // number and there are still argument registers available which have not been
1604   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1605   // need to skip a register if RegNum is odd.
1606   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1607     State.AllocateReg(ArgRegs[RegNum]);
1608   }
1609
1610   // Always return false here, as this function only makes sure that the first
1611   // unallocated register has an odd register number and does not actually
1612   // allocate a register for the current argument.
1613   return false;
1614 }
1615
1616 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1617                                               MVT &LocVT,
1618                                               CCValAssign::LocInfo &LocInfo,
1619                                               ISD::ArgFlagsTy &ArgFlags,
1620                                               CCState &State) {
1621   static const uint16_t ArgRegs[] = {
1622     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1623     PPC::F8
1624   };
1625
1626   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1627
1628   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1629
1630   // If there is only one Floating-point register left we need to put both f64
1631   // values of a split ppc_fp128 value on the stack.
1632   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1633     State.AllocateReg(ArgRegs[RegNum]);
1634   }
1635
1636   // Always return false here, as this function only makes sure that the two f64
1637   // values a ppc_fp128 value is split into are both passed in registers or both
1638   // passed on the stack and does not actually allocate a register for the
1639   // current argument.
1640   return false;
1641 }
1642
1643 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1644 /// on Darwin.
1645 static const uint16_t *GetFPR() {
1646   static const uint16_t FPR[] = {
1647     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1648     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1649   };
1650
1651   return FPR;
1652 }
1653
1654 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1655 /// the stack.
1656 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1657                                        unsigned PtrByteSize) {
1658   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1659   if (Flags.isByVal())
1660     ArgSize = Flags.getByValSize();
1661   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1662
1663   return ArgSize;
1664 }
1665
1666 SDValue
1667 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1668                                         CallingConv::ID CallConv, bool isVarArg,
1669                                         const SmallVectorImpl<ISD::InputArg>
1670                                           &Ins,
1671                                         DebugLoc dl, SelectionDAG &DAG,
1672                                         SmallVectorImpl<SDValue> &InVals)
1673                                           const {
1674   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
1675     return LowerFormalArguments_SVR4(Chain, CallConv, isVarArg, Ins,
1676                                      dl, DAG, InVals);
1677   } else {
1678     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1679                                        dl, DAG, InVals);
1680   }
1681 }
1682
1683 SDValue
1684 PPCTargetLowering::LowerFormalArguments_SVR4(
1685                                       SDValue Chain,
1686                                       CallingConv::ID CallConv, bool isVarArg,
1687                                       const SmallVectorImpl<ISD::InputArg>
1688                                         &Ins,
1689                                       DebugLoc dl, SelectionDAG &DAG,
1690                                       SmallVectorImpl<SDValue> &InVals) const {
1691
1692   // 32-bit SVR4 ABI Stack Frame Layout:
1693   //              +-----------------------------------+
1694   //        +-->  |            Back chain             |
1695   //        |     +-----------------------------------+
1696   //        |     | Floating-point register save area |
1697   //        |     +-----------------------------------+
1698   //        |     |    General register save area     |
1699   //        |     +-----------------------------------+
1700   //        |     |          CR save word             |
1701   //        |     +-----------------------------------+
1702   //        |     |         VRSAVE save word          |
1703   //        |     +-----------------------------------+
1704   //        |     |         Alignment padding         |
1705   //        |     +-----------------------------------+
1706   //        |     |     Vector register save area     |
1707   //        |     +-----------------------------------+
1708   //        |     |       Local variable space        |
1709   //        |     +-----------------------------------+
1710   //        |     |        Parameter list area        |
1711   //        |     +-----------------------------------+
1712   //        |     |           LR save word            |
1713   //        |     +-----------------------------------+
1714   // SP-->  +---  |            Back chain             |
1715   //              +-----------------------------------+
1716   //
1717   // Specifications:
1718   //   System V Application Binary Interface PowerPC Processor Supplement
1719   //   AltiVec Technology Programming Interface Manual
1720
1721   MachineFunction &MF = DAG.getMachineFunction();
1722   MachineFrameInfo *MFI = MF.getFrameInfo();
1723   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1724
1725   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1726   // Potential tail calls could cause overwriting of argument stack slots.
1727   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1728                        (CallConv == CallingConv::Fast));
1729   unsigned PtrByteSize = 4;
1730
1731   // Assign locations to all of the incoming arguments.
1732   SmallVector<CCValAssign, 16> ArgLocs;
1733   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1734                  getTargetMachine(), ArgLocs, *DAG.getContext());
1735
1736   // Reserve space for the linkage area on the stack.
1737   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
1738
1739   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1740
1741   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1742     CCValAssign &VA = ArgLocs[i];
1743
1744     // Arguments stored in registers.
1745     if (VA.isRegLoc()) {
1746       const TargetRegisterClass *RC;
1747       EVT ValVT = VA.getValVT();
1748
1749       switch (ValVT.getSimpleVT().SimpleTy) {
1750         default:
1751           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1752         case MVT::i32:
1753           RC = &PPC::GPRCRegClass;
1754           break;
1755         case MVT::f32:
1756           RC = &PPC::F4RCRegClass;
1757           break;
1758         case MVT::f64:
1759           RC = &PPC::F8RCRegClass;
1760           break;
1761         case MVT::v16i8:
1762         case MVT::v8i16:
1763         case MVT::v4i32:
1764         case MVT::v4f32:
1765           RC = &PPC::VRRCRegClass;
1766           break;
1767       }
1768
1769       // Transform the arguments stored in physical registers into virtual ones.
1770       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1771       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1772
1773       InVals.push_back(ArgValue);
1774     } else {
1775       // Argument stored in memory.
1776       assert(VA.isMemLoc());
1777
1778       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1779       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1780                                       isImmutable);
1781
1782       // Create load nodes to retrieve arguments from the stack.
1783       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1784       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1785                                    MachinePointerInfo(),
1786                                    false, false, false, 0));
1787     }
1788   }
1789
1790   // Assign locations to all of the incoming aggregate by value arguments.
1791   // Aggregates passed by value are stored in the local variable space of the
1792   // caller's stack frame, right above the parameter list area.
1793   SmallVector<CCValAssign, 16> ByValArgLocs;
1794   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1795                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
1796
1797   // Reserve stack space for the allocations in CCInfo.
1798   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1799
1800   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1801
1802   // Area that is at least reserved in the caller of this function.
1803   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1804
1805   // Set the size that is at least reserved in caller of this function.  Tail
1806   // call optimized function's reserved stack space needs to be aligned so that
1807   // taking the difference between two stack areas will result in an aligned
1808   // stack.
1809   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1810
1811   MinReservedArea =
1812     std::max(MinReservedArea,
1813              PPCFrameLowering::getMinCallFrameSize(false, false));
1814
1815   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
1816     getStackAlignment();
1817   unsigned AlignMask = TargetAlign-1;
1818   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1819
1820   FI->setMinReservedArea(MinReservedArea);
1821
1822   SmallVector<SDValue, 8> MemOps;
1823
1824   // If the function takes variable number of arguments, make a frame index for
1825   // the start of the first vararg value... for expansion of llvm.va_start.
1826   if (isVarArg) {
1827     static const uint16_t GPArgRegs[] = {
1828       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1829       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1830     };
1831     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1832
1833     static const uint16_t FPArgRegs[] = {
1834       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1835       PPC::F8
1836     };
1837     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1838
1839     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1840                                                           NumGPArgRegs));
1841     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1842                                                           NumFPArgRegs));
1843
1844     // Make room for NumGPArgRegs and NumFPArgRegs.
1845     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1846                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1847
1848     FuncInfo->setVarArgsStackOffset(
1849       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1850                              CCInfo.getNextStackOffset(), true));
1851
1852     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1853     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1854
1855     // The fixed integer arguments of a variadic function are stored to the
1856     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
1857     // the result of va_next.
1858     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1859       // Get an existing live-in vreg, or add a new one.
1860       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
1861       if (!VReg)
1862         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1863
1864       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1865       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1866                                    MachinePointerInfo(), false, false, 0);
1867       MemOps.push_back(Store);
1868       // Increment the address by four for the next argument to store
1869       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1870       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1871     }
1872
1873     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1874     // is set.
1875     // The double arguments are stored to the VarArgsFrameIndex
1876     // on the stack.
1877     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1878       // Get an existing live-in vreg, or add a new one.
1879       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
1880       if (!VReg)
1881         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1882
1883       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1884       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1885                                    MachinePointerInfo(), false, false, 0);
1886       MemOps.push_back(Store);
1887       // Increment the address by eight for the next argument to store
1888       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1889                                          PtrVT);
1890       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1891     }
1892   }
1893
1894   if (!MemOps.empty())
1895     Chain = DAG.getNode(ISD::TokenFactor, dl,
1896                         MVT::Other, &MemOps[0], MemOps.size());
1897
1898   return Chain;
1899 }
1900
1901 SDValue
1902 PPCTargetLowering::LowerFormalArguments_Darwin(
1903                                       SDValue Chain,
1904                                       CallingConv::ID CallConv, bool isVarArg,
1905                                       const SmallVectorImpl<ISD::InputArg>
1906                                         &Ins,
1907                                       DebugLoc dl, SelectionDAG &DAG,
1908                                       SmallVectorImpl<SDValue> &InVals) const {
1909   // TODO: add description of PPC stack frame format, or at least some docs.
1910   //
1911   MachineFunction &MF = DAG.getMachineFunction();
1912   MachineFrameInfo *MFI = MF.getFrameInfo();
1913   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1914
1915   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1916   bool isPPC64 = PtrVT == MVT::i64;
1917   // Potential tail calls could cause overwriting of argument stack slots.
1918   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1919                        (CallConv == CallingConv::Fast));
1920   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1921
1922   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
1923   // Area that is at least reserved in caller of this function.
1924   unsigned MinReservedArea = ArgOffset;
1925
1926   static const uint16_t GPR_32[] = {           // 32-bit registers.
1927     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1928     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1929   };
1930   static const uint16_t GPR_64[] = {           // 64-bit registers.
1931     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1932     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1933   };
1934
1935   static const uint16_t *FPR = GetFPR();
1936
1937   static const uint16_t VR[] = {
1938     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1939     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1940   };
1941
1942   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1943   const unsigned Num_FPR_Regs = 13;
1944   const unsigned Num_VR_Regs  = array_lengthof( VR);
1945
1946   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1947
1948   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
1949
1950   // In 32-bit non-varargs functions, the stack space for vectors is after the
1951   // stack space for non-vectors.  We do not use this space unless we have
1952   // too many vectors to fit in registers, something that only occurs in
1953   // constructed examples:), but we have to walk the arglist to figure
1954   // that out...for the pathological case, compute VecArgOffset as the
1955   // start of the vector parameter area.  Computing VecArgOffset is the
1956   // entire point of the following loop.
1957   unsigned VecArgOffset = ArgOffset;
1958   if (!isVarArg && !isPPC64) {
1959     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
1960          ++ArgNo) {
1961       EVT ObjectVT = Ins[ArgNo].VT;
1962       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1963
1964       if (Flags.isByVal()) {
1965         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1966         unsigned ObjSize = Flags.getByValSize();
1967         unsigned ArgSize =
1968                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1969         VecArgOffset += ArgSize;
1970         continue;
1971       }
1972
1973       switch(ObjectVT.getSimpleVT().SimpleTy) {
1974       default: llvm_unreachable("Unhandled argument type!");
1975       case MVT::i32:
1976       case MVT::f32:
1977         VecArgOffset += isPPC64 ? 8 : 4;
1978         break;
1979       case MVT::i64:  // PPC64
1980       case MVT::f64:
1981         VecArgOffset += 8;
1982         break;
1983       case MVT::v4f32:
1984       case MVT::v4i32:
1985       case MVT::v8i16:
1986       case MVT::v16i8:
1987         // Nothing to do, we're only looking at Nonvector args here.
1988         break;
1989       }
1990     }
1991   }
1992   // We've found where the vector parameter area in memory is.  Skip the
1993   // first 12 parameters; these don't use that memory.
1994   VecArgOffset = ((VecArgOffset+15)/16)*16;
1995   VecArgOffset += 12*16;
1996
1997   // Add DAG nodes to load the arguments or copy them out of registers.  On
1998   // entry to a function on PPC, the arguments start after the linkage area,
1999   // although the first ones are often in registers.
2000
2001   SmallVector<SDValue, 8> MemOps;
2002   unsigned nAltivecParamsAtEnd = 0;
2003   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
2004     SDValue ArgVal;
2005     bool needsLoad = false;
2006     EVT ObjectVT = Ins[ArgNo].VT;
2007     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
2008     unsigned ArgSize = ObjSize;
2009     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2010
2011     unsigned CurArgOffset = ArgOffset;
2012
2013     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
2014     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
2015         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
2016       if (isVarArg || isPPC64) {
2017         MinReservedArea = ((MinReservedArea+15)/16)*16;
2018         MinReservedArea += CalculateStackSlotSize(ObjectVT,
2019                                                   Flags,
2020                                                   PtrByteSize);
2021       } else  nAltivecParamsAtEnd++;
2022     } else
2023       // Calculate min reserved area.
2024       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
2025                                                 Flags,
2026                                                 PtrByteSize);
2027
2028     // FIXME the codegen can be much improved in some cases.
2029     // We do not have to keep everything in memory.
2030     if (Flags.isByVal()) {
2031       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
2032       ObjSize = Flags.getByValSize();
2033       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2034       // Objects of size 1 and 2 are right justified, everything else is
2035       // left justified.  This means the memory address is adjusted forwards.
2036       if (ObjSize==1 || ObjSize==2) {
2037         CurArgOffset = CurArgOffset + (4 - ObjSize);
2038       }
2039       // The value of the object is its address.
2040       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
2041       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2042       InVals.push_back(FIN);
2043       if (ObjSize==1 || ObjSize==2) {
2044         if (GPR_idx != Num_GPR_Regs) {
2045           unsigned VReg;
2046           if (isPPC64)
2047             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2048           else
2049             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2050           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2051           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2052                                             MachinePointerInfo(),
2053                                             ObjSize==1 ? MVT::i8 : MVT::i16,
2054                                             false, false, 0);
2055           MemOps.push_back(Store);
2056           ++GPR_idx;
2057         }
2058
2059         ArgOffset += PtrByteSize;
2060
2061         continue;
2062       }
2063       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2064         // Store whatever pieces of the object are in registers
2065         // to memory.  ArgVal will be address of the beginning of
2066         // the object.
2067         if (GPR_idx != Num_GPR_Regs) {
2068           unsigned VReg;
2069           if (isPPC64)
2070             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2071           else
2072             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2073           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2074           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2075           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2076           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2077                                        MachinePointerInfo(),
2078                                        false, false, 0);
2079           MemOps.push_back(Store);
2080           ++GPR_idx;
2081           ArgOffset += PtrByteSize;
2082         } else {
2083           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
2084           break;
2085         }
2086       }
2087       continue;
2088     }
2089
2090     switch (ObjectVT.getSimpleVT().SimpleTy) {
2091     default: llvm_unreachable("Unhandled argument type!");
2092     case MVT::i32:
2093       if (!isPPC64) {
2094         if (GPR_idx != Num_GPR_Regs) {
2095           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2096           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2097           ++GPR_idx;
2098         } else {
2099           needsLoad = true;
2100           ArgSize = PtrByteSize;
2101         }
2102         // All int arguments reserve stack space in the Darwin ABI.
2103         ArgOffset += PtrByteSize;
2104         break;
2105       }
2106       // FALLTHROUGH
2107     case MVT::i64:  // PPC64
2108       if (GPR_idx != Num_GPR_Regs) {
2109         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2110         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2111
2112         if (ObjectVT == MVT::i32) {
2113           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2114           // value to MVT::i64 and then truncate to the correct register size.
2115           if (Flags.isSExt())
2116             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
2117                                  DAG.getValueType(ObjectVT));
2118           else if (Flags.isZExt())
2119             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
2120                                  DAG.getValueType(ObjectVT));
2121
2122           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
2123         }
2124
2125         ++GPR_idx;
2126       } else {
2127         needsLoad = true;
2128         ArgSize = PtrByteSize;
2129       }
2130       // All int arguments reserve stack space in the Darwin ABI.
2131       ArgOffset += 8;
2132       break;
2133
2134     case MVT::f32:
2135     case MVT::f64:
2136       // Every 4 bytes of argument space consumes one of the GPRs available for
2137       // argument passing.
2138       if (GPR_idx != Num_GPR_Regs) {
2139         ++GPR_idx;
2140         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2141           ++GPR_idx;
2142       }
2143       if (FPR_idx != Num_FPR_Regs) {
2144         unsigned VReg;
2145
2146         if (ObjectVT == MVT::f32)
2147           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2148         else
2149           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2150
2151         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2152         ++FPR_idx;
2153       } else {
2154         needsLoad = true;
2155       }
2156
2157       // All FP arguments reserve stack space in the Darwin ABI.
2158       ArgOffset += isPPC64 ? 8 : ObjSize;
2159       break;
2160     case MVT::v4f32:
2161     case MVT::v4i32:
2162     case MVT::v8i16:
2163     case MVT::v16i8:
2164       // Note that vector arguments in registers don't reserve stack space,
2165       // except in varargs functions.
2166       if (VR_idx != Num_VR_Regs) {
2167         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2168         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2169         if (isVarArg) {
2170           while ((ArgOffset % 16) != 0) {
2171             ArgOffset += PtrByteSize;
2172             if (GPR_idx != Num_GPR_Regs)
2173               GPR_idx++;
2174           }
2175           ArgOffset += 16;
2176           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2177         }
2178         ++VR_idx;
2179       } else {
2180         if (!isVarArg && !isPPC64) {
2181           // Vectors go after all the nonvectors.
2182           CurArgOffset = VecArgOffset;
2183           VecArgOffset += 16;
2184         } else {
2185           // Vectors are aligned.
2186           ArgOffset = ((ArgOffset+15)/16)*16;
2187           CurArgOffset = ArgOffset;
2188           ArgOffset += 16;
2189         }
2190         needsLoad = true;
2191       }
2192       break;
2193     }
2194
2195     // We need to load the argument to a virtual register if we determined above
2196     // that we ran out of physical registers of the appropriate type.
2197     if (needsLoad) {
2198       int FI = MFI->CreateFixedObject(ObjSize,
2199                                       CurArgOffset + (ArgSize - ObjSize),
2200                                       isImmutable);
2201       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2202       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2203                            false, false, false, 0);
2204     }
2205
2206     InVals.push_back(ArgVal);
2207   }
2208
2209   // Set the size that is at least reserved in caller of this function.  Tail
2210   // call optimized function's reserved stack space needs to be aligned so that
2211   // taking the difference between two stack areas will result in an aligned
2212   // stack.
2213   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2214   // Add the Altivec parameters at the end, if needed.
2215   if (nAltivecParamsAtEnd) {
2216     MinReservedArea = ((MinReservedArea+15)/16)*16;
2217     MinReservedArea += 16*nAltivecParamsAtEnd;
2218   }
2219   MinReservedArea =
2220     std::max(MinReservedArea,
2221              PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2222   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
2223     getStackAlignment();
2224   unsigned AlignMask = TargetAlign-1;
2225   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2226   FI->setMinReservedArea(MinReservedArea);
2227
2228   // If the function takes variable number of arguments, make a frame index for
2229   // the start of the first vararg value... for expansion of llvm.va_start.
2230   if (isVarArg) {
2231     int Depth = ArgOffset;
2232
2233     FuncInfo->setVarArgsFrameIndex(
2234       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2235                              Depth, true));
2236     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2237
2238     // If this function is vararg, store any remaining integer argument regs
2239     // to their spots on the stack so that they may be loaded by deferencing the
2240     // result of va_next.
2241     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2242       unsigned VReg;
2243
2244       if (isPPC64)
2245         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2246       else
2247         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2248
2249       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2250       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2251                                    MachinePointerInfo(), false, false, 0);
2252       MemOps.push_back(Store);
2253       // Increment the address by four for the next argument to store
2254       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2255       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2256     }
2257   }
2258
2259   if (!MemOps.empty())
2260     Chain = DAG.getNode(ISD::TokenFactor, dl,
2261                         MVT::Other, &MemOps[0], MemOps.size());
2262
2263   return Chain;
2264 }
2265
2266 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
2267 /// linkage area for the Darwin ABI.
2268 static unsigned
2269 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2270                                      bool isPPC64,
2271                                      bool isVarArg,
2272                                      unsigned CC,
2273                                      const SmallVectorImpl<ISD::OutputArg>
2274                                        &Outs,
2275                                      const SmallVectorImpl<SDValue> &OutVals,
2276                                      unsigned &nAltivecParamsAtEnd) {
2277   // Count how many bytes are to be pushed on the stack, including the linkage
2278   // area, and parameter passing area.  We start with 24/48 bytes, which is
2279   // prereserved space for [SP][CR][LR][3 x unused].
2280   unsigned NumBytes = PPCFrameLowering::getLinkageSize(isPPC64, true);
2281   unsigned NumOps = Outs.size();
2282   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2283
2284   // Add up all the space actually used.
2285   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2286   // they all go in registers, but we must reserve stack space for them for
2287   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2288   // assigned stack space in order, with padding so Altivec parameters are
2289   // 16-byte aligned.
2290   nAltivecParamsAtEnd = 0;
2291   for (unsigned i = 0; i != NumOps; ++i) {
2292     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2293     EVT ArgVT = Outs[i].VT;
2294     // Varargs Altivec parameters are padded to a 16 byte boundary.
2295     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2296         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2297       if (!isVarArg && !isPPC64) {
2298         // Non-varargs Altivec parameters go after all the non-Altivec
2299         // parameters; handle those later so we know how much padding we need.
2300         nAltivecParamsAtEnd++;
2301         continue;
2302       }
2303       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2304       NumBytes = ((NumBytes+15)/16)*16;
2305     }
2306     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2307   }
2308
2309    // Allow for Altivec parameters at the end, if needed.
2310   if (nAltivecParamsAtEnd) {
2311     NumBytes = ((NumBytes+15)/16)*16;
2312     NumBytes += 16*nAltivecParamsAtEnd;
2313   }
2314
2315   // The prolog code of the callee may store up to 8 GPR argument registers to
2316   // the stack, allowing va_start to index over them in memory if its varargs.
2317   // Because we cannot tell if this is needed on the caller side, we have to
2318   // conservatively assume that it is needed.  As such, make sure we have at
2319   // least enough stack space for the caller to store the 8 GPRs.
2320   NumBytes = std::max(NumBytes,
2321                       PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2322
2323   // Tail call needs the stack to be aligned.
2324   if (CC == CallingConv::Fast && DAG.getTarget().Options.GuaranteedTailCallOpt){
2325     unsigned TargetAlign = DAG.getMachineFunction().getTarget().
2326       getFrameLowering()->getStackAlignment();
2327     unsigned AlignMask = TargetAlign-1;
2328     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2329   }
2330
2331   return NumBytes;
2332 }
2333
2334 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2335 /// adjusted to accommodate the arguments for the tailcall.
2336 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2337                                    unsigned ParamSize) {
2338
2339   if (!isTailCall) return 0;
2340
2341   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2342   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2343   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2344   // Remember only if the new adjustement is bigger.
2345   if (SPDiff < FI->getTailCallSPDelta())
2346     FI->setTailCallSPDelta(SPDiff);
2347
2348   return SPDiff;
2349 }
2350
2351 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2352 /// for tail call optimization. Targets which want to do tail call
2353 /// optimization should implement this function.
2354 bool
2355 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2356                                                      CallingConv::ID CalleeCC,
2357                                                      bool isVarArg,
2358                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2359                                                      SelectionDAG& DAG) const {
2360   if (!getTargetMachine().Options.GuaranteedTailCallOpt)
2361     return false;
2362
2363   // Variable argument functions are not supported.
2364   if (isVarArg)
2365     return false;
2366
2367   MachineFunction &MF = DAG.getMachineFunction();
2368   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2369   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2370     // Functions containing by val parameters are not supported.
2371     for (unsigned i = 0; i != Ins.size(); i++) {
2372        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2373        if (Flags.isByVal()) return false;
2374     }
2375
2376     // Non PIC/GOT  tail calls are supported.
2377     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2378       return true;
2379
2380     // At the moment we can only do local tail calls (in same module, hidden
2381     // or protected) if we are generating PIC.
2382     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2383       return G->getGlobal()->hasHiddenVisibility()
2384           || G->getGlobal()->hasProtectedVisibility();
2385   }
2386
2387   return false;
2388 }
2389
2390 /// isCallCompatibleAddress - Return the immediate to use if the specified
2391 /// 32-bit value is representable in the immediate field of a BxA instruction.
2392 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2393   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2394   if (!C) return 0;
2395
2396   int Addr = C->getZExtValue();
2397   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2398       (Addr << 6 >> 6) != Addr)
2399     return 0;  // Top 6 bits have to be sext of immediate.
2400
2401   return DAG.getConstant((int)C->getZExtValue() >> 2,
2402                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2403 }
2404
2405 namespace {
2406
2407 struct TailCallArgumentInfo {
2408   SDValue Arg;
2409   SDValue FrameIdxOp;
2410   int       FrameIdx;
2411
2412   TailCallArgumentInfo() : FrameIdx(0) {}
2413 };
2414
2415 }
2416
2417 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2418 static void
2419 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2420                                            SDValue Chain,
2421                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2422                    SmallVector<SDValue, 8> &MemOpChains,
2423                    DebugLoc dl) {
2424   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2425     SDValue Arg = TailCallArgs[i].Arg;
2426     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2427     int FI = TailCallArgs[i].FrameIdx;
2428     // Store relative to framepointer.
2429     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2430                                        MachinePointerInfo::getFixedStack(FI),
2431                                        false, false, 0));
2432   }
2433 }
2434
2435 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2436 /// the appropriate stack slot for the tail call optimized function call.
2437 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2438                                                MachineFunction &MF,
2439                                                SDValue Chain,
2440                                                SDValue OldRetAddr,
2441                                                SDValue OldFP,
2442                                                int SPDiff,
2443                                                bool isPPC64,
2444                                                bool isDarwinABI,
2445                                                DebugLoc dl) {
2446   if (SPDiff) {
2447     // Calculate the new stack slot for the return address.
2448     int SlotSize = isPPC64 ? 8 : 4;
2449     int NewRetAddrLoc = SPDiff + PPCFrameLowering::getReturnSaveOffset(isPPC64,
2450                                                                    isDarwinABI);
2451     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2452                                                           NewRetAddrLoc, true);
2453     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2454     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2455     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2456                          MachinePointerInfo::getFixedStack(NewRetAddr),
2457                          false, false, 0);
2458
2459     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2460     // slot as the FP is never overwritten.
2461     if (isDarwinABI) {
2462       int NewFPLoc =
2463         SPDiff + PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2464       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2465                                                           true);
2466       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2467       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2468                            MachinePointerInfo::getFixedStack(NewFPIdx),
2469                            false, false, 0);
2470     }
2471   }
2472   return Chain;
2473 }
2474
2475 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2476 /// the position of the argument.
2477 static void
2478 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2479                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2480                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2481   int Offset = ArgOffset + SPDiff;
2482   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2483   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2484   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2485   SDValue FIN = DAG.getFrameIndex(FI, VT);
2486   TailCallArgumentInfo Info;
2487   Info.Arg = Arg;
2488   Info.FrameIdxOp = FIN;
2489   Info.FrameIdx = FI;
2490   TailCallArguments.push_back(Info);
2491 }
2492
2493 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2494 /// stack slot. Returns the chain as result and the loaded frame pointers in
2495 /// LROpOut/FPOpout. Used when tail calling.
2496 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2497                                                         int SPDiff,
2498                                                         SDValue Chain,
2499                                                         SDValue &LROpOut,
2500                                                         SDValue &FPOpOut,
2501                                                         bool isDarwinABI,
2502                                                         DebugLoc dl) const {
2503   if (SPDiff) {
2504     // Load the LR and FP stack slot for later adjusting.
2505     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2506     LROpOut = getReturnAddrFrameIndex(DAG);
2507     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2508                           false, false, false, 0);
2509     Chain = SDValue(LROpOut.getNode(), 1);
2510
2511     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2512     // slot as the FP is never overwritten.
2513     if (isDarwinABI) {
2514       FPOpOut = getFramePointerFrameIndex(DAG);
2515       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2516                             false, false, false, 0);
2517       Chain = SDValue(FPOpOut.getNode(), 1);
2518     }
2519   }
2520   return Chain;
2521 }
2522
2523 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2524 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2525 /// specified by the specific parameter attribute. The copy will be passed as
2526 /// a byval function parameter.
2527 /// Sometimes what we are copying is the end of a larger object, the part that
2528 /// does not fit in registers.
2529 static SDValue
2530 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2531                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2532                           DebugLoc dl) {
2533   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2534   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2535                        false, false, MachinePointerInfo(0),
2536                        MachinePointerInfo(0));
2537 }
2538
2539 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2540 /// tail calls.
2541 static void
2542 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2543                  SDValue Arg, SDValue PtrOff, int SPDiff,
2544                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2545                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2546                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2547                  DebugLoc dl) {
2548   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2549   if (!isTailCall) {
2550     if (isVector) {
2551       SDValue StackPtr;
2552       if (isPPC64)
2553         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2554       else
2555         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2556       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2557                            DAG.getConstant(ArgOffset, PtrVT));
2558     }
2559     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2560                                        MachinePointerInfo(), false, false, 0));
2561   // Calculate and remember argument location.
2562   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2563                                   TailCallArguments);
2564 }
2565
2566 static
2567 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2568                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2569                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2570                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2571   MachineFunction &MF = DAG.getMachineFunction();
2572
2573   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2574   // might overwrite each other in case of tail call optimization.
2575   SmallVector<SDValue, 8> MemOpChains2;
2576   // Do not flag preceding copytoreg stuff together with the following stuff.
2577   InFlag = SDValue();
2578   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2579                                     MemOpChains2, dl);
2580   if (!MemOpChains2.empty())
2581     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2582                         &MemOpChains2[0], MemOpChains2.size());
2583
2584   // Store the return address to the appropriate stack slot.
2585   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2586                                         isPPC64, isDarwinABI, dl);
2587
2588   // Emit callseq_end just before tailcall node.
2589   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2590                              DAG.getIntPtrConstant(0, true), InFlag);
2591   InFlag = Chain.getValue(1);
2592 }
2593
2594 static
2595 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2596                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2597                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2598                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2599                      const PPCSubtarget &PPCSubTarget) {
2600
2601   bool isPPC64 = PPCSubTarget.isPPC64();
2602   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
2603
2604   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2605   NodeTys.push_back(MVT::Other);   // Returns a chain
2606   NodeTys.push_back(MVT::Glue);    // Returns a flag for retval copy to use.
2607
2608   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2609
2610   bool needIndirectCall = true;
2611   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2612     // If this is an absolute destination address, use the munged value.
2613     Callee = SDValue(Dest, 0);
2614     needIndirectCall = false;
2615   }
2616
2617   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2618     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2619     // Use indirect calls for ALL functions calls in JIT mode, since the
2620     // far-call stubs may be outside relocation limits for a BL instruction.
2621     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2622       unsigned OpFlags = 0;
2623       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2624           (PPCSubTarget.getTargetTriple().isMacOSX() &&
2625            PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5)) &&
2626           (G->getGlobal()->isDeclaration() ||
2627            G->getGlobal()->isWeakForLinker())) {
2628         // PC-relative references to external symbols should go through $stub,
2629         // unless we're building with the leopard linker or later, which
2630         // automatically synthesizes these stubs.
2631         OpFlags = PPCII::MO_DARWIN_STUB;
2632       }
2633
2634       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
2635       // every direct call is) turn it into a TargetGlobalAddress /
2636       // TargetExternalSymbol node so that legalize doesn't hack it.
2637       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2638                                           Callee.getValueType(),
2639                                           0, OpFlags);
2640       needIndirectCall = false;
2641     }
2642   }
2643
2644   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2645     unsigned char OpFlags = 0;
2646
2647     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2648         (PPCSubTarget.getTargetTriple().isMacOSX() &&
2649          PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5))) {
2650       // PC-relative references to external symbols should go through $stub,
2651       // unless we're building with the leopard linker or later, which
2652       // automatically synthesizes these stubs.
2653       OpFlags = PPCII::MO_DARWIN_STUB;
2654     }
2655
2656     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
2657                                          OpFlags);
2658     needIndirectCall = false;
2659   }
2660
2661   if (needIndirectCall) {
2662     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2663     // to do the call, we can't use PPCISD::CALL.
2664     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2665
2666     if (isSVR4ABI && isPPC64) {
2667       // Function pointers in the 64-bit SVR4 ABI do not point to the function
2668       // entry point, but to the function descriptor (the function entry point
2669       // address is part of the function descriptor though).
2670       // The function descriptor is a three doubleword structure with the
2671       // following fields: function entry point, TOC base address and
2672       // environment pointer.
2673       // Thus for a call through a function pointer, the following actions need
2674       // to be performed:
2675       //   1. Save the TOC of the caller in the TOC save area of its stack
2676       //      frame (this is done in LowerCall_Darwin()).
2677       //   2. Load the address of the function entry point from the function
2678       //      descriptor.
2679       //   3. Load the TOC of the callee from the function descriptor into r2.
2680       //   4. Load the environment pointer from the function descriptor into
2681       //      r11.
2682       //   5. Branch to the function entry point address.
2683       //   6. On return of the callee, the TOC of the caller needs to be
2684       //      restored (this is done in FinishCall()).
2685       //
2686       // All those operations are flagged together to ensure that no other
2687       // operations can be scheduled in between. E.g. without flagging the
2688       // operations together, a TOC access in the caller could be scheduled
2689       // between the load of the callee TOC and the branch to the callee, which
2690       // results in the TOC access going through the TOC of the callee instead
2691       // of going through the TOC of the caller, which leads to incorrect code.
2692
2693       // Load the address of the function entry point from the function
2694       // descriptor.
2695       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Glue);
2696       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
2697                                         InFlag.getNode() ? 3 : 2);
2698       Chain = LoadFuncPtr.getValue(1);
2699       InFlag = LoadFuncPtr.getValue(2);
2700
2701       // Load environment pointer into r11.
2702       // Offset of the environment pointer within the function descriptor.
2703       SDValue PtrOff = DAG.getIntPtrConstant(16);
2704
2705       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
2706       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
2707                                        InFlag);
2708       Chain = LoadEnvPtr.getValue(1);
2709       InFlag = LoadEnvPtr.getValue(2);
2710
2711       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
2712                                         InFlag);
2713       Chain = EnvVal.getValue(0);
2714       InFlag = EnvVal.getValue(1);
2715
2716       // Load TOC of the callee into r2. We are using a target-specific load
2717       // with r2 hard coded, because the result of a target-independent load
2718       // would never go directly into r2, since r2 is a reserved register (which
2719       // prevents the register allocator from allocating it), resulting in an
2720       // additional register being allocated and an unnecessary move instruction
2721       // being generated.
2722       VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2723       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
2724                                        Callee, InFlag);
2725       Chain = LoadTOCPtr.getValue(0);
2726       InFlag = LoadTOCPtr.getValue(1);
2727
2728       MTCTROps[0] = Chain;
2729       MTCTROps[1] = LoadFuncPtr;
2730       MTCTROps[2] = InFlag;
2731     }
2732
2733     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2734                         2 + (InFlag.getNode() != 0));
2735     InFlag = Chain.getValue(1);
2736
2737     NodeTys.clear();
2738     NodeTys.push_back(MVT::Other);
2739     NodeTys.push_back(MVT::Glue);
2740     Ops.push_back(Chain);
2741     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
2742     Callee.setNode(0);
2743     // Add CTR register as callee so a bctr can be emitted later.
2744     if (isTailCall)
2745       Ops.push_back(DAG.getRegister(isPPC64 ? PPC::CTR8 : PPC::CTR, PtrVT));
2746   }
2747
2748   // If this is a direct call, pass the chain and the callee.
2749   if (Callee.getNode()) {
2750     Ops.push_back(Chain);
2751     Ops.push_back(Callee);
2752   }
2753   // If this is a tail call add stack pointer delta.
2754   if (isTailCall)
2755     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2756
2757   // Add argument registers to the end of the list so that they are known live
2758   // into the call.
2759   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2760     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2761                                   RegsToPass[i].second.getValueType()));
2762
2763   return CallOpc;
2764 }
2765
2766 SDValue
2767 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2768                                    CallingConv::ID CallConv, bool isVarArg,
2769                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2770                                    DebugLoc dl, SelectionDAG &DAG,
2771                                    SmallVectorImpl<SDValue> &InVals) const {
2772
2773   SmallVector<CCValAssign, 16> RVLocs;
2774   CCState CCRetInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2775                     getTargetMachine(), RVLocs, *DAG.getContext());
2776   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2777
2778   // Copy all of the result registers out of their specified physreg.
2779   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2780     CCValAssign &VA = RVLocs[i];
2781     EVT VT = VA.getValVT();
2782     assert(VA.isRegLoc() && "Can only return in registers!");
2783     Chain = DAG.getCopyFromReg(Chain, dl,
2784                                VA.getLocReg(), VT, InFlag).getValue(1);
2785     InVals.push_back(Chain.getValue(0));
2786     InFlag = Chain.getValue(2);
2787   }
2788
2789   return Chain;
2790 }
2791
2792 SDValue
2793 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
2794                               bool isTailCall, bool isVarArg,
2795                               SelectionDAG &DAG,
2796                               SmallVector<std::pair<unsigned, SDValue>, 8>
2797                                 &RegsToPass,
2798                               SDValue InFlag, SDValue Chain,
2799                               SDValue &Callee,
2800                               int SPDiff, unsigned NumBytes,
2801                               const SmallVectorImpl<ISD::InputArg> &Ins,
2802                               SmallVectorImpl<SDValue> &InVals) const {
2803   std::vector<EVT> NodeTys;
2804   SmallVector<SDValue, 8> Ops;
2805   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
2806                                  isTailCall, RegsToPass, Ops, NodeTys,
2807                                  PPCSubTarget);
2808
2809   // When performing tail call optimization the callee pops its arguments off
2810   // the stack. Account for this here so these bytes can be pushed back on in
2811   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2812   int BytesCalleePops =
2813     (CallConv == CallingConv::Fast &&
2814      getTargetMachine().Options.GuaranteedTailCallOpt) ? NumBytes : 0;
2815
2816   // Add a register mask operand representing the call-preserved registers.
2817   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2818   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
2819   assert(Mask && "Missing call preserved mask for calling convention");
2820   Ops.push_back(DAG.getRegisterMask(Mask));
2821
2822   if (InFlag.getNode())
2823     Ops.push_back(InFlag);
2824
2825   // Emit tail call.
2826   if (isTailCall) {
2827     // If this is the first return lowered for this function, add the regs
2828     // to the liveout set for the function.
2829     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2830       SmallVector<CCValAssign, 16> RVLocs;
2831       CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2832                      getTargetMachine(), RVLocs, *DAG.getContext());
2833       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2834       for (unsigned i = 0; i != RVLocs.size(); ++i)
2835         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2836     }
2837
2838     assert(((Callee.getOpcode() == ISD::Register &&
2839              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
2840             Callee.getOpcode() == ISD::TargetExternalSymbol ||
2841             Callee.getOpcode() == ISD::TargetGlobalAddress ||
2842             isa<ConstantSDNode>(Callee)) &&
2843     "Expecting an global address, external symbol, absolute value or register");
2844
2845     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
2846   }
2847
2848   // Add a NOP immediately after the branch instruction when using the 64-bit
2849   // SVR4 ABI. At link time, if caller and callee are in a different module and
2850   // thus have a different TOC, the call will be replaced with a call to a stub
2851   // function which saves the current TOC, loads the TOC of the callee and
2852   // branches to the callee. The NOP will be replaced with a load instruction
2853   // which restores the TOC of the caller from the TOC save slot of the current
2854   // stack frame. If caller and callee belong to the same module (and have the
2855   // same TOC), the NOP will remain unchanged.
2856
2857   bool needsTOCRestore = false;
2858   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
2859     if (CallOpc == PPCISD::BCTRL_SVR4) {
2860       // This is a call through a function pointer.
2861       // Restore the caller TOC from the save area into R2.
2862       // See PrepareCall() for more information about calls through function
2863       // pointers in the 64-bit SVR4 ABI.
2864       // We are using a target-specific load with r2 hard coded, because the
2865       // result of a target-independent load would never go directly into r2,
2866       // since r2 is a reserved register (which prevents the register allocator
2867       // from allocating it), resulting in an additional register being
2868       // allocated and an unnecessary move instruction being generated.
2869       needsTOCRestore = true;
2870     } else if (CallOpc == PPCISD::CALL_SVR4) {
2871       // Otherwise insert NOP.
2872       CallOpc = PPCISD::CALL_NOP_SVR4;
2873     }
2874   }
2875
2876   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2877   InFlag = Chain.getValue(1);
2878
2879   if (needsTOCRestore) {
2880     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2881     Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
2882     InFlag = Chain.getValue(1);
2883   }
2884
2885   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2886                              DAG.getIntPtrConstant(BytesCalleePops, true),
2887                              InFlag);
2888   if (!Ins.empty())
2889     InFlag = Chain.getValue(1);
2890
2891   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2892                          Ins, dl, DAG, InVals);
2893 }
2894
2895 SDValue
2896 PPCTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2897                              SmallVectorImpl<SDValue> &InVals) const {
2898   SelectionDAG &DAG                     = CLI.DAG;
2899   DebugLoc &dl                          = CLI.DL;
2900   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2901   SmallVector<SDValue, 32> &OutVals     = CLI.OutVals;
2902   SmallVector<ISD::InputArg, 32> &Ins   = CLI.Ins;
2903   SDValue Chain                         = CLI.Chain;
2904   SDValue Callee                        = CLI.Callee;
2905   bool &isTailCall                      = CLI.IsTailCall;
2906   CallingConv::ID CallConv              = CLI.CallConv;
2907   bool isVarArg                         = CLI.IsVarArg;
2908
2909   if (isTailCall)
2910     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
2911                                                    Ins, DAG);
2912
2913   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
2914     return LowerCall_SVR4(Chain, Callee, CallConv, isVarArg,
2915                           isTailCall, Outs, OutVals, Ins,
2916                           dl, DAG, InVals);
2917
2918   return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
2919                           isTailCall, Outs, OutVals, Ins,
2920                           dl, DAG, InVals);
2921 }
2922
2923 SDValue
2924 PPCTargetLowering::LowerCall_SVR4(SDValue Chain, SDValue Callee,
2925                                   CallingConv::ID CallConv, bool isVarArg,
2926                                   bool isTailCall,
2927                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2928                                   const SmallVectorImpl<SDValue> &OutVals,
2929                                   const SmallVectorImpl<ISD::InputArg> &Ins,
2930                                   DebugLoc dl, SelectionDAG &DAG,
2931                                   SmallVectorImpl<SDValue> &InVals) const {
2932   // See PPCTargetLowering::LowerFormalArguments_SVR4() for a description
2933   // of the 32-bit SVR4 ABI stack frame layout.
2934
2935   assert((CallConv == CallingConv::C ||
2936           CallConv == CallingConv::Fast) && "Unknown calling convention!");
2937
2938   unsigned PtrByteSize = 4;
2939
2940   MachineFunction &MF = DAG.getMachineFunction();
2941
2942   // Mark this function as potentially containing a function that contains a
2943   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2944   // and restoring the callers stack pointer in this functions epilog. This is
2945   // done because by tail calling the called function might overwrite the value
2946   // in this function's (MF) stack pointer stack slot 0(SP).
2947   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
2948       CallConv == CallingConv::Fast)
2949     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2950
2951   // Count how many bytes are to be pushed on the stack, including the linkage
2952   // area, parameter list area and the part of the local variable space which
2953   // contains copies of aggregates which are passed by value.
2954
2955   // Assign locations to all of the outgoing arguments.
2956   SmallVector<CCValAssign, 16> ArgLocs;
2957   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2958                  getTargetMachine(), ArgLocs, *DAG.getContext());
2959
2960   // Reserve space for the linkage area on the stack.
2961   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
2962
2963   if (isVarArg) {
2964     // Handle fixed and variable vector arguments differently.
2965     // Fixed vector arguments go into registers as long as registers are
2966     // available. Variable vector arguments always go into memory.
2967     unsigned NumArgs = Outs.size();
2968
2969     for (unsigned i = 0; i != NumArgs; ++i) {
2970       MVT ArgVT = Outs[i].VT;
2971       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2972       bool Result;
2973
2974       if (Outs[i].IsFixed) {
2975         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
2976                              CCInfo);
2977       } else {
2978         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
2979                                     ArgFlags, CCInfo);
2980       }
2981
2982       if (Result) {
2983 #ifndef NDEBUG
2984         errs() << "Call operand #" << i << " has unhandled type "
2985              << EVT(ArgVT).getEVTString() << "\n";
2986 #endif
2987         llvm_unreachable(0);
2988       }
2989     }
2990   } else {
2991     // All arguments are treated the same.
2992     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
2993   }
2994
2995   // Assign locations to all of the outgoing aggregate by value arguments.
2996   SmallVector<CCValAssign, 16> ByValArgLocs;
2997   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2998                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
2999
3000   // Reserve stack space for the allocations in CCInfo.
3001   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
3002
3003   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
3004
3005   // Size of the linkage area, parameter list area and the part of the local
3006   // space variable where copies of aggregates which are passed by value are
3007   // stored.
3008   unsigned NumBytes = CCByValInfo.getNextStackOffset();
3009
3010   // Calculate by how many bytes the stack has to be adjusted in case of tail
3011   // call optimization.
3012   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3013
3014   // Adjust the stack pointer for the new arguments...
3015   // These operations are automatically eliminated by the prolog/epilog pass
3016   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3017   SDValue CallSeqStart = Chain;
3018
3019   // Load the return address and frame pointer so it can be moved somewhere else
3020   // later.
3021   SDValue LROp, FPOp;
3022   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
3023                                        dl);
3024
3025   // Set up a copy of the stack pointer for use loading and storing any
3026   // arguments that may not fit in the registers available for argument
3027   // passing.
3028   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3029
3030   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3031   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3032   SmallVector<SDValue, 8> MemOpChains;
3033
3034   bool seenFloatArg = false;
3035   // Walk the register/memloc assignments, inserting copies/loads.
3036   for (unsigned i = 0, j = 0, e = ArgLocs.size();
3037        i != e;
3038        ++i) {
3039     CCValAssign &VA = ArgLocs[i];
3040     SDValue Arg = OutVals[i];
3041     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3042
3043     if (Flags.isByVal()) {
3044       // Argument is an aggregate which is passed by value, thus we need to
3045       // create a copy of it in the local variable space of the current stack
3046       // frame (which is the stack frame of the caller) and pass the address of
3047       // this copy to the callee.
3048       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
3049       CCValAssign &ByValVA = ByValArgLocs[j++];
3050       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
3051
3052       // Memory reserved in the local variable space of the callers stack frame.
3053       unsigned LocMemOffset = ByValVA.getLocMemOffset();
3054
3055       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3056       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3057
3058       // Create a copy of the argument in the local area of the current
3059       // stack frame.
3060       SDValue MemcpyCall =
3061         CreateCopyOfByValArgument(Arg, PtrOff,
3062                                   CallSeqStart.getNode()->getOperand(0),
3063                                   Flags, DAG, dl);
3064
3065       // This must go outside the CALLSEQ_START..END.
3066       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3067                            CallSeqStart.getNode()->getOperand(1));
3068       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3069                              NewCallSeqStart.getNode());
3070       Chain = CallSeqStart = NewCallSeqStart;
3071
3072       // Pass the address of the aggregate copy on the stack either in a
3073       // physical register or in the parameter list area of the current stack
3074       // frame to the callee.
3075       Arg = PtrOff;
3076     }
3077
3078     if (VA.isRegLoc()) {
3079       seenFloatArg |= VA.getLocVT().isFloatingPoint();
3080       // Put argument in a physical register.
3081       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3082     } else {
3083       // Put argument in the parameter list area of the current stack frame.
3084       assert(VA.isMemLoc());
3085       unsigned LocMemOffset = VA.getLocMemOffset();
3086
3087       if (!isTailCall) {
3088         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3089         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3090
3091         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
3092                                            MachinePointerInfo(),
3093                                            false, false, 0));
3094       } else {
3095         // Calculate and remember argument location.
3096         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
3097                                  TailCallArguments);
3098       }
3099     }
3100   }
3101
3102   if (!MemOpChains.empty())
3103     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3104                         &MemOpChains[0], MemOpChains.size());
3105
3106   // Set CR6 to true if this is a vararg call with floating args passed in
3107   // registers.
3108   if (isVarArg) {
3109     SDValue SetCR(DAG.getMachineNode(seenFloatArg ? PPC::CRSET : PPC::CRUNSET,
3110                                      dl, MVT::i32), 0);
3111     RegsToPass.push_back(std::make_pair(unsigned(PPC::CR1EQ), SetCR));
3112   }
3113
3114   // Build a sequence of copy-to-reg nodes chained together with token chain
3115   // and flag operands which copy the outgoing args into the appropriate regs.
3116   SDValue InFlag;
3117   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3118     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3119                              RegsToPass[i].second, InFlag);
3120     InFlag = Chain.getValue(1);
3121   }
3122
3123   if (isTailCall)
3124     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
3125                     false, TailCallArguments);
3126
3127   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3128                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3129                     Ins, InVals);
3130 }
3131
3132 SDValue
3133 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
3134                                     CallingConv::ID CallConv, bool isVarArg,
3135                                     bool isTailCall,
3136                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3137                                     const SmallVectorImpl<SDValue> &OutVals,
3138                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3139                                     DebugLoc dl, SelectionDAG &DAG,
3140                                     SmallVectorImpl<SDValue> &InVals) const {
3141
3142   unsigned NumOps  = Outs.size();
3143
3144   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3145   bool isPPC64 = PtrVT == MVT::i64;
3146   unsigned PtrByteSize = isPPC64 ? 8 : 4;
3147
3148   MachineFunction &MF = DAG.getMachineFunction();
3149
3150   // Mark this function as potentially containing a function that contains a
3151   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3152   // and restoring the callers stack pointer in this functions epilog. This is
3153   // done because by tail calling the called function might overwrite the value
3154   // in this function's (MF) stack pointer stack slot 0(SP).
3155   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3156       CallConv == CallingConv::Fast)
3157     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3158
3159   unsigned nAltivecParamsAtEnd = 0;
3160
3161   // Count how many bytes are to be pushed on the stack, including the linkage
3162   // area, and parameter passing area.  We start with 24/48 bytes, which is
3163   // prereserved space for [SP][CR][LR][3 x unused].
3164   unsigned NumBytes =
3165     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
3166                                          Outs, OutVals,
3167                                          nAltivecParamsAtEnd);
3168
3169   // Calculate by how many bytes the stack has to be adjusted in case of tail
3170   // call optimization.
3171   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3172
3173   // To protect arguments on the stack from being clobbered in a tail call,
3174   // force all the loads to happen before doing any other lowering.
3175   if (isTailCall)
3176     Chain = DAG.getStackArgumentTokenFactor(Chain);
3177
3178   // Adjust the stack pointer for the new arguments...
3179   // These operations are automatically eliminated by the prolog/epilog pass
3180   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3181   SDValue CallSeqStart = Chain;
3182
3183   // Load the return address and frame pointer so it can be move somewhere else
3184   // later.
3185   SDValue LROp, FPOp;
3186   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3187                                        dl);
3188
3189   // Set up a copy of the stack pointer for use loading and storing any
3190   // arguments that may not fit in the registers available for argument
3191   // passing.
3192   SDValue StackPtr;
3193   if (isPPC64)
3194     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3195   else
3196     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3197
3198   // Figure out which arguments are going to go in registers, and which in
3199   // memory.  Also, if this is a vararg function, floating point operations
3200   // must be stored to our stack, and loaded into integer regs as well, if
3201   // any integer regs are available for argument passing.
3202   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
3203   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3204
3205   static const uint16_t GPR_32[] = {           // 32-bit registers.
3206     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3207     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3208   };
3209   static const uint16_t GPR_64[] = {           // 64-bit registers.
3210     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3211     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3212   };
3213   static const uint16_t *FPR = GetFPR();
3214
3215   static const uint16_t VR[] = {
3216     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3217     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3218   };
3219   const unsigned NumGPRs = array_lengthof(GPR_32);
3220   const unsigned NumFPRs = 13;
3221   const unsigned NumVRs  = array_lengthof(VR);
3222
3223   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
3224
3225   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3226   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3227
3228   SmallVector<SDValue, 8> MemOpChains;
3229   for (unsigned i = 0; i != NumOps; ++i) {
3230     SDValue Arg = OutVals[i];
3231     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3232
3233     // PtrOff will be used to store the current argument to the stack if a
3234     // register cannot be found for it.
3235     SDValue PtrOff;
3236
3237     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3238
3239     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3240
3241     // On PPC64, promote integers to 64-bit values.
3242     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3243       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3244       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3245       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3246     }
3247
3248     // FIXME memcpy is used way more than necessary.  Correctness first.
3249     if (Flags.isByVal()) {
3250       unsigned Size = Flags.getByValSize();
3251       if (Size==1 || Size==2) {
3252         // Very small objects are passed right-justified.
3253         // Everything else is passed left-justified.
3254         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
3255         if (GPR_idx != NumGPRs) {
3256           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3257                                         MachinePointerInfo(), VT,
3258                                         false, false, 0);
3259           MemOpChains.push_back(Load.getValue(1));
3260           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3261
3262           ArgOffset += PtrByteSize;
3263         } else {
3264           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
3265           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3266           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3267                                 CallSeqStart.getNode()->getOperand(0),
3268                                 Flags, DAG, dl);
3269           // This must go outside the CALLSEQ_START..END.
3270           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3271                                CallSeqStart.getNode()->getOperand(1));
3272           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3273                                  NewCallSeqStart.getNode());
3274           Chain = CallSeqStart = NewCallSeqStart;
3275           ArgOffset += PtrByteSize;
3276         }
3277         continue;
3278       }
3279       // Copy entire object into memory.  There are cases where gcc-generated
3280       // code assumes it is there, even if it could be put entirely into
3281       // registers.  (This is not what the doc says.)
3282       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3283                             CallSeqStart.getNode()->getOperand(0),
3284                             Flags, DAG, dl);
3285       // This must go outside the CALLSEQ_START..END.
3286       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3287                            CallSeqStart.getNode()->getOperand(1));
3288       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
3289       Chain = CallSeqStart = NewCallSeqStart;
3290       // And copy the pieces of it that fit into registers.
3291       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3292         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3293         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3294         if (GPR_idx != NumGPRs) {
3295           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3296                                      MachinePointerInfo(),
3297                                      false, false, false, 0);
3298           MemOpChains.push_back(Load.getValue(1));
3299           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3300           ArgOffset += PtrByteSize;
3301         } else {
3302           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3303           break;
3304         }
3305       }
3306       continue;
3307     }
3308
3309     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3310     default: llvm_unreachable("Unexpected ValueType for argument!");
3311     case MVT::i32:
3312     case MVT::i64:
3313       if (GPR_idx != NumGPRs) {
3314         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3315       } else {
3316         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3317                          isPPC64, isTailCall, false, MemOpChains,
3318                          TailCallArguments, dl);
3319       }
3320       ArgOffset += PtrByteSize;
3321       break;
3322     case MVT::f32:
3323     case MVT::f64:
3324       if (FPR_idx != NumFPRs) {
3325         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3326
3327         if (isVarArg) {
3328           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3329                                        MachinePointerInfo(), false, false, 0);
3330           MemOpChains.push_back(Store);
3331
3332           // Float varargs are always shadowed in available integer registers
3333           if (GPR_idx != NumGPRs) {
3334             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3335                                        MachinePointerInfo(), false, false,
3336                                        false, 0);
3337             MemOpChains.push_back(Load.getValue(1));
3338             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3339           }
3340           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3341             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3342             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3343             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3344                                        MachinePointerInfo(),
3345                                        false, false, false, 0);
3346             MemOpChains.push_back(Load.getValue(1));
3347             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3348           }
3349         } else {
3350           // If we have any FPRs remaining, we may also have GPRs remaining.
3351           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3352           // GPRs.
3353           if (GPR_idx != NumGPRs)
3354             ++GPR_idx;
3355           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3356               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3357             ++GPR_idx;
3358         }
3359       } else {
3360         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3361                          isPPC64, isTailCall, false, MemOpChains,
3362                          TailCallArguments, dl);
3363       }
3364       if (isPPC64)
3365         ArgOffset += 8;
3366       else
3367         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3368       break;
3369     case MVT::v4f32:
3370     case MVT::v4i32:
3371     case MVT::v8i16:
3372     case MVT::v16i8:
3373       if (isVarArg) {
3374         // These go aligned on the stack, or in the corresponding R registers
3375         // when within range.  The Darwin PPC ABI doc claims they also go in
3376         // V registers; in fact gcc does this only for arguments that are
3377         // prototyped, not for those that match the ...  We do it for all
3378         // arguments, seems to work.
3379         while (ArgOffset % 16 !=0) {
3380           ArgOffset += PtrByteSize;
3381           if (GPR_idx != NumGPRs)
3382             GPR_idx++;
3383         }
3384         // We could elide this store in the case where the object fits
3385         // entirely in R registers.  Maybe later.
3386         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3387                             DAG.getConstant(ArgOffset, PtrVT));
3388         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3389                                      MachinePointerInfo(), false, false, 0);
3390         MemOpChains.push_back(Store);
3391         if (VR_idx != NumVRs) {
3392           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3393                                      MachinePointerInfo(),
3394                                      false, false, false, 0);
3395           MemOpChains.push_back(Load.getValue(1));
3396           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3397         }
3398         ArgOffset += 16;
3399         for (unsigned i=0; i<16; i+=PtrByteSize) {
3400           if (GPR_idx == NumGPRs)
3401             break;
3402           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3403                                   DAG.getConstant(i, PtrVT));
3404           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3405                                      false, false, false, 0);
3406           MemOpChains.push_back(Load.getValue(1));
3407           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3408         }
3409         break;
3410       }
3411
3412       // Non-varargs Altivec params generally go in registers, but have
3413       // stack space allocated at the end.
3414       if (VR_idx != NumVRs) {
3415         // Doesn't have GPR space allocated.
3416         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3417       } else if (nAltivecParamsAtEnd==0) {
3418         // We are emitting Altivec params in order.
3419         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3420                          isPPC64, isTailCall, true, MemOpChains,
3421                          TailCallArguments, dl);
3422         ArgOffset += 16;
3423       }
3424       break;
3425     }
3426   }
3427   // If all Altivec parameters fit in registers, as they usually do,
3428   // they get stack space following the non-Altivec parameters.  We
3429   // don't track this here because nobody below needs it.
3430   // If there are more Altivec parameters than fit in registers emit
3431   // the stores here.
3432   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3433     unsigned j = 0;
3434     // Offset is aligned; skip 1st 12 params which go in V registers.
3435     ArgOffset = ((ArgOffset+15)/16)*16;
3436     ArgOffset += 12*16;
3437     for (unsigned i = 0; i != NumOps; ++i) {
3438       SDValue Arg = OutVals[i];
3439       EVT ArgType = Outs[i].VT;
3440       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3441           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3442         if (++j > NumVRs) {
3443           SDValue PtrOff;
3444           // We are emitting Altivec params in order.
3445           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3446                            isPPC64, isTailCall, true, MemOpChains,
3447                            TailCallArguments, dl);
3448           ArgOffset += 16;
3449         }
3450       }
3451     }
3452   }
3453
3454   if (!MemOpChains.empty())
3455     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3456                         &MemOpChains[0], MemOpChains.size());
3457
3458   // Check if this is an indirect call (MTCTR/BCTRL).
3459   // See PrepareCall() for more information about calls through function
3460   // pointers in the 64-bit SVR4 ABI.
3461   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3462       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3463       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3464       !isBLACompatibleAddress(Callee, DAG)) {
3465     // Load r2 into a virtual register and store it to the TOC save area.
3466     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3467     // TOC save area offset.
3468     SDValue PtrOff = DAG.getIntPtrConstant(40);
3469     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3470     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3471                          false, false, 0);
3472   }
3473
3474   // On Darwin, R12 must contain the address of an indirect callee.  This does
3475   // not mean the MTCTR instruction must use R12; it's easier to model this as
3476   // an extra parameter, so do that.
3477   if (!isTailCall &&
3478       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3479       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3480       !isBLACompatibleAddress(Callee, DAG))
3481     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3482                                                    PPC::R12), Callee));
3483
3484   // Build a sequence of copy-to-reg nodes chained together with token chain
3485   // and flag operands which copy the outgoing args into the appropriate regs.
3486   SDValue InFlag;
3487   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3488     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3489                              RegsToPass[i].second, InFlag);
3490     InFlag = Chain.getValue(1);
3491   }
3492
3493   if (isTailCall)
3494     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3495                     FPOp, true, TailCallArguments);
3496
3497   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3498                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3499                     Ins, InVals);
3500 }
3501
3502 bool
3503 PPCTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
3504                                   MachineFunction &MF, bool isVarArg,
3505                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
3506                                   LLVMContext &Context) const {
3507   SmallVector<CCValAssign, 16> RVLocs;
3508   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
3509                  RVLocs, Context);
3510   return CCInfo.CheckReturn(Outs, RetCC_PPC);
3511 }
3512
3513 SDValue
3514 PPCTargetLowering::LowerReturn(SDValue Chain,
3515                                CallingConv::ID CallConv, bool isVarArg,
3516                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3517                                const SmallVectorImpl<SDValue> &OutVals,
3518                                DebugLoc dl, SelectionDAG &DAG) const {
3519
3520   SmallVector<CCValAssign, 16> RVLocs;
3521   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3522                  getTargetMachine(), RVLocs, *DAG.getContext());
3523   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3524
3525   // If this is the first return lowered for this function, add the regs to the
3526   // liveout set for the function.
3527   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3528     for (unsigned i = 0; i != RVLocs.size(); ++i)
3529       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3530   }
3531
3532   SDValue Flag;
3533
3534   // Copy the result values into the output registers.
3535   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3536     CCValAssign &VA = RVLocs[i];
3537     assert(VA.isRegLoc() && "Can only return in registers!");
3538     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3539                              OutVals[i], Flag);
3540     Flag = Chain.getValue(1);
3541   }
3542
3543   if (Flag.getNode())
3544     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3545   else
3546     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3547 }
3548
3549 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3550                                    const PPCSubtarget &Subtarget) const {
3551   // When we pop the dynamic allocation we need to restore the SP link.
3552   DebugLoc dl = Op.getDebugLoc();
3553
3554   // Get the corect type for pointers.
3555   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3556
3557   // Construct the stack pointer operand.
3558   bool isPPC64 = Subtarget.isPPC64();
3559   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
3560   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3561
3562   // Get the operands for the STACKRESTORE.
3563   SDValue Chain = Op.getOperand(0);
3564   SDValue SaveSP = Op.getOperand(1);
3565
3566   // Load the old link SP.
3567   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
3568                                    MachinePointerInfo(),
3569                                    false, false, false, 0);
3570
3571   // Restore the stack pointer.
3572   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
3573
3574   // Store the old link SP.
3575   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
3576                       false, false, 0);
3577 }
3578
3579
3580
3581 SDValue
3582 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
3583   MachineFunction &MF = DAG.getMachineFunction();
3584   bool isPPC64 = PPCSubTarget.isPPC64();
3585   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3586   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3587
3588   // Get current frame pointer save index.  The users of this index will be
3589   // primarily DYNALLOC instructions.
3590   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3591   int RASI = FI->getReturnAddrSaveIndex();
3592
3593   // If the frame pointer save index hasn't been defined yet.
3594   if (!RASI) {
3595     // Find out what the fix offset of the frame pointer save area.
3596     int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
3597     // Allocate the frame index for frame pointer save area.
3598     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
3599     // Save the result.
3600     FI->setReturnAddrSaveIndex(RASI);
3601   }
3602   return DAG.getFrameIndex(RASI, PtrVT);
3603 }
3604
3605 SDValue
3606 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
3607   MachineFunction &MF = DAG.getMachineFunction();
3608   bool isPPC64 = PPCSubTarget.isPPC64();
3609   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3610   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3611
3612   // Get current frame pointer save index.  The users of this index will be
3613   // primarily DYNALLOC instructions.
3614   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3615   int FPSI = FI->getFramePointerSaveIndex();
3616
3617   // If the frame pointer save index hasn't been defined yet.
3618   if (!FPSI) {
3619     // Find out what the fix offset of the frame pointer save area.
3620     int FPOffset = PPCFrameLowering::getFramePointerSaveOffset(isPPC64,
3621                                                            isDarwinABI);
3622
3623     // Allocate the frame index for frame pointer save area.
3624     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
3625     // Save the result.
3626     FI->setFramePointerSaveIndex(FPSI);
3627   }
3628   return DAG.getFrameIndex(FPSI, PtrVT);
3629 }
3630
3631 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
3632                                          SelectionDAG &DAG,
3633                                          const PPCSubtarget &Subtarget) const {
3634   // Get the inputs.
3635   SDValue Chain = Op.getOperand(0);
3636   SDValue Size  = Op.getOperand(1);
3637   DebugLoc dl = Op.getDebugLoc();
3638
3639   // Get the corect type for pointers.
3640   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3641   // Negate the size.
3642   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
3643                                   DAG.getConstant(0, PtrVT), Size);
3644   // Construct a node for the frame pointer save index.
3645   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
3646   // Build a DYNALLOC node.
3647   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
3648   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
3649   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
3650 }
3651
3652 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
3653 /// possible.
3654 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3655   // Not FP? Not a fsel.
3656   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
3657       !Op.getOperand(2).getValueType().isFloatingPoint())
3658     return Op;
3659
3660   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3661
3662   // Cannot handle SETEQ/SETNE.
3663   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
3664
3665   EVT ResVT = Op.getValueType();
3666   EVT CmpVT = Op.getOperand(0).getValueType();
3667   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3668   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
3669   DebugLoc dl = Op.getDebugLoc();
3670
3671   // If the RHS of the comparison is a 0.0, we don't need to do the
3672   // subtraction at all.
3673   if (isFloatingPointZero(RHS))
3674     switch (CC) {
3675     default: break;       // SETUO etc aren't handled by fsel.
3676     case ISD::SETULT:
3677     case ISD::SETLT:
3678       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3679     case ISD::SETOGE:
3680     case ISD::SETGE:
3681       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3682         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3683       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
3684     case ISD::SETUGT:
3685     case ISD::SETGT:
3686       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3687     case ISD::SETOLE:
3688     case ISD::SETLE:
3689       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3690         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3691       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
3692                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
3693     }
3694
3695   SDValue Cmp;
3696   switch (CC) {
3697   default: break;       // SETUO etc aren't handled by fsel.
3698   case ISD::SETULT:
3699   case ISD::SETLT:
3700     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3701     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3702       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3703       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3704   case ISD::SETOGE:
3705   case ISD::SETGE:
3706     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3707     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3708       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3709       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3710   case ISD::SETUGT:
3711   case ISD::SETGT:
3712     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3713     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3714       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3715       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3716   case ISD::SETOLE:
3717   case ISD::SETLE:
3718     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3719     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3720       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3721       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3722   }
3723   return Op;
3724 }
3725
3726 // FIXME: Split this code up when LegalizeDAGTypes lands.
3727 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
3728                                            DebugLoc dl) const {
3729   assert(Op.getOperand(0).getValueType().isFloatingPoint());
3730   SDValue Src = Op.getOperand(0);
3731   if (Src.getValueType() == MVT::f32)
3732     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
3733
3734   SDValue Tmp;
3735   switch (Op.getValueType().getSimpleVT().SimpleTy) {
3736   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
3737   case MVT::i32:
3738     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
3739                                                          PPCISD::FCTIDZ,
3740                       dl, MVT::f64, Src);
3741     break;
3742   case MVT::i64:
3743     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
3744     break;
3745   }
3746
3747   // Convert the FP value to an int value through memory.
3748   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
3749
3750   // Emit a store to the stack slot.
3751   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
3752                                MachinePointerInfo(), false, false, 0);
3753
3754   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
3755   // add in a bias.
3756   if (Op.getValueType() == MVT::i32)
3757     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
3758                         DAG.getConstant(4, FIPtr.getValueType()));
3759   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
3760                      false, false, false, 0);
3761 }
3762
3763 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
3764                                            SelectionDAG &DAG) const {
3765   DebugLoc dl = Op.getDebugLoc();
3766   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
3767   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
3768     return SDValue();
3769
3770   if (Op.getOperand(0).getValueType() == MVT::i64) {
3771     SDValue Bits = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op.getOperand(0));
3772     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
3773     if (Op.getValueType() == MVT::f32)
3774       FP = DAG.getNode(ISD::FP_ROUND, dl,
3775                        MVT::f32, FP, DAG.getIntPtrConstant(0));
3776     return FP;
3777   }
3778
3779   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
3780          "Unhandled SINT_TO_FP type in custom expander!");
3781   // Since we only generate this in 64-bit mode, we can take advantage of
3782   // 64-bit registers.  In particular, sign extend the input value into the
3783   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
3784   // then lfd it and fcfid it.
3785   MachineFunction &MF = DAG.getMachineFunction();
3786   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
3787   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
3788   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3789   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3790
3791   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
3792                                 Op.getOperand(0));
3793
3794   // STD the extended value into the stack slot.
3795   MachineMemOperand *MMO =
3796     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
3797                             MachineMemOperand::MOStore, 8, 8);
3798   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
3799   SDValue Store =
3800     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
3801                             Ops, 4, MVT::i64, MMO);
3802   // Load the value as a double.
3803   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
3804                            false, false, false, 0);
3805
3806   // FCFID it and return it.
3807   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
3808   if (Op.getValueType() == MVT::f32)
3809     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
3810   return FP;
3811 }
3812
3813 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3814                                             SelectionDAG &DAG) const {
3815   DebugLoc dl = Op.getDebugLoc();
3816   /*
3817    The rounding mode is in bits 30:31 of FPSR, and has the following
3818    settings:
3819      00 Round to nearest
3820      01 Round to 0
3821      10 Round to +inf
3822      11 Round to -inf
3823
3824   FLT_ROUNDS, on the other hand, expects the following:
3825     -1 Undefined
3826      0 Round to 0
3827      1 Round to nearest
3828      2 Round to +inf
3829      3 Round to -inf
3830
3831   To perform the conversion, we do:
3832     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
3833   */
3834
3835   MachineFunction &MF = DAG.getMachineFunction();
3836   EVT VT = Op.getValueType();
3837   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3838   std::vector<EVT> NodeTys;
3839   SDValue MFFSreg, InFlag;
3840
3841   // Save FP Control Word to register
3842   NodeTys.push_back(MVT::f64);    // return register
3843   NodeTys.push_back(MVT::Glue);   // unused in this context
3844   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3845
3846   // Save FP register to stack slot
3847   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
3848   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3849   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
3850                                StackSlot, MachinePointerInfo(), false, false,0);
3851
3852   // Load FP Control Word from low 32 bits of stack slot.
3853   SDValue Four = DAG.getConstant(4, PtrVT);
3854   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
3855   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
3856                             false, false, false, 0);
3857
3858   // Transform as necessary
3859   SDValue CWD1 =
3860     DAG.getNode(ISD::AND, dl, MVT::i32,
3861                 CWD, DAG.getConstant(3, MVT::i32));
3862   SDValue CWD2 =
3863     DAG.getNode(ISD::SRL, dl, MVT::i32,
3864                 DAG.getNode(ISD::AND, dl, MVT::i32,
3865                             DAG.getNode(ISD::XOR, dl, MVT::i32,
3866                                         CWD, DAG.getConstant(3, MVT::i32)),
3867                             DAG.getConstant(3, MVT::i32)),
3868                 DAG.getConstant(1, MVT::i32));
3869
3870   SDValue RetVal =
3871     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3872
3873   return DAG.getNode((VT.getSizeInBits() < 16 ?
3874                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3875 }
3876
3877 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3878   EVT VT = Op.getValueType();
3879   unsigned BitWidth = VT.getSizeInBits();
3880   DebugLoc dl = Op.getDebugLoc();
3881   assert(Op.getNumOperands() == 3 &&
3882          VT == Op.getOperand(1).getValueType() &&
3883          "Unexpected SHL!");
3884
3885   // Expand into a bunch of logical ops.  Note that these ops
3886   // depend on the PPC behavior for oversized shift amounts.
3887   SDValue Lo = Op.getOperand(0);
3888   SDValue Hi = Op.getOperand(1);
3889   SDValue Amt = Op.getOperand(2);
3890   EVT AmtVT = Amt.getValueType();
3891
3892   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3893                              DAG.getConstant(BitWidth, AmtVT), Amt);
3894   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3895   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3896   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3897   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3898                              DAG.getConstant(-BitWidth, AmtVT));
3899   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3900   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3901   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3902   SDValue OutOps[] = { OutLo, OutHi };
3903   return DAG.getMergeValues(OutOps, 2, dl);
3904 }
3905
3906 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3907   EVT VT = Op.getValueType();
3908   DebugLoc dl = Op.getDebugLoc();
3909   unsigned BitWidth = VT.getSizeInBits();
3910   assert(Op.getNumOperands() == 3 &&
3911          VT == Op.getOperand(1).getValueType() &&
3912          "Unexpected SRL!");
3913
3914   // Expand into a bunch of logical ops.  Note that these ops
3915   // depend on the PPC behavior for oversized shift amounts.
3916   SDValue Lo = Op.getOperand(0);
3917   SDValue Hi = Op.getOperand(1);
3918   SDValue Amt = Op.getOperand(2);
3919   EVT AmtVT = Amt.getValueType();
3920
3921   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3922                              DAG.getConstant(BitWidth, AmtVT), Amt);
3923   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3924   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3925   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3926   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3927                              DAG.getConstant(-BitWidth, AmtVT));
3928   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3929   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3930   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3931   SDValue OutOps[] = { OutLo, OutHi };
3932   return DAG.getMergeValues(OutOps, 2, dl);
3933 }
3934
3935 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
3936   DebugLoc dl = Op.getDebugLoc();
3937   EVT VT = Op.getValueType();
3938   unsigned BitWidth = VT.getSizeInBits();
3939   assert(Op.getNumOperands() == 3 &&
3940          VT == Op.getOperand(1).getValueType() &&
3941          "Unexpected SRA!");
3942
3943   // Expand into a bunch of logical ops, followed by a select_cc.
3944   SDValue Lo = Op.getOperand(0);
3945   SDValue Hi = Op.getOperand(1);
3946   SDValue Amt = Op.getOperand(2);
3947   EVT AmtVT = Amt.getValueType();
3948
3949   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3950                              DAG.getConstant(BitWidth, AmtVT), Amt);
3951   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3952   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3953   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3954   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3955                              DAG.getConstant(-BitWidth, AmtVT));
3956   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3957   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3958   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3959                                   Tmp4, Tmp6, ISD::SETLE);
3960   SDValue OutOps[] = { OutLo, OutHi };
3961   return DAG.getMergeValues(OutOps, 2, dl);
3962 }
3963
3964 //===----------------------------------------------------------------------===//
3965 // Vector related lowering.
3966 //
3967
3968 /// BuildSplatI - Build a canonical splati of Val with an element size of
3969 /// SplatSize.  Cast the result to VT.
3970 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
3971                              SelectionDAG &DAG, DebugLoc dl) {
3972   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3973
3974   static const EVT VTys[] = { // canonical VT to use for each size.
3975     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3976   };
3977
3978   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3979
3980   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3981   if (Val == -1)
3982     SplatSize = 1;
3983
3984   EVT CanonicalVT = VTys[SplatSize-1];
3985
3986   // Build a canonical splat for this value.
3987   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3988   SmallVector<SDValue, 8> Ops;
3989   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3990   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3991                               &Ops[0], Ops.size());
3992   return DAG.getNode(ISD::BITCAST, dl, ReqVT, Res);
3993 }
3994
3995 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3996 /// specified intrinsic ID.
3997 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3998                                 SelectionDAG &DAG, DebugLoc dl,
3999                                 EVT DestVT = MVT::Other) {
4000   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
4001   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4002                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
4003 }
4004
4005 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
4006 /// specified intrinsic ID.
4007 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
4008                                 SDValue Op2, SelectionDAG &DAG,
4009                                 DebugLoc dl, EVT DestVT = MVT::Other) {
4010   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
4011   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4012                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
4013 }
4014
4015
4016 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
4017 /// amount.  The result has the specified value type.
4018 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
4019                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
4020   // Force LHS/RHS to be the right type.
4021   LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, LHS);
4022   RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, RHS);
4023
4024   int Ops[16];
4025   for (unsigned i = 0; i != 16; ++i)
4026     Ops[i] = i + Amt;
4027   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
4028   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4029 }
4030
4031 // If this is a case we can't handle, return null and let the default
4032 // expansion code take care of it.  If we CAN select this case, and if it
4033 // selects to a single instruction, return Op.  Otherwise, if we can codegen
4034 // this case more efficiently than a constant pool load, lower it to the
4035 // sequence of ops that should be used.
4036 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
4037                                              SelectionDAG &DAG) const {
4038   DebugLoc dl = Op.getDebugLoc();
4039   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4040   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
4041
4042   // Check if this is a splat of a constant value.
4043   APInt APSplatBits, APSplatUndef;
4044   unsigned SplatBitSize;
4045   bool HasAnyUndefs;
4046   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
4047                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
4048     return SDValue();
4049
4050   unsigned SplatBits = APSplatBits.getZExtValue();
4051   unsigned SplatUndef = APSplatUndef.getZExtValue();
4052   unsigned SplatSize = SplatBitSize / 8;
4053
4054   // First, handle single instruction cases.
4055
4056   // All zeros?
4057   if (SplatBits == 0) {
4058     // Canonicalize all zero vectors to be v4i32.
4059     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
4060       SDValue Z = DAG.getConstant(0, MVT::i32);
4061       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
4062       Op = DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Z);
4063     }
4064     return Op;
4065   }
4066
4067   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
4068   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
4069                     (32-SplatBitSize));
4070   if (SextVal >= -16 && SextVal <= 15)
4071     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
4072
4073
4074   // Two instruction sequences.
4075
4076   // If this value is in the range [-32,30] and is even, use:
4077   //    tmp = VSPLTI[bhw], result = add tmp, tmp
4078   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
4079     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
4080     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
4081     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4082   }
4083
4084   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
4085   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
4086   // for fneg/fabs.
4087   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
4088     // Make -1 and vspltisw -1:
4089     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
4090
4091     // Make the VSLW intrinsic, computing 0x8000_0000.
4092     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
4093                                    OnesV, DAG, dl);
4094
4095     // xor by OnesV to invert it.
4096     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
4097     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4098   }
4099
4100   // Check to see if this is a wide variety of vsplti*, binop self cases.
4101   static const signed char SplatCsts[] = {
4102     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
4103     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
4104   };
4105
4106   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
4107     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
4108     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
4109     int i = SplatCsts[idx];
4110
4111     // Figure out what shift amount will be used by altivec if shifted by i in
4112     // this splat size.
4113     unsigned TypeShiftAmt = i & (SplatBitSize-1);
4114
4115     // vsplti + shl self.
4116     if (SextVal == (i << (int)TypeShiftAmt)) {
4117       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4118       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4119         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
4120         Intrinsic::ppc_altivec_vslw
4121       };
4122       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4123       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4124     }
4125
4126     // vsplti + srl self.
4127     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4128       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4129       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4130         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
4131         Intrinsic::ppc_altivec_vsrw
4132       };
4133       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4134       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4135     }
4136
4137     // vsplti + sra self.
4138     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4139       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4140       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4141         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
4142         Intrinsic::ppc_altivec_vsraw
4143       };
4144       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4145       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4146     }
4147
4148     // vsplti + rol self.
4149     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
4150                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
4151       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4152       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4153         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
4154         Intrinsic::ppc_altivec_vrlw
4155       };
4156       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4157       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4158     }
4159
4160     // t = vsplti c, result = vsldoi t, t, 1
4161     if (SextVal == ((i << 8) | (i < 0 ? 0xFF : 0))) {
4162       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4163       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
4164     }
4165     // t = vsplti c, result = vsldoi t, t, 2
4166     if (SextVal == ((i << 16) | (i < 0 ? 0xFFFF : 0))) {
4167       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4168       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
4169     }
4170     // t = vsplti c, result = vsldoi t, t, 3
4171     if (SextVal == ((i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
4172       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4173       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
4174     }
4175   }
4176
4177   // Three instruction sequences.
4178
4179   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
4180   if (SextVal >= 0 && SextVal <= 31) {
4181     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
4182     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4183     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
4184     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4185   }
4186   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
4187   if (SextVal >= -31 && SextVal <= 0) {
4188     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
4189     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4190     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
4191     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4192   }
4193
4194   return SDValue();
4195 }
4196
4197 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4198 /// the specified operations to build the shuffle.
4199 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4200                                       SDValue RHS, SelectionDAG &DAG,
4201                                       DebugLoc dl) {
4202   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4203   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4204   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4205
4206   enum {
4207     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4208     OP_VMRGHW,
4209     OP_VMRGLW,
4210     OP_VSPLTISW0,
4211     OP_VSPLTISW1,
4212     OP_VSPLTISW2,
4213     OP_VSPLTISW3,
4214     OP_VSLDOI4,
4215     OP_VSLDOI8,
4216     OP_VSLDOI12
4217   };
4218
4219   if (OpNum == OP_COPY) {
4220     if (LHSID == (1*9+2)*9+3) return LHS;
4221     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4222     return RHS;
4223   }
4224
4225   SDValue OpLHS, OpRHS;
4226   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4227   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4228
4229   int ShufIdxs[16];
4230   switch (OpNum) {
4231   default: llvm_unreachable("Unknown i32 permute!");
4232   case OP_VMRGHW:
4233     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4234     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4235     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4236     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4237     break;
4238   case OP_VMRGLW:
4239     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4240     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4241     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4242     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4243     break;
4244   case OP_VSPLTISW0:
4245     for (unsigned i = 0; i != 16; ++i)
4246       ShufIdxs[i] = (i&3)+0;
4247     break;
4248   case OP_VSPLTISW1:
4249     for (unsigned i = 0; i != 16; ++i)
4250       ShufIdxs[i] = (i&3)+4;
4251     break;
4252   case OP_VSPLTISW2:
4253     for (unsigned i = 0; i != 16; ++i)
4254       ShufIdxs[i] = (i&3)+8;
4255     break;
4256   case OP_VSPLTISW3:
4257     for (unsigned i = 0; i != 16; ++i)
4258       ShufIdxs[i] = (i&3)+12;
4259     break;
4260   case OP_VSLDOI4:
4261     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4262   case OP_VSLDOI8:
4263     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4264   case OP_VSLDOI12:
4265     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4266   }
4267   EVT VT = OpLHS.getValueType();
4268   OpLHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpLHS);
4269   OpRHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpRHS);
4270   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4271   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4272 }
4273
4274 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4275 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4276 /// return the code it can be lowered into.  Worst case, it can always be
4277 /// lowered into a vperm.
4278 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4279                                                SelectionDAG &DAG) const {
4280   DebugLoc dl = Op.getDebugLoc();
4281   SDValue V1 = Op.getOperand(0);
4282   SDValue V2 = Op.getOperand(1);
4283   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4284   EVT VT = Op.getValueType();
4285
4286   // Cases that are handled by instructions that take permute immediates
4287   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4288   // selected by the instruction selector.
4289   if (V2.getOpcode() == ISD::UNDEF) {
4290     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4291         PPC::isSplatShuffleMask(SVOp, 2) ||
4292         PPC::isSplatShuffleMask(SVOp, 4) ||
4293         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4294         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4295         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4296         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4297         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4298         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4299         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4300         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4301         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4302       return Op;
4303     }
4304   }
4305
4306   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4307   // and produce a fixed permutation.  If any of these match, do not lower to
4308   // VPERM.
4309   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4310       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4311       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4312       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4313       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4314       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4315       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4316       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4317       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4318     return Op;
4319
4320   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4321   // perfect shuffle table to emit an optimal matching sequence.
4322   ArrayRef<int> PermMask = SVOp->getMask();
4323
4324   unsigned PFIndexes[4];
4325   bool isFourElementShuffle = true;
4326   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4327     unsigned EltNo = 8;   // Start out undef.
4328     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4329       if (PermMask[i*4+j] < 0)
4330         continue;   // Undef, ignore it.
4331
4332       unsigned ByteSource = PermMask[i*4+j];
4333       if ((ByteSource & 3) != j) {
4334         isFourElementShuffle = false;
4335         break;
4336       }
4337
4338       if (EltNo == 8) {
4339         EltNo = ByteSource/4;
4340       } else if (EltNo != ByteSource/4) {
4341         isFourElementShuffle = false;
4342         break;
4343       }
4344     }
4345     PFIndexes[i] = EltNo;
4346   }
4347
4348   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4349   // perfect shuffle vector to determine if it is cost effective to do this as
4350   // discrete instructions, or whether we should use a vperm.
4351   if (isFourElementShuffle) {
4352     // Compute the index in the perfect shuffle table.
4353     unsigned PFTableIndex =
4354       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4355
4356     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4357     unsigned Cost  = (PFEntry >> 30);
4358
4359     // Determining when to avoid vperm is tricky.  Many things affect the cost
4360     // of vperm, particularly how many times the perm mask needs to be computed.
4361     // For example, if the perm mask can be hoisted out of a loop or is already
4362     // used (perhaps because there are multiple permutes with the same shuffle
4363     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4364     // the loop requires an extra register.
4365     //
4366     // As a compromise, we only emit discrete instructions if the shuffle can be
4367     // generated in 3 or fewer operations.  When we have loop information
4368     // available, if this block is within a loop, we should avoid using vperm
4369     // for 3-operation perms and use a constant pool load instead.
4370     if (Cost < 3)
4371       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4372   }
4373
4374   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4375   // vector that will get spilled to the constant pool.
4376   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4377
4378   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4379   // that it is in input element units, not in bytes.  Convert now.
4380   EVT EltVT = V1.getValueType().getVectorElementType();
4381   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4382
4383   SmallVector<SDValue, 16> ResultMask;
4384   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4385     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4386
4387     for (unsigned j = 0; j != BytesPerElement; ++j)
4388       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4389                                            MVT::i32));
4390   }
4391
4392   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4393                                     &ResultMask[0], ResultMask.size());
4394   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4395 }
4396
4397 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4398 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4399 /// information about the intrinsic.
4400 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4401                                   bool &isDot) {
4402   unsigned IntrinsicID =
4403     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4404   CompareOpc = -1;
4405   isDot = false;
4406   switch (IntrinsicID) {
4407   default: return false;
4408     // Comparison predicates.
4409   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4410   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4411   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4412   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4413   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4414   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4415   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4416   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4417   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4418   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4419   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4420   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4421   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4422
4423     // Normal Comparisons.
4424   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4425   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4426   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4427   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4428   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4429   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4430   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4431   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4432   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4433   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4434   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4435   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4436   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4437   }
4438   return true;
4439 }
4440
4441 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4442 /// lower, do it, otherwise return null.
4443 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4444                                                    SelectionDAG &DAG) const {
4445   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4446   // opcode number of the comparison.
4447   DebugLoc dl = Op.getDebugLoc();
4448   int CompareOpc;
4449   bool isDot;
4450   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4451     return SDValue();    // Don't custom lower most intrinsics.
4452
4453   // If this is a non-dot comparison, make the VCMP node and we are done.
4454   if (!isDot) {
4455     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4456                               Op.getOperand(1), Op.getOperand(2),
4457                               DAG.getConstant(CompareOpc, MVT::i32));
4458     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Tmp);
4459   }
4460
4461   // Create the PPCISD altivec 'dot' comparison node.
4462   SDValue Ops[] = {
4463     Op.getOperand(2),  // LHS
4464     Op.getOperand(3),  // RHS
4465     DAG.getConstant(CompareOpc, MVT::i32)
4466   };
4467   std::vector<EVT> VTs;
4468   VTs.push_back(Op.getOperand(2).getValueType());
4469   VTs.push_back(MVT::Glue);
4470   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4471
4472   // Now that we have the comparison, emit a copy from the CR to a GPR.
4473   // This is flagged to the above dot comparison.
4474   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4475                                 DAG.getRegister(PPC::CR6, MVT::i32),
4476                                 CompNode.getValue(1));
4477
4478   // Unpack the result based on how the target uses it.
4479   unsigned BitNo;   // Bit # of CR6.
4480   bool InvertBit;   // Invert result?
4481   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4482   default:  // Can't happen, don't crash on invalid number though.
4483   case 0:   // Return the value of the EQ bit of CR6.
4484     BitNo = 0; InvertBit = false;
4485     break;
4486   case 1:   // Return the inverted value of the EQ bit of CR6.
4487     BitNo = 0; InvertBit = true;
4488     break;
4489   case 2:   // Return the value of the LT bit of CR6.
4490     BitNo = 2; InvertBit = false;
4491     break;
4492   case 3:   // Return the inverted value of the LT bit of CR6.
4493     BitNo = 2; InvertBit = true;
4494     break;
4495   }
4496
4497   // Shift the bit into the low position.
4498   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4499                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4500   // Isolate the bit.
4501   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4502                       DAG.getConstant(1, MVT::i32));
4503
4504   // If we are supposed to, toggle the bit.
4505   if (InvertBit)
4506     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4507                         DAG.getConstant(1, MVT::i32));
4508   return Flags;
4509 }
4510
4511 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4512                                                    SelectionDAG &DAG) const {
4513   DebugLoc dl = Op.getDebugLoc();
4514   // Create a stack slot that is 16-byte aligned.
4515   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4516   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4517   EVT PtrVT = getPointerTy();
4518   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4519
4520   // Store the input value into Value#0 of the stack slot.
4521   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4522                                Op.getOperand(0), FIdx, MachinePointerInfo(),
4523                                false, false, 0);
4524   // Load it out.
4525   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
4526                      false, false, false, 0);
4527 }
4528
4529 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
4530   DebugLoc dl = Op.getDebugLoc();
4531   if (Op.getValueType() == MVT::v4i32) {
4532     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4533
4534     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4535     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4536
4537     SDValue RHSSwap =   // = vrlw RHS, 16
4538       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4539
4540     // Shrinkify inputs to v8i16.
4541     LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, LHS);
4542     RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHS);
4543     RHSSwap = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHSSwap);
4544
4545     // Low parts multiplied together, generating 32-bit results (we ignore the
4546     // top parts).
4547     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4548                                         LHS, RHS, DAG, dl, MVT::v4i32);
4549
4550     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4551                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4552     // Shift the high parts up 16 bits.
4553     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4554                               Neg16, DAG, dl);
4555     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4556   } else if (Op.getValueType() == MVT::v8i16) {
4557     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4558
4559     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4560
4561     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4562                             LHS, RHS, Zero, DAG, dl);
4563   } else if (Op.getValueType() == MVT::v16i8) {
4564     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4565
4566     // Multiply the even 8-bit parts, producing 16-bit sums.
4567     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
4568                                            LHS, RHS, DAG, dl, MVT::v8i16);
4569     EvenParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, EvenParts);
4570
4571     // Multiply the odd 8-bit parts, producing 16-bit sums.
4572     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
4573                                           LHS, RHS, DAG, dl, MVT::v8i16);
4574     OddParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OddParts);
4575
4576     // Merge the results together.
4577     int Ops[16];
4578     for (unsigned i = 0; i != 8; ++i) {
4579       Ops[i*2  ] = 2*i+1;
4580       Ops[i*2+1] = 2*i+1+16;
4581     }
4582     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
4583   } else {
4584     llvm_unreachable("Unknown mul to lower!");
4585   }
4586 }
4587
4588 /// LowerOperation - Provide custom lowering hooks for some operations.
4589 ///
4590 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4591   switch (Op.getOpcode()) {
4592   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
4593   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4594   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
4595   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4596   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
4597   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4598   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4599   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
4600   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
4601   case ISD::VASTART:
4602     return LowerVASTART(Op, DAG, PPCSubTarget);
4603
4604   case ISD::VAARG:
4605     return LowerVAARG(Op, DAG, PPCSubTarget);
4606
4607   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
4608   case ISD::DYNAMIC_STACKALLOC:
4609     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
4610
4611   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
4612   case ISD::FP_TO_UINT:
4613   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
4614                                                        Op.getDebugLoc());
4615   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4616   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
4617
4618   // Lower 64-bit shifts.
4619   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
4620   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
4621   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
4622
4623   // Vector-related lowering.
4624   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4625   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4626   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4627   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4628   case ISD::MUL:                return LowerMUL(Op, DAG);
4629
4630   // Frame & Return address.
4631   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4632   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4633   }
4634 }
4635
4636 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
4637                                            SmallVectorImpl<SDValue>&Results,
4638                                            SelectionDAG &DAG) const {
4639   const TargetMachine &TM = getTargetMachine();
4640   DebugLoc dl = N->getDebugLoc();
4641   switch (N->getOpcode()) {
4642   default:
4643     llvm_unreachable("Do not know how to custom type legalize this operation!");
4644   case ISD::VAARG: {
4645     if (!TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
4646         || TM.getSubtarget<PPCSubtarget>().isPPC64())
4647       return;
4648
4649     EVT VT = N->getValueType(0);
4650
4651     if (VT == MVT::i64) {
4652       SDValue NewNode = LowerVAARG(SDValue(N, 1), DAG, PPCSubTarget);
4653
4654       Results.push_back(NewNode);
4655       Results.push_back(NewNode.getValue(1));
4656     }
4657     return;
4658   }
4659   case ISD::FP_ROUND_INREG: {
4660     assert(N->getValueType(0) == MVT::ppcf128);
4661     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
4662     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4663                              MVT::f64, N->getOperand(0),
4664                              DAG.getIntPtrConstant(0));
4665     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4666                              MVT::f64, N->getOperand(0),
4667                              DAG.getIntPtrConstant(1));
4668
4669     // This sequence changes FPSCR to do round-to-zero, adds the two halves
4670     // of the long double, and puts FPSCR back the way it was.  We do not
4671     // actually model FPSCR.
4672     std::vector<EVT> NodeTys;
4673     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
4674
4675     NodeTys.push_back(MVT::f64);   // Return register
4676     NodeTys.push_back(MVT::Glue);    // Returns a flag for later insns
4677     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4678     MFFSreg = Result.getValue(0);
4679     InFlag = Result.getValue(1);
4680
4681     NodeTys.clear();
4682     NodeTys.push_back(MVT::Glue);   // Returns a flag
4683     Ops[0] = DAG.getConstant(31, MVT::i32);
4684     Ops[1] = InFlag;
4685     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
4686     InFlag = Result.getValue(0);
4687
4688     NodeTys.clear();
4689     NodeTys.push_back(MVT::Glue);   // Returns a flag
4690     Ops[0] = DAG.getConstant(30, MVT::i32);
4691     Ops[1] = InFlag;
4692     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
4693     InFlag = Result.getValue(0);
4694
4695     NodeTys.clear();
4696     NodeTys.push_back(MVT::f64);    // result of add
4697     NodeTys.push_back(MVT::Glue);   // Returns a flag
4698     Ops[0] = Lo;
4699     Ops[1] = Hi;
4700     Ops[2] = InFlag;
4701     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
4702     FPreg = Result.getValue(0);
4703     InFlag = Result.getValue(1);
4704
4705     NodeTys.clear();
4706     NodeTys.push_back(MVT::f64);
4707     Ops[0] = DAG.getConstant(1, MVT::i32);
4708     Ops[1] = MFFSreg;
4709     Ops[2] = FPreg;
4710     Ops[3] = InFlag;
4711     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
4712     FPreg = Result.getValue(0);
4713
4714     // We know the low half is about to be thrown away, so just use something
4715     // convenient.
4716     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
4717                                 FPreg, FPreg));
4718     return;
4719   }
4720   case ISD::FP_TO_SINT:
4721     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
4722     return;
4723   }
4724 }
4725
4726
4727 //===----------------------------------------------------------------------===//
4728 //  Other Lowering Code
4729 //===----------------------------------------------------------------------===//
4730
4731 MachineBasicBlock *
4732 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4733                                     bool is64bit, unsigned BinOpcode) const {
4734   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4735   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4736
4737   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4738   MachineFunction *F = BB->getParent();
4739   MachineFunction::iterator It = BB;
4740   ++It;
4741
4742   unsigned dest = MI->getOperand(0).getReg();
4743   unsigned ptrA = MI->getOperand(1).getReg();
4744   unsigned ptrB = MI->getOperand(2).getReg();
4745   unsigned incr = MI->getOperand(3).getReg();
4746   DebugLoc dl = MI->getDebugLoc();
4747
4748   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4749   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4750   F->insert(It, loopMBB);
4751   F->insert(It, exitMBB);
4752   exitMBB->splice(exitMBB->begin(), BB,
4753                   llvm::next(MachineBasicBlock::iterator(MI)),
4754                   BB->end());
4755   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4756
4757   MachineRegisterInfo &RegInfo = F->getRegInfo();
4758   unsigned TmpReg = (!BinOpcode) ? incr :
4759     RegInfo.createVirtualRegister(
4760        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4761                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
4762
4763   //  thisMBB:
4764   //   ...
4765   //   fallthrough --> loopMBB
4766   BB->addSuccessor(loopMBB);
4767
4768   //  loopMBB:
4769   //   l[wd]arx dest, ptr
4770   //   add r0, dest, incr
4771   //   st[wd]cx. r0, ptr
4772   //   bne- loopMBB
4773   //   fallthrough --> exitMBB
4774   BB = loopMBB;
4775   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4776     .addReg(ptrA).addReg(ptrB);
4777   if (BinOpcode)
4778     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
4779   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4780     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4781   BuildMI(BB, dl, TII->get(PPC::BCC))
4782     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4783   BB->addSuccessor(loopMBB);
4784   BB->addSuccessor(exitMBB);
4785
4786   //  exitMBB:
4787   //   ...
4788   BB = exitMBB;
4789   return BB;
4790 }
4791
4792 MachineBasicBlock *
4793 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4794                                             MachineBasicBlock *BB,
4795                                             bool is8bit,    // operation
4796                                             unsigned BinOpcode) const {
4797   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4798   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4799   // In 64 bit mode we have to use 64 bits for addresses, even though the
4800   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4801   // registers without caring whether they're 32 or 64, but here we're
4802   // doing actual arithmetic on the addresses.
4803   bool is64bit = PPCSubTarget.isPPC64();
4804   unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
4805
4806   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4807   MachineFunction *F = BB->getParent();
4808   MachineFunction::iterator It = BB;
4809   ++It;
4810
4811   unsigned dest = MI->getOperand(0).getReg();
4812   unsigned ptrA = MI->getOperand(1).getReg();
4813   unsigned ptrB = MI->getOperand(2).getReg();
4814   unsigned incr = MI->getOperand(3).getReg();
4815   DebugLoc dl = MI->getDebugLoc();
4816
4817   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4818   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4819   F->insert(It, loopMBB);
4820   F->insert(It, exitMBB);
4821   exitMBB->splice(exitMBB->begin(), BB,
4822                   llvm::next(MachineBasicBlock::iterator(MI)),
4823                   BB->end());
4824   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4825
4826   MachineRegisterInfo &RegInfo = F->getRegInfo();
4827   const TargetRegisterClass *RC =
4828     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4829               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4830   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4831   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4832   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4833   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4834   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4835   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4836   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4837   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4838   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4839   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4840   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4841   unsigned Ptr1Reg;
4842   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4843
4844   //  thisMBB:
4845   //   ...
4846   //   fallthrough --> loopMBB
4847   BB->addSuccessor(loopMBB);
4848
4849   // The 4-byte load must be aligned, while a char or short may be
4850   // anywhere in the word.  Hence all this nasty bookkeeping code.
4851   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4852   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4853   //   xori shift, shift1, 24 [16]
4854   //   rlwinm ptr, ptr1, 0, 0, 29
4855   //   slw incr2, incr, shift
4856   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4857   //   slw mask, mask2, shift
4858   //  loopMBB:
4859   //   lwarx tmpDest, ptr
4860   //   add tmp, tmpDest, incr2
4861   //   andc tmp2, tmpDest, mask
4862   //   and tmp3, tmp, mask
4863   //   or tmp4, tmp3, tmp2
4864   //   stwcx. tmp4, ptr
4865   //   bne- loopMBB
4866   //   fallthrough --> exitMBB
4867   //   srw dest, tmpDest, shift
4868   if (ptrA != ZeroReg) {
4869     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4870     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4871       .addReg(ptrA).addReg(ptrB);
4872   } else {
4873     Ptr1Reg = ptrB;
4874   }
4875   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4876       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4877   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4878       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4879   if (is64bit)
4880     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4881       .addReg(Ptr1Reg).addImm(0).addImm(61);
4882   else
4883     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4884       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4885   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4886       .addReg(incr).addReg(ShiftReg);
4887   if (is8bit)
4888     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4889   else {
4890     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4891     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4892   }
4893   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4894       .addReg(Mask2Reg).addReg(ShiftReg);
4895
4896   BB = loopMBB;
4897   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4898     .addReg(ZeroReg).addReg(PtrReg);
4899   if (BinOpcode)
4900     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4901       .addReg(Incr2Reg).addReg(TmpDestReg);
4902   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4903     .addReg(TmpDestReg).addReg(MaskReg);
4904   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4905     .addReg(TmpReg).addReg(MaskReg);
4906   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4907     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4908   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4909     .addReg(Tmp4Reg).addReg(ZeroReg).addReg(PtrReg);
4910   BuildMI(BB, dl, TII->get(PPC::BCC))
4911     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4912   BB->addSuccessor(loopMBB);
4913   BB->addSuccessor(exitMBB);
4914
4915   //  exitMBB:
4916   //   ...
4917   BB = exitMBB;
4918   BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg)
4919     .addReg(ShiftReg);
4920   return BB;
4921 }
4922
4923 MachineBasicBlock *
4924 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4925                                                MachineBasicBlock *BB) const {
4926   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4927
4928   // To "insert" these instructions we actually have to insert their
4929   // control-flow patterns.
4930   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4931   MachineFunction::iterator It = BB;
4932   ++It;
4933
4934   MachineFunction *F = BB->getParent();
4935
4936   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4937       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4938       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4939       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4940       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4941
4942     // The incoming instruction knows the destination vreg to set, the
4943     // condition code register to branch on, the true/false values to
4944     // select between, and a branch opcode to use.
4945
4946     //  thisMBB:
4947     //  ...
4948     //   TrueVal = ...
4949     //   cmpTY ccX, r1, r2
4950     //   bCC copy1MBB
4951     //   fallthrough --> copy0MBB
4952     MachineBasicBlock *thisMBB = BB;
4953     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4954     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4955     unsigned SelectPred = MI->getOperand(4).getImm();
4956     DebugLoc dl = MI->getDebugLoc();
4957     F->insert(It, copy0MBB);
4958     F->insert(It, sinkMBB);
4959
4960     // Transfer the remainder of BB and its successor edges to sinkMBB.
4961     sinkMBB->splice(sinkMBB->begin(), BB,
4962                     llvm::next(MachineBasicBlock::iterator(MI)),
4963                     BB->end());
4964     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4965
4966     // Next, add the true and fallthrough blocks as its successors.
4967     BB->addSuccessor(copy0MBB);
4968     BB->addSuccessor(sinkMBB);
4969
4970     BuildMI(BB, dl, TII->get(PPC::BCC))
4971       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4972
4973     //  copy0MBB:
4974     //   %FalseValue = ...
4975     //   # fallthrough to sinkMBB
4976     BB = copy0MBB;
4977
4978     // Update machine-CFG edges
4979     BB->addSuccessor(sinkMBB);
4980
4981     //  sinkMBB:
4982     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4983     //  ...
4984     BB = sinkMBB;
4985     BuildMI(*BB, BB->begin(), dl,
4986             TII->get(PPC::PHI), MI->getOperand(0).getReg())
4987       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4988       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4989   }
4990   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4991     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4992   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4993     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4994   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4995     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4996   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4997     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4998
4999   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
5000     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
5001   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
5002     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
5003   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
5004     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
5005   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
5006     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
5007
5008   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
5009     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
5010   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
5011     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
5012   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
5013     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
5014   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
5015     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
5016
5017   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
5018     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
5019   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
5020     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
5021   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
5022     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
5023   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
5024     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
5025
5026   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
5027     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
5028   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
5029     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
5030   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
5031     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
5032   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
5033     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
5034
5035   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
5036     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
5037   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
5038     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
5039   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
5040     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
5041   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
5042     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
5043
5044   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
5045     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
5046   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
5047     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
5048   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
5049     BB = EmitAtomicBinary(MI, BB, false, 0);
5050   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
5051     BB = EmitAtomicBinary(MI, BB, true, 0);
5052
5053   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
5054            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
5055     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
5056
5057     unsigned dest   = MI->getOperand(0).getReg();
5058     unsigned ptrA   = MI->getOperand(1).getReg();
5059     unsigned ptrB   = MI->getOperand(2).getReg();
5060     unsigned oldval = MI->getOperand(3).getReg();
5061     unsigned newval = MI->getOperand(4).getReg();
5062     DebugLoc dl     = MI->getDebugLoc();
5063
5064     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5065     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5066     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5067     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5068     F->insert(It, loop1MBB);
5069     F->insert(It, loop2MBB);
5070     F->insert(It, midMBB);
5071     F->insert(It, exitMBB);
5072     exitMBB->splice(exitMBB->begin(), BB,
5073                     llvm::next(MachineBasicBlock::iterator(MI)),
5074                     BB->end());
5075     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5076
5077     //  thisMBB:
5078     //   ...
5079     //   fallthrough --> loopMBB
5080     BB->addSuccessor(loop1MBB);
5081
5082     // loop1MBB:
5083     //   l[wd]arx dest, ptr
5084     //   cmp[wd] dest, oldval
5085     //   bne- midMBB
5086     // loop2MBB:
5087     //   st[wd]cx. newval, ptr
5088     //   bne- loopMBB
5089     //   b exitBB
5090     // midMBB:
5091     //   st[wd]cx. dest, ptr
5092     // exitBB:
5093     BB = loop1MBB;
5094     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5095       .addReg(ptrA).addReg(ptrB);
5096     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
5097       .addReg(oldval).addReg(dest);
5098     BuildMI(BB, dl, TII->get(PPC::BCC))
5099       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5100     BB->addSuccessor(loop2MBB);
5101     BB->addSuccessor(midMBB);
5102
5103     BB = loop2MBB;
5104     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5105       .addReg(newval).addReg(ptrA).addReg(ptrB);
5106     BuildMI(BB, dl, TII->get(PPC::BCC))
5107       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5108     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5109     BB->addSuccessor(loop1MBB);
5110     BB->addSuccessor(exitMBB);
5111
5112     BB = midMBB;
5113     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5114       .addReg(dest).addReg(ptrA).addReg(ptrB);
5115     BB->addSuccessor(exitMBB);
5116
5117     //  exitMBB:
5118     //   ...
5119     BB = exitMBB;
5120   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
5121              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
5122     // We must use 64-bit registers for addresses when targeting 64-bit,
5123     // since we're actually doing arithmetic on them.  Other registers
5124     // can be 32-bit.
5125     bool is64bit = PPCSubTarget.isPPC64();
5126     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
5127
5128     unsigned dest   = MI->getOperand(0).getReg();
5129     unsigned ptrA   = MI->getOperand(1).getReg();
5130     unsigned ptrB   = MI->getOperand(2).getReg();
5131     unsigned oldval = MI->getOperand(3).getReg();
5132     unsigned newval = MI->getOperand(4).getReg();
5133     DebugLoc dl     = MI->getDebugLoc();
5134
5135     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5136     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5137     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5138     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5139     F->insert(It, loop1MBB);
5140     F->insert(It, loop2MBB);
5141     F->insert(It, midMBB);
5142     F->insert(It, exitMBB);
5143     exitMBB->splice(exitMBB->begin(), BB,
5144                     llvm::next(MachineBasicBlock::iterator(MI)),
5145                     BB->end());
5146     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5147
5148     MachineRegisterInfo &RegInfo = F->getRegInfo();
5149     const TargetRegisterClass *RC =
5150       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5151                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
5152     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5153     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5154     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5155     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
5156     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
5157     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
5158     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
5159     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5160     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5161     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5162     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5163     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5164     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5165     unsigned Ptr1Reg;
5166     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
5167     unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5168     //  thisMBB:
5169     //   ...
5170     //   fallthrough --> loopMBB
5171     BB->addSuccessor(loop1MBB);
5172
5173     // The 4-byte load must be aligned, while a char or short may be
5174     // anywhere in the word.  Hence all this nasty bookkeeping code.
5175     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5176     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5177     //   xori shift, shift1, 24 [16]
5178     //   rlwinm ptr, ptr1, 0, 0, 29
5179     //   slw newval2, newval, shift
5180     //   slw oldval2, oldval,shift
5181     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5182     //   slw mask, mask2, shift
5183     //   and newval3, newval2, mask
5184     //   and oldval3, oldval2, mask
5185     // loop1MBB:
5186     //   lwarx tmpDest, ptr
5187     //   and tmp, tmpDest, mask
5188     //   cmpw tmp, oldval3
5189     //   bne- midMBB
5190     // loop2MBB:
5191     //   andc tmp2, tmpDest, mask
5192     //   or tmp4, tmp2, newval3
5193     //   stwcx. tmp4, ptr
5194     //   bne- loop1MBB
5195     //   b exitBB
5196     // midMBB:
5197     //   stwcx. tmpDest, ptr
5198     // exitBB:
5199     //   srw dest, tmpDest, shift
5200     if (ptrA != ZeroReg) {
5201       Ptr1Reg = RegInfo.createVirtualRegister(RC);
5202       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5203         .addReg(ptrA).addReg(ptrB);
5204     } else {
5205       Ptr1Reg = ptrB;
5206     }
5207     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5208         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5209     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5210         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5211     if (is64bit)
5212       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5213         .addReg(Ptr1Reg).addImm(0).addImm(61);
5214     else
5215       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5216         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5217     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
5218         .addReg(newval).addReg(ShiftReg);
5219     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
5220         .addReg(oldval).addReg(ShiftReg);
5221     if (is8bit)
5222       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5223     else {
5224       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5225       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
5226         .addReg(Mask3Reg).addImm(65535);
5227     }
5228     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5229         .addReg(Mask2Reg).addReg(ShiftReg);
5230     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
5231         .addReg(NewVal2Reg).addReg(MaskReg);
5232     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
5233         .addReg(OldVal2Reg).addReg(MaskReg);
5234
5235     BB = loop1MBB;
5236     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5237         .addReg(ZeroReg).addReg(PtrReg);
5238     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
5239         .addReg(TmpDestReg).addReg(MaskReg);
5240     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
5241         .addReg(TmpReg).addReg(OldVal3Reg);
5242     BuildMI(BB, dl, TII->get(PPC::BCC))
5243         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5244     BB->addSuccessor(loop2MBB);
5245     BB->addSuccessor(midMBB);
5246
5247     BB = loop2MBB;
5248     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5249         .addReg(TmpDestReg).addReg(MaskReg);
5250     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5251         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5252     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5253         .addReg(ZeroReg).addReg(PtrReg);
5254     BuildMI(BB, dl, TII->get(PPC::BCC))
5255       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5256     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5257     BB->addSuccessor(loop1MBB);
5258     BB->addSuccessor(exitMBB);
5259
5260     BB = midMBB;
5261     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5262       .addReg(ZeroReg).addReg(PtrReg);
5263     BB->addSuccessor(exitMBB);
5264
5265     //  exitMBB:
5266     //   ...
5267     BB = exitMBB;
5268     BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW),dest).addReg(TmpReg)
5269       .addReg(ShiftReg);
5270   } else {
5271     llvm_unreachable("Unexpected instr type to insert");
5272   }
5273
5274   MI->eraseFromParent();   // The pseudo instruction is gone now.
5275   return BB;
5276 }
5277
5278 //===----------------------------------------------------------------------===//
5279 // Target Optimization Hooks
5280 //===----------------------------------------------------------------------===//
5281
5282 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5283                                              DAGCombinerInfo &DCI) const {
5284   const TargetMachine &TM = getTargetMachine();
5285   SelectionDAG &DAG = DCI.DAG;
5286   DebugLoc dl = N->getDebugLoc();
5287   switch (N->getOpcode()) {
5288   default: break;
5289   case PPCISD::SHL:
5290     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5291       if (C->isNullValue())   // 0 << V -> 0.
5292         return N->getOperand(0);
5293     }
5294     break;
5295   case PPCISD::SRL:
5296     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5297       if (C->isNullValue())   // 0 >>u V -> 0.
5298         return N->getOperand(0);
5299     }
5300     break;
5301   case PPCISD::SRA:
5302     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5303       if (C->isNullValue() ||   //  0 >>s V -> 0.
5304           C->isAllOnesValue())    // -1 >>s V -> -1.
5305         return N->getOperand(0);
5306     }
5307     break;
5308
5309   case ISD::SINT_TO_FP:
5310     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5311       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5312         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5313         // We allow the src/dst to be either f32/f64, but the intermediate
5314         // type must be i64.
5315         if (N->getOperand(0).getValueType() == MVT::i64 &&
5316             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5317           SDValue Val = N->getOperand(0).getOperand(0);
5318           if (Val.getValueType() == MVT::f32) {
5319             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5320             DCI.AddToWorklist(Val.getNode());
5321           }
5322
5323           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5324           DCI.AddToWorklist(Val.getNode());
5325           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5326           DCI.AddToWorklist(Val.getNode());
5327           if (N->getValueType(0) == MVT::f32) {
5328             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5329                               DAG.getIntPtrConstant(0));
5330             DCI.AddToWorklist(Val.getNode());
5331           }
5332           return Val;
5333         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5334           // If the intermediate type is i32, we can avoid the load/store here
5335           // too.
5336         }
5337       }
5338     }
5339     break;
5340   case ISD::STORE:
5341     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5342     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5343         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5344         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5345         N->getOperand(1).getValueType() == MVT::i32 &&
5346         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5347       SDValue Val = N->getOperand(1).getOperand(0);
5348       if (Val.getValueType() == MVT::f32) {
5349         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5350         DCI.AddToWorklist(Val.getNode());
5351       }
5352       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5353       DCI.AddToWorklist(Val.getNode());
5354
5355       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5356                         N->getOperand(2), N->getOperand(3));
5357       DCI.AddToWorklist(Val.getNode());
5358       return Val;
5359     }
5360
5361     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5362     if (cast<StoreSDNode>(N)->isUnindexed() &&
5363         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5364         N->getOperand(1).getNode()->hasOneUse() &&
5365         (N->getOperand(1).getValueType() == MVT::i32 ||
5366          N->getOperand(1).getValueType() == MVT::i16)) {
5367       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5368       // Do an any-extend to 32-bits if this is a half-word input.
5369       if (BSwapOp.getValueType() == MVT::i16)
5370         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5371
5372       SDValue Ops[] = {
5373         N->getOperand(0), BSwapOp, N->getOperand(2),
5374         DAG.getValueType(N->getOperand(1).getValueType())
5375       };
5376       return
5377         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5378                                 Ops, array_lengthof(Ops),
5379                                 cast<StoreSDNode>(N)->getMemoryVT(),
5380                                 cast<StoreSDNode>(N)->getMemOperand());
5381     }
5382     break;
5383   case ISD::BSWAP:
5384     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5385     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5386         N->getOperand(0).hasOneUse() &&
5387         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5388       SDValue Load = N->getOperand(0);
5389       LoadSDNode *LD = cast<LoadSDNode>(Load);
5390       // Create the byte-swapping load.
5391       SDValue Ops[] = {
5392         LD->getChain(),    // Chain
5393         LD->getBasePtr(),  // Ptr
5394         DAG.getValueType(N->getValueType(0)) // VT
5395       };
5396       SDValue BSLoad =
5397         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5398                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5399                                 LD->getMemoryVT(), LD->getMemOperand());
5400
5401       // If this is an i16 load, insert the truncate.
5402       SDValue ResVal = BSLoad;
5403       if (N->getValueType(0) == MVT::i16)
5404         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5405
5406       // First, combine the bswap away.  This makes the value produced by the
5407       // load dead.
5408       DCI.CombineTo(N, ResVal);
5409
5410       // Next, combine the load away, we give it a bogus result value but a real
5411       // chain result.  The result value is dead because the bswap is dead.
5412       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5413
5414       // Return N so it doesn't get rechecked!
5415       return SDValue(N, 0);
5416     }
5417
5418     break;
5419   case PPCISD::VCMP: {
5420     // If a VCMPo node already exists with exactly the same operands as this
5421     // node, use its result instead of this node (VCMPo computes both a CR6 and
5422     // a normal output).
5423     //
5424     if (!N->getOperand(0).hasOneUse() &&
5425         !N->getOperand(1).hasOneUse() &&
5426         !N->getOperand(2).hasOneUse()) {
5427
5428       // Scan all of the users of the LHS, looking for VCMPo's that match.
5429       SDNode *VCMPoNode = 0;
5430
5431       SDNode *LHSN = N->getOperand(0).getNode();
5432       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5433            UI != E; ++UI)
5434         if (UI->getOpcode() == PPCISD::VCMPo &&
5435             UI->getOperand(1) == N->getOperand(1) &&
5436             UI->getOperand(2) == N->getOperand(2) &&
5437             UI->getOperand(0) == N->getOperand(0)) {
5438           VCMPoNode = *UI;
5439           break;
5440         }
5441
5442       // If there is no VCMPo node, or if the flag value has a single use, don't
5443       // transform this.
5444       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5445         break;
5446
5447       // Look at the (necessarily single) use of the flag value.  If it has a
5448       // chain, this transformation is more complex.  Note that multiple things
5449       // could use the value result, which we should ignore.
5450       SDNode *FlagUser = 0;
5451       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5452            FlagUser == 0; ++UI) {
5453         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5454         SDNode *User = *UI;
5455         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5456           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5457             FlagUser = User;
5458             break;
5459           }
5460         }
5461       }
5462
5463       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5464       // give up for right now.
5465       if (FlagUser->getOpcode() == PPCISD::MFCR)
5466         return SDValue(VCMPoNode, 0);
5467     }
5468     break;
5469   }
5470   case ISD::BR_CC: {
5471     // If this is a branch on an altivec predicate comparison, lower this so
5472     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5473     // lowering is done pre-legalize, because the legalizer lowers the predicate
5474     // compare down to code that is difficult to reassemble.
5475     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5476     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5477     int CompareOpc;
5478     bool isDot;
5479
5480     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5481         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5482         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5483       assert(isDot && "Can't compare against a vector result!");
5484
5485       // If this is a comparison against something other than 0/1, then we know
5486       // that the condition is never/always true.
5487       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5488       if (Val != 0 && Val != 1) {
5489         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5490           return N->getOperand(0);
5491         // Always !=, turn it into an unconditional branch.
5492         return DAG.getNode(ISD::BR, dl, MVT::Other,
5493                            N->getOperand(0), N->getOperand(4));
5494       }
5495
5496       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5497
5498       // Create the PPCISD altivec 'dot' comparison node.
5499       std::vector<EVT> VTs;
5500       SDValue Ops[] = {
5501         LHS.getOperand(2),  // LHS of compare
5502         LHS.getOperand(3),  // RHS of compare
5503         DAG.getConstant(CompareOpc, MVT::i32)
5504       };
5505       VTs.push_back(LHS.getOperand(2).getValueType());
5506       VTs.push_back(MVT::Glue);
5507       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5508
5509       // Unpack the result based on how the target uses it.
5510       PPC::Predicate CompOpc;
5511       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5512       default:  // Can't happen, don't crash on invalid number though.
5513       case 0:   // Branch on the value of the EQ bit of CR6.
5514         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5515         break;
5516       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5517         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5518         break;
5519       case 2:   // Branch on the value of the LT bit of CR6.
5520         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5521         break;
5522       case 3:   // Branch on the inverted value of the LT bit of CR6.
5523         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5524         break;
5525       }
5526
5527       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5528                          DAG.getConstant(CompOpc, MVT::i32),
5529                          DAG.getRegister(PPC::CR6, MVT::i32),
5530                          N->getOperand(4), CompNode.getValue(1));
5531     }
5532     break;
5533   }
5534   }
5535
5536   return SDValue();
5537 }
5538
5539 //===----------------------------------------------------------------------===//
5540 // Inline Assembly Support
5541 //===----------------------------------------------------------------------===//
5542
5543 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5544                                                        APInt &KnownZero,
5545                                                        APInt &KnownOne,
5546                                                        const SelectionDAG &DAG,
5547                                                        unsigned Depth) const {
5548   KnownZero = KnownOne = APInt(KnownZero.getBitWidth(), 0);
5549   switch (Op.getOpcode()) {
5550   default: break;
5551   case PPCISD::LBRX: {
5552     // lhbrx is known to have the top bits cleared out.
5553     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
5554       KnownZero = 0xFFFF0000;
5555     break;
5556   }
5557   case ISD::INTRINSIC_WO_CHAIN: {
5558     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
5559     default: break;
5560     case Intrinsic::ppc_altivec_vcmpbfp_p:
5561     case Intrinsic::ppc_altivec_vcmpeqfp_p:
5562     case Intrinsic::ppc_altivec_vcmpequb_p:
5563     case Intrinsic::ppc_altivec_vcmpequh_p:
5564     case Intrinsic::ppc_altivec_vcmpequw_p:
5565     case Intrinsic::ppc_altivec_vcmpgefp_p:
5566     case Intrinsic::ppc_altivec_vcmpgtfp_p:
5567     case Intrinsic::ppc_altivec_vcmpgtsb_p:
5568     case Intrinsic::ppc_altivec_vcmpgtsh_p:
5569     case Intrinsic::ppc_altivec_vcmpgtsw_p:
5570     case Intrinsic::ppc_altivec_vcmpgtub_p:
5571     case Intrinsic::ppc_altivec_vcmpgtuh_p:
5572     case Intrinsic::ppc_altivec_vcmpgtuw_p:
5573       KnownZero = ~1U;  // All bits but the low one are known to be zero.
5574       break;
5575     }
5576   }
5577   }
5578 }
5579
5580
5581 /// getConstraintType - Given a constraint, return the type of
5582 /// constraint it is for this target.
5583 PPCTargetLowering::ConstraintType
5584 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
5585   if (Constraint.size() == 1) {
5586     switch (Constraint[0]) {
5587     default: break;
5588     case 'b':
5589     case 'r':
5590     case 'f':
5591     case 'v':
5592     case 'y':
5593       return C_RegisterClass;
5594     }
5595   }
5596   return TargetLowering::getConstraintType(Constraint);
5597 }
5598
5599 /// Examine constraint type and operand type and determine a weight value.
5600 /// This object must already have been set up with the operand type
5601 /// and the current alternative constraint selected.
5602 TargetLowering::ConstraintWeight
5603 PPCTargetLowering::getSingleConstraintMatchWeight(
5604     AsmOperandInfo &info, const char *constraint) const {
5605   ConstraintWeight weight = CW_Invalid;
5606   Value *CallOperandVal = info.CallOperandVal;
5607     // If we don't have a value, we can't do a match,
5608     // but allow it at the lowest weight.
5609   if (CallOperandVal == NULL)
5610     return CW_Default;
5611   Type *type = CallOperandVal->getType();
5612   // Look at the constraint type.
5613   switch (*constraint) {
5614   default:
5615     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
5616     break;
5617   case 'b':
5618     if (type->isIntegerTy())
5619       weight = CW_Register;
5620     break;
5621   case 'f':
5622     if (type->isFloatTy())
5623       weight = CW_Register;
5624     break;
5625   case 'd':
5626     if (type->isDoubleTy())
5627       weight = CW_Register;
5628     break;
5629   case 'v':
5630     if (type->isVectorTy())
5631       weight = CW_Register;
5632     break;
5633   case 'y':
5634     weight = CW_Register;
5635     break;
5636   }
5637   return weight;
5638 }
5639
5640 std::pair<unsigned, const TargetRegisterClass*>
5641 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5642                                                 EVT VT) const {
5643   if (Constraint.size() == 1) {
5644     // GCC RS6000 Constraint Letters
5645     switch (Constraint[0]) {
5646     case 'b':   // R1-R31
5647     case 'r':   // R0-R31
5648       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
5649         return std::make_pair(0U, &PPC::G8RCRegClass);
5650       return std::make_pair(0U, &PPC::GPRCRegClass);
5651     case 'f':
5652       if (VT == MVT::f32)
5653         return std::make_pair(0U, &PPC::F4RCRegClass);
5654       if (VT == MVT::f64)
5655         return std::make_pair(0U, &PPC::F8RCRegClass);
5656       break;
5657     case 'v':
5658       return std::make_pair(0U, &PPC::VRRCRegClass);
5659     case 'y':   // crrc
5660       return std::make_pair(0U, &PPC::CRRCRegClass);
5661     }
5662   }
5663
5664   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5665 }
5666
5667
5668 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5669 /// vector.  If it is invalid, don't add anything to Ops.
5670 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5671                                                      std::string &Constraint,
5672                                                      std::vector<SDValue>&Ops,
5673                                                      SelectionDAG &DAG) const {
5674   SDValue Result(0,0);
5675
5676   // Only support length 1 constraints.
5677   if (Constraint.length() > 1) return;
5678
5679   char Letter = Constraint[0];
5680   switch (Letter) {
5681   default: break;
5682   case 'I':
5683   case 'J':
5684   case 'K':
5685   case 'L':
5686   case 'M':
5687   case 'N':
5688   case 'O':
5689   case 'P': {
5690     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
5691     if (!CST) return; // Must be an immediate to match.
5692     unsigned Value = CST->getZExtValue();
5693     switch (Letter) {
5694     default: llvm_unreachable("Unknown constraint letter!");
5695     case 'I':  // "I" is a signed 16-bit constant.
5696       if ((short)Value == (int)Value)
5697         Result = DAG.getTargetConstant(Value, Op.getValueType());
5698       break;
5699     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
5700     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
5701       if ((short)Value == 0)
5702         Result = DAG.getTargetConstant(Value, Op.getValueType());
5703       break;
5704     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
5705       if ((Value >> 16) == 0)
5706         Result = DAG.getTargetConstant(Value, Op.getValueType());
5707       break;
5708     case 'M':  // "M" is a constant that is greater than 31.
5709       if (Value > 31)
5710         Result = DAG.getTargetConstant(Value, Op.getValueType());
5711       break;
5712     case 'N':  // "N" is a positive constant that is an exact power of two.
5713       if ((int)Value > 0 && isPowerOf2_32(Value))
5714         Result = DAG.getTargetConstant(Value, Op.getValueType());
5715       break;
5716     case 'O':  // "O" is the constant zero.
5717       if (Value == 0)
5718         Result = DAG.getTargetConstant(Value, Op.getValueType());
5719       break;
5720     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
5721       if ((short)-Value == (int)-Value)
5722         Result = DAG.getTargetConstant(Value, Op.getValueType());
5723       break;
5724     }
5725     break;
5726   }
5727   }
5728
5729   if (Result.getNode()) {
5730     Ops.push_back(Result);
5731     return;
5732   }
5733
5734   // Handle standard constraint letters.
5735   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5736 }
5737
5738 // isLegalAddressingMode - Return true if the addressing mode represented
5739 // by AM is legal for this target, for a load/store of the specified type.
5740 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5741                                               Type *Ty) const {
5742   // FIXME: PPC does not allow r+i addressing modes for vectors!
5743
5744   // PPC allows a sign-extended 16-bit immediate field.
5745   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
5746     return false;
5747
5748   // No global is ever allowed as a base.
5749   if (AM.BaseGV)
5750     return false;
5751
5752   // PPC only support r+r,
5753   switch (AM.Scale) {
5754   case 0:  // "r+i" or just "i", depending on HasBaseReg.
5755     break;
5756   case 1:
5757     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
5758       return false;
5759     // Otherwise we have r+r or r+i.
5760     break;
5761   case 2:
5762     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
5763       return false;
5764     // Allow 2*r as r+r.
5765     break;
5766   default:
5767     // No other scales are supported.
5768     return false;
5769   }
5770
5771   return true;
5772 }
5773
5774 /// isLegalAddressImmediate - Return true if the integer value can be used
5775 /// as the offset of the target addressing mode for load / store of the
5776 /// given type.
5777 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,Type *Ty) const{
5778   // PPC allows a sign-extended 16-bit immediate field.
5779   return (V > -(1 << 16) && V < (1 << 16)-1);
5780 }
5781
5782 bool PPCTargetLowering::isLegalAddressImmediate(GlobalValue* GV) const {
5783   return false;
5784 }
5785
5786 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
5787                                            SelectionDAG &DAG) const {
5788   MachineFunction &MF = DAG.getMachineFunction();
5789   MachineFrameInfo *MFI = MF.getFrameInfo();
5790   MFI->setReturnAddressIsTaken(true);
5791
5792   DebugLoc dl = Op.getDebugLoc();
5793   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5794
5795   // Make sure the function does not optimize away the store of the RA to
5796   // the stack.
5797   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
5798   FuncInfo->setLRStoreRequired();
5799   bool isPPC64 = PPCSubTarget.isPPC64();
5800   bool isDarwinABI = PPCSubTarget.isDarwinABI();
5801
5802   if (Depth > 0) {
5803     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
5804     SDValue Offset =
5805
5806       DAG.getConstant(PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI),
5807                       isPPC64? MVT::i64 : MVT::i32);
5808     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5809                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
5810                                    FrameAddr, Offset),
5811                        MachinePointerInfo(), false, false, false, 0);
5812   }
5813
5814   // Just load the return address off the stack.
5815   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
5816   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5817                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
5818 }
5819
5820 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
5821                                           SelectionDAG &DAG) const {
5822   DebugLoc dl = Op.getDebugLoc();
5823   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5824
5825   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
5826   bool isPPC64 = PtrVT == MVT::i64;
5827
5828   MachineFunction &MF = DAG.getMachineFunction();
5829   MachineFrameInfo *MFI = MF.getFrameInfo();
5830   MFI->setFrameAddressIsTaken(true);
5831   bool is31 = (getTargetMachine().Options.DisableFramePointerElim(MF) ||
5832                MFI->hasVarSizedObjects()) &&
5833                   MFI->getStackSize() &&
5834                   !MF.getFunction()->hasFnAttr(Attribute::Naked);
5835   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
5836                                 (is31 ? PPC::R31 : PPC::R1);
5837   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
5838                                          PtrVT);
5839   while (Depth--)
5840     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
5841                             FrameAddr, MachinePointerInfo(), false, false,
5842                             false, 0);
5843   return FrameAddr;
5844 }
5845
5846 bool
5847 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5848   // The PowerPC target isn't yet aware of offsets.
5849   return false;
5850 }
5851
5852 /// getOptimalMemOpType - Returns the target specific optimal type for load
5853 /// and store operations as a result of memset, memcpy, and memmove
5854 /// lowering. If DstAlign is zero that means it's safe to destination
5855 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
5856 /// means there isn't a need to check it against alignment requirement,
5857 /// probably because the source does not need to be loaded. If
5858 /// 'IsZeroVal' is true, that means it's safe to return a
5859 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
5860 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
5861 /// constant so it does not need to be loaded.
5862 /// It returns EVT::Other if the type should be determined using generic
5863 /// target-independent logic.
5864 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
5865                                            unsigned DstAlign, unsigned SrcAlign,
5866                                            bool IsZeroVal,
5867                                            bool MemcpyStrSrc,
5868                                            MachineFunction &MF) const {
5869   if (this->PPCSubTarget.isPPC64()) {
5870     return MVT::i64;
5871   } else {
5872     return MVT::i32;
5873   }
5874 }
5875
5876 Sched::Preference PPCTargetLowering::getSchedulingPreference(SDNode *N) const {
5877   if (DisableILPPref)
5878     return TargetLowering::getSchedulingPreference(N);
5879
5880   return Sched::ILP;
5881 }
5882