lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  38 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  39                                      cl::Hidden);
  40
  41 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  42   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  43
  44   setPow2DivIsCheap();
  45
  46   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  47   setUseUnderscoreSetJmp(true);
  48   setUseUnderscoreLongJmp(true);
  49
  50   // Set up the register classes.
  51   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  52   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  53   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  54
  55   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  56   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i8, Expand);
  58
  59   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  74   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  75   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  76   // This is used in the ppcf128->int sequence.  Note it has different semantics
  77   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  78   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  79
  80   // PowerPC has no intrinsics for these particular operations
  81   setOperationAction(ISD::MEMMOVE, MVT::Other, Expand);
  82   setOperationAction(ISD::MEMSET, MVT::Other, Expand);
  83   setOperationAction(ISD::MEMCPY, MVT::Other, Expand);
  84   setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
  85
  86   // PowerPC has no SREM/UREM instructions
  87   setOperationAction(ISD::SREM, MVT::i32, Expand);
  88   setOperationAction(ISD::UREM, MVT::i32, Expand);
  89   setOperationAction(ISD::SREM, MVT::i64, Expand);
  90   setOperationAction(ISD::UREM, MVT::i64, Expand);
  91
  92   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  93   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  94   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  95   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  96   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  97   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  98   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  99   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 100   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 101
 102   // We don't support sin/cos/sqrt/fmod/pow
 103   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 104   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 105   setOperationAction(ISD::FREM , MVT::f64, Expand);
 106   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 107   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 108   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 109   setOperationAction(ISD::FREM , MVT::f32, Expand);
 110   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 111
 112   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 113
 114   // If we're enabling GP optimizations, use hardware square root
 115   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 116     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 117     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 118   }
 119
 120   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 121   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 122
 123   // PowerPC does not have BSWAP, CTPOP or CTTZ
 124   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 125   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 126   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 127   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 128   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 129   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 130
 131   // PowerPC does not have ROTR
 132   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 133
 134   // PowerPC does not have Select
 135   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 136   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 137   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 138   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 139
 140   // PowerPC wants to turn select_cc of FP into fsel when possible.
 141   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 142   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 143
 144   // PowerPC wants to optimize integer setcc a bit
 145   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 146
 147   // PowerPC does not have BRCOND which requires SetCC
 148   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 149
 150   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 151
 152   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 153   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 154
 155   // PowerPC does not have [U|S]INT_TO_FP
 156   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 157   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 158
 159   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 160   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 161   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 162   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 163
 164   // We cannot sextinreg(i1).  Expand to shifts.
 165   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 166
 167   // Support label based line numbers.
 168   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 169   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 170
 171   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 172   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 173   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 174   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 175
 176
 177   // We want to legalize GlobalAddress and ConstantPool nodes into the
 178   // appropriate instructions to materialize the address.
 179   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 180   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 181   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 182   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 183   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 184   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 185   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 186   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 187
 188   // RET must be custom lowered, to meet ABI requirements
 189   setOperationAction(ISD::RET               , MVT::Other, Custom);
 190
 191   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 192   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 193
 194   // VAARG is custom lowered with ELF 32 ABI
 195   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 196     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 197   else
 198     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 199
 200   // Use the default implementation.
 201   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 202   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 203   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 204   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 205   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 206   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 207
 208   // We want to custom lower some of our intrinsics.
 209   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 210
 211   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 212     // They also have instructions for converting between i64 and fp.
 213     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 214     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 215     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 216     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 217     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 218
 219     // FIXME: disable this lowered code.  This generates 64-bit register values,
 220     // and we don't model the fact that the top part is clobbered by calls.  We
 221     // need to flag these together so that the value isn't live across a call.
 222     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 223
 224     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 225     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 226   } else {
 227     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 228     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 229   }
 230
 231   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 232     // 64-bit PowerPC implementations can support i64 types directly
 233     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 234     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 235     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 236   } else {
 237     // 32-bit PowerPC wants to expand i64 shifts itself.
 238     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 239     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 240     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 241   }
 242
 243   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 244     // First set operation action for all vector types to expand. Then we
 245     // will selectively turn on ones that can be effectively codegen'd.
 246     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 247          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 248       // add/sub are legal for all supported vector VT's.
 249       setOperationAction(ISD::ADD , (MVT::ValueType)VT, Legal);
 250       setOperationAction(ISD::SUB , (MVT::ValueType)VT, Legal);
 251
 252       // We promote all shuffles to v16i8.
 253       setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, Promote);
 254       AddPromotedToType (ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, MVT::v16i8);
 255
 256       // We promote all non-typed operations to v4i32.
 257       setOperationAction(ISD::AND   , (MVT::ValueType)VT, Promote);
 258       AddPromotedToType (ISD::AND   , (MVT::ValueType)VT, MVT::v4i32);
 259       setOperationAction(ISD::OR    , (MVT::ValueType)VT, Promote);
 260       AddPromotedToType (ISD::OR    , (MVT::ValueType)VT, MVT::v4i32);
 261       setOperationAction(ISD::XOR   , (MVT::ValueType)VT, Promote);
 262       AddPromotedToType (ISD::XOR   , (MVT::ValueType)VT, MVT::v4i32);
 263       setOperationAction(ISD::LOAD  , (MVT::ValueType)VT, Promote);
 264       AddPromotedToType (ISD::LOAD  , (MVT::ValueType)VT, MVT::v4i32);
 265       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 266       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v4i32);
 267       setOperationAction(ISD::STORE, (MVT::ValueType)VT, Promote);
 268       AddPromotedToType (ISD::STORE, (MVT::ValueType)VT, MVT::v4i32);
 269
 270       // No other operations are legal.
 271       setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 272       setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 273       setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 274       setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 275       setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 276       setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 277       setOperationAction(ISD::FNEG, (MVT::ValueType)VT, Expand);
 278       setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 279       setOperationAction(ISD::INSERT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 280       setOperationAction(ISD::BUILD_VECTOR, (MVT::ValueType)VT, Expand);
 281       setOperationAction(ISD::UMUL_LOHI, (MVT::ValueType)VT, Expand);
 282       setOperationAction(ISD::SMUL_LOHI, (MVT::ValueType)VT, Expand);
 283       setOperationAction(ISD::UDIVREM, (MVT::ValueType)VT, Expand);
 284       setOperationAction(ISD::SDIVREM, (MVT::ValueType)VT, Expand);
 285       setOperationAction(ISD::SCALAR_TO_VECTOR, (MVT::ValueType)VT, Expand);
 286       setOperationAction(ISD::FPOW, (MVT::ValueType)VT, Expand);
 287       setOperationAction(ISD::CTPOP, (MVT::ValueType)VT, Expand);
 288       setOperationAction(ISD::CTLZ, (MVT::ValueType)VT, Expand);
 289       setOperationAction(ISD::CTTZ, (MVT::ValueType)VT, Expand);
 290     }
 291
 292     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 293     // with merges, splats, etc.
 294     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 295
 296     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 297     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 298     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 299     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 300     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 301     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 302
 303     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 304     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 305     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 306     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 307
 308     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 309     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 310     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 311     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 312
 313     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 314     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 315
 316     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 317     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 318     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 319     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 320   }
 321
 322   setSetCCResultType(MVT::i32);
 323   setShiftAmountType(MVT::i32);
 324   setSetCCResultContents(ZeroOrOneSetCCResult);
 325
 326   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 327     setStackPointerRegisterToSaveRestore(PPC::X1);
 328     setExceptionPointerRegister(PPC::X3);
 329     setExceptionSelectorRegister(PPC::X4);
 330   } else {
 331     setStackPointerRegisterToSaveRestore(PPC::R1);
 332     setExceptionPointerRegister(PPC::R3);
 333     setExceptionSelectorRegister(PPC::R4);
 334   }
 335
 336   // We have target-specific dag combine patterns for the following nodes:
 337   setTargetDAGCombine(ISD::SINT_TO_FP);
 338   setTargetDAGCombine(ISD::STORE);
 339   setTargetDAGCombine(ISD::BR_CC);
 340   setTargetDAGCombine(ISD::BSWAP);
 341
 342   // Darwin long double math library functions have $LDBL128 appended.
 343   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 344     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 345     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 346     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 347     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 348     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 349   }
 350
 351   computeRegisterProperties();
 352 }
 353
 354 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 355   switch (Opcode) {
 356   default: return 0;
 357   case PPCISD::FSEL:          return "PPCISD::FSEL";
 358   case PPCISD::FCFID:         return "PPCISD::FCFID";
 359   case PPCISD::FCTIDZ:        return "PPCISD::FCTIDZ";
 360   case PPCISD::FCTIWZ:        return "PPCISD::FCTIWZ";
 361   case PPCISD::STFIWX:        return "PPCISD::STFIWX";
 362   case PPCISD::VMADDFP:       return "PPCISD::VMADDFP";
 363   case PPCISD::VNMSUBFP:      return "PPCISD::VNMSUBFP";
 364   case PPCISD::VPERM:         return "PPCISD::VPERM";
 365   case PPCISD::Hi:            return "PPCISD::Hi";
 366   case PPCISD::Lo:            return "PPCISD::Lo";
 367   case PPCISD::DYNALLOC:      return "PPCISD::DYNALLOC";
 368   case PPCISD::GlobalBaseReg: return "PPCISD::GlobalBaseReg";
 369   case PPCISD::SRL:           return "PPCISD::SRL";
 370   case PPCISD::SRA:           return "PPCISD::SRA";
 371   case PPCISD::SHL:           return "PPCISD::SHL";
 372   case PPCISD::EXTSW_32:      return "PPCISD::EXTSW_32";
 373   case PPCISD::STD_32:        return "PPCISD::STD_32";
 374   case PPCISD::CALL_ELF:      return "PPCISD::CALL_ELF";
 375   case PPCISD::CALL_Macho:    return "PPCISD::CALL_Macho";
 376   case PPCISD::MTCTR:         return "PPCISD::MTCTR";
 377   case PPCISD::BCTRL_Macho:   return "PPCISD::BCTRL_Macho";
 378   case PPCISD::BCTRL_ELF:     return "PPCISD::BCTRL_ELF";
 379   case PPCISD::RET_FLAG:      return "PPCISD::RET_FLAG";
 380   case PPCISD::MFCR:          return "PPCISD::MFCR";
 381   case PPCISD::VCMP:          return "PPCISD::VCMP";
 382   case PPCISD::VCMPo:         return "PPCISD::VCMPo";
 383   case PPCISD::LBRX:          return "PPCISD::LBRX";
 384   case PPCISD::STBRX:         return "PPCISD::STBRX";
 385   case PPCISD::COND_BRANCH:   return "PPCISD::COND_BRANCH";
 386   case PPCISD::MFFS:          return "PPCISD::MFFS";
 387   case PPCISD::MTFSB0:        return "PPCISD::MTFSB0";
 388   case PPCISD::MTFSB1:        return "PPCISD::MTFSB1";
 389   case PPCISD::FADDRTZ:       return "PPCISD::FADDRTZ";
 390   case PPCISD::MTFSF:         return "PPCISD::MTFSF";
 391   }
 392 }
 393
 394 //===----------------------------------------------------------------------===//
 395 // Node matching predicates, for use by the tblgen matching code.
 396 //===----------------------------------------------------------------------===//
 397
 398 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 399 static bool isFloatingPointZero(SDOperand Op) {
 400   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 401     return CFP->getValueAPF().isZero();
 402   else if (ISD::isEXTLoad(Op.Val) || ISD::isNON_EXTLoad(Op.Val)) {
 403     // Maybe this has already been legalized into the constant pool?
 404     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 405       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 406         return CFP->getValueAPF().isZero();
 407   }
 408   return false;
 409 }
 410
 411 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 412 /// true if Op is undef or if it matches the specified value.
 413 static bool isConstantOrUndef(SDOperand Op, unsigned Val) {
 414   return Op.getOpcode() == ISD::UNDEF ||
 415          cast<ConstantSDNode>(Op)->getValue() == Val;
 416 }
 417
 418 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 419 /// VPKUHUM instruction.
 420 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 421   if (!isUnary) {
 422     for (unsigned i = 0; i != 16; ++i)
 423       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 424         return false;
 425   } else {
 426     for (unsigned i = 0; i != 8; ++i)
 427       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 428           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 429         return false;
 430   }
 431   return true;
 432 }
 433
 434 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 435 /// VPKUWUM instruction.
 436 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 437   if (!isUnary) {
 438     for (unsigned i = 0; i != 16; i += 2)
 439       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 440           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 441         return false;
 442   } else {
 443     for (unsigned i = 0; i != 8; i += 2)
 444       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 445           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 446           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 447           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 448         return false;
 449   }
 450   return true;
 451 }
 452
 453 /// isVMerge - Common function, used to match vmrg* shuffles.
 454 ///
 455 static bool isVMerge(SDNode *N, unsigned UnitSize,
 456                      unsigned LHSStart, unsigned RHSStart) {
 457   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 458          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 459   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 460          "Unsupported merge size!");
 461
 462   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 463     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 464       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 465                              LHSStart+j+i*UnitSize) ||
 466           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 467                              RHSStart+j+i*UnitSize))
 468         return false;
 469     }
 470       return true;
 471 }
 472
 473 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 474 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 475 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 476   if (!isUnary)
 477     return isVMerge(N, UnitSize, 8, 24);
 478   return isVMerge(N, UnitSize, 8, 8);
 479 }
 480
 481 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 482 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 483 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 484   if (!isUnary)
 485     return isVMerge(N, UnitSize, 0, 16);
 486   return isVMerge(N, UnitSize, 0, 0);
 487 }
 488
 489
 490 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 491 /// amount, otherwise return -1.
 492 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 493   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 494          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 495   // Find the first non-undef value in the shuffle mask.
 496   unsigned i;
 497   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 498     /*search*/;
 499
 500   if (i == 16) return -1;  // all undef.
 501
 502   // Otherwise, check to see if the rest of the elements are consequtively
 503   // numbered from this value.
 504   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getValue();
 505   if (ShiftAmt < i) return -1;
 506   ShiftAmt -= i;
 507
 508   if (!isUnary) {
 509     // Check the rest of the elements to see if they are consequtive.
 510     for (++i; i != 16; ++i)
 511       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 512         return -1;
 513   } else {
 514     // Check the rest of the elements to see if they are consequtive.
 515     for (++i; i != 16; ++i)
 516       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 517         return -1;
 518   }
 519
 520   return ShiftAmt;
 521 }
 522
 523 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 524 /// specifies a splat of a single element that is suitable for input to
 525 /// VSPLTB/VSPLTH/VSPLTW.
 526 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 527   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 528          N->getNumOperands() == 16 &&
 529          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 530
 531   // This is a splat operation if each element of the permute is the same, and
 532   // if the value doesn't reference the second vector.
 533   unsigned ElementBase = 0;
 534   SDOperand Elt = N->getOperand(0);
 535   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 536     ElementBase = EltV->getValue();
 537   else
 538     return false;   // FIXME: Handle UNDEF elements too!
 539
 540   if (cast<ConstantSDNode>(Elt)->getValue() >= 16)
 541     return false;
 542
 543   // Check that they are consequtive.
 544   for (unsigned i = 1; i != EltSize; ++i) {
 545     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 546         cast<ConstantSDNode>(N->getOperand(i))->getValue() != i+ElementBase)
 547       return false;
 548   }
 549
 550   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 551   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 552     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 553     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 554            "Invalid VECTOR_SHUFFLE mask!");
 555     for (unsigned j = 0; j != EltSize; ++j)
 556       if (N->getOperand(i+j) != N->getOperand(j))
 557         return false;
 558   }
 559
 560   return true;
 561 }
 562
 563 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 564 /// are -0.0.
 565 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 566   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 567   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 568     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 569       return CFP->getValueAPF().isNegZero();
 570   return false;
 571 }
 572
 573 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 574 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 575 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 576   assert(isSplatShuffleMask(N, EltSize));
 577   return cast<ConstantSDNode>(N->getOperand(0))->getValue() / EltSize;
 578 }
 579
 580 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 581 /// by using a vspltis[bhw] instruction of the specified element size, return
 582 /// the constant being splatted.  The ByteSize field indicates the number of
 583 /// bytes of each element [124] -> [bhw].
 584 SDOperand PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 585   SDOperand OpVal(0, 0);
 586
 587   // If ByteSize of the splat is bigger than the element size of the
 588   // build_vector, then we have a case where we are checking for a splat where
 589   // multiple elements of the buildvector are folded together into a single
 590   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 591   unsigned EltSize = 16/N->getNumOperands();
 592   if (EltSize < ByteSize) {
 593     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 594     SDOperand UniquedVals[4];
 595     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 596
 597     // See if all of the elements in the buildvector agree across.
 598     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 599       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 600       // If the element isn't a constant, bail fully out.
 601       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDOperand();
 602
 603
 604       if (UniquedVals[i&(Multiple-1)].Val == 0)
 605         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 606       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 607         return SDOperand();  // no match.
 608     }
 609
 610     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 611     // either constant or undef values that are identical for each chunk.  See
 612     // if these chunks can form into a larger vspltis*.
 613
 614     // Check to see if all of the leading entries are either 0 or -1.  If
 615     // neither, then this won't fit into the immediate field.
 616     bool LeadingZero = true;
 617     bool LeadingOnes = true;
 618     for (unsigned i = 0; i != Multiple-1; ++i) {
 619       if (UniquedVals[i].Val == 0) continue;  // Must have been undefs.
 620
 621       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 622       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 623     }
 624     // Finally, check the least significant entry.
 625     if (LeadingZero) {
 626       if (UniquedVals[Multiple-1].Val == 0)
 627         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 628       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getValue();
 629       if (Val < 16)
 630         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 631     }
 632     if (LeadingOnes) {
 633       if (UniquedVals[Multiple-1].Val == 0)
 634         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 635       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSignExtended();
 636       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 637         return DAG.getTargetConstant(Val, MVT::i32);
 638     }
 639
 640     return SDOperand();
 641   }
 642
 643   // Check to see if this buildvec has a single non-undef value in its elements.
 644   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 645     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 646     if (OpVal.Val == 0)
 647       OpVal = N->getOperand(i);
 648     else if (OpVal != N->getOperand(i))
 649       return SDOperand();
 650   }
 651
 652   if (OpVal.Val == 0) return SDOperand();  // All UNDEF: use implicit def.
 653
 654   unsigned ValSizeInBytes = 0;
 655   uint64_t Value = 0;
 656   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 657     Value = CN->getValue();
 658     ValSizeInBytes = MVT::getSizeInBits(CN->getValueType(0))/8;
 659   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 660     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 661     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 662     ValSizeInBytes = 4;
 663   }
 664
 665   // If the splat value is larger than the element value, then we can never do
 666   // this splat.  The only case that we could fit the replicated bits into our
 667   // immediate field for would be zero, and we prefer to use vxor for it.
 668   if (ValSizeInBytes < ByteSize) return SDOperand();
 669
 670   // If the element value is larger than the splat value, cut it in half and
 671   // check to see if the two halves are equal.  Continue doing this until we
 672   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 673   while (ValSizeInBytes > ByteSize) {
 674     ValSizeInBytes >>= 1;
 675
 676     // If the top half equals the bottom half, we're still ok.
 677     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 678          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 679       return SDOperand();
 680   }
 681
 682   // Properly sign extend the value.
 683   int ShAmt = (4-ByteSize)*8;
 684   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 685
 686   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 687   if (MaskVal == 0) return SDOperand();
 688
 689   // Finally, if this value fits in a 5 bit sext field, return it
 690   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 691     return DAG.getTargetConstant(MaskVal, MVT::i32);
 692   return SDOperand();
 693 }
 694
 695 //===----------------------------------------------------------------------===//
 696 //  Addressing Mode Selection
 697 //===----------------------------------------------------------------------===//
 698
 699 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 700 /// or 64-bit immediate, and if the value can be accurately represented as a
 701 /// sign extension from a 16-bit value.  If so, this returns true and the
 702 /// immediate.
 703 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 704   if (N->getOpcode() != ISD::Constant)
 705     return false;
 706
 707   Imm = (short)cast<ConstantSDNode>(N)->getValue();
 708   if (N->getValueType(0) == MVT::i32)
 709     return Imm == (int32_t)cast<ConstantSDNode>(N)->getValue();
 710   else
 711     return Imm == (int64_t)cast<ConstantSDNode>(N)->getValue();
 712 }
 713 static bool isIntS16Immediate(SDOperand Op, short &Imm) {
 714   return isIntS16Immediate(Op.Val, Imm);
 715 }
 716
 717
 718 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 719 /// can be represented as an indexed [r+r] operation.  Returns false if it
 720 /// can be more efficiently represented with [r+imm].
 721 bool PPCTargetLowering::SelectAddressRegReg(SDOperand N, SDOperand &Base,
 722                                             SDOperand &Index,
 723                                             SelectionDAG &DAG) {
 724   short imm = 0;
 725   if (N.getOpcode() == ISD::ADD) {
 726     if (isIntS16Immediate(N.getOperand(1), imm))
 727       return false;    // r+i
 728     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 729       return false;    // r+i
 730
 731     Base = N.getOperand(0);
 732     Index = N.getOperand(1);
 733     return true;
 734   } else if (N.getOpcode() == ISD::OR) {
 735     if (isIntS16Immediate(N.getOperand(1), imm))
 736       return false;    // r+i can fold it if we can.
 737
 738     // If this is an or of disjoint bitfields, we can codegen this as an add
 739     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 740     // disjoint.
 741     uint64_t LHSKnownZero, LHSKnownOne;
 742     uint64_t RHSKnownZero, RHSKnownOne;
 743     DAG.ComputeMaskedBits(N.getOperand(0), ~0U, LHSKnownZero, LHSKnownOne);
 744
 745     if (LHSKnownZero) {
 746       DAG.ComputeMaskedBits(N.getOperand(1), ~0U, RHSKnownZero, RHSKnownOne);
 747       // If all of the bits are known zero on the LHS or RHS, the add won't
 748       // carry.
 749       if ((LHSKnownZero | RHSKnownZero) == ~0U) {
 750         Base = N.getOperand(0);
 751         Index = N.getOperand(1);
 752         return true;
 753       }
 754     }
 755   }
 756
 757   return false;
 758 }
 759
 760 /// Returns true if the address N can be represented by a base register plus
 761 /// a signed 16-bit displacement [r+imm], and if it is not better
 762 /// represented as reg+reg.
 763 bool PPCTargetLowering::SelectAddressRegImm(SDOperand N, SDOperand &Disp,
 764                                             SDOperand &Base, SelectionDAG &DAG){
 765   // If this can be more profitably realized as r+r, fail.
 766   if (SelectAddressRegReg(N, Disp, Base, DAG))
 767     return false;
 768
 769   if (N.getOpcode() == ISD::ADD) {
 770     short imm = 0;
 771     if (isIntS16Immediate(N.getOperand(1), imm)) {
 772       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 773       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 774         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 775       } else {
 776         Base = N.getOperand(0);
 777       }
 778       return true; // [r+i]
 779     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 780       // Match LOAD (ADD (X, Lo(G))).
 781       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 782              && "Cannot handle constant offsets yet!");
 783       Disp = N.getOperand(1).getOperand(0);  // The global address.
 784       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 785              Disp.getOpcode() == ISD::TargetConstantPool ||
 786              Disp.getOpcode() == ISD::TargetJumpTable);
 787       Base = N.getOperand(0);
 788       return true;  // [&g+r]
 789     }
 790   } else if (N.getOpcode() == ISD::OR) {
 791     short imm = 0;
 792     if (isIntS16Immediate(N.getOperand(1), imm)) {
 793       // If this is an or of disjoint bitfields, we can codegen this as an add
 794       // (for better address arithmetic) if the LHS and RHS of the OR are
 795       // provably disjoint.
 796       uint64_t LHSKnownZero, LHSKnownOne;
 797       DAG.ComputeMaskedBits(N.getOperand(0), ~0U, LHSKnownZero, LHSKnownOne);
 798       if ((LHSKnownZero|~(unsigned)imm) == ~0U) {
 799         // If all of the bits are known zero on the LHS or RHS, the add won't
 800         // carry.
 801         Base = N.getOperand(0);
 802         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 803         return true;
 804       }
 805     }
 806   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 807     // Loading from a constant address.
 808
 809     // If this address fits entirely in a 16-bit sext immediate field, codegen
 810     // this as "d, 0"
 811     short Imm;
 812     if (isIntS16Immediate(CN, Imm)) {
 813       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 814       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 815       return true;
 816     }
 817
 818     // Handle 32-bit sext immediates with LIS + addr mode.
 819     if (CN->getValueType(0) == MVT::i32 ||
 820         (int64_t)CN->getValue() == (int)CN->getValue()) {
 821       int Addr = (int)CN->getValue();
 822
 823       // Otherwise, break this down into an LIS + disp.
 824       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 825
 826       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 827       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 828       Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 829       return true;
 830     }
 831   }
 832
 833   Disp = DAG.getTargetConstant(0, getPointerTy());
 834   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 835     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 836   else
 837     Base = N;
 838   return true;      // [r+0]
 839 }
 840
 841 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 842 /// represented as an indexed [r+r] operation.
 843 bool PPCTargetLowering::SelectAddressRegRegOnly(SDOperand N, SDOperand &Base,
 844                                                 SDOperand &Index,
 845                                                 SelectionDAG &DAG) {
 846   // Check to see if we can easily represent this as an [r+r] address.  This
 847   // will fail if it thinks that the address is more profitably represented as
 848   // reg+imm, e.g. where imm = 0.
 849   if (SelectAddressRegReg(N, Base, Index, DAG))
 850     return true;
 851
 852   // If the operand is an addition, always emit this as [r+r], since this is
 853   // better (for code size, and execution, as the memop does the add for free)
 854   // than emitting an explicit add.
 855   if (N.getOpcode() == ISD::ADD) {
 856     Base = N.getOperand(0);
 857     Index = N.getOperand(1);
 858     return true;
 859   }
 860
 861   // Otherwise, do it the hard way, using R0 as the base register.
 862   Base = DAG.getRegister(PPC::R0, N.getValueType());
 863   Index = N;
 864   return true;
 865 }
 866
 867 /// SelectAddressRegImmShift - Returns true if the address N can be
 868 /// represented by a base register plus a signed 14-bit displacement
 869 /// [r+imm*4].  Suitable for use by STD and friends.
 870 bool PPCTargetLowering::SelectAddressRegImmShift(SDOperand N, SDOperand &Disp,
 871                                                  SDOperand &Base,
 872                                                  SelectionDAG &DAG) {
 873   // If this can be more profitably realized as r+r, fail.
 874   if (SelectAddressRegReg(N, Disp, Base, DAG))
 875     return false;
 876
 877   if (N.getOpcode() == ISD::ADD) {
 878     short imm = 0;
 879     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 880       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 881       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 882         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 883       } else {
 884         Base = N.getOperand(0);
 885       }
 886       return true; // [r+i]
 887     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 888       // Match LOAD (ADD (X, Lo(G))).
 889       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 890              && "Cannot handle constant offsets yet!");
 891       Disp = N.getOperand(1).getOperand(0);  // The global address.
 892       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 893              Disp.getOpcode() == ISD::TargetConstantPool ||
 894              Disp.getOpcode() == ISD::TargetJumpTable);
 895       Base = N.getOperand(0);
 896       return true;  // [&g+r]
 897     }
 898   } else if (N.getOpcode() == ISD::OR) {
 899     short imm = 0;
 900     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 901       // If this is an or of disjoint bitfields, we can codegen this as an add
 902       // (for better address arithmetic) if the LHS and RHS of the OR are
 903       // provably disjoint.
 904       uint64_t LHSKnownZero, LHSKnownOne;
 905       DAG.ComputeMaskedBits(N.getOperand(0), ~0U, LHSKnownZero, LHSKnownOne);
 906       if ((LHSKnownZero|~(unsigned)imm) == ~0U) {
 907         // If all of the bits are known zero on the LHS or RHS, the add won't
 908         // carry.
 909         Base = N.getOperand(0);
 910         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 911         return true;
 912       }
 913     }
 914   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 915     // Loading from a constant address.  Verify low two bits are clear.
 916     if ((CN->getValue() & 3) == 0) {
 917       // If this address fits entirely in a 14-bit sext immediate field, codegen
 918       // this as "d, 0"
 919       short Imm;
 920       if (isIntS16Immediate(CN, Imm)) {
 921         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 922         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 923         return true;
 924       }
 925
 926       // Fold the low-part of 32-bit absolute addresses into addr mode.
 927       if (CN->getValueType(0) == MVT::i32 ||
 928           (int64_t)CN->getValue() == (int)CN->getValue()) {
 929         int Addr = (int)CN->getValue();
 930
 931         // Otherwise, break this down into an LIS + disp.
 932         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 933
 934         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 935         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 936         Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 937         return true;
 938       }
 939     }
 940   }
 941
 942   Disp = DAG.getTargetConstant(0, getPointerTy());
 943   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 944     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 945   else
 946     Base = N;
 947   return true;      // [r+0]
 948 }
 949
 950
 951 /// getPreIndexedAddressParts - returns true by value, base pointer and
 952 /// offset pointer and addressing mode by reference if the node's address
 953 /// can be legally represented as pre-indexed load / store address.
 954 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDOperand &Base,
 955                                                   SDOperand &Offset,
 956                                                   ISD::MemIndexedMode &AM,
 957                                                   SelectionDAG &DAG) {
 958   // Disabled by default for now.
 959   if (!EnablePPCPreinc) return false;
 960
 961   SDOperand Ptr;
 962   MVT::ValueType VT;
 963   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 964     Ptr = LD->getBasePtr();
 965     VT = LD->getMemoryVT();
 966
 967   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
 968     ST = ST;
 969     Ptr = ST->getBasePtr();
 970     VT  = ST->getMemoryVT();
 971   } else
 972     return false;
 973
 974   // PowerPC doesn't have preinc load/store instructions for vectors.
 975   if (MVT::isVector(VT))
 976     return false;
 977
 978   // TODO: Check reg+reg first.
 979
 980   // LDU/STU use reg+imm*4, others use reg+imm.
 981   if (VT != MVT::i64) {
 982     // reg + imm
 983     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
 984       return false;
 985   } else {
 986     // reg + imm * 4.
 987     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
 988       return false;
 989   }
 990
 991   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 992     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
 993     // sext i32 to i64 when addr mode is r+i.
 994     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
 995         LD->getExtensionType() == ISD::SEXTLOAD &&
 996         isa<ConstantSDNode>(Offset))
 997       return false;
 998   }
 999
1000   AM = ISD::PRE_INC;
1001   return true;
1002 }
1003
1004 //===----------------------------------------------------------------------===//
1005 //  LowerOperation implementation
1006 //===----------------------------------------------------------------------===//
1007
1008 static SDOperand LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
1009   MVT::ValueType PtrVT = Op.getValueType();
1010   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1011   Constant *C = CP->getConstVal();
1012   SDOperand CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1013   SDOperand Zero = DAG.getConstant(0, PtrVT);
1014
1015   const TargetMachine &TM = DAG.getTarget();
1016
1017   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1018   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1019
1020   // If this is a non-darwin platform, we don't support non-static relo models
1021   // yet.
1022   if (TM.getRelocationModel() == Reloc::Static ||
1023       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1024     // Generate non-pic code that has direct accesses to the constant pool.
1025     // The address of the global is just (hi(&g)+lo(&g)).
1026     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1027   }
1028
1029   if (TM.getRelocationModel() == Reloc::PIC_) {
1030     // With PIC, the first instruction is actually "GR+hi(&G)".
1031     Hi = DAG.getNode(ISD::ADD, PtrVT,
1032                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1033   }
1034
1035   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1036   return Lo;
1037 }
1038
1039 static SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
1040   MVT::ValueType PtrVT = Op.getValueType();
1041   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1042   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1043   SDOperand Zero = DAG.getConstant(0, PtrVT);
1044
1045   const TargetMachine &TM = DAG.getTarget();
1046
1047   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1048   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1049
1050   // If this is a non-darwin platform, we don't support non-static relo models
1051   // yet.
1052   if (TM.getRelocationModel() == Reloc::Static ||
1053       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1054     // Generate non-pic code that has direct accesses to the constant pool.
1055     // The address of the global is just (hi(&g)+lo(&g)).
1056     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1057   }
1058
1059   if (TM.getRelocationModel() == Reloc::PIC_) {
1060     // With PIC, the first instruction is actually "GR+hi(&G)".
1061     Hi = DAG.getNode(ISD::ADD, PtrVT,
1062                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1063   }
1064
1065   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1066   return Lo;
1067 }
1068
1069 static SDOperand LowerGlobalTLSAddress(SDOperand Op, SelectionDAG &DAG) {
1070   assert(0 && "TLS not implemented for PPC.");
1071 }
1072
1073 static SDOperand LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
1074   MVT::ValueType PtrVT = Op.getValueType();
1075   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1076   GlobalValue *GV = GSDN->getGlobal();
1077   SDOperand GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1078   // If it's a debug information descriptor, don't mess with it.
1079   if (DAG.isVerifiedDebugInfoDesc(Op))
1080     return GA;
1081   SDOperand Zero = DAG.getConstant(0, PtrVT);
1082
1083   const TargetMachine &TM = DAG.getTarget();
1084
1085   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1086   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1087
1088   // If this is a non-darwin platform, we don't support non-static relo models
1089   // yet.
1090   if (TM.getRelocationModel() == Reloc::Static ||
1091       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1092     // Generate non-pic code that has direct accesses to globals.
1093     // The address of the global is just (hi(&g)+lo(&g)).
1094     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1095   }
1096
1097   if (TM.getRelocationModel() == Reloc::PIC_) {
1098     // With PIC, the first instruction is actually "GR+hi(&G)".
1099     Hi = DAG.getNode(ISD::ADD, PtrVT,
1100                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1101   }
1102
1103   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1104
1105   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1106     return Lo;
1107
1108   // If the global is weak or external, we have to go through the lazy
1109   // resolution stub.
1110   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1111 }
1112
1113 static SDOperand LowerSETCC(SDOperand Op, SelectionDAG &DAG) {
1114   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1115
1116   // If we're comparing for equality to zero, expose the fact that this is
1117   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1118   // fold the new nodes.
1119   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1120     if (C->isNullValue() && CC == ISD::SETEQ) {
1121       MVT::ValueType VT = Op.getOperand(0).getValueType();
1122       SDOperand Zext = Op.getOperand(0);
1123       if (VT < MVT::i32) {
1124         VT = MVT::i32;
1125         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1126       }
1127       unsigned Log2b = Log2_32(MVT::getSizeInBits(VT));
1128       SDOperand Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1129       SDOperand Scc = DAG.getNode(ISD::SRL, VT, Clz,
1130                                   DAG.getConstant(Log2b, MVT::i32));
1131       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1132     }
1133     // Leave comparisons against 0 and -1 alone for now, since they're usually
1134     // optimized.  FIXME: revisit this when we can custom lower all setcc
1135     // optimizations.
1136     if (C->isAllOnesValue() || C->isNullValue())
1137       return SDOperand();
1138   }
1139
1140   // If we have an integer seteq/setne, turn it into a compare against zero
1141   // by xor'ing the rhs with the lhs, which is faster than setting a
1142   // condition register, reading it back out, and masking the correct bit.  The
1143   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1144   // the result to other bit-twiddling opportunities.
1145   MVT::ValueType LHSVT = Op.getOperand(0).getValueType();
1146   if (MVT::isInteger(LHSVT) && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1147     MVT::ValueType VT = Op.getValueType();
1148     SDOperand Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1149                                 Op.getOperand(1));
1150     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1151   }
1152   return SDOperand();
1153 }
1154
1155 static SDOperand LowerVAARG(SDOperand Op, SelectionDAG &DAG,
1156                               int VarArgsFrameIndex,
1157                               int VarArgsStackOffset,
1158                               unsigned VarArgsNumGPR,
1159                               unsigned VarArgsNumFPR,
1160                               const PPCSubtarget &Subtarget) {
1161
1162   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1163 }
1164
1165 static SDOperand LowerVASTART(SDOperand Op, SelectionDAG &DAG,
1166                               int VarArgsFrameIndex,
1167                               int VarArgsStackOffset,
1168                               unsigned VarArgsNumGPR,
1169                               unsigned VarArgsNumFPR,
1170                               const PPCSubtarget &Subtarget) {
1171
1172   if (Subtarget.isMachoABI()) {
1173     // vastart just stores the address of the VarArgsFrameIndex slot into the
1174     // memory location argument.
1175     MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1176     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1177     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1178     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
1179   }
1180
1181   // For ELF 32 ABI we follow the layout of the va_list struct.
1182   // We suppose the given va_list is already allocated.
1183   //
1184   // typedef struct {
1185   //  char gpr;     /* index into the array of 8 GPRs
1186   //                 * stored in the register save area
1187   //                 * gpr=0 corresponds to r3,
1188   //                 * gpr=1 to r4, etc.
1189   //                 */
1190   //  char fpr;     /* index into the array of 8 FPRs
1191   //                 * stored in the register save area
1192   //                 * fpr=0 corresponds to f1,
1193   //                 * fpr=1 to f2, etc.
1194   //                 */
1195   //  char *overflow_arg_area;
1196   //                /* location on stack that holds
1197   //                 * the next overflow argument
1198   //                 */
1199   //  char *reg_save_area;
1200   //               /* where r3:r10 and f1:f8 (if saved)
1201   //                * are stored
1202   //                */
1203   // } va_list[1];
1204
1205
1206   SDOperand ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1207   SDOperand ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1208
1209
1210   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1211
1212   SDOperand StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1213   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1214
1215   uint64_t FrameOffset = MVT::getSizeInBits(PtrVT)/8;
1216   SDOperand ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1217
1218   uint64_t StackOffset = MVT::getSizeInBits(PtrVT)/8 - 1;
1219   SDOperand ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1220
1221   uint64_t FPROffset = 1;
1222   SDOperand ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1223
1224   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1225
1226   // Store first byte : number of int regs
1227   SDOperand firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1228                                       Op.getOperand(1), SV, 0);
1229   uint64_t nextOffset = FPROffset;
1230   SDOperand nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1231                                   ConstFPROffset);
1232
1233   // Store second byte : number of float regs
1234   SDOperand secondStore =
1235     DAG.getStore(firstStore, ArgFPR, nextPtr, SV, nextOffset);
1236   nextOffset += StackOffset;
1237   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1238
1239   // Store second word : arguments given on stack
1240   SDOperand thirdStore =
1241     DAG.getStore(secondStore, StackOffsetFI, nextPtr, SV, nextOffset);
1242   nextOffset += FrameOffset;
1243   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1244
1245   // Store third word : arguments given in registers
1246   return DAG.getStore(thirdStore, FR, nextPtr, SV, nextOffset);
1247
1248 }
1249
1250 #include "PPCGenCallingConv.inc"
1251
1252 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1253 /// depending on which subtarget is selected.
1254 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1255   if (Subtarget.isMachoABI()) {
1256     static const unsigned FPR[] = {
1257       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1258       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1259     };
1260     return FPR;
1261   }
1262
1263
1264   static const unsigned FPR[] = {
1265     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1266     PPC::F8
1267   };
1268   return FPR;
1269 }
1270
1271 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
1272                                        int &VarArgsFrameIndex,
1273                                        int &VarArgsStackOffset,
1274                                        unsigned &VarArgsNumGPR,
1275                                        unsigned &VarArgsNumFPR,
1276                                        const PPCSubtarget &Subtarget) {
1277   // TODO: add description of PPC stack frame format, or at least some docs.
1278   //
1279   MachineFunction &MF = DAG.getMachineFunction();
1280   MachineFrameInfo *MFI = MF.getFrameInfo();
1281   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1282   SmallVector<SDOperand, 8> ArgValues;
1283   SDOperand Root = Op.getOperand(0);
1284
1285   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1286   bool isPPC64 = PtrVT == MVT::i64;
1287   bool isMachoABI = Subtarget.isMachoABI();
1288   bool isELF32_ABI = Subtarget.isELF32_ABI();
1289   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1290
1291   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1292
1293   static const unsigned GPR_32[] = {           // 32-bit registers.
1294     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1295     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1296   };
1297   static const unsigned GPR_64[] = {           // 64-bit registers.
1298     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1299     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1300   };
1301
1302   static const unsigned *FPR = GetFPR(Subtarget);
1303
1304   static const unsigned VR[] = {
1305     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1306     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1307   };
1308
1309   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1310   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1311   const unsigned Num_VR_Regs  = array_lengthof( VR);
1312
1313   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1314
1315   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1316
1317   // Add DAG nodes to load the arguments or copy them out of registers.  On
1318   // entry to a function on PPC, the arguments start after the linkage area,
1319   // although the first ones are often in registers.
1320   //
1321   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1322   // represented with two words (long long or double) must be copied to an
1323   // even GPR_idx value or to an even ArgOffset value.
1324
1325   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
1326     SDOperand ArgVal;
1327     bool needsLoad = false;
1328     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
1329     unsigned ObjSize = MVT::getSizeInBits(ObjectVT)/8;
1330     unsigned ArgSize = ObjSize;
1331     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(ArgNo+3))->getValue();
1332     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1333     // See if next argument requires stack alignment in ELF
1334     bool Expand = (ObjectVT == MVT::f64) || ((ArgNo + 1 < e) &&
1335       (cast<ConstantSDNode>(Op.getOperand(ArgNo+4))->getValue() & AlignFlag) &&
1336       (!(Flags & AlignFlag)));
1337
1338     unsigned CurArgOffset = ArgOffset;
1339     switch (ObjectVT) {
1340     default: assert(0 && "Unhandled argument type!");
1341     case MVT::i32:
1342       // Double word align in ELF
1343       if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1344       if (GPR_idx != Num_GPR_Regs) {
1345         unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1346         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1347         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1348         ++GPR_idx;
1349       } else {
1350         needsLoad = true;
1351         ArgSize = PtrByteSize;
1352       }
1353       // Stack align in ELF
1354       if (needsLoad && Expand && isELF32_ABI)
1355         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1356       // All int arguments reserve stack space in Macho ABI.
1357       if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1358       break;
1359
1360     case MVT::i64:  // PPC64
1361       if (GPR_idx != Num_GPR_Regs) {
1362         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1363         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1364         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1365         ++GPR_idx;
1366       } else {
1367         needsLoad = true;
1368       }
1369       // All int arguments reserve stack space in Macho ABI.
1370       if (isMachoABI || needsLoad) ArgOffset += 8;
1371       break;
1372
1373     case MVT::f32:
1374     case MVT::f64:
1375       // Every 4 bytes of argument space consumes one of the GPRs available for
1376       // argument passing.
1377       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1378         ++GPR_idx;
1379         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1380           ++GPR_idx;
1381       }
1382       if (FPR_idx != Num_FPR_Regs) {
1383         unsigned VReg;
1384         if (ObjectVT == MVT::f32)
1385           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1386         else
1387           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1388         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1389         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1390         ++FPR_idx;
1391       } else {
1392         needsLoad = true;
1393       }
1394
1395       // Stack align in ELF
1396       if (needsLoad && Expand && isELF32_ABI)
1397         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1398       // All FP arguments reserve stack space in Macho ABI.
1399       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1400       break;
1401     case MVT::v4f32:
1402     case MVT::v4i32:
1403     case MVT::v8i16:
1404     case MVT::v16i8:
1405       // Note that vector arguments in registers don't reserve stack space.
1406       if (VR_idx != Num_VR_Regs) {
1407         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1408         RegInfo.addLiveIn(VR[VR_idx], VReg);
1409         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1410         ++VR_idx;
1411       } else {
1412         // This should be simple, but requires getting 16-byte aligned stack
1413         // values.
1414         assert(0 && "Loading VR argument not implemented yet!");
1415         needsLoad = true;
1416       }
1417       break;
1418     }
1419
1420     // We need to load the argument to a virtual register if we determined above
1421     // that we ran out of physical registers of the appropriate type.
1422     if (needsLoad) {
1423       int FI = MFI->CreateFixedObject(ObjSize,
1424                                       CurArgOffset + (ArgSize - ObjSize));
1425       SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1426       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1427     }
1428
1429     ArgValues.push_back(ArgVal);
1430   }
1431
1432   // If the function takes variable number of arguments, make a frame index for
1433   // the start of the first vararg value... for expansion of llvm.va_start.
1434   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1435   if (isVarArg) {
1436
1437     int depth;
1438     if (isELF32_ABI) {
1439       VarArgsNumGPR = GPR_idx;
1440       VarArgsNumFPR = FPR_idx;
1441
1442       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1443       // pointer.
1444       depth = -(Num_GPR_Regs * MVT::getSizeInBits(PtrVT)/8 +
1445                 Num_FPR_Regs * MVT::getSizeInBits(MVT::f64)/8 +
1446                 MVT::getSizeInBits(PtrVT)/8);
1447
1448       VarArgsStackOffset = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1449                                                   ArgOffset);
1450
1451     }
1452     else
1453       depth = ArgOffset;
1454
1455     VarArgsFrameIndex = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1456                                                depth);
1457     SDOperand FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1458
1459     SmallVector<SDOperand, 8> MemOps;
1460
1461     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1462     // stored to the VarArgsFrameIndex on the stack.
1463     if (isELF32_ABI) {
1464       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1465         SDOperand Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1466         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1467         MemOps.push_back(Store);
1468         // Increment the address by four for the next argument to store
1469         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1470         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1471       }
1472     }
1473
1474     // If this function is vararg, store any remaining integer argument regs
1475     // to their spots on the stack so that they may be loaded by deferencing the
1476     // result of va_next.
1477     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1478       unsigned VReg;
1479       if (isPPC64)
1480         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1481       else
1482         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1483
1484       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1485       SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1486       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1487       MemOps.push_back(Store);
1488       // Increment the address by four for the next argument to store
1489       SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1490       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1491     }
1492
1493     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1494     // on the stack.
1495     if (isELF32_ABI) {
1496       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1497         SDOperand Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1498         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1499         MemOps.push_back(Store);
1500         // Increment the address by eight for the next argument to store
1501         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1502                                            PtrVT);
1503         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1504       }
1505
1506       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1507         unsigned VReg;
1508         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1509
1510         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1511         SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1512         SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1513         MemOps.push_back(Store);
1514         // Increment the address by eight for the next argument to store
1515         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1516                                            PtrVT);
1517         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1518       }
1519     }
1520
1521     if (!MemOps.empty())
1522       Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1523   }
1524
1525   ArgValues.push_back(Root);
1526
1527   // Return the new list of results.
1528   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
1529                                     Op.Val->value_end());
1530   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
1531 }
1532
1533 /// isCallCompatibleAddress - Return the immediate to use if the specified
1534 /// 32-bit value is representable in the immediate field of a BxA instruction.
1535 static SDNode *isBLACompatibleAddress(SDOperand Op, SelectionDAG &DAG) {
1536   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1537   if (!C) return 0;
1538
1539   int Addr = C->getValue();
1540   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1541       (Addr << 6 >> 6) != Addr)
1542     return 0;  // Top 6 bits have to be sext of immediate.
1543
1544   return DAG.getConstant((int)C->getValue() >> 2,
1545                          DAG.getTargetLoweringInfo().getPointerTy()).Val;
1546 }
1547
1548
1549 static SDOperand LowerCALL(SDOperand Op, SelectionDAG &DAG,
1550                            const PPCSubtarget &Subtarget) {
1551   SDOperand Chain  = Op.getOperand(0);
1552   bool isVarArg    = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1553   SDOperand Callee = Op.getOperand(4);
1554   unsigned NumOps  = (Op.getNumOperands() - 5) / 2;
1555
1556   bool isMachoABI = Subtarget.isMachoABI();
1557   bool isELF32_ABI  = Subtarget.isELF32_ABI();
1558
1559   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1560   bool isPPC64 = PtrVT == MVT::i64;
1561   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1562
1563   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
1564   // SelectExpr to use to put the arguments in the appropriate registers.
1565   std::vector<SDOperand> args_to_use;
1566
1567   // Count how many bytes are to be pushed on the stack, including the linkage
1568   // area, and parameter passing area.  We start with 24/48 bytes, which is
1569   // prereserved space for [SP][CR][LR][3 x unused].
1570   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1571
1572   // Add up all the space actually used.
1573   for (unsigned i = 0; i != NumOps; ++i) {
1574     unsigned ArgSize =MVT::getSizeInBits(Op.getOperand(5+2*i).getValueType())/8;
1575     ArgSize = std::max(ArgSize, PtrByteSize);
1576     NumBytes += ArgSize;
1577   }
1578
1579   // The prolog code of the callee may store up to 8 GPR argument registers to
1580   // the stack, allowing va_start to index over them in memory if its varargs.
1581   // Because we cannot tell if this is needed on the caller side, we have to
1582   // conservatively assume that it is needed.  As such, make sure we have at
1583   // least enough stack space for the caller to store the 8 GPRs.
1584   NumBytes = std::max(NumBytes,
1585                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1586
1587   // Adjust the stack pointer for the new arguments...
1588   // These operations are automatically eliminated by the prolog/epilog pass
1589   Chain = DAG.getCALLSEQ_START(Chain,
1590                                DAG.getConstant(NumBytes, PtrVT));
1591
1592   // Set up a copy of the stack pointer for use loading and storing any
1593   // arguments that may not fit in the registers available for argument
1594   // passing.
1595   SDOperand StackPtr;
1596   if (isPPC64)
1597     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
1598   else
1599     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
1600
1601   // Figure out which arguments are going to go in registers, and which in
1602   // memory.  Also, if this is a vararg function, floating point operations
1603   // must be stored to our stack, and loaded into integer regs as well, if
1604   // any integer regs are available for argument passing.
1605   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1606   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1607
1608   static const unsigned GPR_32[] = {           // 32-bit registers.
1609     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1610     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1611   };
1612   static const unsigned GPR_64[] = {           // 64-bit registers.
1613     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1614     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1615   };
1616   static const unsigned *FPR = GetFPR(Subtarget);
1617
1618   static const unsigned VR[] = {
1619     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1620     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1621   };
1622   const unsigned NumGPRs = array_lengthof(GPR_32);
1623   const unsigned NumFPRs = isMachoABI ? 13 : 8;
1624   const unsigned NumVRs  = array_lengthof( VR);
1625
1626   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1627
1628   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1629   SmallVector<SDOperand, 8> MemOpChains;
1630   for (unsigned i = 0; i != NumOps; ++i) {
1631     bool inMem = false;
1632     SDOperand Arg = Op.getOperand(5+2*i);
1633     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1634     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1635     // See if next argument requires stack alignment in ELF
1636     unsigned next = 5+2*(i+1)+1;
1637     bool Expand = (Arg.getValueType() == MVT::f64) || ((i + 1 < NumOps) &&
1638       (cast<ConstantSDNode>(Op.getOperand(next))->getValue() & AlignFlag) &&
1639       (!(Flags & AlignFlag)));
1640
1641     // PtrOff will be used to store the current argument to the stack if a
1642     // register cannot be found for it.
1643     SDOperand PtrOff;
1644
1645     // Stack align in ELF 32
1646     if (isELF32_ABI && Expand)
1647       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
1648                                StackPtr.getValueType());
1649     else
1650       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
1651
1652     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
1653
1654     // On PPC64, promote integers to 64-bit values.
1655     if (isPPC64 && Arg.getValueType() == MVT::i32) {
1656       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1657
1658       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
1659     }
1660
1661     switch (Arg.getValueType()) {
1662     default: assert(0 && "Unexpected ValueType for argument!");
1663     case MVT::i32:
1664     case MVT::i64:
1665       // Double word align in ELF
1666       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1667       if (GPR_idx != NumGPRs) {
1668         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
1669       } else {
1670         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1671         inMem = true;
1672       }
1673       if (inMem || isMachoABI) {
1674         // Stack align in ELF
1675         if (isELF32_ABI && Expand)
1676           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1677
1678         ArgOffset += PtrByteSize;
1679       }
1680       break;
1681     case MVT::f32:
1682     case MVT::f64:
1683       if (isVarArg) {
1684         // Float varargs need to be promoted to double.
1685         if (Arg.getValueType() == MVT::f32)
1686           Arg = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Arg);
1687       }
1688
1689       if (FPR_idx != NumFPRs) {
1690         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
1691
1692         if (isVarArg) {
1693           SDOperand Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
1694           MemOpChains.push_back(Store);
1695
1696           // Float varargs are always shadowed in available integer registers
1697           if (GPR_idx != NumGPRs) {
1698             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1699             MemOpChains.push_back(Load.getValue(1));
1700             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1701                                                                 Load));
1702           }
1703           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
1704             SDOperand ConstFour = DAG.getConstant(4, PtrOff.getValueType());
1705             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
1706             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1707             MemOpChains.push_back(Load.getValue(1));
1708             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1709                                                                 Load));
1710           }
1711         } else {
1712           // If we have any FPRs remaining, we may also have GPRs remaining.
1713           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
1714           // GPRs.
1715           if (isMachoABI) {
1716             if (GPR_idx != NumGPRs)
1717               ++GPR_idx;
1718             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
1719                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
1720               ++GPR_idx;
1721           }
1722         }
1723       } else {
1724         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1725         inMem = true;
1726       }
1727       if (inMem || isMachoABI) {
1728         // Stack align in ELF
1729         if (isELF32_ABI && Expand)
1730           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1731         if (isPPC64)
1732           ArgOffset += 8;
1733         else
1734           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
1735       }
1736       break;
1737     case MVT::v4f32:
1738     case MVT::v4i32:
1739     case MVT::v8i16:
1740     case MVT::v16i8:
1741       assert(!isVarArg && "Don't support passing vectors to varargs yet!");
1742       assert(VR_idx != NumVRs &&
1743              "Don't support passing more than 12 vector args yet!");
1744       RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
1745       break;
1746     }
1747   }
1748   if (!MemOpChains.empty())
1749     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1750                         &MemOpChains[0], MemOpChains.size());
1751
1752   // Build a sequence of copy-to-reg nodes chained together with token chain
1753   // and flag operands which copy the outgoing args into the appropriate regs.
1754   SDOperand InFlag;
1755   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1756     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1757                              InFlag);
1758     InFlag = Chain.getValue(1);
1759   }
1760
1761   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
1762   if (isVarArg && isELF32_ABI) {
1763     SDOperand SetCR(DAG.getTargetNode(PPC::SETCR, MVT::i32), 0);
1764     Chain = DAG.getCopyToReg(Chain, PPC::CR6, SetCR, InFlag);
1765     InFlag = Chain.getValue(1);
1766   }
1767
1768   std::vector<MVT::ValueType> NodeTys;
1769   NodeTys.push_back(MVT::Other);   // Returns a chain
1770   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1771
1772   SmallVector<SDOperand, 8> Ops;
1773   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
1774
1775   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1776   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1777   // node so that legalize doesn't hack it.
1778   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1779     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
1780   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1781     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
1782   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
1783     // If this is an absolute destination address, use the munged value.
1784     Callee = SDOperand(Dest, 0);
1785   else {
1786     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
1787     // to do the call, we can't use PPCISD::CALL.
1788     SDOperand MTCTROps[] = {Chain, Callee, InFlag};
1789     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps, 2+(InFlag.Val!=0));
1790     InFlag = Chain.getValue(1);
1791
1792     // Copy the callee address into R12 on darwin.
1793     if (isMachoABI) {
1794       Chain = DAG.getCopyToReg(Chain, PPC::R12, Callee, InFlag);
1795       InFlag = Chain.getValue(1);
1796     }
1797
1798     NodeTys.clear();
1799     NodeTys.push_back(MVT::Other);
1800     NodeTys.push_back(MVT::Flag);
1801     Ops.push_back(Chain);
1802     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
1803     Callee.Val = 0;
1804   }
1805
1806   // If this is a direct call, pass the chain and the callee.
1807   if (Callee.Val) {
1808     Ops.push_back(Chain);
1809     Ops.push_back(Callee);
1810   }
1811
1812   // Add argument registers to the end of the list so that they are known live
1813   // into the call.
1814   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1815     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1816                                   RegsToPass[i].second.getValueType()));
1817
1818   if (InFlag.Val)
1819     Ops.push_back(InFlag);
1820   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
1821   InFlag = Chain.getValue(1);
1822
1823   Chain = DAG.getCALLSEQ_END(Chain,
1824                              DAG.getConstant(NumBytes, PtrVT),
1825                              DAG.getConstant(0, PtrVT),
1826                              InFlag);
1827   if (Op.Val->getValueType(0) != MVT::Other)
1828     InFlag = Chain.getValue(1);
1829
1830   SDOperand ResultVals[3];
1831   unsigned NumResults = 0;
1832   NodeTys.clear();
1833
1834   // If the call has results, copy the values out of the ret val registers.
1835   switch (Op.Val->getValueType(0)) {
1836   default: assert(0 && "Unexpected ret value!");
1837   case MVT::Other: break;
1838   case MVT::i32:
1839     if (Op.Val->getValueType(1) == MVT::i32) {
1840       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1841       ResultVals[0] = Chain.getValue(0);
1842       Chain = DAG.getCopyFromReg(Chain, PPC::R4, MVT::i32,
1843                                  Chain.getValue(2)).getValue(1);
1844       ResultVals[1] = Chain.getValue(0);
1845       NumResults = 2;
1846       NodeTys.push_back(MVT::i32);
1847     } else {
1848       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1849       ResultVals[0] = Chain.getValue(0);
1850       NumResults = 1;
1851     }
1852     NodeTys.push_back(MVT::i32);
1853     break;
1854   case MVT::i64:
1855     Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
1856     ResultVals[0] = Chain.getValue(0);
1857     NumResults = 1;
1858     NodeTys.push_back(MVT::i64);
1859     break;
1860   case MVT::f64:
1861     if (Op.Val->getValueType(1) == MVT::f64) {
1862       Chain = DAG.getCopyFromReg(Chain, PPC::F1, MVT::f64, InFlag).getValue(1);
1863       ResultVals[0] = Chain.getValue(0);
1864       Chain = DAG.getCopyFromReg(Chain, PPC::F2, MVT::f64,
1865                                  Chain.getValue(2)).getValue(1);
1866       ResultVals[1] = Chain.getValue(0);
1867       NumResults = 2;
1868       NodeTys.push_back(MVT::f64);
1869       NodeTys.push_back(MVT::f64);
1870       break;
1871     }
1872     // else fall through
1873   case MVT::f32:
1874     Chain = DAG.getCopyFromReg(Chain, PPC::F1, Op.Val->getValueType(0),
1875                                InFlag).getValue(1);
1876     ResultVals[0] = Chain.getValue(0);
1877     NumResults = 1;
1878     NodeTys.push_back(Op.Val->getValueType(0));
1879     break;
1880   case MVT::v4f32:
1881   case MVT::v4i32:
1882   case MVT::v8i16:
1883   case MVT::v16i8:
1884     Chain = DAG.getCopyFromReg(Chain, PPC::V2, Op.Val->getValueType(0),
1885                                    InFlag).getValue(1);
1886     ResultVals[0] = Chain.getValue(0);
1887     NumResults = 1;
1888     NodeTys.push_back(Op.Val->getValueType(0));
1889     break;
1890   }
1891
1892   NodeTys.push_back(MVT::Other);
1893
1894   // If the function returns void, just return the chain.
1895   if (NumResults == 0)
1896     return Chain;
1897
1898   // Otherwise, merge everything together with a MERGE_VALUES node.
1899   ResultVals[NumResults++] = Chain;
1900   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
1901                               ResultVals, NumResults);
1902   return Res.getValue(Op.ResNo);
1903 }
1904
1905 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG, TargetMachine &TM) {
1906   SmallVector<CCValAssign, 16> RVLocs;
1907   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
1908   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1909   CCState CCInfo(CC, isVarArg, TM, RVLocs);
1910   CCInfo.AnalyzeReturn(Op.Val, RetCC_PPC);
1911
1912   // If this is the first return lowered for this function, add the regs to the
1913   // liveout set for the function.
1914   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1915     for (unsigned i = 0; i != RVLocs.size(); ++i)
1916       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1917   }
1918
1919   SDOperand Chain = Op.getOperand(0);
1920   SDOperand Flag;
1921
1922   // Copy the result values into the output registers.
1923   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1924     CCValAssign &VA = RVLocs[i];
1925     assert(VA.isRegLoc() && "Can only return in registers!");
1926     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
1927     Flag = Chain.getValue(1);
1928   }
1929
1930   if (Flag.Val)
1931     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
1932   else
1933     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
1934 }
1935
1936 static SDOperand LowerSTACKRESTORE(SDOperand Op, SelectionDAG &DAG,
1937                                    const PPCSubtarget &Subtarget) {
1938   // When we pop the dynamic allocation we need to restore the SP link.
1939
1940   // Get the corect type for pointers.
1941   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1942
1943   // Construct the stack pointer operand.
1944   bool IsPPC64 = Subtarget.isPPC64();
1945   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
1946   SDOperand StackPtr = DAG.getRegister(SP, PtrVT);
1947
1948   // Get the operands for the STACKRESTORE.
1949   SDOperand Chain = Op.getOperand(0);
1950   SDOperand SaveSP = Op.getOperand(1);
1951
1952   // Load the old link SP.
1953   SDOperand LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
1954
1955   // Restore the stack pointer.
1956   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
1957
1958   // Store the old link SP.
1959   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
1960 }
1961
1962 static SDOperand LowerDYNAMIC_STACKALLOC(SDOperand Op, SelectionDAG &DAG,
1963                                          const PPCSubtarget &Subtarget) {
1964   MachineFunction &MF = DAG.getMachineFunction();
1965   bool IsPPC64 = Subtarget.isPPC64();
1966   bool isMachoABI = Subtarget.isMachoABI();
1967
1968   // Get current frame pointer save index.  The users of this index will be
1969   // primarily DYNALLOC instructions.
1970   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1971   int FPSI = FI->getFramePointerSaveIndex();
1972
1973   // If the frame pointer save index hasn't been defined yet.
1974   if (!FPSI) {
1975     // Find out what the fix offset of the frame pointer save area.
1976     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
1977
1978     // Allocate the frame index for frame pointer save area.
1979     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
1980     // Save the result.
1981     FI->setFramePointerSaveIndex(FPSI);
1982   }
1983
1984   // Get the inputs.
1985   SDOperand Chain = Op.getOperand(0);
1986   SDOperand Size  = Op.getOperand(1);
1987
1988   // Get the corect type for pointers.
1989   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1990   // Negate the size.
1991   SDOperand NegSize = DAG.getNode(ISD::SUB, PtrVT,
1992                                   DAG.getConstant(0, PtrVT), Size);
1993   // Construct a node for the frame pointer save index.
1994   SDOperand FPSIdx = DAG.getFrameIndex(FPSI, PtrVT);
1995   // Build a DYNALLOC node.
1996   SDOperand Ops[3] = { Chain, NegSize, FPSIdx };
1997   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
1998   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
1999 }
2000
2001
2002 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2003 /// possible.
2004 static SDOperand LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG) {
2005   // Not FP? Not a fsel.
2006   if (!MVT::isFloatingPoint(Op.getOperand(0).getValueType()) ||
2007       !MVT::isFloatingPoint(Op.getOperand(2).getValueType()))
2008     return SDOperand();
2009
2010   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2011
2012   // Cannot handle SETEQ/SETNE.
2013   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDOperand();
2014
2015   MVT::ValueType ResVT = Op.getValueType();
2016   MVT::ValueType CmpVT = Op.getOperand(0).getValueType();
2017   SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2018   SDOperand TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2019
2020   // If the RHS of the comparison is a 0.0, we don't need to do the
2021   // subtraction at all.
2022   if (isFloatingPointZero(RHS))
2023     switch (CC) {
2024     default: break;       // SETUO etc aren't handled by fsel.
2025     case ISD::SETULT:
2026     case ISD::SETOLT:
2027     case ISD::SETLT:
2028       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2029     case ISD::SETUGE:
2030     case ISD::SETOGE:
2031     case ISD::SETGE:
2032       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2033         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2034       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2035     case ISD::SETUGT:
2036     case ISD::SETOGT:
2037     case ISD::SETGT:
2038       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2039     case ISD::SETULE:
2040     case ISD::SETOLE:
2041     case ISD::SETLE:
2042       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2043         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2044       return DAG.getNode(PPCISD::FSEL, ResVT,
2045                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2046     }
2047
2048   SDOperand Cmp;
2049   switch (CC) {
2050   default: break;       // SETUO etc aren't handled by fsel.
2051   case ISD::SETULT:
2052   case ISD::SETOLT:
2053   case ISD::SETLT:
2054     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2055     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2056       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2057       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2058   case ISD::SETUGE:
2059   case ISD::SETOGE:
2060   case ISD::SETGE:
2061     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2062     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2063       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2064       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2065   case ISD::SETUGT:
2066   case ISD::SETOGT:
2067   case ISD::SETGT:
2068     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2069     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2070       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2071       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2072   case ISD::SETULE:
2073   case ISD::SETOLE:
2074   case ISD::SETLE:
2075     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2076     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2077       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2078       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2079   }
2080   return SDOperand();
2081 }
2082
2083 // FIXME: Split this code up when LegalizeDAGTypes lands.
2084 static SDOperand LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
2085   assert(MVT::isFloatingPoint(Op.getOperand(0).getValueType()));
2086   SDOperand Src = Op.getOperand(0);
2087   if (Src.getValueType() == MVT::f32)
2088     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2089
2090   SDOperand Tmp;
2091   switch (Op.getValueType()) {
2092   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2093   case MVT::i32:
2094     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2095     break;
2096   case MVT::i64:
2097     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2098     break;
2099   }
2100
2101   // Convert the FP value to an int value through memory.
2102   SDOperand FIPtr = DAG.CreateStackTemporary(MVT::f64);
2103
2104   // Emit a store to the stack slot.
2105   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2106
2107   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2108   // add in a bias.
2109   if (Op.getValueType() == MVT::i32)
2110     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2111                         DAG.getConstant(4, FIPtr.getValueType()));
2112   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2113 }
2114
2115 static SDOperand LowerFP_ROUND_INREG(SDOperand Op, SelectionDAG &DAG) {
2116   assert(Op.getValueType() == MVT::ppcf128);
2117   SDNode *Node = Op.Val;
2118   assert(Node->getOperand(0).getValueType() == MVT::ppcf128);
2119   assert(Node->getOperand(0).Val->getOpcode() == ISD::BUILD_PAIR);
2120   SDOperand Lo = Node->getOperand(0).Val->getOperand(0);
2121   SDOperand Hi = Node->getOperand(0).Val->getOperand(1);
2122
2123   // This sequence changes FPSCR to do round-to-zero, adds the two halves
2124   // of the long double, and puts FPSCR back the way it was.  We do not
2125   // actually model FPSCR.
2126   std::vector<MVT::ValueType> NodeTys;
2127   SDOperand Ops[4], Result, MFFSreg, InFlag, FPreg;
2128
2129   NodeTys.push_back(MVT::f64);   // Return register
2130   NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
2131   Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2132   MFFSreg = Result.getValue(0);
2133   InFlag = Result.getValue(1);
2134
2135   NodeTys.clear();
2136   NodeTys.push_back(MVT::Flag);   // Returns a flag
2137   Ops[0] = DAG.getConstant(31, MVT::i32);
2138   Ops[1] = InFlag;
2139   Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
2140   InFlag = Result.getValue(0);
2141
2142   NodeTys.clear();
2143   NodeTys.push_back(MVT::Flag);   // Returns a flag
2144   Ops[0] = DAG.getConstant(30, MVT::i32);
2145   Ops[1] = InFlag;
2146   Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
2147   InFlag = Result.getValue(0);
2148
2149   NodeTys.clear();
2150   NodeTys.push_back(MVT::f64);    // result of add
2151   NodeTys.push_back(MVT::Flag);   // Returns a flag
2152   Ops[0] = Lo;
2153   Ops[1] = Hi;
2154   Ops[2] = InFlag;
2155   Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
2156   FPreg = Result.getValue(0);
2157   InFlag = Result.getValue(1);
2158
2159   NodeTys.clear();
2160   NodeTys.push_back(MVT::f64);
2161   Ops[0] = DAG.getConstant(1, MVT::i32);
2162   Ops[1] = MFFSreg;
2163   Ops[2] = FPreg;
2164   Ops[3] = InFlag;
2165   Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
2166   FPreg = Result.getValue(0);
2167
2168   // We know the low half is about to be thrown away, so just use something
2169   // convenient.
2170   return DAG.getNode(ISD::BUILD_PAIR, Lo.getValueType(), FPreg, FPreg);
2171 }
2172
2173 static SDOperand LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
2174   if (Op.getOperand(0).getValueType() == MVT::i64) {
2175     SDOperand Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2176     SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2177     if (Op.getValueType() == MVT::f32)
2178       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2179     return FP;
2180   }
2181
2182   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2183          "Unhandled SINT_TO_FP type in custom expander!");
2184   // Since we only generate this in 64-bit mode, we can take advantage of
2185   // 64-bit registers.  In particular, sign extend the input value into the
2186   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2187   // then lfd it and fcfid it.
2188   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2189   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2190   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2191   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2192
2193   SDOperand Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2194                                 Op.getOperand(0));
2195
2196   // STD the extended value into the stack slot.
2197   MemOperand MO(PseudoSourceValue::getFixedStack(),
2198                 MemOperand::MOStore, FrameIdx, 8, 8);
2199   SDOperand Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2200                                 DAG.getEntryNode(), Ext64, FIdx,
2201                                 DAG.getMemOperand(MO));
2202   // Load the value as a double.
2203   SDOperand Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2204
2205   // FCFID it and return it.
2206   SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2207   if (Op.getValueType() == MVT::f32)
2208     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2209   return FP;
2210 }
2211
2212 static SDOperand LowerFLT_ROUNDS_(SDOperand Op, SelectionDAG &DAG) {
2213   /*
2214    The rounding mode is in bits 30:31 of FPSR, and has the following
2215    settings:
2216      00 Round to nearest
2217      01 Round to 0
2218      10 Round to +inf
2219      11 Round to -inf
2220
2221   FLT_ROUNDS, on the other hand, expects the following:
2222     -1 Undefined
2223      0 Round to 0
2224      1 Round to nearest
2225      2 Round to +inf
2226      3 Round to -inf
2227
2228   To perform the conversion, we do:
2229     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2230   */
2231
2232   MachineFunction &MF = DAG.getMachineFunction();
2233   MVT::ValueType VT = Op.getValueType();
2234   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2235   std::vector<MVT::ValueType> NodeTys;
2236   SDOperand MFFSreg, InFlag;
2237
2238   // Save FP Control Word to register
2239   NodeTys.push_back(MVT::f64);    // return register
2240   NodeTys.push_back(MVT::Flag);   // unused in this context
2241   SDOperand Chain = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2242
2243   // Save FP register to stack slot
2244   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2245   SDOperand StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2246   SDOperand Store = DAG.getStore(DAG.getEntryNode(), Chain,
2247                                  StackSlot, NULL, 0);
2248
2249   // Load FP Control Word from low 32 bits of stack slot.
2250   SDOperand Four = DAG.getConstant(4, PtrVT);
2251   SDOperand Addr = DAG.getNode(ISD::ADD, PtrVT, StackSlot, Four);
2252   SDOperand CWD = DAG.getLoad(MVT::i32, Store, Addr, NULL, 0);
2253
2254   // Transform as necessary
2255   SDOperand CWD1 =
2256     DAG.getNode(ISD::AND, MVT::i32,
2257                 CWD, DAG.getConstant(3, MVT::i32));
2258   SDOperand CWD2 =
2259     DAG.getNode(ISD::SRL, MVT::i32,
2260                 DAG.getNode(ISD::AND, MVT::i32,
2261                             DAG.getNode(ISD::XOR, MVT::i32,
2262                                         CWD, DAG.getConstant(3, MVT::i32)),
2263                             DAG.getConstant(3, MVT::i32)),
2264                 DAG.getConstant(1, MVT::i8));
2265
2266   SDOperand RetVal =
2267     DAG.getNode(ISD::XOR, MVT::i32, CWD1, CWD2);
2268
2269   return DAG.getNode((MVT::getSizeInBits(VT) < 16 ?
2270                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
2271 }
2272
2273 static SDOperand LowerSHL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2274   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2275          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SHL!");
2276
2277   // Expand into a bunch of logical ops.  Note that these ops
2278   // depend on the PPC behavior for oversized shift amounts.
2279   SDOperand Lo = Op.getOperand(0);
2280   SDOperand Hi = Op.getOperand(1);
2281   SDOperand Amt = Op.getOperand(2);
2282
2283   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2284                                DAG.getConstant(32, MVT::i32), Amt);
2285   SDOperand Tmp2 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Amt);
2286   SDOperand Tmp3 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Tmp1);
2287   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2288   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2289                                DAG.getConstant(-32U, MVT::i32));
2290   SDOperand Tmp6 = DAG.getNode(PPCISD::SHL, MVT::i32, Lo, Tmp5);
2291   SDOperand OutHi = DAG.getNode(ISD::OR, MVT::i32, Tmp4, Tmp6);
2292   SDOperand OutLo = DAG.getNode(PPCISD::SHL, MVT::i32, Lo, Amt);
2293   SDOperand OutOps[] = { OutLo, OutHi };
2294   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2295                      OutOps, 2);
2296 }
2297
2298 static SDOperand LowerSRL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2299   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2300          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SRL!");
2301
2302   // Otherwise, expand into a bunch of logical ops.  Note that these ops
2303   // depend on the PPC behavior for oversized shift amounts.
2304   SDOperand Lo = Op.getOperand(0);
2305   SDOperand Hi = Op.getOperand(1);
2306   SDOperand Amt = Op.getOperand(2);
2307
2308   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2309                                DAG.getConstant(32, MVT::i32), Amt);
2310   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Amt);
2311   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Tmp1);
2312   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2313   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2314                                DAG.getConstant(-32U, MVT::i32));
2315   SDOperand Tmp6 = DAG.getNode(PPCISD::SRL, MVT::i32, Hi, Tmp5);
2316   SDOperand OutLo = DAG.getNode(ISD::OR, MVT::i32, Tmp4, Tmp6);
2317   SDOperand OutHi = DAG.getNode(PPCISD::SRL, MVT::i32, Hi, Amt);
2318   SDOperand OutOps[] = { OutLo, OutHi };
2319   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2320                      OutOps, 2);
2321 }
2322
2323 static SDOperand LowerSRA_PARTS(SDOperand Op, SelectionDAG &DAG) {
2324   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2325          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SRA!");
2326
2327   // Otherwise, expand into a bunch of logical ops, followed by a select_cc.
2328   SDOperand Lo = Op.getOperand(0);
2329   SDOperand Hi = Op.getOperand(1);
2330   SDOperand Amt = Op.getOperand(2);
2331
2332   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2333                                DAG.getConstant(32, MVT::i32), Amt);
2334   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Amt);
2335   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Tmp1);
2336   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2337   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2338                                DAG.getConstant(-32U, MVT::i32));
2339   SDOperand Tmp6 = DAG.getNode(PPCISD::SRA, MVT::i32, Hi, Tmp5);
2340   SDOperand OutHi = DAG.getNode(PPCISD::SRA, MVT::i32, Hi, Amt);
2341   SDOperand OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, MVT::i32),
2342                                     Tmp4, Tmp6, ISD::SETLE);
2343   SDOperand OutOps[] = { OutLo, OutHi };
2344   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2345                      OutOps, 2);
2346 }
2347
2348 //===----------------------------------------------------------------------===//
2349 // Vector related lowering.
2350 //
2351
2352 // If this is a vector of constants or undefs, get the bits.  A bit in
2353 // UndefBits is set if the corresponding element of the vector is an
2354 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2355 // zero.   Return true if this is not an array of constants, false if it is.
2356 //
2357 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
2358                                        uint64_t UndefBits[2]) {
2359   // Start with zero'd results.
2360   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
2361
2362   unsigned EltBitSize = MVT::getSizeInBits(BV->getOperand(0).getValueType());
2363   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
2364     SDOperand OpVal = BV->getOperand(i);
2365
2366     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
2367     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
2368
2369     uint64_t EltBits = 0;
2370     if (OpVal.getOpcode() == ISD::UNDEF) {
2371       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
2372       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
2373       continue;
2374     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
2375       EltBits = CN->getValue() & (~0U >> (32-EltBitSize));
2376     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
2377       assert(CN->getValueType(0) == MVT::f32 &&
2378              "Only one legal FP vector type!");
2379       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
2380     } else {
2381       // Nonconstant element.
2382       return true;
2383     }
2384
2385     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
2386   }
2387
2388   //printf("%llx %llx  %llx %llx\n",
2389   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
2390   return false;
2391 }
2392
2393 // If this is a splat (repetition) of a value across the whole vector, return
2394 // the smallest size that splats it.  For example, "0x01010101010101..." is a
2395 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2396 // SplatSize = 1 byte.
2397 static bool isConstantSplat(const uint64_t Bits128[2],
2398                             const uint64_t Undef128[2],
2399                             unsigned &SplatBits, unsigned &SplatUndef,
2400                             unsigned &SplatSize) {
2401
2402   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
2403   // the same as the lower 64-bits, ignoring undefs.
2404   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
2405     return false;  // Can't be a splat if two pieces don't match.
2406
2407   uint64_t Bits64  = Bits128[0] | Bits128[1];
2408   uint64_t Undef64 = Undef128[0] & Undef128[1];
2409
2410   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
2411   // undefs.
2412   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
2413     return false;  // Can't be a splat if two pieces don't match.
2414
2415   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
2416   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
2417
2418   // If the top 16-bits are different than the lower 16-bits, ignoring
2419   // undefs, we have an i32 splat.
2420   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
2421     SplatBits = Bits32;
2422     SplatUndef = Undef32;
2423     SplatSize = 4;
2424     return true;
2425   }
2426
2427   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
2428   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
2429
2430   // If the top 8-bits are different than the lower 8-bits, ignoring
2431   // undefs, we have an i16 splat.
2432   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
2433     SplatBits = Bits16;
2434     SplatUndef = Undef16;
2435     SplatSize = 2;
2436     return true;
2437   }
2438
2439   // Otherwise, we have an 8-bit splat.
2440   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
2441   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
2442   SplatSize = 1;
2443   return true;
2444 }
2445
2446 /// BuildSplatI - Build a canonical splati of Val with an element size of
2447 /// SplatSize.  Cast the result to VT.
2448 static SDOperand BuildSplatI(int Val, unsigned SplatSize, MVT::ValueType VT,
2449                              SelectionDAG &DAG) {
2450   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
2451
2452   static const MVT::ValueType VTys[] = { // canonical VT to use for each size.
2453     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
2454   };
2455
2456   MVT::ValueType ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
2457
2458   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
2459   if (Val == -1)
2460     SplatSize = 1;
2461
2462   MVT::ValueType CanonicalVT = VTys[SplatSize-1];
2463
2464   // Build a canonical splat for this value.
2465   SDOperand Elt = DAG.getConstant(Val, MVT::getVectorElementType(CanonicalVT));
2466   SmallVector<SDOperand, 8> Ops;
2467   Ops.assign(MVT::getVectorNumElements(CanonicalVT), Elt);
2468   SDOperand Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
2469                               &Ops[0], Ops.size());
2470   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
2471 }
2472
2473 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
2474 /// specified intrinsic ID.
2475 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand LHS, SDOperand RHS,
2476                                   SelectionDAG &DAG,
2477                                   MVT::ValueType DestVT = MVT::Other) {
2478   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
2479   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2480                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
2481 }
2482
2483 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
2484 /// specified intrinsic ID.
2485 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand Op0, SDOperand Op1,
2486                                   SDOperand Op2, SelectionDAG &DAG,
2487                                   MVT::ValueType DestVT = MVT::Other) {
2488   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
2489   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2490                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
2491 }
2492
2493
2494 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
2495 /// amount.  The result has the specified value type.
2496 static SDOperand BuildVSLDOI(SDOperand LHS, SDOperand RHS, unsigned Amt,
2497                              MVT::ValueType VT, SelectionDAG &DAG) {
2498   // Force LHS/RHS to be the right type.
2499   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
2500   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
2501
2502   SDOperand Ops[16];
2503   for (unsigned i = 0; i != 16; ++i)
2504     Ops[i] = DAG.getConstant(i+Amt, MVT::i32);
2505   SDOperand T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
2506                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
2507   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
2508 }
2509
2510 // If this is a case we can't handle, return null and let the default
2511 // expansion code take care of it.  If we CAN select this case, and if it
2512 // selects to a single instruction, return Op.  Otherwise, if we can codegen
2513 // this case more efficiently than a constant pool load, lower it to the
2514 // sequence of ops that should be used.
2515 static SDOperand LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2516   // If this is a vector of constants or undefs, get the bits.  A bit in
2517   // UndefBits is set if the corresponding element of the vector is an
2518   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2519   // zero.
2520   uint64_t VectorBits[2];
2521   uint64_t UndefBits[2];
2522   if (GetConstantBuildVectorBits(Op.Val, VectorBits, UndefBits))
2523     return SDOperand();   // Not a constant vector.
2524
2525   // If this is a splat (repetition) of a value across the whole vector, return
2526   // the smallest size that splats it.  For example, "0x01010101010101..." is a
2527   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2528   // SplatSize = 1 byte.
2529   unsigned SplatBits, SplatUndef, SplatSize;
2530   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
2531     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
2532
2533     // First, handle single instruction cases.
2534
2535     // All zeros?
2536     if (SplatBits == 0) {
2537       // Canonicalize all zero vectors to be v4i32.
2538       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
2539         SDOperand Z = DAG.getConstant(0, MVT::i32);
2540         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
2541         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
2542       }
2543       return Op;
2544     }
2545
2546     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
2547     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
2548     if (SextVal >= -16 && SextVal <= 15)
2549       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
2550
2551
2552     // Two instruction sequences.
2553
2554     // If this value is in the range [-32,30] and is even, use:
2555     //    tmp = VSPLTI[bhw], result = add tmp, tmp
2556     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
2557       Op = BuildSplatI(SextVal >> 1, SplatSize, Op.getValueType(), DAG);
2558       return DAG.getNode(ISD::ADD, Op.getValueType(), Op, Op);
2559     }
2560
2561     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
2562     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
2563     // for fneg/fabs.
2564     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
2565       // Make -1 and vspltisw -1:
2566       SDOperand OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
2567
2568       // Make the VSLW intrinsic, computing 0x8000_0000.
2569       SDOperand Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
2570                                        OnesV, DAG);
2571
2572       // xor by OnesV to invert it.
2573       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
2574       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2575     }
2576
2577     // Check to see if this is a wide variety of vsplti*, binop self cases.
2578     unsigned SplatBitSize = SplatSize*8;
2579     static const signed char SplatCsts[] = {
2580       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
2581       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
2582     };
2583
2584     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
2585       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
2586       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
2587       int i = SplatCsts[idx];
2588
2589       // Figure out what shift amount will be used by altivec if shifted by i in
2590       // this splat size.
2591       unsigned TypeShiftAmt = i & (SplatBitSize-1);
2592
2593       // vsplti + shl self.
2594       if (SextVal == (i << (int)TypeShiftAmt)) {
2595         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2596         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2597           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
2598           Intrinsic::ppc_altivec_vslw
2599         };
2600         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2601         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2602       }
2603
2604       // vsplti + srl self.
2605       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2606         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2607         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2608           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
2609           Intrinsic::ppc_altivec_vsrw
2610         };
2611         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2612         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2613       }
2614
2615       // vsplti + sra self.
2616       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2617         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2618         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2619           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
2620           Intrinsic::ppc_altivec_vsraw
2621         };
2622         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2623         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2624       }
2625
2626       // vsplti + rol self.
2627       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
2628                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
2629         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2630         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2631           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
2632           Intrinsic::ppc_altivec_vrlw
2633         };
2634         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2635         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2636       }
2637
2638       // t = vsplti c, result = vsldoi t, t, 1
2639       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
2640         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2641         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
2642       }
2643       // t = vsplti c, result = vsldoi t, t, 2
2644       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
2645         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2646         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
2647       }
2648       // t = vsplti c, result = vsldoi t, t, 3
2649       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
2650         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2651         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
2652       }
2653     }
2654
2655     // Three instruction sequences.
2656
2657     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
2658     if (SextVal >= 0 && SextVal <= 31) {
2659       SDOperand LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
2660       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2661       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
2662       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2663     }
2664     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
2665     if (SextVal >= -31 && SextVal <= 0) {
2666       SDOperand LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
2667       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2668       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
2669       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2670     }
2671   }
2672
2673   return SDOperand();
2674 }
2675
2676 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2677 /// the specified operations to build the shuffle.
2678 static SDOperand GeneratePerfectShuffle(unsigned PFEntry, SDOperand LHS,
2679                                         SDOperand RHS, SelectionDAG &DAG) {
2680   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2681   unsigned LHSID  = (PFEntry >> 13) & ((1 << 13)-1);
2682   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2683
2684   enum {
2685     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2686     OP_VMRGHW,
2687     OP_VMRGLW,
2688     OP_VSPLTISW0,
2689     OP_VSPLTISW1,
2690     OP_VSPLTISW2,
2691     OP_VSPLTISW3,
2692     OP_VSLDOI4,
2693     OP_VSLDOI8,
2694     OP_VSLDOI12
2695   };
2696
2697   if (OpNum == OP_COPY) {
2698     if (LHSID == (1*9+2)*9+3) return LHS;
2699     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2700     return RHS;
2701   }
2702
2703   SDOperand OpLHS, OpRHS;
2704   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
2705   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
2706
2707   unsigned ShufIdxs[16];
2708   switch (OpNum) {
2709   default: assert(0 && "Unknown i32 permute!");
2710   case OP_VMRGHW:
2711     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
2712     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
2713     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
2714     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
2715     break;
2716   case OP_VMRGLW:
2717     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
2718     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
2719     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
2720     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
2721     break;
2722   case OP_VSPLTISW0:
2723     for (unsigned i = 0; i != 16; ++i)
2724       ShufIdxs[i] = (i&3)+0;
2725     break;
2726   case OP_VSPLTISW1:
2727     for (unsigned i = 0; i != 16; ++i)
2728       ShufIdxs[i] = (i&3)+4;
2729     break;
2730   case OP_VSPLTISW2:
2731     for (unsigned i = 0; i != 16; ++i)
2732       ShufIdxs[i] = (i&3)+8;
2733     break;
2734   case OP_VSPLTISW3:
2735     for (unsigned i = 0; i != 16; ++i)
2736       ShufIdxs[i] = (i&3)+12;
2737     break;
2738   case OP_VSLDOI4:
2739     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
2740   case OP_VSLDOI8:
2741     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
2742   case OP_VSLDOI12:
2743     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
2744   }
2745   SDOperand Ops[16];
2746   for (unsigned i = 0; i != 16; ++i)
2747     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i32);
2748
2749   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
2750                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
2751 }
2752
2753 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
2754 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
2755 /// return the code it can be lowered into.  Worst case, it can always be
2756 /// lowered into a vperm.
2757 static SDOperand LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
2758   SDOperand V1 = Op.getOperand(0);
2759   SDOperand V2 = Op.getOperand(1);
2760   SDOperand PermMask = Op.getOperand(2);
2761
2762   // Cases that are handled by instructions that take permute immediates
2763   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
2764   // selected by the instruction selector.
2765   if (V2.getOpcode() == ISD::UNDEF) {
2766     if (PPC::isSplatShuffleMask(PermMask.Val, 1) ||
2767         PPC::isSplatShuffleMask(PermMask.Val, 2) ||
2768         PPC::isSplatShuffleMask(PermMask.Val, 4) ||
2769         PPC::isVPKUWUMShuffleMask(PermMask.Val, true) ||
2770         PPC::isVPKUHUMShuffleMask(PermMask.Val, true) ||
2771         PPC::isVSLDOIShuffleMask(PermMask.Val, true) != -1 ||
2772         PPC::isVMRGLShuffleMask(PermMask.Val, 1, true) ||
2773         PPC::isVMRGLShuffleMask(PermMask.Val, 2, true) ||
2774         PPC::isVMRGLShuffleMask(PermMask.Val, 4, true) ||
2775         PPC::isVMRGHShuffleMask(PermMask.Val, 1, true) ||
2776         PPC::isVMRGHShuffleMask(PermMask.Val, 2, true) ||
2777         PPC::isVMRGHShuffleMask(PermMask.Val, 4, true)) {
2778       return Op;
2779     }
2780   }
2781
2782   // Altivec has a variety of "shuffle immediates" that take two vector inputs
2783   // and produce a fixed permutation.  If any of these match, do not lower to
2784   // VPERM.
2785   if (PPC::isVPKUWUMShuffleMask(PermMask.Val, false) ||
2786       PPC::isVPKUHUMShuffleMask(PermMask.Val, false) ||
2787       PPC::isVSLDOIShuffleMask(PermMask.Val, false) != -1 ||
2788       PPC::isVMRGLShuffleMask(PermMask.Val, 1, false) ||
2789       PPC::isVMRGLShuffleMask(PermMask.Val, 2, false) ||
2790       PPC::isVMRGLShuffleMask(PermMask.Val, 4, false) ||
2791       PPC::isVMRGHShuffleMask(PermMask.Val, 1, false) ||
2792       PPC::isVMRGHShuffleMask(PermMask.Val, 2, false) ||
2793       PPC::isVMRGHShuffleMask(PermMask.Val, 4, false))
2794     return Op;
2795
2796   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
2797   // perfect shuffle table to emit an optimal matching sequence.
2798   unsigned PFIndexes[4];
2799   bool isFourElementShuffle = true;
2800   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
2801     unsigned EltNo = 8;   // Start out undef.
2802     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
2803       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
2804         continue;   // Undef, ignore it.
2805
2806       unsigned ByteSource =
2807         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getValue();
2808       if ((ByteSource & 3) != j) {
2809         isFourElementShuffle = false;
2810         break;
2811       }
2812
2813       if (EltNo == 8) {
2814         EltNo = ByteSource/4;
2815       } else if (EltNo != ByteSource/4) {
2816         isFourElementShuffle = false;
2817         break;
2818       }
2819     }
2820     PFIndexes[i] = EltNo;
2821   }
2822
2823   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
2824   // perfect shuffle vector to determine if it is cost effective to do this as
2825   // discrete instructions, or whether we should use a vperm.
2826   if (isFourElementShuffle) {
2827     // Compute the index in the perfect shuffle table.
2828     unsigned PFTableIndex =
2829       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2830
2831     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2832     unsigned Cost  = (PFEntry >> 30);
2833
2834     // Determining when to avoid vperm is tricky.  Many things affect the cost
2835     // of vperm, particularly how many times the perm mask needs to be computed.
2836     // For example, if the perm mask can be hoisted out of a loop or is already
2837     // used (perhaps because there are multiple permutes with the same shuffle
2838     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
2839     // the loop requires an extra register.
2840     //
2841     // As a compromise, we only emit discrete instructions if the shuffle can be
2842     // generated in 3 or fewer operations.  When we have loop information
2843     // available, if this block is within a loop, we should avoid using vperm
2844     // for 3-operation perms and use a constant pool load instead.
2845     if (Cost < 3)
2846       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
2847   }
2848
2849   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
2850   // vector that will get spilled to the constant pool.
2851   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
2852
2853   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
2854   // that it is in input element units, not in bytes.  Convert now.
2855   MVT::ValueType EltVT = MVT::getVectorElementType(V1.getValueType());
2856   unsigned BytesPerElement = MVT::getSizeInBits(EltVT)/8;
2857
2858   SmallVector<SDOperand, 16> ResultMask;
2859   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
2860     unsigned SrcElt;
2861     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
2862       SrcElt = 0;
2863     else
2864       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getValue();
2865
2866     for (unsigned j = 0; j != BytesPerElement; ++j)
2867       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
2868                                            MVT::i8));
2869   }
2870
2871   SDOperand VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
2872                                     &ResultMask[0], ResultMask.size());
2873   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
2874 }
2875
2876 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
2877 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
2878 /// information about the intrinsic.
2879 static bool getAltivecCompareInfo(SDOperand Intrin, int &CompareOpc,
2880                                   bool &isDot) {
2881   unsigned IntrinsicID = cast<ConstantSDNode>(Intrin.getOperand(0))->getValue();
2882   CompareOpc = -1;
2883   isDot = false;
2884   switch (IntrinsicID) {
2885   default: return false;
2886     // Comparison predicates.
2887   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
2888   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
2889   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
2890   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
2891   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
2892   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
2893   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
2894   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
2895   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
2896   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
2897   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
2898   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
2899   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
2900
2901     // Normal Comparisons.
2902   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
2903   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
2904   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
2905   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
2906   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
2907   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
2908   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
2909   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
2910   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
2911   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
2912   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
2913   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
2914   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
2915   }
2916   return true;
2917 }
2918
2919 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
2920 /// lower, do it, otherwise return null.
2921 static SDOperand LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
2922   // If this is a lowered altivec predicate compare, CompareOpc is set to the
2923   // opcode number of the comparison.
2924   int CompareOpc;
2925   bool isDot;
2926   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
2927     return SDOperand();    // Don't custom lower most intrinsics.
2928
2929   // If this is a non-dot comparison, make the VCMP node and we are done.
2930   if (!isDot) {
2931     SDOperand Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
2932                                 Op.getOperand(1), Op.getOperand(2),
2933                                 DAG.getConstant(CompareOpc, MVT::i32));
2934     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
2935   }
2936
2937   // Create the PPCISD altivec 'dot' comparison node.
2938   SDOperand Ops[] = {
2939     Op.getOperand(2),  // LHS
2940     Op.getOperand(3),  // RHS
2941     DAG.getConstant(CompareOpc, MVT::i32)
2942   };
2943   std::vector<MVT::ValueType> VTs;
2944   VTs.push_back(Op.getOperand(2).getValueType());
2945   VTs.push_back(MVT::Flag);
2946   SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
2947
2948   // Now that we have the comparison, emit a copy from the CR to a GPR.
2949   // This is flagged to the above dot comparison.
2950   SDOperand Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
2951                                 DAG.getRegister(PPC::CR6, MVT::i32),
2952                                 CompNode.getValue(1));
2953
2954   // Unpack the result based on how the target uses it.
2955   unsigned BitNo;   // Bit # of CR6.
2956   bool InvertBit;   // Invert result?
2957   switch (cast<ConstantSDNode>(Op.getOperand(1))->getValue()) {
2958   default:  // Can't happen, don't crash on invalid number though.
2959   case 0:   // Return the value of the EQ bit of CR6.
2960     BitNo = 0; InvertBit = false;
2961     break;
2962   case 1:   // Return the inverted value of the EQ bit of CR6.
2963     BitNo = 0; InvertBit = true;
2964     break;
2965   case 2:   // Return the value of the LT bit of CR6.
2966     BitNo = 2; InvertBit = false;
2967     break;
2968   case 3:   // Return the inverted value of the LT bit of CR6.
2969     BitNo = 2; InvertBit = true;
2970     break;
2971   }
2972
2973   // Shift the bit into the low position.
2974   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
2975                       DAG.getConstant(8-(3-BitNo), MVT::i32));
2976   // Isolate the bit.
2977   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
2978                       DAG.getConstant(1, MVT::i32));
2979
2980   // If we are supposed to, toggle the bit.
2981   if (InvertBit)
2982     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
2983                         DAG.getConstant(1, MVT::i32));
2984   return Flags;
2985 }
2986
2987 static SDOperand LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2988   // Create a stack slot that is 16-byte aligned.
2989   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2990   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
2991   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2992   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2993
2994   // Store the input value into Value#0 of the stack slot.
2995   SDOperand Store = DAG.getStore(DAG.getEntryNode(),
2996                                  Op.getOperand(0), FIdx, NULL, 0);
2997   // Load it out.
2998   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
2999 }
3000
3001 static SDOperand LowerMUL(SDOperand Op, SelectionDAG &DAG) {
3002   if (Op.getValueType() == MVT::v4i32) {
3003     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3004
3005     SDOperand Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3006     SDOperand Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3007
3008     SDOperand RHSSwap =   // = vrlw RHS, 16
3009       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3010
3011     // Shrinkify inputs to v8i16.
3012     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3013     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3014     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3015
3016     // Low parts multiplied together, generating 32-bit results (we ignore the
3017     // top parts).
3018     SDOperand LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3019                                         LHS, RHS, DAG, MVT::v4i32);
3020
3021     SDOperand HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3022                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3023     // Shift the high parts up 16 bits.
3024     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3025     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3026   } else if (Op.getValueType() == MVT::v8i16) {
3027     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3028
3029     SDOperand Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3030
3031     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3032                             LHS, RHS, Zero, DAG);
3033   } else if (Op.getValueType() == MVT::v16i8) {
3034     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3035
3036     // Multiply the even 8-bit parts, producing 16-bit sums.
3037     SDOperand EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3038                                            LHS, RHS, DAG, MVT::v8i16);
3039     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3040
3041     // Multiply the odd 8-bit parts, producing 16-bit sums.
3042     SDOperand OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3043                                           LHS, RHS, DAG, MVT::v8i16);
3044     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3045
3046     // Merge the results together.
3047     SDOperand Ops[16];
3048     for (unsigned i = 0; i != 8; ++i) {
3049       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3050       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3051     }
3052     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3053                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3054   } else {
3055     assert(0 && "Unknown mul to lower!");
3056     abort();
3057   }
3058 }
3059
3060 /// LowerOperation - Provide custom lowering hooks for some operations.
3061 ///
3062 SDOperand PPCTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
3063   switch (Op.getOpcode()) {
3064   default: assert(0 && "Wasn't expecting to be able to lower this!");
3065   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3066   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3067   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3068   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3069   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3070   case ISD::VASTART:
3071     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3072                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3073
3074   case ISD::VAARG:
3075     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3076                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3077
3078   case ISD::FORMAL_ARGUMENTS:
3079     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3080                                  VarArgsStackOffset, VarArgsNumGPR,
3081                                  VarArgsNumFPR, PPCSubTarget);
3082
3083   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget);
3084   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3085   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3086   case ISD::DYNAMIC_STACKALLOC:
3087     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3088
3089   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3090   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3091   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3092   case ISD::FP_ROUND_INREG:     return LowerFP_ROUND_INREG(Op, DAG);
3093   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3094
3095   // Lower 64-bit shifts.
3096   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3097   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3098   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3099
3100   // Vector-related lowering.
3101   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3102   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3103   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3104   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3105   case ISD::MUL:                return LowerMUL(Op, DAG);
3106
3107   // Frame & Return address.
3108   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3109   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3110   }
3111   return SDOperand();
3112 }
3113
3114 SDNode *PPCTargetLowering::ExpandOperationResult(SDNode *N, SelectionDAG &DAG) {
3115   switch (N->getOpcode()) {
3116   default: assert(0 && "Wasn't expecting to be able to lower this!");
3117   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(SDOperand(N, 0), DAG).Val;
3118   }
3119 }
3120
3121
3122 //===----------------------------------------------------------------------===//
3123 //  Other Lowering Code
3124 //===----------------------------------------------------------------------===//
3125
3126 MachineBasicBlock *
3127 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3128                                                MachineBasicBlock *BB) {
3129   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3130   assert((MI->getOpcode() == PPC::SELECT_CC_I4 ||
3131           MI->getOpcode() == PPC::SELECT_CC_I8 ||
3132           MI->getOpcode() == PPC::SELECT_CC_F4 ||
3133           MI->getOpcode() == PPC::SELECT_CC_F8 ||
3134           MI->getOpcode() == PPC::SELECT_CC_VRRC) &&
3135          "Unexpected instr type to insert");
3136
3137   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
3138   // control-flow pattern.  The incoming instruction knows the destination vreg
3139   // to set, the condition code register to branch on, the true/false values to
3140   // select between, and a branch opcode to use.
3141   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3142   ilist<MachineBasicBlock>::iterator It = BB;
3143   ++It;
3144
3145   //  thisMBB:
3146   //  ...
3147   //   TrueVal = ...
3148   //   cmpTY ccX, r1, r2
3149   //   bCC copy1MBB
3150   //   fallthrough --> copy0MBB
3151   MachineBasicBlock *thisMBB = BB;
3152   MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
3153   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
3154   unsigned SelectPred = MI->getOperand(4).getImm();
3155   BuildMI(BB, TII->get(PPC::BCC))
3156     .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
3157   MachineFunction *F = BB->getParent();
3158   F->getBasicBlockList().insert(It, copy0MBB);
3159   F->getBasicBlockList().insert(It, sinkMBB);
3160   // Update machine-CFG edges by first adding all successors of the current
3161   // block to the new block which will contain the Phi node for the select.
3162   for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
3163       e = BB->succ_end(); i != e; ++i)
3164     sinkMBB->addSuccessor(*i);
3165   // Next, remove all successors of the current block, and add the true
3166   // and fallthrough blocks as its successors.
3167   while(!BB->succ_empty())
3168     BB->removeSuccessor(BB->succ_begin());
3169   BB->addSuccessor(copy0MBB);
3170   BB->addSuccessor(sinkMBB);
3171
3172   //  copy0MBB:
3173   //   %FalseValue = ...
3174   //   # fallthrough to sinkMBB
3175   BB = copy0MBB;
3176
3177   // Update machine-CFG edges
3178   BB->addSuccessor(sinkMBB);
3179
3180   //  sinkMBB:
3181   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3182   //  ...
3183   BB = sinkMBB;
3184   BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
3185     .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
3186     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3187
3188   delete MI;   // The pseudo instruction is gone now.
3189   return BB;
3190 }
3191
3192 //===----------------------------------------------------------------------===//
3193 // Target Optimization Hooks
3194 //===----------------------------------------------------------------------===//
3195
3196 SDOperand PPCTargetLowering::PerformDAGCombine(SDNode *N,
3197                                                DAGCombinerInfo &DCI) const {
3198   TargetMachine &TM = getTargetMachine();
3199   SelectionDAG &DAG = DCI.DAG;
3200   switch (N->getOpcode()) {
3201   default: break;
3202   case PPCISD::SHL:
3203     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3204       if (C->getValue() == 0)   // 0 << V -> 0.
3205         return N->getOperand(0);
3206     }
3207     break;
3208   case PPCISD::SRL:
3209     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3210       if (C->getValue() == 0)   // 0 >>u V -> 0.
3211         return N->getOperand(0);
3212     }
3213     break;
3214   case PPCISD::SRA:
3215     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3216       if (C->getValue() == 0 ||   //  0 >>s V -> 0.
3217           C->isAllOnesValue())    // -1 >>s V -> -1.
3218         return N->getOperand(0);
3219     }
3220     break;
3221
3222   case ISD::SINT_TO_FP:
3223     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
3224       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
3225         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
3226         // We allow the src/dst to be either f32/f64, but the intermediate
3227         // type must be i64.
3228         if (N->getOperand(0).getValueType() == MVT::i64 &&
3229             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
3230           SDOperand Val = N->getOperand(0).getOperand(0);
3231           if (Val.getValueType() == MVT::f32) {
3232             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3233             DCI.AddToWorklist(Val.Val);
3234           }
3235
3236           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
3237           DCI.AddToWorklist(Val.Val);
3238           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
3239           DCI.AddToWorklist(Val.Val);
3240           if (N->getValueType(0) == MVT::f32) {
3241             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
3242                               DAG.getIntPtrConstant(0));
3243             DCI.AddToWorklist(Val.Val);
3244           }
3245           return Val;
3246         } else if (N->getOperand(0).getValueType() == MVT::i32) {
3247           // If the intermediate type is i32, we can avoid the load/store here
3248           // too.
3249         }
3250       }
3251     }
3252     break;
3253   case ISD::STORE:
3254     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
3255     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
3256         !cast<StoreSDNode>(N)->isTruncatingStore() &&
3257         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
3258         N->getOperand(1).getValueType() == MVT::i32 &&
3259         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
3260       SDOperand Val = N->getOperand(1).getOperand(0);
3261       if (Val.getValueType() == MVT::f32) {
3262         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3263         DCI.AddToWorklist(Val.Val);
3264       }
3265       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
3266       DCI.AddToWorklist(Val.Val);
3267
3268       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
3269                         N->getOperand(2), N->getOperand(3));
3270       DCI.AddToWorklist(Val.Val);
3271       return Val;
3272     }
3273
3274     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
3275     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
3276         N->getOperand(1).Val->hasOneUse() &&
3277         (N->getOperand(1).getValueType() == MVT::i32 ||
3278          N->getOperand(1).getValueType() == MVT::i16)) {
3279       SDOperand BSwapOp = N->getOperand(1).getOperand(0);
3280       // Do an any-extend to 32-bits if this is a half-word input.
3281       if (BSwapOp.getValueType() == MVT::i16)
3282         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
3283
3284       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
3285                          N->getOperand(2), N->getOperand(3),
3286                          DAG.getValueType(N->getOperand(1).getValueType()));
3287     }
3288     break;
3289   case ISD::BSWAP:
3290     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
3291     if (ISD::isNON_EXTLoad(N->getOperand(0).Val) &&
3292         N->getOperand(0).hasOneUse() &&
3293         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
3294       SDOperand Load = N->getOperand(0);
3295       LoadSDNode *LD = cast<LoadSDNode>(Load);
3296       // Create the byte-swapping load.
3297       std::vector<MVT::ValueType> VTs;
3298       VTs.push_back(MVT::i32);
3299       VTs.push_back(MVT::Other);
3300       SDOperand MO = DAG.getMemOperand(LD->getMemOperand());
3301       SDOperand Ops[] = {
3302         LD->getChain(),    // Chain
3303         LD->getBasePtr(),  // Ptr
3304         MO,                // MemOperand
3305         DAG.getValueType(N->getValueType(0)) // VT
3306       };
3307       SDOperand BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
3308
3309       // If this is an i16 load, insert the truncate.
3310       SDOperand ResVal = BSLoad;
3311       if (N->getValueType(0) == MVT::i16)
3312         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
3313
3314       // First, combine the bswap away.  This makes the value produced by the
3315       // load dead.
3316       DCI.CombineTo(N, ResVal);
3317
3318       // Next, combine the load away, we give it a bogus result value but a real
3319       // chain result.  The result value is dead because the bswap is dead.
3320       DCI.CombineTo(Load.Val, ResVal, BSLoad.getValue(1));
3321
3322       // Return N so it doesn't get rechecked!
3323       return SDOperand(N, 0);
3324     }
3325
3326     break;
3327   case PPCISD::VCMP: {
3328     // If a VCMPo node already exists with exactly the same operands as this
3329     // node, use its result instead of this node (VCMPo computes both a CR6 and
3330     // a normal output).
3331     //
3332     if (!N->getOperand(0).hasOneUse() &&
3333         !N->getOperand(1).hasOneUse() &&
3334         !N->getOperand(2).hasOneUse()) {
3335
3336       // Scan all of the users of the LHS, looking for VCMPo's that match.
3337       SDNode *VCMPoNode = 0;
3338
3339       SDNode *LHSN = N->getOperand(0).Val;
3340       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
3341            UI != E; ++UI)
3342         if ((*UI)->getOpcode() == PPCISD::VCMPo &&
3343             (*UI)->getOperand(1) == N->getOperand(1) &&
3344             (*UI)->getOperand(2) == N->getOperand(2) &&
3345             (*UI)->getOperand(0) == N->getOperand(0)) {
3346           VCMPoNode = *UI;
3347           break;
3348         }
3349
3350       // If there is no VCMPo node, or if the flag value has a single use, don't
3351       // transform this.
3352       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
3353         break;
3354
3355       // Look at the (necessarily single) use of the flag value.  If it has a
3356       // chain, this transformation is more complex.  Note that multiple things
3357       // could use the value result, which we should ignore.
3358       SDNode *FlagUser = 0;
3359       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
3360            FlagUser == 0; ++UI) {
3361         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
3362         SDNode *User = *UI;
3363         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
3364           if (User->getOperand(i) == SDOperand(VCMPoNode, 1)) {
3365             FlagUser = User;
3366             break;
3367           }
3368         }
3369       }
3370
3371       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
3372       // give up for right now.
3373       if (FlagUser->getOpcode() == PPCISD::MFCR)
3374         return SDOperand(VCMPoNode, 0);
3375     }
3376     break;
3377   }
3378   case ISD::BR_CC: {
3379     // If this is a branch on an altivec predicate comparison, lower this so
3380     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
3381     // lowering is done pre-legalize, because the legalizer lowers the predicate
3382     // compare down to code that is difficult to reassemble.
3383     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
3384     SDOperand LHS = N->getOperand(2), RHS = N->getOperand(3);
3385     int CompareOpc;
3386     bool isDot;
3387
3388     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
3389         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
3390         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
3391       assert(isDot && "Can't compare against a vector result!");
3392
3393       // If this is a comparison against something other than 0/1, then we know
3394       // that the condition is never/always true.
3395       unsigned Val = cast<ConstantSDNode>(RHS)->getValue();
3396       if (Val != 0 && Val != 1) {
3397         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
3398           return N->getOperand(0);
3399         // Always !=, turn it into an unconditional branch.
3400         return DAG.getNode(ISD::BR, MVT::Other,
3401                            N->getOperand(0), N->getOperand(4));
3402       }
3403
3404       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
3405
3406       // Create the PPCISD altivec 'dot' comparison node.
3407       std::vector<MVT::ValueType> VTs;
3408       SDOperand Ops[] = {
3409         LHS.getOperand(2),  // LHS of compare
3410         LHS.getOperand(3),  // RHS of compare
3411         DAG.getConstant(CompareOpc, MVT::i32)
3412       };
3413       VTs.push_back(LHS.getOperand(2).getValueType());
3414       VTs.push_back(MVT::Flag);
3415       SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3416
3417       // Unpack the result based on how the target uses it.
3418       PPC::Predicate CompOpc;
3419       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getValue()) {
3420       default:  // Can't happen, don't crash on invalid number though.
3421       case 0:   // Branch on the value of the EQ bit of CR6.
3422         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
3423         break;
3424       case 1:   // Branch on the inverted value of the EQ bit of CR6.
3425         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
3426         break;
3427       case 2:   // Branch on the value of the LT bit of CR6.
3428         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
3429         break;
3430       case 3:   // Branch on the inverted value of the LT bit of CR6.
3431         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
3432         break;
3433       }
3434
3435       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
3436                          DAG.getConstant(CompOpc, MVT::i32),
3437                          DAG.getRegister(PPC::CR6, MVT::i32),
3438                          N->getOperand(4), CompNode.getValue(1));
3439     }
3440     break;
3441   }
3442   }
3443
3444   return SDOperand();
3445 }
3446
3447 //===----------------------------------------------------------------------===//
3448 // Inline Assembly Support
3449 //===----------------------------------------------------------------------===//
3450
3451 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
3452                                                        const APInt &Mask,
3453                                                        APInt &KnownZero,
3454                                                        APInt &KnownOne,
3455                                                        const SelectionDAG &DAG,
3456                                                        unsigned Depth) const {
3457   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3458   switch (Op.getOpcode()) {
3459   default: break;
3460   case PPCISD::LBRX: {
3461     // lhbrx is known to have the top bits cleared out.
3462     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
3463       KnownZero = 0xFFFF0000;
3464     break;
3465   }
3466   case ISD::INTRINSIC_WO_CHAIN: {
3467     switch (cast<ConstantSDNode>(Op.getOperand(0))->getValue()) {
3468     default: break;
3469     case Intrinsic::ppc_altivec_vcmpbfp_p:
3470     case Intrinsic::ppc_altivec_vcmpeqfp_p:
3471     case Intrinsic::ppc_altivec_vcmpequb_p:
3472     case Intrinsic::ppc_altivec_vcmpequh_p:
3473     case Intrinsic::ppc_altivec_vcmpequw_p:
3474     case Intrinsic::ppc_altivec_vcmpgefp_p:
3475     case Intrinsic::ppc_altivec_vcmpgtfp_p:
3476     case Intrinsic::ppc_altivec_vcmpgtsb_p:
3477     case Intrinsic::ppc_altivec_vcmpgtsh_p:
3478     case Intrinsic::ppc_altivec_vcmpgtsw_p:
3479     case Intrinsic::ppc_altivec_vcmpgtub_p:
3480     case Intrinsic::ppc_altivec_vcmpgtuh_p:
3481     case Intrinsic::ppc_altivec_vcmpgtuw_p:
3482       KnownZero = ~1U;  // All bits but the low one are known to be zero.
3483       break;
3484     }
3485   }
3486   }
3487 }
3488
3489
3490 /// getConstraintType - Given a constraint, return the type of
3491 /// constraint it is for this target.
3492 PPCTargetLowering::ConstraintType
3493 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
3494   if (Constraint.size() == 1) {
3495     switch (Constraint[0]) {
3496     default: break;
3497     case 'b':
3498     case 'r':
3499     case 'f':
3500     case 'v':
3501     case 'y':
3502       return C_RegisterClass;
3503     }
3504   }
3505   return TargetLowering::getConstraintType(Constraint);
3506 }
3507
3508 std::pair<unsigned, const TargetRegisterClass*>
3509 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3510                                                 MVT::ValueType VT) const {
3511   if (Constraint.size() == 1) {
3512     // GCC RS6000 Constraint Letters
3513     switch (Constraint[0]) {
3514     case 'b':   // R1-R31
3515     case 'r':   // R0-R31
3516       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
3517         return std::make_pair(0U, PPC::G8RCRegisterClass);
3518       return std::make_pair(0U, PPC::GPRCRegisterClass);
3519     case 'f':
3520       if (VT == MVT::f32)
3521         return std::make_pair(0U, PPC::F4RCRegisterClass);
3522       else if (VT == MVT::f64)
3523         return std::make_pair(0U, PPC::F8RCRegisterClass);
3524       break;
3525     case 'v':
3526       return std::make_pair(0U, PPC::VRRCRegisterClass);
3527     case 'y':   // crrc
3528       return std::make_pair(0U, PPC::CRRCRegisterClass);
3529     }
3530   }
3531
3532   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3533 }
3534
3535
3536 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3537 /// vector.  If it is invalid, don't add anything to Ops.
3538 void PPCTargetLowering::LowerAsmOperandForConstraint(SDOperand Op, char Letter,
3539                                                      std::vector<SDOperand>&Ops,
3540                                                      SelectionDAG &DAG) {
3541   SDOperand Result(0,0);
3542   switch (Letter) {
3543   default: break;
3544   case 'I':
3545   case 'J':
3546   case 'K':
3547   case 'L':
3548   case 'M':
3549   case 'N':
3550   case 'O':
3551   case 'P': {
3552     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
3553     if (!CST) return; // Must be an immediate to match.
3554     unsigned Value = CST->getValue();
3555     switch (Letter) {
3556     default: assert(0 && "Unknown constraint letter!");
3557     case 'I':  // "I" is a signed 16-bit constant.
3558       if ((short)Value == (int)Value)
3559         Result = DAG.getTargetConstant(Value, Op.getValueType());
3560       break;
3561     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
3562     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
3563       if ((short)Value == 0)
3564         Result = DAG.getTargetConstant(Value, Op.getValueType());
3565       break;
3566     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
3567       if ((Value >> 16) == 0)
3568         Result = DAG.getTargetConstant(Value, Op.getValueType());
3569       break;
3570     case 'M':  // "M" is a constant that is greater than 31.
3571       if (Value > 31)
3572         Result = DAG.getTargetConstant(Value, Op.getValueType());
3573       break;
3574     case 'N':  // "N" is a positive constant that is an exact power of two.
3575       if ((int)Value > 0 && isPowerOf2_32(Value))
3576         Result = DAG.getTargetConstant(Value, Op.getValueType());
3577       break;
3578     case 'O':  // "O" is the constant zero.
3579       if (Value == 0)
3580         Result = DAG.getTargetConstant(Value, Op.getValueType());
3581       break;
3582     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
3583       if ((short)-Value == (int)-Value)
3584         Result = DAG.getTargetConstant(Value, Op.getValueType());
3585       break;
3586     }
3587     break;
3588   }
3589   }
3590
3591   if (Result.Val) {
3592     Ops.push_back(Result);
3593     return;
3594   }
3595
3596   // Handle standard constraint letters.
3597   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
3598 }
3599
3600 // isLegalAddressingMode - Return true if the addressing mode represented
3601 // by AM is legal for this target, for a load/store of the specified type.
3602 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3603                                               const Type *Ty) const {
3604   // FIXME: PPC does not allow r+i addressing modes for vectors!
3605
3606   // PPC allows a sign-extended 16-bit immediate field.
3607   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
3608     return false;
3609
3610   // No global is ever allowed as a base.
3611   if (AM.BaseGV)
3612     return false;
3613
3614   // PPC only support r+r,
3615   switch (AM.Scale) {
3616   case 0:  // "r+i" or just "i", depending on HasBaseReg.
3617     break;
3618   case 1:
3619     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
3620       return false;
3621     // Otherwise we have r+r or r+i.
3622     break;
3623   case 2:
3624     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
3625       return false;
3626     // Allow 2*r as r+r.
3627     break;
3628   default:
3629     // No other scales are supported.
3630     return false;
3631   }
3632
3633   return true;
3634 }
3635
3636 /// isLegalAddressImmediate - Return true if the integer value can be used
3637 /// as the offset of the target addressing mode for load / store of the
3638 /// given type.
3639 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
3640   // PPC allows a sign-extended 16-bit immediate field.
3641   return (V > -(1 << 16) && V < (1 << 16)-1);
3642 }
3643
3644 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
3645   return false;
3646 }
3647
3648 SDOperand PPCTargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
3649   // Depths > 0 not supported yet!
3650   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3651     return SDOperand();
3652
3653   MachineFunction &MF = DAG.getMachineFunction();
3654   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
3655   int RAIdx = FuncInfo->getReturnAddrSaveIndex();
3656   if (RAIdx == 0) {
3657     bool isPPC64 = PPCSubTarget.isPPC64();
3658     int Offset =
3659       PPCFrameInfo::getReturnSaveOffset(isPPC64, PPCSubTarget.isMachoABI());
3660
3661     // Set up a frame object for the return address.
3662     RAIdx = MF.getFrameInfo()->CreateFixedObject(isPPC64 ? 8 : 4, Offset);
3663
3664     // Remember it for next time.
3665     FuncInfo->setReturnAddrSaveIndex(RAIdx);
3666
3667     // Make sure the function really does not optimize away the store of the RA
3668     // to the stack.
3669     FuncInfo->setLRStoreRequired();
3670   }
3671
3672   // Just load the return address off the stack.
3673   SDOperand RetAddrFI =  DAG.getFrameIndex(RAIdx, getPointerTy());
3674   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
3675 }
3676
3677 SDOperand PPCTargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
3678   // Depths > 0 not supported yet!
3679   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3680     return SDOperand();
3681
3682   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3683   bool isPPC64 = PtrVT == MVT::i64;
3684
3685   MachineFunction &MF = DAG.getMachineFunction();
3686   MachineFrameInfo *MFI = MF.getFrameInfo();
3687   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
3688                   && MFI->getStackSize();
3689
3690   if (isPPC64)
3691     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
3692       MVT::i64);
3693   else
3694     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
3695       MVT::i32);
3696 }