lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCTargetMachine.h"
  18 #include "MCTargetDesc/PPCPredicates.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/ADT/STLExtras.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 using namespace llvm;
  38
  39 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  40                                      CCValAssign::LocInfo &LocInfo,
  41                                      ISD::ArgFlagsTy &ArgFlags,
  42                                      CCState &State);
  43 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  44                                             MVT &LocVT,
  45                                             CCValAssign::LocInfo &LocInfo,
  46                                             ISD::ArgFlagsTy &ArgFlags,
  47                                             CCState &State);
  48 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  49                                               MVT &LocVT,
  50                                               CCValAssign::LocInfo &LocInfo,
  51                                               ISD::ArgFlagsTy &ArgFlags,
  52                                               CCState &State);
  53
  54 static cl::opt<bool> DisablePPCPreinc("disable-ppc-preinc",
  55 cl::desc("disable preincrement load/store generation on PPC"), cl::Hidden);
  56
  57 static cl::opt<bool> DisableILPPref("disable-ppc-ilp-pref",
  58 cl::desc("disable setting the node scheduling preference to ILP on PPC"), cl::Hidden);
  59
  60 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  61   if (TM.getSubtargetImpl()->isDarwin())
  62     return new TargetLoweringObjectFileMachO();
  63
  64   return new TargetLoweringObjectFileELF();
  65 }
  66
  67 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  68   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  69   const PPCSubtarget *Subtarget = &TM.getSubtarget<PPCSubtarget>();
  70
  71   setPow2DivIsCheap();
  72
  73   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  74   setUseUnderscoreSetJmp(true);
  75   setUseUnderscoreLongJmp(true);
  76
  77   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  78   // arguments are at least 4/8 bytes aligned.
  79   bool isPPC64 = Subtarget->isPPC64();
  80   setMinStackArgumentAlignment(isPPC64 ? 8:4);
  81
  82   // Set up the register classes.
  83   addRegisterClass(MVT::i32, &PPC::GPRCRegClass);
  84   addRegisterClass(MVT::f32, &PPC::F4RCRegClass);
  85   addRegisterClass(MVT::f64, &PPC::F8RCRegClass);
  86
  87   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  88   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  89   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  90
  91   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  92
  93   // PowerPC has pre-inc load and store's.
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  95   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  96   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  97   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  98   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
 100   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
 101   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
 102   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 103   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 104
 105   // This is used in the ppcf128->int sequence.  Note it has different semantics
 106   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 107   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 108
 109   // We do not currently implement these libm ops for PowerPC.
 110   setOperationAction(ISD::FFLOOR, MVT::ppcf128, Expand);
 111   setOperationAction(ISD::FCEIL,  MVT::ppcf128, Expand);
 112   setOperationAction(ISD::FTRUNC, MVT::ppcf128, Expand);
 113   setOperationAction(ISD::FRINT,  MVT::ppcf128, Expand);
 114   setOperationAction(ISD::FNEARBYINT, MVT::ppcf128, Expand);
 115
 116   // PowerPC has no SREM/UREM instructions
 117   setOperationAction(ISD::SREM, MVT::i32, Expand);
 118   setOperationAction(ISD::UREM, MVT::i32, Expand);
 119   setOperationAction(ISD::SREM, MVT::i64, Expand);
 120   setOperationAction(ISD::UREM, MVT::i64, Expand);
 121
 122   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 123   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 124   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 125   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 126   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 127   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 128   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 129   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 130   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 131
 132   // We don't support sin/cos/sqrt/fmod/pow
 133   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 134   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 135   setOperationAction(ISD::FREM , MVT::f64, Expand);
 136   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 137   setOperationAction(ISD::FMA  , MVT::f64, Legal);
 138   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 139   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 140   setOperationAction(ISD::FREM , MVT::f32, Expand);
 141   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 142   setOperationAction(ISD::FMA  , MVT::f32, Legal);
 143
 144   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 145
 146   // If we're enabling GP optimizations, use hardware square root
 147   if (!Subtarget->hasFSQRT()) {
 148     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 149     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 150   }
 151
 152   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 153   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 154
 155   // PowerPC does not have BSWAP, CTPOP or CTTZ
 156   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 157   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 158   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 159   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 160   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 161   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 162   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 163   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 164   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 165   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 166
 167   // PowerPC does not have ROTR
 168   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 169   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 170
 171   // PowerPC does not have Select
 172   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 173   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 174   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 175   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 176
 177   // PowerPC wants to turn select_cc of FP into fsel when possible.
 178   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 179   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 180
 181   // PowerPC wants to optimize integer setcc a bit
 182   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 183
 184   // PowerPC does not have BRCOND which requires SetCC
 185   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 186
 187   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 188
 189   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 190   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 191
 192   // PowerPC does not have [U|S]INT_TO_FP
 193   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 194   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 195
 196   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
 197   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
 198   setOperationAction(ISD::BITCAST, MVT::i64, Expand);
 199   setOperationAction(ISD::BITCAST, MVT::f64, Expand);
 200
 201   // We cannot sextinreg(i1).  Expand to shifts.
 202   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 203
 204   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 205   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 206   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 207   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 208
 209
 210   // We want to legalize GlobalAddress and ConstantPool nodes into the
 211   // appropriate instructions to materialize the address.
 212   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 213   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 214   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 215   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 216   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 217   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 218   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 219   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 220   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 221   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 222
 223   // TRAP is legal.
 224   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 225
 226   // TRAMPOLINE is custom lowered.
 227   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 228   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 229
 230   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 231   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 232
 233   if (Subtarget->isSVR4ABI()) {
 234     if (isPPC64) {
 235       // VAARG always uses double-word chunks, so promote anything smaller.
 236       setOperationAction(ISD::VAARG, MVT::i1, Promote);
 237       AddPromotedToType (ISD::VAARG, MVT::i1, MVT::i64);
 238       setOperationAction(ISD::VAARG, MVT::i8, Promote);
 239       AddPromotedToType (ISD::VAARG, MVT::i8, MVT::i64);
 240       setOperationAction(ISD::VAARG, MVT::i16, Promote);
 241       AddPromotedToType (ISD::VAARG, MVT::i16, MVT::i64);
 242       setOperationAction(ISD::VAARG, MVT::i32, Promote);
 243       AddPromotedToType (ISD::VAARG, MVT::i32, MVT::i64);
 244       setOperationAction(ISD::VAARG, MVT::Other, Expand);
 245     } else {
 246       // VAARG is custom lowered with the 32-bit SVR4 ABI.
 247       setOperationAction(ISD::VAARG, MVT::Other, Custom);
 248       setOperationAction(ISD::VAARG, MVT::i64, Custom);
 249     }
 250   } else
 251     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 252
 253   // Use the default implementation.
 254   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 255   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 256   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 257   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 258   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 259   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 260
 261   // We want to custom lower some of our intrinsics.
 262   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 263
 264   // Comparisons that require checking two conditions.
 265   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 266   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 267   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 268   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 269   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 270   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 271   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 272   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 273   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 274   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 275   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 276   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 277
 278   if (Subtarget->has64BitSupport()) {
 279     // They also have instructions for converting between i64 and fp.
 280     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 281     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 282     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 283     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 284     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 285     // We cannot do this with Promote because i64 is not a legal type.
 286     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 287
 288     // FIXME: disable this lowered code.  This generates 64-bit register values,
 289     // and we don't model the fact that the top part is clobbered by calls.  We
 290     // need to flag these together so that the value isn't live across a call.
 291     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 292   } else {
 293     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 294     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 295   }
 296
 297   if (Subtarget->use64BitRegs()) {
 298     // 64-bit PowerPC implementations can support i64 types directly
 299     addRegisterClass(MVT::i64, &PPC::G8RCRegClass);
 300     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 301     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 302     // 64-bit PowerPC wants to expand i128 shifts itself.
 303     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 304     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 305     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 306   } else {
 307     // 32-bit PowerPC wants to expand i64 shifts itself.
 308     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 309     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 310     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 311   }
 312
 313   if (Subtarget->hasAltivec()) {
 314     // First set operation action for all vector types to expand. Then we
 315     // will selectively turn on ones that can be effectively codegen'd.
 316     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 317          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 318       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 319
 320       // add/sub are legal for all supported vector VT's.
 321       setOperationAction(ISD::ADD , VT, Legal);
 322       setOperationAction(ISD::SUB , VT, Legal);
 323
 324       // We promote all shuffles to v16i8.
 325       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 326       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 327
 328       // We promote all non-typed operations to v4i32.
 329       setOperationAction(ISD::AND   , VT, Promote);
 330       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 331       setOperationAction(ISD::OR    , VT, Promote);
 332       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 333       setOperationAction(ISD::XOR   , VT, Promote);
 334       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 335       setOperationAction(ISD::LOAD  , VT, Promote);
 336       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 337       setOperationAction(ISD::SELECT, VT, Promote);
 338       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 339       setOperationAction(ISD::STORE, VT, Promote);
 340       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 341
 342       // No other operations are legal.
 343       setOperationAction(ISD::MUL , VT, Expand);
 344       setOperationAction(ISD::SDIV, VT, Expand);
 345       setOperationAction(ISD::SREM, VT, Expand);
 346       setOperationAction(ISD::UDIV, VT, Expand);
 347       setOperationAction(ISD::UREM, VT, Expand);
 348       setOperationAction(ISD::FDIV, VT, Expand);
 349       setOperationAction(ISD::FNEG, VT, Expand);
 350       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 351       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 352       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 353       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 354       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 355       setOperationAction(ISD::UDIVREM, VT, Expand);
 356       setOperationAction(ISD::SDIVREM, VT, Expand);
 357       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 358       setOperationAction(ISD::FPOW, VT, Expand);
 359       setOperationAction(ISD::CTPOP, VT, Expand);
 360       setOperationAction(ISD::CTLZ, VT, Expand);
 361       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 362       setOperationAction(ISD::CTTZ, VT, Expand);
 363       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 364     }
 365
 366     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 367     // with merges, splats, etc.
 368     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 369
 370     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 371     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 372     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 373     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 374     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 375     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 376     setOperationAction(ISD::FP_TO_SINT, MVT::v4i32, Legal);
 377     setOperationAction(ISD::FP_TO_UINT, MVT::v4i32, Legal);
 378     setOperationAction(ISD::SINT_TO_FP, MVT::v4i32, Legal);
 379     setOperationAction(ISD::UINT_TO_FP, MVT::v4i32, Legal);
 380
 381     addRegisterClass(MVT::v4f32, &PPC::VRRCRegClass);
 382     addRegisterClass(MVT::v4i32, &PPC::VRRCRegClass);
 383     addRegisterClass(MVT::v8i16, &PPC::VRRCRegClass);
 384     addRegisterClass(MVT::v16i8, &PPC::VRRCRegClass);
 385
 386     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 387     setOperationAction(ISD::FMA, MVT::v4f32, Legal);
 388     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 389     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 390     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 391
 392     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 393     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 394
 395     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 396     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 397     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 398     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 399   }
 400
 401   if (Subtarget->has64BitSupport()) {
 402     setOperationAction(ISD::PREFETCH, MVT::Other, Legal);
 403     setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Legal);
 404   }
 405
 406   setOperationAction(ISD::ATOMIC_LOAD,  MVT::i32, Expand);
 407   setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Expand);
 408
 409   setBooleanContents(ZeroOrOneBooleanContent);
 410   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
 411
 412   if (isPPC64) {
 413     setStackPointerRegisterToSaveRestore(PPC::X1);
 414     setExceptionPointerRegister(PPC::X3);
 415     setExceptionSelectorRegister(PPC::X4);
 416   } else {
 417     setStackPointerRegisterToSaveRestore(PPC::R1);
 418     setExceptionPointerRegister(PPC::R3);
 419     setExceptionSelectorRegister(PPC::R4);
 420   }
 421
 422   // We have target-specific dag combine patterns for the following nodes:
 423   setTargetDAGCombine(ISD::SINT_TO_FP);
 424   setTargetDAGCombine(ISD::STORE);
 425   setTargetDAGCombine(ISD::BR_CC);
 426   setTargetDAGCombine(ISD::BSWAP);
 427
 428   // Darwin long double math library functions have $LDBL128 appended.
 429   if (Subtarget->isDarwin()) {
 430     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 431     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 432     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 433     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 434     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 435     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 436     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 437     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 438     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 439     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 440   }
 441
 442   setMinFunctionAlignment(2);
 443   if (PPCSubTarget.isDarwin())
 444     setPrefFunctionAlignment(4);
 445
 446   if (isPPC64 && Subtarget->isJITCodeModel())
 447     // Temporary workaround for the inability of PPC64 JIT to handle jump
 448     // tables.
 449     setSupportJumpTables(false);
 450
 451   setInsertFencesForAtomic(true);
 452
 453   setSchedulingPreference(Sched::Hybrid);
 454
 455   computeRegisterProperties();
 456
 457   // The Freescale cores does better with aggressive inlining of memcpy and
 458   // friends. Gcc uses same threshold of 128 bytes (= 32 word stores).
 459   if (Subtarget->getDarwinDirective() == PPC::DIR_E500mc ||
 460       Subtarget->getDarwinDirective() == PPC::DIR_E5500) {
 461     maxStoresPerMemset = 32;
 462     maxStoresPerMemsetOptSize = 16;
 463     maxStoresPerMemcpy = 32;
 464     maxStoresPerMemcpyOptSize = 8;
 465     maxStoresPerMemmove = 32;
 466     maxStoresPerMemmoveOptSize = 8;
 467
 468     setPrefFunctionAlignment(4);
 469     benefitFromCodePlacementOpt = true;
 470   }
 471 }
 472
 473 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 474 /// function arguments in the caller parameter area.
 475 unsigned PPCTargetLowering::getByValTypeAlignment(Type *Ty) const {
 476   const TargetMachine &TM = getTargetMachine();
 477   // Darwin passes everything on 4 byte boundary.
 478   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 479     return 4;
 480
 481   // 16byte and wider vectors are passed on 16byte boundary.
 482   if (VectorType *VTy = dyn_cast<VectorType>(Ty))
 483     if (VTy->getBitWidth() >= 128)
 484       return 16;
 485
 486   // The rest is 8 on PPC64 and 4 on PPC32 boundary.
 487    if (PPCSubTarget.isPPC64())
 488      return 8;
 489
 490   return 4;
 491 }
 492
 493 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 494   switch (Opcode) {
 495   default: return 0;
 496   case PPCISD::FSEL:            return "PPCISD::FSEL";
 497   case PPCISD::FCFID:           return "PPCISD::FCFID";
 498   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 499   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 500   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 501   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 502   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 503   case PPCISD::VPERM:           return "PPCISD::VPERM";
 504   case PPCISD::Hi:              return "PPCISD::Hi";
 505   case PPCISD::Lo:              return "PPCISD::Lo";
 506   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 507   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 508   case PPCISD::LOAD:            return "PPCISD::LOAD";
 509   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 510   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 511   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 512   case PPCISD::SRL:             return "PPCISD::SRL";
 513   case PPCISD::SRA:             return "PPCISD::SRA";
 514   case PPCISD::SHL:             return "PPCISD::SHL";
 515   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 516   case PPCISD::STD_32:          return "PPCISD::STD_32";
 517   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 518   case PPCISD::CALL_NOP_SVR4:   return "PPCISD::CALL_NOP_SVR4";
 519   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 520   case PPCISD::NOP:             return "PPCISD::NOP";
 521   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 522   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 523   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 524   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 525   case PPCISD::MFCR:            return "PPCISD::MFCR";
 526   case PPCISD::VCMP:            return "PPCISD::VCMP";
 527   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 528   case PPCISD::LBRX:            return "PPCISD::LBRX";
 529   case PPCISD::STBRX:           return "PPCISD::STBRX";
 530   case PPCISD::LARX:            return "PPCISD::LARX";
 531   case PPCISD::STCX:            return "PPCISD::STCX";
 532   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 533   case PPCISD::MFFS:            return "PPCISD::MFFS";
 534   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 535   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 536   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 537   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 538   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 539   case PPCISD::CR6SET:          return "PPCISD::CR6SET";
 540   case PPCISD::CR6UNSET:        return "PPCISD::CR6UNSET";
 541   }
 542 }
 543
 544 EVT PPCTargetLowering::getSetCCResultType(EVT VT) const {
 545   if (!VT.isVector())
 546     return MVT::i32;
 547   return VT.changeVectorElementTypeToInteger();
 548 }
 549
 550 //===----------------------------------------------------------------------===//
 551 // Node matching predicates, for use by the tblgen matching code.
 552 //===----------------------------------------------------------------------===//
 553
 554 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 555 static bool isFloatingPointZero(SDValue Op) {
 556   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 557     return CFP->getValueAPF().isZero();
 558   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 559     // Maybe this has already been legalized into the constant pool?
 560     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 561       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 562         return CFP->getValueAPF().isZero();
 563   }
 564   return false;
 565 }
 566
 567 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 568 /// true if Op is undef or if it matches the specified value.
 569 static bool isConstantOrUndef(int Op, int Val) {
 570   return Op < 0 || Op == Val;
 571 }
 572
 573 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 574 /// VPKUHUM instruction.
 575 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 576   if (!isUnary) {
 577     for (unsigned i = 0; i != 16; ++i)
 578       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 579         return false;
 580   } else {
 581     for (unsigned i = 0; i != 8; ++i)
 582       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 583           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 584         return false;
 585   }
 586   return true;
 587 }
 588
 589 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 590 /// VPKUWUM instruction.
 591 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 592   if (!isUnary) {
 593     for (unsigned i = 0; i != 16; i += 2)
 594       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 595           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 596         return false;
 597   } else {
 598     for (unsigned i = 0; i != 8; i += 2)
 599       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 600           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 601           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 602           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 603         return false;
 604   }
 605   return true;
 606 }
 607
 608 /// isVMerge - Common function, used to match vmrg* shuffles.
 609 ///
 610 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 611                      unsigned LHSStart, unsigned RHSStart) {
 612   assert(N->getValueType(0) == MVT::v16i8 &&
 613          "PPC only supports shuffles by bytes!");
 614   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 615          "Unsupported merge size!");
 616
 617   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 618     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 619       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 620                              LHSStart+j+i*UnitSize) ||
 621           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 622                              RHSStart+j+i*UnitSize))
 623         return false;
 624     }
 625   return true;
 626 }
 627
 628 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 629 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 630 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 631                              bool isUnary) {
 632   if (!isUnary)
 633     return isVMerge(N, UnitSize, 8, 24);
 634   return isVMerge(N, UnitSize, 8, 8);
 635 }
 636
 637 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 638 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 639 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 640                              bool isUnary) {
 641   if (!isUnary)
 642     return isVMerge(N, UnitSize, 0, 16);
 643   return isVMerge(N, UnitSize, 0, 0);
 644 }
 645
 646
 647 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 648 /// amount, otherwise return -1.
 649 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 650   assert(N->getValueType(0) == MVT::v16i8 &&
 651          "PPC only supports shuffles by bytes!");
 652
 653   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 654
 655   // Find the first non-undef value in the shuffle mask.
 656   unsigned i;
 657   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 658     /*search*/;
 659
 660   if (i == 16) return -1;  // all undef.
 661
 662   // Otherwise, check to see if the rest of the elements are consecutively
 663   // numbered from this value.
 664   unsigned ShiftAmt = SVOp->getMaskElt(i);
 665   if (ShiftAmt < i) return -1;
 666   ShiftAmt -= i;
 667
 668   if (!isUnary) {
 669     // Check the rest of the elements to see if they are consecutive.
 670     for (++i; i != 16; ++i)
 671       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 672         return -1;
 673   } else {
 674     // Check the rest of the elements to see if they are consecutive.
 675     for (++i; i != 16; ++i)
 676       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 677         return -1;
 678   }
 679   return ShiftAmt;
 680 }
 681
 682 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 683 /// specifies a splat of a single element that is suitable for input to
 684 /// VSPLTB/VSPLTH/VSPLTW.
 685 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 686   assert(N->getValueType(0) == MVT::v16i8 &&
 687          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 688
 689   // This is a splat operation if each element of the permute is the same, and
 690   // if the value doesn't reference the second vector.
 691   unsigned ElementBase = N->getMaskElt(0);
 692
 693   // FIXME: Handle UNDEF elements too!
 694   if (ElementBase >= 16)
 695     return false;
 696
 697   // Check that the indices are consecutive, in the case of a multi-byte element
 698   // splatted with a v16i8 mask.
 699   for (unsigned i = 1; i != EltSize; ++i)
 700     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 701       return false;
 702
 703   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 704     if (N->getMaskElt(i) < 0) continue;
 705     for (unsigned j = 0; j != EltSize; ++j)
 706       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 707         return false;
 708   }
 709   return true;
 710 }
 711
 712 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 713 /// are -0.0.
 714 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 715   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 716
 717   APInt APVal, APUndef;
 718   unsigned BitSize;
 719   bool HasAnyUndefs;
 720
 721   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 722     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 723       return CFP->getValueAPF().isNegZero();
 724
 725   return false;
 726 }
 727
 728 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 729 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 730 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 731   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 732   assert(isSplatShuffleMask(SVOp, EltSize));
 733   return SVOp->getMaskElt(0) / EltSize;
 734 }
 735
 736 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 737 /// by using a vspltis[bhw] instruction of the specified element size, return
 738 /// the constant being splatted.  The ByteSize field indicates the number of
 739 /// bytes of each element [124] -> [bhw].
 740 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 741   SDValue OpVal(0, 0);
 742
 743   // If ByteSize of the splat is bigger than the element size of the
 744   // build_vector, then we have a case where we are checking for a splat where
 745   // multiple elements of the buildvector are folded together into a single
 746   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 747   unsigned EltSize = 16/N->getNumOperands();
 748   if (EltSize < ByteSize) {
 749     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 750     SDValue UniquedVals[4];
 751     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 752
 753     // See if all of the elements in the buildvector agree across.
 754     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 755       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 756       // If the element isn't a constant, bail fully out.
 757       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 758
 759
 760       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 761         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 762       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 763         return SDValue();  // no match.
 764     }
 765
 766     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 767     // either constant or undef values that are identical for each chunk.  See
 768     // if these chunks can form into a larger vspltis*.
 769
 770     // Check to see if all of the leading entries are either 0 or -1.  If
 771     // neither, then this won't fit into the immediate field.
 772     bool LeadingZero = true;
 773     bool LeadingOnes = true;
 774     for (unsigned i = 0; i != Multiple-1; ++i) {
 775       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 776
 777       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 778       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 779     }
 780     // Finally, check the least significant entry.
 781     if (LeadingZero) {
 782       if (UniquedVals[Multiple-1].getNode() == 0)
 783         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 784       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 785       if (Val < 16)
 786         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 787     }
 788     if (LeadingOnes) {
 789       if (UniquedVals[Multiple-1].getNode() == 0)
 790         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 791       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 792       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 793         return DAG.getTargetConstant(Val, MVT::i32);
 794     }
 795
 796     return SDValue();
 797   }
 798
 799   // Check to see if this buildvec has a single non-undef value in its elements.
 800   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 801     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 802     if (OpVal.getNode() == 0)
 803       OpVal = N->getOperand(i);
 804     else if (OpVal != N->getOperand(i))
 805       return SDValue();
 806   }
 807
 808   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 809
 810   unsigned ValSizeInBytes = EltSize;
 811   uint64_t Value = 0;
 812   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 813     Value = CN->getZExtValue();
 814   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 815     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 816     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 817   }
 818
 819   // If the splat value is larger than the element value, then we can never do
 820   // this splat.  The only case that we could fit the replicated bits into our
 821   // immediate field for would be zero, and we prefer to use vxor for it.
 822   if (ValSizeInBytes < ByteSize) return SDValue();
 823
 824   // If the element value is larger than the splat value, cut it in half and
 825   // check to see if the two halves are equal.  Continue doing this until we
 826   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 827   while (ValSizeInBytes > ByteSize) {
 828     ValSizeInBytes >>= 1;
 829
 830     // If the top half equals the bottom half, we're still ok.
 831     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 832          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 833       return SDValue();
 834   }
 835
 836   // Properly sign extend the value.
 837   int MaskVal = SignExtend32(Value, ByteSize * 8);
 838
 839   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 840   if (MaskVal == 0) return SDValue();
 841
 842   // Finally, if this value fits in a 5 bit sext field, return it
 843   if (SignExtend32<5>(MaskVal) == MaskVal)
 844     return DAG.getTargetConstant(MaskVal, MVT::i32);
 845   return SDValue();
 846 }
 847
 848 //===----------------------------------------------------------------------===//
 849 //  Addressing Mode Selection
 850 //===----------------------------------------------------------------------===//
 851
 852 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 853 /// or 64-bit immediate, and if the value can be accurately represented as a
 854 /// sign extension from a 16-bit value.  If so, this returns true and the
 855 /// immediate.
 856 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 857   if (N->getOpcode() != ISD::Constant)
 858     return false;
 859
 860   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 861   if (N->getValueType(0) == MVT::i32)
 862     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 863   else
 864     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 865 }
 866 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 867   return isIntS16Immediate(Op.getNode(), Imm);
 868 }
 869
 870
 871 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 872 /// can be represented as an indexed [r+r] operation.  Returns false if it
 873 /// can be more efficiently represented with [r+imm].
 874 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 875                                             SDValue &Index,
 876                                             SelectionDAG &DAG) const {
 877   short imm = 0;
 878   if (N.getOpcode() == ISD::ADD) {
 879     if (isIntS16Immediate(N.getOperand(1), imm))
 880       return false;    // r+i
 881     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 882       return false;    // r+i
 883
 884     Base = N.getOperand(0);
 885     Index = N.getOperand(1);
 886     return true;
 887   } else if (N.getOpcode() == ISD::OR) {
 888     if (isIntS16Immediate(N.getOperand(1), imm))
 889       return false;    // r+i can fold it if we can.
 890
 891     // If this is an or of disjoint bitfields, we can codegen this as an add
 892     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 893     // disjoint.
 894     APInt LHSKnownZero, LHSKnownOne;
 895     APInt RHSKnownZero, RHSKnownOne;
 896     DAG.ComputeMaskedBits(N.getOperand(0),
 897                           LHSKnownZero, LHSKnownOne);
 898
 899     if (LHSKnownZero.getBoolValue()) {
 900       DAG.ComputeMaskedBits(N.getOperand(1),
 901                             RHSKnownZero, RHSKnownOne);
 902       // If all of the bits are known zero on the LHS or RHS, the add won't
 903       // carry.
 904       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 905         Base = N.getOperand(0);
 906         Index = N.getOperand(1);
 907         return true;
 908       }
 909     }
 910   }
 911
 912   return false;
 913 }
 914
 915 /// Returns true if the address N can be represented by a base register plus
 916 /// a signed 16-bit displacement [r+imm], and if it is not better
 917 /// represented as reg+reg.
 918 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 919                                             SDValue &Base,
 920                                             SelectionDAG &DAG) const {
 921   // FIXME dl should come from parent load or store, not from address
 922   DebugLoc dl = N.getDebugLoc();
 923   // If this can be more profitably realized as r+r, fail.
 924   if (SelectAddressRegReg(N, Disp, Base, DAG))
 925     return false;
 926
 927   if (N.getOpcode() == ISD::ADD) {
 928     short imm = 0;
 929     if (isIntS16Immediate(N.getOperand(1), imm)) {
 930       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 931       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 932         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 933       } else {
 934         Base = N.getOperand(0);
 935       }
 936       return true; // [r+i]
 937     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 938       // Match LOAD (ADD (X, Lo(G))).
 939       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 940              && "Cannot handle constant offsets yet!");
 941       Disp = N.getOperand(1).getOperand(0);  // The global address.
 942       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 943              Disp.getOpcode() == ISD::TargetGlobalTLSAddress ||
 944              Disp.getOpcode() == ISD::TargetConstantPool ||
 945              Disp.getOpcode() == ISD::TargetJumpTable);
 946       Base = N.getOperand(0);
 947       return true;  // [&g+r]
 948     }
 949   } else if (N.getOpcode() == ISD::OR) {
 950     short imm = 0;
 951     if (isIntS16Immediate(N.getOperand(1), imm)) {
 952       // If this is an or of disjoint bitfields, we can codegen this as an add
 953       // (for better address arithmetic) if the LHS and RHS of the OR are
 954       // provably disjoint.
 955       APInt LHSKnownZero, LHSKnownOne;
 956       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
 957
 958       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 959         // If all of the bits are known zero on the LHS or RHS, the add won't
 960         // carry.
 961         Base = N.getOperand(0);
 962         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 963         return true;
 964       }
 965     }
 966   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 967     // Loading from a constant address.
 968
 969     // If this address fits entirely in a 16-bit sext immediate field, codegen
 970     // this as "d, 0"
 971     short Imm;
 972     if (isIntS16Immediate(CN, Imm)) {
 973       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 974       Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 975                              CN->getValueType(0));
 976       return true;
 977     }
 978
 979     // Handle 32-bit sext immediates with LIS + addr mode.
 980     if (CN->getValueType(0) == MVT::i32 ||
 981         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 982       int Addr = (int)CN->getZExtValue();
 983
 984       // Otherwise, break this down into an LIS + disp.
 985       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 986
 987       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 988       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 989       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 990       return true;
 991     }
 992   }
 993
 994   Disp = DAG.getTargetConstant(0, getPointerTy());
 995   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 996     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 997   else
 998     Base = N;
 999   return true;      // [r+0]
1000 }
1001
1002 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
1003 /// represented as an indexed [r+r] operation.
1004 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
1005                                                 SDValue &Index,
1006                                                 SelectionDAG &DAG) const {
1007   // Check to see if we can easily represent this as an [r+r] address.  This
1008   // will fail if it thinks that the address is more profitably represented as
1009   // reg+imm, e.g. where imm = 0.
1010   if (SelectAddressRegReg(N, Base, Index, DAG))
1011     return true;
1012
1013   // If the operand is an addition, always emit this as [r+r], since this is
1014   // better (for code size, and execution, as the memop does the add for free)
1015   // than emitting an explicit add.
1016   if (N.getOpcode() == ISD::ADD) {
1017     Base = N.getOperand(0);
1018     Index = N.getOperand(1);
1019     return true;
1020   }
1021
1022   // Otherwise, do it the hard way, using R0 as the base register.
1023   Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1024                          N.getValueType());
1025   Index = N;
1026   return true;
1027 }
1028
1029 /// SelectAddressRegImmShift - Returns true if the address N can be
1030 /// represented by a base register plus a signed 14-bit displacement
1031 /// [r+imm*4].  Suitable for use by STD and friends.
1032 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
1033                                                  SDValue &Base,
1034                                                  SelectionDAG &DAG) const {
1035   // FIXME dl should come from the parent load or store, not the address
1036   DebugLoc dl = N.getDebugLoc();
1037   // If this can be more profitably realized as r+r, fail.
1038   if (SelectAddressRegReg(N, Disp, Base, DAG))
1039     return false;
1040
1041   if (N.getOpcode() == ISD::ADD) {
1042     short imm = 0;
1043     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1044       Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1045       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
1046         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1047       } else {
1048         Base = N.getOperand(0);
1049       }
1050       return true; // [r+i]
1051     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
1052       // Match LOAD (ADD (X, Lo(G))).
1053       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
1054              && "Cannot handle constant offsets yet!");
1055       Disp = N.getOperand(1).getOperand(0);  // The global address.
1056       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
1057              Disp.getOpcode() == ISD::TargetConstantPool ||
1058              Disp.getOpcode() == ISD::TargetJumpTable);
1059       Base = N.getOperand(0);
1060       return true;  // [&g+r]
1061     }
1062   } else if (N.getOpcode() == ISD::OR) {
1063     short imm = 0;
1064     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1065       // If this is an or of disjoint bitfields, we can codegen this as an add
1066       // (for better address arithmetic) if the LHS and RHS of the OR are
1067       // provably disjoint.
1068       APInt LHSKnownZero, LHSKnownOne;
1069       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
1070       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1071         // If all of the bits are known zero on the LHS or RHS, the add won't
1072         // carry.
1073         Base = N.getOperand(0);
1074         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1075         return true;
1076       }
1077     }
1078   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1079     // Loading from a constant address.  Verify low two bits are clear.
1080     if ((CN->getZExtValue() & 3) == 0) {
1081       // If this address fits entirely in a 14-bit sext immediate field, codegen
1082       // this as "d, 0"
1083       short Imm;
1084       if (isIntS16Immediate(CN, Imm)) {
1085         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1086         Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1087                                CN->getValueType(0));
1088         return true;
1089       }
1090
1091       // Fold the low-part of 32-bit absolute addresses into addr mode.
1092       if (CN->getValueType(0) == MVT::i32 ||
1093           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1094         int Addr = (int)CN->getZExtValue();
1095
1096         // Otherwise, break this down into an LIS + disp.
1097         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1098         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1099         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1100         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1101         return true;
1102       }
1103     }
1104   }
1105
1106   Disp = DAG.getTargetConstant(0, getPointerTy());
1107   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1108     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1109   else
1110     Base = N;
1111   return true;      // [r+0]
1112 }
1113
1114
1115 /// getPreIndexedAddressParts - returns true by value, base pointer and
1116 /// offset pointer and addressing mode by reference if the node's address
1117 /// can be legally represented as pre-indexed load / store address.
1118 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1119                                                   SDValue &Offset,
1120                                                   ISD::MemIndexedMode &AM,
1121                                                   SelectionDAG &DAG) const {
1122   if (DisablePPCPreinc) return false;
1123
1124   SDValue Ptr;
1125   EVT VT;
1126   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1127     Ptr = LD->getBasePtr();
1128     VT = LD->getMemoryVT();
1129
1130   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1131     Ptr = ST->getBasePtr();
1132     VT  = ST->getMemoryVT();
1133   } else
1134     return false;
1135
1136   // PowerPC doesn't have preinc load/store instructions for vectors.
1137   if (VT.isVector())
1138     return false;
1139
1140   if (SelectAddressRegReg(Ptr, Offset, Base, DAG)) {
1141     AM = ISD::PRE_INC;
1142     return true;
1143   }
1144
1145   // LDU/STU use reg+imm*4, others use reg+imm.
1146   if (VT != MVT::i64) {
1147     // reg + imm
1148     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1149       return false;
1150   } else {
1151     // reg + imm * 4.
1152     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1153       return false;
1154   }
1155
1156   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1157     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1158     // sext i32 to i64 when addr mode is r+i.
1159     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1160         LD->getExtensionType() == ISD::SEXTLOAD &&
1161         isa<ConstantSDNode>(Offset))
1162       return false;
1163   }
1164
1165   AM = ISD::PRE_INC;
1166   return true;
1167 }
1168
1169 //===----------------------------------------------------------------------===//
1170 //  LowerOperation implementation
1171 //===----------------------------------------------------------------------===//
1172
1173 /// GetLabelAccessInfo - Return true if we should reference labels using a
1174 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1175 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1176                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1177   HiOpFlags = PPCII::MO_HA16;
1178   LoOpFlags = PPCII::MO_LO16;
1179
1180   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1181   // non-darwin platform.  We don't support PIC on other platforms yet.
1182   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1183                TM.getSubtarget<PPCSubtarget>().isDarwin();
1184   if (isPIC) {
1185     HiOpFlags |= PPCII::MO_PIC_FLAG;
1186     LoOpFlags |= PPCII::MO_PIC_FLAG;
1187   }
1188
1189   // If this is a reference to a global value that requires a non-lazy-ptr, make
1190   // sure that instruction lowering adds it.
1191   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1192     HiOpFlags |= PPCII::MO_NLP_FLAG;
1193     LoOpFlags |= PPCII::MO_NLP_FLAG;
1194
1195     if (GV->hasHiddenVisibility()) {
1196       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1197       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1198     }
1199   }
1200
1201   return isPIC;
1202 }
1203
1204 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1205                              SelectionDAG &DAG) {
1206   EVT PtrVT = HiPart.getValueType();
1207   SDValue Zero = DAG.getConstant(0, PtrVT);
1208   DebugLoc DL = HiPart.getDebugLoc();
1209
1210   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1211   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1212
1213   // With PIC, the first instruction is actually "GR+hi(&G)".
1214   if (isPIC)
1215     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1216                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1217
1218   // Generate non-pic code that has direct accesses to the constant pool.
1219   // The address of the global is just (hi(&g)+lo(&g)).
1220   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1221 }
1222
1223 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1224                                              SelectionDAG &DAG) const {
1225   EVT PtrVT = Op.getValueType();
1226   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1227   const Constant *C = CP->getConstVal();
1228
1229   // 64-bit SVR4 ABI code is always position-independent.
1230   // The actual address of the GlobalValue is stored in the TOC.
1231   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1232     SDValue GA = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0);
1233     return DAG.getNode(PPCISD::TOC_ENTRY, CP->getDebugLoc(), MVT::i64, GA,
1234                        DAG.getRegister(PPC::X2, MVT::i64));
1235   }
1236
1237   unsigned MOHiFlag, MOLoFlag;
1238   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1239   SDValue CPIHi =
1240     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1241   SDValue CPILo =
1242     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1243   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1244 }
1245
1246 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1247   EVT PtrVT = Op.getValueType();
1248   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1249
1250   // 64-bit SVR4 ABI code is always position-independent.
1251   // The actual address of the GlobalValue is stored in the TOC.
1252   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1253     SDValue GA = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1254     return DAG.getNode(PPCISD::TOC_ENTRY, JT->getDebugLoc(), MVT::i64, GA,
1255                        DAG.getRegister(PPC::X2, MVT::i64));
1256   }
1257
1258   unsigned MOHiFlag, MOLoFlag;
1259   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1260   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1261   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1262   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1263 }
1264
1265 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1266                                              SelectionDAG &DAG) const {
1267   EVT PtrVT = Op.getValueType();
1268
1269   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1270
1271   unsigned MOHiFlag, MOLoFlag;
1272   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1273   SDValue TgtBAHi = DAG.getTargetBlockAddress(BA, PtrVT, 0, MOHiFlag);
1274   SDValue TgtBALo = DAG.getTargetBlockAddress(BA, PtrVT, 0, MOLoFlag);
1275   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1276 }
1277
1278 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1279                                               SelectionDAG &DAG) const {
1280
1281   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1282   DebugLoc dl = GA->getDebugLoc();
1283   const GlobalValue *GV = GA->getGlobal();
1284   EVT PtrVT = getPointerTy();
1285   bool is64bit = PPCSubTarget.isPPC64();
1286
1287   TLSModel::Model model = getTargetMachine().getTLSModel(GV);
1288
1289   SDValue TGAHi = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1290                                              PPCII::MO_TPREL16_HA);
1291   SDValue TGALo = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1292                                              PPCII::MO_TPREL16_LO);
1293
1294   if (model != TLSModel::LocalExec)
1295     llvm_unreachable("only local-exec TLS mode supported");
1296   SDValue TLSReg = DAG.getRegister(is64bit ? PPC::X13 : PPC::R2,
1297                                    is64bit ? MVT::i64 : MVT::i32);
1298   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, TGAHi, TLSReg);
1299   return DAG.getNode(PPCISD::Lo, dl, PtrVT, TGALo, Hi);
1300 }
1301
1302 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1303                                               SelectionDAG &DAG) const {
1304   EVT PtrVT = Op.getValueType();
1305   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1306   DebugLoc DL = GSDN->getDebugLoc();
1307   const GlobalValue *GV = GSDN->getGlobal();
1308
1309   // 64-bit SVR4 ABI code is always position-independent.
1310   // The actual address of the GlobalValue is stored in the TOC.
1311   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1312     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1313     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1314                        DAG.getRegister(PPC::X2, MVT::i64));
1315   }
1316
1317   unsigned MOHiFlag, MOLoFlag;
1318   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1319
1320   SDValue GAHi =
1321     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1322   SDValue GALo =
1323     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1324
1325   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1326
1327   // If the global reference is actually to a non-lazy-pointer, we have to do an
1328   // extra load to get the address of the global.
1329   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1330     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1331                       false, false, false, 0);
1332   return Ptr;
1333 }
1334
1335 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1336   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1337   DebugLoc dl = Op.getDebugLoc();
1338
1339   // If we're comparing for equality to zero, expose the fact that this is
1340   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1341   // fold the new nodes.
1342   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1343     if (C->isNullValue() && CC == ISD::SETEQ) {
1344       EVT VT = Op.getOperand(0).getValueType();
1345       SDValue Zext = Op.getOperand(0);
1346       if (VT.bitsLT(MVT::i32)) {
1347         VT = MVT::i32;
1348         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1349       }
1350       unsigned Log2b = Log2_32(VT.getSizeInBits());
1351       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1352       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1353                                 DAG.getConstant(Log2b, MVT::i32));
1354       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1355     }
1356     // Leave comparisons against 0 and -1 alone for now, since they're usually
1357     // optimized.  FIXME: revisit this when we can custom lower all setcc
1358     // optimizations.
1359     if (C->isAllOnesValue() || C->isNullValue())
1360       return SDValue();
1361   }
1362
1363   // If we have an integer seteq/setne, turn it into a compare against zero
1364   // by xor'ing the rhs with the lhs, which is faster than setting a
1365   // condition register, reading it back out, and masking the correct bit.  The
1366   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1367   // the result to other bit-twiddling opportunities.
1368   EVT LHSVT = Op.getOperand(0).getValueType();
1369   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1370     EVT VT = Op.getValueType();
1371     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1372                                 Op.getOperand(1));
1373     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1374   }
1375   return SDValue();
1376 }
1377
1378 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1379                                       const PPCSubtarget &Subtarget) const {
1380   SDNode *Node = Op.getNode();
1381   EVT VT = Node->getValueType(0);
1382   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1383   SDValue InChain = Node->getOperand(0);
1384   SDValue VAListPtr = Node->getOperand(1);
1385   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
1386   DebugLoc dl = Node->getDebugLoc();
1387
1388   assert(!Subtarget.isPPC64() && "LowerVAARG is PPC32 only");
1389
1390   // gpr_index
1391   SDValue GprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1392                                     VAListPtr, MachinePointerInfo(SV), MVT::i8,
1393                                     false, false, 0);
1394   InChain = GprIndex.getValue(1);
1395
1396   if (VT == MVT::i64) {
1397     // Check if GprIndex is even
1398     SDValue GprAnd = DAG.getNode(ISD::AND, dl, MVT::i32, GprIndex,
1399                                  DAG.getConstant(1, MVT::i32));
1400     SDValue CC64 = DAG.getSetCC(dl, MVT::i32, GprAnd,
1401                                 DAG.getConstant(0, MVT::i32), ISD::SETNE);
1402     SDValue GprIndexPlusOne = DAG.getNode(ISD::ADD, dl, MVT::i32, GprIndex,
1403                                           DAG.getConstant(1, MVT::i32));
1404     // Align GprIndex to be even if it isn't
1405     GprIndex = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC64, GprIndexPlusOne,
1406                            GprIndex);
1407   }
1408
1409   // fpr index is 1 byte after gpr
1410   SDValue FprPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1411                                DAG.getConstant(1, MVT::i32));
1412
1413   // fpr
1414   SDValue FprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1415                                     FprPtr, MachinePointerInfo(SV), MVT::i8,
1416                                     false, false, 0);
1417   InChain = FprIndex.getValue(1);
1418
1419   SDValue RegSaveAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1420                                        DAG.getConstant(8, MVT::i32));
1421
1422   SDValue OverflowAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1423                                         DAG.getConstant(4, MVT::i32));
1424
1425   // areas
1426   SDValue OverflowArea = DAG.getLoad(MVT::i32, dl, InChain, OverflowAreaPtr,
1427                                      MachinePointerInfo(), false, false,
1428                                      false, 0);
1429   InChain = OverflowArea.getValue(1);
1430
1431   SDValue RegSaveArea = DAG.getLoad(MVT::i32, dl, InChain, RegSaveAreaPtr,
1432                                     MachinePointerInfo(), false, false,
1433                                     false, 0);
1434   InChain = RegSaveArea.getValue(1);
1435
1436   // select overflow_area if index > 8
1437   SDValue CC = DAG.getSetCC(dl, MVT::i32, VT.isInteger() ? GprIndex : FprIndex,
1438                             DAG.getConstant(8, MVT::i32), ISD::SETLT);
1439
1440   // adjustment constant gpr_index * 4/8
1441   SDValue RegConstant = DAG.getNode(ISD::MUL, dl, MVT::i32,
1442                                     VT.isInteger() ? GprIndex : FprIndex,
1443                                     DAG.getConstant(VT.isInteger() ? 4 : 8,
1444                                                     MVT::i32));
1445
1446   // OurReg = RegSaveArea + RegConstant
1447   SDValue OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, RegSaveArea,
1448                                RegConstant);
1449
1450   // Floating types are 32 bytes into RegSaveArea
1451   if (VT.isFloatingPoint())
1452     OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, OurReg,
1453                          DAG.getConstant(32, MVT::i32));
1454
1455   // increase {f,g}pr_index by 1 (or 2 if VT is i64)
1456   SDValue IndexPlus1 = DAG.getNode(ISD::ADD, dl, MVT::i32,
1457                                    VT.isInteger() ? GprIndex : FprIndex,
1458                                    DAG.getConstant(VT == MVT::i64 ? 2 : 1,
1459                                                    MVT::i32));
1460
1461   InChain = DAG.getTruncStore(InChain, dl, IndexPlus1,
1462                               VT.isInteger() ? VAListPtr : FprPtr,
1463                               MachinePointerInfo(SV),
1464                               MVT::i8, false, false, 0);
1465
1466   // determine if we should load from reg_save_area or overflow_area
1467   SDValue Result = DAG.getNode(ISD::SELECT, dl, PtrVT, CC, OurReg, OverflowArea);
1468
1469   // increase overflow_area by 4/8 if gpr/fpr > 8
1470   SDValue OverflowAreaPlusN = DAG.getNode(ISD::ADD, dl, PtrVT, OverflowArea,
1471                                           DAG.getConstant(VT.isInteger() ? 4 : 8,
1472                                           MVT::i32));
1473
1474   OverflowArea = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC, OverflowArea,
1475                              OverflowAreaPlusN);
1476
1477   InChain = DAG.getTruncStore(InChain, dl, OverflowArea,
1478                               OverflowAreaPtr,
1479                               MachinePointerInfo(),
1480                               MVT::i32, false, false, 0);
1481
1482   return DAG.getLoad(VT, dl, InChain, Result, MachinePointerInfo(),
1483                      false, false, false, 0);
1484 }
1485
1486 SDValue PPCTargetLowering::LowerADJUST_TRAMPOLINE(SDValue Op,
1487                                                   SelectionDAG &DAG) const {
1488   return Op.getOperand(0);
1489 }
1490
1491 SDValue PPCTargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
1492                                                 SelectionDAG &DAG) const {
1493   SDValue Chain = Op.getOperand(0);
1494   SDValue Trmp = Op.getOperand(1); // trampoline
1495   SDValue FPtr = Op.getOperand(2); // nested function
1496   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1497   DebugLoc dl = Op.getDebugLoc();
1498
1499   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1500   bool isPPC64 = (PtrVT == MVT::i64);
1501   Type *IntPtrTy =
1502     DAG.getTargetLoweringInfo().getDataLayout()->getIntPtrType(
1503                                                              *DAG.getContext());
1504
1505   TargetLowering::ArgListTy Args;
1506   TargetLowering::ArgListEntry Entry;
1507
1508   Entry.Ty = IntPtrTy;
1509   Entry.Node = Trmp; Args.push_back(Entry);
1510
1511   // TrampSize == (isPPC64 ? 48 : 40);
1512   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1513                                isPPC64 ? MVT::i64 : MVT::i32);
1514   Args.push_back(Entry);
1515
1516   Entry.Node = FPtr; Args.push_back(Entry);
1517   Entry.Node = Nest; Args.push_back(Entry);
1518
1519   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1520   TargetLowering::CallLoweringInfo CLI(Chain,
1521                                        Type::getVoidTy(*DAG.getContext()),
1522                                        false, false, false, false, 0,
1523                                        CallingConv::C,
1524                 /*isTailCall=*/false,
1525                                        /*doesNotRet=*/false,
1526                                        /*isReturnValueUsed=*/true,
1527                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1528                 Args, DAG, dl);
1529   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1530
1531   return CallResult.second;
1532 }
1533
1534 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1535                                         const PPCSubtarget &Subtarget) const {
1536   MachineFunction &MF = DAG.getMachineFunction();
1537   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1538
1539   DebugLoc dl = Op.getDebugLoc();
1540
1541   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1542     // vastart just stores the address of the VarArgsFrameIndex slot into the
1543     // memory location argument.
1544     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1545     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1546     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1547     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1548                         MachinePointerInfo(SV),
1549                         false, false, 0);
1550   }
1551
1552   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1553   // We suppose the given va_list is already allocated.
1554   //
1555   // typedef struct {
1556   //  char gpr;     /* index into the array of 8 GPRs
1557   //                 * stored in the register save area
1558   //                 * gpr=0 corresponds to r3,
1559   //                 * gpr=1 to r4, etc.
1560   //                 */
1561   //  char fpr;     /* index into the array of 8 FPRs
1562   //                 * stored in the register save area
1563   //                 * fpr=0 corresponds to f1,
1564   //                 * fpr=1 to f2, etc.
1565   //                 */
1566   //  char *overflow_arg_area;
1567   //                /* location on stack that holds
1568   //                 * the next overflow argument
1569   //                 */
1570   //  char *reg_save_area;
1571   //               /* where r3:r10 and f1:f8 (if saved)
1572   //                * are stored
1573   //                */
1574   // } va_list[1];
1575
1576
1577   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1578   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1579
1580
1581   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1582
1583   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1584                                             PtrVT);
1585   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1586                                  PtrVT);
1587
1588   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1589   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1590
1591   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1592   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1593
1594   uint64_t FPROffset = 1;
1595   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1596
1597   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1598
1599   // Store first byte : number of int regs
1600   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1601                                          Op.getOperand(1),
1602                                          MachinePointerInfo(SV),
1603                                          MVT::i8, false, false, 0);
1604   uint64_t nextOffset = FPROffset;
1605   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1606                                   ConstFPROffset);
1607
1608   // Store second byte : number of float regs
1609   SDValue secondStore =
1610     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1611                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1612                       false, false, 0);
1613   nextOffset += StackOffset;
1614   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1615
1616   // Store second word : arguments given on stack
1617   SDValue thirdStore =
1618     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1619                  MachinePointerInfo(SV, nextOffset),
1620                  false, false, 0);
1621   nextOffset += FrameOffset;
1622   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1623
1624   // Store third word : arguments given in registers
1625   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1626                       MachinePointerInfo(SV, nextOffset),
1627                       false, false, 0);
1628
1629 }
1630
1631 #include "PPCGenCallingConv.inc"
1632
1633 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1634                                      CCValAssign::LocInfo &LocInfo,
1635                                      ISD::ArgFlagsTy &ArgFlags,
1636                                      CCState &State) {
1637   return true;
1638 }
1639
1640 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1641                                             MVT &LocVT,
1642                                             CCValAssign::LocInfo &LocInfo,
1643                                             ISD::ArgFlagsTy &ArgFlags,
1644                                             CCState &State) {
1645   static const uint16_t ArgRegs[] = {
1646     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1647     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1648   };
1649   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1650
1651   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1652
1653   // Skip one register if the first unallocated register has an even register
1654   // number and there are still argument registers available which have not been
1655   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1656   // need to skip a register if RegNum is odd.
1657   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1658     State.AllocateReg(ArgRegs[RegNum]);
1659   }
1660
1661   // Always return false here, as this function only makes sure that the first
1662   // unallocated register has an odd register number and does not actually
1663   // allocate a register for the current argument.
1664   return false;
1665 }
1666
1667 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1668                                               MVT &LocVT,
1669                                               CCValAssign::LocInfo &LocInfo,
1670                                               ISD::ArgFlagsTy &ArgFlags,
1671                                               CCState &State) {
1672   static const uint16_t ArgRegs[] = {
1673     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1674     PPC::F8
1675   };
1676
1677   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1678
1679   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1680
1681   // If there is only one Floating-point register left we need to put both f64
1682   // values of a split ppc_fp128 value on the stack.
1683   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1684     State.AllocateReg(ArgRegs[RegNum]);
1685   }
1686
1687   // Always return false here, as this function only makes sure that the two f64
1688   // values a ppc_fp128 value is split into are both passed in registers or both
1689   // passed on the stack and does not actually allocate a register for the
1690   // current argument.
1691   return false;
1692 }
1693
1694 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1695 /// on Darwin.
1696 static const uint16_t *GetFPR() {
1697   static const uint16_t FPR[] = {
1698     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1699     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1700   };
1701
1702   return FPR;
1703 }
1704
1705 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1706 /// the stack.
1707 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1708                                        unsigned PtrByteSize) {
1709   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1710   if (Flags.isByVal())
1711     ArgSize = Flags.getByValSize();
1712   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1713
1714   return ArgSize;
1715 }
1716
1717 SDValue
1718 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1719                                         CallingConv::ID CallConv, bool isVarArg,
1720                                         const SmallVectorImpl<ISD::InputArg>
1721                                           &Ins,
1722                                         DebugLoc dl, SelectionDAG &DAG,
1723                                         SmallVectorImpl<SDValue> &InVals)
1724                                           const {
1725   if (PPCSubTarget.isSVR4ABI()) {
1726     if (PPCSubTarget.isPPC64())
1727       return LowerFormalArguments_64SVR4(Chain, CallConv, isVarArg, Ins,
1728                                          dl, DAG, InVals);
1729     else
1730       return LowerFormalArguments_32SVR4(Chain, CallConv, isVarArg, Ins,
1731                                          dl, DAG, InVals);
1732   } else {
1733     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1734                                        dl, DAG, InVals);
1735   }
1736 }
1737
1738 SDValue
1739 PPCTargetLowering::LowerFormalArguments_32SVR4(
1740                                       SDValue Chain,
1741                                       CallingConv::ID CallConv, bool isVarArg,
1742                                       const SmallVectorImpl<ISD::InputArg>
1743                                         &Ins,
1744                                       DebugLoc dl, SelectionDAG &DAG,
1745                                       SmallVectorImpl<SDValue> &InVals) const {
1746
1747   // 32-bit SVR4 ABI Stack Frame Layout:
1748   //              +-----------------------------------+
1749   //        +-->  |            Back chain             |
1750   //        |     +-----------------------------------+
1751   //        |     | Floating-point register save area |
1752   //        |     +-----------------------------------+
1753   //        |     |    General register save area     |
1754   //        |     +-----------------------------------+
1755   //        |     |          CR save word             |
1756   //        |     +-----------------------------------+
1757   //        |     |         VRSAVE save word          |
1758   //        |     +-----------------------------------+
1759   //        |     |         Alignment padding         |
1760   //        |     +-----------------------------------+
1761   //        |     |     Vector register save area     |
1762   //        |     +-----------------------------------+
1763   //        |     |       Local variable space        |
1764   //        |     +-----------------------------------+
1765   //        |     |        Parameter list area        |
1766   //        |     +-----------------------------------+
1767   //        |     |           LR save word            |
1768   //        |     +-----------------------------------+
1769   // SP-->  +---  |            Back chain             |
1770   //              +-----------------------------------+
1771   //
1772   // Specifications:
1773   //   System V Application Binary Interface PowerPC Processor Supplement
1774   //   AltiVec Technology Programming Interface Manual
1775
1776   MachineFunction &MF = DAG.getMachineFunction();
1777   MachineFrameInfo *MFI = MF.getFrameInfo();
1778   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1779
1780   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1781   // Potential tail calls could cause overwriting of argument stack slots.
1782   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1783                        (CallConv == CallingConv::Fast));
1784   unsigned PtrByteSize = 4;
1785
1786   // Assign locations to all of the incoming arguments.
1787   SmallVector<CCValAssign, 16> ArgLocs;
1788   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1789                  getTargetMachine(), ArgLocs, *DAG.getContext());
1790
1791   // Reserve space for the linkage area on the stack.
1792   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
1793
1794   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1795
1796   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1797     CCValAssign &VA = ArgLocs[i];
1798
1799     // Arguments stored in registers.
1800     if (VA.isRegLoc()) {
1801       const TargetRegisterClass *RC;
1802       EVT ValVT = VA.getValVT();
1803
1804       switch (ValVT.getSimpleVT().SimpleTy) {
1805         default:
1806           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1807         case MVT::i32:
1808           RC = &PPC::GPRCRegClass;
1809           break;
1810         case MVT::f32:
1811           RC = &PPC::F4RCRegClass;
1812           break;
1813         case MVT::f64:
1814           RC = &PPC::F8RCRegClass;
1815           break;
1816         case MVT::v16i8:
1817         case MVT::v8i16:
1818         case MVT::v4i32:
1819         case MVT::v4f32:
1820           RC = &PPC::VRRCRegClass;
1821           break;
1822       }
1823
1824       // Transform the arguments stored in physical registers into virtual ones.
1825       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1826       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1827
1828       InVals.push_back(ArgValue);
1829     } else {
1830       // Argument stored in memory.
1831       assert(VA.isMemLoc());
1832
1833       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1834       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1835                                       isImmutable);
1836
1837       // Create load nodes to retrieve arguments from the stack.
1838       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1839       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1840                                    MachinePointerInfo(),
1841                                    false, false, false, 0));
1842     }
1843   }
1844
1845   // Assign locations to all of the incoming aggregate by value arguments.
1846   // Aggregates passed by value are stored in the local variable space of the
1847   // caller's stack frame, right above the parameter list area.
1848   SmallVector<CCValAssign, 16> ByValArgLocs;
1849   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1850                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
1851
1852   // Reserve stack space for the allocations in CCInfo.
1853   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1854
1855   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1856
1857   // Area that is at least reserved in the caller of this function.
1858   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1859
1860   // Set the size that is at least reserved in caller of this function.  Tail
1861   // call optimized function's reserved stack space needs to be aligned so that
1862   // taking the difference between two stack areas will result in an aligned
1863   // stack.
1864   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1865
1866   MinReservedArea =
1867     std::max(MinReservedArea,
1868              PPCFrameLowering::getMinCallFrameSize(false, false));
1869
1870   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
1871     getStackAlignment();
1872   unsigned AlignMask = TargetAlign-1;
1873   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1874
1875   FI->setMinReservedArea(MinReservedArea);
1876
1877   SmallVector<SDValue, 8> MemOps;
1878
1879   // If the function takes variable number of arguments, make a frame index for
1880   // the start of the first vararg value... for expansion of llvm.va_start.
1881   if (isVarArg) {
1882     static const uint16_t GPArgRegs[] = {
1883       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1884       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1885     };
1886     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1887
1888     static const uint16_t FPArgRegs[] = {
1889       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1890       PPC::F8
1891     };
1892     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1893
1894     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1895                                                           NumGPArgRegs));
1896     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1897                                                           NumFPArgRegs));
1898
1899     // Make room for NumGPArgRegs and NumFPArgRegs.
1900     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1901                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1902
1903     FuncInfo->setVarArgsStackOffset(
1904       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1905                              CCInfo.getNextStackOffset(), true));
1906
1907     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1908     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1909
1910     // The fixed integer arguments of a variadic function are stored to the
1911     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
1912     // the result of va_next.
1913     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1914       // Get an existing live-in vreg, or add a new one.
1915       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
1916       if (!VReg)
1917         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1918
1919       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1920       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1921                                    MachinePointerInfo(), false, false, 0);
1922       MemOps.push_back(Store);
1923       // Increment the address by four for the next argument to store
1924       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1925       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1926     }
1927
1928     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1929     // is set.
1930     // The double arguments are stored to the VarArgsFrameIndex
1931     // on the stack.
1932     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1933       // Get an existing live-in vreg, or add a new one.
1934       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
1935       if (!VReg)
1936         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1937
1938       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1939       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1940                                    MachinePointerInfo(), false, false, 0);
1941       MemOps.push_back(Store);
1942       // Increment the address by eight for the next argument to store
1943       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1944                                          PtrVT);
1945       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1946     }
1947   }
1948
1949   if (!MemOps.empty())
1950     Chain = DAG.getNode(ISD::TokenFactor, dl,
1951                         MVT::Other, &MemOps[0], MemOps.size());
1952
1953   return Chain;
1954 }
1955
1956 // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1957 // value to MVT::i64 and then truncate to the correct register size.
1958 SDValue
1959 PPCTargetLowering::extendArgForPPC64(ISD::ArgFlagsTy Flags, EVT ObjectVT,
1960                                      SelectionDAG &DAG, SDValue ArgVal,
1961                                      DebugLoc dl) const {
1962   if (Flags.isSExt())
1963     ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
1964                          DAG.getValueType(ObjectVT));
1965   else if (Flags.isZExt())
1966     ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
1967                          DAG.getValueType(ObjectVT));
1968
1969   return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
1970 }
1971
1972 // Set the size that is at least reserved in caller of this function.  Tail
1973 // call optimized functions' reserved stack space needs to be aligned so that
1974 // taking the difference between two stack areas will result in an aligned
1975 // stack.
1976 void
1977 PPCTargetLowering::setMinReservedArea(MachineFunction &MF, SelectionDAG &DAG,
1978                                       unsigned nAltivecParamsAtEnd,
1979                                       unsigned MinReservedArea,
1980                                       bool isPPC64) const {
1981   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1982   // Add the Altivec parameters at the end, if needed.
1983   if (nAltivecParamsAtEnd) {
1984     MinReservedArea = ((MinReservedArea+15)/16)*16;
1985     MinReservedArea += 16*nAltivecParamsAtEnd;
1986   }
1987   MinReservedArea =
1988     std::max(MinReservedArea,
1989              PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
1990   unsigned TargetAlign
1991     = DAG.getMachineFunction().getTarget().getFrameLowering()->
1992         getStackAlignment();
1993   unsigned AlignMask = TargetAlign-1;
1994   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1995   FI->setMinReservedArea(MinReservedArea);
1996 }
1997
1998 SDValue
1999 PPCTargetLowering::LowerFormalArguments_64SVR4(
2000                                       SDValue Chain,
2001                                       CallingConv::ID CallConv, bool isVarArg,
2002                                       const SmallVectorImpl<ISD::InputArg>
2003                                         &Ins,
2004                                       DebugLoc dl, SelectionDAG &DAG,
2005                                       SmallVectorImpl<SDValue> &InVals) const {
2006   // TODO: add description of PPC stack frame format, or at least some docs.
2007   //
2008   MachineFunction &MF = DAG.getMachineFunction();
2009   MachineFrameInfo *MFI = MF.getFrameInfo();
2010   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
2011
2012   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2013   // Potential tail calls could cause overwriting of argument stack slots.
2014   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
2015                        (CallConv == CallingConv::Fast));
2016   unsigned PtrByteSize = 8;
2017
2018   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(true, true);
2019   // Area that is at least reserved in caller of this function.
2020   unsigned MinReservedArea = ArgOffset;
2021
2022   static const uint16_t GPR[] = {
2023     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2024     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2025   };
2026
2027   static const uint16_t *FPR = GetFPR();
2028
2029   static const uint16_t VR[] = {
2030     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2031     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2032   };
2033
2034   const unsigned Num_GPR_Regs = array_lengthof(GPR);
2035   const unsigned Num_FPR_Regs = 13;
2036   const unsigned Num_VR_Regs  = array_lengthof(VR);
2037
2038   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2039
2040   // Add DAG nodes to load the arguments or copy them out of registers.  On
2041   // entry to a function on PPC, the arguments start after the linkage area,
2042   // although the first ones are often in registers.
2043
2044   SmallVector<SDValue, 8> MemOps;
2045   unsigned nAltivecParamsAtEnd = 0;
2046   Function::const_arg_iterator FuncArg = MF.getFunction()->arg_begin();
2047   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo, ++FuncArg) {
2048     SDValue ArgVal;
2049     bool needsLoad = false;
2050     EVT ObjectVT = Ins[ArgNo].VT;
2051     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
2052     unsigned ArgSize = ObjSize;
2053     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2054
2055     unsigned CurArgOffset = ArgOffset;
2056
2057     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
2058     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
2059         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
2060       if (isVarArg) {
2061         MinReservedArea = ((MinReservedArea+15)/16)*16;
2062         MinReservedArea += CalculateStackSlotSize(ObjectVT,
2063                                                   Flags,
2064                                                   PtrByteSize);
2065       } else
2066         nAltivecParamsAtEnd++;
2067     } else
2068       // Calculate min reserved area.
2069       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
2070                                                 Flags,
2071                                                 PtrByteSize);
2072
2073     // FIXME the codegen can be much improved in some cases.
2074     // We do not have to keep everything in memory.
2075     if (Flags.isByVal()) {
2076       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
2077       ObjSize = Flags.getByValSize();
2078       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2079       // All aggregates smaller than 8 bytes must be passed right-justified.
2080       if (ObjSize < PtrByteSize)
2081         CurArgOffset = CurArgOffset + (PtrByteSize - ObjSize);
2082       // The value of the object is its address.
2083       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
2084       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2085       InVals.push_back(FIN);
2086       if (ObjSize==1 || ObjSize==2 || ObjSize==4) {
2087         if (GPR_idx != Num_GPR_Regs) {
2088           unsigned VReg;
2089           VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2090           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2091           EVT ObjType = (ObjSize == 1 ? MVT::i8 :
2092                          (ObjSize == 2 ? MVT::i16 : MVT::i32));
2093           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2094                                             MachinePointerInfo(FuncArg,
2095                                               CurArgOffset),
2096                                             ObjType, false, false, 0);
2097           MemOps.push_back(Store);
2098           ++GPR_idx;
2099         }
2100
2101         ArgOffset += PtrByteSize;
2102
2103         continue;
2104       }
2105       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2106         // Store whatever pieces of the object are in registers
2107         // to memory.  ArgOffset will be the address of the beginning
2108         // of the object.
2109         if (GPR_idx != Num_GPR_Regs) {
2110           unsigned VReg;
2111           VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2112           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2113           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2114           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2115           SDValue Shifted = Val;
2116
2117           // For 64-bit SVR4, small structs come in right-adjusted.
2118           // Shift them left so the following logic works as expected.
2119           if (ObjSize < 8) {
2120             SDValue ShiftAmt = DAG.getConstant(64 - 8 * ObjSize, PtrVT);
2121             Shifted = DAG.getNode(ISD::SHL, dl, PtrVT, Val, ShiftAmt);
2122           }
2123
2124           SDValue Store = DAG.getStore(Val.getValue(1), dl, Shifted, FIN,
2125                                        MachinePointerInfo(FuncArg, ArgOffset),
2126                                        false, false, 0);
2127           MemOps.push_back(Store);
2128           ++GPR_idx;
2129           ArgOffset += PtrByteSize;
2130         } else {
2131           ArgOffset += ArgSize - j;
2132           break;
2133         }
2134       }
2135       continue;
2136     }
2137
2138     switch (ObjectVT.getSimpleVT().SimpleTy) {
2139     default: llvm_unreachable("Unhandled argument type!");
2140     case MVT::i32:
2141     case MVT::i64:
2142       if (GPR_idx != Num_GPR_Regs) {
2143         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2144         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2145
2146         if (ObjectVT == MVT::i32)
2147           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2148           // value to MVT::i64 and then truncate to the correct register size.
2149           ArgVal = extendArgForPPC64(Flags, ObjectVT, DAG, ArgVal, dl);
2150
2151         ++GPR_idx;
2152       } else {
2153         needsLoad = true;
2154         ArgSize = PtrByteSize;
2155       }
2156       ArgOffset += 8;
2157       break;
2158
2159     case MVT::f32:
2160     case MVT::f64:
2161       // Every 8 bytes of argument space consumes one of the GPRs available for
2162       // argument passing.
2163       if (GPR_idx != Num_GPR_Regs) {
2164         ++GPR_idx;
2165       }
2166       if (FPR_idx != Num_FPR_Regs) {
2167         unsigned VReg;
2168
2169         if (ObjectVT == MVT::f32)
2170           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2171         else
2172           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2173
2174         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2175         ++FPR_idx;
2176       } else {
2177         needsLoad = true;
2178         ArgSize = PtrByteSize;
2179       }
2180
2181       ArgOffset += 8;
2182       break;
2183     case MVT::v4f32:
2184     case MVT::v4i32:
2185     case MVT::v8i16:
2186     case MVT::v16i8:
2187       // Note that vector arguments in registers don't reserve stack space,
2188       // except in varargs functions.
2189       if (VR_idx != Num_VR_Regs) {
2190         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2191         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2192         if (isVarArg) {
2193           while ((ArgOffset % 16) != 0) {
2194             ArgOffset += PtrByteSize;
2195             if (GPR_idx != Num_GPR_Regs)
2196               GPR_idx++;
2197           }
2198           ArgOffset += 16;
2199           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2200         }
2201         ++VR_idx;
2202       } else {
2203         // Vectors are aligned.
2204         ArgOffset = ((ArgOffset+15)/16)*16;
2205         CurArgOffset = ArgOffset;
2206         ArgOffset += 16;
2207         needsLoad = true;
2208       }
2209       break;
2210     }
2211
2212     // We need to load the argument to a virtual register if we determined
2213     // above that we ran out of physical registers of the appropriate type.
2214     if (needsLoad) {
2215       int FI = MFI->CreateFixedObject(ObjSize,
2216                                       CurArgOffset + (ArgSize - ObjSize),
2217                                       isImmutable);
2218       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2219       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2220                            false, false, false, 0);
2221     }
2222
2223     InVals.push_back(ArgVal);
2224   }
2225
2226   // Set the size that is at least reserved in caller of this function.  Tail
2227   // call optimized functions' reserved stack space needs to be aligned so that
2228   // taking the difference between two stack areas will result in an aligned
2229   // stack.
2230   setMinReservedArea(MF, DAG, nAltivecParamsAtEnd, MinReservedArea, true);
2231
2232   // If the function takes variable number of arguments, make a frame index for
2233   // the start of the first vararg value... for expansion of llvm.va_start.
2234   if (isVarArg) {
2235     int Depth = ArgOffset;
2236
2237     FuncInfo->setVarArgsFrameIndex(
2238       MFI->CreateFixedObject(PtrByteSize, Depth, true));
2239     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2240
2241     // If this function is vararg, store any remaining integer argument regs
2242     // to their spots on the stack so that they may be loaded by deferencing the
2243     // result of va_next.
2244     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2245       unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2246       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2247       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2248                                    MachinePointerInfo(), false, false, 0);
2249       MemOps.push_back(Store);
2250       // Increment the address by four for the next argument to store
2251       SDValue PtrOff = DAG.getConstant(PtrByteSize, PtrVT);
2252       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2253     }
2254   }
2255
2256   if (!MemOps.empty())
2257     Chain = DAG.getNode(ISD::TokenFactor, dl,
2258                         MVT::Other, &MemOps[0], MemOps.size());
2259
2260   return Chain;
2261 }
2262
2263 SDValue
2264 PPCTargetLowering::LowerFormalArguments_Darwin(
2265                                       SDValue Chain,
2266                                       CallingConv::ID CallConv, bool isVarArg,
2267                                       const SmallVectorImpl<ISD::InputArg>
2268                                         &Ins,
2269                                       DebugLoc dl, SelectionDAG &DAG,
2270                                       SmallVectorImpl<SDValue> &InVals) const {
2271   // TODO: add description of PPC stack frame format, or at least some docs.
2272   //
2273   MachineFunction &MF = DAG.getMachineFunction();
2274   MachineFrameInfo *MFI = MF.getFrameInfo();
2275   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
2276
2277   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2278   bool isPPC64 = PtrVT == MVT::i64;
2279   // Potential tail calls could cause overwriting of argument stack slots.
2280   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
2281                        (CallConv == CallingConv::Fast));
2282   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2283
2284   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
2285   // Area that is at least reserved in caller of this function.
2286   unsigned MinReservedArea = ArgOffset;
2287
2288   static const uint16_t GPR_32[] = {           // 32-bit registers.
2289     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2290     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2291   };
2292   static const uint16_t GPR_64[] = {           // 64-bit registers.
2293     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2294     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2295   };
2296
2297   static const uint16_t *FPR = GetFPR();
2298
2299   static const uint16_t VR[] = {
2300     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2301     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2302   };
2303
2304   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
2305   const unsigned Num_FPR_Regs = 13;
2306   const unsigned Num_VR_Regs  = array_lengthof( VR);
2307
2308   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2309
2310   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
2311
2312   // In 32-bit non-varargs functions, the stack space for vectors is after the
2313   // stack space for non-vectors.  We do not use this space unless we have
2314   // too many vectors to fit in registers, something that only occurs in
2315   // constructed examples:), but we have to walk the arglist to figure
2316   // that out...for the pathological case, compute VecArgOffset as the
2317   // start of the vector parameter area.  Computing VecArgOffset is the
2318   // entire point of the following loop.
2319   unsigned VecArgOffset = ArgOffset;
2320   if (!isVarArg && !isPPC64) {
2321     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
2322          ++ArgNo) {
2323       EVT ObjectVT = Ins[ArgNo].VT;
2324       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2325
2326       if (Flags.isByVal()) {
2327         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
2328         unsigned ObjSize = Flags.getByValSize();
2329         unsigned ArgSize =
2330                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2331         VecArgOffset += ArgSize;
2332         continue;
2333       }
2334
2335       switch(ObjectVT.getSimpleVT().SimpleTy) {
2336       default: llvm_unreachable("Unhandled argument type!");
2337       case MVT::i32:
2338       case MVT::f32:
2339         VecArgOffset += 4;
2340         break;
2341       case MVT::i64:  // PPC64
2342       case MVT::f64:
2343         // FIXME: We are guaranteed to be !isPPC64 at this point.
2344         // Does MVT::i64 apply?
2345         VecArgOffset += 8;
2346         break;
2347       case MVT::v4f32:
2348       case MVT::v4i32:
2349       case MVT::v8i16:
2350       case MVT::v16i8:
2351         // Nothing to do, we're only looking at Nonvector args here.
2352         break;
2353       }
2354     }
2355   }
2356   // We've found where the vector parameter area in memory is.  Skip the
2357   // first 12 parameters; these don't use that memory.
2358   VecArgOffset = ((VecArgOffset+15)/16)*16;
2359   VecArgOffset += 12*16;
2360
2361   // Add DAG nodes to load the arguments or copy them out of registers.  On
2362   // entry to a function on PPC, the arguments start after the linkage area,
2363   // although the first ones are often in registers.
2364
2365   SmallVector<SDValue, 8> MemOps;
2366   unsigned nAltivecParamsAtEnd = 0;
2367   Function::const_arg_iterator FuncArg = MF.getFunction()->arg_begin();
2368   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo, ++FuncArg) {
2369     SDValue ArgVal;
2370     bool needsLoad = false;
2371     EVT ObjectVT = Ins[ArgNo].VT;
2372     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
2373     unsigned ArgSize = ObjSize;
2374     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2375
2376     unsigned CurArgOffset = ArgOffset;
2377
2378     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
2379     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
2380         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
2381       if (isVarArg || isPPC64) {
2382         MinReservedArea = ((MinReservedArea+15)/16)*16;
2383         MinReservedArea += CalculateStackSlotSize(ObjectVT,
2384                                                   Flags,
2385                                                   PtrByteSize);
2386       } else  nAltivecParamsAtEnd++;
2387     } else
2388       // Calculate min reserved area.
2389       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
2390                                                 Flags,
2391                                                 PtrByteSize);
2392
2393     // FIXME the codegen can be much improved in some cases.
2394     // We do not have to keep everything in memory.
2395     if (Flags.isByVal()) {
2396       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
2397       ObjSize = Flags.getByValSize();
2398       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2399       // Objects of size 1 and 2 are right justified, everything else is
2400       // left justified.  This means the memory address is adjusted forwards.
2401       if (ObjSize==1 || ObjSize==2) {
2402         CurArgOffset = CurArgOffset + (4 - ObjSize);
2403       }
2404       // The value of the object is its address.
2405       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
2406       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2407       InVals.push_back(FIN);
2408       if (ObjSize==1 || ObjSize==2) {
2409         if (GPR_idx != Num_GPR_Regs) {
2410           unsigned VReg;
2411           if (isPPC64)
2412             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2413           else
2414             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2415           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2416           EVT ObjType = ObjSize == 1 ? MVT::i8 : MVT::i16;
2417           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2418                                             MachinePointerInfo(FuncArg,
2419                                               CurArgOffset),
2420                                             ObjType, false, false, 0);
2421           MemOps.push_back(Store);
2422           ++GPR_idx;
2423         }
2424
2425         ArgOffset += PtrByteSize;
2426
2427         continue;
2428       }
2429       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2430         // Store whatever pieces of the object are in registers
2431         // to memory.  ArgOffset will be the address of the beginning
2432         // of the object.
2433         if (GPR_idx != Num_GPR_Regs) {
2434           unsigned VReg;
2435           if (isPPC64)
2436             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2437           else
2438             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2439           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2440           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2441           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2442           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2443                                        MachinePointerInfo(FuncArg, ArgOffset),
2444                                        false, false, 0);
2445           MemOps.push_back(Store);
2446           ++GPR_idx;
2447           ArgOffset += PtrByteSize;
2448         } else {
2449           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
2450           break;
2451         }
2452       }
2453       continue;
2454     }
2455
2456     switch (ObjectVT.getSimpleVT().SimpleTy) {
2457     default: llvm_unreachable("Unhandled argument type!");
2458     case MVT::i32:
2459       if (!isPPC64) {
2460         if (GPR_idx != Num_GPR_Regs) {
2461           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2462           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2463           ++GPR_idx;
2464         } else {
2465           needsLoad = true;
2466           ArgSize = PtrByteSize;
2467         }
2468         // All int arguments reserve stack space in the Darwin ABI.
2469         ArgOffset += PtrByteSize;
2470         break;
2471       }
2472       // FALLTHROUGH
2473     case MVT::i64:  // PPC64
2474       if (GPR_idx != Num_GPR_Regs) {
2475         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2476         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2477
2478         if (ObjectVT == MVT::i32)
2479           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2480           // value to MVT::i64 and then truncate to the correct register size.
2481           ArgVal = extendArgForPPC64(Flags, ObjectVT, DAG, ArgVal, dl);
2482
2483         ++GPR_idx;
2484       } else {
2485         needsLoad = true;
2486         ArgSize = PtrByteSize;
2487       }
2488       // All int arguments reserve stack space in the Darwin ABI.
2489       ArgOffset += 8;
2490       break;
2491
2492     case MVT::f32:
2493     case MVT::f64:
2494       // Every 4 bytes of argument space consumes one of the GPRs available for
2495       // argument passing.
2496       if (GPR_idx != Num_GPR_Regs) {
2497         ++GPR_idx;
2498         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2499           ++GPR_idx;
2500       }
2501       if (FPR_idx != Num_FPR_Regs) {
2502         unsigned VReg;
2503
2504         if (ObjectVT == MVT::f32)
2505           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2506         else
2507           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2508
2509         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2510         ++FPR_idx;
2511       } else {
2512         needsLoad = true;
2513       }
2514
2515       // All FP arguments reserve stack space in the Darwin ABI.
2516       ArgOffset += isPPC64 ? 8 : ObjSize;
2517       break;
2518     case MVT::v4f32:
2519     case MVT::v4i32:
2520     case MVT::v8i16:
2521     case MVT::v16i8:
2522       // Note that vector arguments in registers don't reserve stack space,
2523       // except in varargs functions.
2524       if (VR_idx != Num_VR_Regs) {
2525         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2526         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2527         if (isVarArg) {
2528           while ((ArgOffset % 16) != 0) {
2529             ArgOffset += PtrByteSize;
2530             if (GPR_idx != Num_GPR_Regs)
2531               GPR_idx++;
2532           }
2533           ArgOffset += 16;
2534           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2535         }
2536         ++VR_idx;
2537       } else {
2538         if (!isVarArg && !isPPC64) {
2539           // Vectors go after all the nonvectors.
2540           CurArgOffset = VecArgOffset;
2541           VecArgOffset += 16;
2542         } else {
2543           // Vectors are aligned.
2544           ArgOffset = ((ArgOffset+15)/16)*16;
2545           CurArgOffset = ArgOffset;
2546           ArgOffset += 16;
2547         }
2548         needsLoad = true;
2549       }
2550       break;
2551     }
2552
2553     // We need to load the argument to a virtual register if we determined above
2554     // that we ran out of physical registers of the appropriate type.
2555     if (needsLoad) {
2556       int FI = MFI->CreateFixedObject(ObjSize,
2557                                       CurArgOffset + (ArgSize - ObjSize),
2558                                       isImmutable);
2559       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2560       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2561                            false, false, false, 0);
2562     }
2563
2564     InVals.push_back(ArgVal);
2565   }
2566
2567   // Set the size that is at least reserved in caller of this function.  Tail
2568   // call optimized functions' reserved stack space needs to be aligned so that
2569   // taking the difference between two stack areas will result in an aligned
2570   // stack.
2571   setMinReservedArea(MF, DAG, nAltivecParamsAtEnd, MinReservedArea, isPPC64);
2572
2573   // If the function takes variable number of arguments, make a frame index for
2574   // the start of the first vararg value... for expansion of llvm.va_start.
2575   if (isVarArg) {
2576     int Depth = ArgOffset;
2577
2578     FuncInfo->setVarArgsFrameIndex(
2579       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2580                              Depth, true));
2581     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2582
2583     // If this function is vararg, store any remaining integer argument regs
2584     // to their spots on the stack so that they may be loaded by deferencing the
2585     // result of va_next.
2586     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2587       unsigned VReg;
2588
2589       if (isPPC64)
2590         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2591       else
2592         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2593
2594       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2595       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2596                                    MachinePointerInfo(), false, false, 0);
2597       MemOps.push_back(Store);
2598       // Increment the address by four for the next argument to store
2599       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2600       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2601     }
2602   }
2603
2604   if (!MemOps.empty())
2605     Chain = DAG.getNode(ISD::TokenFactor, dl,
2606                         MVT::Other, &MemOps[0], MemOps.size());
2607
2608   return Chain;
2609 }
2610
2611 /// CalculateParameterAndLinkageAreaSize - Get the size of the parameter plus
2612 /// linkage area for the Darwin ABI, or the 64-bit SVR4 ABI.
2613 static unsigned
2614 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2615                                      bool isPPC64,
2616                                      bool isVarArg,
2617                                      unsigned CC,
2618                                      const SmallVectorImpl<ISD::OutputArg>
2619                                        &Outs,
2620                                      const SmallVectorImpl<SDValue> &OutVals,
2621                                      unsigned &nAltivecParamsAtEnd) {
2622   // Count how many bytes are to be pushed on the stack, including the linkage
2623   // area, and parameter passing area.  We start with 24/48 bytes, which is
2624   // prereserved space for [SP][CR][LR][3 x unused].
2625   unsigned NumBytes = PPCFrameLowering::getLinkageSize(isPPC64, true);
2626   unsigned NumOps = Outs.size();
2627   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2628
2629   // Add up all the space actually used.
2630   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2631   // they all go in registers, but we must reserve stack space for them for
2632   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2633   // assigned stack space in order, with padding so Altivec parameters are
2634   // 16-byte aligned.
2635   nAltivecParamsAtEnd = 0;
2636   for (unsigned i = 0; i != NumOps; ++i) {
2637     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2638     EVT ArgVT = Outs[i].VT;
2639     // Varargs Altivec parameters are padded to a 16 byte boundary.
2640     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2641         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2642       if (!isVarArg && !isPPC64) {
2643         // Non-varargs Altivec parameters go after all the non-Altivec
2644         // parameters; handle those later so we know how much padding we need.
2645         nAltivecParamsAtEnd++;
2646         continue;
2647       }
2648       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2649       NumBytes = ((NumBytes+15)/16)*16;
2650     }
2651     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2652   }
2653
2654    // Allow for Altivec parameters at the end, if needed.
2655   if (nAltivecParamsAtEnd) {
2656     NumBytes = ((NumBytes+15)/16)*16;
2657     NumBytes += 16*nAltivecParamsAtEnd;
2658   }
2659
2660   // The prolog code of the callee may store up to 8 GPR argument registers to
2661   // the stack, allowing va_start to index over them in memory if its varargs.
2662   // Because we cannot tell if this is needed on the caller side, we have to
2663   // conservatively assume that it is needed.  As such, make sure we have at
2664   // least enough stack space for the caller to store the 8 GPRs.
2665   NumBytes = std::max(NumBytes,
2666                       PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2667
2668   // Tail call needs the stack to be aligned.
2669   if (CC == CallingConv::Fast && DAG.getTarget().Options.GuaranteedTailCallOpt){
2670     unsigned TargetAlign = DAG.getMachineFunction().getTarget().
2671       getFrameLowering()->getStackAlignment();
2672     unsigned AlignMask = TargetAlign-1;
2673     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2674   }
2675
2676   return NumBytes;
2677 }
2678
2679 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2680 /// adjusted to accommodate the arguments for the tailcall.
2681 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2682                                    unsigned ParamSize) {
2683
2684   if (!isTailCall) return 0;
2685
2686   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2687   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2688   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2689   // Remember only if the new adjustement is bigger.
2690   if (SPDiff < FI->getTailCallSPDelta())
2691     FI->setTailCallSPDelta(SPDiff);
2692
2693   return SPDiff;
2694 }
2695
2696 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2697 /// for tail call optimization. Targets which want to do tail call
2698 /// optimization should implement this function.
2699 bool
2700 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2701                                                      CallingConv::ID CalleeCC,
2702                                                      bool isVarArg,
2703                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2704                                                      SelectionDAG& DAG) const {
2705   if (!getTargetMachine().Options.GuaranteedTailCallOpt)
2706     return false;
2707
2708   // Variable argument functions are not supported.
2709   if (isVarArg)
2710     return false;
2711
2712   MachineFunction &MF = DAG.getMachineFunction();
2713   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2714   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2715     // Functions containing by val parameters are not supported.
2716     for (unsigned i = 0; i != Ins.size(); i++) {
2717        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2718        if (Flags.isByVal()) return false;
2719     }
2720
2721     // Non PIC/GOT  tail calls are supported.
2722     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2723       return true;
2724
2725     // At the moment we can only do local tail calls (in same module, hidden
2726     // or protected) if we are generating PIC.
2727     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2728       return G->getGlobal()->hasHiddenVisibility()
2729           || G->getGlobal()->hasProtectedVisibility();
2730   }
2731
2732   return false;
2733 }
2734
2735 /// isCallCompatibleAddress - Return the immediate to use if the specified
2736 /// 32-bit value is representable in the immediate field of a BxA instruction.
2737 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2738   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2739   if (!C) return 0;
2740
2741   int Addr = C->getZExtValue();
2742   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2743       SignExtend32<26>(Addr) != Addr)
2744     return 0;  // Top 6 bits have to be sext of immediate.
2745
2746   return DAG.getConstant((int)C->getZExtValue() >> 2,
2747                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2748 }
2749
2750 namespace {
2751
2752 struct TailCallArgumentInfo {
2753   SDValue Arg;
2754   SDValue FrameIdxOp;
2755   int       FrameIdx;
2756
2757   TailCallArgumentInfo() : FrameIdx(0) {}
2758 };
2759
2760 }
2761
2762 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2763 static void
2764 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2765                                            SDValue Chain,
2766                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2767                    SmallVector<SDValue, 8> &MemOpChains,
2768                    DebugLoc dl) {
2769   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2770     SDValue Arg = TailCallArgs[i].Arg;
2771     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2772     int FI = TailCallArgs[i].FrameIdx;
2773     // Store relative to framepointer.
2774     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2775                                        MachinePointerInfo::getFixedStack(FI),
2776                                        false, false, 0));
2777   }
2778 }
2779
2780 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2781 /// the appropriate stack slot for the tail call optimized function call.
2782 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2783                                                MachineFunction &MF,
2784                                                SDValue Chain,
2785                                                SDValue OldRetAddr,
2786                                                SDValue OldFP,
2787                                                int SPDiff,
2788                                                bool isPPC64,
2789                                                bool isDarwinABI,
2790                                                DebugLoc dl) {
2791   if (SPDiff) {
2792     // Calculate the new stack slot for the return address.
2793     int SlotSize = isPPC64 ? 8 : 4;
2794     int NewRetAddrLoc = SPDiff + PPCFrameLowering::getReturnSaveOffset(isPPC64,
2795                                                                    isDarwinABI);
2796     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2797                                                           NewRetAddrLoc, true);
2798     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2799     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2800     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2801                          MachinePointerInfo::getFixedStack(NewRetAddr),
2802                          false, false, 0);
2803
2804     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2805     // slot as the FP is never overwritten.
2806     if (isDarwinABI) {
2807       int NewFPLoc =
2808         SPDiff + PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2809       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2810                                                           true);
2811       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2812       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2813                            MachinePointerInfo::getFixedStack(NewFPIdx),
2814                            false, false, 0);
2815     }
2816   }
2817   return Chain;
2818 }
2819
2820 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2821 /// the position of the argument.
2822 static void
2823 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2824                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2825                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2826   int Offset = ArgOffset + SPDiff;
2827   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2828   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2829   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2830   SDValue FIN = DAG.getFrameIndex(FI, VT);
2831   TailCallArgumentInfo Info;
2832   Info.Arg = Arg;
2833   Info.FrameIdxOp = FIN;
2834   Info.FrameIdx = FI;
2835   TailCallArguments.push_back(Info);
2836 }
2837
2838 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2839 /// stack slot. Returns the chain as result and the loaded frame pointers in
2840 /// LROpOut/FPOpout. Used when tail calling.
2841 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2842                                                         int SPDiff,
2843                                                         SDValue Chain,
2844                                                         SDValue &LROpOut,
2845                                                         SDValue &FPOpOut,
2846                                                         bool isDarwinABI,
2847                                                         DebugLoc dl) const {
2848   if (SPDiff) {
2849     // Load the LR and FP stack slot for later adjusting.
2850     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2851     LROpOut = getReturnAddrFrameIndex(DAG);
2852     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2853                           false, false, false, 0);
2854     Chain = SDValue(LROpOut.getNode(), 1);
2855
2856     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2857     // slot as the FP is never overwritten.
2858     if (isDarwinABI) {
2859       FPOpOut = getFramePointerFrameIndex(DAG);
2860       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2861                             false, false, false, 0);
2862       Chain = SDValue(FPOpOut.getNode(), 1);
2863     }
2864   }
2865   return Chain;
2866 }
2867
2868 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2869 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2870 /// specified by the specific parameter attribute. The copy will be passed as
2871 /// a byval function parameter.
2872 /// Sometimes what we are copying is the end of a larger object, the part that
2873 /// does not fit in registers.
2874 static SDValue
2875 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2876                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2877                           DebugLoc dl) {
2878   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2879   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2880                        false, false, MachinePointerInfo(0),
2881                        MachinePointerInfo(0));
2882 }
2883
2884 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2885 /// tail calls.
2886 static void
2887 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2888                  SDValue Arg, SDValue PtrOff, int SPDiff,
2889                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2890                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2891                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2892                  DebugLoc dl) {
2893   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2894   if (!isTailCall) {
2895     if (isVector) {
2896       SDValue StackPtr;
2897       if (isPPC64)
2898         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2899       else
2900         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2901       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2902                            DAG.getConstant(ArgOffset, PtrVT));
2903     }
2904     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2905                                        MachinePointerInfo(), false, false, 0));
2906   // Calculate and remember argument location.
2907   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2908                                   TailCallArguments);
2909 }
2910
2911 static
2912 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2913                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2914                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2915                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2916   MachineFunction &MF = DAG.getMachineFunction();
2917
2918   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2919   // might overwrite each other in case of tail call optimization.
2920   SmallVector<SDValue, 8> MemOpChains2;
2921   // Do not flag preceding copytoreg stuff together with the following stuff.
2922   InFlag = SDValue();
2923   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2924                                     MemOpChains2, dl);
2925   if (!MemOpChains2.empty())
2926     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2927                         &MemOpChains2[0], MemOpChains2.size());
2928
2929   // Store the return address to the appropriate stack slot.
2930   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2931                                         isPPC64, isDarwinABI, dl);
2932
2933   // Emit callseq_end just before tailcall node.
2934   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2935                              DAG.getIntPtrConstant(0, true), InFlag);
2936   InFlag = Chain.getValue(1);
2937 }
2938
2939 static
2940 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2941                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2942                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2943                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2944                      const PPCSubtarget &PPCSubTarget) {
2945
2946   bool isPPC64 = PPCSubTarget.isPPC64();
2947   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
2948
2949   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2950   NodeTys.push_back(MVT::Other);   // Returns a chain
2951   NodeTys.push_back(MVT::Glue);    // Returns a flag for retval copy to use.
2952
2953   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2954
2955   bool needIndirectCall = true;
2956   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2957     // If this is an absolute destination address, use the munged value.
2958     Callee = SDValue(Dest, 0);
2959     needIndirectCall = false;
2960   }
2961
2962   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2963     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2964     // Use indirect calls for ALL functions calls in JIT mode, since the
2965     // far-call stubs may be outside relocation limits for a BL instruction.
2966     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2967       unsigned OpFlags = 0;
2968       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2969           (PPCSubTarget.getTargetTriple().isMacOSX() &&
2970            PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5)) &&
2971           (G->getGlobal()->isDeclaration() ||
2972            G->getGlobal()->isWeakForLinker())) {
2973         // PC-relative references to external symbols should go through $stub,
2974         // unless we're building with the leopard linker or later, which
2975         // automatically synthesizes these stubs.
2976         OpFlags = PPCII::MO_DARWIN_STUB;
2977       }
2978
2979       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
2980       // every direct call is) turn it into a TargetGlobalAddress /
2981       // TargetExternalSymbol node so that legalize doesn't hack it.
2982       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2983                                           Callee.getValueType(),
2984                                           0, OpFlags);
2985       needIndirectCall = false;
2986     }
2987   }
2988
2989   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2990     unsigned char OpFlags = 0;
2991
2992     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2993         (PPCSubTarget.getTargetTriple().isMacOSX() &&
2994          PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5))) {
2995       // PC-relative references to external symbols should go through $stub,
2996       // unless we're building with the leopard linker or later, which
2997       // automatically synthesizes these stubs.
2998       OpFlags = PPCII::MO_DARWIN_STUB;
2999     }
3000
3001     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
3002                                          OpFlags);
3003     needIndirectCall = false;
3004   }
3005
3006   if (needIndirectCall) {
3007     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
3008     // to do the call, we can't use PPCISD::CALL.
3009     SDValue MTCTROps[] = {Chain, Callee, InFlag};
3010
3011     if (isSVR4ABI && isPPC64) {
3012       // Function pointers in the 64-bit SVR4 ABI do not point to the function
3013       // entry point, but to the function descriptor (the function entry point
3014       // address is part of the function descriptor though).
3015       // The function descriptor is a three doubleword structure with the
3016       // following fields: function entry point, TOC base address and
3017       // environment pointer.
3018       // Thus for a call through a function pointer, the following actions need
3019       // to be performed:
3020       //   1. Save the TOC of the caller in the TOC save area of its stack
3021       //      frame (this is done in LowerCall_Darwin() or LowerCall_64SVR4()).
3022       //   2. Load the address of the function entry point from the function
3023       //      descriptor.
3024       //   3. Load the TOC of the callee from the function descriptor into r2.
3025       //   4. Load the environment pointer from the function descriptor into
3026       //      r11.
3027       //   5. Branch to the function entry point address.
3028       //   6. On return of the callee, the TOC of the caller needs to be
3029       //      restored (this is done in FinishCall()).
3030       //
3031       // All those operations are flagged together to ensure that no other
3032       // operations can be scheduled in between. E.g. without flagging the
3033       // operations together, a TOC access in the caller could be scheduled
3034       // between the load of the callee TOC and the branch to the callee, which
3035       // results in the TOC access going through the TOC of the callee instead
3036       // of going through the TOC of the caller, which leads to incorrect code.
3037
3038       // Load the address of the function entry point from the function
3039       // descriptor.
3040       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Glue);
3041       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
3042                                         InFlag.getNode() ? 3 : 2);
3043       Chain = LoadFuncPtr.getValue(1);
3044       InFlag = LoadFuncPtr.getValue(2);
3045
3046       // Load environment pointer into r11.
3047       // Offset of the environment pointer within the function descriptor.
3048       SDValue PtrOff = DAG.getIntPtrConstant(16);
3049
3050       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
3051       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
3052                                        InFlag);
3053       Chain = LoadEnvPtr.getValue(1);
3054       InFlag = LoadEnvPtr.getValue(2);
3055
3056       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
3057                                         InFlag);
3058       Chain = EnvVal.getValue(0);
3059       InFlag = EnvVal.getValue(1);
3060
3061       // Load TOC of the callee into r2. We are using a target-specific load
3062       // with r2 hard coded, because the result of a target-independent load
3063       // would never go directly into r2, since r2 is a reserved register (which
3064       // prevents the register allocator from allocating it), resulting in an
3065       // additional register being allocated and an unnecessary move instruction
3066       // being generated.
3067       VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3068       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
3069                                        Callee, InFlag);
3070       Chain = LoadTOCPtr.getValue(0);
3071       InFlag = LoadTOCPtr.getValue(1);
3072
3073       MTCTROps[0] = Chain;
3074       MTCTROps[1] = LoadFuncPtr;
3075       MTCTROps[2] = InFlag;
3076     }
3077
3078     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
3079                         2 + (InFlag.getNode() != 0));
3080     InFlag = Chain.getValue(1);
3081
3082     NodeTys.clear();
3083     NodeTys.push_back(MVT::Other);
3084     NodeTys.push_back(MVT::Glue);
3085     Ops.push_back(Chain);
3086     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
3087     Callee.setNode(0);
3088     // Add CTR register as callee so a bctr can be emitted later.
3089     if (isTailCall)
3090       Ops.push_back(DAG.getRegister(isPPC64 ? PPC::CTR8 : PPC::CTR, PtrVT));
3091   }
3092
3093   // If this is a direct call, pass the chain and the callee.
3094   if (Callee.getNode()) {
3095     Ops.push_back(Chain);
3096     Ops.push_back(Callee);
3097   }
3098   // If this is a tail call add stack pointer delta.
3099   if (isTailCall)
3100     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
3101
3102   // Add argument registers to the end of the list so that they are known live
3103   // into the call.
3104   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3105     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3106                                   RegsToPass[i].second.getValueType()));
3107
3108   return CallOpc;
3109 }
3110
3111 static
3112 bool isLocalCall(const SDValue &Callee)
3113 {
3114   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
3115     return !G->getGlobal()->isDeclaration() &&
3116            !G->getGlobal()->isWeakForLinker();
3117   return false;
3118 }
3119
3120 SDValue
3121 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
3122                                    CallingConv::ID CallConv, bool isVarArg,
3123                                    const SmallVectorImpl<ISD::InputArg> &Ins,
3124                                    DebugLoc dl, SelectionDAG &DAG,
3125                                    SmallVectorImpl<SDValue> &InVals) const {
3126
3127   SmallVector<CCValAssign, 16> RVLocs;
3128   CCState CCRetInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3129                     getTargetMachine(), RVLocs, *DAG.getContext());
3130   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
3131
3132   // Copy all of the result registers out of their specified physreg.
3133   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3134     CCValAssign &VA = RVLocs[i];
3135     EVT VT = VA.getValVT();
3136     assert(VA.isRegLoc() && "Can only return in registers!");
3137     Chain = DAG.getCopyFromReg(Chain, dl,
3138                                VA.getLocReg(), VT, InFlag).getValue(1);
3139     InVals.push_back(Chain.getValue(0));
3140     InFlag = Chain.getValue(2);
3141   }
3142
3143   return Chain;
3144 }
3145
3146 SDValue
3147 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
3148                               bool isTailCall, bool isVarArg,
3149                               SelectionDAG &DAG,
3150                               SmallVector<std::pair<unsigned, SDValue>, 8>
3151                                 &RegsToPass,
3152                               SDValue InFlag, SDValue Chain,
3153                               SDValue &Callee,
3154                               int SPDiff, unsigned NumBytes,
3155                               const SmallVectorImpl<ISD::InputArg> &Ins,
3156                               SmallVectorImpl<SDValue> &InVals) const {
3157   std::vector<EVT> NodeTys;
3158   SmallVector<SDValue, 8> Ops;
3159   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
3160                                  isTailCall, RegsToPass, Ops, NodeTys,
3161                                  PPCSubTarget);
3162
3163   // Add implicit use of CR bit 6 for 32-bit SVR4 vararg calls
3164   if (isVarArg && PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
3165     Ops.push_back(DAG.getRegister(PPC::CR1EQ, MVT::i32));
3166
3167   // When performing tail call optimization the callee pops its arguments off
3168   // the stack. Account for this here so these bytes can be pushed back on in
3169   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
3170   int BytesCalleePops =
3171     (CallConv == CallingConv::Fast &&
3172      getTargetMachine().Options.GuaranteedTailCallOpt) ? NumBytes : 0;
3173
3174   // Add a register mask operand representing the call-preserved registers.
3175   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
3176   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
3177   assert(Mask && "Missing call preserved mask for calling convention");
3178   Ops.push_back(DAG.getRegisterMask(Mask));
3179
3180   if (InFlag.getNode())
3181     Ops.push_back(InFlag);
3182
3183   // Emit tail call.
3184   if (isTailCall) {
3185     // If this is the first return lowered for this function, add the regs
3186     // to the liveout set for the function.
3187     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3188       SmallVector<CCValAssign, 16> RVLocs;
3189       CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3190                      getTargetMachine(), RVLocs, *DAG.getContext());
3191       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
3192       for (unsigned i = 0; i != RVLocs.size(); ++i)
3193         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3194     }
3195
3196     assert(((Callee.getOpcode() == ISD::Register &&
3197              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
3198             Callee.getOpcode() == ISD::TargetExternalSymbol ||
3199             Callee.getOpcode() == ISD::TargetGlobalAddress ||
3200             isa<ConstantSDNode>(Callee)) &&
3201     "Expecting an global address, external symbol, absolute value or register");
3202
3203     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
3204   }
3205
3206   // Add a NOP immediately after the branch instruction when using the 64-bit
3207   // SVR4 ABI. At link time, if caller and callee are in a different module and
3208   // thus have a different TOC, the call will be replaced with a call to a stub
3209   // function which saves the current TOC, loads the TOC of the callee and
3210   // branches to the callee. The NOP will be replaced with a load instruction
3211   // which restores the TOC of the caller from the TOC save slot of the current
3212   // stack frame. If caller and callee belong to the same module (and have the
3213   // same TOC), the NOP will remain unchanged.
3214
3215   bool needsTOCRestore = false;
3216   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
3217     if (CallOpc == PPCISD::BCTRL_SVR4) {
3218       // This is a call through a function pointer.
3219       // Restore the caller TOC from the save area into R2.
3220       // See PrepareCall() for more information about calls through function
3221       // pointers in the 64-bit SVR4 ABI.
3222       // We are using a target-specific load with r2 hard coded, because the
3223       // result of a target-independent load would never go directly into r2,
3224       // since r2 is a reserved register (which prevents the register allocator
3225       // from allocating it), resulting in an additional register being
3226       // allocated and an unnecessary move instruction being generated.
3227       needsTOCRestore = true;
3228     } else if ((CallOpc == PPCISD::CALL_SVR4) && !isLocalCall(Callee)) {
3229       // Otherwise insert NOP for non-local calls.
3230       CallOpc = PPCISD::CALL_NOP_SVR4;
3231     }
3232   }
3233
3234   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
3235   InFlag = Chain.getValue(1);
3236
3237   if (needsTOCRestore) {
3238     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3239     Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
3240     InFlag = Chain.getValue(1);
3241   }
3242
3243   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
3244                              DAG.getIntPtrConstant(BytesCalleePops, true),
3245                              InFlag);
3246   if (!Ins.empty())
3247     InFlag = Chain.getValue(1);
3248
3249   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3250                          Ins, dl, DAG, InVals);
3251 }
3252
3253 SDValue
3254 PPCTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
3255                              SmallVectorImpl<SDValue> &InVals) const {
3256   SelectionDAG &DAG                     = CLI.DAG;
3257   DebugLoc &dl                          = CLI.DL;
3258   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
3259   SmallVector<SDValue, 32> &OutVals     = CLI.OutVals;
3260   SmallVector<ISD::InputArg, 32> &Ins   = CLI.Ins;
3261   SDValue Chain                         = CLI.Chain;
3262   SDValue Callee                        = CLI.Callee;
3263   bool &isTailCall                      = CLI.IsTailCall;
3264   CallingConv::ID CallConv              = CLI.CallConv;
3265   bool isVarArg                         = CLI.IsVarArg;
3266
3267   if (isTailCall)
3268     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
3269                                                    Ins, DAG);
3270
3271   if (PPCSubTarget.isSVR4ABI()) {
3272     if (PPCSubTarget.isPPC64())
3273       return LowerCall_64SVR4(Chain, Callee, CallConv, isVarArg,
3274                               isTailCall, Outs, OutVals, Ins,
3275                               dl, DAG, InVals);
3276     else
3277       return LowerCall_32SVR4(Chain, Callee, CallConv, isVarArg,
3278                               isTailCall, Outs, OutVals, Ins,
3279                               dl, DAG, InVals);
3280   }
3281
3282   return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
3283                           isTailCall, Outs, OutVals, Ins,
3284                           dl, DAG, InVals);
3285 }
3286
3287 SDValue
3288 PPCTargetLowering::LowerCall_32SVR4(SDValue Chain, SDValue Callee,
3289                                     CallingConv::ID CallConv, bool isVarArg,
3290                                     bool isTailCall,
3291                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3292                                     const SmallVectorImpl<SDValue> &OutVals,
3293                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3294                                     DebugLoc dl, SelectionDAG &DAG,
3295                                     SmallVectorImpl<SDValue> &InVals) const {
3296   // See PPCTargetLowering::LowerFormalArguments_32SVR4() for a description
3297   // of the 32-bit SVR4 ABI stack frame layout.
3298
3299   assert((CallConv == CallingConv::C ||
3300           CallConv == CallingConv::Fast) && "Unknown calling convention!");
3301
3302   unsigned PtrByteSize = 4;
3303
3304   MachineFunction &MF = DAG.getMachineFunction();
3305
3306   // Mark this function as potentially containing a function that contains a
3307   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3308   // and restoring the callers stack pointer in this functions epilog. This is
3309   // done because by tail calling the called function might overwrite the value
3310   // in this function's (MF) stack pointer stack slot 0(SP).
3311   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3312       CallConv == CallingConv::Fast)
3313     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3314
3315   // Count how many bytes are to be pushed on the stack, including the linkage
3316   // area, parameter list area and the part of the local variable space which
3317   // contains copies of aggregates which are passed by value.
3318
3319   // Assign locations to all of the outgoing arguments.
3320   SmallVector<CCValAssign, 16> ArgLocs;
3321   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3322                  getTargetMachine(), ArgLocs, *DAG.getContext());
3323
3324   // Reserve space for the linkage area on the stack.
3325   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
3326
3327   if (isVarArg) {
3328     // Handle fixed and variable vector arguments differently.
3329     // Fixed vector arguments go into registers as long as registers are
3330     // available. Variable vector arguments always go into memory.
3331     unsigned NumArgs = Outs.size();
3332
3333     for (unsigned i = 0; i != NumArgs; ++i) {
3334       MVT ArgVT = Outs[i].VT;
3335       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
3336       bool Result;
3337
3338       if (Outs[i].IsFixed) {
3339         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
3340                              CCInfo);
3341       } else {
3342         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
3343                                     ArgFlags, CCInfo);
3344       }
3345
3346       if (Result) {
3347 #ifndef NDEBUG
3348         errs() << "Call operand #" << i << " has unhandled type "
3349              << EVT(ArgVT).getEVTString() << "\n";
3350 #endif
3351         llvm_unreachable(0);
3352       }
3353     }
3354   } else {
3355     // All arguments are treated the same.
3356     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
3357   }
3358
3359   // Assign locations to all of the outgoing aggregate by value arguments.
3360   SmallVector<CCValAssign, 16> ByValArgLocs;
3361   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3362                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
3363
3364   // Reserve stack space for the allocations in CCInfo.
3365   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
3366
3367   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
3368
3369   // Size of the linkage area, parameter list area and the part of the local
3370   // space variable where copies of aggregates which are passed by value are
3371   // stored.
3372   unsigned NumBytes = CCByValInfo.getNextStackOffset();
3373
3374   // Calculate by how many bytes the stack has to be adjusted in case of tail
3375   // call optimization.
3376   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3377
3378   // Adjust the stack pointer for the new arguments...
3379   // These operations are automatically eliminated by the prolog/epilog pass
3380   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3381   SDValue CallSeqStart = Chain;
3382
3383   // Load the return address and frame pointer so it can be moved somewhere else
3384   // later.
3385   SDValue LROp, FPOp;
3386   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
3387                                        dl);
3388
3389   // Set up a copy of the stack pointer for use loading and storing any
3390   // arguments that may not fit in the registers available for argument
3391   // passing.
3392   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3393
3394   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3395   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3396   SmallVector<SDValue, 8> MemOpChains;
3397
3398   bool seenFloatArg = false;
3399   // Walk the register/memloc assignments, inserting copies/loads.
3400   for (unsigned i = 0, j = 0, e = ArgLocs.size();
3401        i != e;
3402        ++i) {
3403     CCValAssign &VA = ArgLocs[i];
3404     SDValue Arg = OutVals[i];
3405     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3406
3407     if (Flags.isByVal()) {
3408       // Argument is an aggregate which is passed by value, thus we need to
3409       // create a copy of it in the local variable space of the current stack
3410       // frame (which is the stack frame of the caller) and pass the address of
3411       // this copy to the callee.
3412       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
3413       CCValAssign &ByValVA = ByValArgLocs[j++];
3414       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
3415
3416       // Memory reserved in the local variable space of the callers stack frame.
3417       unsigned LocMemOffset = ByValVA.getLocMemOffset();
3418
3419       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3420       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3421
3422       // Create a copy of the argument in the local area of the current
3423       // stack frame.
3424       SDValue MemcpyCall =
3425         CreateCopyOfByValArgument(Arg, PtrOff,
3426                                   CallSeqStart.getNode()->getOperand(0),
3427                                   Flags, DAG, dl);
3428
3429       // This must go outside the CALLSEQ_START..END.
3430       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3431                            CallSeqStart.getNode()->getOperand(1));
3432       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3433                              NewCallSeqStart.getNode());
3434       Chain = CallSeqStart = NewCallSeqStart;
3435
3436       // Pass the address of the aggregate copy on the stack either in a
3437       // physical register or in the parameter list area of the current stack
3438       // frame to the callee.
3439       Arg = PtrOff;
3440     }
3441
3442     if (VA.isRegLoc()) {
3443       seenFloatArg |= VA.getLocVT().isFloatingPoint();
3444       // Put argument in a physical register.
3445       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3446     } else {
3447       // Put argument in the parameter list area of the current stack frame.
3448       assert(VA.isMemLoc());
3449       unsigned LocMemOffset = VA.getLocMemOffset();
3450
3451       if (!isTailCall) {
3452         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3453         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3454
3455         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
3456                                            MachinePointerInfo(),
3457                                            false, false, 0));
3458       } else {
3459         // Calculate and remember argument location.
3460         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
3461                                  TailCallArguments);
3462       }
3463     }
3464   }
3465
3466   if (!MemOpChains.empty())
3467     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3468                         &MemOpChains[0], MemOpChains.size());
3469
3470   // Build a sequence of copy-to-reg nodes chained together with token chain
3471   // and flag operands which copy the outgoing args into the appropriate regs.
3472   SDValue InFlag;
3473   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3474     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3475                              RegsToPass[i].second, InFlag);
3476     InFlag = Chain.getValue(1);
3477   }
3478
3479   // Set CR bit 6 to true if this is a vararg call with floating args passed in
3480   // registers.
3481   if (isVarArg) {
3482     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3483     SDValue Ops[] = { Chain, InFlag };
3484
3485     Chain = DAG.getNode(seenFloatArg ? PPCISD::CR6SET : PPCISD::CR6UNSET,
3486                         dl, VTs, Ops, InFlag.getNode() ? 2 : 1);
3487
3488     InFlag = Chain.getValue(1);
3489   }
3490
3491   if (isTailCall)
3492     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
3493                     false, TailCallArguments);
3494
3495   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3496                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3497                     Ins, InVals);
3498 }
3499
3500 // Copy an argument into memory, being careful to do this outside the
3501 // call sequence for the call to which the argument belongs.
3502 SDValue
3503 PPCTargetLowering::createMemcpyOutsideCallSeq(SDValue Arg, SDValue PtrOff,
3504                                               SDValue CallSeqStart,
3505                                               ISD::ArgFlagsTy Flags,
3506                                               SelectionDAG &DAG,
3507                                               DebugLoc dl) const {
3508   SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3509                         CallSeqStart.getNode()->getOperand(0),
3510                         Flags, DAG, dl);
3511   // The MEMCPY must go outside the CALLSEQ_START..END.
3512   SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3513                              CallSeqStart.getNode()->getOperand(1));
3514   DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3515                          NewCallSeqStart.getNode());
3516   return NewCallSeqStart;
3517 }
3518
3519 SDValue
3520 PPCTargetLowering::LowerCall_64SVR4(SDValue Chain, SDValue Callee,
3521                                     CallingConv::ID CallConv, bool isVarArg,
3522                                     bool isTailCall,
3523                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3524                                     const SmallVectorImpl<SDValue> &OutVals,
3525                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3526                                     DebugLoc dl, SelectionDAG &DAG,
3527                                     SmallVectorImpl<SDValue> &InVals) const {
3528
3529   unsigned NumOps = Outs.size();
3530
3531   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3532   unsigned PtrByteSize = 8;
3533
3534   MachineFunction &MF = DAG.getMachineFunction();
3535
3536   // Mark this function as potentially containing a function that contains a
3537   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3538   // and restoring the callers stack pointer in this functions epilog. This is
3539   // done because by tail calling the called function might overwrite the value
3540   // in this function's (MF) stack pointer stack slot 0(SP).
3541   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3542       CallConv == CallingConv::Fast)
3543     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3544
3545   unsigned nAltivecParamsAtEnd = 0;
3546
3547   // Count how many bytes are to be pushed on the stack, including the linkage
3548   // area, and parameter passing area.  We start with at least 48 bytes, which
3549   // is reserved space for [SP][CR][LR][3 x unused].
3550   // NOTE: For PPC64, nAltivecParamsAtEnd always remains zero as a result
3551   // of this call.
3552   unsigned NumBytes =
3553     CalculateParameterAndLinkageAreaSize(DAG, true, isVarArg, CallConv,
3554                                          Outs, OutVals, nAltivecParamsAtEnd);
3555
3556   // Calculate by how many bytes the stack has to be adjusted in case of tail
3557   // call optimization.
3558   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3559
3560   // To protect arguments on the stack from being clobbered in a tail call,
3561   // force all the loads to happen before doing any other lowering.
3562   if (isTailCall)
3563     Chain = DAG.getStackArgumentTokenFactor(Chain);
3564
3565   // Adjust the stack pointer for the new arguments...
3566   // These operations are automatically eliminated by the prolog/epilog pass
3567   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3568   SDValue CallSeqStart = Chain;
3569
3570   // Load the return address and frame pointer so it can be move somewhere else
3571   // later.
3572   SDValue LROp, FPOp;
3573   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3574                                        dl);
3575
3576   // Set up a copy of the stack pointer for use loading and storing any
3577   // arguments that may not fit in the registers available for argument
3578   // passing.
3579   SDValue StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3580
3581   // Figure out which arguments are going to go in registers, and which in
3582   // memory.  Also, if this is a vararg function, floating point operations
3583   // must be stored to our stack, and loaded into integer regs as well, if
3584   // any integer regs are available for argument passing.
3585   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(true, true);
3586   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3587
3588   static const uint16_t GPR[] = {
3589     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3590     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3591   };
3592   static const uint16_t *FPR = GetFPR();
3593
3594   static const uint16_t VR[] = {
3595     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3596     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3597   };
3598   const unsigned NumGPRs = array_lengthof(GPR);
3599   const unsigned NumFPRs = 13;
3600   const unsigned NumVRs  = array_lengthof(VR);
3601
3602   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3603   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3604
3605   SmallVector<SDValue, 8> MemOpChains;
3606   for (unsigned i = 0; i != NumOps; ++i) {
3607     SDValue Arg = OutVals[i];
3608     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3609
3610     // PtrOff will be used to store the current argument to the stack if a
3611     // register cannot be found for it.
3612     SDValue PtrOff;
3613
3614     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3615
3616     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3617
3618     // Promote integers to 64-bit values.
3619     if (Arg.getValueType() == MVT::i32) {
3620       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3621       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3622       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3623     }
3624
3625     // FIXME memcpy is used way more than necessary.  Correctness first.
3626     // Note: "by value" is code for passing a structure by value, not
3627     // basic types.
3628     if (Flags.isByVal()) {
3629       // Note: Size includes alignment padding, so
3630       //   struct x { short a; char b; }
3631       // will have Size = 4.  With #pragma pack(1), it will have Size = 3.
3632       // These are the proper values we need for right-justifying the
3633       // aggregate in a parameter register.
3634       unsigned Size = Flags.getByValSize();
3635       // All aggregates smaller than 8 bytes must be passed right-justified.
3636       if (Size==1 || Size==2 || Size==4) {
3637         EVT VT = (Size==1) ? MVT::i8 : ((Size==2) ? MVT::i16 : MVT::i32);
3638         if (GPR_idx != NumGPRs) {
3639           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3640                                         MachinePointerInfo(), VT,
3641                                         false, false, 0);
3642           MemOpChains.push_back(Load.getValue(1));
3643           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3644
3645           ArgOffset += PtrByteSize;
3646           continue;
3647         }
3648       }
3649
3650       if (GPR_idx == NumGPRs && Size < 8) {
3651         SDValue Const = DAG.getConstant(PtrByteSize - Size,
3652                                         PtrOff.getValueType());
3653         SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3654         Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, AddPtr,
3655                                                           CallSeqStart,
3656                                                           Flags, DAG, dl);
3657         ArgOffset += PtrByteSize;
3658         continue;
3659       }
3660       // Copy entire object into memory.  There are cases where gcc-generated
3661       // code assumes it is there, even if it could be put entirely into
3662       // registers.  (This is not what the doc says.)
3663
3664       // FIXME: The above statement is likely due to a misunderstanding of the
3665       // documents.  All arguments must be copied into the parameter area BY
3666       // THE CALLEE in the event that the callee takes the address of any
3667       // formal argument.  That has not yet been implemented.  However, it is
3668       // reasonable to use the stack area as a staging area for the register
3669       // load.
3670
3671       // Skip this for small aggregates, as we will use the same slot for a
3672       // right-justified copy, below.
3673       if (Size >= 8)
3674         Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, PtrOff,
3675                                                           CallSeqStart,
3676                                                           Flags, DAG, dl);
3677
3678       // When a register is available, pass a small aggregate right-justified.
3679       if (Size < 8 && GPR_idx != NumGPRs) {
3680         // The easiest way to get this right-justified in a register
3681         // is to copy the structure into the rightmost portion of a
3682         // local variable slot, then load the whole slot into the
3683         // register.
3684         // FIXME: The memcpy seems to produce pretty awful code for
3685         // small aggregates, particularly for packed ones.
3686         // FIXME: It would be preferable to use the slot in the
3687         // parameter save area instead of a new local variable.
3688         SDValue Const = DAG.getConstant(8 - Size, PtrOff.getValueType());
3689         SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3690         Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, AddPtr,
3691                                                           CallSeqStart,
3692                                                           Flags, DAG, dl);
3693
3694         // Load the slot into the register.
3695         SDValue Load = DAG.getLoad(PtrVT, dl, Chain, PtrOff,
3696                                    MachinePointerInfo(),
3697                                    false, false, false, 0);
3698         MemOpChains.push_back(Load.getValue(1));
3699         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3700
3701         // Done with this argument.
3702         ArgOffset += PtrByteSize;
3703         continue;
3704       }
3705
3706       // For aggregates larger than PtrByteSize, copy the pieces of the
3707       // object that fit into registers from the parameter save area.
3708       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3709         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3710         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3711         if (GPR_idx != NumGPRs) {
3712           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3713                                      MachinePointerInfo(),
3714                                      false, false, false, 0);
3715           MemOpChains.push_back(Load.getValue(1));
3716           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3717           ArgOffset += PtrByteSize;
3718         } else {
3719           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3720           break;
3721         }
3722       }
3723       continue;
3724     }
3725
3726     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3727     default: llvm_unreachable("Unexpected ValueType for argument!");
3728     case MVT::i32:
3729     case MVT::i64:
3730       if (GPR_idx != NumGPRs) {
3731         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3732       } else {
3733         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3734                          true, isTailCall, false, MemOpChains,
3735                          TailCallArguments, dl);
3736       }
3737       ArgOffset += PtrByteSize;
3738       break;
3739     case MVT::f32:
3740     case MVT::f64:
3741       if (FPR_idx != NumFPRs) {
3742         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3743
3744         if (isVarArg) {
3745           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3746                                        MachinePointerInfo(), false, false, 0);
3747           MemOpChains.push_back(Store);
3748
3749           // Float varargs are always shadowed in available integer registers
3750           if (GPR_idx != NumGPRs) {
3751             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3752                                        MachinePointerInfo(), false, false,
3753                                        false, 0);
3754             MemOpChains.push_back(Load.getValue(1));
3755             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3756           }
3757         } else if (GPR_idx != NumGPRs)
3758           // If we have any FPRs remaining, we may also have GPRs remaining.
3759           ++GPR_idx;
3760       } else {
3761         // Single-precision floating-point values are mapped to the
3762         // second (rightmost) word of the stack doubleword.
3763         if (Arg.getValueType() == MVT::f32) {
3764           SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3765           PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3766         }
3767
3768         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3769                          true, isTailCall, false, MemOpChains,
3770                          TailCallArguments, dl);
3771       }
3772       ArgOffset += 8;
3773       break;
3774     case MVT::v4f32:
3775     case MVT::v4i32:
3776     case MVT::v8i16:
3777     case MVT::v16i8:
3778       if (isVarArg) {
3779         // These go aligned on the stack, or in the corresponding R registers
3780         // when within range.  The Darwin PPC ABI doc claims they also go in
3781         // V registers; in fact gcc does this only for arguments that are
3782         // prototyped, not for those that match the ...  We do it for all
3783         // arguments, seems to work.
3784         while (ArgOffset % 16 !=0) {
3785           ArgOffset += PtrByteSize;
3786           if (GPR_idx != NumGPRs)
3787             GPR_idx++;
3788         }
3789         // We could elide this store in the case where the object fits
3790         // entirely in R registers.  Maybe later.
3791         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3792                             DAG.getConstant(ArgOffset, PtrVT));
3793         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3794                                      MachinePointerInfo(), false, false, 0);
3795         MemOpChains.push_back(Store);
3796         if (VR_idx != NumVRs) {
3797           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3798                                      MachinePointerInfo(),
3799                                      false, false, false, 0);
3800           MemOpChains.push_back(Load.getValue(1));
3801           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3802         }
3803         ArgOffset += 16;
3804         for (unsigned i=0; i<16; i+=PtrByteSize) {
3805           if (GPR_idx == NumGPRs)
3806             break;
3807           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3808                                   DAG.getConstant(i, PtrVT));
3809           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3810                                      false, false, false, 0);
3811           MemOpChains.push_back(Load.getValue(1));
3812           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3813         }
3814         break;
3815       }
3816
3817       // Non-varargs Altivec params generally go in registers, but have
3818       // stack space allocated at the end.
3819       if (VR_idx != NumVRs) {
3820         // Doesn't have GPR space allocated.
3821         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3822       } else {
3823         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3824                          true, isTailCall, true, MemOpChains,
3825                          TailCallArguments, dl);
3826         ArgOffset += 16;
3827       }
3828       break;
3829     }
3830   }
3831
3832   if (!MemOpChains.empty())
3833     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3834                         &MemOpChains[0], MemOpChains.size());
3835
3836   // Check if this is an indirect call (MTCTR/BCTRL).
3837   // See PrepareCall() for more information about calls through function
3838   // pointers in the 64-bit SVR4 ABI.
3839   if (!isTailCall &&
3840       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3841       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3842       !isBLACompatibleAddress(Callee, DAG)) {
3843     // Load r2 into a virtual register and store it to the TOC save area.
3844     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3845     // TOC save area offset.
3846     SDValue PtrOff = DAG.getIntPtrConstant(40);
3847     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3848     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3849                          false, false, 0);
3850     // R12 must contain the address of an indirect callee.  This does not
3851     // mean the MTCTR instruction must use R12; it's easier to model this
3852     // as an extra parameter, so do that.
3853     RegsToPass.push_back(std::make_pair((unsigned)PPC::X12, Callee));
3854   }
3855
3856   // Build a sequence of copy-to-reg nodes chained together with token chain
3857   // and flag operands which copy the outgoing args into the appropriate regs.
3858   SDValue InFlag;
3859   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3860     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3861                              RegsToPass[i].second, InFlag);
3862     InFlag = Chain.getValue(1);
3863   }
3864
3865   if (isTailCall)
3866     PrepareTailCall(DAG, InFlag, Chain, dl, true, SPDiff, NumBytes, LROp,
3867                     FPOp, true, TailCallArguments);
3868
3869   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3870                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3871                     Ins, InVals);
3872 }
3873
3874 SDValue
3875 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
3876                                     CallingConv::ID CallConv, bool isVarArg,
3877                                     bool isTailCall,
3878                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3879                                     const SmallVectorImpl<SDValue> &OutVals,
3880                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3881                                     DebugLoc dl, SelectionDAG &DAG,
3882                                     SmallVectorImpl<SDValue> &InVals) const {
3883
3884   unsigned NumOps = Outs.size();
3885
3886   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3887   bool isPPC64 = PtrVT == MVT::i64;
3888   unsigned PtrByteSize = isPPC64 ? 8 : 4;
3889
3890   MachineFunction &MF = DAG.getMachineFunction();
3891
3892   // Mark this function as potentially containing a function that contains a
3893   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3894   // and restoring the callers stack pointer in this functions epilog. This is
3895   // done because by tail calling the called function might overwrite the value
3896   // in this function's (MF) stack pointer stack slot 0(SP).
3897   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3898       CallConv == CallingConv::Fast)
3899     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3900
3901   unsigned nAltivecParamsAtEnd = 0;
3902
3903   // Count how many bytes are to be pushed on the stack, including the linkage
3904   // area, and parameter passing area.  We start with 24/48 bytes, which is
3905   // prereserved space for [SP][CR][LR][3 x unused].
3906   unsigned NumBytes =
3907     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
3908                                          Outs, OutVals,
3909                                          nAltivecParamsAtEnd);
3910
3911   // Calculate by how many bytes the stack has to be adjusted in case of tail
3912   // call optimization.
3913   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3914
3915   // To protect arguments on the stack from being clobbered in a tail call,
3916   // force all the loads to happen before doing any other lowering.
3917   if (isTailCall)
3918     Chain = DAG.getStackArgumentTokenFactor(Chain);
3919
3920   // Adjust the stack pointer for the new arguments...
3921   // These operations are automatically eliminated by the prolog/epilog pass
3922   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3923   SDValue CallSeqStart = Chain;
3924
3925   // Load the return address and frame pointer so it can be move somewhere else
3926   // later.
3927   SDValue LROp, FPOp;
3928   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3929                                        dl);
3930
3931   // Set up a copy of the stack pointer for use loading and storing any
3932   // arguments that may not fit in the registers available for argument
3933   // passing.
3934   SDValue StackPtr;
3935   if (isPPC64)
3936     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3937   else
3938     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3939
3940   // Figure out which arguments are going to go in registers, and which in
3941   // memory.  Also, if this is a vararg function, floating point operations
3942   // must be stored to our stack, and loaded into integer regs as well, if
3943   // any integer regs are available for argument passing.
3944   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
3945   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3946
3947   static const uint16_t GPR_32[] = {           // 32-bit registers.
3948     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3949     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3950   };
3951   static const uint16_t GPR_64[] = {           // 64-bit registers.
3952     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3953     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3954   };
3955   static const uint16_t *FPR = GetFPR();
3956
3957   static const uint16_t VR[] = {
3958     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3959     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3960   };
3961   const unsigned NumGPRs = array_lengthof(GPR_32);
3962   const unsigned NumFPRs = 13;
3963   const unsigned NumVRs  = array_lengthof(VR);
3964
3965   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
3966
3967   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3968   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3969
3970   SmallVector<SDValue, 8> MemOpChains;
3971   for (unsigned i = 0; i != NumOps; ++i) {
3972     SDValue Arg = OutVals[i];
3973     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3974
3975     // PtrOff will be used to store the current argument to the stack if a
3976     // register cannot be found for it.
3977     SDValue PtrOff;
3978
3979     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3980
3981     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3982
3983     // On PPC64, promote integers to 64-bit values.
3984     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3985       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3986       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3987       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3988     }
3989
3990     // FIXME memcpy is used way more than necessary.  Correctness first.
3991     // Note: "by value" is code for passing a structure by value, not
3992     // basic types.
3993     if (Flags.isByVal()) {
3994       unsigned Size = Flags.getByValSize();
3995       // Very small objects are passed right-justified.  Everything else is
3996       // passed left-justified.
3997       if (Size==1 || Size==2) {
3998         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
3999         if (GPR_idx != NumGPRs) {
4000           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
4001                                         MachinePointerInfo(), VT,
4002                                         false, false, 0);
4003           MemOpChains.push_back(Load.getValue(1));
4004           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4005
4006           ArgOffset += PtrByteSize;
4007         } else {
4008           SDValue Const = DAG.getConstant(PtrByteSize - Size,
4009                                           PtrOff.getValueType());
4010           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
4011           Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, AddPtr,
4012                                                             CallSeqStart,
4013                                                             Flags, DAG, dl);
4014           ArgOffset += PtrByteSize;
4015         }
4016         continue;
4017       }
4018       // Copy entire object into memory.  There are cases where gcc-generated
4019       // code assumes it is there, even if it could be put entirely into
4020       // registers.  (This is not what the doc says.)
4021       Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, PtrOff,
4022                                                         CallSeqStart,
4023                                                         Flags, DAG, dl);
4024
4025       // For small aggregates (Darwin only) and aggregates >= PtrByteSize,
4026       // copy the pieces of the object that fit into registers from the
4027       // parameter save area.
4028       for (unsigned j=0; j<Size; j+=PtrByteSize) {
4029         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
4030         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
4031         if (GPR_idx != NumGPRs) {
4032           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
4033                                      MachinePointerInfo(),
4034                                      false, false, false, 0);
4035           MemOpChains.push_back(Load.getValue(1));
4036           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4037           ArgOffset += PtrByteSize;
4038         } else {
4039           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
4040           break;
4041         }
4042       }
4043       continue;
4044     }
4045
4046     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
4047     default: llvm_unreachable("Unexpected ValueType for argument!");
4048     case MVT::i32:
4049     case MVT::i64:
4050       if (GPR_idx != NumGPRs) {
4051         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
4052       } else {
4053         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4054                          isPPC64, isTailCall, false, MemOpChains,
4055                          TailCallArguments, dl);
4056       }
4057       ArgOffset += PtrByteSize;
4058       break;
4059     case MVT::f32:
4060     case MVT::f64:
4061       if (FPR_idx != NumFPRs) {
4062         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
4063
4064         if (isVarArg) {
4065           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
4066                                        MachinePointerInfo(), false, false, 0);
4067           MemOpChains.push_back(Store);
4068
4069           // Float varargs are always shadowed in available integer registers
4070           if (GPR_idx != NumGPRs) {
4071             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
4072                                        MachinePointerInfo(), false, false,
4073                                        false, 0);
4074             MemOpChains.push_back(Load.getValue(1));
4075             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4076           }
4077           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
4078             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
4079             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
4080             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
4081                                        MachinePointerInfo(),
4082                                        false, false, false, 0);
4083             MemOpChains.push_back(Load.getValue(1));
4084             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4085           }
4086         } else {
4087           // If we have any FPRs remaining, we may also have GPRs remaining.
4088           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
4089           // GPRs.
4090           if (GPR_idx != NumGPRs)
4091             ++GPR_idx;
4092           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
4093               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
4094             ++GPR_idx;
4095         }
4096       } else
4097         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4098                          isPPC64, isTailCall, false, MemOpChains,
4099                          TailCallArguments, dl);
4100       if (isPPC64)
4101         ArgOffset += 8;
4102       else
4103         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
4104       break;
4105     case MVT::v4f32:
4106     case MVT::v4i32:
4107     case MVT::v8i16:
4108     case MVT::v16i8:
4109       if (isVarArg) {
4110         // These go aligned on the stack, or in the corresponding R registers
4111         // when within range.  The Darwin PPC ABI doc claims they also go in
4112         // V registers; in fact gcc does this only for arguments that are
4113         // prototyped, not for those that match the ...  We do it for all
4114         // arguments, seems to work.
4115         while (ArgOffset % 16 !=0) {
4116           ArgOffset += PtrByteSize;
4117           if (GPR_idx != NumGPRs)
4118             GPR_idx++;
4119         }
4120         // We could elide this store in the case where the object fits
4121         // entirely in R registers.  Maybe later.
4122         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
4123                             DAG.getConstant(ArgOffset, PtrVT));
4124         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
4125                                      MachinePointerInfo(), false, false, 0);
4126         MemOpChains.push_back(Store);
4127         if (VR_idx != NumVRs) {
4128           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
4129                                      MachinePointerInfo(),
4130                                      false, false, false, 0);
4131           MemOpChains.push_back(Load.getValue(1));
4132           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
4133         }
4134         ArgOffset += 16;
4135         for (unsigned i=0; i<16; i+=PtrByteSize) {
4136           if (GPR_idx == NumGPRs)
4137             break;
4138           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
4139                                   DAG.getConstant(i, PtrVT));
4140           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
4141                                      false, false, false, 0);
4142           MemOpChains.push_back(Load.getValue(1));
4143           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4144         }
4145         break;
4146       }
4147
4148       // Non-varargs Altivec params generally go in registers, but have
4149       // stack space allocated at the end.
4150       if (VR_idx != NumVRs) {
4151         // Doesn't have GPR space allocated.
4152         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
4153       } else if (nAltivecParamsAtEnd==0) {
4154         // We are emitting Altivec params in order.
4155         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4156                          isPPC64, isTailCall, true, MemOpChains,
4157                          TailCallArguments, dl);
4158         ArgOffset += 16;
4159       }
4160       break;
4161     }
4162   }
4163   // If all Altivec parameters fit in registers, as they usually do,
4164   // they get stack space following the non-Altivec parameters.  We
4165   // don't track this here because nobody below needs it.
4166   // If there are more Altivec parameters than fit in registers emit
4167   // the stores here.
4168   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
4169     unsigned j = 0;
4170     // Offset is aligned; skip 1st 12 params which go in V registers.
4171     ArgOffset = ((ArgOffset+15)/16)*16;
4172     ArgOffset += 12*16;
4173     for (unsigned i = 0; i != NumOps; ++i) {
4174       SDValue Arg = OutVals[i];
4175       EVT ArgType = Outs[i].VT;
4176       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
4177           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
4178         if (++j > NumVRs) {
4179           SDValue PtrOff;
4180           // We are emitting Altivec params in order.
4181           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4182                            isPPC64, isTailCall, true, MemOpChains,
4183                            TailCallArguments, dl);
4184           ArgOffset += 16;
4185         }
4186       }
4187     }
4188   }
4189
4190   if (!MemOpChains.empty())
4191     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
4192                         &MemOpChains[0], MemOpChains.size());
4193
4194   // On Darwin, R12 must contain the address of an indirect callee.  This does
4195   // not mean the MTCTR instruction must use R12; it's easier to model this as
4196   // an extra parameter, so do that.
4197   if (!isTailCall &&
4198       !dyn_cast<GlobalAddressSDNode>(Callee) &&
4199       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
4200       !isBLACompatibleAddress(Callee, DAG))
4201     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
4202                                                    PPC::R12), Callee));
4203
4204   // Build a sequence of copy-to-reg nodes chained together with token chain
4205   // and flag operands which copy the outgoing args into the appropriate regs.
4206   SDValue InFlag;
4207   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
4208     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
4209                              RegsToPass[i].second, InFlag);
4210     InFlag = Chain.getValue(1);
4211   }
4212
4213   if (isTailCall)
4214     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
4215                     FPOp, true, TailCallArguments);
4216
4217   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
4218                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
4219                     Ins, InVals);
4220 }
4221
4222 bool
4223 PPCTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
4224                                   MachineFunction &MF, bool isVarArg,
4225                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
4226                                   LLVMContext &Context) const {
4227   SmallVector<CCValAssign, 16> RVLocs;
4228   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
4229                  RVLocs, Context);
4230   return CCInfo.CheckReturn(Outs, RetCC_PPC);
4231 }
4232
4233 SDValue
4234 PPCTargetLowering::LowerReturn(SDValue Chain,
4235                                CallingConv::ID CallConv, bool isVarArg,
4236                                const SmallVectorImpl<ISD::OutputArg> &Outs,
4237                                const SmallVectorImpl<SDValue> &OutVals,
4238                                DebugLoc dl, SelectionDAG &DAG) const {
4239
4240   SmallVector<CCValAssign, 16> RVLocs;
4241   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
4242                  getTargetMachine(), RVLocs, *DAG.getContext());
4243   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
4244
4245   // If this is the first return lowered for this function, add the regs to the
4246   // liveout set for the function.
4247   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
4248     for (unsigned i = 0; i != RVLocs.size(); ++i)
4249       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
4250   }
4251
4252   SDValue Flag;
4253
4254   // Copy the result values into the output registers.
4255   for (unsigned i = 0; i != RVLocs.size(); ++i) {
4256     CCValAssign &VA = RVLocs[i];
4257     assert(VA.isRegLoc() && "Can only return in registers!");
4258     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
4259                              OutVals[i], Flag);
4260     Flag = Chain.getValue(1);
4261   }
4262
4263   if (Flag.getNode())
4264     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
4265   else
4266     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
4267 }
4268
4269 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
4270                                    const PPCSubtarget &Subtarget) const {
4271   // When we pop the dynamic allocation we need to restore the SP link.
4272   DebugLoc dl = Op.getDebugLoc();
4273
4274   // Get the corect type for pointers.
4275   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4276
4277   // Construct the stack pointer operand.
4278   bool isPPC64 = Subtarget.isPPC64();
4279   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
4280   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
4281
4282   // Get the operands for the STACKRESTORE.
4283   SDValue Chain = Op.getOperand(0);
4284   SDValue SaveSP = Op.getOperand(1);
4285
4286   // Load the old link SP.
4287   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
4288                                    MachinePointerInfo(),
4289                                    false, false, false, 0);
4290
4291   // Restore the stack pointer.
4292   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
4293
4294   // Store the old link SP.
4295   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
4296                       false, false, 0);
4297 }
4298
4299
4300
4301 SDValue
4302 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
4303   MachineFunction &MF = DAG.getMachineFunction();
4304   bool isPPC64 = PPCSubTarget.isPPC64();
4305   bool isDarwinABI = PPCSubTarget.isDarwinABI();
4306   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4307
4308   // Get current frame pointer save index.  The users of this index will be
4309   // primarily DYNALLOC instructions.
4310   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
4311   int RASI = FI->getReturnAddrSaveIndex();
4312
4313   // If the frame pointer save index hasn't been defined yet.
4314   if (!RASI) {
4315     // Find out what the fix offset of the frame pointer save area.
4316     int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
4317     // Allocate the frame index for frame pointer save area.
4318     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
4319     // Save the result.
4320     FI->setReturnAddrSaveIndex(RASI);
4321   }
4322   return DAG.getFrameIndex(RASI, PtrVT);
4323 }
4324
4325 SDValue
4326 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
4327   MachineFunction &MF = DAG.getMachineFunction();
4328   bool isPPC64 = PPCSubTarget.isPPC64();
4329   bool isDarwinABI = PPCSubTarget.isDarwinABI();
4330   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4331
4332   // Get current frame pointer save index.  The users of this index will be
4333   // primarily DYNALLOC instructions.
4334   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
4335   int FPSI = FI->getFramePointerSaveIndex();
4336
4337   // If the frame pointer save index hasn't been defined yet.
4338   if (!FPSI) {
4339     // Find out what the fix offset of the frame pointer save area.
4340     int FPOffset = PPCFrameLowering::getFramePointerSaveOffset(isPPC64,
4341                                                            isDarwinABI);
4342
4343     // Allocate the frame index for frame pointer save area.
4344     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
4345     // Save the result.
4346     FI->setFramePointerSaveIndex(FPSI);
4347   }
4348   return DAG.getFrameIndex(FPSI, PtrVT);
4349 }
4350
4351 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
4352                                          SelectionDAG &DAG,
4353                                          const PPCSubtarget &Subtarget) const {
4354   // Get the inputs.
4355   SDValue Chain = Op.getOperand(0);
4356   SDValue Size  = Op.getOperand(1);
4357   DebugLoc dl = Op.getDebugLoc();
4358
4359   // Get the corect type for pointers.
4360   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4361   // Negate the size.
4362   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
4363                                   DAG.getConstant(0, PtrVT), Size);
4364   // Construct a node for the frame pointer save index.
4365   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
4366   // Build a DYNALLOC node.
4367   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
4368   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
4369   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
4370 }
4371
4372 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
4373 /// possible.
4374 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
4375   // Not FP? Not a fsel.
4376   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
4377       !Op.getOperand(2).getValueType().isFloatingPoint())
4378     return Op;
4379
4380   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
4381
4382   // Cannot handle SETEQ/SETNE.
4383   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
4384
4385   EVT ResVT = Op.getValueType();
4386   EVT CmpVT = Op.getOperand(0).getValueType();
4387   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4388   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
4389   DebugLoc dl = Op.getDebugLoc();
4390
4391   // If the RHS of the comparison is a 0.0, we don't need to do the
4392   // subtraction at all.
4393   if (isFloatingPointZero(RHS))
4394     switch (CC) {
4395     default: break;       // SETUO etc aren't handled by fsel.
4396     case ISD::SETULT:
4397     case ISD::SETLT:
4398       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
4399     case ISD::SETOGE:
4400     case ISD::SETGE:
4401       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
4402         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
4403       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
4404     case ISD::SETUGT:
4405     case ISD::SETGT:
4406       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
4407     case ISD::SETOLE:
4408     case ISD::SETLE:
4409       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
4410         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
4411       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
4412                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
4413     }
4414
4415   SDValue Cmp;
4416   switch (CC) {
4417   default: break;       // SETUO etc aren't handled by fsel.
4418   case ISD::SETULT:
4419   case ISD::SETLT:
4420     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
4421     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4422       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4423       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
4424   case ISD::SETOGE:
4425   case ISD::SETGE:
4426     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
4427     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4428       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4429       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
4430   case ISD::SETUGT:
4431   case ISD::SETGT:
4432     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
4433     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4434       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4435       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
4436   case ISD::SETOLE:
4437   case ISD::SETLE:
4438     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
4439     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4440       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4441       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
4442   }
4443   return Op;
4444 }
4445
4446 // FIXME: Split this code up when LegalizeDAGTypes lands.
4447 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
4448                                            DebugLoc dl) const {
4449   assert(Op.getOperand(0).getValueType().isFloatingPoint());
4450   SDValue Src = Op.getOperand(0);
4451   if (Src.getValueType() == MVT::f32)
4452     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
4453
4454   SDValue Tmp;
4455   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4456   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
4457   case MVT::i32:
4458     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
4459                                                          PPCISD::FCTIDZ,
4460                       dl, MVT::f64, Src);
4461     break;
4462   case MVT::i64:
4463     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
4464     break;
4465   }
4466
4467   // Convert the FP value to an int value through memory.
4468   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
4469
4470   // Emit a store to the stack slot.
4471   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
4472                                MachinePointerInfo(), false, false, 0);
4473
4474   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
4475   // add in a bias.
4476   if (Op.getValueType() == MVT::i32)
4477     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
4478                         DAG.getConstant(4, FIPtr.getValueType()));
4479   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
4480                      false, false, false, 0);
4481 }
4482
4483 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
4484                                            SelectionDAG &DAG) const {
4485   DebugLoc dl = Op.getDebugLoc();
4486   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
4487   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
4488     return SDValue();
4489
4490   if (Op.getOperand(0).getValueType() == MVT::i64) {
4491     SDValue SINT = Op.getOperand(0);
4492     // When converting to single-precision, we actually need to convert
4493     // to double-precision first and then round to single-precision.
4494     // To avoid double-rounding effects during that operation, we have
4495     // to prepare the input operand.  Bits that might be truncated when
4496     // converting to double-precision are replaced by a bit that won't
4497     // be lost at this stage, but is below the single-precision rounding
4498     // position.
4499     //
4500     // However, if -enable-unsafe-fp-math is in effect, accept double
4501     // rounding to avoid the extra overhead.
4502     if (Op.getValueType() == MVT::f32 &&
4503         !DAG.getTarget().Options.UnsafeFPMath) {
4504
4505       // Twiddle input to make sure the low 11 bits are zero.  (If this
4506       // is the case, we are guaranteed the value will fit into the 53 bit
4507       // mantissa of an IEEE double-precision value without rounding.)
4508       // If any of those low 11 bits were not zero originally, make sure
4509       // bit 12 (value 2048) is set instead, so that the final rounding
4510       // to single-precision gets the correct result.
4511       SDValue Round = DAG.getNode(ISD::AND, dl, MVT::i64,
4512                                   SINT, DAG.getConstant(2047, MVT::i64));
4513       Round = DAG.getNode(ISD::ADD, dl, MVT::i64,
4514                           Round, DAG.getConstant(2047, MVT::i64));
4515       Round = DAG.getNode(ISD::OR, dl, MVT::i64, Round, SINT);
4516       Round = DAG.getNode(ISD::AND, dl, MVT::i64,
4517                           Round, DAG.getConstant(-2048, MVT::i64));
4518
4519       // However, we cannot use that value unconditionally: if the magnitude
4520       // of the input value is small, the bit-twiddling we did above might
4521       // end up visibly changing the output.  Fortunately, in that case, we
4522       // don't need to twiddle bits since the original input will convert
4523       // exactly to double-precision floating-point already.  Therefore,
4524       // construct a conditional to use the original value if the top 11
4525       // bits are all sign-bit copies, and use the rounded value computed
4526       // above otherwise.
4527       SDValue Cond = DAG.getNode(ISD::SRA, dl, MVT::i64,
4528                                  SINT, DAG.getConstant(53, MVT::i32));
4529       Cond = DAG.getNode(ISD::ADD, dl, MVT::i64,
4530                          Cond, DAG.getConstant(1, MVT::i64));
4531       Cond = DAG.getSetCC(dl, MVT::i32,
4532                           Cond, DAG.getConstant(1, MVT::i64), ISD::SETUGT);
4533
4534       SINT = DAG.getNode(ISD::SELECT, dl, MVT::i64, Cond, Round, SINT);
4535     }
4536     SDValue Bits = DAG.getNode(ISD::BITCAST, dl, MVT::f64, SINT);
4537     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
4538     if (Op.getValueType() == MVT::f32)
4539       FP = DAG.getNode(ISD::FP_ROUND, dl,
4540                        MVT::f32, FP, DAG.getIntPtrConstant(0));
4541     return FP;
4542   }
4543
4544   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
4545          "Unhandled SINT_TO_FP type in custom expander!");
4546   // Since we only generate this in 64-bit mode, we can take advantage of
4547   // 64-bit registers.  In particular, sign extend the input value into the
4548   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
4549   // then lfd it and fcfid it.
4550   MachineFunction &MF = DAG.getMachineFunction();
4551   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
4552   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
4553   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4554   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4555
4556   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
4557                                 Op.getOperand(0));
4558
4559   // STD the extended value into the stack slot.
4560   MachineMemOperand *MMO =
4561     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
4562                             MachineMemOperand::MOStore, 8, 8);
4563   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
4564   SDValue Store =
4565     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
4566                             Ops, 4, MVT::i64, MMO);
4567   // Load the value as a double.
4568   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
4569                            false, false, false, 0);
4570
4571   // FCFID it and return it.
4572   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
4573   if (Op.getValueType() == MVT::f32)
4574     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
4575   return FP;
4576 }
4577
4578 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
4579                                             SelectionDAG &DAG) const {
4580   DebugLoc dl = Op.getDebugLoc();
4581   /*
4582    The rounding mode is in bits 30:31 of FPSR, and has the following
4583    settings:
4584      00 Round to nearest
4585      01 Round to 0
4586      10 Round to +inf
4587      11 Round to -inf
4588
4589   FLT_ROUNDS, on the other hand, expects the following:
4590     -1 Undefined
4591      0 Round to 0
4592      1 Round to nearest
4593      2 Round to +inf
4594      3 Round to -inf
4595
4596   To perform the conversion, we do:
4597     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
4598   */
4599
4600   MachineFunction &MF = DAG.getMachineFunction();
4601   EVT VT = Op.getValueType();
4602   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4603   std::vector<EVT> NodeTys;
4604   SDValue MFFSreg, InFlag;
4605
4606   // Save FP Control Word to register
4607   NodeTys.push_back(MVT::f64);    // return register
4608   NodeTys.push_back(MVT::Glue);   // unused in this context
4609   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4610
4611   // Save FP register to stack slot
4612   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
4613   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
4614   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
4615                                StackSlot, MachinePointerInfo(), false, false,0);
4616
4617   // Load FP Control Word from low 32 bits of stack slot.
4618   SDValue Four = DAG.getConstant(4, PtrVT);
4619   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
4620   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
4621                             false, false, false, 0);
4622
4623   // Transform as necessary
4624   SDValue CWD1 =
4625     DAG.getNode(ISD::AND, dl, MVT::i32,
4626                 CWD, DAG.getConstant(3, MVT::i32));
4627   SDValue CWD2 =
4628     DAG.getNode(ISD::SRL, dl, MVT::i32,
4629                 DAG.getNode(ISD::AND, dl, MVT::i32,
4630                             DAG.getNode(ISD::XOR, dl, MVT::i32,
4631                                         CWD, DAG.getConstant(3, MVT::i32)),
4632                             DAG.getConstant(3, MVT::i32)),
4633                 DAG.getConstant(1, MVT::i32));
4634
4635   SDValue RetVal =
4636     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
4637
4638   return DAG.getNode((VT.getSizeInBits() < 16 ?
4639                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
4640 }
4641
4642 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
4643   EVT VT = Op.getValueType();
4644   unsigned BitWidth = VT.getSizeInBits();
4645   DebugLoc dl = Op.getDebugLoc();
4646   assert(Op.getNumOperands() == 3 &&
4647          VT == Op.getOperand(1).getValueType() &&
4648          "Unexpected SHL!");
4649
4650   // Expand into a bunch of logical ops.  Note that these ops
4651   // depend on the PPC behavior for oversized shift amounts.
4652   SDValue Lo = Op.getOperand(0);
4653   SDValue Hi = Op.getOperand(1);
4654   SDValue Amt = Op.getOperand(2);
4655   EVT AmtVT = Amt.getValueType();
4656
4657   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4658                              DAG.getConstant(BitWidth, AmtVT), Amt);
4659   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
4660   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
4661   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
4662   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4663                              DAG.getConstant(-BitWidth, AmtVT));
4664   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
4665   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
4666   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
4667   SDValue OutOps[] = { OutLo, OutHi };
4668   return DAG.getMergeValues(OutOps, 2, dl);
4669 }
4670
4671 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
4672   EVT VT = Op.getValueType();
4673   DebugLoc dl = Op.getDebugLoc();
4674   unsigned BitWidth = VT.getSizeInBits();
4675   assert(Op.getNumOperands() == 3 &&
4676          VT == Op.getOperand(1).getValueType() &&
4677          "Unexpected SRL!");
4678
4679   // Expand into a bunch of logical ops.  Note that these ops
4680   // depend on the PPC behavior for oversized shift amounts.
4681   SDValue Lo = Op.getOperand(0);
4682   SDValue Hi = Op.getOperand(1);
4683   SDValue Amt = Op.getOperand(2);
4684   EVT AmtVT = Amt.getValueType();
4685
4686   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4687                              DAG.getConstant(BitWidth, AmtVT), Amt);
4688   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
4689   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
4690   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
4691   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4692                              DAG.getConstant(-BitWidth, AmtVT));
4693   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
4694   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
4695   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
4696   SDValue OutOps[] = { OutLo, OutHi };
4697   return DAG.getMergeValues(OutOps, 2, dl);
4698 }
4699
4700 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
4701   DebugLoc dl = Op.getDebugLoc();
4702   EVT VT = Op.getValueType();
4703   unsigned BitWidth = VT.getSizeInBits();
4704   assert(Op.getNumOperands() == 3 &&
4705          VT == Op.getOperand(1).getValueType() &&
4706          "Unexpected SRA!");
4707
4708   // Expand into a bunch of logical ops, followed by a select_cc.
4709   SDValue Lo = Op.getOperand(0);
4710   SDValue Hi = Op.getOperand(1);
4711   SDValue Amt = Op.getOperand(2);
4712   EVT AmtVT = Amt.getValueType();
4713
4714   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4715                              DAG.getConstant(BitWidth, AmtVT), Amt);
4716   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
4717   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
4718   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
4719   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4720                              DAG.getConstant(-BitWidth, AmtVT));
4721   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
4722   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
4723   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
4724                                   Tmp4, Tmp6, ISD::SETLE);
4725   SDValue OutOps[] = { OutLo, OutHi };
4726   return DAG.getMergeValues(OutOps, 2, dl);
4727 }
4728
4729 //===----------------------------------------------------------------------===//
4730 // Vector related lowering.
4731 //
4732
4733 /// BuildSplatI - Build a canonical splati of Val with an element size of
4734 /// SplatSize.  Cast the result to VT.
4735 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
4736                              SelectionDAG &DAG, DebugLoc dl) {
4737   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
4738
4739   static const EVT VTys[] = { // canonical VT to use for each size.
4740     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
4741   };
4742
4743   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
4744
4745   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
4746   if (Val == -1)
4747     SplatSize = 1;
4748
4749   EVT CanonicalVT = VTys[SplatSize-1];
4750
4751   // Build a canonical splat for this value.
4752   SDValue Elt = DAG.getConstant(Val, MVT::i32);
4753   SmallVector<SDValue, 8> Ops;
4754   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
4755   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
4756                               &Ops[0], Ops.size());
4757   return DAG.getNode(ISD::BITCAST, dl, ReqVT, Res);
4758 }
4759
4760 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
4761 /// specified intrinsic ID.
4762 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
4763                                 SelectionDAG &DAG, DebugLoc dl,
4764                                 EVT DestVT = MVT::Other) {
4765   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
4766   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4767                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
4768 }
4769
4770 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
4771 /// specified intrinsic ID.
4772 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
4773                                 SDValue Op2, SelectionDAG &DAG,
4774                                 DebugLoc dl, EVT DestVT = MVT::Other) {
4775   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
4776   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4777                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
4778 }
4779
4780
4781 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
4782 /// amount.  The result has the specified value type.
4783 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
4784                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
4785   // Force LHS/RHS to be the right type.
4786   LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, LHS);
4787   RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, RHS);
4788
4789   int Ops[16];
4790   for (unsigned i = 0; i != 16; ++i)
4791     Ops[i] = i + Amt;
4792   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
4793   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4794 }
4795
4796 // If this is a case we can't handle, return null and let the default
4797 // expansion code take care of it.  If we CAN select this case, and if it
4798 // selects to a single instruction, return Op.  Otherwise, if we can codegen
4799 // this case more efficiently than a constant pool load, lower it to the
4800 // sequence of ops that should be used.
4801 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
4802                                              SelectionDAG &DAG) const {
4803   DebugLoc dl = Op.getDebugLoc();
4804   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4805   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
4806
4807   // Check if this is a splat of a constant value.
4808   APInt APSplatBits, APSplatUndef;
4809   unsigned SplatBitSize;
4810   bool HasAnyUndefs;
4811   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
4812                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
4813     return SDValue();
4814
4815   unsigned SplatBits = APSplatBits.getZExtValue();
4816   unsigned SplatUndef = APSplatUndef.getZExtValue();
4817   unsigned SplatSize = SplatBitSize / 8;
4818
4819   // First, handle single instruction cases.
4820
4821   // All zeros?
4822   if (SplatBits == 0) {
4823     // Canonicalize all zero vectors to be v4i32.
4824     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
4825       SDValue Z = DAG.getConstant(0, MVT::i32);
4826       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
4827       Op = DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Z);
4828     }
4829     return Op;
4830   }
4831
4832   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
4833   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
4834                     (32-SplatBitSize));
4835   if (SextVal >= -16 && SextVal <= 15)
4836     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
4837
4838
4839   // Two instruction sequences.
4840
4841   // If this value is in the range [-32,30] and is even, use:
4842   //    tmp = VSPLTI[bhw], result = add tmp, tmp
4843   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
4844     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
4845     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
4846     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4847   }
4848
4849   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
4850   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
4851   // for fneg/fabs.
4852   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
4853     // Make -1 and vspltisw -1:
4854     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
4855
4856     // Make the VSLW intrinsic, computing 0x8000_0000.
4857     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
4858                                    OnesV, DAG, dl);
4859
4860     // xor by OnesV to invert it.
4861     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
4862     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4863   }
4864
4865   // Check to see if this is a wide variety of vsplti*, binop self cases.
4866   static const signed char SplatCsts[] = {
4867     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
4868     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
4869   };
4870
4871   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
4872     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
4873     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
4874     int i = SplatCsts[idx];
4875
4876     // Figure out what shift amount will be used by altivec if shifted by i in
4877     // this splat size.
4878     unsigned TypeShiftAmt = i & (SplatBitSize-1);
4879
4880     // vsplti + shl self.
4881     if (SextVal == (int)((unsigned)i << TypeShiftAmt)) {
4882       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4883       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4884         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
4885         Intrinsic::ppc_altivec_vslw
4886       };
4887       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4888       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4889     }
4890
4891     // vsplti + srl self.
4892     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4893       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4894       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4895         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
4896         Intrinsic::ppc_altivec_vsrw
4897       };
4898       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4899       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4900     }
4901
4902     // vsplti + sra self.
4903     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4904       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4905       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4906         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
4907         Intrinsic::ppc_altivec_vsraw
4908       };
4909       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4910       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4911     }
4912
4913     // vsplti + rol self.
4914     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
4915                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
4916       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4917       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4918         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
4919         Intrinsic::ppc_altivec_vrlw
4920       };
4921       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4922       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4923     }
4924
4925     // t = vsplti c, result = vsldoi t, t, 1
4926     if (SextVal == (int)(((unsigned)i << 8) | (i < 0 ? 0xFF : 0))) {
4927       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4928       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
4929     }
4930     // t = vsplti c, result = vsldoi t, t, 2
4931     if (SextVal == (int)(((unsigned)i << 16) | (i < 0 ? 0xFFFF : 0))) {
4932       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4933       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
4934     }
4935     // t = vsplti c, result = vsldoi t, t, 3
4936     if (SextVal == (int)(((unsigned)i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
4937       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4938       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
4939     }
4940   }
4941
4942   // Three instruction sequences.
4943
4944   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
4945   if (SextVal >= 0 && SextVal <= 31) {
4946     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
4947     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4948     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
4949     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4950   }
4951   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
4952   if (SextVal >= -31 && SextVal <= 0) {
4953     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
4954     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4955     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
4956     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4957   }
4958
4959   return SDValue();
4960 }
4961
4962 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4963 /// the specified operations to build the shuffle.
4964 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4965                                       SDValue RHS, SelectionDAG &DAG,
4966                                       DebugLoc dl) {
4967   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4968   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4969   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4970
4971   enum {
4972     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4973     OP_VMRGHW,
4974     OP_VMRGLW,
4975     OP_VSPLTISW0,
4976     OP_VSPLTISW1,
4977     OP_VSPLTISW2,
4978     OP_VSPLTISW3,
4979     OP_VSLDOI4,
4980     OP_VSLDOI8,
4981     OP_VSLDOI12
4982   };
4983
4984   if (OpNum == OP_COPY) {
4985     if (LHSID == (1*9+2)*9+3) return LHS;
4986     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4987     return RHS;
4988   }
4989
4990   SDValue OpLHS, OpRHS;
4991   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4992   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4993
4994   int ShufIdxs[16];
4995   switch (OpNum) {
4996   default: llvm_unreachable("Unknown i32 permute!");
4997   case OP_VMRGHW:
4998     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4999     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
5000     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
5001     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
5002     break;
5003   case OP_VMRGLW:
5004     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
5005     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
5006     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
5007     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
5008     break;
5009   case OP_VSPLTISW0:
5010     for (unsigned i = 0; i != 16; ++i)
5011       ShufIdxs[i] = (i&3)+0;
5012     break;
5013   case OP_VSPLTISW1:
5014     for (unsigned i = 0; i != 16; ++i)
5015       ShufIdxs[i] = (i&3)+4;
5016     break;
5017   case OP_VSPLTISW2:
5018     for (unsigned i = 0; i != 16; ++i)
5019       ShufIdxs[i] = (i&3)+8;
5020     break;
5021   case OP_VSPLTISW3:
5022     for (unsigned i = 0; i != 16; ++i)
5023       ShufIdxs[i] = (i&3)+12;
5024     break;
5025   case OP_VSLDOI4:
5026     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
5027   case OP_VSLDOI8:
5028     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
5029   case OP_VSLDOI12:
5030     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
5031   }
5032   EVT VT = OpLHS.getValueType();
5033   OpLHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpLHS);
5034   OpRHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpRHS);
5035   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
5036   return DAG.getNode(ISD::BITCAST, dl, VT, T);
5037 }
5038
5039 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
5040 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
5041 /// return the code it can be lowered into.  Worst case, it can always be
5042 /// lowered into a vperm.
5043 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5044                                                SelectionDAG &DAG) const {
5045   DebugLoc dl = Op.getDebugLoc();
5046   SDValue V1 = Op.getOperand(0);
5047   SDValue V2 = Op.getOperand(1);
5048   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5049   EVT VT = Op.getValueType();
5050
5051   // Cases that are handled by instructions that take permute immediates
5052   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
5053   // selected by the instruction selector.
5054   if (V2.getOpcode() == ISD::UNDEF) {
5055     if (PPC::isSplatShuffleMask(SVOp, 1) ||
5056         PPC::isSplatShuffleMask(SVOp, 2) ||
5057         PPC::isSplatShuffleMask(SVOp, 4) ||
5058         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
5059         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
5060         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
5061         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
5062         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
5063         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
5064         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
5065         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
5066         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
5067       return Op;
5068     }
5069   }
5070
5071   // Altivec has a variety of "shuffle immediates" that take two vector inputs
5072   // and produce a fixed permutation.  If any of these match, do not lower to
5073   // VPERM.
5074   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
5075       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
5076       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
5077       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
5078       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
5079       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
5080       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
5081       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
5082       PPC::isVMRGHShuffleMask(SVOp, 4, false))
5083     return Op;
5084
5085   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
5086   // perfect shuffle table to emit an optimal matching sequence.
5087   ArrayRef<int> PermMask = SVOp->getMask();
5088
5089   unsigned PFIndexes[4];
5090   bool isFourElementShuffle = true;
5091   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
5092     unsigned EltNo = 8;   // Start out undef.
5093     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
5094       if (PermMask[i*4+j] < 0)
5095         continue;   // Undef, ignore it.
5096
5097       unsigned ByteSource = PermMask[i*4+j];
5098       if ((ByteSource & 3) != j) {
5099         isFourElementShuffle = false;
5100         break;
5101       }
5102
5103       if (EltNo == 8) {
5104         EltNo = ByteSource/4;
5105       } else if (EltNo != ByteSource/4) {
5106         isFourElementShuffle = false;
5107         break;
5108       }
5109     }
5110     PFIndexes[i] = EltNo;
5111   }
5112
5113   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
5114   // perfect shuffle vector to determine if it is cost effective to do this as
5115   // discrete instructions, or whether we should use a vperm.
5116   if (isFourElementShuffle) {
5117     // Compute the index in the perfect shuffle table.
5118     unsigned PFTableIndex =
5119       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5120
5121     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5122     unsigned Cost  = (PFEntry >> 30);
5123
5124     // Determining when to avoid vperm is tricky.  Many things affect the cost
5125     // of vperm, particularly how many times the perm mask needs to be computed.
5126     // For example, if the perm mask can be hoisted out of a loop or is already
5127     // used (perhaps because there are multiple permutes with the same shuffle
5128     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
5129     // the loop requires an extra register.
5130     //
5131     // As a compromise, we only emit discrete instructions if the shuffle can be
5132     // generated in 3 or fewer operations.  When we have loop information
5133     // available, if this block is within a loop, we should avoid using vperm
5134     // for 3-operation perms and use a constant pool load instead.
5135     if (Cost < 3)
5136       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5137   }
5138
5139   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
5140   // vector that will get spilled to the constant pool.
5141   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
5142
5143   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
5144   // that it is in input element units, not in bytes.  Convert now.
5145   EVT EltVT = V1.getValueType().getVectorElementType();
5146   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
5147
5148   SmallVector<SDValue, 16> ResultMask;
5149   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
5150     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
5151
5152     for (unsigned j = 0; j != BytesPerElement; ++j)
5153       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
5154                                            MVT::i32));
5155   }
5156
5157   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
5158                                     &ResultMask[0], ResultMask.size());
5159   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
5160 }
5161
5162 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
5163 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
5164 /// information about the intrinsic.
5165 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
5166                                   bool &isDot) {
5167   unsigned IntrinsicID =
5168     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
5169   CompareOpc = -1;
5170   isDot = false;
5171   switch (IntrinsicID) {
5172   default: return false;
5173     // Comparison predicates.
5174   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
5175   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
5176   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
5177   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
5178   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
5179   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
5180   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
5181   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
5182   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
5183   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
5184   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
5185   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
5186   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
5187
5188     // Normal Comparisons.
5189   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
5190   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
5191   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
5192   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
5193   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
5194   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
5195   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
5196   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
5197   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
5198   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
5199   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
5200   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
5201   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
5202   }
5203   return true;
5204 }
5205
5206 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
5207 /// lower, do it, otherwise return null.
5208 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
5209                                                    SelectionDAG &DAG) const {
5210   // If this is a lowered altivec predicate compare, CompareOpc is set to the
5211   // opcode number of the comparison.
5212   DebugLoc dl = Op.getDebugLoc();
5213   int CompareOpc;
5214   bool isDot;
5215   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
5216     return SDValue();    // Don't custom lower most intrinsics.
5217
5218   // If this is a non-dot comparison, make the VCMP node and we are done.
5219   if (!isDot) {
5220     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
5221                               Op.getOperand(1), Op.getOperand(2),
5222                               DAG.getConstant(CompareOpc, MVT::i32));
5223     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Tmp);
5224   }
5225
5226   // Create the PPCISD altivec 'dot' comparison node.
5227   SDValue Ops[] = {
5228     Op.getOperand(2),  // LHS
5229     Op.getOperand(3),  // RHS
5230     DAG.getConstant(CompareOpc, MVT::i32)
5231   };
5232   std::vector<EVT> VTs;
5233   VTs.push_back(Op.getOperand(2).getValueType());
5234   VTs.push_back(MVT::Glue);
5235   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5236
5237   // Now that we have the comparison, emit a copy from the CR to a GPR.
5238   // This is flagged to the above dot comparison.
5239   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
5240                                 DAG.getRegister(PPC::CR6, MVT::i32),
5241                                 CompNode.getValue(1));
5242
5243   // Unpack the result based on how the target uses it.
5244   unsigned BitNo;   // Bit # of CR6.
5245   bool InvertBit;   // Invert result?
5246   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
5247   default:  // Can't happen, don't crash on invalid number though.
5248   case 0:   // Return the value of the EQ bit of CR6.
5249     BitNo = 0; InvertBit = false;
5250     break;
5251   case 1:   // Return the inverted value of the EQ bit of CR6.
5252     BitNo = 0; InvertBit = true;
5253     break;
5254   case 2:   // Return the value of the LT bit of CR6.
5255     BitNo = 2; InvertBit = false;
5256     break;
5257   case 3:   // Return the inverted value of the LT bit of CR6.
5258     BitNo = 2; InvertBit = true;
5259     break;
5260   }
5261
5262   // Shift the bit into the low position.
5263   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
5264                       DAG.getConstant(8-(3-BitNo), MVT::i32));
5265   // Isolate the bit.
5266   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
5267                       DAG.getConstant(1, MVT::i32));
5268
5269   // If we are supposed to, toggle the bit.
5270   if (InvertBit)
5271     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
5272                         DAG.getConstant(1, MVT::i32));
5273   return Flags;
5274 }
5275
5276 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
5277                                                    SelectionDAG &DAG) const {
5278   DebugLoc dl = Op.getDebugLoc();
5279   // Create a stack slot that is 16-byte aligned.
5280   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
5281   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
5282   EVT PtrVT = getPointerTy();
5283   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
5284
5285   // Store the input value into Value#0 of the stack slot.
5286   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
5287                                Op.getOperand(0), FIdx, MachinePointerInfo(),
5288                                false, false, 0);
5289   // Load it out.
5290   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
5291                      false, false, false, 0);
5292 }
5293
5294 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
5295   DebugLoc dl = Op.getDebugLoc();
5296   if (Op.getValueType() == MVT::v4i32) {
5297     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5298
5299     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
5300     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
5301
5302     SDValue RHSSwap =   // = vrlw RHS, 16
5303       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
5304
5305     // Shrinkify inputs to v8i16.
5306     LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, LHS);
5307     RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHS);
5308     RHSSwap = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHSSwap);
5309
5310     // Low parts multiplied together, generating 32-bit results (we ignore the
5311     // top parts).
5312     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
5313                                         LHS, RHS, DAG, dl, MVT::v4i32);
5314
5315     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
5316                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
5317     // Shift the high parts up 16 bits.
5318     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
5319                               Neg16, DAG, dl);
5320     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
5321   } else if (Op.getValueType() == MVT::v8i16) {
5322     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5323
5324     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
5325
5326     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
5327                             LHS, RHS, Zero, DAG, dl);
5328   } else if (Op.getValueType() == MVT::v16i8) {
5329     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5330
5331     // Multiply the even 8-bit parts, producing 16-bit sums.
5332     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
5333                                            LHS, RHS, DAG, dl, MVT::v8i16);
5334     EvenParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, EvenParts);
5335
5336     // Multiply the odd 8-bit parts, producing 16-bit sums.
5337     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
5338                                           LHS, RHS, DAG, dl, MVT::v8i16);
5339     OddParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OddParts);
5340
5341     // Merge the results together.
5342     int Ops[16];
5343     for (unsigned i = 0; i != 8; ++i) {
5344       Ops[i*2  ] = 2*i+1;
5345       Ops[i*2+1] = 2*i+1+16;
5346     }
5347     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
5348   } else {
5349     llvm_unreachable("Unknown mul to lower!");
5350   }
5351 }
5352
5353 /// LowerOperation - Provide custom lowering hooks for some operations.
5354 ///
5355 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
5356   switch (Op.getOpcode()) {
5357   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
5358   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
5359   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
5360   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
5361   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
5362   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
5363   case ISD::SETCC:              return LowerSETCC(Op, DAG);
5364   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
5365   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
5366   case ISD::VASTART:
5367     return LowerVASTART(Op, DAG, PPCSubTarget);
5368
5369   case ISD::VAARG:
5370     return LowerVAARG(Op, DAG, PPCSubTarget);
5371
5372   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
5373   case ISD::DYNAMIC_STACKALLOC:
5374     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
5375
5376   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
5377   case ISD::FP_TO_UINT:
5378   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
5379                                                        Op.getDebugLoc());
5380   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
5381   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
5382
5383   // Lower 64-bit shifts.
5384   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
5385   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
5386   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
5387
5388   // Vector-related lowering.
5389   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
5390   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
5391   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
5392   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
5393   case ISD::MUL:                return LowerMUL(Op, DAG);
5394
5395   // Frame & Return address.
5396   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
5397   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
5398   }
5399 }
5400
5401 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
5402                                            SmallVectorImpl<SDValue>&Results,
5403                                            SelectionDAG &DAG) const {
5404   const TargetMachine &TM = getTargetMachine();
5405   DebugLoc dl = N->getDebugLoc();
5406   switch (N->getOpcode()) {
5407   default:
5408     llvm_unreachable("Do not know how to custom type legalize this operation!");
5409   case ISD::VAARG: {
5410     if (!TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
5411         || TM.getSubtarget<PPCSubtarget>().isPPC64())
5412       return;
5413
5414     EVT VT = N->getValueType(0);
5415
5416     if (VT == MVT::i64) {
5417       SDValue NewNode = LowerVAARG(SDValue(N, 1), DAG, PPCSubTarget);
5418
5419       Results.push_back(NewNode);
5420       Results.push_back(NewNode.getValue(1));
5421     }
5422     return;
5423   }
5424   case ISD::FP_ROUND_INREG: {
5425     assert(N->getValueType(0) == MVT::ppcf128);
5426     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
5427     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
5428                              MVT::f64, N->getOperand(0),
5429                              DAG.getIntPtrConstant(0));
5430     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
5431                              MVT::f64, N->getOperand(0),
5432                              DAG.getIntPtrConstant(1));
5433
5434     // This sequence changes FPSCR to do round-to-zero, adds the two halves
5435     // of the long double, and puts FPSCR back the way it was.  We do not
5436     // actually model FPSCR.
5437     std::vector<EVT> NodeTys;
5438     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
5439
5440     NodeTys.push_back(MVT::f64);   // Return register
5441     NodeTys.push_back(MVT::Glue);    // Returns a flag for later insns
5442     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
5443     MFFSreg = Result.getValue(0);
5444     InFlag = Result.getValue(1);
5445
5446     NodeTys.clear();
5447     NodeTys.push_back(MVT::Glue);   // Returns a flag
5448     Ops[0] = DAG.getConstant(31, MVT::i32);
5449     Ops[1] = InFlag;
5450     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
5451     InFlag = Result.getValue(0);
5452
5453     NodeTys.clear();
5454     NodeTys.push_back(MVT::Glue);   // Returns a flag
5455     Ops[0] = DAG.getConstant(30, MVT::i32);
5456     Ops[1] = InFlag;
5457     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
5458     InFlag = Result.getValue(0);
5459
5460     NodeTys.clear();
5461     NodeTys.push_back(MVT::f64);    // result of add
5462     NodeTys.push_back(MVT::Glue);   // Returns a flag
5463     Ops[0] = Lo;
5464     Ops[1] = Hi;
5465     Ops[2] = InFlag;
5466     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
5467     FPreg = Result.getValue(0);
5468     InFlag = Result.getValue(1);
5469
5470     NodeTys.clear();
5471     NodeTys.push_back(MVT::f64);
5472     Ops[0] = DAG.getConstant(1, MVT::i32);
5473     Ops[1] = MFFSreg;
5474     Ops[2] = FPreg;
5475     Ops[3] = InFlag;
5476     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
5477     FPreg = Result.getValue(0);
5478
5479     // We know the low half is about to be thrown away, so just use something
5480     // convenient.
5481     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
5482                                 FPreg, FPreg));
5483     return;
5484   }
5485   case ISD::FP_TO_SINT:
5486     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
5487     return;
5488   }
5489 }
5490
5491
5492 //===----------------------------------------------------------------------===//
5493 //  Other Lowering Code
5494 //===----------------------------------------------------------------------===//
5495
5496 MachineBasicBlock *
5497 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
5498                                     bool is64bit, unsigned BinOpcode) const {
5499   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
5500   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5501
5502   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5503   MachineFunction *F = BB->getParent();
5504   MachineFunction::iterator It = BB;
5505   ++It;
5506
5507   unsigned dest = MI->getOperand(0).getReg();
5508   unsigned ptrA = MI->getOperand(1).getReg();
5509   unsigned ptrB = MI->getOperand(2).getReg();
5510   unsigned incr = MI->getOperand(3).getReg();
5511   DebugLoc dl = MI->getDebugLoc();
5512
5513   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
5514   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5515   F->insert(It, loopMBB);
5516   F->insert(It, exitMBB);
5517   exitMBB->splice(exitMBB->begin(), BB,
5518                   llvm::next(MachineBasicBlock::iterator(MI)),
5519                   BB->end());
5520   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5521
5522   MachineRegisterInfo &RegInfo = F->getRegInfo();
5523   unsigned TmpReg = (!BinOpcode) ? incr :
5524     RegInfo.createVirtualRegister(
5525        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5526                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
5527
5528   //  thisMBB:
5529   //   ...
5530   //   fallthrough --> loopMBB
5531   BB->addSuccessor(loopMBB);
5532
5533   //  loopMBB:
5534   //   l[wd]arx dest, ptr
5535   //   add r0, dest, incr
5536   //   st[wd]cx. r0, ptr
5537   //   bne- loopMBB
5538   //   fallthrough --> exitMBB
5539   BB = loopMBB;
5540   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5541     .addReg(ptrA).addReg(ptrB);
5542   if (BinOpcode)
5543     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
5544   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5545     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
5546   BuildMI(BB, dl, TII->get(PPC::BCC))
5547     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
5548   BB->addSuccessor(loopMBB);
5549   BB->addSuccessor(exitMBB);
5550
5551   //  exitMBB:
5552   //   ...
5553   BB = exitMBB;
5554   return BB;
5555 }
5556
5557 MachineBasicBlock *
5558 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
5559                                             MachineBasicBlock *BB,
5560                                             bool is8bit,    // operation
5561                                             unsigned BinOpcode) const {
5562   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
5563   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5564   // In 64 bit mode we have to use 64 bits for addresses, even though the
5565   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
5566   // registers without caring whether they're 32 or 64, but here we're
5567   // doing actual arithmetic on the addresses.
5568   bool is64bit = PPCSubTarget.isPPC64();
5569   unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5570
5571   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5572   MachineFunction *F = BB->getParent();
5573   MachineFunction::iterator It = BB;
5574   ++It;
5575
5576   unsigned dest = MI->getOperand(0).getReg();
5577   unsigned ptrA = MI->getOperand(1).getReg();
5578   unsigned ptrB = MI->getOperand(2).getReg();
5579   unsigned incr = MI->getOperand(3).getReg();
5580   DebugLoc dl = MI->getDebugLoc();
5581
5582   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
5583   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5584   F->insert(It, loopMBB);
5585   F->insert(It, exitMBB);
5586   exitMBB->splice(exitMBB->begin(), BB,
5587                   llvm::next(MachineBasicBlock::iterator(MI)),
5588                   BB->end());
5589   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5590
5591   MachineRegisterInfo &RegInfo = F->getRegInfo();
5592   const TargetRegisterClass *RC =
5593     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5594               (const TargetRegisterClass *) &PPC::GPRCRegClass;
5595   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5596   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5597   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5598   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
5599   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5600   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5601   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5602   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5603   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
5604   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5605   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5606   unsigned Ptr1Reg;
5607   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
5608
5609   //  thisMBB:
5610   //   ...
5611   //   fallthrough --> loopMBB
5612   BB->addSuccessor(loopMBB);
5613
5614   // The 4-byte load must be aligned, while a char or short may be
5615   // anywhere in the word.  Hence all this nasty bookkeeping code.
5616   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5617   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5618   //   xori shift, shift1, 24 [16]
5619   //   rlwinm ptr, ptr1, 0, 0, 29
5620   //   slw incr2, incr, shift
5621   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5622   //   slw mask, mask2, shift
5623   //  loopMBB:
5624   //   lwarx tmpDest, ptr
5625   //   add tmp, tmpDest, incr2
5626   //   andc tmp2, tmpDest, mask
5627   //   and tmp3, tmp, mask
5628   //   or tmp4, tmp3, tmp2
5629   //   stwcx. tmp4, ptr
5630   //   bne- loopMBB
5631   //   fallthrough --> exitMBB
5632   //   srw dest, tmpDest, shift
5633   if (ptrA != ZeroReg) {
5634     Ptr1Reg = RegInfo.createVirtualRegister(RC);
5635     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5636       .addReg(ptrA).addReg(ptrB);
5637   } else {
5638     Ptr1Reg = ptrB;
5639   }
5640   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5641       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5642   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5643       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5644   if (is64bit)
5645     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5646       .addReg(Ptr1Reg).addImm(0).addImm(61);
5647   else
5648     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5649       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5650   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
5651       .addReg(incr).addReg(ShiftReg);
5652   if (is8bit)
5653     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5654   else {
5655     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5656     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
5657   }
5658   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5659       .addReg(Mask2Reg).addReg(ShiftReg);
5660
5661   BB = loopMBB;
5662   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5663     .addReg(ZeroReg).addReg(PtrReg);
5664   if (BinOpcode)
5665     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
5666       .addReg(Incr2Reg).addReg(TmpDestReg);
5667   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
5668     .addReg(TmpDestReg).addReg(MaskReg);
5669   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
5670     .addReg(TmpReg).addReg(MaskReg);
5671   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
5672     .addReg(Tmp3Reg).addReg(Tmp2Reg);
5673   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5674     .addReg(Tmp4Reg).addReg(ZeroReg).addReg(PtrReg);
5675   BuildMI(BB, dl, TII->get(PPC::BCC))
5676     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
5677   BB->addSuccessor(loopMBB);
5678   BB->addSuccessor(exitMBB);
5679
5680   //  exitMBB:
5681   //   ...
5682   BB = exitMBB;
5683   BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg)
5684     .addReg(ShiftReg);
5685   return BB;
5686 }
5687
5688 MachineBasicBlock *
5689 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
5690                                                MachineBasicBlock *BB) const {
5691   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5692
5693   // To "insert" these instructions we actually have to insert their
5694   // control-flow patterns.
5695   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5696   MachineFunction::iterator It = BB;
5697   ++It;
5698
5699   MachineFunction *F = BB->getParent();
5700
5701   if (PPCSubTarget.hasISEL() && (MI->getOpcode() == PPC::SELECT_CC_I4 ||
5702                                  MI->getOpcode() == PPC::SELECT_CC_I8)) {
5703     unsigned OpCode = MI->getOpcode() == PPC::SELECT_CC_I8 ?
5704                                          PPC::ISEL8 : PPC::ISEL;
5705     unsigned SelectPred = MI->getOperand(4).getImm();
5706     DebugLoc dl = MI->getDebugLoc();
5707
5708     // The SelectPred is ((BI << 5) | BO) for a BCC
5709     unsigned BO = SelectPred & 0xF;
5710     assert((BO == 12 || BO == 4) && "invalid predicate BO field for isel");
5711
5712     unsigned TrueOpNo, FalseOpNo;
5713     if (BO == 12) {
5714       TrueOpNo = 2;
5715       FalseOpNo = 3;
5716     } else {
5717       TrueOpNo = 3;
5718       FalseOpNo = 2;
5719       SelectPred = PPC::InvertPredicate((PPC::Predicate)SelectPred);
5720     }
5721
5722     BuildMI(*BB, MI, dl, TII->get(OpCode), MI->getOperand(0).getReg())
5723       .addReg(MI->getOperand(TrueOpNo).getReg())
5724       .addReg(MI->getOperand(FalseOpNo).getReg())
5725       .addImm(SelectPred).addReg(MI->getOperand(1).getReg());
5726   } else if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
5727              MI->getOpcode() == PPC::SELECT_CC_I8 ||
5728              MI->getOpcode() == PPC::SELECT_CC_F4 ||
5729              MI->getOpcode() == PPC::SELECT_CC_F8 ||
5730              MI->getOpcode() == PPC::SELECT_CC_VRRC) {
5731
5732
5733     // The incoming instruction knows the destination vreg to set, the
5734     // condition code register to branch on, the true/false values to
5735     // select between, and a branch opcode to use.
5736
5737     //  thisMBB:
5738     //  ...
5739     //   TrueVal = ...
5740     //   cmpTY ccX, r1, r2
5741     //   bCC copy1MBB
5742     //   fallthrough --> copy0MBB
5743     MachineBasicBlock *thisMBB = BB;
5744     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
5745     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
5746     unsigned SelectPred = MI->getOperand(4).getImm();
5747     DebugLoc dl = MI->getDebugLoc();
5748     F->insert(It, copy0MBB);
5749     F->insert(It, sinkMBB);
5750
5751     // Transfer the remainder of BB and its successor edges to sinkMBB.
5752     sinkMBB->splice(sinkMBB->begin(), BB,
5753                     llvm::next(MachineBasicBlock::iterator(MI)),
5754                     BB->end());
5755     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
5756
5757     // Next, add the true and fallthrough blocks as its successors.
5758     BB->addSuccessor(copy0MBB);
5759     BB->addSuccessor(sinkMBB);
5760
5761     BuildMI(BB, dl, TII->get(PPC::BCC))
5762       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
5763
5764     //  copy0MBB:
5765     //   %FalseValue = ...
5766     //   # fallthrough to sinkMBB
5767     BB = copy0MBB;
5768
5769     // Update machine-CFG edges
5770     BB->addSuccessor(sinkMBB);
5771
5772     //  sinkMBB:
5773     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
5774     //  ...
5775     BB = sinkMBB;
5776     BuildMI(*BB, BB->begin(), dl,
5777             TII->get(PPC::PHI), MI->getOperand(0).getReg())
5778       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
5779       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
5780   }
5781   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
5782     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
5783   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
5784     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
5785   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
5786     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
5787   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
5788     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
5789
5790   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
5791     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
5792   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
5793     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
5794   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
5795     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
5796   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
5797     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
5798
5799   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
5800     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
5801   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
5802     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
5803   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
5804     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
5805   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
5806     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
5807
5808   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
5809     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
5810   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
5811     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
5812   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
5813     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
5814   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
5815     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
5816
5817   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
5818     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
5819   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
5820     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
5821   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
5822     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
5823   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
5824     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
5825
5826   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
5827     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
5828   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
5829     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
5830   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
5831     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
5832   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
5833     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
5834
5835   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
5836     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
5837   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
5838     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
5839   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
5840     BB = EmitAtomicBinary(MI, BB, false, 0);
5841   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
5842     BB = EmitAtomicBinary(MI, BB, true, 0);
5843
5844   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
5845            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
5846     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
5847
5848     unsigned dest   = MI->getOperand(0).getReg();
5849     unsigned ptrA   = MI->getOperand(1).getReg();
5850     unsigned ptrB   = MI->getOperand(2).getReg();
5851     unsigned oldval = MI->getOperand(3).getReg();
5852     unsigned newval = MI->getOperand(4).getReg();
5853     DebugLoc dl     = MI->getDebugLoc();
5854
5855     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5856     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5857     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5858     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5859     F->insert(It, loop1MBB);
5860     F->insert(It, loop2MBB);
5861     F->insert(It, midMBB);
5862     F->insert(It, exitMBB);
5863     exitMBB->splice(exitMBB->begin(), BB,
5864                     llvm::next(MachineBasicBlock::iterator(MI)),
5865                     BB->end());
5866     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5867
5868     //  thisMBB:
5869     //   ...
5870     //   fallthrough --> loopMBB
5871     BB->addSuccessor(loop1MBB);
5872
5873     // loop1MBB:
5874     //   l[wd]arx dest, ptr
5875     //   cmp[wd] dest, oldval
5876     //   bne- midMBB
5877     // loop2MBB:
5878     //   st[wd]cx. newval, ptr
5879     //   bne- loopMBB
5880     //   b exitBB
5881     // midMBB:
5882     //   st[wd]cx. dest, ptr
5883     // exitBB:
5884     BB = loop1MBB;
5885     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5886       .addReg(ptrA).addReg(ptrB);
5887     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
5888       .addReg(oldval).addReg(dest);
5889     BuildMI(BB, dl, TII->get(PPC::BCC))
5890       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5891     BB->addSuccessor(loop2MBB);
5892     BB->addSuccessor(midMBB);
5893
5894     BB = loop2MBB;
5895     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5896       .addReg(newval).addReg(ptrA).addReg(ptrB);
5897     BuildMI(BB, dl, TII->get(PPC::BCC))
5898       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5899     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5900     BB->addSuccessor(loop1MBB);
5901     BB->addSuccessor(exitMBB);
5902
5903     BB = midMBB;
5904     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5905       .addReg(dest).addReg(ptrA).addReg(ptrB);
5906     BB->addSuccessor(exitMBB);
5907
5908     //  exitMBB:
5909     //   ...
5910     BB = exitMBB;
5911   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
5912              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
5913     // We must use 64-bit registers for addresses when targeting 64-bit,
5914     // since we're actually doing arithmetic on them.  Other registers
5915     // can be 32-bit.
5916     bool is64bit = PPCSubTarget.isPPC64();
5917     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
5918
5919     unsigned dest   = MI->getOperand(0).getReg();
5920     unsigned ptrA   = MI->getOperand(1).getReg();
5921     unsigned ptrB   = MI->getOperand(2).getReg();
5922     unsigned oldval = MI->getOperand(3).getReg();
5923     unsigned newval = MI->getOperand(4).getReg();
5924     DebugLoc dl     = MI->getDebugLoc();
5925
5926     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5927     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5928     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5929     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5930     F->insert(It, loop1MBB);
5931     F->insert(It, loop2MBB);
5932     F->insert(It, midMBB);
5933     F->insert(It, exitMBB);
5934     exitMBB->splice(exitMBB->begin(), BB,
5935                     llvm::next(MachineBasicBlock::iterator(MI)),
5936                     BB->end());
5937     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5938
5939     MachineRegisterInfo &RegInfo = F->getRegInfo();
5940     const TargetRegisterClass *RC =
5941       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5942                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
5943     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5944     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5945     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5946     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
5947     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
5948     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
5949     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
5950     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5951     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5952     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5953     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5954     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5955     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5956     unsigned Ptr1Reg;
5957     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
5958     unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5959     //  thisMBB:
5960     //   ...
5961     //   fallthrough --> loopMBB
5962     BB->addSuccessor(loop1MBB);
5963
5964     // The 4-byte load must be aligned, while a char or short may be
5965     // anywhere in the word.  Hence all this nasty bookkeeping code.
5966     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5967     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5968     //   xori shift, shift1, 24 [16]
5969     //   rlwinm ptr, ptr1, 0, 0, 29
5970     //   slw newval2, newval, shift
5971     //   slw oldval2, oldval,shift
5972     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5973     //   slw mask, mask2, shift
5974     //   and newval3, newval2, mask
5975     //   and oldval3, oldval2, mask
5976     // loop1MBB:
5977     //   lwarx tmpDest, ptr
5978     //   and tmp, tmpDest, mask
5979     //   cmpw tmp, oldval3
5980     //   bne- midMBB
5981     // loop2MBB:
5982     //   andc tmp2, tmpDest, mask
5983     //   or tmp4, tmp2, newval3
5984     //   stwcx. tmp4, ptr
5985     //   bne- loop1MBB
5986     //   b exitBB
5987     // midMBB:
5988     //   stwcx. tmpDest, ptr
5989     // exitBB:
5990     //   srw dest, tmpDest, shift
5991     if (ptrA != ZeroReg) {
5992       Ptr1Reg = RegInfo.createVirtualRegister(RC);
5993       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5994         .addReg(ptrA).addReg(ptrB);
5995     } else {
5996       Ptr1Reg = ptrB;
5997     }
5998     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5999         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
6000     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
6001         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
6002     if (is64bit)
6003       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
6004         .addReg(Ptr1Reg).addImm(0).addImm(61);
6005     else
6006       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
6007         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
6008     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
6009         .addReg(newval).addReg(ShiftReg);
6010     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
6011         .addReg(oldval).addReg(ShiftReg);
6012     if (is8bit)
6013       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
6014     else {
6015       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
6016       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
6017         .addReg(Mask3Reg).addImm(65535);
6018     }
6019     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
6020         .addReg(Mask2Reg).addReg(ShiftReg);
6021     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
6022         .addReg(NewVal2Reg).addReg(MaskReg);
6023     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
6024         .addReg(OldVal2Reg).addReg(MaskReg);
6025
6026     BB = loop1MBB;
6027     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
6028         .addReg(ZeroReg).addReg(PtrReg);
6029     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
6030         .addReg(TmpDestReg).addReg(MaskReg);
6031     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
6032         .addReg(TmpReg).addReg(OldVal3Reg);
6033     BuildMI(BB, dl, TII->get(PPC::BCC))
6034         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
6035     BB->addSuccessor(loop2MBB);
6036     BB->addSuccessor(midMBB);
6037
6038     BB = loop2MBB;
6039     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
6040         .addReg(TmpDestReg).addReg(MaskReg);
6041     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
6042         .addReg(Tmp2Reg).addReg(NewVal3Reg);
6043     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
6044         .addReg(ZeroReg).addReg(PtrReg);
6045     BuildMI(BB, dl, TII->get(PPC::BCC))
6046       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
6047     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
6048     BB->addSuccessor(loop1MBB);
6049     BB->addSuccessor(exitMBB);
6050
6051     BB = midMBB;
6052     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
6053       .addReg(ZeroReg).addReg(PtrReg);
6054     BB->addSuccessor(exitMBB);
6055
6056     //  exitMBB:
6057     //   ...
6058     BB = exitMBB;
6059     BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW),dest).addReg(TmpReg)
6060       .addReg(ShiftReg);
6061   } else {
6062     llvm_unreachable("Unexpected instr type to insert");
6063   }
6064
6065   MI->eraseFromParent();   // The pseudo instruction is gone now.
6066   return BB;
6067 }
6068
6069 //===----------------------------------------------------------------------===//
6070 // Target Optimization Hooks
6071 //===----------------------------------------------------------------------===//
6072
6073 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
6074                                              DAGCombinerInfo &DCI) const {
6075   const TargetMachine &TM = getTargetMachine();
6076   SelectionDAG &DAG = DCI.DAG;
6077   DebugLoc dl = N->getDebugLoc();
6078   switch (N->getOpcode()) {
6079   default: break;
6080   case PPCISD::SHL:
6081     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
6082       if (C->isNullValue())   // 0 << V -> 0.
6083         return N->getOperand(0);
6084     }
6085     break;
6086   case PPCISD::SRL:
6087     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
6088       if (C->isNullValue())   // 0 >>u V -> 0.
6089         return N->getOperand(0);
6090     }
6091     break;
6092   case PPCISD::SRA:
6093     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
6094       if (C->isNullValue() ||   //  0 >>s V -> 0.
6095           C->isAllOnesValue())    // -1 >>s V -> -1.
6096         return N->getOperand(0);
6097     }
6098     break;
6099
6100   case ISD::SINT_TO_FP:
6101     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
6102       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
6103         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
6104         // We allow the src/dst to be either f32/f64, but the intermediate
6105         // type must be i64.
6106         if (N->getOperand(0).getValueType() == MVT::i64 &&
6107             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
6108           SDValue Val = N->getOperand(0).getOperand(0);
6109           if (Val.getValueType() == MVT::f32) {
6110             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
6111             DCI.AddToWorklist(Val.getNode());
6112           }
6113
6114           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
6115           DCI.AddToWorklist(Val.getNode());
6116           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
6117           DCI.AddToWorklist(Val.getNode());
6118           if (N->getValueType(0) == MVT::f32) {
6119             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
6120                               DAG.getIntPtrConstant(0));
6121             DCI.AddToWorklist(Val.getNode());
6122           }
6123           return Val;
6124         } else if (N->getOperand(0).getValueType() == MVT::i32) {
6125           // If the intermediate type is i32, we can avoid the load/store here
6126           // too.
6127         }
6128       }
6129     }
6130     break;
6131   case ISD::STORE:
6132     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
6133     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
6134         !cast<StoreSDNode>(N)->isTruncatingStore() &&
6135         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
6136         N->getOperand(1).getValueType() == MVT::i32 &&
6137         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
6138       SDValue Val = N->getOperand(1).getOperand(0);
6139       if (Val.getValueType() == MVT::f32) {
6140         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
6141         DCI.AddToWorklist(Val.getNode());
6142       }
6143       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
6144       DCI.AddToWorklist(Val.getNode());
6145
6146       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
6147                         N->getOperand(2), N->getOperand(3));
6148       DCI.AddToWorklist(Val.getNode());
6149       return Val;
6150     }
6151
6152     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
6153     if (cast<StoreSDNode>(N)->isUnindexed() &&
6154         N->getOperand(1).getOpcode() == ISD::BSWAP &&
6155         N->getOperand(1).getNode()->hasOneUse() &&
6156         (N->getOperand(1).getValueType() == MVT::i32 ||
6157          N->getOperand(1).getValueType() == MVT::i16)) {
6158       SDValue BSwapOp = N->getOperand(1).getOperand(0);
6159       // Do an any-extend to 32-bits if this is a half-word input.
6160       if (BSwapOp.getValueType() == MVT::i16)
6161         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
6162
6163       SDValue Ops[] = {
6164         N->getOperand(0), BSwapOp, N->getOperand(2),
6165         DAG.getValueType(N->getOperand(1).getValueType())
6166       };
6167       return
6168         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
6169                                 Ops, array_lengthof(Ops),
6170                                 cast<StoreSDNode>(N)->getMemoryVT(),
6171                                 cast<StoreSDNode>(N)->getMemOperand());
6172     }
6173     break;
6174   case ISD::BSWAP:
6175     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
6176     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
6177         N->getOperand(0).hasOneUse() &&
6178         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
6179       SDValue Load = N->getOperand(0);
6180       LoadSDNode *LD = cast<LoadSDNode>(Load);
6181       // Create the byte-swapping load.
6182       SDValue Ops[] = {
6183         LD->getChain(),    // Chain
6184         LD->getBasePtr(),  // Ptr
6185         DAG.getValueType(N->getValueType(0)) // VT
6186       };
6187       SDValue BSLoad =
6188         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
6189                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
6190                                 LD->getMemoryVT(), LD->getMemOperand());
6191
6192       // If this is an i16 load, insert the truncate.
6193       SDValue ResVal = BSLoad;
6194       if (N->getValueType(0) == MVT::i16)
6195         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
6196
6197       // First, combine the bswap away.  This makes the value produced by the
6198       // load dead.
6199       DCI.CombineTo(N, ResVal);
6200
6201       // Next, combine the load away, we give it a bogus result value but a real
6202       // chain result.  The result value is dead because the bswap is dead.
6203       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
6204
6205       // Return N so it doesn't get rechecked!
6206       return SDValue(N, 0);
6207     }
6208
6209     break;
6210   case PPCISD::VCMP: {
6211     // If a VCMPo node already exists with exactly the same operands as this
6212     // node, use its result instead of this node (VCMPo computes both a CR6 and
6213     // a normal output).
6214     //
6215     if (!N->getOperand(0).hasOneUse() &&
6216         !N->getOperand(1).hasOneUse() &&
6217         !N->getOperand(2).hasOneUse()) {
6218
6219       // Scan all of the users of the LHS, looking for VCMPo's that match.
6220       SDNode *VCMPoNode = 0;
6221
6222       SDNode *LHSN = N->getOperand(0).getNode();
6223       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
6224            UI != E; ++UI)
6225         if (UI->getOpcode() == PPCISD::VCMPo &&
6226             UI->getOperand(1) == N->getOperand(1) &&
6227             UI->getOperand(2) == N->getOperand(2) &&
6228             UI->getOperand(0) == N->getOperand(0)) {
6229           VCMPoNode = *UI;
6230           break;
6231         }
6232
6233       // If there is no VCMPo node, or if the flag value has a single use, don't
6234       // transform this.
6235       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
6236         break;
6237
6238       // Look at the (necessarily single) use of the flag value.  If it has a
6239       // chain, this transformation is more complex.  Note that multiple things
6240       // could use the value result, which we should ignore.
6241       SDNode *FlagUser = 0;
6242       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
6243            FlagUser == 0; ++UI) {
6244         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
6245         SDNode *User = *UI;
6246         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
6247           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
6248             FlagUser = User;
6249             break;
6250           }
6251         }
6252       }
6253
6254       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
6255       // give up for right now.
6256       if (FlagUser->getOpcode() == PPCISD::MFCR)
6257         return SDValue(VCMPoNode, 0);
6258     }
6259     break;
6260   }
6261   case ISD::BR_CC: {
6262     // If this is a branch on an altivec predicate comparison, lower this so
6263     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
6264     // lowering is done pre-legalize, because the legalizer lowers the predicate
6265     // compare down to code that is difficult to reassemble.
6266     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
6267     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
6268     int CompareOpc;
6269     bool isDot;
6270
6271     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
6272         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
6273         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
6274       assert(isDot && "Can't compare against a vector result!");
6275
6276       // If this is a comparison against something other than 0/1, then we know
6277       // that the condition is never/always true.
6278       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
6279       if (Val != 0 && Val != 1) {
6280         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
6281           return N->getOperand(0);
6282         // Always !=, turn it into an unconditional branch.
6283         return DAG.getNode(ISD::BR, dl, MVT::Other,
6284                            N->getOperand(0), N->getOperand(4));
6285       }
6286
6287       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
6288
6289       // Create the PPCISD altivec 'dot' comparison node.
6290       std::vector<EVT> VTs;
6291       SDValue Ops[] = {
6292         LHS.getOperand(2),  // LHS of compare
6293         LHS.getOperand(3),  // RHS of compare
6294         DAG.getConstant(CompareOpc, MVT::i32)
6295       };
6296       VTs.push_back(LHS.getOperand(2).getValueType());
6297       VTs.push_back(MVT::Glue);
6298       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
6299
6300       // Unpack the result based on how the target uses it.
6301       PPC::Predicate CompOpc;
6302       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
6303       default:  // Can't happen, don't crash on invalid number though.
6304       case 0:   // Branch on the value of the EQ bit of CR6.
6305         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
6306         break;
6307       case 1:   // Branch on the inverted value of the EQ bit of CR6.
6308         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
6309         break;
6310       case 2:   // Branch on the value of the LT bit of CR6.
6311         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
6312         break;
6313       case 3:   // Branch on the inverted value of the LT bit of CR6.
6314         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
6315         break;
6316       }
6317
6318       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
6319                          DAG.getConstant(CompOpc, MVT::i32),
6320                          DAG.getRegister(PPC::CR6, MVT::i32),
6321                          N->getOperand(4), CompNode.getValue(1));
6322     }
6323     break;
6324   }
6325   }
6326
6327   return SDValue();
6328 }
6329
6330 //===----------------------------------------------------------------------===//
6331 // Inline Assembly Support
6332 //===----------------------------------------------------------------------===//
6333
6334 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
6335                                                        APInt &KnownZero,
6336                                                        APInt &KnownOne,
6337                                                        const SelectionDAG &DAG,
6338                                                        unsigned Depth) const {
6339   KnownZero = KnownOne = APInt(KnownZero.getBitWidth(), 0);
6340   switch (Op.getOpcode()) {
6341   default: break;
6342   case PPCISD::LBRX: {
6343     // lhbrx is known to have the top bits cleared out.
6344     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
6345       KnownZero = 0xFFFF0000;
6346     break;
6347   }
6348   case ISD::INTRINSIC_WO_CHAIN: {
6349     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
6350     default: break;
6351     case Intrinsic::ppc_altivec_vcmpbfp_p:
6352     case Intrinsic::ppc_altivec_vcmpeqfp_p:
6353     case Intrinsic::ppc_altivec_vcmpequb_p:
6354     case Intrinsic::ppc_altivec_vcmpequh_p:
6355     case Intrinsic::ppc_altivec_vcmpequw_p:
6356     case Intrinsic::ppc_altivec_vcmpgefp_p:
6357     case Intrinsic::ppc_altivec_vcmpgtfp_p:
6358     case Intrinsic::ppc_altivec_vcmpgtsb_p:
6359     case Intrinsic::ppc_altivec_vcmpgtsh_p:
6360     case Intrinsic::ppc_altivec_vcmpgtsw_p:
6361     case Intrinsic::ppc_altivec_vcmpgtub_p:
6362     case Intrinsic::ppc_altivec_vcmpgtuh_p:
6363     case Intrinsic::ppc_altivec_vcmpgtuw_p:
6364       KnownZero = ~1U;  // All bits but the low one are known to be zero.
6365       break;
6366     }
6367   }
6368   }
6369 }
6370
6371
6372 /// getConstraintType - Given a constraint, return the type of
6373 /// constraint it is for this target.
6374 PPCTargetLowering::ConstraintType
6375 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
6376   if (Constraint.size() == 1) {
6377     switch (Constraint[0]) {
6378     default: break;
6379     case 'b':
6380     case 'r':
6381     case 'f':
6382     case 'v':
6383     case 'y':
6384       return C_RegisterClass;
6385     }
6386   }
6387   return TargetLowering::getConstraintType(Constraint);
6388 }
6389
6390 /// Examine constraint type and operand type and determine a weight value.
6391 /// This object must already have been set up with the operand type
6392 /// and the current alternative constraint selected.
6393 TargetLowering::ConstraintWeight
6394 PPCTargetLowering::getSingleConstraintMatchWeight(
6395     AsmOperandInfo &info, const char *constraint) const {
6396   ConstraintWeight weight = CW_Invalid;
6397   Value *CallOperandVal = info.CallOperandVal;
6398     // If we don't have a value, we can't do a match,
6399     // but allow it at the lowest weight.
6400   if (CallOperandVal == NULL)
6401     return CW_Default;
6402   Type *type = CallOperandVal->getType();
6403   // Look at the constraint type.
6404   switch (*constraint) {
6405   default:
6406     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
6407     break;
6408   case 'b':
6409     if (type->isIntegerTy())
6410       weight = CW_Register;
6411     break;
6412   case 'f':
6413     if (type->isFloatTy())
6414       weight = CW_Register;
6415     break;
6416   case 'd':
6417     if (type->isDoubleTy())
6418       weight = CW_Register;
6419     break;
6420   case 'v':
6421     if (type->isVectorTy())
6422       weight = CW_Register;
6423     break;
6424   case 'y':
6425     weight = CW_Register;
6426     break;
6427   }
6428   return weight;
6429 }
6430
6431 std::pair<unsigned, const TargetRegisterClass*>
6432 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
6433                                                 EVT VT) const {
6434   if (Constraint.size() == 1) {
6435     // GCC RS6000 Constraint Letters
6436     switch (Constraint[0]) {
6437     case 'b':   // R1-R31
6438     case 'r':   // R0-R31
6439       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
6440         return std::make_pair(0U, &PPC::G8RCRegClass);
6441       return std::make_pair(0U, &PPC::GPRCRegClass);
6442     case 'f':
6443       if (VT == MVT::f32)
6444         return std::make_pair(0U, &PPC::F4RCRegClass);
6445       if (VT == MVT::f64)
6446         return std::make_pair(0U, &PPC::F8RCRegClass);
6447       break;
6448     case 'v':
6449       return std::make_pair(0U, &PPC::VRRCRegClass);
6450     case 'y':   // crrc
6451       return std::make_pair(0U, &PPC::CRRCRegClass);
6452     }
6453   }
6454
6455   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
6456 }
6457
6458
6459 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
6460 /// vector.  If it is invalid, don't add anything to Ops.
6461 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
6462                                                      std::string &Constraint,
6463                                                      std::vector<SDValue>&Ops,
6464                                                      SelectionDAG &DAG) const {
6465   SDValue Result(0,0);
6466
6467   // Only support length 1 constraints.
6468   if (Constraint.length() > 1) return;
6469
6470   char Letter = Constraint[0];
6471   switch (Letter) {
6472   default: break;
6473   case 'I':
6474   case 'J':
6475   case 'K':
6476   case 'L':
6477   case 'M':
6478   case 'N':
6479   case 'O':
6480   case 'P': {
6481     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
6482     if (!CST) return; // Must be an immediate to match.
6483     unsigned Value = CST->getZExtValue();
6484     switch (Letter) {
6485     default: llvm_unreachable("Unknown constraint letter!");
6486     case 'I':  // "I" is a signed 16-bit constant.
6487       if ((short)Value == (int)Value)
6488         Result = DAG.getTargetConstant(Value, Op.getValueType());
6489       break;
6490     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
6491     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
6492       if ((short)Value == 0)
6493         Result = DAG.getTargetConstant(Value, Op.getValueType());
6494       break;
6495     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
6496       if ((Value >> 16) == 0)
6497         Result = DAG.getTargetConstant(Value, Op.getValueType());
6498       break;
6499     case 'M':  // "M" is a constant that is greater than 31.
6500       if (Value > 31)
6501         Result = DAG.getTargetConstant(Value, Op.getValueType());
6502       break;
6503     case 'N':  // "N" is a positive constant that is an exact power of two.
6504       if ((int)Value > 0 && isPowerOf2_32(Value))
6505         Result = DAG.getTargetConstant(Value, Op.getValueType());
6506       break;
6507     case 'O':  // "O" is the constant zero.
6508       if (Value == 0)
6509         Result = DAG.getTargetConstant(Value, Op.getValueType());
6510       break;
6511     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
6512       if ((short)-Value == (int)-Value)
6513         Result = DAG.getTargetConstant(Value, Op.getValueType());
6514       break;
6515     }
6516     break;
6517   }
6518   }
6519
6520   if (Result.getNode()) {
6521     Ops.push_back(Result);
6522     return;
6523   }
6524
6525   // Handle standard constraint letters.
6526   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
6527 }
6528
6529 // isLegalAddressingMode - Return true if the addressing mode represented
6530 // by AM is legal for this target, for a load/store of the specified type.
6531 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
6532                                               Type *Ty) const {
6533   // FIXME: PPC does not allow r+i addressing modes for vectors!
6534
6535   // PPC allows a sign-extended 16-bit immediate field.
6536   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
6537     return false;
6538
6539   // No global is ever allowed as a base.
6540   if (AM.BaseGV)
6541     return false;
6542
6543   // PPC only support r+r,
6544   switch (AM.Scale) {
6545   case 0:  // "r+i" or just "i", depending on HasBaseReg.
6546     break;
6547   case 1:
6548     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
6549       return false;
6550     // Otherwise we have r+r or r+i.
6551     break;
6552   case 2:
6553     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
6554       return false;
6555     // Allow 2*r as r+r.
6556     break;
6557   default:
6558     // No other scales are supported.
6559     return false;
6560   }
6561
6562   return true;
6563 }
6564
6565 /// isLegalAddressImmediate - Return true if the integer value can be used
6566 /// as the offset of the target addressing mode for load / store of the
6567 /// given type.
6568 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,Type *Ty) const{
6569   // PPC allows a sign-extended 16-bit immediate field.
6570   return (V > -(1 << 16) && V < (1 << 16)-1);
6571 }
6572
6573 bool PPCTargetLowering::isLegalAddressImmediate(GlobalValue* GV) const {
6574   return false;
6575 }
6576
6577 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
6578                                            SelectionDAG &DAG) const {
6579   MachineFunction &MF = DAG.getMachineFunction();
6580   MachineFrameInfo *MFI = MF.getFrameInfo();
6581   MFI->setReturnAddressIsTaken(true);
6582
6583   DebugLoc dl = Op.getDebugLoc();
6584   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6585
6586   // Make sure the function does not optimize away the store of the RA to
6587   // the stack.
6588   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
6589   FuncInfo->setLRStoreRequired();
6590   bool isPPC64 = PPCSubTarget.isPPC64();
6591   bool isDarwinABI = PPCSubTarget.isDarwinABI();
6592
6593   if (Depth > 0) {
6594     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6595     SDValue Offset =
6596
6597       DAG.getConstant(PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI),
6598                       isPPC64? MVT::i64 : MVT::i32);
6599     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6600                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6601                                    FrameAddr, Offset),
6602                        MachinePointerInfo(), false, false, false, 0);
6603   }
6604
6605   // Just load the return address off the stack.
6606   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
6607   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6608                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
6609 }
6610
6611 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
6612                                           SelectionDAG &DAG) const {
6613   DebugLoc dl = Op.getDebugLoc();
6614   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6615
6616   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
6617   bool isPPC64 = PtrVT == MVT::i64;
6618
6619   MachineFunction &MF = DAG.getMachineFunction();
6620   MachineFrameInfo *MFI = MF.getFrameInfo();
6621   MFI->setFrameAddressIsTaken(true);
6622   bool is31 = (getTargetMachine().Options.DisableFramePointerElim(MF) ||
6623                MFI->hasVarSizedObjects()) &&
6624                   MFI->getStackSize() &&
6625                   !MF.getFunction()->getFnAttributes().
6626                     hasAttribute(Attributes::Naked);
6627   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
6628                                 (is31 ? PPC::R31 : PPC::R1);
6629   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
6630                                          PtrVT);
6631   while (Depth--)
6632     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
6633                             FrameAddr, MachinePointerInfo(), false, false,
6634                             false, 0);
6635   return FrameAddr;
6636 }
6637
6638 bool
6639 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
6640   // The PowerPC target isn't yet aware of offsets.
6641   return false;
6642 }
6643
6644 /// getOptimalMemOpType - Returns the target specific optimal type for load
6645 /// and store operations as a result of memset, memcpy, and memmove
6646 /// lowering. If DstAlign is zero that means it's safe to destination
6647 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
6648 /// means there isn't a need to check it against alignment requirement,
6649 /// probably because the source does not need to be loaded. If
6650 /// 'IsZeroVal' is true, that means it's safe to return a
6651 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
6652 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
6653 /// constant so it does not need to be loaded.
6654 /// It returns EVT::Other if the type should be determined using generic
6655 /// target-independent logic.
6656 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
6657                                            unsigned DstAlign, unsigned SrcAlign,
6658                                            bool IsZeroVal,
6659                                            bool MemcpyStrSrc,
6660                                            MachineFunction &MF) const {
6661   if (this->PPCSubTarget.isPPC64()) {
6662     return MVT::i64;
6663   } else {
6664     return MVT::i32;
6665   }
6666 }
6667
6668 /// isFMAFasterThanMulAndAdd - Return true if an FMA operation is faster than
6669 /// a pair of mul and add instructions. fmuladd intrinsics will be expanded to
6670 /// FMAs when this method returns true (and FMAs are legal), otherwise fmuladd
6671 /// is expanded to mul + add.
6672 bool PPCTargetLowering::isFMAFasterThanMulAndAdd(EVT VT) const {
6673   if (!VT.isSimple())
6674     return false;
6675
6676   switch (VT.getSimpleVT().SimpleTy) {
6677   case MVT::f32:
6678   case MVT::f64:
6679   case MVT::v4f32:
6680     return true;
6681   default:
6682     break;
6683   }
6684
6685   return false;
6686 }
6687
6688 Sched::Preference PPCTargetLowering::getSchedulingPreference(SDNode *N) const {
6689   if (DisableILPPref)
6690     return TargetLowering::getSchedulingPreference(N);
6691
6692   return Sched::ILP;
6693 }
6694