lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCTargetMachine.h"
  18 #include "MCTargetDesc/PPCPredicates.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/ADT/STLExtras.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 using namespace llvm;
  38
  39 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  40                                      CCValAssign::LocInfo &LocInfo,
  41                                      ISD::ArgFlagsTy &ArgFlags,
  42                                      CCState &State);
  43 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  44                                             MVT &LocVT,
  45                                             CCValAssign::LocInfo &LocInfo,
  46                                             ISD::ArgFlagsTy &ArgFlags,
  47                                             CCState &State);
  48 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  49                                               MVT &LocVT,
  50                                               CCValAssign::LocInfo &LocInfo,
  51                                               ISD::ArgFlagsTy &ArgFlags,
  52                                               CCState &State);
  53
  54 static cl::opt<bool> DisablePPCPreinc("disable-ppc-preinc",
  55 cl::desc("disable preincrement load/store generation on PPC"), cl::Hidden);
  56
  57 static cl::opt<bool> DisableILPPref("disable-ppc-ilp-pref",
  58 cl::desc("disable setting the node scheduling preference to ILP on PPC"), cl::Hidden);
  59
  60 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  61   if (TM.getSubtargetImpl()->isDarwin())
  62     return new TargetLoweringObjectFileMachO();
  63
  64   return new TargetLoweringObjectFileELF();
  65 }
  66
  67 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  68   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  69
  70   setPow2DivIsCheap();
  71
  72   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  73   setUseUnderscoreSetJmp(true);
  74   setUseUnderscoreLongJmp(true);
  75
  76   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  77   // arguments are at least 4/8 bytes aligned.
  78   setMinStackArgumentAlignment(TM.getSubtarget<PPCSubtarget>().isPPC64() ? 8:4);
  79
  80   // Set up the register classes.
  81   addRegisterClass(MVT::i32, &PPC::GPRCRegClass);
  82   addRegisterClass(MVT::f32, &PPC::F4RCRegClass);
  83   addRegisterClass(MVT::f64, &PPC::F8RCRegClass);
  84
  85   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  86   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  87   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  88
  89   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  90
  91   // PowerPC has pre-inc load and store's.
  92   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  93   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  95   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  96   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  97   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  98   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
 100   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 101   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 102
 103   // This is used in the ppcf128->int sequence.  Note it has different semantics
 104   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 105   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 106
 107   // We do not currently implment this libm ops for PowerPC.
 108   setOperationAction(ISD::FFLOOR, MVT::ppcf128, Expand);
 109   setOperationAction(ISD::FCEIL,  MVT::ppcf128, Expand);
 110   setOperationAction(ISD::FTRUNC, MVT::ppcf128, Expand);
 111   setOperationAction(ISD::FRINT,  MVT::ppcf128, Expand);
 112   setOperationAction(ISD::FNEARBYINT, MVT::ppcf128, Expand);
 113
 114   // PowerPC has no SREM/UREM instructions
 115   setOperationAction(ISD::SREM, MVT::i32, Expand);
 116   setOperationAction(ISD::UREM, MVT::i32, Expand);
 117   setOperationAction(ISD::SREM, MVT::i64, Expand);
 118   setOperationAction(ISD::UREM, MVT::i64, Expand);
 119
 120   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 121   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 122   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 123   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 124   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 125   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 126   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 127   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 128   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 129
 130   // We don't support sin/cos/sqrt/fmod/pow
 131   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 132   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 133   setOperationAction(ISD::FREM , MVT::f64, Expand);
 134   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 135   setOperationAction(ISD::FMA  , MVT::f64, Expand);
 136   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 137   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 138   setOperationAction(ISD::FREM , MVT::f32, Expand);
 139   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 140   setOperationAction(ISD::FMA  , MVT::f32, Expand);
 141
 142   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 143
 144   // If we're enabling GP optimizations, use hardware square root
 145   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 146     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 147     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 148   }
 149
 150   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 151   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 152
 153   // PowerPC does not have BSWAP, CTPOP or CTTZ
 154   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 155   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 156   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 157   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 158   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 159   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 160   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 161   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 162   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 163   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 164
 165   // PowerPC does not have ROTR
 166   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 167   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 168
 169   // PowerPC does not have Select
 170   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 171   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 172   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 173   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 174
 175   // PowerPC wants to turn select_cc of FP into fsel when possible.
 176   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 177   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 178
 179   // PowerPC wants to optimize integer setcc a bit
 180   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 181
 182   // PowerPC does not have BRCOND which requires SetCC
 183   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 184
 185   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 186
 187   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 188   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 189
 190   // PowerPC does not have [U|S]INT_TO_FP
 191   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 192   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 193
 194   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
 195   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
 196   setOperationAction(ISD::BITCAST, MVT::i64, Expand);
 197   setOperationAction(ISD::BITCAST, MVT::f64, Expand);
 198
 199   // We cannot sextinreg(i1).  Expand to shifts.
 200   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 201
 202   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 203   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 204   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 205   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 206
 207
 208   // We want to legalize GlobalAddress and ConstantPool nodes into the
 209   // appropriate instructions to materialize the address.
 210   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 211   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 212   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 213   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 214   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 215   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 216   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 217   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 218   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 219   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 220
 221   // TRAP is legal.
 222   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 223
 224   // TRAMPOLINE is custom lowered.
 225   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 226   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 227
 228   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 229   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 230
 231   if (TM.getSubtarget<PPCSubtarget>().isSVR4ABI()) {
 232     if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 233       // VAARG always uses double-word chunks, so promote anything smaller.
 234       setOperationAction(ISD::VAARG, MVT::i1, Promote);
 235       AddPromotedToType (ISD::VAARG, MVT::i1, MVT::i64);
 236       setOperationAction(ISD::VAARG, MVT::i8, Promote);
 237       AddPromotedToType (ISD::VAARG, MVT::i8, MVT::i64);
 238       setOperationAction(ISD::VAARG, MVT::i16, Promote);
 239       AddPromotedToType (ISD::VAARG, MVT::i16, MVT::i64);
 240       setOperationAction(ISD::VAARG, MVT::i32, Promote);
 241       AddPromotedToType (ISD::VAARG, MVT::i32, MVT::i64);
 242       setOperationAction(ISD::VAARG, MVT::Other, Expand);
 243     } else {
 244       // VAARG is custom lowered with the 32-bit SVR4 ABI.
 245       setOperationAction(ISD::VAARG, MVT::Other, Custom);
 246       setOperationAction(ISD::VAARG, MVT::i64, Custom);
 247     }
 248   } else
 249     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 250
 251   // Use the default implementation.
 252   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 253   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 254   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 255   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 256   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 257   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 258
 259   // We want to custom lower some of our intrinsics.
 260   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 261
 262   // Comparisons that require checking two conditions.
 263   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 264   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 265   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 266   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 267   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 268   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 269   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 270   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 271   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 272   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 273   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 274   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 275
 276   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 277     // They also have instructions for converting between i64 and fp.
 278     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 279     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 280     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 281     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 282     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 283     // We cannot do this with Promote because i64 is not a legal type.
 284     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 285
 286     // FIXME: disable this lowered code.  This generates 64-bit register values,
 287     // and we don't model the fact that the top part is clobbered by calls.  We
 288     // need to flag these together so that the value isn't live across a call.
 289     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 290   } else {
 291     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 292     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 293   }
 294
 295   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 296     // 64-bit PowerPC implementations can support i64 types directly
 297     addRegisterClass(MVT::i64, &PPC::G8RCRegClass);
 298     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 299     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 300     // 64-bit PowerPC wants to expand i128 shifts itself.
 301     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 302     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 303     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 304   } else {
 305     // 32-bit PowerPC wants to expand i64 shifts itself.
 306     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 307     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 308     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 309   }
 310
 311   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 312     // First set operation action for all vector types to expand. Then we
 313     // will selectively turn on ones that can be effectively codegen'd.
 314     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 315          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 316       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 317
 318       // add/sub are legal for all supported vector VT's.
 319       setOperationAction(ISD::ADD , VT, Legal);
 320       setOperationAction(ISD::SUB , VT, Legal);
 321
 322       // We promote all shuffles to v16i8.
 323       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 324       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 325
 326       // We promote all non-typed operations to v4i32.
 327       setOperationAction(ISD::AND   , VT, Promote);
 328       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 329       setOperationAction(ISD::OR    , VT, Promote);
 330       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 331       setOperationAction(ISD::XOR   , VT, Promote);
 332       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 333       setOperationAction(ISD::LOAD  , VT, Promote);
 334       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 335       setOperationAction(ISD::SELECT, VT, Promote);
 336       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 337       setOperationAction(ISD::STORE, VT, Promote);
 338       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 339
 340       // No other operations are legal.
 341       setOperationAction(ISD::MUL , VT, Expand);
 342       setOperationAction(ISD::SDIV, VT, Expand);
 343       setOperationAction(ISD::SREM, VT, Expand);
 344       setOperationAction(ISD::UDIV, VT, Expand);
 345       setOperationAction(ISD::UREM, VT, Expand);
 346       setOperationAction(ISD::FDIV, VT, Expand);
 347       setOperationAction(ISD::FNEG, VT, Expand);
 348       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 349       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 350       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 351       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 352       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 353       setOperationAction(ISD::UDIVREM, VT, Expand);
 354       setOperationAction(ISD::SDIVREM, VT, Expand);
 355       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 356       setOperationAction(ISD::FPOW, VT, Expand);
 357       setOperationAction(ISD::CTPOP, VT, Expand);
 358       setOperationAction(ISD::CTLZ, VT, Expand);
 359       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 360       setOperationAction(ISD::CTTZ, VT, Expand);
 361       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 362     }
 363
 364     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 365     // with merges, splats, etc.
 366     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 367
 368     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 369     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 370     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 371     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 372     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 373     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 374
 375     addRegisterClass(MVT::v4f32, &PPC::VRRCRegClass);
 376     addRegisterClass(MVT::v4i32, &PPC::VRRCRegClass);
 377     addRegisterClass(MVT::v8i16, &PPC::VRRCRegClass);
 378     addRegisterClass(MVT::v16i8, &PPC::VRRCRegClass);
 379
 380     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 381     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 382     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 383     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 384
 385     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 386     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 387
 388     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 389     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 390     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 391     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 392   }
 393
 394   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport())
 395     setOperationAction(ISD::PREFETCH, MVT::Other, Legal);
 396
 397   setOperationAction(ISD::ATOMIC_LOAD,  MVT::i32, Expand);
 398   setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Expand);
 399
 400   setBooleanContents(ZeroOrOneBooleanContent);
 401   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
 402
 403   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 404     setStackPointerRegisterToSaveRestore(PPC::X1);
 405     setExceptionPointerRegister(PPC::X3);
 406     setExceptionSelectorRegister(PPC::X4);
 407   } else {
 408     setStackPointerRegisterToSaveRestore(PPC::R1);
 409     setExceptionPointerRegister(PPC::R3);
 410     setExceptionSelectorRegister(PPC::R4);
 411   }
 412
 413   // We have target-specific dag combine patterns for the following nodes:
 414   setTargetDAGCombine(ISD::SINT_TO_FP);
 415   setTargetDAGCombine(ISD::STORE);
 416   setTargetDAGCombine(ISD::BR_CC);
 417   setTargetDAGCombine(ISD::BSWAP);
 418
 419   // Darwin long double math library functions have $LDBL128 appended.
 420   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 421     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 422     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 423     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 424     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 425     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 426     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 427     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 428     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 429     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 430     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 431   }
 432
 433   setMinFunctionAlignment(2);
 434   if (PPCSubTarget.isDarwin())
 435     setPrefFunctionAlignment(4);
 436
 437   setInsertFencesForAtomic(true);
 438
 439   setSchedulingPreference(Sched::Hybrid);
 440
 441   computeRegisterProperties();
 442 }
 443
 444 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 445 /// function arguments in the caller parameter area.
 446 unsigned PPCTargetLowering::getByValTypeAlignment(Type *Ty) const {
 447   const TargetMachine &TM = getTargetMachine();
 448   // Darwin passes everything on 4 byte boundary.
 449   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 450     return 4;
 451
 452   // 16byte and wider vectors are passed on 16byte boundary.
 453   if (VectorType *VTy = dyn_cast<VectorType>(Ty))
 454     if (VTy->getBitWidth() >= 128)
 455       return 16;
 456
 457   // The rest is 8 on PPC64 and 4 on PPC32 boundary.
 458    if (PPCSubTarget.isPPC64())
 459      return 8;
 460
 461   return 4;
 462 }
 463
 464 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 465   switch (Opcode) {
 466   default: return 0;
 467   case PPCISD::FSEL:            return "PPCISD::FSEL";
 468   case PPCISD::FCFID:           return "PPCISD::FCFID";
 469   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 470   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 471   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 472   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 473   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 474   case PPCISD::VPERM:           return "PPCISD::VPERM";
 475   case PPCISD::Hi:              return "PPCISD::Hi";
 476   case PPCISD::Lo:              return "PPCISD::Lo";
 477   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 478   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 479   case PPCISD::LOAD:            return "PPCISD::LOAD";
 480   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 481   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 482   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 483   case PPCISD::SRL:             return "PPCISD::SRL";
 484   case PPCISD::SRA:             return "PPCISD::SRA";
 485   case PPCISD::SHL:             return "PPCISD::SHL";
 486   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 487   case PPCISD::STD_32:          return "PPCISD::STD_32";
 488   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 489   case PPCISD::CALL_NOP_SVR4:   return "PPCISD::CALL_NOP_SVR4";
 490   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 491   case PPCISD::NOP:             return "PPCISD::NOP";
 492   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 493   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 494   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 495   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 496   case PPCISD::MFCR:            return "PPCISD::MFCR";
 497   case PPCISD::VCMP:            return "PPCISD::VCMP";
 498   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 499   case PPCISD::LBRX:            return "PPCISD::LBRX";
 500   case PPCISD::STBRX:           return "PPCISD::STBRX";
 501   case PPCISD::LARX:            return "PPCISD::LARX";
 502   case PPCISD::STCX:            return "PPCISD::STCX";
 503   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 504   case PPCISD::MFFS:            return "PPCISD::MFFS";
 505   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 506   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 507   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 508   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 509   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 510   }
 511 }
 512
 513 EVT PPCTargetLowering::getSetCCResultType(EVT VT) const {
 514   return MVT::i32;
 515 }
 516
 517 //===----------------------------------------------------------------------===//
 518 // Node matching predicates, for use by the tblgen matching code.
 519 //===----------------------------------------------------------------------===//
 520
 521 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 522 static bool isFloatingPointZero(SDValue Op) {
 523   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 524     return CFP->getValueAPF().isZero();
 525   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 526     // Maybe this has already been legalized into the constant pool?
 527     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 528       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 529         return CFP->getValueAPF().isZero();
 530   }
 531   return false;
 532 }
 533
 534 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 535 /// true if Op is undef or if it matches the specified value.
 536 static bool isConstantOrUndef(int Op, int Val) {
 537   return Op < 0 || Op == Val;
 538 }
 539
 540 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 541 /// VPKUHUM instruction.
 542 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 543   if (!isUnary) {
 544     for (unsigned i = 0; i != 16; ++i)
 545       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 546         return false;
 547   } else {
 548     for (unsigned i = 0; i != 8; ++i)
 549       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 550           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 551         return false;
 552   }
 553   return true;
 554 }
 555
 556 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 557 /// VPKUWUM instruction.
 558 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 559   if (!isUnary) {
 560     for (unsigned i = 0; i != 16; i += 2)
 561       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 562           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 563         return false;
 564   } else {
 565     for (unsigned i = 0; i != 8; i += 2)
 566       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 567           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 568           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 569           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 570         return false;
 571   }
 572   return true;
 573 }
 574
 575 /// isVMerge - Common function, used to match vmrg* shuffles.
 576 ///
 577 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 578                      unsigned LHSStart, unsigned RHSStart) {
 579   assert(N->getValueType(0) == MVT::v16i8 &&
 580          "PPC only supports shuffles by bytes!");
 581   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 582          "Unsupported merge size!");
 583
 584   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 585     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 586       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 587                              LHSStart+j+i*UnitSize) ||
 588           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 589                              RHSStart+j+i*UnitSize))
 590         return false;
 591     }
 592   return true;
 593 }
 594
 595 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 596 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 597 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 598                              bool isUnary) {
 599   if (!isUnary)
 600     return isVMerge(N, UnitSize, 8, 24);
 601   return isVMerge(N, UnitSize, 8, 8);
 602 }
 603
 604 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 605 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 606 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 607                              bool isUnary) {
 608   if (!isUnary)
 609     return isVMerge(N, UnitSize, 0, 16);
 610   return isVMerge(N, UnitSize, 0, 0);
 611 }
 612
 613
 614 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 615 /// amount, otherwise return -1.
 616 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 617   assert(N->getValueType(0) == MVT::v16i8 &&
 618          "PPC only supports shuffles by bytes!");
 619
 620   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 621
 622   // Find the first non-undef value in the shuffle mask.
 623   unsigned i;
 624   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 625     /*search*/;
 626
 627   if (i == 16) return -1;  // all undef.
 628
 629   // Otherwise, check to see if the rest of the elements are consecutively
 630   // numbered from this value.
 631   unsigned ShiftAmt = SVOp->getMaskElt(i);
 632   if (ShiftAmt < i) return -1;
 633   ShiftAmt -= i;
 634
 635   if (!isUnary) {
 636     // Check the rest of the elements to see if they are consecutive.
 637     for (++i; i != 16; ++i)
 638       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 639         return -1;
 640   } else {
 641     // Check the rest of the elements to see if they are consecutive.
 642     for (++i; i != 16; ++i)
 643       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 644         return -1;
 645   }
 646   return ShiftAmt;
 647 }
 648
 649 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 650 /// specifies a splat of a single element that is suitable for input to
 651 /// VSPLTB/VSPLTH/VSPLTW.
 652 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 653   assert(N->getValueType(0) == MVT::v16i8 &&
 654          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 655
 656   // This is a splat operation if each element of the permute is the same, and
 657   // if the value doesn't reference the second vector.
 658   unsigned ElementBase = N->getMaskElt(0);
 659
 660   // FIXME: Handle UNDEF elements too!
 661   if (ElementBase >= 16)
 662     return false;
 663
 664   // Check that the indices are consecutive, in the case of a multi-byte element
 665   // splatted with a v16i8 mask.
 666   for (unsigned i = 1; i != EltSize; ++i)
 667     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 668       return false;
 669
 670   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 671     if (N->getMaskElt(i) < 0) continue;
 672     for (unsigned j = 0; j != EltSize; ++j)
 673       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 674         return false;
 675   }
 676   return true;
 677 }
 678
 679 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 680 /// are -0.0.
 681 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 682   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 683
 684   APInt APVal, APUndef;
 685   unsigned BitSize;
 686   bool HasAnyUndefs;
 687
 688   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 689     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 690       return CFP->getValueAPF().isNegZero();
 691
 692   return false;
 693 }
 694
 695 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 696 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 697 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 698   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 699   assert(isSplatShuffleMask(SVOp, EltSize));
 700   return SVOp->getMaskElt(0) / EltSize;
 701 }
 702
 703 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 704 /// by using a vspltis[bhw] instruction of the specified element size, return
 705 /// the constant being splatted.  The ByteSize field indicates the number of
 706 /// bytes of each element [124] -> [bhw].
 707 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 708   SDValue OpVal(0, 0);
 709
 710   // If ByteSize of the splat is bigger than the element size of the
 711   // build_vector, then we have a case where we are checking for a splat where
 712   // multiple elements of the buildvector are folded together into a single
 713   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 714   unsigned EltSize = 16/N->getNumOperands();
 715   if (EltSize < ByteSize) {
 716     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 717     SDValue UniquedVals[4];
 718     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 719
 720     // See if all of the elements in the buildvector agree across.
 721     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 722       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 723       // If the element isn't a constant, bail fully out.
 724       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 725
 726
 727       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 728         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 729       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 730         return SDValue();  // no match.
 731     }
 732
 733     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 734     // either constant or undef values that are identical for each chunk.  See
 735     // if these chunks can form into a larger vspltis*.
 736
 737     // Check to see if all of the leading entries are either 0 or -1.  If
 738     // neither, then this won't fit into the immediate field.
 739     bool LeadingZero = true;
 740     bool LeadingOnes = true;
 741     for (unsigned i = 0; i != Multiple-1; ++i) {
 742       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 743
 744       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 745       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 746     }
 747     // Finally, check the least significant entry.
 748     if (LeadingZero) {
 749       if (UniquedVals[Multiple-1].getNode() == 0)
 750         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 751       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 752       if (Val < 16)
 753         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 754     }
 755     if (LeadingOnes) {
 756       if (UniquedVals[Multiple-1].getNode() == 0)
 757         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 758       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 759       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 760         return DAG.getTargetConstant(Val, MVT::i32);
 761     }
 762
 763     return SDValue();
 764   }
 765
 766   // Check to see if this buildvec has a single non-undef value in its elements.
 767   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 768     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 769     if (OpVal.getNode() == 0)
 770       OpVal = N->getOperand(i);
 771     else if (OpVal != N->getOperand(i))
 772       return SDValue();
 773   }
 774
 775   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 776
 777   unsigned ValSizeInBytes = EltSize;
 778   uint64_t Value = 0;
 779   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 780     Value = CN->getZExtValue();
 781   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 782     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 783     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 784   }
 785
 786   // If the splat value is larger than the element value, then we can never do
 787   // this splat.  The only case that we could fit the replicated bits into our
 788   // immediate field for would be zero, and we prefer to use vxor for it.
 789   if (ValSizeInBytes < ByteSize) return SDValue();
 790
 791   // If the element value is larger than the splat value, cut it in half and
 792   // check to see if the two halves are equal.  Continue doing this until we
 793   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 794   while (ValSizeInBytes > ByteSize) {
 795     ValSizeInBytes >>= 1;
 796
 797     // If the top half equals the bottom half, we're still ok.
 798     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 799          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 800       return SDValue();
 801   }
 802
 803   // Properly sign extend the value.
 804   int ShAmt = (4-ByteSize)*8;
 805   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 806
 807   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 808   if (MaskVal == 0) return SDValue();
 809
 810   // Finally, if this value fits in a 5 bit sext field, return it
 811   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 812     return DAG.getTargetConstant(MaskVal, MVT::i32);
 813   return SDValue();
 814 }
 815
 816 //===----------------------------------------------------------------------===//
 817 //  Addressing Mode Selection
 818 //===----------------------------------------------------------------------===//
 819
 820 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 821 /// or 64-bit immediate, and if the value can be accurately represented as a
 822 /// sign extension from a 16-bit value.  If so, this returns true and the
 823 /// immediate.
 824 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 825   if (N->getOpcode() != ISD::Constant)
 826     return false;
 827
 828   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 829   if (N->getValueType(0) == MVT::i32)
 830     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 831   else
 832     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 833 }
 834 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 835   return isIntS16Immediate(Op.getNode(), Imm);
 836 }
 837
 838
 839 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 840 /// can be represented as an indexed [r+r] operation.  Returns false if it
 841 /// can be more efficiently represented with [r+imm].
 842 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 843                                             SDValue &Index,
 844                                             SelectionDAG &DAG) const {
 845   short imm = 0;
 846   if (N.getOpcode() == ISD::ADD) {
 847     if (isIntS16Immediate(N.getOperand(1), imm))
 848       return false;    // r+i
 849     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 850       return false;    // r+i
 851
 852     Base = N.getOperand(0);
 853     Index = N.getOperand(1);
 854     return true;
 855   } else if (N.getOpcode() == ISD::OR) {
 856     if (isIntS16Immediate(N.getOperand(1), imm))
 857       return false;    // r+i can fold it if we can.
 858
 859     // If this is an or of disjoint bitfields, we can codegen this as an add
 860     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 861     // disjoint.
 862     APInt LHSKnownZero, LHSKnownOne;
 863     APInt RHSKnownZero, RHSKnownOne;
 864     DAG.ComputeMaskedBits(N.getOperand(0),
 865                           LHSKnownZero, LHSKnownOne);
 866
 867     if (LHSKnownZero.getBoolValue()) {
 868       DAG.ComputeMaskedBits(N.getOperand(1),
 869                             RHSKnownZero, RHSKnownOne);
 870       // If all of the bits are known zero on the LHS or RHS, the add won't
 871       // carry.
 872       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 873         Base = N.getOperand(0);
 874         Index = N.getOperand(1);
 875         return true;
 876       }
 877     }
 878   }
 879
 880   return false;
 881 }
 882
 883 /// Returns true if the address N can be represented by a base register plus
 884 /// a signed 16-bit displacement [r+imm], and if it is not better
 885 /// represented as reg+reg.
 886 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 887                                             SDValue &Base,
 888                                             SelectionDAG &DAG) const {
 889   // FIXME dl should come from parent load or store, not from address
 890   DebugLoc dl = N.getDebugLoc();
 891   // If this can be more profitably realized as r+r, fail.
 892   if (SelectAddressRegReg(N, Disp, Base, DAG))
 893     return false;
 894
 895   if (N.getOpcode() == ISD::ADD) {
 896     short imm = 0;
 897     if (isIntS16Immediate(N.getOperand(1), imm)) {
 898       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 899       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 900         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 901       } else {
 902         Base = N.getOperand(0);
 903       }
 904       return true; // [r+i]
 905     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 906       // Match LOAD (ADD (X, Lo(G))).
 907       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 908              && "Cannot handle constant offsets yet!");
 909       Disp = N.getOperand(1).getOperand(0);  // The global address.
 910       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 911              Disp.getOpcode() == ISD::TargetGlobalTLSAddress ||
 912              Disp.getOpcode() == ISD::TargetConstantPool ||
 913              Disp.getOpcode() == ISD::TargetJumpTable);
 914       Base = N.getOperand(0);
 915       return true;  // [&g+r]
 916     }
 917   } else if (N.getOpcode() == ISD::OR) {
 918     short imm = 0;
 919     if (isIntS16Immediate(N.getOperand(1), imm)) {
 920       // If this is an or of disjoint bitfields, we can codegen this as an add
 921       // (for better address arithmetic) if the LHS and RHS of the OR are
 922       // provably disjoint.
 923       APInt LHSKnownZero, LHSKnownOne;
 924       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
 925
 926       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 927         // If all of the bits are known zero on the LHS or RHS, the add won't
 928         // carry.
 929         Base = N.getOperand(0);
 930         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 931         return true;
 932       }
 933     }
 934   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 935     // Loading from a constant address.
 936
 937     // If this address fits entirely in a 16-bit sext immediate field, codegen
 938     // this as "d, 0"
 939     short Imm;
 940     if (isIntS16Immediate(CN, Imm)) {
 941       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 942       Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 943                              CN->getValueType(0));
 944       return true;
 945     }
 946
 947     // Handle 32-bit sext immediates with LIS + addr mode.
 948     if (CN->getValueType(0) == MVT::i32 ||
 949         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 950       int Addr = (int)CN->getZExtValue();
 951
 952       // Otherwise, break this down into an LIS + disp.
 953       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 954
 955       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 956       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 957       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 958       return true;
 959     }
 960   }
 961
 962   Disp = DAG.getTargetConstant(0, getPointerTy());
 963   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 964     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 965   else
 966     Base = N;
 967   return true;      // [r+0]
 968 }
 969
 970 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 971 /// represented as an indexed [r+r] operation.
 972 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 973                                                 SDValue &Index,
 974                                                 SelectionDAG &DAG) const {
 975   // Check to see if we can easily represent this as an [r+r] address.  This
 976   // will fail if it thinks that the address is more profitably represented as
 977   // reg+imm, e.g. where imm = 0.
 978   if (SelectAddressRegReg(N, Base, Index, DAG))
 979     return true;
 980
 981   // If the operand is an addition, always emit this as [r+r], since this is
 982   // better (for code size, and execution, as the memop does the add for free)
 983   // than emitting an explicit add.
 984   if (N.getOpcode() == ISD::ADD) {
 985     Base = N.getOperand(0);
 986     Index = N.getOperand(1);
 987     return true;
 988   }
 989
 990   // Otherwise, do it the hard way, using R0 as the base register.
 991   Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 992                          N.getValueType());
 993   Index = N;
 994   return true;
 995 }
 996
 997 /// SelectAddressRegImmShift - Returns true if the address N can be
 998 /// represented by a base register plus a signed 14-bit displacement
 999 /// [r+imm*4].  Suitable for use by STD and friends.
1000 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
1001                                                  SDValue &Base,
1002                                                  SelectionDAG &DAG) const {
1003   // FIXME dl should come from the parent load or store, not the address
1004   DebugLoc dl = N.getDebugLoc();
1005   // If this can be more profitably realized as r+r, fail.
1006   if (SelectAddressRegReg(N, Disp, Base, DAG))
1007     return false;
1008
1009   if (N.getOpcode() == ISD::ADD) {
1010     short imm = 0;
1011     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1012       Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1013       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
1014         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1015       } else {
1016         Base = N.getOperand(0);
1017       }
1018       return true; // [r+i]
1019     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
1020       // Match LOAD (ADD (X, Lo(G))).
1021       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
1022              && "Cannot handle constant offsets yet!");
1023       Disp = N.getOperand(1).getOperand(0);  // The global address.
1024       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
1025              Disp.getOpcode() == ISD::TargetConstantPool ||
1026              Disp.getOpcode() == ISD::TargetJumpTable);
1027       Base = N.getOperand(0);
1028       return true;  // [&g+r]
1029     }
1030   } else if (N.getOpcode() == ISD::OR) {
1031     short imm = 0;
1032     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1033       // If this is an or of disjoint bitfields, we can codegen this as an add
1034       // (for better address arithmetic) if the LHS and RHS of the OR are
1035       // provably disjoint.
1036       APInt LHSKnownZero, LHSKnownOne;
1037       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
1038       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1039         // If all of the bits are known zero on the LHS or RHS, the add won't
1040         // carry.
1041         Base = N.getOperand(0);
1042         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1043         return true;
1044       }
1045     }
1046   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1047     // Loading from a constant address.  Verify low two bits are clear.
1048     if ((CN->getZExtValue() & 3) == 0) {
1049       // If this address fits entirely in a 14-bit sext immediate field, codegen
1050       // this as "d, 0"
1051       short Imm;
1052       if (isIntS16Immediate(CN, Imm)) {
1053         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1054         Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1055                                CN->getValueType(0));
1056         return true;
1057       }
1058
1059       // Fold the low-part of 32-bit absolute addresses into addr mode.
1060       if (CN->getValueType(0) == MVT::i32 ||
1061           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1062         int Addr = (int)CN->getZExtValue();
1063
1064         // Otherwise, break this down into an LIS + disp.
1065         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1066         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1067         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1068         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1069         return true;
1070       }
1071     }
1072   }
1073
1074   Disp = DAG.getTargetConstant(0, getPointerTy());
1075   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1076     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1077   else
1078     Base = N;
1079   return true;      // [r+0]
1080 }
1081
1082
1083 /// getPreIndexedAddressParts - returns true by value, base pointer and
1084 /// offset pointer and addressing mode by reference if the node's address
1085 /// can be legally represented as pre-indexed load / store address.
1086 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1087                                                   SDValue &Offset,
1088                                                   ISD::MemIndexedMode &AM,
1089                                                   SelectionDAG &DAG) const {
1090   if (DisablePPCPreinc) return false;
1091
1092   SDValue Ptr;
1093   EVT VT;
1094   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1095     Ptr = LD->getBasePtr();
1096     VT = LD->getMemoryVT();
1097
1098   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1099     Ptr = ST->getBasePtr();
1100     VT  = ST->getMemoryVT();
1101   } else
1102     return false;
1103
1104   // PowerPC doesn't have preinc load/store instructions for vectors.
1105   if (VT.isVector())
1106     return false;
1107
1108   if (SelectAddressRegReg(Ptr, Offset, Base, DAG)) {
1109     AM = ISD::PRE_INC;
1110     return true;
1111   }
1112
1113   // LDU/STU use reg+imm*4, others use reg+imm.
1114   if (VT != MVT::i64) {
1115     // reg + imm
1116     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1117       return false;
1118   } else {
1119     // reg + imm * 4.
1120     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1121       return false;
1122   }
1123
1124   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1125     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1126     // sext i32 to i64 when addr mode is r+i.
1127     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1128         LD->getExtensionType() == ISD::SEXTLOAD &&
1129         isa<ConstantSDNode>(Offset))
1130       return false;
1131   }
1132
1133   AM = ISD::PRE_INC;
1134   return true;
1135 }
1136
1137 //===----------------------------------------------------------------------===//
1138 //  LowerOperation implementation
1139 //===----------------------------------------------------------------------===//
1140
1141 /// GetLabelAccessInfo - Return true if we should reference labels using a
1142 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1143 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1144                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1145   HiOpFlags = PPCII::MO_HA16;
1146   LoOpFlags = PPCII::MO_LO16;
1147
1148   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1149   // non-darwin platform.  We don't support PIC on other platforms yet.
1150   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1151                TM.getSubtarget<PPCSubtarget>().isDarwin();
1152   if (isPIC) {
1153     HiOpFlags |= PPCII::MO_PIC_FLAG;
1154     LoOpFlags |= PPCII::MO_PIC_FLAG;
1155   }
1156
1157   // If this is a reference to a global value that requires a non-lazy-ptr, make
1158   // sure that instruction lowering adds it.
1159   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1160     HiOpFlags |= PPCII::MO_NLP_FLAG;
1161     LoOpFlags |= PPCII::MO_NLP_FLAG;
1162
1163     if (GV->hasHiddenVisibility()) {
1164       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1165       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1166     }
1167   }
1168
1169   return isPIC;
1170 }
1171
1172 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1173                              SelectionDAG &DAG) {
1174   EVT PtrVT = HiPart.getValueType();
1175   SDValue Zero = DAG.getConstant(0, PtrVT);
1176   DebugLoc DL = HiPart.getDebugLoc();
1177
1178   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1179   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1180
1181   // With PIC, the first instruction is actually "GR+hi(&G)".
1182   if (isPIC)
1183     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1184                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1185
1186   // Generate non-pic code that has direct accesses to the constant pool.
1187   // The address of the global is just (hi(&g)+lo(&g)).
1188   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1189 }
1190
1191 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1192                                              SelectionDAG &DAG) const {
1193   EVT PtrVT = Op.getValueType();
1194   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1195   const Constant *C = CP->getConstVal();
1196
1197   unsigned MOHiFlag, MOLoFlag;
1198   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1199   SDValue CPIHi =
1200     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1201   SDValue CPILo =
1202     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1203   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1204 }
1205
1206 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1207   EVT PtrVT = Op.getValueType();
1208   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1209
1210   unsigned MOHiFlag, MOLoFlag;
1211   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1212   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1213   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1214   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1215 }
1216
1217 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1218                                              SelectionDAG &DAG) const {
1219   EVT PtrVT = Op.getValueType();
1220
1221   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1222
1223   unsigned MOHiFlag, MOLoFlag;
1224   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1225   SDValue TgtBAHi = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOHiFlag);
1226   SDValue TgtBALo = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOLoFlag);
1227   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1228 }
1229
1230 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1231                                               SelectionDAG &DAG) const {
1232
1233   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1234   DebugLoc dl = GA->getDebugLoc();
1235   const GlobalValue *GV = GA->getGlobal();
1236   EVT PtrVT = getPointerTy();
1237   bool is64bit = PPCSubTarget.isPPC64();
1238
1239   TLSModel::Model model = getTargetMachine().getTLSModel(GV);
1240
1241   SDValue TGAHi = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1242                                              PPCII::MO_TPREL16_HA);
1243   SDValue TGALo = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1244                                              PPCII::MO_TPREL16_LO);
1245
1246   if (model != TLSModel::LocalExec)
1247     llvm_unreachable("only local-exec TLS mode supported");
1248   SDValue TLSReg = DAG.getRegister(is64bit ? PPC::X13 : PPC::R2,
1249                                    is64bit ? MVT::i64 : MVT::i32);
1250   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, TGAHi, TLSReg);
1251   return DAG.getNode(PPCISD::Lo, dl, PtrVT, TGALo, Hi);
1252 }
1253
1254 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1255                                               SelectionDAG &DAG) const {
1256   EVT PtrVT = Op.getValueType();
1257   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1258   DebugLoc DL = GSDN->getDebugLoc();
1259   const GlobalValue *GV = GSDN->getGlobal();
1260
1261   // 64-bit SVR4 ABI code is always position-independent.
1262   // The actual address of the GlobalValue is stored in the TOC.
1263   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1264     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1265     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1266                        DAG.getRegister(PPC::X2, MVT::i64));
1267   }
1268
1269   unsigned MOHiFlag, MOLoFlag;
1270   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1271
1272   SDValue GAHi =
1273     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1274   SDValue GALo =
1275     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1276
1277   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1278
1279   // If the global reference is actually to a non-lazy-pointer, we have to do an
1280   // extra load to get the address of the global.
1281   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1282     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1283                       false, false, false, 0);
1284   return Ptr;
1285 }
1286
1287 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1288   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1289   DebugLoc dl = Op.getDebugLoc();
1290
1291   // If we're comparing for equality to zero, expose the fact that this is
1292   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1293   // fold the new nodes.
1294   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1295     if (C->isNullValue() && CC == ISD::SETEQ) {
1296       EVT VT = Op.getOperand(0).getValueType();
1297       SDValue Zext = Op.getOperand(0);
1298       if (VT.bitsLT(MVT::i32)) {
1299         VT = MVT::i32;
1300         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1301       }
1302       unsigned Log2b = Log2_32(VT.getSizeInBits());
1303       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1304       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1305                                 DAG.getConstant(Log2b, MVT::i32));
1306       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1307     }
1308     // Leave comparisons against 0 and -1 alone for now, since they're usually
1309     // optimized.  FIXME: revisit this when we can custom lower all setcc
1310     // optimizations.
1311     if (C->isAllOnesValue() || C->isNullValue())
1312       return SDValue();
1313   }
1314
1315   // If we have an integer seteq/setne, turn it into a compare against zero
1316   // by xor'ing the rhs with the lhs, which is faster than setting a
1317   // condition register, reading it back out, and masking the correct bit.  The
1318   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1319   // the result to other bit-twiddling opportunities.
1320   EVT LHSVT = Op.getOperand(0).getValueType();
1321   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1322     EVT VT = Op.getValueType();
1323     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1324                                 Op.getOperand(1));
1325     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1326   }
1327   return SDValue();
1328 }
1329
1330 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1331                                       const PPCSubtarget &Subtarget) const {
1332   SDNode *Node = Op.getNode();
1333   EVT VT = Node->getValueType(0);
1334   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1335   SDValue InChain = Node->getOperand(0);
1336   SDValue VAListPtr = Node->getOperand(1);
1337   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
1338   DebugLoc dl = Node->getDebugLoc();
1339
1340   assert(!Subtarget.isPPC64() && "LowerVAARG is PPC32 only");
1341
1342   // gpr_index
1343   SDValue GprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1344                                     VAListPtr, MachinePointerInfo(SV), MVT::i8,
1345                                     false, false, 0);
1346   InChain = GprIndex.getValue(1);
1347
1348   if (VT == MVT::i64) {
1349     // Check if GprIndex is even
1350     SDValue GprAnd = DAG.getNode(ISD::AND, dl, MVT::i32, GprIndex,
1351                                  DAG.getConstant(1, MVT::i32));
1352     SDValue CC64 = DAG.getSetCC(dl, MVT::i32, GprAnd,
1353                                 DAG.getConstant(0, MVT::i32), ISD::SETNE);
1354     SDValue GprIndexPlusOne = DAG.getNode(ISD::ADD, dl, MVT::i32, GprIndex,
1355                                           DAG.getConstant(1, MVT::i32));
1356     // Align GprIndex to be even if it isn't
1357     GprIndex = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC64, GprIndexPlusOne,
1358                            GprIndex);
1359   }
1360
1361   // fpr index is 1 byte after gpr
1362   SDValue FprPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1363                                DAG.getConstant(1, MVT::i32));
1364
1365   // fpr
1366   SDValue FprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1367                                     FprPtr, MachinePointerInfo(SV), MVT::i8,
1368                                     false, false, 0);
1369   InChain = FprIndex.getValue(1);
1370
1371   SDValue RegSaveAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1372                                        DAG.getConstant(8, MVT::i32));
1373
1374   SDValue OverflowAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1375                                         DAG.getConstant(4, MVT::i32));
1376
1377   // areas
1378   SDValue OverflowArea = DAG.getLoad(MVT::i32, dl, InChain, OverflowAreaPtr,
1379                                      MachinePointerInfo(), false, false,
1380                                      false, 0);
1381   InChain = OverflowArea.getValue(1);
1382
1383   SDValue RegSaveArea = DAG.getLoad(MVT::i32, dl, InChain, RegSaveAreaPtr,
1384                                     MachinePointerInfo(), false, false,
1385                                     false, 0);
1386   InChain = RegSaveArea.getValue(1);
1387
1388   // select overflow_area if index > 8
1389   SDValue CC = DAG.getSetCC(dl, MVT::i32, VT.isInteger() ? GprIndex : FprIndex,
1390                             DAG.getConstant(8, MVT::i32), ISD::SETLT);
1391
1392   // adjustment constant gpr_index * 4/8
1393   SDValue RegConstant = DAG.getNode(ISD::MUL, dl, MVT::i32,
1394                                     VT.isInteger() ? GprIndex : FprIndex,
1395                                     DAG.getConstant(VT.isInteger() ? 4 : 8,
1396                                                     MVT::i32));
1397
1398   // OurReg = RegSaveArea + RegConstant
1399   SDValue OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, RegSaveArea,
1400                                RegConstant);
1401
1402   // Floating types are 32 bytes into RegSaveArea
1403   if (VT.isFloatingPoint())
1404     OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, OurReg,
1405                          DAG.getConstant(32, MVT::i32));
1406
1407   // increase {f,g}pr_index by 1 (or 2 if VT is i64)
1408   SDValue IndexPlus1 = DAG.getNode(ISD::ADD, dl, MVT::i32,
1409                                    VT.isInteger() ? GprIndex : FprIndex,
1410                                    DAG.getConstant(VT == MVT::i64 ? 2 : 1,
1411                                                    MVT::i32));
1412
1413   InChain = DAG.getTruncStore(InChain, dl, IndexPlus1,
1414                               VT.isInteger() ? VAListPtr : FprPtr,
1415                               MachinePointerInfo(SV),
1416                               MVT::i8, false, false, 0);
1417
1418   // determine if we should load from reg_save_area or overflow_area
1419   SDValue Result = DAG.getNode(ISD::SELECT, dl, PtrVT, CC, OurReg, OverflowArea);
1420
1421   // increase overflow_area by 4/8 if gpr/fpr > 8
1422   SDValue OverflowAreaPlusN = DAG.getNode(ISD::ADD, dl, PtrVT, OverflowArea,
1423                                           DAG.getConstant(VT.isInteger() ? 4 : 8,
1424                                           MVT::i32));
1425
1426   OverflowArea = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC, OverflowArea,
1427                              OverflowAreaPlusN);
1428
1429   InChain = DAG.getTruncStore(InChain, dl, OverflowArea,
1430                               OverflowAreaPtr,
1431                               MachinePointerInfo(),
1432                               MVT::i32, false, false, 0);
1433
1434   return DAG.getLoad(VT, dl, InChain, Result, MachinePointerInfo(),
1435                      false, false, false, 0);
1436 }
1437
1438 SDValue PPCTargetLowering::LowerADJUST_TRAMPOLINE(SDValue Op,
1439                                                   SelectionDAG &DAG) const {
1440   return Op.getOperand(0);
1441 }
1442
1443 SDValue PPCTargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
1444                                                 SelectionDAG &DAG) const {
1445   SDValue Chain = Op.getOperand(0);
1446   SDValue Trmp = Op.getOperand(1); // trampoline
1447   SDValue FPtr = Op.getOperand(2); // nested function
1448   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1449   DebugLoc dl = Op.getDebugLoc();
1450
1451   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1452   bool isPPC64 = (PtrVT == MVT::i64);
1453   Type *IntPtrTy =
1454     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType(
1455                                                              *DAG.getContext());
1456
1457   TargetLowering::ArgListTy Args;
1458   TargetLowering::ArgListEntry Entry;
1459
1460   Entry.Ty = IntPtrTy;
1461   Entry.Node = Trmp; Args.push_back(Entry);
1462
1463   // TrampSize == (isPPC64 ? 48 : 40);
1464   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1465                                isPPC64 ? MVT::i64 : MVT::i32);
1466   Args.push_back(Entry);
1467
1468   Entry.Node = FPtr; Args.push_back(Entry);
1469   Entry.Node = Nest; Args.push_back(Entry);
1470
1471   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1472   TargetLowering::CallLoweringInfo CLI(Chain,
1473                                        Type::getVoidTy(*DAG.getContext()),
1474                                        false, false, false, false, 0,
1475                                        CallingConv::C,
1476                 /*isTailCall=*/false,
1477                                        /*doesNotRet=*/false,
1478                                        /*isReturnValueUsed=*/true,
1479                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1480                 Args, DAG, dl);
1481   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1482
1483   return CallResult.second;
1484 }
1485
1486 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1487                                         const PPCSubtarget &Subtarget) const {
1488   MachineFunction &MF = DAG.getMachineFunction();
1489   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1490
1491   DebugLoc dl = Op.getDebugLoc();
1492
1493   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1494     // vastart just stores the address of the VarArgsFrameIndex slot into the
1495     // memory location argument.
1496     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1497     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1498     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1499     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1500                         MachinePointerInfo(SV),
1501                         false, false, 0);
1502   }
1503
1504   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1505   // We suppose the given va_list is already allocated.
1506   //
1507   // typedef struct {
1508   //  char gpr;     /* index into the array of 8 GPRs
1509   //                 * stored in the register save area
1510   //                 * gpr=0 corresponds to r3,
1511   //                 * gpr=1 to r4, etc.
1512   //                 */
1513   //  char fpr;     /* index into the array of 8 FPRs
1514   //                 * stored in the register save area
1515   //                 * fpr=0 corresponds to f1,
1516   //                 * fpr=1 to f2, etc.
1517   //                 */
1518   //  char *overflow_arg_area;
1519   //                /* location on stack that holds
1520   //                 * the next overflow argument
1521   //                 */
1522   //  char *reg_save_area;
1523   //               /* where r3:r10 and f1:f8 (if saved)
1524   //                * are stored
1525   //                */
1526   // } va_list[1];
1527
1528
1529   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1530   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1531
1532
1533   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1534
1535   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1536                                             PtrVT);
1537   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1538                                  PtrVT);
1539
1540   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1541   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1542
1543   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1544   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1545
1546   uint64_t FPROffset = 1;
1547   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1548
1549   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1550
1551   // Store first byte : number of int regs
1552   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1553                                          Op.getOperand(1),
1554                                          MachinePointerInfo(SV),
1555                                          MVT::i8, false, false, 0);
1556   uint64_t nextOffset = FPROffset;
1557   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1558                                   ConstFPROffset);
1559
1560   // Store second byte : number of float regs
1561   SDValue secondStore =
1562     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1563                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1564                       false, false, 0);
1565   nextOffset += StackOffset;
1566   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1567
1568   // Store second word : arguments given on stack
1569   SDValue thirdStore =
1570     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1571                  MachinePointerInfo(SV, nextOffset),
1572                  false, false, 0);
1573   nextOffset += FrameOffset;
1574   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1575
1576   // Store third word : arguments given in registers
1577   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1578                       MachinePointerInfo(SV, nextOffset),
1579                       false, false, 0);
1580
1581 }
1582
1583 #include "PPCGenCallingConv.inc"
1584
1585 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1586                                      CCValAssign::LocInfo &LocInfo,
1587                                      ISD::ArgFlagsTy &ArgFlags,
1588                                      CCState &State) {
1589   return true;
1590 }
1591
1592 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1593                                             MVT &LocVT,
1594                                             CCValAssign::LocInfo &LocInfo,
1595                                             ISD::ArgFlagsTy &ArgFlags,
1596                                             CCState &State) {
1597   static const uint16_t ArgRegs[] = {
1598     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1599     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1600   };
1601   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1602
1603   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1604
1605   // Skip one register if the first unallocated register has an even register
1606   // number and there are still argument registers available which have not been
1607   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1608   // need to skip a register if RegNum is odd.
1609   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1610     State.AllocateReg(ArgRegs[RegNum]);
1611   }
1612
1613   // Always return false here, as this function only makes sure that the first
1614   // unallocated register has an odd register number and does not actually
1615   // allocate a register for the current argument.
1616   return false;
1617 }
1618
1619 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1620                                               MVT &LocVT,
1621                                               CCValAssign::LocInfo &LocInfo,
1622                                               ISD::ArgFlagsTy &ArgFlags,
1623                                               CCState &State) {
1624   static const uint16_t ArgRegs[] = {
1625     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1626     PPC::F8
1627   };
1628
1629   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1630
1631   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1632
1633   // If there is only one Floating-point register left we need to put both f64
1634   // values of a split ppc_fp128 value on the stack.
1635   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1636     State.AllocateReg(ArgRegs[RegNum]);
1637   }
1638
1639   // Always return false here, as this function only makes sure that the two f64
1640   // values a ppc_fp128 value is split into are both passed in registers or both
1641   // passed on the stack and does not actually allocate a register for the
1642   // current argument.
1643   return false;
1644 }
1645
1646 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1647 /// on Darwin.
1648 static const uint16_t *GetFPR() {
1649   static const uint16_t FPR[] = {
1650     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1651     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1652   };
1653
1654   return FPR;
1655 }
1656
1657 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1658 /// the stack.
1659 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1660                                        unsigned PtrByteSize) {
1661   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1662   if (Flags.isByVal())
1663     ArgSize = Flags.getByValSize();
1664   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1665
1666   return ArgSize;
1667 }
1668
1669 SDValue
1670 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1671                                         CallingConv::ID CallConv, bool isVarArg,
1672                                         const SmallVectorImpl<ISD::InputArg>
1673                                           &Ins,
1674                                         DebugLoc dl, SelectionDAG &DAG,
1675                                         SmallVectorImpl<SDValue> &InVals)
1676                                           const {
1677   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
1678     return LowerFormalArguments_SVR4(Chain, CallConv, isVarArg, Ins,
1679                                      dl, DAG, InVals);
1680   } else {
1681     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1682                                        dl, DAG, InVals);
1683   }
1684 }
1685
1686 SDValue
1687 PPCTargetLowering::LowerFormalArguments_SVR4(
1688                                       SDValue Chain,
1689                                       CallingConv::ID CallConv, bool isVarArg,
1690                                       const SmallVectorImpl<ISD::InputArg>
1691                                         &Ins,
1692                                       DebugLoc dl, SelectionDAG &DAG,
1693                                       SmallVectorImpl<SDValue> &InVals) const {
1694
1695   // 32-bit SVR4 ABI Stack Frame Layout:
1696   //              +-----------------------------------+
1697   //        +-->  |            Back chain             |
1698   //        |     +-----------------------------------+
1699   //        |     | Floating-point register save area |
1700   //        |     +-----------------------------------+
1701   //        |     |    General register save area     |
1702   //        |     +-----------------------------------+
1703   //        |     |          CR save word             |
1704   //        |     +-----------------------------------+
1705   //        |     |         VRSAVE save word          |
1706   //        |     +-----------------------------------+
1707   //        |     |         Alignment padding         |
1708   //        |     +-----------------------------------+
1709   //        |     |     Vector register save area     |
1710   //        |     +-----------------------------------+
1711   //        |     |       Local variable space        |
1712   //        |     +-----------------------------------+
1713   //        |     |        Parameter list area        |
1714   //        |     +-----------------------------------+
1715   //        |     |           LR save word            |
1716   //        |     +-----------------------------------+
1717   // SP-->  +---  |            Back chain             |
1718   //              +-----------------------------------+
1719   //
1720   // Specifications:
1721   //   System V Application Binary Interface PowerPC Processor Supplement
1722   //   AltiVec Technology Programming Interface Manual
1723
1724   MachineFunction &MF = DAG.getMachineFunction();
1725   MachineFrameInfo *MFI = MF.getFrameInfo();
1726   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1727
1728   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1729   // Potential tail calls could cause overwriting of argument stack slots.
1730   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1731                        (CallConv == CallingConv::Fast));
1732   unsigned PtrByteSize = 4;
1733
1734   // Assign locations to all of the incoming arguments.
1735   SmallVector<CCValAssign, 16> ArgLocs;
1736   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1737                  getTargetMachine(), ArgLocs, *DAG.getContext());
1738
1739   // Reserve space for the linkage area on the stack.
1740   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
1741
1742   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1743
1744   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1745     CCValAssign &VA = ArgLocs[i];
1746
1747     // Arguments stored in registers.
1748     if (VA.isRegLoc()) {
1749       const TargetRegisterClass *RC;
1750       EVT ValVT = VA.getValVT();
1751
1752       switch (ValVT.getSimpleVT().SimpleTy) {
1753         default:
1754           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1755         case MVT::i32:
1756           RC = &PPC::GPRCRegClass;
1757           break;
1758         case MVT::f32:
1759           RC = &PPC::F4RCRegClass;
1760           break;
1761         case MVT::f64:
1762           RC = &PPC::F8RCRegClass;
1763           break;
1764         case MVT::v16i8:
1765         case MVT::v8i16:
1766         case MVT::v4i32:
1767         case MVT::v4f32:
1768           RC = &PPC::VRRCRegClass;
1769           break;
1770       }
1771
1772       // Transform the arguments stored in physical registers into virtual ones.
1773       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1774       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1775
1776       InVals.push_back(ArgValue);
1777     } else {
1778       // Argument stored in memory.
1779       assert(VA.isMemLoc());
1780
1781       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1782       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1783                                       isImmutable);
1784
1785       // Create load nodes to retrieve arguments from the stack.
1786       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1787       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1788                                    MachinePointerInfo(),
1789                                    false, false, false, 0));
1790     }
1791   }
1792
1793   // Assign locations to all of the incoming aggregate by value arguments.
1794   // Aggregates passed by value are stored in the local variable space of the
1795   // caller's stack frame, right above the parameter list area.
1796   SmallVector<CCValAssign, 16> ByValArgLocs;
1797   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1798                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
1799
1800   // Reserve stack space for the allocations in CCInfo.
1801   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1802
1803   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1804
1805   // Area that is at least reserved in the caller of this function.
1806   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1807
1808   // Set the size that is at least reserved in caller of this function.  Tail
1809   // call optimized function's reserved stack space needs to be aligned so that
1810   // taking the difference between two stack areas will result in an aligned
1811   // stack.
1812   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1813
1814   MinReservedArea =
1815     std::max(MinReservedArea,
1816              PPCFrameLowering::getMinCallFrameSize(false, false));
1817
1818   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
1819     getStackAlignment();
1820   unsigned AlignMask = TargetAlign-1;
1821   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1822
1823   FI->setMinReservedArea(MinReservedArea);
1824
1825   SmallVector<SDValue, 8> MemOps;
1826
1827   // If the function takes variable number of arguments, make a frame index for
1828   // the start of the first vararg value... for expansion of llvm.va_start.
1829   if (isVarArg) {
1830     static const uint16_t GPArgRegs[] = {
1831       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1832       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1833     };
1834     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1835
1836     static const uint16_t FPArgRegs[] = {
1837       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1838       PPC::F8
1839     };
1840     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1841
1842     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1843                                                           NumGPArgRegs));
1844     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1845                                                           NumFPArgRegs));
1846
1847     // Make room for NumGPArgRegs and NumFPArgRegs.
1848     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1849                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1850
1851     FuncInfo->setVarArgsStackOffset(
1852       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1853                              CCInfo.getNextStackOffset(), true));
1854
1855     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1856     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1857
1858     // The fixed integer arguments of a variadic function are stored to the
1859     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
1860     // the result of va_next.
1861     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1862       // Get an existing live-in vreg, or add a new one.
1863       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
1864       if (!VReg)
1865         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1866
1867       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1868       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1869                                    MachinePointerInfo(), false, false, 0);
1870       MemOps.push_back(Store);
1871       // Increment the address by four for the next argument to store
1872       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1873       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1874     }
1875
1876     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1877     // is set.
1878     // The double arguments are stored to the VarArgsFrameIndex
1879     // on the stack.
1880     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1881       // Get an existing live-in vreg, or add a new one.
1882       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
1883       if (!VReg)
1884         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1885
1886       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1887       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1888                                    MachinePointerInfo(), false, false, 0);
1889       MemOps.push_back(Store);
1890       // Increment the address by eight for the next argument to store
1891       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1892                                          PtrVT);
1893       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1894     }
1895   }
1896
1897   if (!MemOps.empty())
1898     Chain = DAG.getNode(ISD::TokenFactor, dl,
1899                         MVT::Other, &MemOps[0], MemOps.size());
1900
1901   return Chain;
1902 }
1903
1904 SDValue
1905 PPCTargetLowering::LowerFormalArguments_Darwin(
1906                                       SDValue Chain,
1907                                       CallingConv::ID CallConv, bool isVarArg,
1908                                       const SmallVectorImpl<ISD::InputArg>
1909                                         &Ins,
1910                                       DebugLoc dl, SelectionDAG &DAG,
1911                                       SmallVectorImpl<SDValue> &InVals) const {
1912   // TODO: add description of PPC stack frame format, or at least some docs.
1913   //
1914   MachineFunction &MF = DAG.getMachineFunction();
1915   MachineFrameInfo *MFI = MF.getFrameInfo();
1916   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1917
1918   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1919   bool isPPC64 = PtrVT == MVT::i64;
1920   // Potential tail calls could cause overwriting of argument stack slots.
1921   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1922                        (CallConv == CallingConv::Fast));
1923   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1924
1925   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
1926   // Area that is at least reserved in caller of this function.
1927   unsigned MinReservedArea = ArgOffset;
1928
1929   static const uint16_t GPR_32[] = {           // 32-bit registers.
1930     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1931     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1932   };
1933   static const uint16_t GPR_64[] = {           // 64-bit registers.
1934     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1935     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1936   };
1937
1938   static const uint16_t *FPR = GetFPR();
1939
1940   static const uint16_t VR[] = {
1941     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1942     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1943   };
1944
1945   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1946   const unsigned Num_FPR_Regs = 13;
1947   const unsigned Num_VR_Regs  = array_lengthof( VR);
1948
1949   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1950
1951   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
1952
1953   // In 32-bit non-varargs functions, the stack space for vectors is after the
1954   // stack space for non-vectors.  We do not use this space unless we have
1955   // too many vectors to fit in registers, something that only occurs in
1956   // constructed examples:), but we have to walk the arglist to figure
1957   // that out...for the pathological case, compute VecArgOffset as the
1958   // start of the vector parameter area.  Computing VecArgOffset is the
1959   // entire point of the following loop.
1960   unsigned VecArgOffset = ArgOffset;
1961   if (!isVarArg && !isPPC64) {
1962     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
1963          ++ArgNo) {
1964       EVT ObjectVT = Ins[ArgNo].VT;
1965       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1966
1967       if (Flags.isByVal()) {
1968         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1969         unsigned ObjSize = Flags.getByValSize();
1970         unsigned ArgSize =
1971                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1972         VecArgOffset += ArgSize;
1973         continue;
1974       }
1975
1976       switch(ObjectVT.getSimpleVT().SimpleTy) {
1977       default: llvm_unreachable("Unhandled argument type!");
1978       case MVT::i32:
1979       case MVT::f32:
1980         VecArgOffset += isPPC64 ? 8 : 4;
1981         break;
1982       case MVT::i64:  // PPC64
1983       case MVT::f64:
1984         VecArgOffset += 8;
1985         break;
1986       case MVT::v4f32:
1987       case MVT::v4i32:
1988       case MVT::v8i16:
1989       case MVT::v16i8:
1990         // Nothing to do, we're only looking at Nonvector args here.
1991         break;
1992       }
1993     }
1994   }
1995   // We've found where the vector parameter area in memory is.  Skip the
1996   // first 12 parameters; these don't use that memory.
1997   VecArgOffset = ((VecArgOffset+15)/16)*16;
1998   VecArgOffset += 12*16;
1999
2000   // Add DAG nodes to load the arguments or copy them out of registers.  On
2001   // entry to a function on PPC, the arguments start after the linkage area,
2002   // although the first ones are often in registers.
2003
2004   SmallVector<SDValue, 8> MemOps;
2005   unsigned nAltivecParamsAtEnd = 0;
2006   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
2007     SDValue ArgVal;
2008     bool needsLoad = false;
2009     EVT ObjectVT = Ins[ArgNo].VT;
2010     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
2011     unsigned ArgSize = ObjSize;
2012     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2013
2014     unsigned CurArgOffset = ArgOffset;
2015
2016     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
2017     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
2018         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
2019       if (isVarArg || isPPC64) {
2020         MinReservedArea = ((MinReservedArea+15)/16)*16;
2021         MinReservedArea += CalculateStackSlotSize(ObjectVT,
2022                                                   Flags,
2023                                                   PtrByteSize);
2024       } else  nAltivecParamsAtEnd++;
2025     } else
2026       // Calculate min reserved area.
2027       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
2028                                                 Flags,
2029                                                 PtrByteSize);
2030
2031     // FIXME the codegen can be much improved in some cases.
2032     // We do not have to keep everything in memory.
2033     if (Flags.isByVal()) {
2034       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
2035       ObjSize = Flags.getByValSize();
2036       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2037       // Objects of size 1 and 2 are right justified, everything else is
2038       // left justified.  This means the memory address is adjusted forwards.
2039       if (ObjSize==1 || ObjSize==2) {
2040         CurArgOffset = CurArgOffset + (4 - ObjSize);
2041       }
2042       // The value of the object is its address.
2043       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
2044       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2045       InVals.push_back(FIN);
2046       if (ObjSize==1 || ObjSize==2) {
2047         if (GPR_idx != Num_GPR_Regs) {
2048           unsigned VReg;
2049           if (isPPC64)
2050             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2051           else
2052             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2053           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2054           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2055                                             MachinePointerInfo(),
2056                                             ObjSize==1 ? MVT::i8 : MVT::i16,
2057                                             false, false, 0);
2058           MemOps.push_back(Store);
2059           ++GPR_idx;
2060         }
2061
2062         ArgOffset += PtrByteSize;
2063
2064         continue;
2065       }
2066       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2067         // Store whatever pieces of the object are in registers
2068         // to memory.  ArgVal will be address of the beginning of
2069         // the object.
2070         if (GPR_idx != Num_GPR_Regs) {
2071           unsigned VReg;
2072           if (isPPC64)
2073             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2074           else
2075             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2076           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2077           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2078           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2079           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2080                                        MachinePointerInfo(),
2081                                        false, false, 0);
2082           MemOps.push_back(Store);
2083           ++GPR_idx;
2084           ArgOffset += PtrByteSize;
2085         } else {
2086           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
2087           break;
2088         }
2089       }
2090       continue;
2091     }
2092
2093     switch (ObjectVT.getSimpleVT().SimpleTy) {
2094     default: llvm_unreachable("Unhandled argument type!");
2095     case MVT::i32:
2096       if (!isPPC64) {
2097         if (GPR_idx != Num_GPR_Regs) {
2098           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2099           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2100           ++GPR_idx;
2101         } else {
2102           needsLoad = true;
2103           ArgSize = PtrByteSize;
2104         }
2105         // All int arguments reserve stack space in the Darwin ABI.
2106         ArgOffset += PtrByteSize;
2107         break;
2108       }
2109       // FALLTHROUGH
2110     case MVT::i64:  // PPC64
2111       if (GPR_idx != Num_GPR_Regs) {
2112         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2113         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2114
2115         if (ObjectVT == MVT::i32) {
2116           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2117           // value to MVT::i64 and then truncate to the correct register size.
2118           if (Flags.isSExt())
2119             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
2120                                  DAG.getValueType(ObjectVT));
2121           else if (Flags.isZExt())
2122             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
2123                                  DAG.getValueType(ObjectVT));
2124
2125           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
2126         }
2127
2128         ++GPR_idx;
2129       } else {
2130         needsLoad = true;
2131         ArgSize = PtrByteSize;
2132       }
2133       // All int arguments reserve stack space in the Darwin ABI.
2134       ArgOffset += 8;
2135       break;
2136
2137     case MVT::f32:
2138     case MVT::f64:
2139       // Every 4 bytes of argument space consumes one of the GPRs available for
2140       // argument passing.
2141       if (GPR_idx != Num_GPR_Regs) {
2142         ++GPR_idx;
2143         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2144           ++GPR_idx;
2145       }
2146       if (FPR_idx != Num_FPR_Regs) {
2147         unsigned VReg;
2148
2149         if (ObjectVT == MVT::f32)
2150           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2151         else
2152           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2153
2154         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2155         ++FPR_idx;
2156       } else {
2157         needsLoad = true;
2158       }
2159
2160       // All FP arguments reserve stack space in the Darwin ABI.
2161       ArgOffset += isPPC64 ? 8 : ObjSize;
2162       break;
2163     case MVT::v4f32:
2164     case MVT::v4i32:
2165     case MVT::v8i16:
2166     case MVT::v16i8:
2167       // Note that vector arguments in registers don't reserve stack space,
2168       // except in varargs functions.
2169       if (VR_idx != Num_VR_Regs) {
2170         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2171         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2172         if (isVarArg) {
2173           while ((ArgOffset % 16) != 0) {
2174             ArgOffset += PtrByteSize;
2175             if (GPR_idx != Num_GPR_Regs)
2176               GPR_idx++;
2177           }
2178           ArgOffset += 16;
2179           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2180         }
2181         ++VR_idx;
2182       } else {
2183         if (!isVarArg && !isPPC64) {
2184           // Vectors go after all the nonvectors.
2185           CurArgOffset = VecArgOffset;
2186           VecArgOffset += 16;
2187         } else {
2188           // Vectors are aligned.
2189           ArgOffset = ((ArgOffset+15)/16)*16;
2190           CurArgOffset = ArgOffset;
2191           ArgOffset += 16;
2192         }
2193         needsLoad = true;
2194       }
2195       break;
2196     }
2197
2198     // We need to load the argument to a virtual register if we determined above
2199     // that we ran out of physical registers of the appropriate type.
2200     if (needsLoad) {
2201       int FI = MFI->CreateFixedObject(ObjSize,
2202                                       CurArgOffset + (ArgSize - ObjSize),
2203                                       isImmutable);
2204       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2205       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2206                            false, false, false, 0);
2207     }
2208
2209     InVals.push_back(ArgVal);
2210   }
2211
2212   // Set the size that is at least reserved in caller of this function.  Tail
2213   // call optimized function's reserved stack space needs to be aligned so that
2214   // taking the difference between two stack areas will result in an aligned
2215   // stack.
2216   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2217   // Add the Altivec parameters at the end, if needed.
2218   if (nAltivecParamsAtEnd) {
2219     MinReservedArea = ((MinReservedArea+15)/16)*16;
2220     MinReservedArea += 16*nAltivecParamsAtEnd;
2221   }
2222   MinReservedArea =
2223     std::max(MinReservedArea,
2224              PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2225   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
2226     getStackAlignment();
2227   unsigned AlignMask = TargetAlign-1;
2228   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2229   FI->setMinReservedArea(MinReservedArea);
2230
2231   // If the function takes variable number of arguments, make a frame index for
2232   // the start of the first vararg value... for expansion of llvm.va_start.
2233   if (isVarArg) {
2234     int Depth = ArgOffset;
2235
2236     FuncInfo->setVarArgsFrameIndex(
2237       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2238                              Depth, true));
2239     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2240
2241     // If this function is vararg, store any remaining integer argument regs
2242     // to their spots on the stack so that they may be loaded by deferencing the
2243     // result of va_next.
2244     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2245       unsigned VReg;
2246
2247       if (isPPC64)
2248         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2249       else
2250         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2251
2252       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2253       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2254                                    MachinePointerInfo(), false, false, 0);
2255       MemOps.push_back(Store);
2256       // Increment the address by four for the next argument to store
2257       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2258       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2259     }
2260   }
2261
2262   if (!MemOps.empty())
2263     Chain = DAG.getNode(ISD::TokenFactor, dl,
2264                         MVT::Other, &MemOps[0], MemOps.size());
2265
2266   return Chain;
2267 }
2268
2269 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
2270 /// linkage area for the Darwin ABI.
2271 static unsigned
2272 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2273                                      bool isPPC64,
2274                                      bool isVarArg,
2275                                      unsigned CC,
2276                                      const SmallVectorImpl<ISD::OutputArg>
2277                                        &Outs,
2278                                      const SmallVectorImpl<SDValue> &OutVals,
2279                                      unsigned &nAltivecParamsAtEnd) {
2280   // Count how many bytes are to be pushed on the stack, including the linkage
2281   // area, and parameter passing area.  We start with 24/48 bytes, which is
2282   // prereserved space for [SP][CR][LR][3 x unused].
2283   unsigned NumBytes = PPCFrameLowering::getLinkageSize(isPPC64, true);
2284   unsigned NumOps = Outs.size();
2285   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2286
2287   // Add up all the space actually used.
2288   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2289   // they all go in registers, but we must reserve stack space for them for
2290   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2291   // assigned stack space in order, with padding so Altivec parameters are
2292   // 16-byte aligned.
2293   nAltivecParamsAtEnd = 0;
2294   for (unsigned i = 0; i != NumOps; ++i) {
2295     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2296     EVT ArgVT = Outs[i].VT;
2297     // Varargs Altivec parameters are padded to a 16 byte boundary.
2298     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2299         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2300       if (!isVarArg && !isPPC64) {
2301         // Non-varargs Altivec parameters go after all the non-Altivec
2302         // parameters; handle those later so we know how much padding we need.
2303         nAltivecParamsAtEnd++;
2304         continue;
2305       }
2306       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2307       NumBytes = ((NumBytes+15)/16)*16;
2308     }
2309     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2310   }
2311
2312    // Allow for Altivec parameters at the end, if needed.
2313   if (nAltivecParamsAtEnd) {
2314     NumBytes = ((NumBytes+15)/16)*16;
2315     NumBytes += 16*nAltivecParamsAtEnd;
2316   }
2317
2318   // The prolog code of the callee may store up to 8 GPR argument registers to
2319   // the stack, allowing va_start to index over them in memory if its varargs.
2320   // Because we cannot tell if this is needed on the caller side, we have to
2321   // conservatively assume that it is needed.  As such, make sure we have at
2322   // least enough stack space for the caller to store the 8 GPRs.
2323   NumBytes = std::max(NumBytes,
2324                       PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2325
2326   // Tail call needs the stack to be aligned.
2327   if (CC == CallingConv::Fast && DAG.getTarget().Options.GuaranteedTailCallOpt){
2328     unsigned TargetAlign = DAG.getMachineFunction().getTarget().
2329       getFrameLowering()->getStackAlignment();
2330     unsigned AlignMask = TargetAlign-1;
2331     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2332   }
2333
2334   return NumBytes;
2335 }
2336
2337 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2338 /// adjusted to accommodate the arguments for the tailcall.
2339 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2340                                    unsigned ParamSize) {
2341
2342   if (!isTailCall) return 0;
2343
2344   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2345   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2346   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2347   // Remember only if the new adjustement is bigger.
2348   if (SPDiff < FI->getTailCallSPDelta())
2349     FI->setTailCallSPDelta(SPDiff);
2350
2351   return SPDiff;
2352 }
2353
2354 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2355 /// for tail call optimization. Targets which want to do tail call
2356 /// optimization should implement this function.
2357 bool
2358 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2359                                                      CallingConv::ID CalleeCC,
2360                                                      bool isVarArg,
2361                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2362                                                      SelectionDAG& DAG) const {
2363   if (!getTargetMachine().Options.GuaranteedTailCallOpt)
2364     return false;
2365
2366   // Variable argument functions are not supported.
2367   if (isVarArg)
2368     return false;
2369
2370   MachineFunction &MF = DAG.getMachineFunction();
2371   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2372   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2373     // Functions containing by val parameters are not supported.
2374     for (unsigned i = 0; i != Ins.size(); i++) {
2375        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2376        if (Flags.isByVal()) return false;
2377     }
2378
2379     // Non PIC/GOT  tail calls are supported.
2380     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2381       return true;
2382
2383     // At the moment we can only do local tail calls (in same module, hidden
2384     // or protected) if we are generating PIC.
2385     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2386       return G->getGlobal()->hasHiddenVisibility()
2387           || G->getGlobal()->hasProtectedVisibility();
2388   }
2389
2390   return false;
2391 }
2392
2393 /// isCallCompatibleAddress - Return the immediate to use if the specified
2394 /// 32-bit value is representable in the immediate field of a BxA instruction.
2395 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2396   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2397   if (!C) return 0;
2398
2399   int Addr = C->getZExtValue();
2400   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2401       (Addr << 6 >> 6) != Addr)
2402     return 0;  // Top 6 bits have to be sext of immediate.
2403
2404   return DAG.getConstant((int)C->getZExtValue() >> 2,
2405                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2406 }
2407
2408 namespace {
2409
2410 struct TailCallArgumentInfo {
2411   SDValue Arg;
2412   SDValue FrameIdxOp;
2413   int       FrameIdx;
2414
2415   TailCallArgumentInfo() : FrameIdx(0) {}
2416 };
2417
2418 }
2419
2420 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2421 static void
2422 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2423                                            SDValue Chain,
2424                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2425                    SmallVector<SDValue, 8> &MemOpChains,
2426                    DebugLoc dl) {
2427   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2428     SDValue Arg = TailCallArgs[i].Arg;
2429     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2430     int FI = TailCallArgs[i].FrameIdx;
2431     // Store relative to framepointer.
2432     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2433                                        MachinePointerInfo::getFixedStack(FI),
2434                                        false, false, 0));
2435   }
2436 }
2437
2438 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2439 /// the appropriate stack slot for the tail call optimized function call.
2440 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2441                                                MachineFunction &MF,
2442                                                SDValue Chain,
2443                                                SDValue OldRetAddr,
2444                                                SDValue OldFP,
2445                                                int SPDiff,
2446                                                bool isPPC64,
2447                                                bool isDarwinABI,
2448                                                DebugLoc dl) {
2449   if (SPDiff) {
2450     // Calculate the new stack slot for the return address.
2451     int SlotSize = isPPC64 ? 8 : 4;
2452     int NewRetAddrLoc = SPDiff + PPCFrameLowering::getReturnSaveOffset(isPPC64,
2453                                                                    isDarwinABI);
2454     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2455                                                           NewRetAddrLoc, true);
2456     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2457     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2458     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2459                          MachinePointerInfo::getFixedStack(NewRetAddr),
2460                          false, false, 0);
2461
2462     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2463     // slot as the FP is never overwritten.
2464     if (isDarwinABI) {
2465       int NewFPLoc =
2466         SPDiff + PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2467       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2468                                                           true);
2469       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2470       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2471                            MachinePointerInfo::getFixedStack(NewFPIdx),
2472                            false, false, 0);
2473     }
2474   }
2475   return Chain;
2476 }
2477
2478 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2479 /// the position of the argument.
2480 static void
2481 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2482                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2483                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2484   int Offset = ArgOffset + SPDiff;
2485   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2486   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2487   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2488   SDValue FIN = DAG.getFrameIndex(FI, VT);
2489   TailCallArgumentInfo Info;
2490   Info.Arg = Arg;
2491   Info.FrameIdxOp = FIN;
2492   Info.FrameIdx = FI;
2493   TailCallArguments.push_back(Info);
2494 }
2495
2496 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2497 /// stack slot. Returns the chain as result and the loaded frame pointers in
2498 /// LROpOut/FPOpout. Used when tail calling.
2499 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2500                                                         int SPDiff,
2501                                                         SDValue Chain,
2502                                                         SDValue &LROpOut,
2503                                                         SDValue &FPOpOut,
2504                                                         bool isDarwinABI,
2505                                                         DebugLoc dl) const {
2506   if (SPDiff) {
2507     // Load the LR and FP stack slot for later adjusting.
2508     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2509     LROpOut = getReturnAddrFrameIndex(DAG);
2510     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2511                           false, false, false, 0);
2512     Chain = SDValue(LROpOut.getNode(), 1);
2513
2514     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2515     // slot as the FP is never overwritten.
2516     if (isDarwinABI) {
2517       FPOpOut = getFramePointerFrameIndex(DAG);
2518       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2519                             false, false, false, 0);
2520       Chain = SDValue(FPOpOut.getNode(), 1);
2521     }
2522   }
2523   return Chain;
2524 }
2525
2526 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2527 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2528 /// specified by the specific parameter attribute. The copy will be passed as
2529 /// a byval function parameter.
2530 /// Sometimes what we are copying is the end of a larger object, the part that
2531 /// does not fit in registers.
2532 static SDValue
2533 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2534                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2535                           DebugLoc dl) {
2536   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2537   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2538                        false, false, MachinePointerInfo(0),
2539                        MachinePointerInfo(0));
2540 }
2541
2542 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2543 /// tail calls.
2544 static void
2545 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2546                  SDValue Arg, SDValue PtrOff, int SPDiff,
2547                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2548                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2549                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2550                  DebugLoc dl) {
2551   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2552   if (!isTailCall) {
2553     if (isVector) {
2554       SDValue StackPtr;
2555       if (isPPC64)
2556         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2557       else
2558         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2559       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2560                            DAG.getConstant(ArgOffset, PtrVT));
2561     }
2562     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2563                                        MachinePointerInfo(), false, false, 0));
2564   // Calculate and remember argument location.
2565   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2566                                   TailCallArguments);
2567 }
2568
2569 static
2570 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2571                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2572                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2573                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2574   MachineFunction &MF = DAG.getMachineFunction();
2575
2576   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2577   // might overwrite each other in case of tail call optimization.
2578   SmallVector<SDValue, 8> MemOpChains2;
2579   // Do not flag preceding copytoreg stuff together with the following stuff.
2580   InFlag = SDValue();
2581   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2582                                     MemOpChains2, dl);
2583   if (!MemOpChains2.empty())
2584     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2585                         &MemOpChains2[0], MemOpChains2.size());
2586
2587   // Store the return address to the appropriate stack slot.
2588   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2589                                         isPPC64, isDarwinABI, dl);
2590
2591   // Emit callseq_end just before tailcall node.
2592   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2593                              DAG.getIntPtrConstant(0, true), InFlag);
2594   InFlag = Chain.getValue(1);
2595 }
2596
2597 static
2598 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2599                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2600                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2601                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2602                      const PPCSubtarget &PPCSubTarget) {
2603
2604   bool isPPC64 = PPCSubTarget.isPPC64();
2605   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
2606
2607   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2608   NodeTys.push_back(MVT::Other);   // Returns a chain
2609   NodeTys.push_back(MVT::Glue);    // Returns a flag for retval copy to use.
2610
2611   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2612
2613   bool needIndirectCall = true;
2614   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2615     // If this is an absolute destination address, use the munged value.
2616     Callee = SDValue(Dest, 0);
2617     needIndirectCall = false;
2618   }
2619
2620   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2621     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2622     // Use indirect calls for ALL functions calls in JIT mode, since the
2623     // far-call stubs may be outside relocation limits for a BL instruction.
2624     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2625       unsigned OpFlags = 0;
2626       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2627           (PPCSubTarget.getTargetTriple().isMacOSX() &&
2628            PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5)) &&
2629           (G->getGlobal()->isDeclaration() ||
2630            G->getGlobal()->isWeakForLinker())) {
2631         // PC-relative references to external symbols should go through $stub,
2632         // unless we're building with the leopard linker or later, which
2633         // automatically synthesizes these stubs.
2634         OpFlags = PPCII::MO_DARWIN_STUB;
2635       }
2636
2637       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
2638       // every direct call is) turn it into a TargetGlobalAddress /
2639       // TargetExternalSymbol node so that legalize doesn't hack it.
2640       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2641                                           Callee.getValueType(),
2642                                           0, OpFlags);
2643       needIndirectCall = false;
2644     }
2645   }
2646
2647   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2648     unsigned char OpFlags = 0;
2649
2650     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2651         (PPCSubTarget.getTargetTriple().isMacOSX() &&
2652          PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5))) {
2653       // PC-relative references to external symbols should go through $stub,
2654       // unless we're building with the leopard linker or later, which
2655       // automatically synthesizes these stubs.
2656       OpFlags = PPCII::MO_DARWIN_STUB;
2657     }
2658
2659     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
2660                                          OpFlags);
2661     needIndirectCall = false;
2662   }
2663
2664   if (needIndirectCall) {
2665     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2666     // to do the call, we can't use PPCISD::CALL.
2667     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2668
2669     if (isSVR4ABI && isPPC64) {
2670       // Function pointers in the 64-bit SVR4 ABI do not point to the function
2671       // entry point, but to the function descriptor (the function entry point
2672       // address is part of the function descriptor though).
2673       // The function descriptor is a three doubleword structure with the
2674       // following fields: function entry point, TOC base address and
2675       // environment pointer.
2676       // Thus for a call through a function pointer, the following actions need
2677       // to be performed:
2678       //   1. Save the TOC of the caller in the TOC save area of its stack
2679       //      frame (this is done in LowerCall_Darwin()).
2680       //   2. Load the address of the function entry point from the function
2681       //      descriptor.
2682       //   3. Load the TOC of the callee from the function descriptor into r2.
2683       //   4. Load the environment pointer from the function descriptor into
2684       //      r11.
2685       //   5. Branch to the function entry point address.
2686       //   6. On return of the callee, the TOC of the caller needs to be
2687       //      restored (this is done in FinishCall()).
2688       //
2689       // All those operations are flagged together to ensure that no other
2690       // operations can be scheduled in between. E.g. without flagging the
2691       // operations together, a TOC access in the caller could be scheduled
2692       // between the load of the callee TOC and the branch to the callee, which
2693       // results in the TOC access going through the TOC of the callee instead
2694       // of going through the TOC of the caller, which leads to incorrect code.
2695
2696       // Load the address of the function entry point from the function
2697       // descriptor.
2698       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Glue);
2699       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
2700                                         InFlag.getNode() ? 3 : 2);
2701       Chain = LoadFuncPtr.getValue(1);
2702       InFlag = LoadFuncPtr.getValue(2);
2703
2704       // Load environment pointer into r11.
2705       // Offset of the environment pointer within the function descriptor.
2706       SDValue PtrOff = DAG.getIntPtrConstant(16);
2707
2708       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
2709       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
2710                                        InFlag);
2711       Chain = LoadEnvPtr.getValue(1);
2712       InFlag = LoadEnvPtr.getValue(2);
2713
2714       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
2715                                         InFlag);
2716       Chain = EnvVal.getValue(0);
2717       InFlag = EnvVal.getValue(1);
2718
2719       // Load TOC of the callee into r2. We are using a target-specific load
2720       // with r2 hard coded, because the result of a target-independent load
2721       // would never go directly into r2, since r2 is a reserved register (which
2722       // prevents the register allocator from allocating it), resulting in an
2723       // additional register being allocated and an unnecessary move instruction
2724       // being generated.
2725       VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2726       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
2727                                        Callee, InFlag);
2728       Chain = LoadTOCPtr.getValue(0);
2729       InFlag = LoadTOCPtr.getValue(1);
2730
2731       MTCTROps[0] = Chain;
2732       MTCTROps[1] = LoadFuncPtr;
2733       MTCTROps[2] = InFlag;
2734     }
2735
2736     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2737                         2 + (InFlag.getNode() != 0));
2738     InFlag = Chain.getValue(1);
2739
2740     NodeTys.clear();
2741     NodeTys.push_back(MVT::Other);
2742     NodeTys.push_back(MVT::Glue);
2743     Ops.push_back(Chain);
2744     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
2745     Callee.setNode(0);
2746     // Add CTR register as callee so a bctr can be emitted later.
2747     if (isTailCall)
2748       Ops.push_back(DAG.getRegister(isPPC64 ? PPC::CTR8 : PPC::CTR, PtrVT));
2749   }
2750
2751   // If this is a direct call, pass the chain and the callee.
2752   if (Callee.getNode()) {
2753     Ops.push_back(Chain);
2754     Ops.push_back(Callee);
2755   }
2756   // If this is a tail call add stack pointer delta.
2757   if (isTailCall)
2758     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2759
2760   // Add argument registers to the end of the list so that they are known live
2761   // into the call.
2762   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2763     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2764                                   RegsToPass[i].second.getValueType()));
2765
2766   return CallOpc;
2767 }
2768
2769 SDValue
2770 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2771                                    CallingConv::ID CallConv, bool isVarArg,
2772                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2773                                    DebugLoc dl, SelectionDAG &DAG,
2774                                    SmallVectorImpl<SDValue> &InVals) const {
2775
2776   SmallVector<CCValAssign, 16> RVLocs;
2777   CCState CCRetInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2778                     getTargetMachine(), RVLocs, *DAG.getContext());
2779   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2780
2781   // Copy all of the result registers out of their specified physreg.
2782   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2783     CCValAssign &VA = RVLocs[i];
2784     EVT VT = VA.getValVT();
2785     assert(VA.isRegLoc() && "Can only return in registers!");
2786     Chain = DAG.getCopyFromReg(Chain, dl,
2787                                VA.getLocReg(), VT, InFlag).getValue(1);
2788     InVals.push_back(Chain.getValue(0));
2789     InFlag = Chain.getValue(2);
2790   }
2791
2792   return Chain;
2793 }
2794
2795 SDValue
2796 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
2797                               bool isTailCall, bool isVarArg,
2798                               SelectionDAG &DAG,
2799                               SmallVector<std::pair<unsigned, SDValue>, 8>
2800                                 &RegsToPass,
2801                               SDValue InFlag, SDValue Chain,
2802                               SDValue &Callee,
2803                               int SPDiff, unsigned NumBytes,
2804                               const SmallVectorImpl<ISD::InputArg> &Ins,
2805                               SmallVectorImpl<SDValue> &InVals) const {
2806   std::vector<EVT> NodeTys;
2807   SmallVector<SDValue, 8> Ops;
2808   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
2809                                  isTailCall, RegsToPass, Ops, NodeTys,
2810                                  PPCSubTarget);
2811
2812   // When performing tail call optimization the callee pops its arguments off
2813   // the stack. Account for this here so these bytes can be pushed back on in
2814   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2815   int BytesCalleePops =
2816     (CallConv == CallingConv::Fast &&
2817      getTargetMachine().Options.GuaranteedTailCallOpt) ? NumBytes : 0;
2818
2819   // Add a register mask operand representing the call-preserved registers.
2820   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2821   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
2822   assert(Mask && "Missing call preserved mask for calling convention");
2823   Ops.push_back(DAG.getRegisterMask(Mask));
2824
2825   if (InFlag.getNode())
2826     Ops.push_back(InFlag);
2827
2828   // Emit tail call.
2829   if (isTailCall) {
2830     // If this is the first return lowered for this function, add the regs
2831     // to the liveout set for the function.
2832     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2833       SmallVector<CCValAssign, 16> RVLocs;
2834       CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2835                      getTargetMachine(), RVLocs, *DAG.getContext());
2836       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2837       for (unsigned i = 0; i != RVLocs.size(); ++i)
2838         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2839     }
2840
2841     assert(((Callee.getOpcode() == ISD::Register &&
2842              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
2843             Callee.getOpcode() == ISD::TargetExternalSymbol ||
2844             Callee.getOpcode() == ISD::TargetGlobalAddress ||
2845             isa<ConstantSDNode>(Callee)) &&
2846     "Expecting an global address, external symbol, absolute value or register");
2847
2848     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
2849   }
2850
2851   // Add a NOP immediately after the branch instruction when using the 64-bit
2852   // SVR4 ABI. At link time, if caller and callee are in a different module and
2853   // thus have a different TOC, the call will be replaced with a call to a stub
2854   // function which saves the current TOC, loads the TOC of the callee and
2855   // branches to the callee. The NOP will be replaced with a load instruction
2856   // which restores the TOC of the caller from the TOC save slot of the current
2857   // stack frame. If caller and callee belong to the same module (and have the
2858   // same TOC), the NOP will remain unchanged.
2859
2860   bool needsTOCRestore = false;
2861   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
2862     if (CallOpc == PPCISD::BCTRL_SVR4) {
2863       // This is a call through a function pointer.
2864       // Restore the caller TOC from the save area into R2.
2865       // See PrepareCall() for more information about calls through function
2866       // pointers in the 64-bit SVR4 ABI.
2867       // We are using a target-specific load with r2 hard coded, because the
2868       // result of a target-independent load would never go directly into r2,
2869       // since r2 is a reserved register (which prevents the register allocator
2870       // from allocating it), resulting in an additional register being
2871       // allocated and an unnecessary move instruction being generated.
2872       needsTOCRestore = true;
2873     } else if (CallOpc == PPCISD::CALL_SVR4) {
2874       // Otherwise insert NOP.
2875       CallOpc = PPCISD::CALL_NOP_SVR4;
2876     }
2877   }
2878
2879   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2880   InFlag = Chain.getValue(1);
2881
2882   if (needsTOCRestore) {
2883     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2884     Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
2885     InFlag = Chain.getValue(1);
2886   }
2887
2888   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2889                              DAG.getIntPtrConstant(BytesCalleePops, true),
2890                              InFlag);
2891   if (!Ins.empty())
2892     InFlag = Chain.getValue(1);
2893
2894   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2895                          Ins, dl, DAG, InVals);
2896 }
2897
2898 SDValue
2899 PPCTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2900                              SmallVectorImpl<SDValue> &InVals) const {
2901   SelectionDAG &DAG                     = CLI.DAG;
2902   DebugLoc &dl                          = CLI.DL;
2903   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2904   SmallVector<SDValue, 32> &OutVals     = CLI.OutVals;
2905   SmallVector<ISD::InputArg, 32> &Ins   = CLI.Ins;
2906   SDValue Chain                         = CLI.Chain;
2907   SDValue Callee                        = CLI.Callee;
2908   bool &isTailCall                      = CLI.IsTailCall;
2909   CallingConv::ID CallConv              = CLI.CallConv;
2910   bool isVarArg                         = CLI.IsVarArg;
2911
2912   if (isTailCall)
2913     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
2914                                                    Ins, DAG);
2915
2916   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
2917     return LowerCall_SVR4(Chain, Callee, CallConv, isVarArg,
2918                           isTailCall, Outs, OutVals, Ins,
2919                           dl, DAG, InVals);
2920
2921   return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
2922                           isTailCall, Outs, OutVals, Ins,
2923                           dl, DAG, InVals);
2924 }
2925
2926 SDValue
2927 PPCTargetLowering::LowerCall_SVR4(SDValue Chain, SDValue Callee,
2928                                   CallingConv::ID CallConv, bool isVarArg,
2929                                   bool isTailCall,
2930                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2931                                   const SmallVectorImpl<SDValue> &OutVals,
2932                                   const SmallVectorImpl<ISD::InputArg> &Ins,
2933                                   DebugLoc dl, SelectionDAG &DAG,
2934                                   SmallVectorImpl<SDValue> &InVals) const {
2935   // See PPCTargetLowering::LowerFormalArguments_SVR4() for a description
2936   // of the 32-bit SVR4 ABI stack frame layout.
2937
2938   assert((CallConv == CallingConv::C ||
2939           CallConv == CallingConv::Fast) && "Unknown calling convention!");
2940
2941   unsigned PtrByteSize = 4;
2942
2943   MachineFunction &MF = DAG.getMachineFunction();
2944
2945   // Mark this function as potentially containing a function that contains a
2946   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2947   // and restoring the callers stack pointer in this functions epilog. This is
2948   // done because by tail calling the called function might overwrite the value
2949   // in this function's (MF) stack pointer stack slot 0(SP).
2950   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
2951       CallConv == CallingConv::Fast)
2952     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2953
2954   // Count how many bytes are to be pushed on the stack, including the linkage
2955   // area, parameter list area and the part of the local variable space which
2956   // contains copies of aggregates which are passed by value.
2957
2958   // Assign locations to all of the outgoing arguments.
2959   SmallVector<CCValAssign, 16> ArgLocs;
2960   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2961                  getTargetMachine(), ArgLocs, *DAG.getContext());
2962
2963   // Reserve space for the linkage area on the stack.
2964   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
2965
2966   if (isVarArg) {
2967     // Handle fixed and variable vector arguments differently.
2968     // Fixed vector arguments go into registers as long as registers are
2969     // available. Variable vector arguments always go into memory.
2970     unsigned NumArgs = Outs.size();
2971
2972     for (unsigned i = 0; i != NumArgs; ++i) {
2973       MVT ArgVT = Outs[i].VT;
2974       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2975       bool Result;
2976
2977       if (Outs[i].IsFixed) {
2978         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
2979                              CCInfo);
2980       } else {
2981         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
2982                                     ArgFlags, CCInfo);
2983       }
2984
2985       if (Result) {
2986 #ifndef NDEBUG
2987         errs() << "Call operand #" << i << " has unhandled type "
2988              << EVT(ArgVT).getEVTString() << "\n";
2989 #endif
2990         llvm_unreachable(0);
2991       }
2992     }
2993   } else {
2994     // All arguments are treated the same.
2995     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
2996   }
2997
2998   // Assign locations to all of the outgoing aggregate by value arguments.
2999   SmallVector<CCValAssign, 16> ByValArgLocs;
3000   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3001                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
3002
3003   // Reserve stack space for the allocations in CCInfo.
3004   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
3005
3006   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
3007
3008   // Size of the linkage area, parameter list area and the part of the local
3009   // space variable where copies of aggregates which are passed by value are
3010   // stored.
3011   unsigned NumBytes = CCByValInfo.getNextStackOffset();
3012
3013   // Calculate by how many bytes the stack has to be adjusted in case of tail
3014   // call optimization.
3015   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3016
3017   // Adjust the stack pointer for the new arguments...
3018   // These operations are automatically eliminated by the prolog/epilog pass
3019   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3020   SDValue CallSeqStart = Chain;
3021
3022   // Load the return address and frame pointer so it can be moved somewhere else
3023   // later.
3024   SDValue LROp, FPOp;
3025   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
3026                                        dl);
3027
3028   // Set up a copy of the stack pointer for use loading and storing any
3029   // arguments that may not fit in the registers available for argument
3030   // passing.
3031   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3032
3033   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3034   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3035   SmallVector<SDValue, 8> MemOpChains;
3036
3037   bool seenFloatArg = false;
3038   // Walk the register/memloc assignments, inserting copies/loads.
3039   for (unsigned i = 0, j = 0, e = ArgLocs.size();
3040        i != e;
3041        ++i) {
3042     CCValAssign &VA = ArgLocs[i];
3043     SDValue Arg = OutVals[i];
3044     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3045
3046     if (Flags.isByVal()) {
3047       // Argument is an aggregate which is passed by value, thus we need to
3048       // create a copy of it in the local variable space of the current stack
3049       // frame (which is the stack frame of the caller) and pass the address of
3050       // this copy to the callee.
3051       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
3052       CCValAssign &ByValVA = ByValArgLocs[j++];
3053       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
3054
3055       // Memory reserved in the local variable space of the callers stack frame.
3056       unsigned LocMemOffset = ByValVA.getLocMemOffset();
3057
3058       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3059       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3060
3061       // Create a copy of the argument in the local area of the current
3062       // stack frame.
3063       SDValue MemcpyCall =
3064         CreateCopyOfByValArgument(Arg, PtrOff,
3065                                   CallSeqStart.getNode()->getOperand(0),
3066                                   Flags, DAG, dl);
3067
3068       // This must go outside the CALLSEQ_START..END.
3069       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3070                            CallSeqStart.getNode()->getOperand(1));
3071       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3072                              NewCallSeqStart.getNode());
3073       Chain = CallSeqStart = NewCallSeqStart;
3074
3075       // Pass the address of the aggregate copy on the stack either in a
3076       // physical register or in the parameter list area of the current stack
3077       // frame to the callee.
3078       Arg = PtrOff;
3079     }
3080
3081     if (VA.isRegLoc()) {
3082       seenFloatArg |= VA.getLocVT().isFloatingPoint();
3083       // Put argument in a physical register.
3084       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3085     } else {
3086       // Put argument in the parameter list area of the current stack frame.
3087       assert(VA.isMemLoc());
3088       unsigned LocMemOffset = VA.getLocMemOffset();
3089
3090       if (!isTailCall) {
3091         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3092         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3093
3094         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
3095                                            MachinePointerInfo(),
3096                                            false, false, 0));
3097       } else {
3098         // Calculate and remember argument location.
3099         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
3100                                  TailCallArguments);
3101       }
3102     }
3103   }
3104
3105   if (!MemOpChains.empty())
3106     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3107                         &MemOpChains[0], MemOpChains.size());
3108
3109   // Set CR6 to true if this is a vararg call with floating args passed in
3110   // registers.
3111   if (isVarArg) {
3112     SDValue SetCR(DAG.getMachineNode(seenFloatArg ? PPC::CRSET : PPC::CRUNSET,
3113                                      dl, MVT::i32), 0);
3114     RegsToPass.push_back(std::make_pair(unsigned(PPC::CR1EQ), SetCR));
3115   }
3116
3117   // Build a sequence of copy-to-reg nodes chained together with token chain
3118   // and flag operands which copy the outgoing args into the appropriate regs.
3119   SDValue InFlag;
3120   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3121     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3122                              RegsToPass[i].second, InFlag);
3123     InFlag = Chain.getValue(1);
3124   }
3125
3126   if (isTailCall)
3127     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
3128                     false, TailCallArguments);
3129
3130   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3131                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3132                     Ins, InVals);
3133 }
3134
3135 SDValue
3136 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
3137                                     CallingConv::ID CallConv, bool isVarArg,
3138                                     bool isTailCall,
3139                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3140                                     const SmallVectorImpl<SDValue> &OutVals,
3141                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3142                                     DebugLoc dl, SelectionDAG &DAG,
3143                                     SmallVectorImpl<SDValue> &InVals) const {
3144
3145   unsigned NumOps  = Outs.size();
3146
3147   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3148   bool isPPC64 = PtrVT == MVT::i64;
3149   unsigned PtrByteSize = isPPC64 ? 8 : 4;
3150
3151   MachineFunction &MF = DAG.getMachineFunction();
3152
3153   // Mark this function as potentially containing a function that contains a
3154   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3155   // and restoring the callers stack pointer in this functions epilog. This is
3156   // done because by tail calling the called function might overwrite the value
3157   // in this function's (MF) stack pointer stack slot 0(SP).
3158   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3159       CallConv == CallingConv::Fast)
3160     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3161
3162   unsigned nAltivecParamsAtEnd = 0;
3163
3164   // Count how many bytes are to be pushed on the stack, including the linkage
3165   // area, and parameter passing area.  We start with 24/48 bytes, which is
3166   // prereserved space for [SP][CR][LR][3 x unused].
3167   unsigned NumBytes =
3168     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
3169                                          Outs, OutVals,
3170                                          nAltivecParamsAtEnd);
3171
3172   // Calculate by how many bytes the stack has to be adjusted in case of tail
3173   // call optimization.
3174   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3175
3176   // To protect arguments on the stack from being clobbered in a tail call,
3177   // force all the loads to happen before doing any other lowering.
3178   if (isTailCall)
3179     Chain = DAG.getStackArgumentTokenFactor(Chain);
3180
3181   // Adjust the stack pointer for the new arguments...
3182   // These operations are automatically eliminated by the prolog/epilog pass
3183   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3184   SDValue CallSeqStart = Chain;
3185
3186   // Load the return address and frame pointer so it can be move somewhere else
3187   // later.
3188   SDValue LROp, FPOp;
3189   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3190                                        dl);
3191
3192   // Set up a copy of the stack pointer for use loading and storing any
3193   // arguments that may not fit in the registers available for argument
3194   // passing.
3195   SDValue StackPtr;
3196   if (isPPC64)
3197     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3198   else
3199     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3200
3201   // Figure out which arguments are going to go in registers, and which in
3202   // memory.  Also, if this is a vararg function, floating point operations
3203   // must be stored to our stack, and loaded into integer regs as well, if
3204   // any integer regs are available for argument passing.
3205   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
3206   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3207
3208   static const uint16_t GPR_32[] = {           // 32-bit registers.
3209     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3210     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3211   };
3212   static const uint16_t GPR_64[] = {           // 64-bit registers.
3213     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3214     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3215   };
3216   static const uint16_t *FPR = GetFPR();
3217
3218   static const uint16_t VR[] = {
3219     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3220     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3221   };
3222   const unsigned NumGPRs = array_lengthof(GPR_32);
3223   const unsigned NumFPRs = 13;
3224   const unsigned NumVRs  = array_lengthof(VR);
3225
3226   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
3227
3228   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3229   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3230
3231   SmallVector<SDValue, 8> MemOpChains;
3232   for (unsigned i = 0; i != NumOps; ++i) {
3233     SDValue Arg = OutVals[i];
3234     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3235
3236     // PtrOff will be used to store the current argument to the stack if a
3237     // register cannot be found for it.
3238     SDValue PtrOff;
3239
3240     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3241
3242     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3243
3244     // On PPC64, promote integers to 64-bit values.
3245     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3246       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3247       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3248       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3249     }
3250
3251     // FIXME memcpy is used way more than necessary.  Correctness first.
3252     if (Flags.isByVal()) {
3253       unsigned Size = Flags.getByValSize();
3254       if (Size==1 || Size==2) {
3255         // Very small objects are passed right-justified.
3256         // Everything else is passed left-justified.
3257         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
3258         if (GPR_idx != NumGPRs) {
3259           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3260                                         MachinePointerInfo(), VT,
3261                                         false, false, 0);
3262           MemOpChains.push_back(Load.getValue(1));
3263           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3264
3265           ArgOffset += PtrByteSize;
3266         } else {
3267           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
3268           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3269           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3270                                 CallSeqStart.getNode()->getOperand(0),
3271                                 Flags, DAG, dl);
3272           // This must go outside the CALLSEQ_START..END.
3273           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3274                                CallSeqStart.getNode()->getOperand(1));
3275           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3276                                  NewCallSeqStart.getNode());
3277           Chain = CallSeqStart = NewCallSeqStart;
3278           ArgOffset += PtrByteSize;
3279         }
3280         continue;
3281       }
3282       // Copy entire object into memory.  There are cases where gcc-generated
3283       // code assumes it is there, even if it could be put entirely into
3284       // registers.  (This is not what the doc says.)
3285       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3286                             CallSeqStart.getNode()->getOperand(0),
3287                             Flags, DAG, dl);
3288       // This must go outside the CALLSEQ_START..END.
3289       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3290                            CallSeqStart.getNode()->getOperand(1));
3291       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
3292       Chain = CallSeqStart = NewCallSeqStart;
3293       // And copy the pieces of it that fit into registers.
3294       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3295         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3296         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3297         if (GPR_idx != NumGPRs) {
3298           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3299                                      MachinePointerInfo(),
3300                                      false, false, false, 0);
3301           MemOpChains.push_back(Load.getValue(1));
3302           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3303           ArgOffset += PtrByteSize;
3304         } else {
3305           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3306           break;
3307         }
3308       }
3309       continue;
3310     }
3311
3312     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3313     default: llvm_unreachable("Unexpected ValueType for argument!");
3314     case MVT::i32:
3315     case MVT::i64:
3316       if (GPR_idx != NumGPRs) {
3317         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3318       } else {
3319         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3320                          isPPC64, isTailCall, false, MemOpChains,
3321                          TailCallArguments, dl);
3322       }
3323       ArgOffset += PtrByteSize;
3324       break;
3325     case MVT::f32:
3326     case MVT::f64:
3327       if (FPR_idx != NumFPRs) {
3328         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3329
3330         if (isVarArg) {
3331           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3332                                        MachinePointerInfo(), false, false, 0);
3333           MemOpChains.push_back(Store);
3334
3335           // Float varargs are always shadowed in available integer registers
3336           if (GPR_idx != NumGPRs) {
3337             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3338                                        MachinePointerInfo(), false, false,
3339                                        false, 0);
3340             MemOpChains.push_back(Load.getValue(1));
3341             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3342           }
3343           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3344             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3345             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3346             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3347                                        MachinePointerInfo(),
3348                                        false, false, false, 0);
3349             MemOpChains.push_back(Load.getValue(1));
3350             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3351           }
3352         } else {
3353           // If we have any FPRs remaining, we may also have GPRs remaining.
3354           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3355           // GPRs.
3356           if (GPR_idx != NumGPRs)
3357             ++GPR_idx;
3358           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3359               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3360             ++GPR_idx;
3361         }
3362       } else {
3363         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3364                          isPPC64, isTailCall, false, MemOpChains,
3365                          TailCallArguments, dl);
3366       }
3367       if (isPPC64)
3368         ArgOffset += 8;
3369       else
3370         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3371       break;
3372     case MVT::v4f32:
3373     case MVT::v4i32:
3374     case MVT::v8i16:
3375     case MVT::v16i8:
3376       if (isVarArg) {
3377         // These go aligned on the stack, or in the corresponding R registers
3378         // when within range.  The Darwin PPC ABI doc claims they also go in
3379         // V registers; in fact gcc does this only for arguments that are
3380         // prototyped, not for those that match the ...  We do it for all
3381         // arguments, seems to work.
3382         while (ArgOffset % 16 !=0) {
3383           ArgOffset += PtrByteSize;
3384           if (GPR_idx != NumGPRs)
3385             GPR_idx++;
3386         }
3387         // We could elide this store in the case where the object fits
3388         // entirely in R registers.  Maybe later.
3389         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3390                             DAG.getConstant(ArgOffset, PtrVT));
3391         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3392                                      MachinePointerInfo(), false, false, 0);
3393         MemOpChains.push_back(Store);
3394         if (VR_idx != NumVRs) {
3395           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3396                                      MachinePointerInfo(),
3397                                      false, false, false, 0);
3398           MemOpChains.push_back(Load.getValue(1));
3399           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3400         }
3401         ArgOffset += 16;
3402         for (unsigned i=0; i<16; i+=PtrByteSize) {
3403           if (GPR_idx == NumGPRs)
3404             break;
3405           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3406                                   DAG.getConstant(i, PtrVT));
3407           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3408                                      false, false, false, 0);
3409           MemOpChains.push_back(Load.getValue(1));
3410           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3411         }
3412         break;
3413       }
3414
3415       // Non-varargs Altivec params generally go in registers, but have
3416       // stack space allocated at the end.
3417       if (VR_idx != NumVRs) {
3418         // Doesn't have GPR space allocated.
3419         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3420       } else if (nAltivecParamsAtEnd==0) {
3421         // We are emitting Altivec params in order.
3422         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3423                          isPPC64, isTailCall, true, MemOpChains,
3424                          TailCallArguments, dl);
3425         ArgOffset += 16;
3426       }
3427       break;
3428     }
3429   }
3430   // If all Altivec parameters fit in registers, as they usually do,
3431   // they get stack space following the non-Altivec parameters.  We
3432   // don't track this here because nobody below needs it.
3433   // If there are more Altivec parameters than fit in registers emit
3434   // the stores here.
3435   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3436     unsigned j = 0;
3437     // Offset is aligned; skip 1st 12 params which go in V registers.
3438     ArgOffset = ((ArgOffset+15)/16)*16;
3439     ArgOffset += 12*16;
3440     for (unsigned i = 0; i != NumOps; ++i) {
3441       SDValue Arg = OutVals[i];
3442       EVT ArgType = Outs[i].VT;
3443       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3444           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3445         if (++j > NumVRs) {
3446           SDValue PtrOff;
3447           // We are emitting Altivec params in order.
3448           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3449                            isPPC64, isTailCall, true, MemOpChains,
3450                            TailCallArguments, dl);
3451           ArgOffset += 16;
3452         }
3453       }
3454     }
3455   }
3456
3457   if (!MemOpChains.empty())
3458     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3459                         &MemOpChains[0], MemOpChains.size());
3460
3461   // Check if this is an indirect call (MTCTR/BCTRL).
3462   // See PrepareCall() for more information about calls through function
3463   // pointers in the 64-bit SVR4 ABI.
3464   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3465       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3466       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3467       !isBLACompatibleAddress(Callee, DAG)) {
3468     // Load r2 into a virtual register and store it to the TOC save area.
3469     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3470     // TOC save area offset.
3471     SDValue PtrOff = DAG.getIntPtrConstant(40);
3472     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3473     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3474                          false, false, 0);
3475   }
3476
3477   // On Darwin, R12 must contain the address of an indirect callee.  This does
3478   // not mean the MTCTR instruction must use R12; it's easier to model this as
3479   // an extra parameter, so do that.
3480   if (!isTailCall &&
3481       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3482       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3483       !isBLACompatibleAddress(Callee, DAG))
3484     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3485                                                    PPC::R12), Callee));
3486
3487   // Build a sequence of copy-to-reg nodes chained together with token chain
3488   // and flag operands which copy the outgoing args into the appropriate regs.
3489   SDValue InFlag;
3490   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3491     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3492                              RegsToPass[i].second, InFlag);
3493     InFlag = Chain.getValue(1);
3494   }
3495
3496   if (isTailCall)
3497     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3498                     FPOp, true, TailCallArguments);
3499
3500   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3501                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3502                     Ins, InVals);
3503 }
3504
3505 bool
3506 PPCTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
3507                                   MachineFunction &MF, bool isVarArg,
3508                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
3509                                   LLVMContext &Context) const {
3510   SmallVector<CCValAssign, 16> RVLocs;
3511   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
3512                  RVLocs, Context);
3513   return CCInfo.CheckReturn(Outs, RetCC_PPC);
3514 }
3515
3516 SDValue
3517 PPCTargetLowering::LowerReturn(SDValue Chain,
3518                                CallingConv::ID CallConv, bool isVarArg,
3519                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3520                                const SmallVectorImpl<SDValue> &OutVals,
3521                                DebugLoc dl, SelectionDAG &DAG) const {
3522
3523   SmallVector<CCValAssign, 16> RVLocs;
3524   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3525                  getTargetMachine(), RVLocs, *DAG.getContext());
3526   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3527
3528   // If this is the first return lowered for this function, add the regs to the
3529   // liveout set for the function.
3530   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3531     for (unsigned i = 0; i != RVLocs.size(); ++i)
3532       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3533   }
3534
3535   SDValue Flag;
3536
3537   // Copy the result values into the output registers.
3538   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3539     CCValAssign &VA = RVLocs[i];
3540     assert(VA.isRegLoc() && "Can only return in registers!");
3541     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3542                              OutVals[i], Flag);
3543     Flag = Chain.getValue(1);
3544   }
3545
3546   if (Flag.getNode())
3547     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3548   else
3549     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3550 }
3551
3552 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3553                                    const PPCSubtarget &Subtarget) const {
3554   // When we pop the dynamic allocation we need to restore the SP link.
3555   DebugLoc dl = Op.getDebugLoc();
3556
3557   // Get the corect type for pointers.
3558   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3559
3560   // Construct the stack pointer operand.
3561   bool isPPC64 = Subtarget.isPPC64();
3562   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
3563   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3564
3565   // Get the operands for the STACKRESTORE.
3566   SDValue Chain = Op.getOperand(0);
3567   SDValue SaveSP = Op.getOperand(1);
3568
3569   // Load the old link SP.
3570   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
3571                                    MachinePointerInfo(),
3572                                    false, false, false, 0);
3573
3574   // Restore the stack pointer.
3575   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
3576
3577   // Store the old link SP.
3578   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
3579                       false, false, 0);
3580 }
3581
3582
3583
3584 SDValue
3585 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
3586   MachineFunction &MF = DAG.getMachineFunction();
3587   bool isPPC64 = PPCSubTarget.isPPC64();
3588   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3589   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3590
3591   // Get current frame pointer save index.  The users of this index will be
3592   // primarily DYNALLOC instructions.
3593   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3594   int RASI = FI->getReturnAddrSaveIndex();
3595
3596   // If the frame pointer save index hasn't been defined yet.
3597   if (!RASI) {
3598     // Find out what the fix offset of the frame pointer save area.
3599     int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
3600     // Allocate the frame index for frame pointer save area.
3601     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
3602     // Save the result.
3603     FI->setReturnAddrSaveIndex(RASI);
3604   }
3605   return DAG.getFrameIndex(RASI, PtrVT);
3606 }
3607
3608 SDValue
3609 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
3610   MachineFunction &MF = DAG.getMachineFunction();
3611   bool isPPC64 = PPCSubTarget.isPPC64();
3612   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3613   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3614
3615   // Get current frame pointer save index.  The users of this index will be
3616   // primarily DYNALLOC instructions.
3617   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3618   int FPSI = FI->getFramePointerSaveIndex();
3619
3620   // If the frame pointer save index hasn't been defined yet.
3621   if (!FPSI) {
3622     // Find out what the fix offset of the frame pointer save area.
3623     int FPOffset = PPCFrameLowering::getFramePointerSaveOffset(isPPC64,
3624                                                            isDarwinABI);
3625
3626     // Allocate the frame index for frame pointer save area.
3627     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
3628     // Save the result.
3629     FI->setFramePointerSaveIndex(FPSI);
3630   }
3631   return DAG.getFrameIndex(FPSI, PtrVT);
3632 }
3633
3634 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
3635                                          SelectionDAG &DAG,
3636                                          const PPCSubtarget &Subtarget) const {
3637   // Get the inputs.
3638   SDValue Chain = Op.getOperand(0);
3639   SDValue Size  = Op.getOperand(1);
3640   DebugLoc dl = Op.getDebugLoc();
3641
3642   // Get the corect type for pointers.
3643   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3644   // Negate the size.
3645   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
3646                                   DAG.getConstant(0, PtrVT), Size);
3647   // Construct a node for the frame pointer save index.
3648   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
3649   // Build a DYNALLOC node.
3650   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
3651   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
3652   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
3653 }
3654
3655 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
3656 /// possible.
3657 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3658   // Not FP? Not a fsel.
3659   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
3660       !Op.getOperand(2).getValueType().isFloatingPoint())
3661     return Op;
3662
3663   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3664
3665   // Cannot handle SETEQ/SETNE.
3666   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
3667
3668   EVT ResVT = Op.getValueType();
3669   EVT CmpVT = Op.getOperand(0).getValueType();
3670   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3671   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
3672   DebugLoc dl = Op.getDebugLoc();
3673
3674   // If the RHS of the comparison is a 0.0, we don't need to do the
3675   // subtraction at all.
3676   if (isFloatingPointZero(RHS))
3677     switch (CC) {
3678     default: break;       // SETUO etc aren't handled by fsel.
3679     case ISD::SETULT:
3680     case ISD::SETLT:
3681       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3682     case ISD::SETOGE:
3683     case ISD::SETGE:
3684       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3685         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3686       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
3687     case ISD::SETUGT:
3688     case ISD::SETGT:
3689       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3690     case ISD::SETOLE:
3691     case ISD::SETLE:
3692       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3693         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3694       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
3695                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
3696     }
3697
3698   SDValue Cmp;
3699   switch (CC) {
3700   default: break;       // SETUO etc aren't handled by fsel.
3701   case ISD::SETULT:
3702   case ISD::SETLT:
3703     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3704     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3705       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3706       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3707   case ISD::SETOGE:
3708   case ISD::SETGE:
3709     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3710     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3711       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3712       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3713   case ISD::SETUGT:
3714   case ISD::SETGT:
3715     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3716     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3717       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3718       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3719   case ISD::SETOLE:
3720   case ISD::SETLE:
3721     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3722     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3723       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3724       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3725   }
3726   return Op;
3727 }
3728
3729 // FIXME: Split this code up when LegalizeDAGTypes lands.
3730 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
3731                                            DebugLoc dl) const {
3732   assert(Op.getOperand(0).getValueType().isFloatingPoint());
3733   SDValue Src = Op.getOperand(0);
3734   if (Src.getValueType() == MVT::f32)
3735     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
3736
3737   SDValue Tmp;
3738   switch (Op.getValueType().getSimpleVT().SimpleTy) {
3739   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
3740   case MVT::i32:
3741     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
3742                                                          PPCISD::FCTIDZ,
3743                       dl, MVT::f64, Src);
3744     break;
3745   case MVT::i64:
3746     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
3747     break;
3748   }
3749
3750   // Convert the FP value to an int value through memory.
3751   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
3752
3753   // Emit a store to the stack slot.
3754   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
3755                                MachinePointerInfo(), false, false, 0);
3756
3757   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
3758   // add in a bias.
3759   if (Op.getValueType() == MVT::i32)
3760     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
3761                         DAG.getConstant(4, FIPtr.getValueType()));
3762   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
3763                      false, false, false, 0);
3764 }
3765
3766 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
3767                                            SelectionDAG &DAG) const {
3768   DebugLoc dl = Op.getDebugLoc();
3769   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
3770   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
3771     return SDValue();
3772
3773   if (Op.getOperand(0).getValueType() == MVT::i64) {
3774     SDValue Bits = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op.getOperand(0));
3775     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
3776     if (Op.getValueType() == MVT::f32)
3777       FP = DAG.getNode(ISD::FP_ROUND, dl,
3778                        MVT::f32, FP, DAG.getIntPtrConstant(0));
3779     return FP;
3780   }
3781
3782   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
3783          "Unhandled SINT_TO_FP type in custom expander!");
3784   // Since we only generate this in 64-bit mode, we can take advantage of
3785   // 64-bit registers.  In particular, sign extend the input value into the
3786   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
3787   // then lfd it and fcfid it.
3788   MachineFunction &MF = DAG.getMachineFunction();
3789   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
3790   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
3791   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3792   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3793
3794   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
3795                                 Op.getOperand(0));
3796
3797   // STD the extended value into the stack slot.
3798   MachineMemOperand *MMO =
3799     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
3800                             MachineMemOperand::MOStore, 8, 8);
3801   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
3802   SDValue Store =
3803     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
3804                             Ops, 4, MVT::i64, MMO);
3805   // Load the value as a double.
3806   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
3807                            false, false, false, 0);
3808
3809   // FCFID it and return it.
3810   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
3811   if (Op.getValueType() == MVT::f32)
3812     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
3813   return FP;
3814 }
3815
3816 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3817                                             SelectionDAG &DAG) const {
3818   DebugLoc dl = Op.getDebugLoc();
3819   /*
3820    The rounding mode is in bits 30:31 of FPSR, and has the following
3821    settings:
3822      00 Round to nearest
3823      01 Round to 0
3824      10 Round to +inf
3825      11 Round to -inf
3826
3827   FLT_ROUNDS, on the other hand, expects the following:
3828     -1 Undefined
3829      0 Round to 0
3830      1 Round to nearest
3831      2 Round to +inf
3832      3 Round to -inf
3833
3834   To perform the conversion, we do:
3835     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
3836   */
3837
3838   MachineFunction &MF = DAG.getMachineFunction();
3839   EVT VT = Op.getValueType();
3840   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3841   std::vector<EVT> NodeTys;
3842   SDValue MFFSreg, InFlag;
3843
3844   // Save FP Control Word to register
3845   NodeTys.push_back(MVT::f64);    // return register
3846   NodeTys.push_back(MVT::Glue);   // unused in this context
3847   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3848
3849   // Save FP register to stack slot
3850   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
3851   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3852   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
3853                                StackSlot, MachinePointerInfo(), false, false,0);
3854
3855   // Load FP Control Word from low 32 bits of stack slot.
3856   SDValue Four = DAG.getConstant(4, PtrVT);
3857   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
3858   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
3859                             false, false, false, 0);
3860
3861   // Transform as necessary
3862   SDValue CWD1 =
3863     DAG.getNode(ISD::AND, dl, MVT::i32,
3864                 CWD, DAG.getConstant(3, MVT::i32));
3865   SDValue CWD2 =
3866     DAG.getNode(ISD::SRL, dl, MVT::i32,
3867                 DAG.getNode(ISD::AND, dl, MVT::i32,
3868                             DAG.getNode(ISD::XOR, dl, MVT::i32,
3869                                         CWD, DAG.getConstant(3, MVT::i32)),
3870                             DAG.getConstant(3, MVT::i32)),
3871                 DAG.getConstant(1, MVT::i32));
3872
3873   SDValue RetVal =
3874     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3875
3876   return DAG.getNode((VT.getSizeInBits() < 16 ?
3877                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3878 }
3879
3880 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3881   EVT VT = Op.getValueType();
3882   unsigned BitWidth = VT.getSizeInBits();
3883   DebugLoc dl = Op.getDebugLoc();
3884   assert(Op.getNumOperands() == 3 &&
3885          VT == Op.getOperand(1).getValueType() &&
3886          "Unexpected SHL!");
3887
3888   // Expand into a bunch of logical ops.  Note that these ops
3889   // depend on the PPC behavior for oversized shift amounts.
3890   SDValue Lo = Op.getOperand(0);
3891   SDValue Hi = Op.getOperand(1);
3892   SDValue Amt = Op.getOperand(2);
3893   EVT AmtVT = Amt.getValueType();
3894
3895   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3896                              DAG.getConstant(BitWidth, AmtVT), Amt);
3897   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3898   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3899   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3900   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3901                              DAG.getConstant(-BitWidth, AmtVT));
3902   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3903   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3904   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3905   SDValue OutOps[] = { OutLo, OutHi };
3906   return DAG.getMergeValues(OutOps, 2, dl);
3907 }
3908
3909 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3910   EVT VT = Op.getValueType();
3911   DebugLoc dl = Op.getDebugLoc();
3912   unsigned BitWidth = VT.getSizeInBits();
3913   assert(Op.getNumOperands() == 3 &&
3914          VT == Op.getOperand(1).getValueType() &&
3915          "Unexpected SRL!");
3916
3917   // Expand into a bunch of logical ops.  Note that these ops
3918   // depend on the PPC behavior for oversized shift amounts.
3919   SDValue Lo = Op.getOperand(0);
3920   SDValue Hi = Op.getOperand(1);
3921   SDValue Amt = Op.getOperand(2);
3922   EVT AmtVT = Amt.getValueType();
3923
3924   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3925                              DAG.getConstant(BitWidth, AmtVT), Amt);
3926   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3927   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3928   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3929   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3930                              DAG.getConstant(-BitWidth, AmtVT));
3931   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3932   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3933   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3934   SDValue OutOps[] = { OutLo, OutHi };
3935   return DAG.getMergeValues(OutOps, 2, dl);
3936 }
3937
3938 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
3939   DebugLoc dl = Op.getDebugLoc();
3940   EVT VT = Op.getValueType();
3941   unsigned BitWidth = VT.getSizeInBits();
3942   assert(Op.getNumOperands() == 3 &&
3943          VT == Op.getOperand(1).getValueType() &&
3944          "Unexpected SRA!");
3945
3946   // Expand into a bunch of logical ops, followed by a select_cc.
3947   SDValue Lo = Op.getOperand(0);
3948   SDValue Hi = Op.getOperand(1);
3949   SDValue Amt = Op.getOperand(2);
3950   EVT AmtVT = Amt.getValueType();
3951
3952   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3953                              DAG.getConstant(BitWidth, AmtVT), Amt);
3954   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3955   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3956   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3957   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3958                              DAG.getConstant(-BitWidth, AmtVT));
3959   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3960   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3961   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3962                                   Tmp4, Tmp6, ISD::SETLE);
3963   SDValue OutOps[] = { OutLo, OutHi };
3964   return DAG.getMergeValues(OutOps, 2, dl);
3965 }
3966
3967 //===----------------------------------------------------------------------===//
3968 // Vector related lowering.
3969 //
3970
3971 /// BuildSplatI - Build a canonical splati of Val with an element size of
3972 /// SplatSize.  Cast the result to VT.
3973 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
3974                              SelectionDAG &DAG, DebugLoc dl) {
3975   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3976
3977   static const EVT VTys[] = { // canonical VT to use for each size.
3978     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3979   };
3980
3981   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3982
3983   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3984   if (Val == -1)
3985     SplatSize = 1;
3986
3987   EVT CanonicalVT = VTys[SplatSize-1];
3988
3989   // Build a canonical splat for this value.
3990   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3991   SmallVector<SDValue, 8> Ops;
3992   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3993   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3994                               &Ops[0], Ops.size());
3995   return DAG.getNode(ISD::BITCAST, dl, ReqVT, Res);
3996 }
3997
3998 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3999 /// specified intrinsic ID.
4000 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
4001                                 SelectionDAG &DAG, DebugLoc dl,
4002                                 EVT DestVT = MVT::Other) {
4003   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
4004   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4005                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
4006 }
4007
4008 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
4009 /// specified intrinsic ID.
4010 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
4011                                 SDValue Op2, SelectionDAG &DAG,
4012                                 DebugLoc dl, EVT DestVT = MVT::Other) {
4013   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
4014   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4015                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
4016 }
4017
4018
4019 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
4020 /// amount.  The result has the specified value type.
4021 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
4022                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
4023   // Force LHS/RHS to be the right type.
4024   LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, LHS);
4025   RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, RHS);
4026
4027   int Ops[16];
4028   for (unsigned i = 0; i != 16; ++i)
4029     Ops[i] = i + Amt;
4030   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
4031   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4032 }
4033
4034 // If this is a case we can't handle, return null and let the default
4035 // expansion code take care of it.  If we CAN select this case, and if it
4036 // selects to a single instruction, return Op.  Otherwise, if we can codegen
4037 // this case more efficiently than a constant pool load, lower it to the
4038 // sequence of ops that should be used.
4039 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
4040                                              SelectionDAG &DAG) const {
4041   DebugLoc dl = Op.getDebugLoc();
4042   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4043   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
4044
4045   // Check if this is a splat of a constant value.
4046   APInt APSplatBits, APSplatUndef;
4047   unsigned SplatBitSize;
4048   bool HasAnyUndefs;
4049   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
4050                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
4051     return SDValue();
4052
4053   unsigned SplatBits = APSplatBits.getZExtValue();
4054   unsigned SplatUndef = APSplatUndef.getZExtValue();
4055   unsigned SplatSize = SplatBitSize / 8;
4056
4057   // First, handle single instruction cases.
4058
4059   // All zeros?
4060   if (SplatBits == 0) {
4061     // Canonicalize all zero vectors to be v4i32.
4062     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
4063       SDValue Z = DAG.getConstant(0, MVT::i32);
4064       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
4065       Op = DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Z);
4066     }
4067     return Op;
4068   }
4069
4070   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
4071   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
4072                     (32-SplatBitSize));
4073   if (SextVal >= -16 && SextVal <= 15)
4074     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
4075
4076
4077   // Two instruction sequences.
4078
4079   // If this value is in the range [-32,30] and is even, use:
4080   //    tmp = VSPLTI[bhw], result = add tmp, tmp
4081   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
4082     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
4083     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
4084     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4085   }
4086
4087   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
4088   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
4089   // for fneg/fabs.
4090   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
4091     // Make -1 and vspltisw -1:
4092     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
4093
4094     // Make the VSLW intrinsic, computing 0x8000_0000.
4095     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
4096                                    OnesV, DAG, dl);
4097
4098     // xor by OnesV to invert it.
4099     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
4100     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4101   }
4102
4103   // Check to see if this is a wide variety of vsplti*, binop self cases.
4104   static const signed char SplatCsts[] = {
4105     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
4106     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
4107   };
4108
4109   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
4110     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
4111     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
4112     int i = SplatCsts[idx];
4113
4114     // Figure out what shift amount will be used by altivec if shifted by i in
4115     // this splat size.
4116     unsigned TypeShiftAmt = i & (SplatBitSize-1);
4117
4118     // vsplti + shl self.
4119     if (SextVal == (i << (int)TypeShiftAmt)) {
4120       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4121       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4122         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
4123         Intrinsic::ppc_altivec_vslw
4124       };
4125       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4126       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4127     }
4128
4129     // vsplti + srl self.
4130     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4131       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4132       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4133         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
4134         Intrinsic::ppc_altivec_vsrw
4135       };
4136       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4137       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4138     }
4139
4140     // vsplti + sra self.
4141     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4142       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4143       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4144         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
4145         Intrinsic::ppc_altivec_vsraw
4146       };
4147       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4148       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4149     }
4150
4151     // vsplti + rol self.
4152     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
4153                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
4154       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4155       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4156         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
4157         Intrinsic::ppc_altivec_vrlw
4158       };
4159       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4160       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4161     }
4162
4163     // t = vsplti c, result = vsldoi t, t, 1
4164     if (SextVal == ((i << 8) | (i < 0 ? 0xFF : 0))) {
4165       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4166       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
4167     }
4168     // t = vsplti c, result = vsldoi t, t, 2
4169     if (SextVal == ((i << 16) | (i < 0 ? 0xFFFF : 0))) {
4170       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4171       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
4172     }
4173     // t = vsplti c, result = vsldoi t, t, 3
4174     if (SextVal == ((i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
4175       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4176       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
4177     }
4178   }
4179
4180   // Three instruction sequences.
4181
4182   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
4183   if (SextVal >= 0 && SextVal <= 31) {
4184     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
4185     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4186     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
4187     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4188   }
4189   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
4190   if (SextVal >= -31 && SextVal <= 0) {
4191     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
4192     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4193     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
4194     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4195   }
4196
4197   return SDValue();
4198 }
4199
4200 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4201 /// the specified operations to build the shuffle.
4202 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4203                                       SDValue RHS, SelectionDAG &DAG,
4204                                       DebugLoc dl) {
4205   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4206   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4207   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4208
4209   enum {
4210     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4211     OP_VMRGHW,
4212     OP_VMRGLW,
4213     OP_VSPLTISW0,
4214     OP_VSPLTISW1,
4215     OP_VSPLTISW2,
4216     OP_VSPLTISW3,
4217     OP_VSLDOI4,
4218     OP_VSLDOI8,
4219     OP_VSLDOI12
4220   };
4221
4222   if (OpNum == OP_COPY) {
4223     if (LHSID == (1*9+2)*9+3) return LHS;
4224     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4225     return RHS;
4226   }
4227
4228   SDValue OpLHS, OpRHS;
4229   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4230   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4231
4232   int ShufIdxs[16];
4233   switch (OpNum) {
4234   default: llvm_unreachable("Unknown i32 permute!");
4235   case OP_VMRGHW:
4236     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4237     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4238     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4239     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4240     break;
4241   case OP_VMRGLW:
4242     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4243     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4244     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4245     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4246     break;
4247   case OP_VSPLTISW0:
4248     for (unsigned i = 0; i != 16; ++i)
4249       ShufIdxs[i] = (i&3)+0;
4250     break;
4251   case OP_VSPLTISW1:
4252     for (unsigned i = 0; i != 16; ++i)
4253       ShufIdxs[i] = (i&3)+4;
4254     break;
4255   case OP_VSPLTISW2:
4256     for (unsigned i = 0; i != 16; ++i)
4257       ShufIdxs[i] = (i&3)+8;
4258     break;
4259   case OP_VSPLTISW3:
4260     for (unsigned i = 0; i != 16; ++i)
4261       ShufIdxs[i] = (i&3)+12;
4262     break;
4263   case OP_VSLDOI4:
4264     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4265   case OP_VSLDOI8:
4266     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4267   case OP_VSLDOI12:
4268     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4269   }
4270   EVT VT = OpLHS.getValueType();
4271   OpLHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpLHS);
4272   OpRHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpRHS);
4273   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4274   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4275 }
4276
4277 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4278 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4279 /// return the code it can be lowered into.  Worst case, it can always be
4280 /// lowered into a vperm.
4281 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4282                                                SelectionDAG &DAG) const {
4283   DebugLoc dl = Op.getDebugLoc();
4284   SDValue V1 = Op.getOperand(0);
4285   SDValue V2 = Op.getOperand(1);
4286   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4287   EVT VT = Op.getValueType();
4288
4289   // Cases that are handled by instructions that take permute immediates
4290   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4291   // selected by the instruction selector.
4292   if (V2.getOpcode() == ISD::UNDEF) {
4293     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4294         PPC::isSplatShuffleMask(SVOp, 2) ||
4295         PPC::isSplatShuffleMask(SVOp, 4) ||
4296         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4297         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4298         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4299         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4300         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4301         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4302         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4303         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4304         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4305       return Op;
4306     }
4307   }
4308
4309   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4310   // and produce a fixed permutation.  If any of these match, do not lower to
4311   // VPERM.
4312   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4313       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4314       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4315       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4316       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4317       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4318       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4319       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4320       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4321     return Op;
4322
4323   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4324   // perfect shuffle table to emit an optimal matching sequence.
4325   ArrayRef<int> PermMask = SVOp->getMask();
4326
4327   unsigned PFIndexes[4];
4328   bool isFourElementShuffle = true;
4329   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4330     unsigned EltNo = 8;   // Start out undef.
4331     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4332       if (PermMask[i*4+j] < 0)
4333         continue;   // Undef, ignore it.
4334
4335       unsigned ByteSource = PermMask[i*4+j];
4336       if ((ByteSource & 3) != j) {
4337         isFourElementShuffle = false;
4338         break;
4339       }
4340
4341       if (EltNo == 8) {
4342         EltNo = ByteSource/4;
4343       } else if (EltNo != ByteSource/4) {
4344         isFourElementShuffle = false;
4345         break;
4346       }
4347     }
4348     PFIndexes[i] = EltNo;
4349   }
4350
4351   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4352   // perfect shuffle vector to determine if it is cost effective to do this as
4353   // discrete instructions, or whether we should use a vperm.
4354   if (isFourElementShuffle) {
4355     // Compute the index in the perfect shuffle table.
4356     unsigned PFTableIndex =
4357       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4358
4359     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4360     unsigned Cost  = (PFEntry >> 30);
4361
4362     // Determining when to avoid vperm is tricky.  Many things affect the cost
4363     // of vperm, particularly how many times the perm mask needs to be computed.
4364     // For example, if the perm mask can be hoisted out of a loop or is already
4365     // used (perhaps because there are multiple permutes with the same shuffle
4366     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4367     // the loop requires an extra register.
4368     //
4369     // As a compromise, we only emit discrete instructions if the shuffle can be
4370     // generated in 3 or fewer operations.  When we have loop information
4371     // available, if this block is within a loop, we should avoid using vperm
4372     // for 3-operation perms and use a constant pool load instead.
4373     if (Cost < 3)
4374       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4375   }
4376
4377   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4378   // vector that will get spilled to the constant pool.
4379   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4380
4381   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4382   // that it is in input element units, not in bytes.  Convert now.
4383   EVT EltVT = V1.getValueType().getVectorElementType();
4384   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4385
4386   SmallVector<SDValue, 16> ResultMask;
4387   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4388     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4389
4390     for (unsigned j = 0; j != BytesPerElement; ++j)
4391       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4392                                            MVT::i32));
4393   }
4394
4395   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4396                                     &ResultMask[0], ResultMask.size());
4397   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4398 }
4399
4400 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4401 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4402 /// information about the intrinsic.
4403 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4404                                   bool &isDot) {
4405   unsigned IntrinsicID =
4406     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4407   CompareOpc = -1;
4408   isDot = false;
4409   switch (IntrinsicID) {
4410   default: return false;
4411     // Comparison predicates.
4412   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4413   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4414   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4415   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4416   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4417   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4418   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4419   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4420   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4421   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4422   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4423   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4424   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4425
4426     // Normal Comparisons.
4427   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4428   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4429   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4430   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4431   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4432   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4433   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4434   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4435   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4436   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4437   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4438   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4439   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4440   }
4441   return true;
4442 }
4443
4444 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4445 /// lower, do it, otherwise return null.
4446 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4447                                                    SelectionDAG &DAG) const {
4448   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4449   // opcode number of the comparison.
4450   DebugLoc dl = Op.getDebugLoc();
4451   int CompareOpc;
4452   bool isDot;
4453   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4454     return SDValue();    // Don't custom lower most intrinsics.
4455
4456   // If this is a non-dot comparison, make the VCMP node and we are done.
4457   if (!isDot) {
4458     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4459                               Op.getOperand(1), Op.getOperand(2),
4460                               DAG.getConstant(CompareOpc, MVT::i32));
4461     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Tmp);
4462   }
4463
4464   // Create the PPCISD altivec 'dot' comparison node.
4465   SDValue Ops[] = {
4466     Op.getOperand(2),  // LHS
4467     Op.getOperand(3),  // RHS
4468     DAG.getConstant(CompareOpc, MVT::i32)
4469   };
4470   std::vector<EVT> VTs;
4471   VTs.push_back(Op.getOperand(2).getValueType());
4472   VTs.push_back(MVT::Glue);
4473   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4474
4475   // Now that we have the comparison, emit a copy from the CR to a GPR.
4476   // This is flagged to the above dot comparison.
4477   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4478                                 DAG.getRegister(PPC::CR6, MVT::i32),
4479                                 CompNode.getValue(1));
4480
4481   // Unpack the result based on how the target uses it.
4482   unsigned BitNo;   // Bit # of CR6.
4483   bool InvertBit;   // Invert result?
4484   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4485   default:  // Can't happen, don't crash on invalid number though.
4486   case 0:   // Return the value of the EQ bit of CR6.
4487     BitNo = 0; InvertBit = false;
4488     break;
4489   case 1:   // Return the inverted value of the EQ bit of CR6.
4490     BitNo = 0; InvertBit = true;
4491     break;
4492   case 2:   // Return the value of the LT bit of CR6.
4493     BitNo = 2; InvertBit = false;
4494     break;
4495   case 3:   // Return the inverted value of the LT bit of CR6.
4496     BitNo = 2; InvertBit = true;
4497     break;
4498   }
4499
4500   // Shift the bit into the low position.
4501   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4502                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4503   // Isolate the bit.
4504   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4505                       DAG.getConstant(1, MVT::i32));
4506
4507   // If we are supposed to, toggle the bit.
4508   if (InvertBit)
4509     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4510                         DAG.getConstant(1, MVT::i32));
4511   return Flags;
4512 }
4513
4514 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4515                                                    SelectionDAG &DAG) const {
4516   DebugLoc dl = Op.getDebugLoc();
4517   // Create a stack slot that is 16-byte aligned.
4518   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4519   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4520   EVT PtrVT = getPointerTy();
4521   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4522
4523   // Store the input value into Value#0 of the stack slot.
4524   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4525                                Op.getOperand(0), FIdx, MachinePointerInfo(),
4526                                false, false, 0);
4527   // Load it out.
4528   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
4529                      false, false, false, 0);
4530 }
4531
4532 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
4533   DebugLoc dl = Op.getDebugLoc();
4534   if (Op.getValueType() == MVT::v4i32) {
4535     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4536
4537     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4538     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4539
4540     SDValue RHSSwap =   // = vrlw RHS, 16
4541       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4542
4543     // Shrinkify inputs to v8i16.
4544     LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, LHS);
4545     RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHS);
4546     RHSSwap = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHSSwap);
4547
4548     // Low parts multiplied together, generating 32-bit results (we ignore the
4549     // top parts).
4550     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4551                                         LHS, RHS, DAG, dl, MVT::v4i32);
4552
4553     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4554                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4555     // Shift the high parts up 16 bits.
4556     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4557                               Neg16, DAG, dl);
4558     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4559   } else if (Op.getValueType() == MVT::v8i16) {
4560     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4561
4562     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4563
4564     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4565                             LHS, RHS, Zero, DAG, dl);
4566   } else if (Op.getValueType() == MVT::v16i8) {
4567     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4568
4569     // Multiply the even 8-bit parts, producing 16-bit sums.
4570     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
4571                                            LHS, RHS, DAG, dl, MVT::v8i16);
4572     EvenParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, EvenParts);
4573
4574     // Multiply the odd 8-bit parts, producing 16-bit sums.
4575     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
4576                                           LHS, RHS, DAG, dl, MVT::v8i16);
4577     OddParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OddParts);
4578
4579     // Merge the results together.
4580     int Ops[16];
4581     for (unsigned i = 0; i != 8; ++i) {
4582       Ops[i*2  ] = 2*i+1;
4583       Ops[i*2+1] = 2*i+1+16;
4584     }
4585     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
4586   } else {
4587     llvm_unreachable("Unknown mul to lower!");
4588   }
4589 }
4590
4591 /// LowerOperation - Provide custom lowering hooks for some operations.
4592 ///
4593 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4594   switch (Op.getOpcode()) {
4595   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
4596   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4597   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
4598   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4599   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
4600   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4601   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4602   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
4603   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
4604   case ISD::VASTART:
4605     return LowerVASTART(Op, DAG, PPCSubTarget);
4606
4607   case ISD::VAARG:
4608     return LowerVAARG(Op, DAG, PPCSubTarget);
4609
4610   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
4611   case ISD::DYNAMIC_STACKALLOC:
4612     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
4613
4614   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
4615   case ISD::FP_TO_UINT:
4616   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
4617                                                        Op.getDebugLoc());
4618   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4619   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
4620
4621   // Lower 64-bit shifts.
4622   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
4623   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
4624   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
4625
4626   // Vector-related lowering.
4627   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4628   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4629   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4630   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4631   case ISD::MUL:                return LowerMUL(Op, DAG);
4632
4633   // Frame & Return address.
4634   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4635   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4636   }
4637 }
4638
4639 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
4640                                            SmallVectorImpl<SDValue>&Results,
4641                                            SelectionDAG &DAG) const {
4642   const TargetMachine &TM = getTargetMachine();
4643   DebugLoc dl = N->getDebugLoc();
4644   switch (N->getOpcode()) {
4645   default:
4646     llvm_unreachable("Do not know how to custom type legalize this operation!");
4647   case ISD::VAARG: {
4648     if (!TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
4649         || TM.getSubtarget<PPCSubtarget>().isPPC64())
4650       return;
4651
4652     EVT VT = N->getValueType(0);
4653
4654     if (VT == MVT::i64) {
4655       SDValue NewNode = LowerVAARG(SDValue(N, 1), DAG, PPCSubTarget);
4656
4657       Results.push_back(NewNode);
4658       Results.push_back(NewNode.getValue(1));
4659     }
4660     return;
4661   }
4662   case ISD::FP_ROUND_INREG: {
4663     assert(N->getValueType(0) == MVT::ppcf128);
4664     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
4665     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4666                              MVT::f64, N->getOperand(0),
4667                              DAG.getIntPtrConstant(0));
4668     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4669                              MVT::f64, N->getOperand(0),
4670                              DAG.getIntPtrConstant(1));
4671
4672     // This sequence changes FPSCR to do round-to-zero, adds the two halves
4673     // of the long double, and puts FPSCR back the way it was.  We do not
4674     // actually model FPSCR.
4675     std::vector<EVT> NodeTys;
4676     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
4677
4678     NodeTys.push_back(MVT::f64);   // Return register
4679     NodeTys.push_back(MVT::Glue);    // Returns a flag for later insns
4680     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4681     MFFSreg = Result.getValue(0);
4682     InFlag = Result.getValue(1);
4683
4684     NodeTys.clear();
4685     NodeTys.push_back(MVT::Glue);   // Returns a flag
4686     Ops[0] = DAG.getConstant(31, MVT::i32);
4687     Ops[1] = InFlag;
4688     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
4689     InFlag = Result.getValue(0);
4690
4691     NodeTys.clear();
4692     NodeTys.push_back(MVT::Glue);   // Returns a flag
4693     Ops[0] = DAG.getConstant(30, MVT::i32);
4694     Ops[1] = InFlag;
4695     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
4696     InFlag = Result.getValue(0);
4697
4698     NodeTys.clear();
4699     NodeTys.push_back(MVT::f64);    // result of add
4700     NodeTys.push_back(MVT::Glue);   // Returns a flag
4701     Ops[0] = Lo;
4702     Ops[1] = Hi;
4703     Ops[2] = InFlag;
4704     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
4705     FPreg = Result.getValue(0);
4706     InFlag = Result.getValue(1);
4707
4708     NodeTys.clear();
4709     NodeTys.push_back(MVT::f64);
4710     Ops[0] = DAG.getConstant(1, MVT::i32);
4711     Ops[1] = MFFSreg;
4712     Ops[2] = FPreg;
4713     Ops[3] = InFlag;
4714     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
4715     FPreg = Result.getValue(0);
4716
4717     // We know the low half is about to be thrown away, so just use something
4718     // convenient.
4719     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
4720                                 FPreg, FPreg));
4721     return;
4722   }
4723   case ISD::FP_TO_SINT:
4724     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
4725     return;
4726   }
4727 }
4728
4729
4730 //===----------------------------------------------------------------------===//
4731 //  Other Lowering Code
4732 //===----------------------------------------------------------------------===//
4733
4734 MachineBasicBlock *
4735 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4736                                     bool is64bit, unsigned BinOpcode) const {
4737   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4738   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4739
4740   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4741   MachineFunction *F = BB->getParent();
4742   MachineFunction::iterator It = BB;
4743   ++It;
4744
4745   unsigned dest = MI->getOperand(0).getReg();
4746   unsigned ptrA = MI->getOperand(1).getReg();
4747   unsigned ptrB = MI->getOperand(2).getReg();
4748   unsigned incr = MI->getOperand(3).getReg();
4749   DebugLoc dl = MI->getDebugLoc();
4750
4751   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4752   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4753   F->insert(It, loopMBB);
4754   F->insert(It, exitMBB);
4755   exitMBB->splice(exitMBB->begin(), BB,
4756                   llvm::next(MachineBasicBlock::iterator(MI)),
4757                   BB->end());
4758   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4759
4760   MachineRegisterInfo &RegInfo = F->getRegInfo();
4761   unsigned TmpReg = (!BinOpcode) ? incr :
4762     RegInfo.createVirtualRegister(
4763        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4764                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
4765
4766   //  thisMBB:
4767   //   ...
4768   //   fallthrough --> loopMBB
4769   BB->addSuccessor(loopMBB);
4770
4771   //  loopMBB:
4772   //   l[wd]arx dest, ptr
4773   //   add r0, dest, incr
4774   //   st[wd]cx. r0, ptr
4775   //   bne- loopMBB
4776   //   fallthrough --> exitMBB
4777   BB = loopMBB;
4778   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4779     .addReg(ptrA).addReg(ptrB);
4780   if (BinOpcode)
4781     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
4782   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4783     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4784   BuildMI(BB, dl, TII->get(PPC::BCC))
4785     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4786   BB->addSuccessor(loopMBB);
4787   BB->addSuccessor(exitMBB);
4788
4789   //  exitMBB:
4790   //   ...
4791   BB = exitMBB;
4792   return BB;
4793 }
4794
4795 MachineBasicBlock *
4796 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4797                                             MachineBasicBlock *BB,
4798                                             bool is8bit,    // operation
4799                                             unsigned BinOpcode) const {
4800   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4801   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4802   // In 64 bit mode we have to use 64 bits for addresses, even though the
4803   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4804   // registers without caring whether they're 32 or 64, but here we're
4805   // doing actual arithmetic on the addresses.
4806   bool is64bit = PPCSubTarget.isPPC64();
4807   unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
4808
4809   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4810   MachineFunction *F = BB->getParent();
4811   MachineFunction::iterator It = BB;
4812   ++It;
4813
4814   unsigned dest = MI->getOperand(0).getReg();
4815   unsigned ptrA = MI->getOperand(1).getReg();
4816   unsigned ptrB = MI->getOperand(2).getReg();
4817   unsigned incr = MI->getOperand(3).getReg();
4818   DebugLoc dl = MI->getDebugLoc();
4819
4820   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4821   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4822   F->insert(It, loopMBB);
4823   F->insert(It, exitMBB);
4824   exitMBB->splice(exitMBB->begin(), BB,
4825                   llvm::next(MachineBasicBlock::iterator(MI)),
4826                   BB->end());
4827   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4828
4829   MachineRegisterInfo &RegInfo = F->getRegInfo();
4830   const TargetRegisterClass *RC =
4831     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4832               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4833   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4834   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4835   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4836   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4837   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4838   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4839   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4840   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4841   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4842   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4843   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4844   unsigned Ptr1Reg;
4845   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4846
4847   //  thisMBB:
4848   //   ...
4849   //   fallthrough --> loopMBB
4850   BB->addSuccessor(loopMBB);
4851
4852   // The 4-byte load must be aligned, while a char or short may be
4853   // anywhere in the word.  Hence all this nasty bookkeeping code.
4854   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4855   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4856   //   xori shift, shift1, 24 [16]
4857   //   rlwinm ptr, ptr1, 0, 0, 29
4858   //   slw incr2, incr, shift
4859   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4860   //   slw mask, mask2, shift
4861   //  loopMBB:
4862   //   lwarx tmpDest, ptr
4863   //   add tmp, tmpDest, incr2
4864   //   andc tmp2, tmpDest, mask
4865   //   and tmp3, tmp, mask
4866   //   or tmp4, tmp3, tmp2
4867   //   stwcx. tmp4, ptr
4868   //   bne- loopMBB
4869   //   fallthrough --> exitMBB
4870   //   srw dest, tmpDest, shift
4871   if (ptrA != ZeroReg) {
4872     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4873     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4874       .addReg(ptrA).addReg(ptrB);
4875   } else {
4876     Ptr1Reg = ptrB;
4877   }
4878   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4879       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4880   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4881       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4882   if (is64bit)
4883     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4884       .addReg(Ptr1Reg).addImm(0).addImm(61);
4885   else
4886     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4887       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4888   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4889       .addReg(incr).addReg(ShiftReg);
4890   if (is8bit)
4891     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4892   else {
4893     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4894     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4895   }
4896   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4897       .addReg(Mask2Reg).addReg(ShiftReg);
4898
4899   BB = loopMBB;
4900   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4901     .addReg(ZeroReg).addReg(PtrReg);
4902   if (BinOpcode)
4903     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4904       .addReg(Incr2Reg).addReg(TmpDestReg);
4905   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4906     .addReg(TmpDestReg).addReg(MaskReg);
4907   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4908     .addReg(TmpReg).addReg(MaskReg);
4909   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4910     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4911   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4912     .addReg(Tmp4Reg).addReg(ZeroReg).addReg(PtrReg);
4913   BuildMI(BB, dl, TII->get(PPC::BCC))
4914     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4915   BB->addSuccessor(loopMBB);
4916   BB->addSuccessor(exitMBB);
4917
4918   //  exitMBB:
4919   //   ...
4920   BB = exitMBB;
4921   BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg)
4922     .addReg(ShiftReg);
4923   return BB;
4924 }
4925
4926 MachineBasicBlock *
4927 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4928                                                MachineBasicBlock *BB) const {
4929   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4930
4931   // To "insert" these instructions we actually have to insert their
4932   // control-flow patterns.
4933   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4934   MachineFunction::iterator It = BB;
4935   ++It;
4936
4937   MachineFunction *F = BB->getParent();
4938
4939   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4940       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4941       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4942       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4943       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4944
4945     // The incoming instruction knows the destination vreg to set, the
4946     // condition code register to branch on, the true/false values to
4947     // select between, and a branch opcode to use.
4948
4949     //  thisMBB:
4950     //  ...
4951     //   TrueVal = ...
4952     //   cmpTY ccX, r1, r2
4953     //   bCC copy1MBB
4954     //   fallthrough --> copy0MBB
4955     MachineBasicBlock *thisMBB = BB;
4956     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4957     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4958     unsigned SelectPred = MI->getOperand(4).getImm();
4959     DebugLoc dl = MI->getDebugLoc();
4960     F->insert(It, copy0MBB);
4961     F->insert(It, sinkMBB);
4962
4963     // Transfer the remainder of BB and its successor edges to sinkMBB.
4964     sinkMBB->splice(sinkMBB->begin(), BB,
4965                     llvm::next(MachineBasicBlock::iterator(MI)),
4966                     BB->end());
4967     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4968
4969     // Next, add the true and fallthrough blocks as its successors.
4970     BB->addSuccessor(copy0MBB);
4971     BB->addSuccessor(sinkMBB);
4972
4973     BuildMI(BB, dl, TII->get(PPC::BCC))
4974       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4975
4976     //  copy0MBB:
4977     //   %FalseValue = ...
4978     //   # fallthrough to sinkMBB
4979     BB = copy0MBB;
4980
4981     // Update machine-CFG edges
4982     BB->addSuccessor(sinkMBB);
4983
4984     //  sinkMBB:
4985     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4986     //  ...
4987     BB = sinkMBB;
4988     BuildMI(*BB, BB->begin(), dl,
4989             TII->get(PPC::PHI), MI->getOperand(0).getReg())
4990       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4991       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4992   }
4993   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4994     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4995   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4996     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4997   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4998     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4999   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
5000     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
5001
5002   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
5003     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
5004   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
5005     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
5006   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
5007     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
5008   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
5009     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
5010
5011   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
5012     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
5013   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
5014     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
5015   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
5016     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
5017   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
5018     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
5019
5020   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
5021     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
5022   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
5023     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
5024   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
5025     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
5026   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
5027     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
5028
5029   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
5030     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
5031   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
5032     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
5033   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
5034     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
5035   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
5036     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
5037
5038   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
5039     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
5040   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
5041     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
5042   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
5043     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
5044   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
5045     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
5046
5047   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
5048     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
5049   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
5050     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
5051   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
5052     BB = EmitAtomicBinary(MI, BB, false, 0);
5053   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
5054     BB = EmitAtomicBinary(MI, BB, true, 0);
5055
5056   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
5057            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
5058     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
5059
5060     unsigned dest   = MI->getOperand(0).getReg();
5061     unsigned ptrA   = MI->getOperand(1).getReg();
5062     unsigned ptrB   = MI->getOperand(2).getReg();
5063     unsigned oldval = MI->getOperand(3).getReg();
5064     unsigned newval = MI->getOperand(4).getReg();
5065     DebugLoc dl     = MI->getDebugLoc();
5066
5067     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5068     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5069     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5070     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5071     F->insert(It, loop1MBB);
5072     F->insert(It, loop2MBB);
5073     F->insert(It, midMBB);
5074     F->insert(It, exitMBB);
5075     exitMBB->splice(exitMBB->begin(), BB,
5076                     llvm::next(MachineBasicBlock::iterator(MI)),
5077                     BB->end());
5078     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5079
5080     //  thisMBB:
5081     //   ...
5082     //   fallthrough --> loopMBB
5083     BB->addSuccessor(loop1MBB);
5084
5085     // loop1MBB:
5086     //   l[wd]arx dest, ptr
5087     //   cmp[wd] dest, oldval
5088     //   bne- midMBB
5089     // loop2MBB:
5090     //   st[wd]cx. newval, ptr
5091     //   bne- loopMBB
5092     //   b exitBB
5093     // midMBB:
5094     //   st[wd]cx. dest, ptr
5095     // exitBB:
5096     BB = loop1MBB;
5097     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5098       .addReg(ptrA).addReg(ptrB);
5099     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
5100       .addReg(oldval).addReg(dest);
5101     BuildMI(BB, dl, TII->get(PPC::BCC))
5102       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5103     BB->addSuccessor(loop2MBB);
5104     BB->addSuccessor(midMBB);
5105
5106     BB = loop2MBB;
5107     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5108       .addReg(newval).addReg(ptrA).addReg(ptrB);
5109     BuildMI(BB, dl, TII->get(PPC::BCC))
5110       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5111     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5112     BB->addSuccessor(loop1MBB);
5113     BB->addSuccessor(exitMBB);
5114
5115     BB = midMBB;
5116     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5117       .addReg(dest).addReg(ptrA).addReg(ptrB);
5118     BB->addSuccessor(exitMBB);
5119
5120     //  exitMBB:
5121     //   ...
5122     BB = exitMBB;
5123   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
5124              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
5125     // We must use 64-bit registers for addresses when targeting 64-bit,
5126     // since we're actually doing arithmetic on them.  Other registers
5127     // can be 32-bit.
5128     bool is64bit = PPCSubTarget.isPPC64();
5129     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
5130
5131     unsigned dest   = MI->getOperand(0).getReg();
5132     unsigned ptrA   = MI->getOperand(1).getReg();
5133     unsigned ptrB   = MI->getOperand(2).getReg();
5134     unsigned oldval = MI->getOperand(3).getReg();
5135     unsigned newval = MI->getOperand(4).getReg();
5136     DebugLoc dl     = MI->getDebugLoc();
5137
5138     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5139     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5140     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5141     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5142     F->insert(It, loop1MBB);
5143     F->insert(It, loop2MBB);
5144     F->insert(It, midMBB);
5145     F->insert(It, exitMBB);
5146     exitMBB->splice(exitMBB->begin(), BB,
5147                     llvm::next(MachineBasicBlock::iterator(MI)),
5148                     BB->end());
5149     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5150
5151     MachineRegisterInfo &RegInfo = F->getRegInfo();
5152     const TargetRegisterClass *RC =
5153       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5154                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
5155     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5156     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5157     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5158     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
5159     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
5160     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
5161     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
5162     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5163     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5164     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5165     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5166     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5167     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5168     unsigned Ptr1Reg;
5169     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
5170     unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5171     //  thisMBB:
5172     //   ...
5173     //   fallthrough --> loopMBB
5174     BB->addSuccessor(loop1MBB);
5175
5176     // The 4-byte load must be aligned, while a char or short may be
5177     // anywhere in the word.  Hence all this nasty bookkeeping code.
5178     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5179     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5180     //   xori shift, shift1, 24 [16]
5181     //   rlwinm ptr, ptr1, 0, 0, 29
5182     //   slw newval2, newval, shift
5183     //   slw oldval2, oldval,shift
5184     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5185     //   slw mask, mask2, shift
5186     //   and newval3, newval2, mask
5187     //   and oldval3, oldval2, mask
5188     // loop1MBB:
5189     //   lwarx tmpDest, ptr
5190     //   and tmp, tmpDest, mask
5191     //   cmpw tmp, oldval3
5192     //   bne- midMBB
5193     // loop2MBB:
5194     //   andc tmp2, tmpDest, mask
5195     //   or tmp4, tmp2, newval3
5196     //   stwcx. tmp4, ptr
5197     //   bne- loop1MBB
5198     //   b exitBB
5199     // midMBB:
5200     //   stwcx. tmpDest, ptr
5201     // exitBB:
5202     //   srw dest, tmpDest, shift
5203     if (ptrA != ZeroReg) {
5204       Ptr1Reg = RegInfo.createVirtualRegister(RC);
5205       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5206         .addReg(ptrA).addReg(ptrB);
5207     } else {
5208       Ptr1Reg = ptrB;
5209     }
5210     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5211         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5212     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5213         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5214     if (is64bit)
5215       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5216         .addReg(Ptr1Reg).addImm(0).addImm(61);
5217     else
5218       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5219         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5220     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
5221         .addReg(newval).addReg(ShiftReg);
5222     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
5223         .addReg(oldval).addReg(ShiftReg);
5224     if (is8bit)
5225       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5226     else {
5227       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5228       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
5229         .addReg(Mask3Reg).addImm(65535);
5230     }
5231     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5232         .addReg(Mask2Reg).addReg(ShiftReg);
5233     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
5234         .addReg(NewVal2Reg).addReg(MaskReg);
5235     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
5236         .addReg(OldVal2Reg).addReg(MaskReg);
5237
5238     BB = loop1MBB;
5239     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5240         .addReg(ZeroReg).addReg(PtrReg);
5241     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
5242         .addReg(TmpDestReg).addReg(MaskReg);
5243     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
5244         .addReg(TmpReg).addReg(OldVal3Reg);
5245     BuildMI(BB, dl, TII->get(PPC::BCC))
5246         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5247     BB->addSuccessor(loop2MBB);
5248     BB->addSuccessor(midMBB);
5249
5250     BB = loop2MBB;
5251     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5252         .addReg(TmpDestReg).addReg(MaskReg);
5253     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5254         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5255     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5256         .addReg(ZeroReg).addReg(PtrReg);
5257     BuildMI(BB, dl, TII->get(PPC::BCC))
5258       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5259     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5260     BB->addSuccessor(loop1MBB);
5261     BB->addSuccessor(exitMBB);
5262
5263     BB = midMBB;
5264     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5265       .addReg(ZeroReg).addReg(PtrReg);
5266     BB->addSuccessor(exitMBB);
5267
5268     //  exitMBB:
5269     //   ...
5270     BB = exitMBB;
5271     BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW),dest).addReg(TmpReg)
5272       .addReg(ShiftReg);
5273   } else {
5274     llvm_unreachable("Unexpected instr type to insert");
5275   }
5276
5277   MI->eraseFromParent();   // The pseudo instruction is gone now.
5278   return BB;
5279 }
5280
5281 //===----------------------------------------------------------------------===//
5282 // Target Optimization Hooks
5283 //===----------------------------------------------------------------------===//
5284
5285 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5286                                              DAGCombinerInfo &DCI) const {
5287   const TargetMachine &TM = getTargetMachine();
5288   SelectionDAG &DAG = DCI.DAG;
5289   DebugLoc dl = N->getDebugLoc();
5290   switch (N->getOpcode()) {
5291   default: break;
5292   case PPCISD::SHL:
5293     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5294       if (C->isNullValue())   // 0 << V -> 0.
5295         return N->getOperand(0);
5296     }
5297     break;
5298   case PPCISD::SRL:
5299     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5300       if (C->isNullValue())   // 0 >>u V -> 0.
5301         return N->getOperand(0);
5302     }
5303     break;
5304   case PPCISD::SRA:
5305     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5306       if (C->isNullValue() ||   //  0 >>s V -> 0.
5307           C->isAllOnesValue())    // -1 >>s V -> -1.
5308         return N->getOperand(0);
5309     }
5310     break;
5311
5312   case ISD::SINT_TO_FP:
5313     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5314       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5315         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5316         // We allow the src/dst to be either f32/f64, but the intermediate
5317         // type must be i64.
5318         if (N->getOperand(0).getValueType() == MVT::i64 &&
5319             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5320           SDValue Val = N->getOperand(0).getOperand(0);
5321           if (Val.getValueType() == MVT::f32) {
5322             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5323             DCI.AddToWorklist(Val.getNode());
5324           }
5325
5326           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5327           DCI.AddToWorklist(Val.getNode());
5328           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5329           DCI.AddToWorklist(Val.getNode());
5330           if (N->getValueType(0) == MVT::f32) {
5331             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5332                               DAG.getIntPtrConstant(0));
5333             DCI.AddToWorklist(Val.getNode());
5334           }
5335           return Val;
5336         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5337           // If the intermediate type is i32, we can avoid the load/store here
5338           // too.
5339         }
5340       }
5341     }
5342     break;
5343   case ISD::STORE:
5344     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5345     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5346         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5347         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5348         N->getOperand(1).getValueType() == MVT::i32 &&
5349         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5350       SDValue Val = N->getOperand(1).getOperand(0);
5351       if (Val.getValueType() == MVT::f32) {
5352         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5353         DCI.AddToWorklist(Val.getNode());
5354       }
5355       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5356       DCI.AddToWorklist(Val.getNode());
5357
5358       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5359                         N->getOperand(2), N->getOperand(3));
5360       DCI.AddToWorklist(Val.getNode());
5361       return Val;
5362     }
5363
5364     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5365     if (cast<StoreSDNode>(N)->isUnindexed() &&
5366         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5367         N->getOperand(1).getNode()->hasOneUse() &&
5368         (N->getOperand(1).getValueType() == MVT::i32 ||
5369          N->getOperand(1).getValueType() == MVT::i16)) {
5370       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5371       // Do an any-extend to 32-bits if this is a half-word input.
5372       if (BSwapOp.getValueType() == MVT::i16)
5373         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5374
5375       SDValue Ops[] = {
5376         N->getOperand(0), BSwapOp, N->getOperand(2),
5377         DAG.getValueType(N->getOperand(1).getValueType())
5378       };
5379       return
5380         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5381                                 Ops, array_lengthof(Ops),
5382                                 cast<StoreSDNode>(N)->getMemoryVT(),
5383                                 cast<StoreSDNode>(N)->getMemOperand());
5384     }
5385     break;
5386   case ISD::BSWAP:
5387     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5388     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5389         N->getOperand(0).hasOneUse() &&
5390         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5391       SDValue Load = N->getOperand(0);
5392       LoadSDNode *LD = cast<LoadSDNode>(Load);
5393       // Create the byte-swapping load.
5394       SDValue Ops[] = {
5395         LD->getChain(),    // Chain
5396         LD->getBasePtr(),  // Ptr
5397         DAG.getValueType(N->getValueType(0)) // VT
5398       };
5399       SDValue BSLoad =
5400         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5401                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5402                                 LD->getMemoryVT(), LD->getMemOperand());
5403
5404       // If this is an i16 load, insert the truncate.
5405       SDValue ResVal = BSLoad;
5406       if (N->getValueType(0) == MVT::i16)
5407         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5408
5409       // First, combine the bswap away.  This makes the value produced by the
5410       // load dead.
5411       DCI.CombineTo(N, ResVal);
5412
5413       // Next, combine the load away, we give it a bogus result value but a real
5414       // chain result.  The result value is dead because the bswap is dead.
5415       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5416
5417       // Return N so it doesn't get rechecked!
5418       return SDValue(N, 0);
5419     }
5420
5421     break;
5422   case PPCISD::VCMP: {
5423     // If a VCMPo node already exists with exactly the same operands as this
5424     // node, use its result instead of this node (VCMPo computes both a CR6 and
5425     // a normal output).
5426     //
5427     if (!N->getOperand(0).hasOneUse() &&
5428         !N->getOperand(1).hasOneUse() &&
5429         !N->getOperand(2).hasOneUse()) {
5430
5431       // Scan all of the users of the LHS, looking for VCMPo's that match.
5432       SDNode *VCMPoNode = 0;
5433
5434       SDNode *LHSN = N->getOperand(0).getNode();
5435       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5436            UI != E; ++UI)
5437         if (UI->getOpcode() == PPCISD::VCMPo &&
5438             UI->getOperand(1) == N->getOperand(1) &&
5439             UI->getOperand(2) == N->getOperand(2) &&
5440             UI->getOperand(0) == N->getOperand(0)) {
5441           VCMPoNode = *UI;
5442           break;
5443         }
5444
5445       // If there is no VCMPo node, or if the flag value has a single use, don't
5446       // transform this.
5447       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5448         break;
5449
5450       // Look at the (necessarily single) use of the flag value.  If it has a
5451       // chain, this transformation is more complex.  Note that multiple things
5452       // could use the value result, which we should ignore.
5453       SDNode *FlagUser = 0;
5454       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5455            FlagUser == 0; ++UI) {
5456         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5457         SDNode *User = *UI;
5458         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5459           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5460             FlagUser = User;
5461             break;
5462           }
5463         }
5464       }
5465
5466       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5467       // give up for right now.
5468       if (FlagUser->getOpcode() == PPCISD::MFCR)
5469         return SDValue(VCMPoNode, 0);
5470     }
5471     break;
5472   }
5473   case ISD::BR_CC: {
5474     // If this is a branch on an altivec predicate comparison, lower this so
5475     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5476     // lowering is done pre-legalize, because the legalizer lowers the predicate
5477     // compare down to code that is difficult to reassemble.
5478     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5479     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5480     int CompareOpc;
5481     bool isDot;
5482
5483     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5484         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5485         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5486       assert(isDot && "Can't compare against a vector result!");
5487
5488       // If this is a comparison against something other than 0/1, then we know
5489       // that the condition is never/always true.
5490       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5491       if (Val != 0 && Val != 1) {
5492         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5493           return N->getOperand(0);
5494         // Always !=, turn it into an unconditional branch.
5495         return DAG.getNode(ISD::BR, dl, MVT::Other,
5496                            N->getOperand(0), N->getOperand(4));
5497       }
5498
5499       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5500
5501       // Create the PPCISD altivec 'dot' comparison node.
5502       std::vector<EVT> VTs;
5503       SDValue Ops[] = {
5504         LHS.getOperand(2),  // LHS of compare
5505         LHS.getOperand(3),  // RHS of compare
5506         DAG.getConstant(CompareOpc, MVT::i32)
5507       };
5508       VTs.push_back(LHS.getOperand(2).getValueType());
5509       VTs.push_back(MVT::Glue);
5510       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5511
5512       // Unpack the result based on how the target uses it.
5513       PPC::Predicate CompOpc;
5514       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5515       default:  // Can't happen, don't crash on invalid number though.
5516       case 0:   // Branch on the value of the EQ bit of CR6.
5517         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5518         break;
5519       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5520         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5521         break;
5522       case 2:   // Branch on the value of the LT bit of CR6.
5523         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5524         break;
5525       case 3:   // Branch on the inverted value of the LT bit of CR6.
5526         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5527         break;
5528       }
5529
5530       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5531                          DAG.getConstant(CompOpc, MVT::i32),
5532                          DAG.getRegister(PPC::CR6, MVT::i32),
5533                          N->getOperand(4), CompNode.getValue(1));
5534     }
5535     break;
5536   }
5537   }
5538
5539   return SDValue();
5540 }
5541
5542 //===----------------------------------------------------------------------===//
5543 // Inline Assembly Support
5544 //===----------------------------------------------------------------------===//
5545
5546 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5547                                                        APInt &KnownZero,
5548                                                        APInt &KnownOne,
5549                                                        const SelectionDAG &DAG,
5550                                                        unsigned Depth) const {
5551   KnownZero = KnownOne = APInt(KnownZero.getBitWidth(), 0);
5552   switch (Op.getOpcode()) {
5553   default: break;
5554   case PPCISD::LBRX: {
5555     // lhbrx is known to have the top bits cleared out.
5556     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
5557       KnownZero = 0xFFFF0000;
5558     break;
5559   }
5560   case ISD::INTRINSIC_WO_CHAIN: {
5561     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
5562     default: break;
5563     case Intrinsic::ppc_altivec_vcmpbfp_p:
5564     case Intrinsic::ppc_altivec_vcmpeqfp_p:
5565     case Intrinsic::ppc_altivec_vcmpequb_p:
5566     case Intrinsic::ppc_altivec_vcmpequh_p:
5567     case Intrinsic::ppc_altivec_vcmpequw_p:
5568     case Intrinsic::ppc_altivec_vcmpgefp_p:
5569     case Intrinsic::ppc_altivec_vcmpgtfp_p:
5570     case Intrinsic::ppc_altivec_vcmpgtsb_p:
5571     case Intrinsic::ppc_altivec_vcmpgtsh_p:
5572     case Intrinsic::ppc_altivec_vcmpgtsw_p:
5573     case Intrinsic::ppc_altivec_vcmpgtub_p:
5574     case Intrinsic::ppc_altivec_vcmpgtuh_p:
5575     case Intrinsic::ppc_altivec_vcmpgtuw_p:
5576       KnownZero = ~1U;  // All bits but the low one are known to be zero.
5577       break;
5578     }
5579   }
5580   }
5581 }
5582
5583
5584 /// getConstraintType - Given a constraint, return the type of
5585 /// constraint it is for this target.
5586 PPCTargetLowering::ConstraintType
5587 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
5588   if (Constraint.size() == 1) {
5589     switch (Constraint[0]) {
5590     default: break;
5591     case 'b':
5592     case 'r':
5593     case 'f':
5594     case 'v':
5595     case 'y':
5596       return C_RegisterClass;
5597     }
5598   }
5599   return TargetLowering::getConstraintType(Constraint);
5600 }
5601
5602 /// Examine constraint type and operand type and determine a weight value.
5603 /// This object must already have been set up with the operand type
5604 /// and the current alternative constraint selected.
5605 TargetLowering::ConstraintWeight
5606 PPCTargetLowering::getSingleConstraintMatchWeight(
5607     AsmOperandInfo &info, const char *constraint) const {
5608   ConstraintWeight weight = CW_Invalid;
5609   Value *CallOperandVal = info.CallOperandVal;
5610     // If we don't have a value, we can't do a match,
5611     // but allow it at the lowest weight.
5612   if (CallOperandVal == NULL)
5613     return CW_Default;
5614   Type *type = CallOperandVal->getType();
5615   // Look at the constraint type.
5616   switch (*constraint) {
5617   default:
5618     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
5619     break;
5620   case 'b':
5621     if (type->isIntegerTy())
5622       weight = CW_Register;
5623     break;
5624   case 'f':
5625     if (type->isFloatTy())
5626       weight = CW_Register;
5627     break;
5628   case 'd':
5629     if (type->isDoubleTy())
5630       weight = CW_Register;
5631     break;
5632   case 'v':
5633     if (type->isVectorTy())
5634       weight = CW_Register;
5635     break;
5636   case 'y':
5637     weight = CW_Register;
5638     break;
5639   }
5640   return weight;
5641 }
5642
5643 std::pair<unsigned, const TargetRegisterClass*>
5644 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5645                                                 EVT VT) const {
5646   if (Constraint.size() == 1) {
5647     // GCC RS6000 Constraint Letters
5648     switch (Constraint[0]) {
5649     case 'b':   // R1-R31
5650     case 'r':   // R0-R31
5651       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
5652         return std::make_pair(0U, &PPC::G8RCRegClass);
5653       return std::make_pair(0U, &PPC::GPRCRegClass);
5654     case 'f':
5655       if (VT == MVT::f32)
5656         return std::make_pair(0U, &PPC::F4RCRegClass);
5657       if (VT == MVT::f64)
5658         return std::make_pair(0U, &PPC::F8RCRegClass);
5659       break;
5660     case 'v':
5661       return std::make_pair(0U, &PPC::VRRCRegClass);
5662     case 'y':   // crrc
5663       return std::make_pair(0U, &PPC::CRRCRegClass);
5664     }
5665   }
5666
5667   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5668 }
5669
5670
5671 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5672 /// vector.  If it is invalid, don't add anything to Ops.
5673 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5674                                                      std::string &Constraint,
5675                                                      std::vector<SDValue>&Ops,
5676                                                      SelectionDAG &DAG) const {
5677   SDValue Result(0,0);
5678
5679   // Only support length 1 constraints.
5680   if (Constraint.length() > 1) return;
5681
5682   char Letter = Constraint[0];
5683   switch (Letter) {
5684   default: break;
5685   case 'I':
5686   case 'J':
5687   case 'K':
5688   case 'L':
5689   case 'M':
5690   case 'N':
5691   case 'O':
5692   case 'P': {
5693     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
5694     if (!CST) return; // Must be an immediate to match.
5695     unsigned Value = CST->getZExtValue();
5696     switch (Letter) {
5697     default: llvm_unreachable("Unknown constraint letter!");
5698     case 'I':  // "I" is a signed 16-bit constant.
5699       if ((short)Value == (int)Value)
5700         Result = DAG.getTargetConstant(Value, Op.getValueType());
5701       break;
5702     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
5703     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
5704       if ((short)Value == 0)
5705         Result = DAG.getTargetConstant(Value, Op.getValueType());
5706       break;
5707     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
5708       if ((Value >> 16) == 0)
5709         Result = DAG.getTargetConstant(Value, Op.getValueType());
5710       break;
5711     case 'M':  // "M" is a constant that is greater than 31.
5712       if (Value > 31)
5713         Result = DAG.getTargetConstant(Value, Op.getValueType());
5714       break;
5715     case 'N':  // "N" is a positive constant that is an exact power of two.
5716       if ((int)Value > 0 && isPowerOf2_32(Value))
5717         Result = DAG.getTargetConstant(Value, Op.getValueType());
5718       break;
5719     case 'O':  // "O" is the constant zero.
5720       if (Value == 0)
5721         Result = DAG.getTargetConstant(Value, Op.getValueType());
5722       break;
5723     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
5724       if ((short)-Value == (int)-Value)
5725         Result = DAG.getTargetConstant(Value, Op.getValueType());
5726       break;
5727     }
5728     break;
5729   }
5730   }
5731
5732   if (Result.getNode()) {
5733     Ops.push_back(Result);
5734     return;
5735   }
5736
5737   // Handle standard constraint letters.
5738   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5739 }
5740
5741 // isLegalAddressingMode - Return true if the addressing mode represented
5742 // by AM is legal for this target, for a load/store of the specified type.
5743 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5744                                               Type *Ty) const {
5745   // FIXME: PPC does not allow r+i addressing modes for vectors!
5746
5747   // PPC allows a sign-extended 16-bit immediate field.
5748   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
5749     return false;
5750
5751   // No global is ever allowed as a base.
5752   if (AM.BaseGV)
5753     return false;
5754
5755   // PPC only support r+r,
5756   switch (AM.Scale) {
5757   case 0:  // "r+i" or just "i", depending on HasBaseReg.
5758     break;
5759   case 1:
5760     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
5761       return false;
5762     // Otherwise we have r+r or r+i.
5763     break;
5764   case 2:
5765     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
5766       return false;
5767     // Allow 2*r as r+r.
5768     break;
5769   default:
5770     // No other scales are supported.
5771     return false;
5772   }
5773
5774   return true;
5775 }
5776
5777 /// isLegalAddressImmediate - Return true if the integer value can be used
5778 /// as the offset of the target addressing mode for load / store of the
5779 /// given type.
5780 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,Type *Ty) const{
5781   // PPC allows a sign-extended 16-bit immediate field.
5782   return (V > -(1 << 16) && V < (1 << 16)-1);
5783 }
5784
5785 bool PPCTargetLowering::isLegalAddressImmediate(GlobalValue* GV) const {
5786   return false;
5787 }
5788
5789 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
5790                                            SelectionDAG &DAG) const {
5791   MachineFunction &MF = DAG.getMachineFunction();
5792   MachineFrameInfo *MFI = MF.getFrameInfo();
5793   MFI->setReturnAddressIsTaken(true);
5794
5795   DebugLoc dl = Op.getDebugLoc();
5796   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5797
5798   // Make sure the function does not optimize away the store of the RA to
5799   // the stack.
5800   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
5801   FuncInfo->setLRStoreRequired();
5802   bool isPPC64 = PPCSubTarget.isPPC64();
5803   bool isDarwinABI = PPCSubTarget.isDarwinABI();
5804
5805   if (Depth > 0) {
5806     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
5807     SDValue Offset =
5808
5809       DAG.getConstant(PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI),
5810                       isPPC64? MVT::i64 : MVT::i32);
5811     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5812                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
5813                                    FrameAddr, Offset),
5814                        MachinePointerInfo(), false, false, false, 0);
5815   }
5816
5817   // Just load the return address off the stack.
5818   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
5819   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5820                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
5821 }
5822
5823 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
5824                                           SelectionDAG &DAG) const {
5825   DebugLoc dl = Op.getDebugLoc();
5826   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5827
5828   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
5829   bool isPPC64 = PtrVT == MVT::i64;
5830
5831   MachineFunction &MF = DAG.getMachineFunction();
5832   MachineFrameInfo *MFI = MF.getFrameInfo();
5833   MFI->setFrameAddressIsTaken(true);
5834   bool is31 = (getTargetMachine().Options.DisableFramePointerElim(MF) ||
5835                MFI->hasVarSizedObjects()) &&
5836                   MFI->getStackSize() &&
5837                   !MF.getFunction()->hasFnAttr(Attribute::Naked);
5838   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
5839                                 (is31 ? PPC::R31 : PPC::R1);
5840   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
5841                                          PtrVT);
5842   while (Depth--)
5843     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
5844                             FrameAddr, MachinePointerInfo(), false, false,
5845                             false, 0);
5846   return FrameAddr;
5847 }
5848
5849 bool
5850 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5851   // The PowerPC target isn't yet aware of offsets.
5852   return false;
5853 }
5854
5855 /// getOptimalMemOpType - Returns the target specific optimal type for load
5856 /// and store operations as a result of memset, memcpy, and memmove
5857 /// lowering. If DstAlign is zero that means it's safe to destination
5858 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
5859 /// means there isn't a need to check it against alignment requirement,
5860 /// probably because the source does not need to be loaded. If
5861 /// 'IsZeroVal' is true, that means it's safe to return a
5862 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
5863 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
5864 /// constant so it does not need to be loaded.
5865 /// It returns EVT::Other if the type should be determined using generic
5866 /// target-independent logic.
5867 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
5868                                            unsigned DstAlign, unsigned SrcAlign,
5869                                            bool IsZeroVal,
5870                                            bool MemcpyStrSrc,
5871                                            MachineFunction &MF) const {
5872   if (this->PPCSubTarget.isPPC64()) {
5873     return MVT::i64;
5874   } else {
5875     return MVT::i32;
5876   }
5877 }
5878
5879 Sched::Preference PPCTargetLowering::getSchedulingPreference(SDNode *N) const {
5880   if (DisableILPPref)
5881     return TargetLowering::getSchedulingPreference(N);
5882
5883   return Sched::ILP;
5884 }
5885